JPS58163274A - ポ−ル・スイツチ点弧制御回路 - Google Patents
ポ−ル・スイツチ点弧制御回路Info
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- JPS58163274A JPS58163274A JP58034729A JP3472983A JPS58163274A JP S58163274 A JPS58163274 A JP S58163274A JP 58034729 A JP58034729 A JP 58034729A JP 3472983 A JP3472983 A JP 3472983A JP S58163274 A JPS58163274 A JP S58163274A
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/539—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency
-
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- H02M7/505—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M7/515—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
- H02M7/525—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency
- H02M7/527—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency by pulse width modulation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｍ口ｌ迷−光■
この発明は、電気的インバータ、特にパルス幅変調イン
バータにおける電力ブールのスイッチングを制御するた
めの回路に関するものである。
バータにおける電力ブールのスイッチングを制御するた
めの回路に関するものである。
ｌゑＩＭ
パルス幅変調式直流−交流インバータは、基本正弦波周
波数よりも速い繰返数で電力ポール・スイッチをスイッ
チングすることにより、正弦波出力を近供する。パルス
幅変調式直流−交流インバータを設計する際には、出力
電力をろ涙することの負担を軽くして正弦波電圧を得る
ように若干の高調波を低い値まで低減する仕方で電力段
をスイッチングすることが望ましい。スイッチング時間
の誤差がかなり小さくても、所望値の何倍もの高調波電
圧が発生する。これは、高調波を抑圧するのに理論的に
必要である以上のかなり大きな囲路フィルタを、通常、
作らせることになる。
波数よりも速い繰返数で電力ポール・スイッチをスイッ
チングすることにより、正弦波出力を近供する。パルス
幅変調式直流−交流インバータを設計する際には、出力
電力をろ涙することの負担を軽くして正弦波電圧を得る
ように若干の高調波を低い値まで低減する仕方で電力段
をスイッチングすることが望ましい。スイッチング時間
の誤差がかなり小さくても、所望値の何倍もの高調波電
圧が発生する。これは、高調波を抑圧するのに理論的に
必要である以上のかなり大きな囲路フィルタを、通常、
作らせることになる。
トランジスタ・インバータでは、例えばアンダーラップ
（ｕｎＬ・ｒｌａｐ）状態を提供してスイッチング動作
中のシュート・スルー（θｈｏｏｔ−１ｈｒＯｕｇｈ
）を防止することが必要である。これは、出力点を１つ
の極性から他の極性へ切り換えるためには、導通中のト
ランジスタのターン・オフ後このトランジスタがもはや
確実に導通しないようにするために他方のトランジスタ
のターン・オン前に遅れ時間を導入しなければならない
ことを意味する。負荷状態は、何回かは、第一のトラン
ジスタが全く導通しないようなものである。その理山は
、負荷電流が転流用ダイオードを通して側路８れ、これ
によりトランジスタのターン・オフ時間のスイッチング
時間を縮める。従って、スイッチング時間は、瞬時負荷
電流およびトランジスタのターン・オフ特性に依存して
極めて可変である。従って、上述したスイッチング・ス
ケジュールは行えず、予期しない高調波に出会う。
（ｕｎＬ・ｒｌａｐ）状態を提供してスイッチング動作
中のシュート・スルー（θｈｏｏｔ−１ｈｒＯｕｇｈ
）を防止することが必要である。これは、出力点を１つ
の極性から他の極性へ切り換えるためには、導通中のト
ランジスタのターン・オフ後このトランジスタがもはや
確実に導通しないようにするために他方のトランジスタ
のターン・オン前に遅れ時間を導入しなければならない
ことを意味する。負荷状態は、何回かは、第一のトラン
ジスタが全く導通しないようなものである。その理山は
、負荷電流が転流用ダイオードを通して側路８れ、これ
によりトランジスタのターン・オフ時間のスイッチング
時間を縮める。従って、スイッチング時間は、瞬時負荷
電流およびトランジスタのターン・オフ特性に依存して
極めて可変である。従って、上述したスイッチング・ス
ケジュールは行えず、予期しない高調波に出会う。
発明の開示
この発明の目的は、スイッチング誤差を少なくすること
である。
である。
この発明は、各スイッチング点に必要なスイッチング時
間を予測しかつスイッチングがスケジュール通り行われ
るようにこの予測を使用して各スイッチング期間の開始
時間を調節することにより、スイッチング誤差による出
力ひずみを最少にする。一般に、電力ポール出力端子に
再生されるべき基準波形は、スイッチング制御回路から
得ることができる。基準波形内のパル１ スは、
予め選んでおいた時間々隔後に電力ホール出力端子に再
生されるようになっている。
間を予測しかつスイッチングがスケジュール通り行われ
るようにこの予測を使用して各スイッチング期間の開始
時間を調節することにより、スイッチング誤差による出
力ひずみを最少にする。一般に、電力ポール出力端子に
再生されるべき基準波形は、スイッチング制御回路から
得ることができる。基準波形内のパル１ スは、
予め選んでおいた時間々隔後に電力ホール出力端子に再
生されるようになっている。
この遅れたスイッチング・スケジュールを達成するため
に、出力サイクル中の所定パルスのための電力ポール・
スイッチング時間を測定しかつ予め選んでおいた時間々
隔から測定したスイッチング時間を差し引いて遅れ時間
を得るのである。後続の出力サイクル中の対応するパル
スのためのスイッチング期間は、適切な基準パルス波形
に続く遅れ時間（先行の出力サイクルから得られたよう
な）に醇しい点で開始される。
に、出力サイクル中の所定パルスのための電力ポール・
スイッチング時間を測定しかつ予め選んでおいた時間々
隔から測定したスイッチング時間を差し引いて遅れ時間
を得るのである。後続の出力サイクル中の対応するパル
スのためのスイッチング期間は、適切な基準パルス波形
に続く遅れ時間（先行の出力サイクルから得られたよう
な）に醇しい点で開始される。
このプψセスは各電カポール出力パルス毎ニ反復される
０定態動作状態中、スイッチング期間が後続の各出力サ
イクル中の対応するスイッチング点で同一の長さである
ことが期待できると好都合である。従って、電力ポール
は基準パルス波形に続く予め選んでおいた時間々隔後に
スイッチングする。
０定態動作状態中、スイッチング期間が後続の各出力サ
イクル中の対応するスイッチング点で同一の長さである
ことが期待できると好都合である。従って、電力ポール
は基準パルス波形に続く予め選んでおいた時間々隔後に
スイッチングする。
この発明の点弧制御回路は、スイッチング時間を測定す
るための手段と、予め選んでおいた時間々隔と測定した
スイッチング時間との差を求めて遅れ時間を得るための
手段と、基準パルス波形中の適切なパルスに続く遅れ時
間の後で後続の出力サイクル中の対応するパルスに対す
る電力ポール・スイッチング・シーケンスを開始させる
ための手段とを含む。スイッチング機能を適切に時限化
することにより、多相インバータは単一の制御回路で制
御できる。
るための手段と、予め選んでおいた時間々隔と測定した
スイッチング時間との差を求めて遅れ時間を得るための
手段と、基準パルス波形中の適切なパルスに続く遅れ時
間の後で後続の出力サイクル中の対応するパルスに対す
る電力ポール・スイッチング・シーケンスを開始させる
ための手段とを含む。スイッチング機能を適切に時限化
することにより、多相インバータは単一の制御回路で制
御できる。
インバータ出力の直流成分は、この直流成分を検知し、
補償信号を発生させ、かつこの補償信号に応答して出力
パルスのパルス幅を変えることにより、制御される。こ
の補償を行う回路は、出力の直流成分を検知して補償信
号を発生する積分器と、補償信号を電力ポール出力電圧
（電圧分割器によって低減されかつ被制御立上り時間お
よび立下り時間を持つように変更された）と比較するコ
ンパレータとを含む。このコンパレータは、直流成分に
依存してパルス幅が変更された相電圧を表わす信号を発
生する。変更された相電圧信号が点弧制御回路へ帰還さ
れると、点弧制御回路は電力パルス幅を変更して出力の
直流成分を除く。
補償信号を発生させ、かつこの補償信号に応答して出力
パルスのパルス幅を変えることにより、制御される。こ
の補償を行う回路は、出力の直流成分を検知して補償信
号を発生する積分器と、補償信号を電力ポール出力電圧
（電圧分割器によって低減されかつ被制御立上り時間お
よび立下り時間を持つように変更された）と比較するコ
ンパレータとを含む。このコンパレータは、直流成分に
依存してパルス幅が変更された相電圧を表わす信号を発
生する。変更された相電圧信号が点弧制御回路へ帰還さ
れると、点弧制御回路は電力パルス幅を変更して出力の
直流成分を除く。
インバータの第１出力サイクル
菖１図の波形は、パルス幅変調インバータの単一の出力
サイクル例えば第１出力サイクルの一部の関この発明の
ポール・スイッチ点弧制御囲路の動作を示す。波形ムは
、インバータの電力ポール出力端子に再生されるべき基
準信号の一部のパルスＰである。この基準パルス信号Ｐ
は、点弧制御回路の内部で発生させても良いし或は外部
の信号源から受けても曳い。基準パルス信号Ｐの各遷移
点から一定の時間々隔Ｔがとられている。この発明は各
時間々隔Ｔの終りにポール・スイッチを閉じるように働
き、これによりインバータ出力として基準パルス信号を
再生させる。適切な点弧制御機能を維持するために１時
間々隔Ｔはポール・スイッチの少なくとも最長スイッチ
ング時間と等しくなければならない。
サイクル例えば第１出力サイクルの一部の関この発明の
ポール・スイッチ点弧制御囲路の動作を示す。波形ムは
、インバータの電力ポール出力端子に再生されるべき基
準信号の一部のパルスＰである。この基準パルス信号Ｐ
は、点弧制御回路の内部で発生させても良いし或は外部
の信号源から受けても曳い。基準パルス信号Ｐの各遷移
点から一定の時間々隔Ｔがとられている。この発明は各
時間々隔Ｔの終りにポール・スイッチを閉じるように働
き、これによりインバータ出力として基準パルス信号を
再生させる。適切な点弧制御機能を維持するために１時
間々隔Ｔはポール・スイッチの少なくとも最長スイッチ
ング時間と等しくなければならない。
＃Ｌ形Ｂのパルス信号ＴＳは、先行のインバータ出力サ
イクル中の各スイッチング点のためのスイッチング時間
の歴史を含む。パルス信号ＴＳの各パルスの長さは、ス
イッチング時間と時間々隔Ｔの差に相当する。
イクル中の各スイッチング点のためのスイッチング時間
の歴史を含む。パルス信号ＴＳの各パルスの長さは、ス
イッチング時間と時間々隔Ｔの差に相当する。
波形Ｃの制御信号ＯＮは、パルス信号〒８の各パルスの
完了に応答し、′かつボール・スイッチのスイッチング
・シーケンスを開始させるために使用される。定態動作
状態中、スイッチング時間が後続の各出力サイクル中の
対応するスイッチング点で同一の長さであると好都合で
ある。従って、もし時間々隔Ｔと先行の出力サイクルの
スイッチング時間との差に等しい遅れ時間（パルス信号
Ｔ８で示す）の後でスイッチング・シーケンスが開始さ
れるならば、実際のスイッチングは時間々隔Ｔの後で起
るべきである。
完了に応答し、′かつボール・スイッチのスイッチング
・シーケンスを開始させるために使用される。定態動作
状態中、スイッチング時間が後続の各出力サイクル中の
対応するスイッチング点で同一の長さであると好都合で
ある。従って、もし時間々隔Ｔと先行の出力サイクルの
スイッチング時間との差に等しい遅れ時間（パルス信号
Ｔ８で示す）の後でスイッチング・シーケンスが開始さ
れるならば、実際のスイッチングは時間々隔Ｔの後で起
るべきである。
この結果を得るのに使用される手法は第１図の他の波形
で示される。波形りは、ボール・スイッチの出力電圧を
表わす信号ＯＰである。制御信号ＯＮの各遷移点に続い
てスイッチング遅れＤ／、ＤＪ およびＤＪが示されて
いる。
で示される。波形りは、ボール・スイッチの出力電圧を
表わす信号ＯＰである。制御信号ＯＮの各遷移点に続い
てスイッチング遅れＤ／、ＤＪ およびＤＪが示されて
いる。
波形Ｅ中のカーブＴＯは、ボール・スイッチのスイッチ
ング時間を測定するタイム・キーパ（ｔｉｍ＠ｋｅ＠ｐ
＠ｒ ）を表わす。この機能は、制御信号ＣＮの遷移時
に時間々隔Ｔを表わすカウントでスタートしてカウント
・ダウンし始めるダウン・カウンタで行われ得る。この
カウント動作はボール・スイッチのスイッチング時に停
止し、遅れ信号Ｔ８と等しいカウントを取り去る。
ング時間を測定するタイム・キーパ（ｔｉｍ＠ｋｅ＠ｐ
＠ｒ ）を表わす。この機能は、制御信号ＣＮの遷移時
に時間々隔Ｔを表わすカウントでスタートしてカウント
・ダウンし始めるダウン・カウンタで行われ得る。この
カウント動作はボール・スイッチのスイッチング時に停
止し、遅れ信号Ｔ８と等しいカウントを取り去る。
このカウントは、次の出力サイクル中のパルスを制御す
るために使用されるべきであって、ランダム・アクセス
・メモリまたはシフト・レジスタのような記憶素子に記
憶される。別法では、アップ・カウンタを第３図におけ
るように使用できる。どちらの場合も、カウンタの最大
カウントは時間々隔Ｔの長さに相当する。
るために使用されるべきであって、ランダム・アクセス
・メモリまたはシフト・レジスタのような記憶素子に記
憶される。別法では、アップ・カウンタを第３図におけ
るように使用できる。どちらの場合も、カウンタの最大
カウントは時間々隔Ｔの長さに相当する。
波形νのパルスＷは次の出力サイクル中に必要なカウン
タからのデータをシフト・レジスタのような記憶素子へ
入れさせ、これは次のスイッチング動作に適切なデータ
を進めかつ表示する。シフト・レジスタの段数はインバ
ータの出力サイクル中のボール・スイッチのスイッチン
グ同数に等しい。波形ＧのパルスＲは、そのデータがシ
フト・レジスタに入れられた後でカウンタをリセットす
る。
タからのデータをシフト・レジスタのような記憶素子へ
入れさせ、これは次のスイッチング動作に適切なデータ
を進めかつ表示する。シフト・レジスタの段数はインバ
ータの出力サイクル中のボール・スイッチのスイッチン
グ同数に等しい。波形ＧのパルスＲは、そのデータがシ
フト・レジスタに入れられた後でカウンタをリセットす
る。
インバータのｊｌＪ出力サイクル
第一図の波形は、第７図に示した菖ｌ出カサイクルに続
く第１出力サイクルに対するこの発明の＊＊＠を示す。
く第１出力サイクルに対するこの発明の＊＊＠を示す。
制御信号ａＭのｗｉ／遷移は、第１図に示したような第
７出力サイクルの対応するパルスに対し、ボール・スイ
ッチの性能に基づいて記憶素子に記憶された遅れ時間テ
８７だけ遅らされる。定態動作状態では、７つの出力サ
イクル中の所定のパルスに対するボール・スイッチの動
作時間は、先行の出力サイクル中の対応するパルスのた
めの動作時間に等しくすべきである。従って、インバー
タの出力信号ＯＰは、制御信号ＯＮの第１遷移に続くス
イッチング遅れＤ／の後で切り換わる。これは、スイッ
チング遅れを、基準パルス信号Ｐの遷移に続く時間々隔
テに等しくすることになる。
７出力サイクルの対応するパルスに対し、ボール・スイ
ッチの性能に基づいて記憶素子に記憶された遅れ時間テ
８７だけ遅らされる。定態動作状態では、７つの出力サ
イクル中の所定のパルスに対するボール・スイッチの動
作時間は、先行の出力サイクル中の対応するパルスのた
めの動作時間に等しくすべきである。従って、インバー
タの出力信号ＯＰは、制御信号ＯＮの第１遷移に続くス
イッチング遅れＤ／の後で切り換わる。これは、スイッ
チング遅れを、基準パルス信号Ｐの遷移に続く時間々隔
テに等しくすることになる。
足−動作状態では、このプロセスが出力サイクル中の各
パルス毎に繰り返され、遅れ時間Ｔ８とスイッチング遅
れＤの和は時間々隔Ｔに常に等しい。これは、（Ｔ８／
十Ｄ／） −（Ｔ８．２＋ＤＪ） ＝（テ！ｌＪ＋ＤＪ
） ＝Ｔであることを示す第２図から簡単に明らかとな
る。篤ｉ＃Ａの波形を調べれば分るように、出力信号Ｏ
Ｆ は、基準パルス信号Ｐの遷移に続く時間々隔Ｔの後
で切り換らない。
パルス毎に繰り返され、遅れ時間Ｔ８とスイッチング遅
れＤの和は時間々隔Ｔに常に等しい。これは、（Ｔ８／
十Ｄ／） −（Ｔ８．２＋ＤＪ） ＝（テ！ｌＪ＋ＤＪ
） ＝Ｔであることを示す第２図から簡単に明らかとな
る。篤ｉ＃Ａの波形を調べれば分るように、出力信号Ｏ
Ｆ は、基準パルス信号Ｐの遷移に続く時間々隔Ｔの後
で切り換らない。
これは、今あげた例の直前に過渡状態が起る時の回路レ
スポンスを示す。定態動作状態に戻る時に、スイッチン
グ・スケジュールは満足される。
スポンスを示す。定態動作状態に戻る時に、スイッチン
グ・スケジュールは満足される。
この発−の点弧制御回路
第３図は、この発明の点弧制御回路の一実施例を示す回
路略図である。基準パルス信号Ｐおよび制御信号（３Ｎ
は排他的ＯＲアゲ−ＺＪＡの入力端子へ印加される。排
他的ＯＲアゲ−ＺＪＡの出力信号は遅れ信号Ｔ８である
。インバータが既に動作しておりかつ現在の出力サイク
ルが始まる直前に負荷が変えられたとすれば、先行の出
力サイクルの間遅れ信号Ｔ８の各パルスの長さを表わす
論ｊＩ語は点弧制御回路の記憶素子１０に記憶される０
この実施例では、記憶素子１０がゲートＺＳ〜Ｚ１０
から成るシフト・レジスタである。説明の都合上、基
準パルス信号Ｐと制御信号ＯＮは最初両方共高レベルで
あるとしよう。基準パルス信号Ｐが低レベルになると、
遅れ信号Ｔ８は高レベルになる。遅れ信号〒８が論理イ
ンバータＺＪ／を通して第１カウンタ２コのリセット端
子Ｒへ印加されかつムＭＤゲート２／ムの入力端子へも
印加されるので、絽ｌカウンタ２コはＮＡＭＤゲー）
Ｚ／？の出力が高レベルである限りムＭＤゲートＺ／ム
を通して端子Ｃから受けるクロック・パルスをカウント
し始める。
路略図である。基準パルス信号Ｐおよび制御信号（３Ｎ
は排他的ＯＲアゲ−ＺＪＡの入力端子へ印加される。排
他的ＯＲアゲ−ＺＪＡの出力信号は遅れ信号Ｔ８である
。インバータが既に動作しておりかつ現在の出力サイク
ルが始まる直前に負荷が変えられたとすれば、先行の出
力サイクルの間遅れ信号Ｔ８の各パルスの長さを表わす
論ｊＩ語は点弧制御回路の記憶素子１０に記憶される０
この実施例では、記憶素子１０がゲートＺＳ〜Ｚ１０
から成るシフト・レジスタである。説明の都合上、基
準パルス信号Ｐと制御信号ＯＮは最初両方共高レベルで
あるとしよう。基準パルス信号Ｐが低レベルになると、
遅れ信号Ｔ８は高レベルになる。遅れ信号〒８が論理イ
ンバータＺＪ／を通して第１カウンタ２コのリセット端
子Ｒへ印加されかつムＭＤゲート２／ムの入力端子へも
印加されるので、絽ｌカウンタ２コはＮＡＭＤゲー）
Ｚ／？の出力が高レベルである限りムＭＤゲートＺ／ム
を通して端子Ｃから受けるクロック・パルスをカウント
し始める。
ＮＡＮＤゲー） Ｚ／？の機能については後で説明する
。
。
第１カウンタ２コの出力はコンバレータコＱの入力端子
へ印加される論理データ語であり、同様に記憶素子ＩＯ
の出力も論理データ語（先１ 行の出力サイクル
中の対応する遅れ時間の長さを表わす）である。コンバ
レータコＯは、第１カウンタ２λと記憶素子ｉｏからの
出力データ語がコ進数の補数となる時に出力信号が発生
するように接続された複数個の＃他的ＯＲゲートＺＪ（
３、ＺＪＤおよび２ダ並ひに複数個のムＮＤゲートＺ／
１から成る。もし第１カウンタ２コ３にダウン・カウン
タを使用するならば％＆／カウンタｚ２ と記憶素子ｉ
ｏからの出力−−−タ語が等しい時に出力信号を発生す
るコンパレータが使用される。コンパレータａＯの出力
端子はＤ型フリップ・フロップ（Ｆ、Ｆ、） Ｚ／ｌへ
接続されており、このＤＩｌｉ＆フリップ・フロップＺ
／Ａは基準パルス信号Ｐと一致する制御信号ＯＮを出力
する。
へ印加される論理データ語であり、同様に記憶素子ＩＯ
の出力も論理データ語（先１ 行の出力サイクル
中の対応する遅れ時間の長さを表わす）である。コンバ
レータコＯは、第１カウンタ２λと記憶素子ｉｏからの
出力データ語がコ進数の補数となる時に出力信号が発生
するように接続された複数個の＃他的ＯＲゲートＺＪ（
３、ＺＪＤおよび２ダ並ひに複数個のムＮＤゲートＺ／
１から成る。もし第１カウンタ２コ３にダウン・カウン
タを使用するならば％＆／カウンタｚ２ と記憶素子ｉ
ｏからの出力−−−タ語が等しい時に出力信号を発生す
るコンパレータが使用される。コンパレータａＯの出力
端子はＤ型フリップ・フロップ（Ｆ、Ｆ、） Ｚ／ｌへ
接続されており、このＤＩｌｉ＆フリップ・フロップＺ
／Ａは基準パルス信号Ｐと一致する制御信号ＯＮを出力
する。
その時排他的ＯＲゲートＺｊＡの入力端子で制御信号Ｏ
Ｎと基準パルス信号Ｐが一致し、そのために遅れ信号Ｔ
８が低レベルになり、これによりムＭＤゲートｚｉムは
クロック・パルスを第１カウンタ２コヘ送るのを停止す
る。
Ｎと基準パルス信号Ｐが一致し、そのために遅れ信号Ｔ
８が低レベルになり、これによりムＭＤゲートｚｉムは
クロック・パルスを第１カウンタ２コヘ送るのを停止す
る。
制御信号ＯＮは、スイッチングをトリガするように細く
ボール・スイッチへ印加され、かつ排他的ＯＲアゲ−Ｚ
ＪＢの入力端子へも印加される。複数個のＭＡＩＤゲー
トｚｌデは、インバータ出力信号ｐＴ１ム、 ＰＨＢお
よびＰＨＯを受けるように接続されている。ＭＡＩＤゲ
ートｚｌｔの出力端子はＡＮＤゲー） Ｚ／Ｃを介して
排他的ＯＲゲートＺｊＢ へ接続されている。その結
果、排他的ＯＲアゲ−ＺＪＢは制御信号ＯＮとインバー
タ出方信号が一致しない時に高レベルの出方を発生する
。
ボール・スイッチへ印加され、かつ排他的ＯＲアゲ−Ｚ
ＪＢの入力端子へも印加される。複数個のＭＡＩＤゲー
トｚｌデは、インバータ出力信号ｐＴ１ム、 ＰＨＢお
よびＰＨＯを受けるように接続されている。ＭＡＩＤゲ
ートｚｌｔの出力端子はＡＮＤゲー） Ｚ／Ｃを介して
排他的ＯＲゲートＺｊＢ へ接続されている。その結
果、排他的ＯＲアゲ−ＺＪＢは制御信号ＯＮとインバー
タ出方信号が一致しない時に高レベルの出方を発生する
。
この高レベル出力は複数個のＭＯＲゲートｚｌｔおよび
ムＭＤゲートｚｌＢを通過して第２カウンタ、ｚｉｓを
使用可能にする。端子ＣからムｌｌＩＤゲートＺ／Ｂを
通って菖コヵウンタｚｉｓへ入るクロック・パルスは、
制御信号ＣＭとインバータ出力信号が一致するまでｇ−
カウンタＺ／Ｊによってカウントされる◇制御信号ＯＭ
とインバータ出力信号が一致する時に、＾ＭＤゲートＺ
／Ｂへのｌっの入力は低レベルになり、第λカウンタｚ
ｌＪへのクロック・パルスの印加を停止させる。これは
、第λカウンタｚｌＪがインバータ中のボール・スイッ
チの遅れ時間を表わすデータａｔでカウント・アップす
ることになる。
ムＭＤゲートｚｌＢを通過して第２カウンタ、ｚｉｓを
使用可能にする。端子ＣからムｌｌＩＤゲートＺ／Ｂを
通って菖コヵウンタｚｉｓへ入るクロック・パルスは、
制御信号ＣＭとインバータ出力信号が一致するまでｇ−
カウンタＺ／Ｊによってカウントされる◇制御信号ＯＭ
とインバータ出力信号が一致する時に、＾ＭＤゲートＺ
／Ｂへのｌっの入力は低レベルになり、第λカウンタｚ
ｌＪへのクロック・パルスの印加を停止させる。これは
、第λカウンタｚｌＪがインバータ中のボール・スイッ
チの遅れ時間を表わすデータａｔでカウント・アップす
ることになる。
ＷＡＮＤゲートＺ／２ハ、ｊｌｌＪカウ７！ｉＺ／Ｊの
１本以外の全ての出力データ・ラインから入力を受け、
かつその最下位桁からの入力以外の全ての入力が高レベ
ルになるならば低レベルの出力を発生する。これはムＭ
ＤゲートｚｌＢを通るクロック・パルスを停止させるこ
とにより、一定の時間々隔τの長さに和尚する最大値の
１歩手前でｊｌＪカウンタｚｉｓ中のカウントを停止さ
せる。
１本以外の全ての出力データ・ラインから入力を受け、
かつその最下位桁からの入力以外の全ての入力が高レベ
ルになるならば低レベルの出力を発生する。これはムＭ
ＤゲートｚｌＢを通るクロック・パルスを停止させるこ
とにより、一定の時間々隔τの長さに和尚する最大値の
１歩手前でｊｌＪカウンタｚｉｓ中のカウントを停止さ
せる。
これは、第２カウンタＺ／Ｊがその最大カウントまでカ
ウントせずかつ再循環しないことを保証する。
ウントせずかつ再循環しないことを保証する。
インバータ出力信号と制御信号Ｃ芦が一致する時［、Ｖ
ＯＲゲートｚｉｔの出力は低レベルになる。この低レベ
ル出力は論理インバータ２コ０を通ってワンショット・
マルチバイブレータ（Ｍ。
ＯＲゲートｚｉｔの出力は低レベルになる。この低レベ
ル出力は論理インバータ２コ０を通ってワンショット・
マルチバイブレータ（Ｍ。
Ｖ） Ｚ／亭ム に達する。このワンショット・マルチ
バイブレータＺ／４１ムのＱ出力は記憶素子ｉ。
バイブレータＺ／４１ムのＱ出力は記憶素子ｉ。
へ印加され、この記憶素子１０にデータを次段ヘシフト
させて１ｓコカウンタＺ／Ｊからの新しいデータを記憶
させる。ワンショット・マルチバイブレータＺ／４１ム
のＱ出力はワンショット・マルチバイブレータＺ７４１
Ｂへ入力される。このワンショット・マルチバイブレー
タＺ／ＪＩＢは、ワンショット・マルチバイブレータｚ
ｌ亭ムがタイム・アウト（時限動作終了）した後に第１
カウンタ２コＪをリセットするためのＱ出力を発生し、
第１カウンタ２コＪのリセット前に記憶素子ＩＯにシフ
トさせる遷れ時間を提供する。
させて１ｓコカウンタＺ／Ｊからの新しいデータを記憶
させる。ワンショット・マルチバイブレータＺ／４１ム
のＱ出力はワンショット・マルチバイブレータＺ７４１
Ｂへ入力される。このワンショット・マルチバイブレー
タＺ／ＪＩＢは、ワンショット・マルチバイブレータｚ
ｌ亭ムがタイム・アウト（時限動作終了）した後に第１
カウンタ２コＪをリセットするためのＱ出力を発生し、
第１カウンタ２コＪのリセット前に記憶素子ＩＯにシフ
トさせる遷れ時間を提供する。
ＮＯＲゲー）Ｚ／／は、その入力端子がｌｌａカウンタ
Ｚ／Ｊの各出力データ・ラインへ接続されており、かつ
第２カウンタＺ／Ｊの出力が全てゼロである時に結合回
路２０へ高レベル出力を供給する。第一カウンタＺ／Ｊ
がカウントし始める時に、ＮＯＲゲー）Ｚ／／は低レベ
ル出力を出してワンショット・マルチバイブレータＺ／
りムのＱ出力端子に高レベル・パルスを発生させかつ論
理インバータｚ２コにも高レベル出力を出させる。
Ｚ／Ｊの各出力データ・ラインへ接続されており、かつ
第２カウンタＺ／Ｊの出力が全てゼロである時に結合回
路２０へ高レベル出力を供給する。第一カウンタＺ／Ｊ
がカウントし始める時に、ＮＯＲゲー）Ｚ／／は低レベ
ル出力を出してワンショット・マルチバイブレータＺ／
りムのＱ出力端子に高レベル・パルスを発生させかつ論
理インバータｚ２コにも高レベル出力を出させる。
ＮＡＮＤゲー）Ｚ／？は一つの高レベル入力に応答して
低レベル出力を発生し、これはムＭＤゲートＺ／Ａへ供
給されるので第１カウンタ２コＪのカウント・シーケン
スの持続時間中第１カウンタ２コへのクロック・パルス
の供給を禁止する。第１カウンタｚ２のこのロック・ア
ウトは、２個のカウンタの適切な動作シーケンスを保証
する。
低レベル出力を発生し、これはムＭＤゲートＺ／Ａへ供
給されるので第１カウンタ２コＪのカウント・シーケン
スの持続時間中第１カウンタ２コへのクロック・パルス
の供給を禁止する。第１カウンタｚ２のこのロック・ア
ウトは、２個のカウンタの適切な動作シーケンスを保証
する。
第一カウンタｚｌＪが一度カウント動作をしてリセット
されると、その全ての出方端子に低レベル出力を発生す
る。これによりＭＯＲゲートｚｌｌは高レベル出力を発
生し、これは結合回路３０を通してムＭＤゲートｚｌム
へ供給され、これによりクロック・パルスを適尚な時点
でＩＩｌカウンタｚ２に達しさせる。結合回路３ｏは、
点弧制御回路の適正な起動を確保するためだけの目的で
設けられている。ワンショット・マルチバイブレータｚ
ｌりムは、ＪｌｉＪカウンタＺ／Ｊによって開始された
諸信号のじゃまをしないように比較的長い出力パルスを
供給する。点弧制御囲路がｔずターン・オンされる時に
もし第１カウンタ２コｓがオール・ゼロ（食出力が低レ
ベル）を含才ないならば、ｊｌＩ／カウンタ２コへのク
ロッ外パルスが永久に禁止され得ないことを結合回路Ｓ
Ｏは保証する。
されると、その全ての出方端子に低レベル出力を発生す
る。これによりＭＯＲゲートｚｌｌは高レベル出力を発
生し、これは結合回路３０を通してムＭＤゲートｚｌム
へ供給され、これによりクロック・パルスを適尚な時点
でＩＩｌカウンタｚ２に達しさせる。結合回路３ｏは、
点弧制御回路の適正な起動を確保するためだけの目的で
設けられている。ワンショット・マルチバイブレータｚ
ｌりムは、ＪｌｉＪカウンタＺ／Ｊによって開始された
諸信号のじゃまをしないように比較的長い出力パルスを
供給する。点弧制御囲路がｔずターン・オンされる時に
もし第１カウンタ２コｓがオール・ゼロ（食出力が低レ
ベル）を含才ないならば、ｊｌＩ／カウンタ２コへのク
ロッ外パルスが永久に禁止され得ないことを結合回路Ｓ
Ｏは保証する。
端子Ｖｃｃは、この実施例ではｉｓボルトである直流電
源へ接続されている。カウンタおよびシフト・レジスタ
に使用されるデータ・ビットの数は回路の分解能を決定
する。特定の用途の回路に必要な分解能を提供するため
にカウンタおよびシフト・レジスタが選ばれ得ることは
明らかである。コンデンサＯ／−０４１は抵抗Ｒ／−Ｒ
４１と協働してワンショット・マルチバイブレータの出
力パルス時間を設定する。
源へ接続されている。カウンタおよびシフト・レジスタ
に使用されるデータ・ビットの数は回路の分解能を決定
する。特定の用途の回路に必要な分解能を提供するため
にカウンタおよびシフト・レジスタが選ばれ得ることは
明らかである。コンデンサＯ／−０４１は抵抗Ｒ／−Ｒ
４１と協働してワンショット・マルチバイブレータの出
力パルス時間を設定する。
スイッチング・インバータの、動作中、電力段のターン
・オン前に点弧制御回路の運転状−を確立することが普
通である。これは、安゛定な動作のために電力段をセッ
トするのみならず、点弧制御回路の動作を監視するため
の手段も提供する０代用信号を供給することにより、ス
イッチングされた出力の存在しない間も動作するように
点弧制御回路を構成できる。第３図において、端子りは
第１カウンタＺ／、、７を動作させるためにλつの信号
を選ぶ手段を提供する。端子りに低レベル信号が供給さ
れる特番こ、回路動作は上述したように進行する。しか
し、端子りに高レベル信号が供給されると、ムＮＤゲー
）Ｚ／Ｂへの正常な信号入力は阻止され、そしてムＭＤ
ゲートｚｉｓを動作させるために代用信号が使用される
・この代用信号は、制御信号ＯＮの各変化で始動するワ
ンショット・マルチバイブレータ！ｉ／？Ｂから取り出
される。それから、点弧制御回路は、基準パルス信号Ｐ
と制御信号ＯＮの間の遅れ時間（ワンショット・マルチ
バイブレータＺ７７Ｂの出力パルスの長さで法談る）で
普通に動作する。
・オン前に点弧制御回路の運転状−を確立することが普
通である。これは、安゛定な動作のために電力段をセッ
トするのみならず、点弧制御回路の動作を監視するため
の手段も提供する０代用信号を供給することにより、ス
イッチングされた出力の存在しない間も動作するように
点弧制御回路を構成できる。第３図において、端子りは
第１カウンタＺ／、、７を動作させるためにλつの信号
を選ぶ手段を提供する。端子りに低レベル信号が供給さ
れる特番こ、回路動作は上述したように進行する。しか
し、端子りに高レベル信号が供給されると、ムＮＤゲー
）Ｚ／Ｂへの正常な信号入力は阻止され、そしてムＭＤ
ゲートｚｉｓを動作させるために代用信号が使用される
・この代用信号は、制御信号ＯＮの各変化で始動するワ
ンショット・マルチバイブレータ！ｉ／？Ｂから取り出
される。それから、点弧制御回路は、基準パルス信号Ｐ
と制御信号ＯＮの間の遅れ時間（ワンショット・マルチ
バイブレータＺ７７Ｂの出力パルスの長さで法談る）で
普通に動作する。
ＩＩＩ／図および第２図の波形は出力信号ＯＰがポール
・スイッチグ特性を表わす単一ポール・インバータに関
するものであるが、第３図の回路はマルチ・ポール動作
例を示す。第３図に示した回路では、端子ｐＨム、 Ｐ
ＨＢおよびＰＨＯに印加される信号はＪ相系統中の各ポ
ールのポール・スイッチング特性を表わす。これらの信
号を多重化すると％Ｊ個のポール・スイッチを全て制御
するための単一の点弧制御回路となる。
・スイッチグ特性を表わす単一ポール・インバータに関
するものであるが、第３図の回路はマルチ・ポール動作
例を示す。第３図に示した回路では、端子ｐＨム、 Ｐ
ＨＢおよびＰＨＯに印加される信号はＪ相系統中の各ポ
ールのポール・スイッチング特性を表わす。これらの信
号を多重化すると％Ｊ個のポール・スイッチを全て制御
するための単一の点弧制御回路となる。
３相インバータ用の１つの変調パターンは、６０以内の
期間中のみ所定のボールをスイッチングする。その後、
そのボールは再びスイッチングされる前に７２０６以上
の間一定の状態に保持される。／２０″の無スイッチン
グ期關中、他の相の各々は逐次スイッチングされること
ができる。従って、Ｊ和食部が同一パターンで、た”ｆ
Ｌ−ｆに７相づつスイッチングされる。出、力信号ｏｐ
は、従って、１つのボール、次に他のボール、更にその
次のボールの出力を表わす。
期間中のみ所定のボールをスイッチングする。その後、
そのボールは再びスイッチングされる前に７２０６以上
の間一定の状態に保持される。／２０″の無スイッチン
グ期關中、他の相の各々は逐次スイッチングされること
ができる。従って、Ｊ和食部が同一パターンで、た”ｆ
Ｌ−ｆに７相づつスイッチングされる。出、力信号ｏｐ
は、従って、１つのボール、次に他のボール、更にその
次のボールの出力を表わす。
４０＠セグメント中の適切な時点で各相への制御信号Ｏ
Ｎを制御することにより、３和食部を制御できる。第３
図に示したように、出力信号ＯＰはＷＡＮＤゲート群Ｚ
／デを使用して取り出すことができる。その理由は、そ
の時点でどれかの相がスイッチングされており、他のコ
相が逆極性で定常状態にあるからである。
Ｎを制御することにより、３和食部を制御できる。第３
図に示したように、出力信号ＯＰはＷＡＮＤゲート群Ｚ
／デを使用して取り出すことができる。その理由は、そ
の時点でどれかの相がスイッチングされており、他のコ
相が逆極性で定常状態にあるからである。
試験回路
１
−第ダ図は、第３図の回路と一緒
に使用すべき試験回路である。制御信号ＯＮは、端子日
を通して受けられ、かつシミュレートした出力信号ＰＨ
ム° を発生させるために使用される。シミュレートし
た出力信号が１Ｍ３図の相入力端子例えばＰＨム（なお
、ＰＨムとＰＨＢおよびＰＨＣとは論理値で反対の状態
にある。）へ印加されると、この回路はあたかもそのボ
ールの遅れたスイッチングを持つインバータを制御して
いるかのように働く。
−第ダ図は、第３図の回路と一緒
に使用すべき試験回路である。制御信号ＯＮは、端子日
を通して受けられ、かつシミュレートした出力信号ＰＨ
ム° を発生させるために使用される。シミュレートし
た出力信号が１Ｍ３図の相入力端子例えばＰＨム（なお
、ＰＨムとＰＨＢおよびＰＨＣとは論理値で反対の状態
にある。）へ印加されると、この回路はあたかもそのボ
ールの遅れたスイッチングを持つインバータを制御して
いるかのように働く。
こ・の発明の点弧制御回路を利用するインバータは、ス
イッチングの忠実性のせいで出力中に少量の直流電圧だ
けを呈すべきである０それにもか＼わらず、少量の直流
成分が存在しようとするのは、小さなスイッチング・エ
ラーおよびスイッチ電圧降下の差のためである０ 直流補償回路 第Ｓ図は、直流電源の中心に対してインバータ出力中の
直流電圧を検出するための、かつインバータ出力の見掛
けのスイッチング点を変更して第３図の回路へボール信
号入力として供給される補償信号を供給するための回路
である。
イッチングの忠実性のせいで出力中に少量の直流電圧だ
けを呈すべきである０それにもか＼わらず、少量の直流
成分が存在しようとするのは、小さなスイッチング・エ
ラーおよびスイッチ電圧降下の差のためである０ 直流補償回路 第Ｓ図は、直流電源の中心に対してインバータ出力中の
直流電圧を検出するための、かつインバータ出力の見掛
けのスイッチング点を変更して第３図の回路へボール信
号入力として供給される補償信号を供給するための回路
である。
インバータ直流電源は端子＋ＤＣと−ＤＣの間に接続さ
れる。トランジスタＱ／およびＱコはインバータのポー
ルムのためのスイッチング素子である。コンデンサ０４
は抵抗Ｒりを介してポールムへ接続される。ボール電圧
の交流成分は抵抗Ｒ７で降下させられるが、直流成分は
コンデンサ０６に現われる。コンデンサＯ１１抵抗Ｒｆ
、増幅器ＯＦ／並びにダイオードＯＲＪおよびＯＲ＋１
から成る積分器は、コンデンサＣ４からの直流ボルト秒
を累積して補償信号（ダイオードＯＲＪおよび０ＲＩＪ
こよってボール電圧信号よりも小さくクランプされる）
を発生する。抵抗ＲｆおよびＲＩＤ並びに増幅器ＯＰＪ
は増幅器ＯＦ／の非反転入力端子へ直流中性電圧信号を
供給する。
れる。トランジスタＱ／およびＱコはインバータのポー
ルムのためのスイッチング素子である。コンデンサ０４
は抵抗Ｒりを介してポールムへ接続される。ボール電圧
の交流成分は抵抗Ｒ７で降下させられるが、直流成分は
コンデンサ０６に現われる。コンデンサＯ１１抵抗Ｒｆ
、増幅器ＯＦ／並びにダイオードＯＲＪおよびＯＲ＋１
から成る積分器は、コンデンサＣ４からの直流ボルト秒
を累積して補償信号（ダイオードＯＲＪおよび０ＲＩＪ
こよってボール電圧信号よりも小さくクランプされる）
を発生する。抵抗ＲｆおよびＲＩＤ並びに増幅器ＯＰＪ
は増幅器ＯＦ／の非反転入力端子へ直流中性電圧信号を
供給する。
積分器によって発生された補償信号は基準信号としてコ
ンパレータＯＰｊの反転入力端子へ供給される。コンパ
レータＯＰＪの非反転入力端子は、抵抗Ｒ／／およびＲ
／Ｊから成る電圧分割器を介してポールムへ接続される
。コンデンサ０りは、コンパレータＯＰＪへ印加された
ポール電圧信号に被制御スロープを供給する。マルチボ
ール・インバータでは、第５図の回路は各ボール毎に設
けられる。
ンパレータＯＰｊの反転入力端子へ供給される。コンパ
レータＯＰＪの非反転入力端子は、抵抗Ｒ／／およびＲ
／Ｊから成る電圧分割器を介してポールムへ接続される
。コンデンサ０りは、コンパレータＯＰＪへ印加された
ポール電圧信号に被制御スロープを供給する。マルチボ
ール・インバータでは、第５図の回路は各ボール毎に設
けられる。
補償信号
補償信号の動作は第６図の波形で例示される。
波形ムは、正の直流誤差電圧を含むポールムのための出
力を表わす被制御スロープ波形である。
力を表わす被制御スロープ波形である。
この誤差に応答して、第５図の回路は直流誤差電圧によ
る値１と逆の極性とを持つ直流補償信 ゛号ｃｓｉを
発生する。１ｇｓ図の回路の出力信号ＰＭＩムは、ボー
ル電圧と直流補償信号の交差点で麦る。これは波形Ｂの
パルス補償信号で例示される０補償しないと、出力信号
アＲムは、ボール電圧が零細と交差した時に切り換わる
。明らかに、直流補償信号を付加すると、出力信号ＰＨ
Ａの正のパルス幅は長くなりかつ負のパルス幅は短くな
る。インバータ・ボールのｌＩ豚のパルス幅は直流補償
信号のレベ、ルに依存する。変史された出力信号ｐｉム
が第３図の回路へ供給されると、インバータの出力パル
スの正のパルス幅は短くされ、これによりインバータ出
力中の正の直流１差を小さくする。インバータ出力の直
流成分が一度零になると、積分鯵からの直流補償信号は
直流成分が出力電圧中に再び現われる才で一定のま−で
ある。
る値１と逆の極性とを持つ直流補償信 ゛号ｃｓｉを
発生する。１ｇｓ図の回路の出力信号ＰＭＩムは、ボー
ル電圧と直流補償信号の交差点で麦る。これは波形Ｂの
パルス補償信号で例示される０補償しないと、出力信号
アＲムは、ボール電圧が零細と交差した時に切り換わる
。明らかに、直流補償信号を付加すると、出力信号ＰＨ
Ａの正のパルス幅は長くなりかつ負のパルス幅は短くな
る。インバータ・ボールのｌＩ豚のパルス幅は直流補償
信号のレベ、ルに依存する。変史された出力信号ｐｉム
が第３図の回路へ供給されると、インバータの出力パル
スの正のパルス幅は短くされ、これによりインバータ出
力中の正の直流１差を小さくする。インバータ出力の直
流成分が一度零になると、積分鯵からの直流補償信号は
直流成分が出力電圧中に再び現われる才で一定のま−で
ある。
波形Ｃは、ポールムの出力が負の直流成分を含む場合の
パルス補償信号ａＳコの一例である。
パルス補償信号ａＳコの一例である。
このパルス補償信号０８コは直流誤差電圧による値Ｆと
逆の極性とを持つ。スイッチングがポール電圧とパルス
補償信号の交差点で起るので、出力信号ＰＨムの正のパ
ルス幅は短くなる。費更された出力信号ＰＨムが第３図
の回路へ帰還されると、インバータ出力の正のパルス幅
は員の直流誤差成分を補償するために長くなる。
逆の極性とを持つ。スイッチングがポール電圧とパルス
補償信号の交差点で起るので、出力信号ＰＨムの正のパ
ルス幅は短くなる。費更された出力信号ＰＨムが第３図
の回路へ帰還されると、インバータ出力の正のパルス幅
は員の直流誤差成分を補償するために長くなる。
下記の表は、この発明の一実施例に使用できる特定の回
路素子を示す。尚業者ｌこは明らかなように、この発明
の範囲内で他の回路素子も使用できる。
路素子を示す。尚業者ｌこは明らかなように、この発明
の範囲内で他の回路素子も使用できる。
一一〜−−−
集積回路
Ｚ／、ＺＪＪ ’ ＭＯ／４１０７
ＪＢＬ２．ＺＪＪ
Ｍｏ／’Ｉｋ２０ＢＺＪ、Ｋ４１
Ｍｏ／１ＩＯ７Ｏ
ＢＺｊ、Ｋ４．Ｚｆ、Ｚｆ、Ｚｆ、Ｚｆ７ Ｍ
ｃ／ｌｊ？ＢＺ／／
ＭＯ＃０７ＫＢ、ＺＪＪ
ＭＯ／’ｌ０４
１ＢＺ／ｌ Ｍｅ／１ＪｆＢ２
１４ ＭＯ／ダ。／ＪＢＺ／
？ ＭＯＩＱ！ｔ３ｔＢ７．
１１ Ｍ
Ｃ／１７００／ＢＺ／９ Ｍ
Ｃ７ｌＩθ／／Ｂ！Ｊ０．ＺＪ／、ＺＪＪ、ＺＪ、？
Ｎｏ／４１ＣＮ１９ＢＯＦ／
り参ｌＯＰコ ７ダ１０ＰＪ
ＬＭ／／／抵 抗 Ｒ／ ３０ Ｋ ＲＪ ＲＪ 、ｔ、Ａ Ｋ Ｒ４１，Ｒｊ、Ｒ／コ、Ｒ／Ｊ １０ Ｋ１
ｇＥ Ｋ Ｒ４２０Ｋ Ｒり、Ｒ９，ＲＩＯ，Ｒ／／
コ００ Ｋコンデンサ ０／、Ｏｒ ０．００／μｆ
ＣＪ、０３．ＯＦ ／ＤＯｐｆ”
１０００ ｐｆＣＡ
／、０μｆＣざ
０．０１ μ
ｆダイオード ＯＲＪ ＯＲＩ 工Ｍ ｔ ／
０−４４ダイオードＯＲ／およびＯＲＪ並びにトラン
ジスタＱ／およびＱコは、この発明で制御中のインバー
タ回路における回路素子である。
ＪＢＬ２．ＺＪＪ
Ｍｏ／’Ｉｋ２０ＢＺＪ、Ｋ４１
Ｍｏ／１ＩＯ７Ｏ
ＢＺｊ、Ｋ４．Ｚｆ、Ｚｆ、Ｚｆ、Ｚｆ７ Ｍ
ｃ／ｌｊ？ＢＺ／／
ＭＯ＃０７ＫＢ、ＺＪＪ
ＭＯ／’ｌ０４
１ＢＺ／ｌ Ｍｅ／１ＪｆＢ２
１４ ＭＯ／ダ。／ＪＢＺ／
？ ＭＯＩＱ！ｔ３ｔＢ７．
１１ Ｍ
Ｃ／１７００／ＢＺ／９ Ｍ
Ｃ７ｌＩθ／／Ｂ！Ｊ０．ＺＪ／、ＺＪＪ、ＺＪ、？
Ｎｏ／４１ＣＮ１９ＢＯＦ／
り参ｌＯＰコ ７ダ１０ＰＪ
ＬＭ／／／抵 抗 Ｒ／ ３０ Ｋ ＲＪ ＲＪ 、ｔ、Ａ Ｋ Ｒ４１，Ｒｊ、Ｒ／コ、Ｒ／Ｊ １０ Ｋ１
ｇＥ Ｋ Ｒ４２０Ｋ Ｒり、Ｒ９，ＲＩＯ，Ｒ／／
コ００ Ｋコンデンサ ０／、Ｏｒ ０．００／μｆ
ＣＪ、０３．ＯＦ ／ＤＯｐｆ”
１０００ ｐｆＣＡ
／、０μｆＣざ
０．０１ μ
ｆダイオード ＯＲＪ ＯＲＩ 工Ｍ ｔ ／
０−４４ダイオードＯＲ／およびＯＲＪ並びにトラン
ジスタＱ／およびＱコは、この発明で制御中のインバー
タ回路における回路素子である。
発明の効果
この発明−こよれば、スイッチング誤差によって発生す
る不要な高調波の発生を防止し、ひいては出力ひずみを
最少にすると云う効果がある。
る不要な高調波の発生を防止し、ひいては出力ひずみを
最少にすると云う効果がある。
しかし、定態状態では所要波形と出力波形、が完全に一
致し、短絡防止期間を設ける必要がなくなるという効果
もある。
致し、短絡防止期間を設ける必要がなくなるという効果
もある。
この発明の望鵞しい実施例について′説−明したが、当
業者には明らかなよ゛うにこの発明の範囲から逸脱しな
いかぎり種々の変形を行うことができる。′
業者には明らかなよ゛うにこの発明の範囲から逸脱しな
いかぎり種々の変形を行うことができる。′
第１図はこの発明に係るイソバータ点弧制御回路の成る
出力サイクルのための機能を例示する一連の波形図、第
２図は第７図に示された出力サイクルに続く出力サイク
ルのための機能を例示する一連の波形図、第３図はこの
発明の一実施例を示す回路略図、Ｊｉ！４’図は第３図
に示した一実施例と一緒に使用するための試験回路の囲
路略図、第３図は直流補償回路の回路図、第６図は第３
図の直流補償回路の機能を例示する一連の波形図である
。 Ｐは基準パルス信号、Ｔは一定の時間々隔、ＯＮは制御
信号、ＴＢは遅れ信号、ＯＦは出力信号、２コはｊｌＥ
／カウンタ、１０は配憶素子、ＺＪＪは第コカウンタ、
２０はコンパレータである。
出力サイクルのための機能を例示する一連の波形図、第
２図は第７図に示された出力サイクルに続く出力サイク
ルのための機能を例示する一連の波形図、第３図はこの
発明の一実施例を示す回路略図、Ｊｉ！４’図は第３図
に示した一実施例と一緒に使用するための試験回路の囲
路略図、第３図は直流補償回路の回路図、第６図は第３
図の直流補償回路の機能を例示する一連の波形図である
。 Ｐは基準パルス信号、Ｔは一定の時間々隔、ＯＮは制御
信号、ＴＢは遅れ信号、ＯＦは出力信号、２コはｊｌＥ
／カウンタ、１０は配憶素子、ＺＪＪは第コカウンタ、
２０はコンパレータである。
Claims (1)
- 【特許請求の範囲】 ｌ 基準パルス信号に応じてパルス幅変調インバータを
制御するためのボール・スイッチ点弧制御回路であって
、 前記インバータの第１出力サイクル中所定のパルスに対
して前記ボール・スイッチのスイッチング時間を測定す
るための手段と、予め選んでおいた時間々隔から前記ス
イッチング時間を差し引いて遅れ時間を得るための手段
と、 前記第１出力サイクルに続く第１出力サイクル中前記所
定のパルスに相当する第一のパルスに対してボール・ス
イッチ・スイッチング・シーケンスを開始させる制御信
号を発生するための手段と、 を備え、 前記ボール・スイッチ・スイッチング・シーケンスの開
始は、前記基準パルス信号中のパルスの遷移点に続く前
記遅れ時間に勢しい期間後に起る、 ボール・スイッチ点弧制御回路。 １ ボール・スイッチのスイッチング時間を測定するた
めの手段は、 電圧パルスを含むクロック信号と、 このクロック電圧パルスをカウントするための第１カウ
ンタと、 を含み、 前記第１カウンタは、制御信号中の遷移点と前記ボール
・スイッチの点弧点との間で前記制御信号中の前記遷移
点に応答して使用可能とされる、 特許請求の範囲第１項記載のボール・スイッチ点弧制御
回路。 Ｊ スイッチング時間を差し引くための手段は、−進数
データ語を記憶するための記憶素子、り繋ツク電圧パル
スをカウントするための第２カクンタ、およびコンパレ
ータをｔみ、前記データ語の最大値は、予め選んでおい
た時間々隅肉で生じるクロック・パルスの数ｌこ等しく
、 前記データ語は、所定のインバータ出力パルスｌこ対し
、先行の出力ずイクル中の対応するインバータ出力パル
スに対する第７カウントされたクロック・パルスの数で
あり、 前記第一カウンタは、基準パルス信号中のパルス遷移点
と制御信号中のパルス遷移点との間で使用可能とされ、 前記コンパレータは、前記記憶素子のデータ語を前記＃
Ｉコカウンタでカウントされたクロック電圧パルスの数
と比較してこれらの両者がλ進数の補数である時にコン
パレータ出力信号を特徴する 特許請求の範囲第一項記載のボール・スイッチ点弧制御
回路。 侶 ボール・スイッチのスイッチング時間を測定するた
めの手段は、 電圧パルスを含むクロック信号と、 このクロック電圧パルスをカウントするためのＪＩＩ／
カクンタと、 を會み、 前記第１カウンタは、予め選んでおいた時間々隔と等価
な最大カウントを持ち、かつ制御信号中の遷移点とボー
ル・スイッチの点弧点との間の時間々層中前記制御信号
中の遷移点に応答して前記最大カウントからカウント・
ダ９ンするように使用可能とされる、 特許請求の範囲第１項記載のボール・スイッチ点弧制御
回路。 よ スイッチング時間を差し引くための手段は、−進数
データ語を記憶するための記憶素子、クロック電圧パル
スをカウントするための第１カウンタ、およびコンパレ
ータを含み、前記データ語は、第１カウンタが先行の出
カナイクル中の対応するインバータ出力パルスをカウン
トして停止した時のカウントに等しく、前記第一カウン
タは、基準パルス信号中のパルス遷移点と制御信号中の
パルス遷移点との閣の時間々陣中使用可能とされ、 前記コンパレータは、前記記憶素子のデータ語を前記第
一カウンタでカウントされたクロック電圧パルスの数と
比較してこれらの両者が尋しい時にコンパレータ出力信
号を特徴する 特許請求の範囲第ｇ項記載のボール・スイッチ点弧制御
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/355,073 US4443842A (en) | 1982-03-05 | 1982-03-05 | Inverter firing control with compensation for variable switching delay |
| US355073 | 1982-03-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58163274A true JPS58163274A (ja) | 1983-09-28 |
| JPH0685633B2 JPH0685633B2 (ja) | 1994-10-26 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034729A Expired - Lifetime JPH0685633B2 (ja) | 1982-03-05 | 1983-03-04 | ポール・スイッチ点孤制御回路 |
Country Status (6)
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| JP (1) | JPH0685633B2 (ja) |
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1983
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- 1983-03-04 JP JP58034729A patent/JPH0685633B2/ja not_active Expired - Lifetime
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