SU1125696A1 - Устройство дл сравнени фаз - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ФАЗ. содержащее формирователи электрических величин, на входа которых подают сравнигд.емые величины, два.инвер-, тора, три R-5-триггера и два элемента 2И-НЕ, причем выход первого формировател  . с первым входом первого RS -триггера и через первый инвертор - с первым входом второго R-5-триггера, выход второго формировател  св зан с вторым входбм первого R-S-триггера и через второй инверг тор - с вторым входом второго К-5триггера , первые Выходы первого второго R-S -триггеров св заны с входами первого элемента 21J-HE, вторые выходы первого и второго S-5 -тригге- . ров св заны с входами второго элемента 2И-НЕ, выходы Первого и второго элементов 2И-НЕ св заны соответ- У первым и вторым входами третьего R-6-триггера, о т л и ч а ю ц е е с   тем, что, с целью :: , : V- N/ расширени  функциональных возможностей путем обеспечени  регулировки границ зоны срабатывани , в него дополнительно введены третий инвертор, мультиплексор, генератор импульсов стабильной Частоты, элемент задерж«сй , двоичный счетчик, параллельный регистр пам ти, первый и второй цифровые компараторы и элемент 2И, причем выход первого элемента 2И-НЕ дополнительно св зан с первым информационным входом мультиплексора, выход второго элемента 2И-НЕ дополнительно св зан через третий инвертор с вторым информационным входом § мультиплексора, первый выход третьего 1 -5 -триггера св зан с третьим (Л упра.вл ющим входом мультиплексора и с h -м информационным входом регистра пам ти, а второй выход третьего Ц-5-триггера - с четвертым управл ющим входом мультиплексора, который свежи выходом св за:Н с запускающим входом генератора импульсов стабильной частоты , вторым входом сброса двоичного :л счетчика через элемент задержки и (ll+i)-M тактовым входом регистра э& пам ти, выход генератора св зан с со первым тактовым входом двоичного 9) С ч;етчикА, который своими первым, вто рым, .. ,(h-l)-M выходами св зан соответственно с первым, вторым, .. , (й О м инфЬрмационньм входаtiK регистра пам ти, который своим П-разр дным выходом св зан с вторым П -разр дным входом первого цифрового компаратора и первым } разр дным входом второго цифрового компаратора, причем первый tt -разр дный вход кокшаратора и второй И разр дньй вход второго ;

Description

{Компаратора  вл ютс  входами устав;ки , выходы первого и второго цифро 8ых KotoiapaTopoB св заны соответ

ственно с первым и вторым входами элемента 2И, выход которого  вл етс|1 выходом устройства.

Изобретение относитс  к области релейной защиты и может примен тьс  в цифровых комплексах релейной защи TU и автоматики энергосистем, вклю- чающих в себ  микропроцессоры или шкро-ЭВМ, в которых уставки измерительных органов автоматически измен ютс  при изменении режима работы энергосистемы. Известно рел1енаправлени  мощности« позвол ющее осуществл ть электрическую регулировку зоны срабаты вани , на основе использовани  п&роговых эле&ентов с зоной нечувствительности , выполненных на операционных усилител х llj . Недостатком указанного анагюгово го реле в цифровьп: комплексах, включающих микропроцессы и микро-ЭВМ,  вл етс  усложнение последних, вы званное необходимостью применени  согласующих щ фроаналоговых и аналого-цифровых преобразователей и допол нительных источников питани  дл  операционных усилителей. Известны также устройства дпЯ сравнени  по фазе двух электрических величин, реализованные на цифровой элементной базе fzl и |з . .Недостаткам данных устройств  вл  етс  невозможность изменени  границ зоны срабатывани . Нш1более близким по технической сущности к изобретению  вл етс  уст;ройство дл  сравнени  фаз, содержащее формирователи электрическшс величин, на входы которых подаютс / сравниваемые величины, два инвертора , три R5 -триггер1а и два элемента 2Й-НЕ, причем выход первого формирователй соединен с первым входом рервого R9 -триггера и через первый инвертор т с первым входо второго 95-триггера, выход второго формирова тел  с:Ё зан с вторым входом первого вЗ-триггера и через второй инвертор - с вторым входом второго RS Tpifi repa, первые выходы первого и второго RS -триггеров св заны с первого элемента 2И-НЕ, в торые выходы первого и второго RS -триггеров св заны с входами второго элемента 2И-НЕ, выходы первого и второго, элементов 2И-НЁ св заны соответ твённо г первым и вторым входами третьего R6 -триггера 4j. Недостатком известного устройства  вл етс  то, что оно по принципу своего действи  имеет фиксироваиные границы зоны срабатывани , что ограничивает его применение в цифровых устройствах релейной за1циты. Целью изобретени   вл етс  расщи рение функциональных возможностей устройства путем обеспечени  регулИ ровки границ зоны срабатывани , Поставленна  цель достигаетс  тем, что в устройство дп  срг нени  фаз, содержащее формирователи электри ческих величин, на входы которых подшот сравниваете величины, два инвертора , три R5-триггера, .и два элемента 2H-HEi причем выход первого, формировател  соединен с первым входом первого R5 -триггера и через первый инвертор - с первым входом второго Н5 -триггера, выход второго формировател  св зан с вторым входом, первого RS -триггера и через второй инвертор - с вторым входом второго . R5-триггера, первые выходы первого и второго RS-триггеров св заны с рхог. дами первого элемента 2И-НЕ, вторые выходы первого и второго RS -триггеров св заны с входами второго элемента 2И-НЕ, выходы первого и второго элементов 2И-НЕ св заны соответственно с первым и вторым входами третьего 85 -триггера, дополнительно введены инвертор, мультиплексор генератор импульсов стабильной частоты, элемент задержки, двоичный счетчик, параллельный регистр ПШ4ЯТИ, первьй и второй цифровые компараторы и элемент 2И, причем выход первого элемейта 2И-НЕ дополнительно св зан с первым информацион ным входом мультиплексора, выход второго элемента 2И-НЕ дополнительно св зан через третий инвертор с вторым информационным входом мультиплексора , первый выход третьего RS-триггера с третьим управл ющим входом мультиплексора и сп -м информационным входом регистра пам ти , а второй выход третьего RS -трй jrepa - с четвертым управл ющим вход мультиплексора, который своим выходом св з с запускающим входом r нератора импульсов стабильной часто ты, вторым входом сброса двоичногс счетчика через элемент задержки и (h+l)-M тактовым входом регистра пам ти выход генератора св зан с первым тактовым входом двоичного счетчика, который своими первыми, вторыми, ..., (Г|-1)-м выходами св зан соответственно с первым, вторым, i.i, (h-l)-M информационным входами регистра пам ти, который своим -разр дным выходом св зан с вторым tt-разр дньм входом первого цифрового компаратора и первым П-разр дным входом второго цифрового компаратора, причем первый ft -ра р дный вход первогЬ компаратора и второй П-разр дный вход второго компаратора  вл ютс  входами уст авки , выходы первого и второго цифровых компараторов св заны соответственнъ с и вторым входами элемента 2И, выход которого  вл етс  выходом устройства. На фиг. 1 Приведенафункциональн схема устройства; на фиг. 2 - зависймости времени совпадени  и несовпадени  от угла Cf . ; Устройство содержит формироваг тели 1 и 2 электрических величин, RS-триггеры 3-5, элементы 2И-НЕ 6 и 7, инверторы 8-10, мультиплексор 1:1 jгенератор 12, элемент 13 задерж ки,двоичный счетчик 14, регистр 15 пам ти, цифровые компараторы 16 и 1 и элемент 2И 18. Устройство работает следующим образом.. Формирователи электрических вели чин 1 и 2 преобразуют сину соидальны входные величины в двоичные сигналы поступающие на первый и второй входы R5 -триггера 3 и, пройд  через ин верторы 8 и 9, поступшот на первый и второй входы R3-триггера 4. В результате на одноименных выходах Н5-триггеров 3 и А формируютс  одинаковые , но сдвинутые по фазе на 180 последовательности импульсов. Импульсы с первых пр мых выходов названных Я5-триггерОв поступают на входы элемента 2И-НЕ 6, а с вторых обратньк выходов - на входа, элемента 2И-НЕ 7. При угле сдвига фаз (р между сравниваемыми величинами,-удовлетвор ющему условию 180, на выходе элемента 6 формируетс  посто нный, единичный сигнал, а на выходе элемента 7 - импульсный сигнал, причем продолжительность интервала нулевого уровн  этого сигнала равна времени совпадени  знаков мгновенных значений сравниваемых величин. При 180 t i. Збр на выходе элемента 6 формируетс  импульсный сигнал , а на выходе элемента 7 - постог  иный сигнал, а на выходе элемента 7 - посто нный сигнал единичного уровн . Дл  R5 -триггера активным  вл етс  нулевой уровень сигнала, поэтому при 0° cjp 180 импульсный сигнал с выхода элемента 7 устанавливаетс/в-З -триггер 5в нулевое состо ние, а при 180( 360 импульсный сигнал р выхода элемента 6 устанавливает R6 -триггер 5 в единичное состо ние. Инвертор 10 преобразует импульсный сигнал с продолжительностью интервала нулевого уровн  равной времени совпадени  знаков : мгновенных значений сравниваемых величин в и4Пульснь)й сигнал с продол- / жительностыо интервала нулевого уров н  равной времени несовпадени  знаков мгновенных значений сравниваемых величин. Таким образом, импульсный сигнал t интервалом нулевого УРЧВНЯ, равным времени совпадени , . формируетс  на выходе элемента 6 при единичном состо нии 43 -триггера 5, а нмпульсньй сигнал с интервале нулевого уровн , равным време-. ни несовпадени , формируетс  на выходе инвертора 10.при чУлевом состо нии RS -триггера 5. Из приведенных, на фиг.2 зависимостей следует, что угол сдвига фаз Ср между электрическими сиггалами, подаваемыми на входы формирователей, может быть определен по времени совпадени  и несовпадени  знаков мгновенных значений сравниваемых величин, причем при О 180 угол пр мо пропорционален времени несовпадени , а ПРИ 180 if Збо УГОЛ пр мо пропорционален времени совпадени . В соответствии с этим мультиплексор II, управл емый триггером 5 формирует на своем выходе импульсный сигнал, в KOTopobf продолжительность нулевого интервала при О . i 180 равна, времени несовпадени . а при 18СР ц 360 равна времени совпадени  знаков мгновенных значений сравниваемых величин. Дп  измерени  продолжительности нулевого интервала в двоичном коде служит схеме, содержаща  генератор 12 стабильной частоты с внешним запуском и счетчик 14 двоичных импульсов. Генератор 12 запускаетс  задним фро том импульса с выхода мультиплексора II и продолжает генерацию в интервале нулевого уровн . Генерируемые сигналы подсчитьшаютс  счетчиком 14. В момент окончани -интервала нулевого уровн  двоичное число . на вюсоде счетчика 14, соответ .ствующее времени совпадени  или не;совпадени , фиксируетс  в регистр 1 ( пам ти,выйлючаетс  генератор 12 и после Этого через врем , определ емое продолжительностью задержки эле «вита 13 за:держки, с&расываетс  сче чик 14. Как следует из зависимостей {фиг.2), врем  совпадени  или несовпадени  определ ет угол Ср неоднозначно , т.е. интервалу продолжительностью ii соответствуют два 1 и (f . Дл  значени  4f vf, исключени  указанной неопределенности двоичное (п-1)-разр дное число, сформированное счетчиком 14, дополн етс  старшим разр дом п , имеющим знёчение 6 при (f | l80 и 1 при 180 Ч 360, формируемым R6 -триггером. 5. Сформированноетаким образсш, на выходе регистра 15 пам тиИ -разр дное число, опре дел ющее в двоичном коде измеренный угол tt , сравниваетс  цифровым компаратором 16 с двоичным числом определ кздим меньший граничный угол зоны срабатывани  , и при Cf7if ; на выходе компаратора 16 формируетс  единичный сигнал. Аналогично , И -разр дное .число, определ ющее угол ср сравниваетс  цифровым компаратором 17 с двоичным числом, оттредел ющим больший граничный угол зоны срабатывани  ttjjj-. , и npHty tf на выходе компаратора 17 формируетс  единичный сигнал. Выходные сигналы компараторов объедин ютс  по функции 2И элементов 18 и, таким образом, прн Cf „ Cf Я mat . т.е. нахождении угла сдвига фаз в зоне срабатывани , на выходе элемента 2И 18 формируетс  единичный -сигнал . . Разр даость двоичных чисел определ ет точность, с которой представл ютс  углы ср , q fn , ,, . Наличие в предлагаемом устррйст- , ве схем измерени  угла С и сравнени  его с задаваемыми и f тох позвол ет расширить функциоальные возможности цифровых устойств дл  сравнени  по фазе двух лектрических величин и увеличит феру их применени  в релейной заите в качестве реле направлени  мощ ости с произвольной зоной срабатыани .

п

п п

а) у 1,5

; 0:

1Д|1|ШПППГ

m ff

n n n n

/7f-n

d)

y 27ff

Claims (1)

1. УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ФАЗ. содержащее формирователи электрических величин, на входы которых подают сравниваемые величины, два инвертора, три R-5-триггера и два элемента 2И-НЕ, причем выход первого формирователя соединен с первым входом первого R-5 -триггера и через первый инвертор - с первым входом второго RS-триггера, выход второго формирователя связан с вторым входдм первого R'S-триггера и через второй инвертор - с вторым входом второго R'Sтриггера, первые Выходы первого второго R-S -триггеров связаны с входами первого элемента 2И-НЕ, вторые выходы первого и второго R-5 -триггеров связаны с входами второго элемента 2И-НЕ, выходы первого и второго элементов 2И-НЕ связаны соответ- : ствениос первым и вторым входами третьего R-S-триггера, о т л и _ч- ч а ю щ е е с я тем, что, с целью₍ расширения функциональных возможностей путем обеспечения регулировки границ зоны срабатывания, в него дополнительно' введены третий инвертор, мультиплексор, генератор импульсов стабильной частоты, элемент задержки, двоичный счетчик, параллельный регистр памяти, первый и второй цифровые компараторы и элемент 2И, причем выход первого элемента 2И-НЕ дополнительно связан с первым информационным входом мультиплексора, выход второго элемента 2И-НЕ дополнительно связан через третий инвертор с вторым информационным входом мультиплексора, первый выход третьего R-5 -триггера связан с третьим управляющим входом мультиплексора и с h -м информационным входом регистра памяти, а второй выход третьего R-6-триггера - с четвертым управляющим входом мультиплексора, который своим выходом связан с запускающим входом .генератора импульсов стабильной частоты, вторым входом сброса двоичного счетчика через элемент задержки и (П+1)-м тактовым входом регистра памяти, выход генератора связан с первым тактовым входом двоичного счетчика, который своими первым, вто· рым, ... , (h-l)-M выходами связан соответственно с первым, вторым, ... ,(П^_1)-м информационным входами регистра памяти, который своим . П-разрядным выходом связан с вторым П -разрядным входом первого цифрового компаратора и первым!} разрядным входом второго цифрового компаратора, причем первый h -разрядный вход первого компаратора и второй П -разрядный вход второго {Компаратора являются входами уставки, выходы первого и второго цифровые компараторов связаны соответ ственно с первым и вторым входами элемента 2И, выход которого являете^ выходом устройства.