JPS58158963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58158963A JPS58158963A JP57042459A JP4245982A JPS58158963A JP S58158963 A JPS58158963 A JP S58158963A JP 57042459 A JP57042459 A JP 57042459A JP 4245982 A JP4245982 A JP 4245982A JP S58158963 A JPS58158963 A JP S58158963A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- drain
- prescribed
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法の改良に関するものであ
る。
る。
(1)) 技術の背景
二11化シリコン(8102) l!!で画定されたシ
リコン(sl)基板に素子形成用の不純物を導入してM
08トランジスタを多数規則的に配設し、該基板上に給
縁!lt介してポリシリコンよりなり前記M08トラン
ジスタのゲート電極と接続するワードラインと前記M0
8トランジスタのドレイン#Iwtと接続するためのア
ルミニウム(ム1)よりなるビットラインを形成した形
の読み出し専用の半辱体記ti15に皺にすでに一知で
ある。
リコン(sl)基板に素子形成用の不純物を導入してM
08トランジスタを多数規則的に配設し、該基板上に給
縁!lt介してポリシリコンよりなり前記M08トラン
ジスタのゲート電極と接続するワードラインと前記M0
8トランジスタのドレイン#Iwtと接続するためのア
ルミニウム(ム1)よりなるビットラインを形成した形
の読み出し専用の半辱体記ti15に皺にすでに一知で
ある。
(0) 従来技術と間馳点
このような半導体記憶装置の従来の製造方法について第
1図1川いながら説明する。図示するように例えばP型
の81基&1に素子間分離用の61r12 ![2を所
定のパターンで熱酸化法により形成する。1J!に該基
板にN型の不純物の燐(P)等を所定のかクーンで拡散
またはイオン注入法によって尋人し、ソース領域3およ
びドレイン領域4を形成する。、更に該基板上に熱酸化
°法により5102よりなるケート酸化II5を形成し
、その上にポリシリコンよりなるゲート電極6t−化学
蒸着((1!VD )法おまひフラスマエッチング法等
を絢いて所定のパターンに杉成後該電極の表向を酸化す
る。
1図1川いながら説明する。図示するように例えばP型
の81基&1に素子間分離用の61r12 ![2を所
定のパターンで熱酸化法により形成する。1J!に該基
板にN型の不純物の燐(P)等を所定のかクーンで拡散
またはイオン注入法によって尋人し、ソース領域3およ
びドレイン領域4を形成する。、更に該基板上に熱酸化
°法により5102よりなるケート酸化II5を形成し
、その上にポリシリコンよりなるゲート電極6t−化学
蒸着((1!VD )法おまひフラスマエッチング法等
を絢いて所定のパターンに杉成後該電極の表向を酸化す
る。
このようにして81基板上にメモリセルとなるMOS
)ランジスタ群を多数配設したのち、該基板上にカバー
族としての燐シリヶート力りス(pso )@7を形成
し、この状態でコーラ−の注文を持つ。
)ランジスタ群を多数配設したのち、該基板上にカバー
族としての燐シリヶート力りス(pso )@7を形成
し、この状態でコーラ−の注文を持つ。
ここでM08トランジスタのケート電極と接続するため
のポリシリコンよりなるワード線かPSG膜上に形成さ
れているが図面上省略ブる1その後ユーザーの要求する
フしクラムに対応しるヒツトライン8と接続を取るへき
トレイン領域上のPSG膜の窓開きを行う。第1図で9
ijこのようKして形成された接続用孔で凍る1、この
ようにして前記MO日トランジスタ群の所定の位置のド
レイン領域とビットラインとを接続させることで情報を
誉き込んでユーザの所望の読み取り専用の半導体記憶装
置1t−形成していた。
のポリシリコンよりなるワード線かPSG膜上に形成さ
れているが図面上省略ブる1その後ユーザーの要求する
フしクラムに対応しるヒツトライン8と接続を取るへき
トレイン領域上のPSG膜の窓開きを行う。第1図で9
ijこのようKして形成された接続用孔で凍る1、この
ようにして前記MO日トランジスタ群の所定の位置のド
レイン領域とビットラインとを接続させることで情報を
誉き込んでユーザの所望の読み取り専用の半導体記憶装
置1t−形成していた。
しかし上述した方法であるとP8GI18を形成してか
ら接続孔を開孔するために基板上にホトレジスト膜を塗
布する工程、該接続孔を開孔する友めに接続孔−凡用マ
スクを用いてマスク台せを実施Jる工程、該マスクを用
いて露光する工程、ホトレジストW!kを所定のハター
ンにする次めレジスト膜除去剤をハ(いて末諏光都の汀
トレジストfllIを除去する工程、バターニングされ
たホトレジスト膜をマスクとしてPEG膜をエツチング
し接続孔を開孔する]−程、等工程か複雑で工数が長く
かがるためJ−サーの受註後短納期で形成された半導体
装mを提供するのが困難であるといった欠点を生じ0 (d) 発明の目的 本発明は上述した欠点を除去し、簡単な工程で9肛後短
手@て迅速にユーザに装W1を提供でき得るような半導
体装置の製造方法の提供を目的とするものである。
ら接続孔を開孔するために基板上にホトレジスト膜を塗
布する工程、該接続孔を開孔する友めに接続孔−凡用マ
スクを用いてマスク台せを実施Jる工程、該マスクを用
いて露光する工程、ホトレジストW!kを所定のハター
ンにする次めレジスト膜除去剤をハ(いて末諏光都の汀
トレジストfllIを除去する工程、バターニングされ
たホトレジスト膜をマスクとしてPEG膜をエツチング
し接続孔を開孔する]−程、等工程か複雑で工数が長く
かがるためJ−サーの受註後短納期で形成された半導体
装mを提供するのが困難であるといった欠点を生じ0 (d) 発明の目的 本発明は上述した欠点を除去し、簡単な工程で9肛後短
手@て迅速にユーザに装W1を提供でき得るような半導
体装置の製造方法の提供を目的とするものである。
体)発明の構成
かかる目的を達成するための本発明の半導体装置の製造
方法は、シリコン基板上の素子間分離用絶縁膜で一定さ
れたfR域にMOS トランジスタ群を複数個規則的に
配設し、前記MO8トランジスタのトレイン又はソース
t14域をヒツト線に、前記M (’l Sトランジス
タのゲート電極をワード線に接続した半導体装置の前記
所定のトランジスタのフート電極上より電子ビームを照
射し、該トランジスタのしきい値電圧を変動せしめて情
報の書き込みを行うようにしたことを特徴とするもので
そる。
方法は、シリコン基板上の素子間分離用絶縁膜で一定さ
れたfR域にMOS トランジスタ群を複数個規則的に
配設し、前記MO8トランジスタのトレイン又はソース
t14域をヒツト線に、前記M (’l Sトランジス
タのゲート電極をワード線に接続した半導体装置の前記
所定のトランジスタのフート電極上より電子ビームを照
射し、該トランジスタのしきい値電圧を変動せしめて情
報の書き込みを行うようにしたことを特徴とするもので
そる。
(f) 発明の実施例
以下図面を用いて本発明の一実施例につき詳細に説明す
る。
る。
第2図は本発明の詳細な説明するための半導体装置の断
面図、第3図は11.−fヒームの照射−とMOS )
ランジヌタのしきい値電圧の変動量との陶体を示す図で
ある。第4図は本発明の方法で形成した半導体装置の回
路図である4、 まず第2ド1を用いて本発明の半導体装置の製造方法を
説明すると前述した如くP型の61基&1に素子間分離
用5102膜2を形成する。この5102膜2で画定さ
れた領域内にソースf#域3およびドレイン領域4をそ
れぞれ形成した後、ゲート酸化@5およびポリシリコン
ケート電極6A 、 6B・パ・・・・・・を形成する
。該ケート電極の表向を酸化してから紗基極上にゲート
電極と接続しポリシリコンよりなるシートライン(図示
せず)を形成後肢ンートフィン上に絶縁膜を介して該ワ
ードラインと交差する形T゛ドレインmと接続しA1よ
り形成されタヒノトライン8を形成する。この場合ドレ
インTh板上ねすべ′″CC窓−てヒツトライン8と接
続會とるようにしておく。その11!I該基板上にカバ
ー族としてCVD法により形成したP8G膜7を形成し
た状態τユーザーの注文を待つ。
面図、第3図は11.−fヒームの照射−とMOS )
ランジヌタのしきい値電圧の変動量との陶体を示す図で
ある。第4図は本発明の方法で形成した半導体装置の回
路図である4、 まず第2ド1を用いて本発明の半導体装置の製造方法を
説明すると前述した如くP型の61基&1に素子間分離
用5102膜2を形成する。この5102膜2で画定さ
れた領域内にソースf#域3およびドレイン領域4をそ
れぞれ形成した後、ゲート酸化@5およびポリシリコン
ケート電極6A 、 6B・パ・・・・・・を形成する
。該ケート電極の表向を酸化してから紗基極上にゲート
電極と接続しポリシリコンよりなるシートライン(図示
せず)を形成後肢ンートフィン上に絶縁膜を介して該ワ
ードラインと交差する形T゛ドレインmと接続しA1よ
り形成されタヒノトライン8を形成する。この場合ドレ
インTh板上ねすべ′″CC窓−てヒツトライン8と接
続會とるようにしておく。その11!I該基板上にカバ
ー族としてCVD法により形成したP8G膜7を形成し
た状態τユーザーの注文を待つ。
その後ユーザの注文を受註後前記半尋体装置を#;成し
たナツプを電子ビーム照射装蒙のステージ上に設論し、
該ステージをユーザから受註した所望の回路のブロクラ
ムに合致するようにして移動さ巾、電子ヒームをユーザ
ーの指示する回路に応じて所定のゲート電極、例えば6
B上より矢印Aのように照射する。この時電子ビームを
加速電圧20 KV例えσI X 10−’クーロ>/
ctlのドーズ量で2.5μ川の径に絞って照射する。
たナツプを電子ビーム照射装蒙のステージ上に設論し、
該ステージをユーザから受註した所望の回路のブロクラ
ムに合致するようにして移動さ巾、電子ヒームをユーザ
ーの指示する回路に応じて所定のゲート電極、例えば6
B上より矢印Aのように照射する。この時電子ビームを
加速電圧20 KV例えσI X 10−’クーロ>/
ctlのドーズ量で2.5μ川の径に絞って照射する。
すると第3図に示1ようVC覧子ヒームの照射量(横軸
)と該電子ヒームを照射することでMOS )ランジス
タのしきい値電圧が変動するIIf′i縦軸に示すよう
な形となりドーズ負の対数に対してほぼリニアの関係を
有している。したがって所定量電子ヒーμを熱射するこ
とで所定の量のLきし伽電圧が変動する。このようにし
きい値電圧が変動する理…はMOB1)ランジンタのソ
ース、ドレイン尚のチャネル領域の基板とゲート酸化膜
との界面で電子ヒーμ′に煕#f”するとii荷を、ト
ラップするセシターが形成され、このトラッフヤンター
にMOB トランジスタのケートと基板間に電圧を印加
して該トランジスタを如1作させる際、勢葡か貯せるた
約しきい餉翫汁力4変輩ノするとされている。
)と該電子ヒームを照射することでMOS )ランジス
タのしきい値電圧が変動するIIf′i縦軸に示すよう
な形となりドーズ負の対数に対してほぼリニアの関係を
有している。したがって所定量電子ヒーμを熱射するこ
とで所定の量のLきし伽電圧が変動する。このようにし
きい値電圧が変動する理…はMOB1)ランジンタのソ
ース、ドレイン尚のチャネル領域の基板とゲート酸化膜
との界面で電子ヒーμ′に煕#f”するとii荷を、ト
ラップするセシターが形成され、このトラッフヤンター
にMOB トランジスタのケートと基板間に電圧を印加
して該トランジスタを如1作させる際、勢葡か貯せるた
約しきい餉翫汁力4変輩ノするとされている。
このように第4図に′ijニーjように81基板上に多
数形成されているメモリセルのMOB )クンシンク群
のうち所定のMf718 )ランジスタ1〕のしきい値
電圧が上昇すると所定動作の電圧でそのMOB トラン
ジスタ11が動作しなくなりその部分のトランジスタ1
1か非導通の状態となってそのトランジスタか接続され
ているヒツト線12とワーF41j1.3でIIk成さ
れる所定の番地に情報か曹き込まれることになり、簡単
なJ程で容易にユーザー所望の半導体装置が得られるこ
とになる。
数形成されているメモリセルのMOB )クンシンク群
のうち所定のMf718 )ランジスタ1〕のしきい値
電圧が上昇すると所定動作の電圧でそのMOB トラン
ジスタ11が動作しなくなりその部分のトランジスタ1
1か非導通の状態となってそのトランジスタか接続され
ているヒツト線12とワーF41j1.3でIIk成さ
れる所定の番地に情報か曹き込まれることになり、簡単
なJ程で容易にユーザー所望の半導体装置が得られるこ
とになる。
(g、 発明の効果
以上述べたように本発明の方法によれば簡単な77法で
ユーザーの受註後動納期でユーザーの所望する回路t−
有)る半導体装置を低コストで提供することが0J能と
なる利点を生じる。
ユーザーの受註後動納期でユーザーの所望する回路t−
有)る半導体装置を低コストで提供することが0J能と
なる利点を生じる。
%1図は従来の半専体装@C,製造方法を説明フZため
の5に皺の断面図、第2図は本発明の半導体装置の製造
方法を説明するための図、第3図は電子ヒーμの照射量
とM○8トランジスタのしきい値電圧の貧wJiLを示
す図、−4図は本発明の方法で形成した半導体装置の回
路図で凌2る。 図において1ね81基板、2は素子間分離用81(12
11i[%3 n 7− ス領域、 4id FL/
イ>fUft、5はゲート酸化膜、6.6A、6Bはフ
ート電極、7けPsG 膜、8はA1配線膜、11はM
OB トランジスタ、12ねヒントライン、13Fiソ
ートラインをボす9 第1図 第2図 第3図 一一一一一一一七−ドース°1E 第4図
の5に皺の断面図、第2図は本発明の半導体装置の製造
方法を説明するための図、第3図は電子ヒーμの照射量
とM○8トランジスタのしきい値電圧の貧wJiLを示
す図、−4図は本発明の方法で形成した半導体装置の回
路図で凌2る。 図において1ね81基板、2は素子間分離用81(12
11i[%3 n 7− ス領域、 4id FL/
イ>fUft、5はゲート酸化膜、6.6A、6Bはフ
ート電極、7けPsG 膜、8はA1配線膜、11はM
OB トランジスタ、12ねヒントライン、13Fiソ
ートラインをボす9 第1図 第2図 第3図 一一一一一一一七−ドース°1E 第4図
Claims (1)
- シリコン基板上の素子間分離川絶縁展で一定された領域
にMOS )ランジスク群f:複数個規則的に配設し、
1[12MO8)ランジスタのドレインヌはソース領域
をヒツト線に前記MO8)ランジスタのゲート電極をワ
ード線に接続した半導体装置の前記所定のトランジスタ
のゲート電極上より電子ビームtWA射し、該トランジ
スタのしきい値電圧を変動せしめて情報の書き込みを行
うようEllことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57042459A JPS58158963A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57042459A JPS58158963A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58158963A true JPS58158963A (ja) | 1983-09-21 |
Family
ID=12636651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57042459A Pending JPS58158963A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58158963A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009034608A (ja) * | 2007-08-02 | 2009-02-19 | Hitachi Zosen Corp | 凝縮装置 |
-
1982
- 1982-03-16 JP JP57042459A patent/JPS58158963A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009034608A (ja) * | 2007-08-02 | 2009-02-19 | Hitachi Zosen Corp | 凝縮装置 |
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