JPS58158963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58158963A JPS58158963A JP57042459A JP4245982A JPS58158963A JP S58158963 A JPS58158963 A JP S58158963A JP 57042459 A JP57042459 A JP 57042459A JP 4245982 A JP4245982 A JP 4245982A JP S58158963 A JPS58158963 A JP S58158963A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- drain
- prescribed
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法の改良に関するものであ
る。
る。
（１）） 技術の背景
二１１化シリコン（８１０２） ｌ！！で画定されたシ
リコン（ｓｌ）基板に素子形成用の不純物を導入してＭ
０８トランジスタを多数規則的に配設し、該基板上に給
縁！ｌｔ介してポリシリコンよりなり前記Ｍ０８トラン
ジスタのゲート電極と接続するワードラインと前記Ｍ０
８トランジスタのドレイン＃Ｉｗｔと接続するためのア
ルミニウム（ム１）よりなるビットラインを形成した形
の読み出し専用の半辱体記ｔｉ１５に皺にすでに一知で
ある。
リコン（ｓｌ）基板に素子形成用の不純物を導入してＭ
０８トランジスタを多数規則的に配設し、該基板上に給
縁！ｌｔ介してポリシリコンよりなり前記Ｍ０８トラン
ジスタのゲート電極と接続するワードラインと前記Ｍ０
８トランジスタのドレイン＃Ｉｗｔと接続するためのア
ルミニウム（ム１）よりなるビットラインを形成した形
の読み出し専用の半辱体記ｔｉ１５に皺にすでに一知で
ある。
（０） 従来技術と間馳点
このような半導体記憶装置の従来の製造方法について第
１図１川いながら説明する。図示するように例えばＰ型
の８１基＆１に素子間分離用の６１ｒ１２ ！［２を所
定のパターンで熱酸化法により形成する。１Ｊ！に該基
板にＮ型の不純物の燐（Ｐ）等を所定のかクーンで拡散
またはイオン注入法によって尋人し、ソース領域３およ
びドレイン領域４を形成する。、更に該基板上に熱酸化
°法により５１０２よりなるケート酸化ＩＩ５を形成し
、その上にポリシリコンよりなるゲート電極６ｔ−化学
蒸着（（１！ＶＤ ）法おまひフラスマエッチング法等
を絢いて所定のパターンに杉成後該電極の表向を酸化す
る。
１図１川いながら説明する。図示するように例えばＰ型
の８１基＆１に素子間分離用の６１ｒ１２ ！［２を所
定のパターンで熱酸化法により形成する。１Ｊ！に該基
板にＮ型の不純物の燐（Ｐ）等を所定のかクーンで拡散
またはイオン注入法によって尋人し、ソース領域３およ
びドレイン領域４を形成する。、更に該基板上に熱酸化
°法により５１０２よりなるケート酸化ＩＩ５を形成し
、その上にポリシリコンよりなるゲート電極６ｔ−化学
蒸着（（１！ＶＤ ）法おまひフラスマエッチング法等
を絢いて所定のパターンに杉成後該電極の表向を酸化す
る。
このようにして８１基板上にメモリセルとなるＭＯＳ
）ランジスタ群を多数配設したのち、該基板上にカバー
族としての燐シリヶート力りス（ｐｓｏ ）＠７を形成
し、この状態でコーラ−の注文を持つ。
）ランジスタ群を多数配設したのち、該基板上にカバー
族としての燐シリヶート力りス（ｐｓｏ ）＠７を形成
し、この状態でコーラ−の注文を持つ。
ここでＭ０８トランジスタのケート電極と接続するため
のポリシリコンよりなるワード線かＰＳＧ膜上に形成さ
れているが図面上省略ブる１その後ユーザーの要求する
フしクラムに対応しるヒツトライン８と接続を取るへき
トレイン領域上のＰＳＧ膜の窓開きを行う。第１図で９
ｉｊこのようＫして形成された接続用孔で凍る１、この
ようにして前記ＭＯ日トランジスタ群の所定の位置のド
レイン領域とビットラインとを接続させることで情報を
誉き込んでユーザの所望の読み取り専用の半導体記憶装
置１ｔ−形成していた。
のポリシリコンよりなるワード線かＰＳＧ膜上に形成さ
れているが図面上省略ブる１その後ユーザーの要求する
フしクラムに対応しるヒツトライン８と接続を取るへき
トレイン領域上のＰＳＧ膜の窓開きを行う。第１図で９
ｉｊこのようＫして形成された接続用孔で凍る１、この
ようにして前記ＭＯ日トランジスタ群の所定の位置のド
レイン領域とビットラインとを接続させることで情報を
誉き込んでユーザの所望の読み取り専用の半導体記憶装
置１ｔ−形成していた。
しかし上述した方法であるとＰ８ＧＩ１８を形成してか
ら接続孔を開孔するために基板上にホトレジスト膜を塗
布する工程、該接続孔を開孔する友めに接続孔−凡用マ
スクを用いてマスク台せを実施Ｊる工程、該マスクを用
いて露光する工程、ホトレジストＷ！ｋを所定のハター
ンにする次めレジスト膜除去剤をハ（いて末諏光都の汀
トレジストｆｌｌＩを除去する工程、バターニングされ
たホトレジスト膜をマスクとしてＰＥＧ膜をエツチング
し接続孔を開孔する］−程、等工程か複雑で工数が長く
かがるためＪ−サーの受註後短納期で形成された半導体
装ｍを提供するのが困難であるといった欠点を生じ０ （ｄ） 発明の目的 本発明は上述した欠点を除去し、簡単な工程で９肛後短
手＠て迅速にユーザに装Ｗ１を提供でき得るような半導
体装置の製造方法の提供を目的とするものである。
ら接続孔を開孔するために基板上にホトレジスト膜を塗
布する工程、該接続孔を開孔する友めに接続孔−凡用マ
スクを用いてマスク台せを実施Ｊる工程、該マスクを用
いて露光する工程、ホトレジストＷ！ｋを所定のハター
ンにする次めレジスト膜除去剤をハ（いて末諏光都の汀
トレジストｆｌｌＩを除去する工程、バターニングされ
たホトレジスト膜をマスクとしてＰＥＧ膜をエツチング
し接続孔を開孔する］−程、等工程か複雑で工数が長く
かがるためＪ−サーの受註後短納期で形成された半導体
装ｍを提供するのが困難であるといった欠点を生じ０ （ｄ） 発明の目的 本発明は上述した欠点を除去し、簡単な工程で９肛後短
手＠て迅速にユーザに装Ｗ１を提供でき得るような半導
体装置の製造方法の提供を目的とするものである。
体）発明の構成
かかる目的を達成するための本発明の半導体装置の製造
方法は、シリコン基板上の素子間分離用絶縁膜で一定さ
れたｆＲ域にＭＯＳ トランジスタ群を複数個規則的に
配設し、前記ＭＯ８トランジスタのトレイン又はソース
ｔ１４域をヒツト線に、前記Ｍ （’ｌ Ｓトランジス
タのゲート電極をワード線に接続した半導体装置の前記
所定のトランジスタのフート電極上より電子ビームを照
射し、該トランジスタのしきい値電圧を変動せしめて情
報の書き込みを行うようにしたことを特徴とするもので
そる。
方法は、シリコン基板上の素子間分離用絶縁膜で一定さ
れたｆＲ域にＭＯＳ トランジスタ群を複数個規則的に
配設し、前記ＭＯ８トランジスタのトレイン又はソース
ｔ１４域をヒツト線に、前記Ｍ （’ｌ Ｓトランジス
タのゲート電極をワード線に接続した半導体装置の前記
所定のトランジスタのフート電極上より電子ビームを照
射し、該トランジスタのしきい値電圧を変動せしめて情
報の書き込みを行うようにしたことを特徴とするもので
そる。
（ｆ） 発明の実施例
以下図面を用いて本発明の一実施例につき詳細に説明す
る。
る。
第２図は本発明の詳細な説明するための半導体装置の断
面図、第３図は１１．−ｆヒームの照射−とＭＯＳ ）
ランジヌタのしきい値電圧の変動量との陶体を示す図で
ある。第４図は本発明の方法で形成した半導体装置の回
路図である４、 まず第２ド１を用いて本発明の半導体装置の製造方法を
説明すると前述した如くＰ型の６１基＆１に素子間分離
用５１０２膜２を形成する。この５１０２膜２で画定さ
れた領域内にソースｆ＃域３およびドレイン領域４をそ
れぞれ形成した後、ゲート酸化＠５およびポリシリコン
ケート電極６Ａ 、 ６Ｂ・パ・・・・・・を形成する
。該ケート電極の表向を酸化してから紗基極上にゲート
電極と接続しポリシリコンよりなるシートライン（図示
せず）を形成後肢ンートフィン上に絶縁膜を介して該ワ
ードラインと交差する形Ｔ゛ドレインｍと接続しＡ１よ
り形成されタヒノトライン８を形成する。この場合ドレ
インＴｈ板上ねすべ′″ＣＣ窓−てヒツトライン８と接
続會とるようにしておく。その１１！Ｉ該基板上にカバ
ー族としてＣＶＤ法により形成したＰ８Ｇ膜７を形成し
た状態τユーザーの注文を待つ。
面図、第３図は１１．−ｆヒームの照射−とＭＯＳ ）
ランジヌタのしきい値電圧の変動量との陶体を示す図で
ある。第４図は本発明の方法で形成した半導体装置の回
路図である４、 まず第２ド１を用いて本発明の半導体装置の製造方法を
説明すると前述した如くＰ型の６１基＆１に素子間分離
用５１０２膜２を形成する。この５１０２膜２で画定さ
れた領域内にソースｆ＃域３およびドレイン領域４をそ
れぞれ形成した後、ゲート酸化＠５およびポリシリコン
ケート電極６Ａ 、 ６Ｂ・パ・・・・・・を形成する
。該ケート電極の表向を酸化してから紗基極上にゲート
電極と接続しポリシリコンよりなるシートライン（図示
せず）を形成後肢ンートフィン上に絶縁膜を介して該ワ
ードラインと交差する形Ｔ゛ドレインｍと接続しＡ１よ
り形成されタヒノトライン８を形成する。この場合ドレ
インＴｈ板上ねすべ′″ＣＣ窓−てヒツトライン８と接
続會とるようにしておく。その１１！Ｉ該基板上にカバ
ー族としてＣＶＤ法により形成したＰ８Ｇ膜７を形成し
た状態τユーザーの注文を待つ。
その後ユーザの注文を受註後前記半尋体装置を＃；成し
たナツプを電子ビーム照射装蒙のステージ上に設論し、
該ステージをユーザから受註した所望の回路のブロクラ
ムに合致するようにして移動さ巾、電子ヒームをユーザ
ーの指示する回路に応じて所定のゲート電極、例えば６
Ｂ上より矢印Ａのように照射する。この時電子ビームを
加速電圧２０ ＫＶ例えσＩ Ｘ １０−’クーロ＞／
ｃｔｌのドーズ量で２．５μ川の径に絞って照射する。
たナツプを電子ビーム照射装蒙のステージ上に設論し、
該ステージをユーザから受註した所望の回路のブロクラ
ムに合致するようにして移動さ巾、電子ヒームをユーザ
ーの指示する回路に応じて所定のゲート電極、例えば６
Ｂ上より矢印Ａのように照射する。この時電子ビームを
加速電圧２０ ＫＶ例えσＩ Ｘ １０−’クーロ＞／
ｃｔｌのドーズ量で２．５μ川の径に絞って照射する。
すると第３図に示１ようＶＣ覧子ヒームの照射量（横軸
）と該電子ヒームを照射することでＭＯＳ ）ランジス
タのしきい値電圧が変動するＩＩｆ′ｉ縦軸に示すよう
な形となりドーズ負の対数に対してほぼリニアの関係を
有している。したがって所定量電子ヒーμを熱射するこ
とで所定の量のＬきし伽電圧が変動する。このようにし
きい値電圧が変動する理…はＭＯＢ１）ランジンタのソ
ース、ドレイン尚のチャネル領域の基板とゲート酸化膜
との界面で電子ヒーμ′に煕＃ｆ”するとｉｉ荷を、ト
ラップするセシターが形成され、このトラッフヤンター
にＭＯＢ トランジスタのケートと基板間に電圧を印加
して該トランジスタを如１作させる際、勢葡か貯せるた
約しきい餉翫汁力４変輩ノするとされている。
）と該電子ヒームを照射することでＭＯＳ ）ランジス
タのしきい値電圧が変動するＩＩｆ′ｉ縦軸に示すよう
な形となりドーズ負の対数に対してほぼリニアの関係を
有している。したがって所定量電子ヒーμを熱射するこ
とで所定の量のＬきし伽電圧が変動する。このようにし
きい値電圧が変動する理…はＭＯＢ１）ランジンタのソ
ース、ドレイン尚のチャネル領域の基板とゲート酸化膜
との界面で電子ヒーμ′に煕＃ｆ”するとｉｉ荷を、ト
ラップするセシターが形成され、このトラッフヤンター
にＭＯＢ トランジスタのケートと基板間に電圧を印加
して該トランジスタを如１作させる際、勢葡か貯せるた
約しきい餉翫汁力４変輩ノするとされている。
このように第４図に′ｉｊニーｊように８１基板上に多
数形成されているメモリセルのＭＯＢ ）クンシンク群
のうち所定のＭｆ７１８ ）ランジスタ１〕のしきい値
電圧が上昇すると所定動作の電圧でそのＭＯＢ トラン
ジスタ１１が動作しなくなりその部分のトランジスタ１
１か非導通の状態となってそのトランジスタか接続され
ているヒツト線１２とワーＦ４１ｊ１．３でＩＩｋ成さ
れる所定の番地に情報か曹き込まれることになり、簡単
なＪ程で容易にユーザー所望の半導体装置が得られるこ
とになる。
数形成されているメモリセルのＭＯＢ ）クンシンク群
のうち所定のＭｆ７１８ ）ランジスタ１〕のしきい値
電圧が上昇すると所定動作の電圧でそのＭＯＢ トラン
ジスタ１１が動作しなくなりその部分のトランジスタ１
１か非導通の状態となってそのトランジスタか接続され
ているヒツト線１２とワーＦ４１ｊ１．３でＩＩｋ成さ
れる所定の番地に情報か曹き込まれることになり、簡単
なＪ程で容易にユーザー所望の半導体装置が得られるこ
とになる。
（ｇ、 発明の効果
以上述べたように本発明の方法によれば簡単な７７法で
ユーザーの受註後動納期でユーザーの所望する回路ｔ−
有）る半導体装置を低コストで提供することが０Ｊ能と
なる利点を生じる。
ユーザーの受註後動納期でユーザーの所望する回路ｔ−
有）る半導体装置を低コストで提供することが０Ｊ能と
なる利点を生じる。
％１図は従来の半専体装＠Ｃ，製造方法を説明フＺため
の５に皺の断面図、第２図は本発明の半導体装置の製造
方法を説明するための図、第３図は電子ヒーμの照射量
とＭ○８トランジスタのしきい値電圧の貧ｗＪｉＬを示
す図、−４図は本発明の方法で形成した半導体装置の回
路図で凌２る。 図において１ね８１基板、２は素子間分離用８１（１２
１１ｉ［％３ ｎ ７− ス領域、 ４ｉｄ ＦＬ／
イ＞ｆＵｆｔ、５はゲート酸化膜、６．６Ａ、６Ｂはフ
ート電極、７けＰｓＧ 膜、８はＡ１配線膜、１１はＭ
ＯＢ トランジスタ、１２ねヒントライン、１３Ｆｉソ
ートラインをボす９ 第１図 第２図 第３図 一一一一一一一七−ドース°１Ｅ 第４図
の５に皺の断面図、第２図は本発明の半導体装置の製造
方法を説明するための図、第３図は電子ヒーμの照射量
とＭ○８トランジスタのしきい値電圧の貧ｗＪｉＬを示
す図、−４図は本発明の方法で形成した半導体装置の回
路図で凌２る。 図において１ね８１基板、２は素子間分離用８１（１２
１１ｉ［％３ ｎ ７− ス領域、 ４ｉｄ ＦＬ／
イ＞ｆＵｆｔ、５はゲート酸化膜、６．６Ａ、６Ｂはフ
ート電極、７けＰｓＧ 膜、８はＡ１配線膜、１１はＭ
ＯＢ トランジスタ、１２ねヒントライン、１３Ｆｉソ
ートラインをボす９ 第１図 第２図 第３図 一一一一一一一七−ドース°１Ｅ 第４図
Claims (1)
- シリコン基板上の素子間分離川絶縁展で一定された領域
にＭＯＳ ）ランジスク群ｆ：複数個規則的に配設し、
１［１２ＭＯ８）ランジスタのドレインヌはソース領域
をヒツト線に前記ＭＯ８）ランジスタのゲート電極をワ
ード線に接続した半導体装置の前記所定のトランジスタ
のゲート電極上より電子ビームｔＷＡ射し、該トランジ
スタのしきい値電圧を変動せしめて情報の書き込みを行
うようＥｌｌことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042459A JPS58158963A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042459A JPS58158963A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58158963A true JPS58158963A (ja) | 1983-09-21 |
Family
ID=12636651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042459A Pending JPS58158963A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158963A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009034608A (ja) * | 2007-08-02 | 2009-02-19 | Hitachi Zosen Corp | 凝縮装置 |
-
1982
- 1982-03-16 JP JP57042459A patent/JPS58158963A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009034608A (ja) * | 2007-08-02 | 2009-02-19 | Hitachi Zosen Corp | 凝縮装置 |
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