JPS6037778A - Ｍｏｓ不輝発性メモリセル - Google Patents
Ｍｏｓ不輝発性メモリセルInfo
- Publication number
- JPS6037778A JPS6037778A JP14703183A JP14703183A JPS6037778A JP S6037778 A JPS6037778 A JP S6037778A JP 14703183 A JP14703183 A JP 14703183A JP 14703183 A JP14703183 A JP 14703183A JP S6037778 A JPS6037778 A JP S6037778A
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- JP
- Japan
- Prior art keywords
- gate
- insulation film
- gate insulation
- injection
- immediately under
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- Pending
Links
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- 238000002347 injection Methods 0.000 abstract description 13
- 239000007924 injection Substances 0.000 abstract description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は不揮発性メモリに関し、特に、低電圧かつ短時
間での書き込みを可能にしたメモリセルのイ１１１７造
に係る。
間での書き込みを可能にしたメモリセルのイ１１１７造
に係る。
ＰチャンネルＭＯ８不揮発性メモリセル（以下ＦＲＯＭ
セルという）は、通常２トランジスタで１メモリセルを
構成する。これを第１図に示す。
セルという）は、通常２トランジスタで１メモリセルを
構成する。これを第１図に示す。
同図において、１はＮ型シリコン基板であり、該シリコ
ン基板には、Ｐ型の拡散Ｊｊ・′１領域２，３１４が形
成され、ゲート絶縁膜５，６を介して、セルを選択する
だめのコントロールゲート７、電荷を蓄積するだめのフ
ローティングゲート８が形成される。この場合、フロー
ティングゲートへの電荷の注入はドレイン領域４へ負の
電圧パルスを加えて、ドレイン４と基板１との間にアバ
ランシェブレークダウンを起こすことによって行われる
。ブレークダウンによって発生した′［ニ子はゲート絶
縁膜６を１１０ってフローティングゲートへ注入される
が、このゲート絶縁膜は膜厚が薄いほど１：ｊ：子の注
入効率は高くなる。しかし、従）にのＦ ＲＯＭセルは
、５と６のゲート絶縁膜を同一工程で形成しているため
、かかるゲート絶ｌｆ膜厚で決定される注入効率しか得
られなかった。
ン基板には、Ｐ型の拡散Ｊｊ・′１領域２，３１４が形
成され、ゲート絶縁膜５，６を介して、セルを選択する
だめのコントロールゲート７、電荷を蓄積するだめのフ
ローティングゲート８が形成される。この場合、フロー
ティングゲートへの電荷の注入はドレイン領域４へ負の
電圧パルスを加えて、ドレイン４と基板１との間にアバ
ランシェブレークダウンを起こすことによって行われる
。ブレークダウンによって発生した′［ニ子はゲート絶
縁膜６を１１０ってフローティングゲートへ注入される
が、このゲート絶縁膜は膜厚が薄いほど１：ｊ：子の注
入効率は高くなる。しかし、従）にのＦ ＲＯＭセルは
、５と６のゲート絶縁膜を同一工程で形成しているため
、かかるゲート絶ｌｆ膜厚で決定される注入効率しか得
られなかった。
本発明によるメモリセルはかかる欠点を改善した構造を
有している。以下図面を参照し、咽Ｊ造方法の一例を併
記して、本発明の詳細な説明する。
有している。以下図面を参照し、咽Ｊ造方法の一例を併
記して、本発明の詳細な説明する。
第２図はＮ型シリコン基板を酸化してゲート絶ｈｎ’ｊ
’：９を形成し、フォトリングラフィによりバターニン
グしたレジストマスク１０で７０−ティングゲート直下
のゲート絶縁膜の一部分を除去した直後の断面図である
。該レジストマスクを除去後、再度熱酸化を行うことに
よって第６図に示すような、膜厚の一部ｆｔ＋ｊ ＜な
ったゲート絶縁膜１１が形成される。その後デー１〜電
極となるボリンリコン１２．７３をフォトリソグラフィ
により形成し、イオン打ち込みとそれに続く不純物活性
化のための熱処理によりＰ型の拡散Ｊ？７ｉ領域２，３
．４を形成する。（第４］Ａ）第４図の１３が電荷のｉ
−Ｌ人されるフローディングゲートであり、かかるフロ
ーティングゲート直下のゲート絶縁膜は−ｆ５（≦薄く
なっている。この薄いゲート絶縁膜を通って′ｊＬ子が
法人されるため注入効率は上がり、その結果、注入のた
めの電圧を下げることが可能になる。さらに、注入効率
がｊ二がることによって注入時間の短縮化がＪ能となる
。
’：９を形成し、フォトリングラフィによりバターニン
グしたレジストマスク１０で７０−ティングゲート直下
のゲート絶縁膜の一部分を除去した直後の断面図である
。該レジストマスクを除去後、再度熱酸化を行うことに
よって第６図に示すような、膜厚の一部ｆｔ＋ｊ ＜な
ったゲート絶縁膜１１が形成される。その後デー１〜電
極となるボリンリコン１２．７３をフォトリソグラフィ
により形成し、イオン打ち込みとそれに続く不純物活性
化のための熱処理によりＰ型の拡散Ｊ？７ｉ領域２，３
．４を形成する。（第４］Ａ）第４図の１３が電荷のｉ
−Ｌ人されるフローディングゲートであり、かかるフロ
ーティングゲート直下のゲート絶縁膜は−ｆ５（≦薄く
なっている。この薄いゲート絶縁膜を通って′ｊＬ子が
法人されるため注入効率は上がり、その結果、注入のた
めの電圧を下げることが可能になる。さらに、注入効率
がｊ二がることによって注入時間の短縮化がＪ能となる
。
また、第３図において薄いゲートを邑縁月（，３をフロ
ーテインクゲート１５直下の全領域にわたって形成する
ことも可能である。（第５ ｒｉ ）この場合は、第２
図でレジストによってバターニングする領域を広くとる
ことができ、フローティングゲートとの重なりを考慮し
なくて良いため、製造方法が１ｉｉｉ単になるという利
点をイｆする。
ーテインクゲート１５直下の全領域にわたって形成する
ことも可能である。（第５ ｒｉ ）この場合は、第２
図でレジストによってバターニングする領域を広くとる
ことができ、フローティングゲートとの重なりを考慮し
なくて良いため、製造方法が１ｉｉｉ単になるという利
点をイｆする。
以上、本発明によれば、単純な構造により注入効率が高
く、低電圧、短詩１７Ｕでの書き込みを可能とした不揮
発性メモリセルを提供できるものである。
く、低電圧、短詩１７Ｕでの書き込みを可能とした不揮
発性メモリセルを提供できるものである。
第１図は従来のＦ ＲＯＭセルの一例を示す図である。
第２図〜第４図は不発”）ＪによるＦ ＲＯＭセルの一
製造方法を示す図である。第５図はその応用例を示す図
である。それぞれの図は、シリコン基板の断面の概略を
表わしている。 １・・・・・・Ｎ型シリコン基４反 ２．３，４，５．６ ・・・ ・・・ ゲ − ト 絶
ｔ３西Ｈ次７・・・・・・コントロールゲート ８・・・・・・フローティングケート ９・・・・・・一部を除去したゲート絶縁膜１０・・・
レジスト １１・・・膜厚の一部が薄いゲート絶縁膜１２・・・コ
ントロールゲート １３・・・フローティングゲート １４・・・フローティングゲート直下の膜厚の全部分が
薄いゲート純緑膜 以 」−
製造方法を示す図である。第５図はその応用例を示す図
である。それぞれの図は、シリコン基板の断面の概略を
表わしている。 １・・・・・・Ｎ型シリコン基４反 ２．３，４，５．６ ・・・ ・・・ ゲ − ト 絶
ｔ３西Ｈ次７・・・・・・コントロールゲート ８・・・・・・フローティングケート ９・・・・・・一部を除去したゲート絶縁膜１０・・・
レジスト １１・・・膜厚の一部が薄いゲート絶縁膜１２・・・コ
ントロールゲート １３・・・フローティングゲート １４・・・フローティングゲート直下の膜厚の全部分が
薄いゲート純緑膜 以 」−
Claims (1)
- 電荷を蓄積するだめの浮遊ゲートを持つメモリトランジ
スタと、かかるトランジスタを選択するためのコントロ
ールゲートを持つトランジスタとの２つのトランジスタ
からなるＰチャンネルＭＯ８不揮発性メモリセルにおい
て、浮遊ゲート直下のゲート絶縁ｊ漠を一部分もしくは
全部分、コントロールゲート直下のゲート絶縁ｊＱより
も薄ぐすることを特徴とするＭＯ８不揮発性メモリセル
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14703183A JPS6037778A (ja) | 1983-08-10 | 1983-08-10 | Ｍｏｓ不輝発性メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14703183A JPS6037778A (ja) | 1983-08-10 | 1983-08-10 | Ｍｏｓ不輝発性メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037778A true JPS6037778A (ja) | 1985-02-27 |
Family
ID=15420968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14703183A Pending JPS6037778A (ja) | 1983-08-10 | 1983-08-10 | Ｍｏｓ不輝発性メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037778A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359573A (en) * | 1992-06-19 | 1994-10-25 | Lattice Semiconductor Corporation | Flash E2 PROM array with mingle polysilicon layer memory cell |
| US5418390A (en) * | 1993-03-19 | 1995-05-23 | Lattice Semiconductor Corporation | Single polysilicon layer E2 PROM cell |
| US5886378A (en) * | 1992-06-19 | 1999-03-23 | Lattice Semiconductor Corporation | Single polysilicon layer flash E2 PROM cell |
| JP2007024401A (ja) * | 2005-07-15 | 2007-02-01 | Tokyo Gas Co Ltd | 密封容器型熱交換器 |
-
1983
- 1983-08-10 JP JP14703183A patent/JPS6037778A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359573A (en) * | 1992-06-19 | 1994-10-25 | Lattice Semiconductor Corporation | Flash E2 PROM array with mingle polysilicon layer memory cell |
| US5886378A (en) * | 1992-06-19 | 1999-03-23 | Lattice Semiconductor Corporation | Single polysilicon layer flash E2 PROM cell |
| US5418390A (en) * | 1993-03-19 | 1995-05-23 | Lattice Semiconductor Corporation | Single polysilicon layer E2 PROM cell |
| JP2007024401A (ja) * | 2005-07-15 | 2007-02-01 | Tokyo Gas Co Ltd | 密封容器型熱交換器 |
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