JPH04341994A - シリアルマスク付きビデオメモリ装置 - Google Patents
シリアルマスク付きビデオメモリ装置Info
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- JPH04341994A JPH04341994A JP3141365A JP14136591A JPH04341994A JP H04341994 A JPH04341994 A JP H04341994A JP 3141365 A JP3141365 A JP 3141365A JP 14136591 A JP14136591 A JP 14136591A JP H04341994 A JPH04341994 A JP H04341994A
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- Japan
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- serial
- serial data
- port
- memory
- mask
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- Pending
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- 238000010276 construction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシリアル入力端子のつい
たビデオ用デュアルポートメモリ装置に関し、特に、シ
リアル端子からのビデオ入力がメモリの指定された部分
のみを書換え可能なシリアルマスク付きビデオメモリ装
置に関する。
たビデオ用デュアルポートメモリ装置に関し、特に、シ
リアル端子からのビデオ入力がメモリの指定された部分
のみを書換え可能なシリアルマスク付きビデオメモリ装
置に関する。
【０００２】
【従来の技術】従来のシリアル端子を有するビデオ用デ
ュアルポートメモリ装置の構成を図３に示す。このデュ
アルポートメモリ装置は、インタフェースとしてアドレ
スポート２１０と、タイミング制御信号入力ポート２１
１とランダムデータポート２１２とシリアルデータポー
ト２１３とを備えている。メモリの本体部分は、２次元
的に配列されたメモリアレイ２０１であり、このデュア
ルポートメモリ装置へのアクセスには、行方向の位置を
示すロウアドレスと、列方向のカラムアドレスの２つが
必要である。それでロウアドレス用にロウアドレスバッ
ファ２０４とロウデコーダ２０５が備えられており、カ
ラムアドレス用にカラムアドレスバッファ２０２とカラ
ムデコーダ２０３が備えられている。
ュアルポートメモリ装置の構成を図３に示す。このデュ
アルポートメモリ装置は、インタフェースとしてアドレ
スポート２１０と、タイミング制御信号入力ポート２１
１とランダムデータポート２１２とシリアルデータポー
ト２１３とを備えている。メモリの本体部分は、２次元
的に配列されたメモリアレイ２０１であり、このデュア
ルポートメモリ装置へのアクセスには、行方向の位置を
示すロウアドレスと、列方向のカラムアドレスの２つが
必要である。それでロウアドレス用にロウアドレスバッ
ファ２０４とロウデコーダ２０５が備えられており、カ
ラムアドレス用にカラムアドレスバッファ２０２とカラ
ムデコーダ２０３が備えられている。
【０００３】次にメモリ装置へのアクセス方法について
述べる。
述べる。
【０００４】（１）ランダムリード／ライト
【０００５
】ロウアドレスとカラムアドレスを同時に与えることに
よって、メモリセルアレイ２０１の任意の位置の情報を
アクセスする。ロウアドレスはロウアドレスバッファ２
０４にラッチされ、ロウデコーダ２０５でデコードされ
てメモリセルアレイ２０１に供給される。
】ロウアドレスとカラムアドレスを同時に与えることに
よって、メモリセルアレイ２０１の任意の位置の情報を
アクセスする。ロウアドレスはロウアドレスバッファ２
０４にラッチされ、ロウデコーダ２０５でデコードされ
てメモリセルアレイ２０１に供給される。
【０００６】また、カラムアドレスはカラムアドレスバ
ッファ２０２にラッチされ、カラムデコーダ２０３でデ
コードされる。その後、ロウデコーダ２０５とカラムデ
コーダ２０３のデコード値に基づいて決定されるメモリ
アレイ２０１内のセルの値が、ランダムデータポート２
１２を介してリード／ライトアクセスされる。
ッファ２０２にラッチされ、カラムデコーダ２０３でデ
コードされる。その後、ロウデコーダ２０５とカラムデ
コーダ２０３のデコード値に基づいて決定されるメモリ
アレイ２０１内のセルの値が、ランダムデータポート２
１２を介してリード／ライトアクセスされる。
【０００７】ロウアドレスバッファ２０４とカラムアド
レスバッファ２０２のラッチタイミング信号は、タイミ
ング制御信号入力ポート２１１を通じて入力されるＲＡ
Ｓ（ロウアドレスストローブ）やＣＡＳ（カラムアドレ
スストローブ）と入ったストローブ信号を用いて、内部
タイミング発生回路２０９によって生成される。
レスバッファ２０２のラッチタイミング信号は、タイミ
ング制御信号入力ポート２１１を通じて入力されるＲＡ
Ｓ（ロウアドレスストローブ）やＣＡＳ（カラムアドレ
スストローブ）と入ったストローブ信号を用いて、内部
タイミング発生回路２０９によって生成される。
【０００８】（２）シリアルリード／ライト動作
【００
０９】シリアルメモリサイクルは、次に説明する２つの
転送手段で実行される。第１の転送は、メモリアレイ２
０１とシリアルデータレジスタ２０６の間で実行される
。この転送は、メモリアレイ２０１のロウアドレスをロ
ウアドレスバッファ２０４とロウデコーダ２０５を用い
て指定する。したがってこの転送は、ランダム・リード
／ライトのサイクルと同様なサイクルで実行される。
０９】シリアルメモリサイクルは、次に説明する２つの
転送手段で実行される。第１の転送は、メモリアレイ２
０１とシリアルデータレジスタ２０６の間で実行される
。この転送は、メモリアレイ２０１のロウアドレスをロ
ウアドレスバッファ２０４とロウデコーダ２０５を用い
て指定する。したがってこの転送は、ランダム・リード
／ライトのサイクルと同様なサイクルで実行される。
【００１０】第２の転送は、シリアルアドレスカウンタ
２０８とシリアルアドレスデコーダ２０７を使用してシ
リアルデータレジスタ２０６とシリアルデータポート２
１３との間で実行される。この転送には、ランダムメモ
リサイクルで用いる回路がないため、ランダムメモリサ
イクルと並列に実行できる。転送は、図示されないシリ
アルクロック端子からのクロック入力に同期して実行さ
れる。
２０８とシリアルアドレスデコーダ２０７を使用してシ
リアルデータレジスタ２０６とシリアルデータポート２
１３との間で実行される。この転送には、ランダムメモ
リサイクルで用いる回路がないため、ランダムメモリサ
イクルと並列に実行できる。転送は、図示されないシリ
アルクロック端子からのクロック入力に同期して実行さ
れる。
【００１１】なお、同一アドレスに対して複数ビットを
同時にアクセスできる、いわゆるワード構成のメモリで
は、メモリアレイ２０１の部分が複数存在する。通常は
、４ビットまたは８ビット構成になる場合が多い。
同時にアクセスできる、いわゆるワード構成のメモリで
は、メモリアレイ２０１の部分が複数存在する。通常は
、４ビットまたは８ビット構成になる場合が多い。
【００１２】
【発明が解決しようとする課題】従来のこのようなシリ
アルポートアクセスによる書き込みでは、メモリの内容
をカラム方向に部分的に更新することが困難であるとい
う欠点がある。
アルポートアクセスによる書き込みでは、メモリの内容
をカラム方向に部分的に更新することが困難であるとい
う欠点がある。
【００１３】
【課題を解決するための手段】本発明の要旨は少なくと
も２つの第１，第２シリアルデータポートと、１つのラ
ンダムポートと、列方向と行方向の２次元状態に配列さ
れたメモリセルアレイと、前記第１のシリアルデータポ
ートから入力されるシリアルデータを列方向にわたって
保持する第１レジスタ手段と、前記第１シリアルデータ
と同一のタイミングで入力される第２のシリアルデータ
を保持する第２レジスタ手段とを有し、前記１レジスタ
手段の内容を前記メモリセルに書き込むときに、書き込
むか否かを前記第２レジスタ手段のデータの内容に基づ
いてビット単位に指示できることである。
も２つの第１，第２シリアルデータポートと、１つのラ
ンダムポートと、列方向と行方向の２次元状態に配列さ
れたメモリセルアレイと、前記第１のシリアルデータポ
ートから入力されるシリアルデータを列方向にわたって
保持する第１レジスタ手段と、前記第１シリアルデータ
と同一のタイミングで入力される第２のシリアルデータ
を保持する第２レジスタ手段とを有し、前記１レジスタ
手段の内容を前記メモリセルに書き込むときに、書き込
むか否かを前記第２レジスタ手段のデータの内容に基づ
いてビット単位に指示できることである。
【００１４】
【発明の作用】上記構成のシリアルマスク付きビデオメ
モリ装置にデータ書き込みをする場合、第１レジスタ手
段が保持する複数のデータビットを第２レジスタ手段に
保持されたデータビットに基づき選択的にマスクでき、
メモリセルに書き込むデータビットを部分的に変更でき
る。
モリ装置にデータ書き込みをする場合、第１レジスタ手
段が保持する複数のデータビットを第２レジスタ手段に
保持されたデータビットに基づき選択的にマスクでき、
メモリセルに書き込むデータビットを部分的に変更でき
る。
【００１５】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１６】図１〜図２は本発明の一実施例のブロック
図である。一実施例において１０１は４ビットのメモリ
セルアレイ、１０２はカラムアドレスバッファ、１０３
はカラムデコーダ、１０４はロウアドレスバッファ、１
０５はロウデコーダ、１０６はシリアルデータレジスタ
、１０７はシリアルアドレスデコーダ、１０８はシリア
ルアドレスカウンタ、１０９は内部タイミング発生回路
、１１０はアドレス入力ポート、１１１はタイミング制
御信号入力ポート、１１２はランダムデータポート、１
１３はシリアルデータポート、１１４はシリアルマスク
入力ポート、１２１はシリアルマスクレジスタを表す。
図である。一実施例において１０１は４ビットのメモリ
セルアレイ、１０２はカラムアドレスバッファ、１０３
はカラムデコーダ、１０４はロウアドレスバッファ、１
０５はロウデコーダ、１０６はシリアルデータレジスタ
、１０７はシリアルアドレスデコーダ、１０８はシリア
ルアドレスカウンタ、１０９は内部タイミング発生回路
、１１０はアドレス入力ポート、１１１はタイミング制
御信号入力ポート、１１２はランダムデータポート、１
１３はシリアルデータポート、１１４はシリアルマスク
入力ポート、１２１はシリアルマスクレジスタを表す。
【００１７】なお、メモリセルアレイ１０１は４ビット
単位でアクセス可能なので、図２におけるｎは“４”で
ある。
単位でアクセス可能なので、図２におけるｎは“４”で
ある。
【００１８】本実施例に係るシリアルマスク付きビデオ
メモリ装置の動作は、シリアルデータポート１１３から
のライトアクセス時を除いて従来例の場合と同様である
。したがって、以下に本発明に特有な部分のみを説明す
る。
メモリ装置の動作は、シリアルデータポート１１３から
のライトアクセス時を除いて従来例の場合と同様である
。したがって、以下に本発明に特有な部分のみを説明す
る。
【００１９】［シリアルライト動作］
【００２０】本実施例においてはシリアルデータレジス
タ１０６とシリアルデータポート１１３とを使用するラ
イト時の動作が従来例と異となる。すなわち、シリアル
マスクレジスタ１２１にマスクしたいビット位置の情報
がシリアルマスク入力１１４からシリアルデータレジス
タ１０６と同一のタイミングで入力され、４ビットを１
ワードとするメモリアレイ１０１の一部分であるメモリ
セル書き込み信号マスク回路１３２によって書き込みが
マスクされる。このメモリセル書き込み信号マスク回路
１３２は、シリアルマスクレジスタ１２１の内容１３３
に基づいてシリアルデータレジスタ１０６の内容１３５
の書き込みを実行するか否かを決定する。すなわち、メ
モリセル書き込みタイミング信号１３４に応答してシリ
アルマスク入力ポート１１４から供給されるシリアルマ
スクデータ１２１の内容が“０”となっているシリアル
データレジスタ１０６のビットは、回路１３２によって
書き込みがマスクされ、メモリセル書き込み信号１３１
は発生せず、シリアルデータレジスタ１０６の内容の対
応するビットはメモリセルアレイ１０１には書き込まれ
ない。
タ１０６とシリアルデータポート１１３とを使用するラ
イト時の動作が従来例と異となる。すなわち、シリアル
マスクレジスタ１２１にマスクしたいビット位置の情報
がシリアルマスク入力１１４からシリアルデータレジス
タ１０６と同一のタイミングで入力され、４ビットを１
ワードとするメモリアレイ１０１の一部分であるメモリ
セル書き込み信号マスク回路１３２によって書き込みが
マスクされる。このメモリセル書き込み信号マスク回路
１３２は、シリアルマスクレジスタ１２１の内容１３３
に基づいてシリアルデータレジスタ１０６の内容１３５
の書き込みを実行するか否かを決定する。すなわち、メ
モリセル書き込みタイミング信号１３４に応答してシリ
アルマスク入力ポート１１４から供給されるシリアルマ
スクデータ１２１の内容が“０”となっているシリアル
データレジスタ１０６のビットは、回路１３２によって
書き込みがマスクされ、メモリセル書き込み信号１３１
は発生せず、シリアルデータレジスタ１０６の内容の対
応するビットはメモリセルアレイ１０１には書き込まれ
ない。
【００２１】上記実施例ではシリアルデータレジスタ１
０６とシリアルマスクレジスタ１２１が第１レジスタ手
段と第２レジスタ手段をそれぞれ構成する。
０６とシリアルマスクレジスタ１２１が第１レジスタ手
段と第２レジスタ手段をそれぞれ構成する。
【００２２】なお、本発明の別な実施例としてシリアル
マスクレジスタ１２１の極性を反転した例が考えられる
。かかる別の実施例では、シリアルマスク入力１１４か
らシリアルマスクデータ１２１の内容が“１”のビット
は、回路１３２によって書き込みがマスクされ、シリア
ルデータレジスタ１０６の内容の対応するビットはメモ
リセルアレイ１０１には書き込まれない。
マスクレジスタ１２１の極性を反転した例が考えられる
。かかる別の実施例では、シリアルマスク入力１１４か
らシリアルマスクデータ１２１の内容が“１”のビット
は、回路１３２によって書き込みがマスクされ、シリア
ルデータレジスタ１０６の内容の対応するビットはメモ
リセルアレイ１０１には書き込まれない。
【００２３】
【発明の効果】以上説明したように、本発明のシリアル
マスク付きビデオメモリを用いることにより、シリアル
ポートアクセスによる書き込みにおいて、メモリの内容
を列方向に部分的に更新することができる。
マスク付きビデオメモリを用いることにより、シリアル
ポートアクセスによる書き込みにおいて、メモリの内容
を列方向に部分的に更新することができる。
【００２４】例えば、本発明のメモリ装置を画像合成用
のビデオメモリとして使用するなら、シリアルポートは
、前段で生成されている画像（自然画の動画像入力など
）の入力に用いられ、ランダムポートは、グラフィック
ス処理における描画を実行するのに使用される。このよ
うな処理においてシリアル入力の更新領域を、部分的に
マスクして更新することができる。
のビデオメモリとして使用するなら、シリアルポートは
、前段で生成されている画像（自然画の動画像入力など
）の入力に用いられ、ランダムポートは、グラフィック
ス処理における描画を実行するのに使用される。このよ
うな処理においてシリアル入力の更新領域を、部分的に
マスクして更新することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】一実施例のメモリアレイを示すブロック図であ
る。
る。
【図３】従来例のブロック図である。
１０１ メモリセルアレイ
１０２ カラムアドレスバッファ
１０３ カラムデコーダ
１０４ ロウアドレスデコーダ
１０５ ロウデコーダ
１０６ シリアルデータレジスタ
１０７ シリアルアドレスデコーダ
１０８ シリアルアドレスカウンタ
１０９ 内部タイミング発生回路
１１０ アドレス入力ポート
１１１ タイミング制御信号入力ポート１１２ ラ
ンダムデータポート １１３ シリアルデータポート １１４ シリアルマスク入力 １２１ シリアルマスクレジスタ
ンダムデータポート １１３ シリアルデータポート １１４ シリアルマスク入力 １２１ シリアルマスクレジスタ
Claims (1)
- 【請求項１】 少なくとも２つの第１，第２シリアル
データポートと、１つのランダムポートと、列方向と行
方向の２次元状態に配列されたメモリセルアレイと、前
記第１のシリアルデータポートから入力されるシリアル
データを列方向にわたって保持する第１レジスタ手段と
、前記第１シリアルデータと同一のタイミングで入力さ
れる第２のシリアルデータを保持する第２レジスタ手段
とを有し、前記１レジスタ手段の内容を前記メモリセル
に書き込むときに、書き込むか否かを前記第２レジスタ
手段のデータの内容に基づいてビット単位に指示できる
ことを特徴とするシリアルマスク付きビデオメモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141365A JPH04341994A (ja) | 1991-05-17 | 1991-05-17 | シリアルマスク付きビデオメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141365A JPH04341994A (ja) | 1991-05-17 | 1991-05-17 | シリアルマスク付きビデオメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04341994A true JPH04341994A (ja) | 1992-11-27 |
Family
ID=15290293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141365A Pending JPH04341994A (ja) | 1991-05-17 | 1991-05-17 | シリアルマスク付きビデオメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04341994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946256A (en) * | 1996-08-29 | 1999-08-31 | Nec Corporation | Semiconductor memory having data transfer between RAM array and SAM array |
-
1991
- 1991-05-17 JP JP3141365A patent/JPH04341994A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946256A (en) * | 1996-08-29 | 1999-08-31 | Nec Corporation | Semiconductor memory having data transfer between RAM array and SAM array |
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