JPS58144260A - 2の補数乗算器 - Google Patents
2の補数乗算器Info
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- JPS58144260A JPS58144260A JP57026273A JP2627382A JPS58144260A JP S58144260 A JPS58144260 A JP S58144260A JP 57026273 A JP57026273 A JP 57026273A JP 2627382 A JP2627382 A JP 2627382A JP S58144260 A JPS58144260 A JP S58144260A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は2の補数乗算器に関する。
2進数の乗算器は入力信号形式により種々の回路方式が
とられている。、被乗数Xと乗数Yが(1)。
とられている。、被乗数Xと乗数Yが(1)。
(2)式で示・すような正の整数表示の場合その積ζは
(3)式の様になる。
(3)式の様になる。
p=x、yJ 里<x、−y、)@2川−2(3)゛
l二11=1 ここ′で、nは被乗数Xのビット語長、mは乗数Yのビ
ット語長、X4..7iはそれぞれのビットを表すもの
である。
l二11=1 ここ′で、nは被乗数Xのビット語長、mは乗数Yのビ
ット語長、X4..7iはそれぞれのビットを表すもの
である。
(3)式の乗算の過程を示すと被乗数9乗数のビット語
長が4ビツトの場合以下の様になり、”4 ”3
”2 ”1 ”4’1 ”3”1 ”2”1 ”1”1”472 ”
372 ”2”2 ”1y2”4”3 ”3ya ”2
73 ”1”3P8P7P6P6P4P3P2P1 各ピy)の部分積x1 + 71の総和が答となる。
長が4ビツトの場合以下の様になり、”4 ”3
”2 ”1 ”4’1 ”3”1 ”2”1 ”1”1”472 ”
372 ”2”2 ”1y2”4”3 ”3ya ”2
73 ”1”3P8P7P6P6P4P3P2P1 各ピy)の部分積x1 + 71の総和が答となる。
この様な乗算を行うための回路構成を第1図に示す。同
図において、!、〜x4は被乗数Xの各ビット、71〜
y4は乗数Yの各ピントの入力端子であり、P1〜P8
は積Pの各ビット出力端子である。
図において、!、〜x4は被乗数Xの各ビット、71〜
y4は乗数Yの各ピントの入力端子であり、P1〜P8
は積Pの各ビット出力端子である。
1〜7はANDゲートであり、第2図に示す人出半加算
器で第3図に示すように構成されたものである。同図に
おいて301はANDゲート、302は半加算器であり
、戸は半1.器の和出力、C。
器で第3図に示すように構成されたものである。同図に
おいて301はANDゲート、302は半加算器であり
、戸は半1.器の和出力、C。
は桁上げ出力である。11〜16はANDゲートと全加
算器で第4図に示すように構成されたものである。同図
において、4o1はANDゲート、402は全加算器で
秦り、Ciは全加算器の桁上げ入力、Sは和、出力、C
oは桁上げ出・力である017は半加算器であり・、K
、Ciは入力端子、Sは和出力、Ciは桁上げ出力端子
である。18゜19は全加算器でありa、には入力端子
、Ciは桁上げ入力、白は和出力、Coは桁上げ出力端
子である。
算器で第4図に示すように構成されたものである。同図
において、4o1はANDゲート、402は全加算器で
秦り、Ciは全加算器の桁上げ入力、Sは和、出力、C
oは桁上げ出・力である017は半加算器であり・、K
、Ciは入力端子、Sは和出力、Ciは桁上げ出力端子
である。18゜19は全加算器でありa、には入力端子
、Ciは桁上げ入力、白は和出力、Coは桁上げ出力端
子である。
この様な回路構成によってANDゲートで部分積を生成
し、加算器で加算することにより前述の乗算過程で示し
た被乗数と乗数の乗算を行うことができる。第1図では
被乗数9乗数共に正の整数表示の場合の乗算を示したが
、ディジタル信号処理には処理の谷易さから、2の補数
表示の演算を行う場合が多い。
し、加算器で加算することにより前述の乗算過程で示し
た被乗数と乗数の乗算を行うことができる。第1図では
被乗数9乗数共に正の整数表示の場合の乗算を示したが
、ディジタル信号処理には処理の谷易さから、2の補数
表示の演算を行う場合が多い。
2の補数表示の場合の乗算では被乗数Xと乗数Xは(4
)、(6)式で示され、積Pは(6)式のようになる。
)、(6)式で示され、積Pは(6)式のようになる。
・ ・・・・イ6)
ここで5.xliおよびy8は符号ビットであり、(6
)式において、第2項は式(3)から判かるように」1
図に示すよりなアレイ方式で演算ができるが、第1項お
よび第3.第4項の補正が必要となり、回路構成が複雑
となる。そこで、式(6)を次式のように変形し、回路
構成を簡単にする提案がなされている。
)式において、第2項は式(3)から判かるように」1
図に示すよりなアレイ方式で演算ができるが、第1項お
よび第3.第4項の補正が必要となり、回路構成が複雑
となる。そこで、式(6)を次式のように変形し、回路
構成を簡単にする提案がなされている。
・・・・・・・(ア)
(7)式において、第1項の(x8・V8−”B−V’
S)は!8とy8との間のOR操作で求まるので、(7
)式の乗算の過程を示すと以下のようにな゛る。
S)は!8とy8との間のOR操作で求まるので、(7
)式の乗算の過程を示すと以下のようにな゛る。
X 813!2 X 1
xsy1x3y1x2y1!1y1
”sy2 x3y2°2”2 ”1y2”sV3 ”3
ya ”273 ”1y3ここそ、X8+7.はx6と
y8のOR操作を示し、P8は積出力の符号ピントを示
すものである。
ya ”273 ”1y3ここそ、X8+7.はx6と
y8のOR操作を示し、P8は積出力の符号ピントを示
すものである。
(7)式の乗算を行うために向路構成は第6図に示すよ
うになる。同図、において、x1〜XBは被乗数Xの各
ビットの入力端子、y1〜y8は乗数Yの各ビットの入
力端子、p−p g ハ積”の各ビットの出力端子であ
る。但し、! s * y、 8 + P’ Bはそ′
れぞれX、Y、Pの符号ピッドであり、11〜x3.y
1〜”31P1〜P6はそれぞれX、Y、Pの数値ビッ
トである。501、〜506は第2図に示すAムq。
うになる。同図、において、x1〜XBは被乗数Xの各
ビットの入力端子、y1〜y8は乗数Yの各ビットの入
力端子、p−p g ハ積”の各ビットの出力端子であ
る。但し、! s * y、 8 + P’ Bはそ′
れぞれX、Y、Pの符号ピッドであり、11〜x3.y
1〜”31P1〜P6はそれぞれX、Y、Pの数値ビッ
トである。501、〜506は第2図に示すAムq。
ゲート、507はORゲートである。、6φ8〜510
は第3図に示すANDゲー)3’01と半加算器302
で構成されるブロック、611〜616は第4図に示す
ANDゲート401と全加算器402で構成されるプロ
yり、617〜620は全加算器である。621〜52
6は身/バータであり、被乗数Xの符号ビットx、と乗
数Yの数値ビット(y1〜y・3)との部分積を生成す
る場合、y1〜y3を反転し、乗数Yの符号ビットy8
と被乗数Xの数値ビット(!、〜X S )との部分積
を生成する場合、X、〜x3を反転すると共に、x8と
y、をP4に対応する桁に加算し、X とyの8
s OR出力をPsに対応する桁に加算することにより、前
述の乗算過程で示す2の補数表示の場合の被乗数と乗数
の乗算が行える。
は第3図に示すANDゲー)3’01と半加算器302
で構成されるブロック、611〜616は第4図に示す
ANDゲート401と全加算器402で構成されるプロ
yり、617〜620は全加算器である。621〜52
6は身/バータであり、被乗数Xの符号ビットx、と乗
数Yの数値ビット(y1〜y・3)との部分積を生成す
る場合、y1〜y3を反転し、乗数Yの符号ビットy8
と被乗数Xの数値ビット(!、〜X S )との部分積
を生成する場合、X、〜x3を反転すると共に、x8と
y、をP4に対応する桁に加算し、X とyの8
s OR出力をPsに対応する桁に加算することにより、前
述の乗算過程で示す2の補数表示の場合の被乗数と乗数
の乗算が行える。
一搬に第1図および第6図に示す回路方式によるnXn
ビットの乗算では第4図に示すANL)ゲ−)401と
全加算器402で構成されるブロックが基本ブ0 ’7
りとなり、乗算速度はこの基本ブロックの(2n)段の
遅延総和となる。又、回路構成は基本ブロック(n+n
−1)段となる。
ビットの乗算では第4図に示すANL)ゲ−)401と
全加算器402で構成されるブロックが基本ブ0 ’7
りとなり、乗算速度はこの基本ブロックの(2n)段の
遅延総和となる。又、回路構成は基本ブロック(n+n
−1)段となる。
本発明は2の補数表示の乗算において、乗算速度を向上
し、かつ、素子数を減らした補数乗算器を提供せんとす
るものである。すなわち、被乗数および乗数が正の場合
には数値ビットのみの乗算を行い、負の場合には数値ビ
ットを反転し、正の数に変換して乗算を行わんとするも
のである。
し、かつ、素子数を減らした補数乗算器を提供せんとす
るものである。すなわち、被乗数および乗数が正の場合
には数値ビットのみの乗算を行い、負の場合には数値ビ
ットを反転し、正の数に変換して乗算を行わんとするも
のである。
以下、本発明に係る実施例を第66図に示す。同図ンζ
おいて、801〜609は$、4図に示すANDゲート
401と全加算器40歪で構成されるプロ628〜63
4はANDゲート、636はExclusive OR
ゲートである。同図において、セレクト信号701によ
り、入力信号702又は反転入力信号を出力端子703
に出力する。704゜705はANDゲート、706は
ORゲート、707.708はインバータである。
おいて、801〜609は$、4図に示すANDゲート
401と全加算器40歪で構成されるプロ628〜63
4はANDゲート、636はExclusive OR
ゲートである。同図において、セレクト信号701によ
り、入力信号702又は反転入力信号を出力端子703
に出力する。704゜705はANDゲート、706は
ORゲート、707.708はインバータである。
(イ)被乗数Xおよび乗数Yが共に正の値の場合には乗
算は数値ピントの演算のみでよく、下記のようになる。
算は数値ピントの演算のみでよく、下記のようになる。
o(x8)x3x2x1
x )O(:8) y3 y2 yl”3”1
”2”1 ”1”1 ”3V2 ”2”2 !1”2 (ロ)被乗数Xが負9乗数Yが正の値の場合の乗算では
まず、被乗数Xの数値ビットx、〜x3を反−転し、乗
数Y゛の数値ピッ)y1〜y3との部分積を構成する。
”2”1 ”1”1 ”3V2 ”2”2 !1”2 (ロ)被乗数Xが負9乗数Yが正の値の場合の乗算では
まず、被乗数Xの数値ビットx、〜x3を反−転し、乗
数Y゛の数値ピッ)y1〜y3との部分積を構成する。
ここで、Xが負の場合Xの数値ビノト!1〜x3を反転
した値をX′とすると1 X )−=X’+1
・・・・・・・・・・(7)の関係になる。
した値をX′とすると1 X )−=X’+1
・・・・・・・・・・(7)の関係になる。
例えば、−3は補数表示で1101となるが、数値ビッ
ト101を反転すると010となり−3の絶対値より+
1だけ少なくなる。そこで数値ビットを反転したものに
+1すると絶対値が得られることになる0又、負の値と
正の値の乗算であるので積出力は負となる。したがって
、部分積の加算出力の各ビットを反転して、符号ビット
を付は加えるが、部分積の加算出力をP′、反転し符号
ビットを付は加えた値をPとすると(P1=P’−1・
・・・・・・・(8)の関係になる。したがって、P′
を反転した値に1を加えなければならない。これは反転
前の値P′に1を減じてから反転するのと同等である。
ト101を反転すると010となり−3の絶対値より+
1だけ少なくなる。そこで数値ビットを反転したものに
+1すると絶対値が得られることになる0又、負の値と
正の値の乗算であるので積出力は負となる。したがって
、部分積の加算出力の各ビットを反転して、符号ビット
を付は加えるが、部分積の加算出力をP′、反転し符号
ビットを付は加えた値をPとすると(P1=P’−1・
・・・・・・・(8)の関係になる。したがって、P′
を反転した値に1を加えなければならない。これは反転
前の値P′に1を減じてから反転するのと同等である。
以上の乗算過程を示すと以下のようになる。まず、被乗
数Xが負、乗数Yが正の場合には、Xの数値ビットを反
転した値X′がlXl−1となるので、各ピントの部分
積にYを加えなければならない。したがって、次のよう
になる。
数Xが負、乗数Yが正の場合には、Xの数値ビットを反
転した値X′がlXl−1となるので、各ピントの部分
積にYを加えなければならない。したがって、次のよう
になる。
1(!、) x3x2x1
P6P5P4P3P2P1
x8■”BP6P6’4 ’3 ’2 ’1(P
8) ここで、乗算結果(つまpA部分までの和)を反転させ
てから+1して補数表示しても良いが、この様にすると
セレクト回路622〜627の後に新たに6つの全加算
器が必要になってしまう。そこで、本実施例では全加算
器601〜616を使用してこの欠点をなくしている。
8) ここで、乗算結果(つまpA部分までの和)を反転させ
てから+1して補数表示しても良いが、この様にすると
セレクト回路622〜627の後に新たに6つの全加算
器が必要になってしまう。そこで、本実施例では全加算
器601〜616を使用してこの欠点をなくしている。
つまり乗算結果を反転する前に全加算器601゛〜61
6を使用して乗算結果に−1を加え、その後反転して補
数表示された乗算結果を得る様にしている。
6を使用して乗算結果に−1を加え、その後反転して補
数表示された乗算結果を得る様にしている。
ここで部分積の加算において、111111 を加えて
いるのは−1を行っていることを意味する。又x8■y
8は!8とy8のExctuaiveORを表す。被乗
数Xが正9乗数Yが負の場合の乗算も同様に考えること
ができ、演算過程を以下に示す。
いるのは−1を行っていることを意味する。又x8■y
8は!8とy8のExctuaiveORを表す。被乗
数Xが正9乗数Yが負の場合の乗算も同様に考えること
ができ、演算過程を以下に示す。
0(zs ) x3x2x1
x ) 1(y、) y3 y2 yl”3”1
”2”1 ”171 ”372 ”2y2 ”1”2 ”3y3 ”2”3 ”1”3 3C33C2! 1 P6P6P4P3P2P1 xs+■y8P6P′′5p4P3’2 ’j(P8
) 第6図を用いて説萌すると、被乗数Xが負1乗数Yが正
の場合にはX は”1″+ 7.は“Onであるので
Xsおよびy、の信号をセレクト信号ワ≧匁しセレクト
回路616〜621にょシ、Xの数値ビットの反転信号
X1t i21 ’3 Y(D’1l(11nビツト1
1’1172. y3を加算部へ送り出すと共に、アン
ドゲート631〜633によシ、Yの数値ビット74.
V2e 73を加算部に加える。この時アントゲ−)
62B〜630の出力はO”である。父、Xsとy8の
Exctusive OR635出力は1”となるの
で、1この信号を各桁に加え−1の演算を行うと共に、
セレクト回路622〜627に印加し、加算出力信号を
反転し出力し、符号ビットとしてPsK”1”を出力す
る。
”2”1 ”171 ”372 ”2y2 ”1”2 ”3y3 ”2”3 ”1”3 3C33C2! 1 P6P6P4P3P2P1 xs+■y8P6P′′5p4P3’2 ’j(P8
) 第6図を用いて説萌すると、被乗数Xが負1乗数Yが正
の場合にはX は”1″+ 7.は“Onであるので
Xsおよびy、の信号をセレクト信号ワ≧匁しセレクト
回路616〜621にょシ、Xの数値ビットの反転信号
X1t i21 ’3 Y(D’1l(11nビツト1
1’1172. y3を加算部へ送り出すと共に、アン
ドゲート631〜633によシ、Yの数値ビット74.
V2e 73を加算部に加える。この時アントゲ−)
62B〜630の出力はO”である。父、Xsとy8の
Exctusive OR635出力は1”となるの
で、1この信号を各桁に加え−1の演算を行うと共に、
セレクト回路622〜627に印加し、加算出力信号を
反転し出力し、符号ビットとしてPsK”1”を出力す
る。
被乗数Xが正9乗数Yが負の場合には、x8はO″y、
U”1.”であるので、セレクト回路616〜621は
Xの数値ビットX1. X2. Xaと、Yの数値ビッ
トの反転信号Y1t 72+ 7aが出力される。又、
アンドゲート631〜633の出力はO”となり、62
8〜630の出力にはyl。
U”1.”であるので、セレクト回路616〜621は
Xの数値ビットX1. X2. Xaと、Yの数値ビッ
トの反転信号Y1t 72+ 7aが出力される。又、
アンドゲート631〜633の出力はO”となり、62
8〜630の出力にはyl。
V2+73が出力され加算部に加えられる。
Ezczusiva OR635の出力は1”であるの
で各桁に1が加えられ−1の演算が行われると共に、セ
レクト回路622〜627にょシ加算出ヵ信号は反転さ
れ、符号ビットP8には”1”が出力される。以上のよ
うに、一方の値が負、他方の値が正の場合の乗算におい
ては、前述の演算過程で示した演算が行われる。
で各桁に1が加えられ−1の演算が行われると共に、セ
レクト回路622〜627にょシ加算出ヵ信号は反転さ
れ、符号ビットP8には”1”が出力される。以上のよ
うに、一方の値が負、他方の値が正の場合の乗算におい
ては、前述の演算過程で示した演算が行われる。
次に、被乗数Xおよび乗数Yが共に負の場合の乗算では
(方式で示すように、Xの数値ビットx1゜!2.X3
を反転した値X′およびYの数値ビットy1. y2.
y3を反転した値Y′はX′=1λ1−1 Y’= 1 Y 1−1 となるので、両者の積は X′・Y’ = l X l・IYI−IXI−IYl
+1となる0したがって、X′およびY′をこの値に加
えると X′・Y’+ A’+ Y’= l X l・11’l
−1となる。
(方式で示すように、Xの数値ビットx1゜!2.X3
を反転した値X′およびYの数値ビットy1. y2.
y3を反転した値Y′はX′=1λ1−1 Y’= 1 Y 1−1 となるので、両者の積は X′・Y’ = l X l・IYI−IXI−IYl
+1となる0したがって、X′およびY′をこの値に加
えると X′・Y’+ A’+ Y’= l X l・11’l
−1となる。
よって、X、Y共に負の場合には次に示すような演算過
程により、乗算を行っている。
程により、乗算を行っている。
(以下余 白)
1 (x 、 ) xa X2 x11o6に沿
って説明すると、”s+ 7.共にn 1TTであるの
で、セレクト回路616〜620により、X、Y(7)
数値ヒラトノ反転信号、! I X 2. ! 3゜
y4.テ2.テ、が出力される。又アンドゲート628
に634により、’11 ’2+ ’3171?テ2.
テ。が加算部に加えられると共に、xsとy、Iのアッ
ト出力″1″が634の出力により、加算部の最下位桁
に加えられる。積出力は正の値となるので、Ji:xc
tugive OR635の出力により、セレクト回路
622〜62〜の出力には加算結果がそのまま出力され
る。
って説明すると、”s+ 7.共にn 1TTであるの
で、セレクト回路616〜620により、X、Y(7)
数値ヒラトノ反転信号、! I X 2. ! 3゜
y4.テ2.テ、が出力される。又アンドゲート628
に634により、’11 ’2+ ’3171?テ2.
テ。が加算部に加えられると共に、xsとy、Iのアッ
ト出力″1″が634の出力により、加算部の最下位桁
に加えられる。積出力は正の値となるので、Ji:xc
tugive OR635の出力により、セレクト回路
622〜62〜の出力には加算結果がそのまま出力され
る。
以上の説明により、第6図に示す構成例において、2の
補数表示の乗算が行えることが判る。
補数表示の乗算が行えることが判る。
以上、本発明によれば、nXnビットの乗算器を構成す
る場合、基本加算ブロックがn2−1 段ですみ、他
のセレクト回路およびANDゲートは簡単なゲート構成
であるので、第6図に示す従来方式のn2+ n段に比
べ、はぼn+1段分の素子数が減少することになる。又
、乗算速度を決定する最大信号伝搬径路は本発明によれ
ば、セレクト回路とANDゲート1段分と第4図に示す
構成ブロックの2n−1段分の和であり、セレクト回路
とANDゲートは簡単なゲート構成であるので、はぼ2
n−1段分のブロック構成と考えることができる。従来
方式においては、2n段のブロック構成の遅延となるの
で、乗算速度をブロック構成1段分速くすることができ
る。
る場合、基本加算ブロックがn2−1 段ですみ、他
のセレクト回路およびANDゲートは簡単なゲート構成
であるので、第6図に示す従来方式のn2+ n段に比
べ、はぼn+1段分の素子数が減少することになる。又
、乗算速度を決定する最大信号伝搬径路は本発明によれ
ば、セレクト回路とANDゲート1段分と第4図に示す
構成ブロックの2n−1段分の和であり、セレクト回路
とANDゲートは簡単なゲート構成であるので、はぼ2
n−1段分のブロック構成と考えることができる。従来
方式においては、2n段のブロック構成の遅延となるの
で、乗算速度をブロック構成1段分速くすることができ
る。
従来これらの乗算器を集積回路化する場合には、ビット
数が多くなると、チップサイズが大きくなり、又、消費
電力が多くなるのが問題があったが、本発明によれば、
基本ブロックの数が減るのでチップサイズが少さくなり
、又、消費電力も少なくなるので、非常に有効的である
。
数が多くなると、チップサイズが大きくなり、又、消費
電力が多くなるのが問題があったが、本発明によれば、
基本ブロックの数が減るのでチップサイズが少さくなり
、又、消費電力も少なくなるので、非常に有効的である
。
第1図は正の整数乗算器の従来例を示すブロック図、第
2図、第3図及び第4図は第1図におけるブロックの説
明図、第6図は2の補数乗算器の従来例を示すブロック
図、第6図は本発明に係る2の補数乗算器のブロック構
成例、第7図は第6図におけるセレクト回路の詳細図を
示す。 601〜609・・・・・・ANDゲートと全加算器を
含むブロック、610〜616・・・・・・全加算器、
616〜627・・・・・・セレクト回路、704゜7
05・・・・・・ANDゲート、706・・・・・・O
Rゲート、7o7.−708・・・・・・インバータ。
2図、第3図及び第4図は第1図におけるブロックの説
明図、第6図は2の補数乗算器の従来例を示すブロック
図、第6図は本発明に係る2の補数乗算器のブロック構
成例、第7図は第6図におけるセレクト回路の詳細図を
示す。 601〜609・・・・・・ANDゲートと全加算器を
含むブロック、610〜616・・・・・・全加算器、
616〜627・・・・・・セレクト回路、704゜7
05・・・・・・ANDゲート、706・・・・・・O
Rゲート、7o7.−708・・・・・・インバータ。
Claims (1)
- 【特許請求の範囲】 (1)入力信号形式が2の補数表示の被乗数と乗数との
2数乗算であって、入力信号が負のときに正の値に変換
して乗算を行う乗算手段を有することを特徴とする2の
補数乗算器。 (2)乗算手段が2数の入力信号が両方とも正のときに
は数値ビットのみ゛の乗算を行わせる手段と、前記2数
の入力信号が、一方が負、他方が正のときには、負の入
力信号の数値ビットを反転した値と、正の入力信号の数
値ビットとの乗算を行わせる手段と、この乗算結果に前
記圧の入力信号の数値ビットを加算する手段と、前記2
数の入力信号が両方とも負のときには、両方の入力信号
の数値ビットを反転し乗算を行わせる手段と、この乗算
結果に前記両方の入力信号の数値ビットを反転した値を
加算すると共に、最下位桁に1を加算する手段とを備え
ることを特徴とする特許請求の範囲第1項記載の2の補
数乗算器。 (3)入力信号形式が2の補数表示の被乗数と乗数との
2数乗算であって、入力信号が負のときに正の値に変換
して乗算を行い乗算手段と、この乗算手段の出力が負の
ときには、前記乗算の結果を負の値に変換して出力する
出力手段を有することを特徴とする2の補数乗算器。 (4)乗算手段が、2数の入力信号が両方とも正のとき
には、数値ビットのみの乗算を行わせる手段と、前記2
数の入力信号が、一方が負、他方が正のときには、負の
入力信号の数値ビットを反転した値と正の入力信号の数
値ビットとの乗算を行わせる手段と、前記2数の入力信
号が両方とも負のときには、両方の入力信号の数値ビア
)を反転し乗算を行わせる手段とを備えることを特徴と
する特許請求の範囲第3項記載の2の補数乗算器。 (6)出力手段が、2数の入力信号の一方が負、他方が
正のときは、乗算手段の出力信号のすべての桁に1を加
える第1の加算手段と、この第1の加薬手段の出力の数
値ビットを反転する第1の反転手段と、この第1の反転
手段の出力に符号ビットを付加する手段とを備えること
を特徴とする特許請求の範囲第4項記載の2の補数乗算
器〇(6)出力手段が1.2数の入力信号の両方とも負
のときは、乗算手段の出力信号のすべての桁を反転させ
る第2の反転手段と、この第2の反転手段出力の最下位
桁に1を加算する第2の加算手段とを備え、ることを特
徴とする特許請求の範囲第4項又は第5項記載の2の補
数乗算器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57026273A JPS58144260A (ja) | 1982-02-19 | 1982-02-19 | 2の補数乗算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57026273A JPS58144260A (ja) | 1982-02-19 | 1982-02-19 | 2の補数乗算器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58144260A true JPS58144260A (ja) | 1983-08-27 |
Family
ID=12188671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57026273A Pending JPS58144260A (ja) | 1982-02-19 | 1982-02-19 | 2の補数乗算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58144260A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
-
1982
- 1982-02-19 JP JP57026273A patent/JPS58144260A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
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