JPS58144260A - ２の補数乗算器 - Google Patents
２の補数乗算器Info
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- JPS58144260A JPS58144260A JP57026273A JP2627382A JPS58144260A JP S58144260 A JPS58144260 A JP S58144260A JP 57026273 A JP57026273 A JP 57026273A JP 2627382 A JP2627382 A JP 2627382A JP S58144260 A JPS58144260 A JP S58144260A
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- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 101100322581 Caenorhabditis elegans add-1 gene Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２の補数乗算器に関する。
２進数の乗算器は入力信号形式により種々の回路方式が
とられている。、被乗数Ｘと乗数Ｙが（１）。
とられている。、被乗数Ｘと乗数Ｙが（１）。
（２）式で示・すような正の整数表示の場合その積ζは
（３）式の様になる。
（３）式の様になる。
ｐ＝ｘ、ｙＪ 里＜ｘ、−ｙ、）＠２川−２（３）゛
ｌ二１１＝１ ここ′で、ｎは被乗数Ｘのビット語長、ｍは乗数Ｙのビ
ット語長、Ｘ４．．７ｉはそれぞれのビットを表すもの
である。
ｌ二１１＝１ ここ′で、ｎは被乗数Ｘのビット語長、ｍは乗数Ｙのビ
ット語長、Ｘ４．．７ｉはそれぞれのビットを表すもの
である。
（３）式の乗算の過程を示すと被乗数９乗数のビット語
長が４ビツトの場合以下の様になり、”４ ”３
”２ ”１ ”４’１ ”３”１ ”２”１ ”１”１”４７２ ”
３７２ ”２”２ ”１ｙ２”４”３ ”３ｙａ ”２
７３ ”１”３Ｐ８Ｐ７Ｐ６Ｐ６Ｐ４Ｐ３Ｐ２Ｐ１ 各ピｙ）の部分積ｘ１ ＋ ７１の総和が答となる。
長が４ビツトの場合以下の様になり、”４ ”３
”２ ”１ ”４’１ ”３”１ ”２”１ ”１”１”４７２ ”
３７２ ”２”２ ”１ｙ２”４”３ ”３ｙａ ”２
７３ ”１”３Ｐ８Ｐ７Ｐ６Ｐ６Ｐ４Ｐ３Ｐ２Ｐ１ 各ピｙ）の部分積ｘ１ ＋ ７１の総和が答となる。
この様な乗算を行うための回路構成を第１図に示す。同
図において、！、〜ｘ４は被乗数Ｘの各ビット、７１〜
ｙ４は乗数Ｙの各ピントの入力端子であり、Ｐ１〜Ｐ８
は積Ｐの各ビット出力端子である。
図において、！、〜ｘ４は被乗数Ｘの各ビット、７１〜
ｙ４は乗数Ｙの各ピントの入力端子であり、Ｐ１〜Ｐ８
は積Ｐの各ビット出力端子である。
１〜７はＡＮＤゲートであり、第２図に示す人出半加算
器で第３図に示すように構成されたものである。同図に
おいて３０１はＡＮＤゲート、３０２は半加算器であり
、戸は半１．器の和出力、Ｃ。
器で第３図に示すように構成されたものである。同図に
おいて３０１はＡＮＤゲート、３０２は半加算器であり
、戸は半１．器の和出力、Ｃ。
は桁上げ出力である。１１〜１６はＡＮＤゲートと全加
算器で第４図に示すように構成されたものである。同図
において、４ｏ１はＡＮＤゲート、４０２は全加算器で
秦り、Ｃｉは全加算器の桁上げ入力、Ｓは和、出力、Ｃ
ｏは桁上げ出・力である０１７は半加算器であり・、Ｋ
、Ｃｉは入力端子、Ｓは和出力、Ｃｉは桁上げ出力端子
である。１８゜１９は全加算器でありａ、には入力端子
、Ｃｉは桁上げ入力、白は和出力、Ｃｏは桁上げ出力端
子である。
算器で第４図に示すように構成されたものである。同図
において、４ｏ１はＡＮＤゲート、４０２は全加算器で
秦り、Ｃｉは全加算器の桁上げ入力、Ｓは和、出力、Ｃ
ｏは桁上げ出・力である０１７は半加算器であり・、Ｋ
、Ｃｉは入力端子、Ｓは和出力、Ｃｉは桁上げ出力端子
である。１８゜１９は全加算器でありａ、には入力端子
、Ｃｉは桁上げ入力、白は和出力、Ｃｏは桁上げ出力端
子である。
この様な回路構成によってＡＮＤゲートで部分積を生成
し、加算器で加算することにより前述の乗算過程で示し
た被乗数と乗数の乗算を行うことができる。第１図では
被乗数９乗数共に正の整数表示の場合の乗算を示したが
、ディジタル信号処理には処理の谷易さから、２の補数
表示の演算を行う場合が多い。
し、加算器で加算することにより前述の乗算過程で示し
た被乗数と乗数の乗算を行うことができる。第１図では
被乗数９乗数共に正の整数表示の場合の乗算を示したが
、ディジタル信号処理には処理の谷易さから、２の補数
表示の演算を行う場合が多い。
２の補数表示の場合の乗算では被乗数Ｘと乗数Ｘは（４
）、（６）式で示され、積Ｐは（６）式のようになる。
）、（６）式で示され、積Ｐは（６）式のようになる。
・ ・・・・イ６）
ここで５．ｘｌｉおよびｙ８は符号ビットであり、（６
）式において、第２項は式（３）から判かるように」１
図に示すよりなアレイ方式で演算ができるが、第１項お
よび第３．第４項の補正が必要となり、回路構成が複雑
となる。そこで、式（６）を次式のように変形し、回路
構成を簡単にする提案がなされている。
）式において、第２項は式（３）から判かるように」１
図に示すよりなアレイ方式で演算ができるが、第１項お
よび第３．第４項の補正が必要となり、回路構成が複雑
となる。そこで、式（６）を次式のように変形し、回路
構成を簡単にする提案がなされている。
・・・・・・・（ア）
（７）式において、第１項の（ｘ８・Ｖ８−”Ｂ−Ｖ’
Ｓ）は！８とｙ８との間のＯＲ操作で求まるので、（７
）式の乗算の過程を示すと以下のようにな゛る。
Ｓ）は！８とｙ８との間のＯＲ操作で求まるので、（７
）式の乗算の過程を示すと以下のようにな゛る。
Ｘ ８１３！２ Ｘ １
ｘｓｙ１ｘ３ｙ１ｘ２ｙ１！１ｙ１
”ｓｙ２ ｘ３ｙ２°２”２ ”１ｙ２”ｓＶ３ ”３
ｙａ ”２７３ ”１ｙ３ここそ、Ｘ８＋７．はｘ６と
ｙ８のＯＲ操作を示し、Ｐ８は積出力の符号ピントを示
すものである。
ｙａ ”２７３ ”１ｙ３ここそ、Ｘ８＋７．はｘ６と
ｙ８のＯＲ操作を示し、Ｐ８は積出力の符号ピントを示
すものである。
（７）式の乗算を行うために向路構成は第６図に示すよ
うになる。同図、において、ｘ１〜ＸＢは被乗数Ｘの各
ビットの入力端子、ｙ１〜ｙ８は乗数Ｙの各ビットの入
力端子、ｐ−ｐ ｇ ハ積”の各ビットの出力端子であ
る。但し、！ ｓ ＊ ｙ、 ８ ＋ Ｐ’ Ｂはそ′
れぞれＸ、Ｙ、Ｐの符号ピッドであり、１１〜ｘ３．ｙ
１〜”３１Ｐ１〜Ｐ６はそれぞれＸ、Ｙ、Ｐの数値ビッ
トである。５０１、〜５０６は第２図に示すＡムｑ。
うになる。同図、において、ｘ１〜ＸＢは被乗数Ｘの各
ビットの入力端子、ｙ１〜ｙ８は乗数Ｙの各ビットの入
力端子、ｐ−ｐ ｇ ハ積”の各ビットの出力端子であ
る。但し、！ ｓ ＊ ｙ、 ８ ＋ Ｐ’ Ｂはそ′
れぞれＸ、Ｙ、Ｐの符号ピッドであり、１１〜ｘ３．ｙ
１〜”３１Ｐ１〜Ｐ６はそれぞれＸ、Ｙ、Ｐの数値ビッ
トである。５０１、〜５０６は第２図に示すＡムｑ。
ゲート、５０７はＯＲゲートである。、６φ８〜５１０
は第３図に示すＡＮＤゲー）３’０１と半加算器３０２
で構成されるブロック、６１１〜６１６は第４図に示す
ＡＮＤゲート４０１と全加算器４０２で構成されるプロ
ｙり、６１７〜６２０は全加算器である。６２１〜５２
６は身／バータであり、被乗数Ｘの符号ビットｘ、と乗
数Ｙの数値ビット（ｙ１〜ｙ・３）との部分積を生成す
る場合、ｙ１〜ｙ３を反転し、乗数Ｙの符号ビットｙ８
と被乗数Ｘの数値ビット（！、〜Ｘ Ｓ ）との部分積
を生成する場合、Ｘ、〜ｘ３を反転すると共に、ｘ８と
ｙ、をＰ４に対応する桁に加算し、Ｘ とｙの８
ｓ ＯＲ出力をＰｓに対応する桁に加算することにより、前
述の乗算過程で示す２の補数表示の場合の被乗数と乗数
の乗算が行える。
は第３図に示すＡＮＤゲー）３’０１と半加算器３０２
で構成されるブロック、６１１〜６１６は第４図に示す
ＡＮＤゲート４０１と全加算器４０２で構成されるプロ
ｙり、６１７〜６２０は全加算器である。６２１〜５２
６は身／バータであり、被乗数Ｘの符号ビットｘ、と乗
数Ｙの数値ビット（ｙ１〜ｙ・３）との部分積を生成す
る場合、ｙ１〜ｙ３を反転し、乗数Ｙの符号ビットｙ８
と被乗数Ｘの数値ビット（！、〜Ｘ Ｓ ）との部分積
を生成する場合、Ｘ、〜ｘ３を反転すると共に、ｘ８と
ｙ、をＰ４に対応する桁に加算し、Ｘ とｙの８
ｓ ＯＲ出力をＰｓに対応する桁に加算することにより、前
述の乗算過程で示す２の補数表示の場合の被乗数と乗数
の乗算が行える。
一搬に第１図および第６図に示す回路方式によるｎＸｎ
ビットの乗算では第４図に示すＡＮＬ）ゲ−）４０１と
全加算器４０２で構成されるブロックが基本ブ０ ’７
りとなり、乗算速度はこの基本ブロックの（２ｎ）段の
遅延総和となる。又、回路構成は基本ブロック（ｎ＋ｎ
−１）段となる。
ビットの乗算では第４図に示すＡＮＬ）ゲ−）４０１と
全加算器４０２で構成されるブロックが基本ブ０ ’７
りとなり、乗算速度はこの基本ブロックの（２ｎ）段の
遅延総和となる。又、回路構成は基本ブロック（ｎ＋ｎ
−１）段となる。
本発明は２の補数表示の乗算において、乗算速度を向上
し、かつ、素子数を減らした補数乗算器を提供せんとす
るものである。すなわち、被乗数および乗数が正の場合
には数値ビットのみの乗算を行い、負の場合には数値ビ
ットを反転し、正の数に変換して乗算を行わんとするも
のである。
し、かつ、素子数を減らした補数乗算器を提供せんとす
るものである。すなわち、被乗数および乗数が正の場合
には数値ビットのみの乗算を行い、負の場合には数値ビ
ットを反転し、正の数に変換して乗算を行わんとするも
のである。
以下、本発明に係る実施例を第６６図に示す。同図ンζ
おいて、８０１〜６０９は＄、４図に示すＡＮＤゲート
４０１と全加算器４０歪で構成されるプロ６２８〜６３
４はＡＮＤゲート、６３６はＥｘｃｌｕｓｉｖｅ ＯＲ
ゲートである。同図において、セレクト信号７０１によ
り、入力信号７０２又は反転入力信号を出力端子７０３
に出力する。７０４゜７０５はＡＮＤゲート、７０６は
ＯＲゲート、７０７．７０８はインバータである。
おいて、８０１〜６０９は＄、４図に示すＡＮＤゲート
４０１と全加算器４０歪で構成されるプロ６２８〜６３
４はＡＮＤゲート、６３６はＥｘｃｌｕｓｉｖｅ ＯＲ
ゲートである。同図において、セレクト信号７０１によ
り、入力信号７０２又は反転入力信号を出力端子７０３
に出力する。７０４゜７０５はＡＮＤゲート、７０６は
ＯＲゲート、７０７．７０８はインバータである。
（イ）被乗数Ｘおよび乗数Ｙが共に正の値の場合には乗
算は数値ピントの演算のみでよく、下記のようになる。
算は数値ピントの演算のみでよく、下記のようになる。
ｏ（ｘ８）ｘ３ｘ２ｘ１
ｘ ）Ｏ（：８） ｙ３ ｙ２ ｙｌ”３”１
”２”１ ”１”１ ”３Ｖ２ ”２”２ ！１”２ （ロ）被乗数Ｘが負９乗数Ｙが正の値の場合の乗算では
まず、被乗数Ｘの数値ビットｘ、〜ｘ３を反−転し、乗
数Ｙ゛の数値ピッ）ｙ１〜ｙ３との部分積を構成する。
”２”１ ”１”１ ”３Ｖ２ ”２”２ ！１”２ （ロ）被乗数Ｘが負９乗数Ｙが正の値の場合の乗算では
まず、被乗数Ｘの数値ビットｘ、〜ｘ３を反−転し、乗
数Ｙ゛の数値ピッ）ｙ１〜ｙ３との部分積を構成する。
ここで、Ｘが負の場合Ｘの数値ビノト！１〜ｘ３を反転
した値をＸ′とすると１ Ｘ ）−＝Ｘ’＋１
・・・・・・・・・・（７）の関係になる。
した値をＸ′とすると１ Ｘ ）−＝Ｘ’＋１
・・・・・・・・・・（７）の関係になる。
例えば、−３は補数表示で１１０１となるが、数値ビッ
ト１０１を反転すると０１０となり−３の絶対値より＋
１だけ少なくなる。そこで数値ビットを反転したものに
＋１すると絶対値が得られることになる０又、負の値と
正の値の乗算であるので積出力は負となる。したがって
、部分積の加算出力の各ビットを反転して、符号ビット
を付は加えるが、部分積の加算出力をＰ′、反転し符号
ビットを付は加えた値をＰとすると（Ｐ１＝Ｐ’−１・
・・・・・・・（８）の関係になる。したがって、Ｐ′
を反転した値に１を加えなければならない。これは反転
前の値Ｐ′に１を減じてから反転するのと同等である。
ト１０１を反転すると０１０となり−３の絶対値より＋
１だけ少なくなる。そこで数値ビットを反転したものに
＋１すると絶対値が得られることになる０又、負の値と
正の値の乗算であるので積出力は負となる。したがって
、部分積の加算出力の各ビットを反転して、符号ビット
を付は加えるが、部分積の加算出力をＰ′、反転し符号
ビットを付は加えた値をＰとすると（Ｐ１＝Ｐ’−１・
・・・・・・・（８）の関係になる。したがって、Ｐ′
を反転した値に１を加えなければならない。これは反転
前の値Ｐ′に１を減じてから反転するのと同等である。
以上の乗算過程を示すと以下のようになる。まず、被乗
数Ｘが負、乗数Ｙが正の場合には、Ｘの数値ビットを反
転した値Ｘ′がｌＸｌ−１となるので、各ピントの部分
積にＹを加えなければならない。したがって、次のよう
になる。
数Ｘが負、乗数Ｙが正の場合には、Ｘの数値ビットを反
転した値Ｘ′がｌＸｌ−１となるので、各ピントの部分
積にＹを加えなければならない。したがって、次のよう
になる。
１（！、） ｘ３ｘ２ｘ１
Ｐ６Ｐ５Ｐ４Ｐ３Ｐ２Ｐ１
ｘ８■”ＢＰ６Ｐ６’４ ’３ ’２ ’１（Ｐ
８） ここで、乗算結果（つまｐＡ部分までの和）を反転させ
てから＋１して補数表示しても良いが、この様にすると
セレクト回路６２２〜６２７の後に新たに６つの全加算
器が必要になってしまう。そこで、本実施例では全加算
器６０１〜６１６を使用してこの欠点をなくしている。
８） ここで、乗算結果（つまｐＡ部分までの和）を反転させ
てから＋１して補数表示しても良いが、この様にすると
セレクト回路６２２〜６２７の後に新たに６つの全加算
器が必要になってしまう。そこで、本実施例では全加算
器６０１〜６１６を使用してこの欠点をなくしている。
つまり乗算結果を反転する前に全加算器６０１゛〜６１
６を使用して乗算結果に−１を加え、その後反転して補
数表示された乗算結果を得る様にしている。
６を使用して乗算結果に−１を加え、その後反転して補
数表示された乗算結果を得る様にしている。
ここで部分積の加算において、１１１１１１ を加えて
いるのは−１を行っていることを意味する。又ｘ８■ｙ
８は！８とｙ８のＥｘｃｔｕａｉｖｅＯＲを表す。被乗
数Ｘが正９乗数Ｙが負の場合の乗算も同様に考えること
ができ、演算過程を以下に示す。
いるのは−１を行っていることを意味する。又ｘ８■ｙ
８は！８とｙ８のＥｘｃｔｕａｉｖｅＯＲを表す。被乗
数Ｘが正９乗数Ｙが負の場合の乗算も同様に考えること
ができ、演算過程を以下に示す。
０（ｚｓ ） ｘ３ｘ２ｘ１
ｘ ） １（ｙ、） ｙ３ ｙ２ ｙｌ”３”１
”２”１ ”１７１ ”３７２ ”２ｙ２ ”１”２ ”３ｙ３ ”２”３ ”１”３ ３Ｃ３３Ｃ２！ １ Ｐ６Ｐ６Ｐ４Ｐ３Ｐ２Ｐ１ ｘｓ＋■ｙ８Ｐ６Ｐ′′５ｐ４Ｐ３’２ ’ｊ（Ｐ８
） 第６図を用いて説萌すると、被乗数Ｘが負１乗数Ｙが正
の場合にはＸ は”１″＋ ７．は“Ｏｎであるので
Ｘｓおよびｙ、の信号をセレクト信号ワ≧匁しセレクト
回路６１６〜６２１にょシ、Ｘの数値ビットの反転信号
Ｘ１ｔ ｉ２１ ’３ Ｙ（Ｄ’１ｌ（１１ｎビツト１
１’１１７２． ｙ３を加算部へ送り出すと共に、アン
ドゲート６３１〜６３３によシ、Ｙの数値ビット７４．
Ｖ２ｅ ７３を加算部に加える。この時アントゲ−）
６２Ｂ〜６３０の出力はＯ”である。父、Ｘｓとｙ８の
Ｅｘｃｔｕｓｉｖｅ ＯＲ６３５出力は１”となるの
で、１この信号を各桁に加え−１の演算を行うと共に、
セレクト回路６２２〜６２７に印加し、加算出力信号を
反転し出力し、符号ビットとしてＰｓＫ”１”を出力す
る。
”２”１ ”１７１ ”３７２ ”２ｙ２ ”１”２ ”３ｙ３ ”２”３ ”１”３ ３Ｃ３３Ｃ２！ １ Ｐ６Ｐ６Ｐ４Ｐ３Ｐ２Ｐ１ ｘｓ＋■ｙ８Ｐ６Ｐ′′５ｐ４Ｐ３’２ ’ｊ（Ｐ８
） 第６図を用いて説萌すると、被乗数Ｘが負１乗数Ｙが正
の場合にはＸ は”１″＋ ７．は“Ｏｎであるので
Ｘｓおよびｙ、の信号をセレクト信号ワ≧匁しセレクト
回路６１６〜６２１にょシ、Ｘの数値ビットの反転信号
Ｘ１ｔ ｉ２１ ’３ Ｙ（Ｄ’１ｌ（１１ｎビツト１
１’１１７２． ｙ３を加算部へ送り出すと共に、アン
ドゲート６３１〜６３３によシ、Ｙの数値ビット７４．
Ｖ２ｅ ７３を加算部に加える。この時アントゲ−）
６２Ｂ〜６３０の出力はＯ”である。父、Ｘｓとｙ８の
Ｅｘｃｔｕｓｉｖｅ ＯＲ６３５出力は１”となるの
で、１この信号を各桁に加え−１の演算を行うと共に、
セレクト回路６２２〜６２７に印加し、加算出力信号を
反転し出力し、符号ビットとしてＰｓＫ”１”を出力す
る。
被乗数Ｘが正９乗数Ｙが負の場合には、ｘ８はＯ″ｙ、
Ｕ”１．”であるので、セレクト回路６１６〜６２１は
Ｘの数値ビットＸ１． Ｘ２． Ｘａと、Ｙの数値ビッ
トの反転信号Ｙ１ｔ ７２＋ ７ａが出力される。又、
アンドゲート６３１〜６３３の出力はＯ”となり、６２
８〜６３０の出力にはｙｌ。
Ｕ”１．”であるので、セレクト回路６１６〜６２１は
Ｘの数値ビットＸ１． Ｘ２． Ｘａと、Ｙの数値ビッ
トの反転信号Ｙ１ｔ ７２＋ ７ａが出力される。又、
アンドゲート６３１〜６３３の出力はＯ”となり、６２
８〜６３０の出力にはｙｌ。
Ｖ２＋７３が出力され加算部に加えられる。
Ｅｚｃｚｕｓｉｖａ ＯＲ６３５の出力は１”であるの
で各桁に１が加えられ−１の演算が行われると共に、セ
レクト回路６２２〜６２７にょシ加算出ヵ信号は反転さ
れ、符号ビットＰ８には”１”が出力される。以上のよ
うに、一方の値が負、他方の値が正の場合の乗算におい
ては、前述の演算過程で示した演算が行われる。
で各桁に１が加えられ−１の演算が行われると共に、セ
レクト回路６２２〜６２７にょシ加算出ヵ信号は反転さ
れ、符号ビットＰ８には”１”が出力される。以上のよ
うに、一方の値が負、他方の値が正の場合の乗算におい
ては、前述の演算過程で示した演算が行われる。
次に、被乗数Ｘおよび乗数Ｙが共に負の場合の乗算では
（方式で示すように、Ｘの数値ビットｘ１゜！２．Ｘ３
を反転した値Ｘ′およびＹの数値ビットｙ１． ｙ２．
ｙ３を反転した値Ｙ′はＸ′＝１λ１−１ Ｙ’＝ １ Ｙ １−１ となるので、両者の積は Ｘ′・Ｙ’ ＝ ｌ Ｘ ｌ・ＩＹＩ−ＩＸＩ−ＩＹｌ
＋１となる０したがって、Ｘ′およびＹ′をこの値に加
えると Ｘ′・Ｙ’＋ Ａ’＋ Ｙ’＝ ｌ Ｘ ｌ・１１’ｌ
−１となる。
（方式で示すように、Ｘの数値ビットｘ１゜！２．Ｘ３
を反転した値Ｘ′およびＹの数値ビットｙ１． ｙ２．
ｙ３を反転した値Ｙ′はＸ′＝１λ１−１ Ｙ’＝ １ Ｙ １−１ となるので、両者の積は Ｘ′・Ｙ’ ＝ ｌ Ｘ ｌ・ＩＹＩ−ＩＸＩ−ＩＹｌ
＋１となる０したがって、Ｘ′およびＹ′をこの値に加
えると Ｘ′・Ｙ’＋ Ａ’＋ Ｙ’＝ ｌ Ｘ ｌ・１１’ｌ
−１となる。
よって、Ｘ、Ｙ共に負の場合には次に示すような演算過
程により、乗算を行っている。
程により、乗算を行っている。
（以下余 白）
１ （ｘ 、 ） ｘａ Ｘ２ ｘ１１ｏ６に沿
って説明すると、”ｓ＋ ７．共にｎ １ＴＴであるの
で、セレクト回路６１６〜６２０により、Ｘ、Ｙ（７）
数値ヒラトノ反転信号、！ Ｉ Ｘ ２． ！ ３゜
ｙ４．テ２．テ、が出力される。又アンドゲート６２８
に６３４により、’１１ ’２＋ ’３１７１？テ２．
テ。が加算部に加えられると共に、ｘｓとｙ、Ｉのアッ
ト出力″１″が６３４の出力により、加算部の最下位桁
に加えられる。積出力は正の値となるので、Ｊｉ：ｘｃ
ｔｕｇｉｖｅ ＯＲ６３５の出力により、セレクト回路
６２２〜６２〜の出力には加算結果がそのまま出力され
る。
って説明すると、”ｓ＋ ７．共にｎ １ＴＴであるの
で、セレクト回路６１６〜６２０により、Ｘ、Ｙ（７）
数値ヒラトノ反転信号、！ Ｉ Ｘ ２． ！ ３゜
ｙ４．テ２．テ、が出力される。又アンドゲート６２８
に６３４により、’１１ ’２＋ ’３１７１？テ２．
テ。が加算部に加えられると共に、ｘｓとｙ、Ｉのアッ
ト出力″１″が６３４の出力により、加算部の最下位桁
に加えられる。積出力は正の値となるので、Ｊｉ：ｘｃ
ｔｕｇｉｖｅ ＯＲ６３５の出力により、セレクト回路
６２２〜６２〜の出力には加算結果がそのまま出力され
る。
以上の説明により、第６図に示す構成例において、２の
補数表示の乗算が行えることが判る。
補数表示の乗算が行えることが判る。
以上、本発明によれば、ｎＸｎビットの乗算器を構成す
る場合、基本加算ブロックがｎ２−１ 段ですみ、他
のセレクト回路およびＡＮＤゲートは簡単なゲート構成
であるので、第６図に示す従来方式のｎ２＋ ｎ段に比
べ、はぼｎ＋１段分の素子数が減少することになる。又
、乗算速度を決定する最大信号伝搬径路は本発明によれ
ば、セレクト回路とＡＮＤゲート１段分と第４図に示す
構成ブロックの２ｎ−１段分の和であり、セレクト回路
とＡＮＤゲートは簡単なゲート構成であるので、はぼ２
ｎ−１段分のブロック構成と考えることができる。従来
方式においては、２ｎ段のブロック構成の遅延となるの
で、乗算速度をブロック構成１段分速くすることができ
る。
る場合、基本加算ブロックがｎ２−１ 段ですみ、他
のセレクト回路およびＡＮＤゲートは簡単なゲート構成
であるので、第６図に示す従来方式のｎ２＋ ｎ段に比
べ、はぼｎ＋１段分の素子数が減少することになる。又
、乗算速度を決定する最大信号伝搬径路は本発明によれ
ば、セレクト回路とＡＮＤゲート１段分と第４図に示す
構成ブロックの２ｎ−１段分の和であり、セレクト回路
とＡＮＤゲートは簡単なゲート構成であるので、はぼ２
ｎ−１段分のブロック構成と考えることができる。従来
方式においては、２ｎ段のブロック構成の遅延となるの
で、乗算速度をブロック構成１段分速くすることができ
る。
従来これらの乗算器を集積回路化する場合には、ビット
数が多くなると、チップサイズが大きくなり、又、消費
電力が多くなるのが問題があったが、本発明によれば、
基本ブロックの数が減るのでチップサイズが少さくなり
、又、消費電力も少なくなるので、非常に有効的である
。
数が多くなると、チップサイズが大きくなり、又、消費
電力が多くなるのが問題があったが、本発明によれば、
基本ブロックの数が減るのでチップサイズが少さくなり
、又、消費電力も少なくなるので、非常に有効的である
。
第１図は正の整数乗算器の従来例を示すブロック図、第
２図、第３図及び第４図は第１図におけるブロックの説
明図、第６図は２の補数乗算器の従来例を示すブロック
図、第６図は本発明に係る２の補数乗算器のブロック構
成例、第７図は第６図におけるセレクト回路の詳細図を
示す。 ６０１〜６０９・・・・・・ＡＮＤゲートと全加算器を
含むブロック、６１０〜６１６・・・・・・全加算器、
６１６〜６２７・・・・・・セレクト回路、７０４゜７
０５・・・・・・ＡＮＤゲート、７０６・・・・・・Ｏ
Ｒゲート、７ｏ７．−７０８・・・・・・インバータ。
２図、第３図及び第４図は第１図におけるブロックの説
明図、第６図は２の補数乗算器の従来例を示すブロック
図、第６図は本発明に係る２の補数乗算器のブロック構
成例、第７図は第６図におけるセレクト回路の詳細図を
示す。 ６０１〜６０９・・・・・・ＡＮＤゲートと全加算器を
含むブロック、６１０〜６１６・・・・・・全加算器、
６１６〜６２７・・・・・・セレクト回路、７０４゜７
０５・・・・・・ＡＮＤゲート、７０６・・・・・・Ｏ
Ｒゲート、７ｏ７．−７０８・・・・・・インバータ。
Claims (1)
- 【特許請求の範囲】 （１）入力信号形式が２の補数表示の被乗数と乗数との
２数乗算であって、入力信号が負のときに正の値に変換
して乗算を行う乗算手段を有することを特徴とする２の
補数乗算器。 （２）乗算手段が２数の入力信号が両方とも正のときに
は数値ビットのみ゛の乗算を行わせる手段と、前記２数
の入力信号が、一方が負、他方が正のときには、負の入
力信号の数値ビットを反転した値と、正の入力信号の数
値ビットとの乗算を行わせる手段と、この乗算結果に前
記圧の入力信号の数値ビットを加算する手段と、前記２
数の入力信号が両方とも負のときには、両方の入力信号
の数値ビットを反転し乗算を行わせる手段と、この乗算
結果に前記両方の入力信号の数値ビットを反転した値を
加算すると共に、最下位桁に１を加算する手段とを備え
ることを特徴とする特許請求の範囲第１項記載の２の補
数乗算器。 （３）入力信号形式が２の補数表示の被乗数と乗数との
２数乗算であって、入力信号が負のときに正の値に変換
して乗算を行い乗算手段と、この乗算手段の出力が負の
ときには、前記乗算の結果を負の値に変換して出力する
出力手段を有することを特徴とする２の補数乗算器。 （４）乗算手段が、２数の入力信号が両方とも正のとき
には、数値ビットのみの乗算を行わせる手段と、前記２
数の入力信号が、一方が負、他方が正のときには、負の
入力信号の数値ビットを反転した値と正の入力信号の数
値ビットとの乗算を行わせる手段と、前記２数の入力信
号が両方とも負のときには、両方の入力信号の数値ビア
）を反転し乗算を行わせる手段とを備えることを特徴と
する特許請求の範囲第３項記載の２の補数乗算器。 （６）出力手段が、２数の入力信号の一方が負、他方が
正のときは、乗算手段の出力信号のすべての桁に１を加
える第１の加算手段と、この第１の加薬手段の出力の数
値ビットを反転する第１の反転手段と、この第１の反転
手段の出力に符号ビットを付加する手段とを備えること
を特徴とする特許請求の範囲第４項記載の２の補数乗算
器〇（６）出力手段が１．２数の入力信号の両方とも負
のときは、乗算手段の出力信号のすべての桁を反転させ
る第２の反転手段と、この第２の反転手段出力の最下位
桁に１を加算する第２の加算手段とを備え、ることを特
徴とする特許請求の範囲第４項又は第５項記載の２の補
数乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026273A JPS58144260A (ja) | 1982-02-19 | 1982-02-19 | ２の補数乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026273A JPS58144260A (ja) | 1982-02-19 | 1982-02-19 | ２の補数乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144260A true JPS58144260A (ja) | 1983-08-27 |
Family
ID=12188671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57026273A Pending JPS58144260A (ja) | 1982-02-19 | 1982-02-19 | ２の補数乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
-
1982
- 1982-02-19 JP JP57026273A patent/JPS58144260A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
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