JPS5814260A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS5814260A JPS5814260A JP56111874A JP11187481A JPS5814260A JP S5814260 A JPS5814260 A JP S5814260A JP 56111874 A JP56111874 A JP 56111874A JP 11187481 A JP11187481 A JP 11187481A JP S5814260 A JPS5814260 A JP S5814260A
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- JP
- Japan
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- ram
- rom
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- data
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同一データパスを共有するＯＰＵと複数のメ（
すとの間において、ＯＰＵ介在方式によるメモリ間のデ
ータ転送とわずかなハード（回路）追加によりデータ書
込みをなす転送速度の高速化を意図するデータ転送方式
に関す。
すとの間において、ＯＰＵ介在方式によるメモリ間のデ
ータ転送とわずかなハード（回路）追加によりデータ書
込みをなす転送速度の高速化を意図するデータ転送方式
に関す。
汎用型の計算機において、電源投入後、先づ計Ｍｅｍｏ
ｒｙの略）に銃取らせる所謂Ｉ Ｐ Ｌ （Ｉｎｌｔｌ
ａｌＰｒｏｇｒａｍ Ｌｏａｄ）を効率よく行なうこと
が要請される。
ｒｙの略）に銃取らせる所謂Ｉ Ｐ Ｌ （Ｉｎｌｔｌ
ａｌＰｒｏｇｒａｍ Ｌｏａｄ）を効率よく行なうこと
が要請される。
かかるＩＰＬ対象のプログラムは例えば紙テープ、磁気
テープ及びＲＯＭ （Ｒｅａｄ Ｏｎ ｌｙ Ｍｅｍｏ
ｒｙ ）等のメモリ媒体に収納されたＦＯＲＴＲＡＮ％
ＢＡ８ＩＯのインタプリタプログラム等一連の変更を要
しないプログラムがある。従来、これら媒体からプログ
ラムを前記ＲＡＭに転送するには、１バイト単位でＣＰ
Ｕがデータを読取り、ＲＡＭに格納する、もしくはＤＭ
人で転送されていた。
テープ及びＲＯＭ （Ｒｅａｄ Ｏｎ ｌｙ Ｍｅｍｏ
ｒｙ ）等のメモリ媒体に収納されたＦＯＲＴＲＡＮ％
ＢＡ８ＩＯのインタプリタプログラム等一連の変更を要
しないプログラムがある。従来、これら媒体からプログ
ラムを前記ＲＡＭに転送するには、１バイト単位でＣＰ
Ｕがデータを読取り、ＲＡＭに格納する、もしくはＤＭ
人で転送されていた。
蕗１図はＲＯＭから８ＡＭへのデータ転送例である。即
ち図はＯＰＵ介在方式によるーまとまりのデータをＲＡ
Ｍへ転送するに当り、ＲＡＭと並置してＲＯＭを設けＲ
ＯＭとＲＡＭが互にアドレス１００ＯＨ乃至２ＦＦ’Ｆ
で一致するアドレス一致領域を形成せしめてかつ、メモ
リバンク切替回路３によりＲＯＭとＲＡＭを交互に有効
として、ＯＰＵがＲＯＭからデータを読みパンクを切替
えてＲＡＭにデータ格納をする動作を繰返しながらデー
タ転送がされる。
ち図はＯＰＵ介在方式によるーまとまりのデータをＲＡ
Ｍへ転送するに当り、ＲＡＭと並置してＲＯＭを設けＲ
ＯＭとＲＡＭが互にアドレス１００ＯＨ乃至２ＦＦ’Ｆ
で一致するアドレス一致領域を形成せしめてかつ、メモ
リバンク切替回路３によりＲＯＭとＲＡＭを交互に有効
として、ＯＰＵがＲＯＭからデータを読みパンクを切替
えてＲＡＭにデータ格納をする動作を繰返しながらデー
タ転送がされる。
第１図のＲＥＡＤとＷＲＩＴＥは、ＣＰＵがＲＯＭ側か
らデータを読取り（ＲＥＡＤ）、又ＯＰＵからＲＡＭへ
データ書込み（ＷＲＩＴＥ）格納する指令信号が送出さ
れるを示す。しかしかかるＯＰＵ介有万有方式−タ転送
はＲ，ＥＡＤとＷＲＩＴＥとの動作を交互に繰返す動作
であるため転送速度が遅い。
らデータを読取り（ＲＥＡＤ）、又ＯＰＵからＲＡＭへ
データ書込み（ＷＲＩＴＥ）格納する指令信号が送出さ
れるを示す。しかしかかるＯＰＵ介有万有方式−タ転送
はＲ，ＥＡＤとＷＲＩＴＥとの動作を交互に繰返す動作
であるため転送速度が遅い。
これを改善するためＲＯＭから直かにＲＡＭへデータ転
送がされるＤＭＡ （Ｄｌｒｅｃｔ ｋｉｅｍｏｒｙＡ
ｃｃｅｓｓ ）方式で行なうこともあるが、該ＤＭＡ方
式はハードが複雑となる。又、ＲＯＭを入出力制御のＩ
１０領域内に設けた場合でもＲＯＭアクセス用カウンタ
が必要となる等そのハードが複雑になるのはさけられな
い。
送がされるＤＭＡ （Ｄｌｒｅｃｔ ｋｉｅｍｏｒｙＡ
ｃｃｅｓｓ ）方式で行なうこともあるが、該ＤＭＡ方
式はハードが複雑となる。又、ＲＯＭを入出力制御のＩ
１０領域内に設けた場合でもＲＯＭアクセス用カウンタ
が必要となる等そのハードが複雑になるのはさけられな
い。
本発明の目的は前記の不都合を解消することである。目
的達成に当り、本発明は、データバスを介してＯＰＵと
メモリ間のデータ転送を行なう計算機において、ＲＯＭ
アドレスの全部あるいは一部アドレスがＲＡＭアドレス
と一致しかつデータバスも一致している主メモ！ｌＲＡ
Ｍを備え、前記ＲＯＭとＲＡＭのアドレス一致領域を検
出する手段と、ＣＰＵからＲＡＭに対する読取り指令と
書込み指令を強制的に逆にしこの有効無効を設定する手
段とにより、ＯＰＵ＠からの読取り指令あるいは該指令
による動作を実行する時、ＲＯＭからの出力データを前
記アドレス一致のＲＡＭ領斌に各込み可能としたことで
ある。
的達成に当り、本発明は、データバスを介してＯＰＵと
メモリ間のデータ転送を行なう計算機において、ＲＯＭ
アドレスの全部あるいは一部アドレスがＲＡＭアドレス
と一致しかつデータバスも一致している主メモ！ｌＲＡ
Ｍを備え、前記ＲＯＭとＲＡＭのアドレス一致領域を検
出する手段と、ＣＰＵからＲＡＭに対する読取り指令と
書込み指令を強制的に逆にしこの有効無効を設定する手
段とにより、ＯＰＵ＠からの読取り指令あるいは該指令
による動作を実行する時、ＲＯＭからの出力データを前
記アドレス一致のＲＡＭ領斌に各込み可能としたことで
ある。
以下、本発明の一実施例を示す第２図回路に従がい、そ
の要部構成手段について説明する。即ち、第２図を糖１
図と比較参照して明らかな様にＲＯＭからＲＡＭへのデ
ータ転送が、わずかなノ１−ド追加のみでＣＰＵからの
所要命令数が少く、シかも転送速匿の向上をはかるもの
で前記転送が終了すればＲＯＭ側データバス２′は切離
される。
の要部構成手段について説明する。即ち、第２図を糖１
図と比較参照して明らかな様にＲＯＭからＲＡＭへのデ
ータ転送が、わずかなノ１−ド追加のみでＣＰＵからの
所要命令数が少く、シかも転送速匿の向上をはかるもの
で前記転送が終了すればＲＯＭ側データバス２′は切離
される。
第２図において、主メモリＲＡＭは例えば６４キロバイ
トの標準的メモリ容量を具備ししかも、ＲＡＭ７ドレｘ
の１０００Ｈ乃至２ＦＦＰＨｊＣ皺轟ｆる８キシバイト
はＲＯＭと共存している。この共存アドレス内に対する
ＩＰＬ動作に当り、ＲＡＭのＲＥＡＤとＷＲＩＴＥ信号
は、図の下方に示されるアンド・オア回路を経て供給さ
れる。アンド・オア回路の入力は前記信号と切替信号と
で構成され、切替信号の論理によりＣＰＵからのＲＥＡ
Ｄ／ＷＲＩＴＥとＩ’ＬＡＭにおけるＲＥＡＤ／ＷＲＩ
ＴＥが一致もしくは入れ替わるようにされる。
トの標準的メモリ容量を具備ししかも、ＲＡＭ７ドレｘ
の１０００Ｈ乃至２ＦＦＰＨｊＣ皺轟ｆる８キシバイト
はＲＯＭと共存している。この共存アドレス内に対する
ＩＰＬ動作に当り、ＲＡＭのＲＥＡＤとＷＲＩＴＥ信号
は、図の下方に示されるアンド・オア回路を経て供給さ
れる。アンド・オア回路の入力は前記信号と切替信号と
で構成され、切替信号の論理によりＣＰＵからのＲＥＡ
Ｄ／ＷＲＩＴＥとＩ’ＬＡＭにおけるＲＥＡＤ／ＷＲＩ
ＴＥが一致もしくは入れ替わるようにされる。
フリップ７０ツブＦ／ＦはＩＰＬ動作時Ｑ−１にセット
、それ以外の時はＱ−０とＴる。ＲＯＭとＲＡＭアドレ
ス検出回路は例示１０００乃至２ＦＦＦのオペレージ■
ンコード人、會〜人、Ｉからアドレス判別しアドレス一
致領域では出力側Ｃに１を出力しそれ以外のアドレスで
はＣ−０とＴる例えばＮＯＲとＥＸＯＲの回路から構成
される。
、それ以外の時はＱ−０とＴる。ＲＯＭとＲＡＭアドレ
ス検出回路は例示１０００乃至２ＦＦＦのオペレージ■
ンコード人、會〜人、Ｉからアドレス判別しアドレス一
致領域では出力側Ｃに１を出力しそれ以外のアドレスで
はＣ−０とＴる例えばＮＯＲとＥＸＯＲの回路から構成
される。
本発明のデータ転送手段は、先づＦ／ＦのＱ−１にセッ
トし、凡人Ｍに入力されるＲＥＡＤ （！：ＷＲＩＴＢ
信号を入替え、かつＲＯＭを有効としておき、そ０）抜
４Ｃ１０００〜２ＰＰＰ７ ＶｖｘヲＯＰ ＵｊＣＲＥ
ＡＤさせる。このアドレスは前記一致領域であるため０
−１が出力され、前記アンド・オア回路ではＢ側が有効
、つまり九ＡＭにはＯＰＵの読取り（ＲＦｉＡＤ ）で
あるに拘らず書込み（ＷＲＩ’ｒｌ）動作を行なう。こ
の時Ｒ□Ｍからはアクセスされた番地データがパス２に
出力されＲＡＭにも供給される◎即ちＲＯＭからＲＡＭ
へデータ転送がされることになる。従来のＯＰＵ介在方
式ではＲＯＭからデータをＲＢＡＤした後ＲＡＭＫＷＲ
Ｉ’ｌ’Ｅする二段動作が必要であるが、本発明により
ＲＥＡＤ動作のみでＲＡＭへの転送が実行されるためデ
ータ転送速度は略倍速度となる・ 前記Ｆ／ＦのＱ出力（又はＱ出力）をＲＯＭに対するＥ
ＮＡＢＬＥ信号として与えることにより■ＰＬ動作時の
みＲＯＭが有効となり、ＩＰＬ動作以外ではＦ／Ｆがク
リアされＲＯＭは無効となりメモリ空間でＲＯＭは切離
されたも同様で′ありＲ／９Ｍの影響は全くない。
トし、凡人Ｍに入力されるＲＥＡＤ （！：ＷＲＩＴＢ
信号を入替え、かつＲＯＭを有効としておき、そ０）抜
４Ｃ１０００〜２ＰＰＰ７ ＶｖｘヲＯＰ ＵｊＣＲＥ
ＡＤさせる。このアドレスは前記一致領域であるため０
−１が出力され、前記アンド・オア回路ではＢ側が有効
、つまり九ＡＭにはＯＰＵの読取り（ＲＦｉＡＤ ）で
あるに拘らず書込み（ＷＲＩ’ｒｌ）動作を行なう。こ
の時Ｒ□Ｍからはアクセスされた番地データがパス２に
出力されＲＡＭにも供給される◎即ちＲＯＭからＲＡＭ
へデータ転送がされることになる。従来のＯＰＵ介在方
式ではＲＯＭからデータをＲＢＡＤした後ＲＡＭＫＷＲ
Ｉ’ｌ’Ｅする二段動作が必要であるが、本発明により
ＲＥＡＤ動作のみでＲＡＭへの転送が実行されるためデ
ータ転送速度は略倍速度となる・ 前記Ｆ／ＦのＱ出力（又はＱ出力）をＲＯＭに対するＥ
ＮＡＢＬＥ信号として与えることにより■ＰＬ動作時の
みＲＯＭが有効となり、ＩＰＬ動作以外ではＦ／Ｆがク
リアされＲＯＭは無効となりメモリ空間でＲＯＭは切離
されたも同様で′ありＲ／９Ｍの影響は全くない。
前記実施例の説明において、ａｍＡＤとＷＩ’ＬＩＴＦ
ｔとは分離された形で示し、又論理回路もアンド・オア
回路て構成したものが示されるも、この回路は各種の肇
形がありうる。ＲＥＡＤとＷＲＩＴＥ信号が一本のもの
もあるが、この場合はＲＥＡＤがＨレベルであるとすれ
ば、強制的にＬレベル−ζ落としてやれば前記同様のメ
モリ間データ転送が実行されることになる。
ｔとは分離された形で示し、又論理回路もアンド・オア
回路て構成したものが示されるも、この回路は各種の肇
形がありうる。ＲＥＡＤとＷＲＩＴＥ信号が一本のもの
もあるが、この場合はＲＥＡＤがＨレベルであるとすれ
ば、強制的にＬレベル−ζ落としてやれば前記同様のメ
モリ間データ転送が実行されることになる。
以上、本発明のデータ転送方式によれば簡易なハード（
回路）構成で倍近い転送速度かえられることになり、こ
れを例えば８ビット−ｒイコンの工ＰＬ等オペレージ璽
ンに用いればその効果は大きい０
回路）構成で倍近い転送速度かえられることになり、こ
れを例えば８ビット−ｒイコンの工ＰＬ等オペレージ璽
ンに用いればその効果は大きい０
第１図は従来のデータ転送回路例を、第２図は本発明の
一実施例であるデータ転送回路図を示す。
一実施例であるデータ転送回路図を示す。
Claims (1)
- データバスを介してＯＰＵ、！：メモリ間のデータ転送
を行なう計算機において、ＲＯＭアドレスの全部あるい
は一部アドレスがＲＡＭアドレスと一致しかつデータバ
スも一致している主メモリＲＡＭを備え、前記ＲＯＭと
ＲＡＭのアドレス一致領域を検出する手段と、ＣＰＵか
らＲＡＭに対する読取り指令と書込み指令を強制的に逆
にしこの有効無効を設定する手段とを設け、ＯＰＵ＠か
らの読取り指令を実行する時、ＲＯＭからの出力データ
を前記アドレス一致のＲＡＭ領域に書込み可能としたこ
とを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111874A JPS5814260A (ja) | 1981-07-17 | 1981-07-17 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111874A JPS5814260A (ja) | 1981-07-17 | 1981-07-17 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814260A true JPS5814260A (ja) | 1983-01-27 |
| JPS6316779B2 JPS6316779B2 (ja) | 1988-04-11 |
Family
ID=14572315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111874A Granted JPS5814260A (ja) | 1981-07-17 | 1981-07-17 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814260A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337884A (ja) * | 1986-07-31 | 1988-02-18 | Anritsu Corp | アドレステーブル共用の信号処理装置 |
| JPH01312651A (ja) * | 1988-06-13 | 1989-12-18 | Nec Corp | 情報処理装置 |
| US5109521A (en) * | 1986-09-08 | 1992-04-28 | Compaq Computer Corporation | System for relocating dynamic memory address space having received microprocessor program steps from non-volatile memory to address space of non-volatile memory |
| JPH0652047A (ja) * | 1992-07-31 | 1994-02-25 | Nec Corp | メモリ転写方式 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306065C (zh) * | 2004-05-14 | 2007-03-21 | 中国科学院理化技术研究所 | 可控型微生物刻蚀装置 |
| WO2017098887A1 (ja) | 2015-12-10 | 2017-06-15 | 富士フイルム株式会社 | 保護層付きガス分離膜の製造方法、保護層付きガス分離膜、ガス分離膜モジュール及びガス分離装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317046A (en) * | 1976-07-30 | 1978-02-16 | Casio Comput Co Ltd | Program writing system |
| JPS5441631A (en) * | 1977-09-09 | 1979-04-03 | Casio Comput Co Ltd | Fixed program set system for control |
| JPS5645946U (ja) * | 1979-09-18 | 1981-04-24 | ||
| JPS57127259A (en) * | 1981-01-29 | 1982-08-07 | Toyo Electric Mfg Co Ltd | System for high-speed data transfer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2848583C2 (de) * | 1978-11-09 | 1982-09-16 | Degussa Ag, 6000 Frankfurt | Gußasphaltmischung |
-
1981
- 1981-07-17 JP JP56111874A patent/JPS5814260A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317046A (en) * | 1976-07-30 | 1978-02-16 | Casio Comput Co Ltd | Program writing system |
| JPS5441631A (en) * | 1977-09-09 | 1979-04-03 | Casio Comput Co Ltd | Fixed program set system for control |
| JPS5645946U (ja) * | 1979-09-18 | 1981-04-24 | ||
| JPS57127259A (en) * | 1981-01-29 | 1982-08-07 | Toyo Electric Mfg Co Ltd | System for high-speed data transfer |
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|---|---|---|---|---|
| JPS6337884A (ja) * | 1986-07-31 | 1988-02-18 | Anritsu Corp | アドレステーブル共用の信号処理装置 |
| US5109521A (en) * | 1986-09-08 | 1992-04-28 | Compaq Computer Corporation | System for relocating dynamic memory address space having received microprocessor program steps from non-volatile memory to address space of non-volatile memory |
| JPH01312651A (ja) * | 1988-06-13 | 1989-12-18 | Nec Corp | 情報処理装置 |
| JPH0652047A (ja) * | 1992-07-31 | 1994-02-25 | Nec Corp | メモリ転写方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6316779B2 (ja) | 1988-04-11 |
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