JPS5813928B2 - 計算機制御装置 - Google Patents
計算機制御装置Info
- Publication number
- JPS5813928B2 JPS5813928B2 JP53077386A JP7738678A JPS5813928B2 JP S5813928 B2 JPS5813928 B2 JP S5813928B2 JP 53077386 A JP53077386 A JP 53077386A JP 7738678 A JP7738678 A JP 7738678A JP S5813928 B2 JPS5813928 B2 JP S5813928B2
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- JP
- Japan
- Prior art keywords
- receiver
- data transmission
- transmission circuit
- control unit
- central processing
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は計算機制御装置に係り、特に伝送効率を向上し
得る伝送方式を採用した計算機制御装置に関する。
得る伝送方式を採用した計算機制御装置に関する。
従来・イアラーキシステムの計算機制御装置においては
上位制御部とこれにより監視される複数個の下位制御部
と、さらにこの下位制御部夫々に接続されている複数の
操作出力発生部を有している。
上位制御部とこれにより監視される複数個の下位制御部
と、さらにこの下位制御部夫々に接続されている複数の
操作出力発生部を有している。
これらの各部間の伝送は、上位のものが主導権を有し、
また伝送ミスを最少にするため、各部間の伝送に際して
は返送照合方式を採用している。
また伝送ミスを最少にするため、各部間の伝送に際して
は返送照合方式を採用している。
例えば、下位制御部と操作出力発生部間でデータの伝送
をおこなう場合、まず下位制御部から発生部へその旨の
指令を伝送する。
をおこなう場合、まず下位制御部から発生部へその旨の
指令を伝送する。
発生部では、指令を受けるとそのまま同一内部を返送す
る。
る。
下位制御部は、発生部から返送された内容を最初の指令
内容と同じであることを照合し、発生部へ再度伝送する
。
内容と同じであることを照合し、発生部へ再度伝送する
。
また、発生部では、この伝送された内容と最初に伝送さ
れた指令内容が同じことを照合し、同じであるとき初め
て下位制御部からのデータを受けとるようにしている。
れた指令内容が同じことを照合し、同じであるとき初め
て下位制御部からのデータを受けとるようにしている。
これは、上位制御部から下位制御部へデータ伝送する場
合も同様である。
合も同様である。
しかしながら、伝送方式として返送照合方式を採用して
いるため、伝送効率が悪いという欠点があった。
いるため、伝送効率が悪いという欠点があった。
本発明の目的は、上記欠点を除去することにある。
このため本発明では、データ伝送において、返送照合方
式をすべて採用することなく、上位制御部と下位制御部
間のテータ伝送の際には、ブロック転送を必要に応じ採
用することにより伝送効率を向上させるものである。
式をすべて採用することなく、上位制御部と下位制御部
間のテータ伝送の際には、ブロック転送を必要に応じ採
用することにより伝送効率を向上させるものである。
以下、本発明の実施例を図面を参照して説明する。
十位匍脚装置1は、複数個の下位制御装置2を監視、制
御するものでまた、夫々の下位制御装置2には操作出力
発生部3が複数個接続されており、図示しないが操作出
力発生部3には、例えばパルブの開閉を行なう操作端に
接続されている。
御するものでまた、夫々の下位制御装置2には操作出力
発生部3が複数個接続されており、図示しないが操作出
力発生部3には、例えばパルブの開閉を行なう操作端に
接続されている。
下位制御部2および操作出力発生部3は夫々複数個接続
されるものであるが、夫々1個のみを図示する。
されるものであるが、夫々1個のみを図示する。
上位制御部1は、一対のドライバー11、レシーバー1
2が下位制御部2の数に応じ設けられている。
2が下位制御部2の数に応じ設けられている。
また、これらのドライバー11、レシーバー12は共に
、非同期式データ伝送回路ART1に接続されている。
、非同期式データ伝送回路ART1に接続されている。
ART1は図示しないが、ワード単位の転送かブロック
単位の転送かを判別する機能を有するもので、この判別
した結果を供給する制御回路13に接続されており、こ
の制御回路13はブアツファメモリ14に接続されてい
る。
単位の転送かを判別する機能を有するもので、この判別
した結果を供給する制御回路13に接続されており、こ
の制御回路13はブアツファメモリ14に接続されてい
る。
また、ART1は中央処理装置CPU1およびブアツフ
ァメモリ14に接続されている。
ァメモリ14に接続されている。
CPU1は、選択スイッチ15に接続され、この選択ス
イッチ15はドライバー11、レシーバー12に夫々接
続されている。
イッチ15はドライバー11、レシーバー12に夫々接
続されている。
一方下位制御部2はCPU2を有しており、このCPU
2は、ワード単位の転送かブロック単位.の転送かを判
別する判別回路21、ART2と上位制御部1か操作出
力発生部3かを切換えるための切換回路22に接続され
ている。
2は、ワード単位の転送かブロック単位.の転送かを判
別する判別回路21、ART2と上位制御部1か操作出
力発生部3かを切換えるための切換回路22に接続され
ている。
ART2は、ドライバー23にまたアンド回路ANDを
介してレシーバー24にさらに、ドライバー25、レシ
ーバー26に接続されている。
介してレシーバー24にさらに、ドライバー25、レシ
ーバー26に接続されている。
切換回路22は、ドライバー25、レシーバー26に接
続され、またインバータ27を介してドライバー23と
アンド回路ANDに接続されている。
続され、またインバータ27を介してドライバー23と
アンド回路ANDに接続されている。
判別回路21はレシーバー24に接続されていろ。
下位制御部2のドライバー23とレシーバー24は上位
制御部のドライバー11とレシーバー12に接続されて
いる。
制御部のドライバー11とレシーバー12に接続されて
いる。
操作出力発生部3はART3、ドライバー31とレシー
バー32を有し、ART3はドライバー31とレシーバ
ー32に接続されており、このドライバー31とレシー
バー32は下位制御部2のドライバー25とレシーバー
26に接続されている。
バー32を有し、ART3はドライバー31とレシーバ
ー32に接続されており、このドライバー31とレシー
バー32は下位制御部2のドライバー25とレシーバー
26に接続されている。
下位制御部2と操作出力発生部3とのデータ伝送におい
ては、発生部3の出力がプラントを直接制御することと
なり、伝送ミスの影響が大きいため、返送照合方式でお
こなうが、上位制御部1と下位制御部2間のデータ伝送
においては伝送量が非常に多《伝送効率をあげる必要が
あり、このため、必要に応じ、返送照合方式とブロック
転送とを選択可能となし得るもので、次に上位制御部1
と下位制御部2間でブロック転送をおこなう場合を説明
する。
ては、発生部3の出力がプラントを直接制御することと
なり、伝送ミスの影響が大きいため、返送照合方式でお
こなうが、上位制御部1と下位制御部2間のデータ伝送
においては伝送量が非常に多《伝送効率をあげる必要が
あり、このため、必要に応じ、返送照合方式とブロック
転送とを選択可能となし得るもので、次に上位制御部1
と下位制御部2間でブロック転送をおこなう場合を説明
する。
上位制御部1のCPUIはデータ伝送を行なおうとする
下位制御部2に対応するドライバー11とレシーバー1
iを選択スイッチ15で選択する。
下位制御部2に対応するドライバー11とレシーバー1
iを選択スイッチ15で選択する。
また、CPUIはデータ伝送をブロック単位でおこなう
旨の指令信号をART1およびドライバー11を介して
下位制御部2へ送る。
旨の指令信号をART1およびドライバー11を介して
下位制御部2へ送る。
下位制御部2ではまず、レシーバー24で受け、判別回
路21およびアンド回路ANDに供給する。
路21およびアンド回路ANDに供給する。
判別回路21は、返送照合方式によるワード転送かブロ
ック転送かを判別し、CPU2に割込をかける。
ック転送かを判別し、CPU2に割込をかける。
CPU2は、割込が入ると、操作出力発生部3との伝送
終了後切換スイッチ22を下位制御部側に切換え切換ス
イッチ22からの出力lOIがインバータ27を介しド
ライバー23とアンド回路ANDに供給される。
終了後切換スイッチ22を下位制御部側に切換え切換ス
イッチ22からの出力lOIがインバータ27を介しド
ライバー23とアンド回路ANDに供給される。
そこ六,上位制御部1からの指令信号が下位制御部2の
ART2、CPU2に供給されANSERが送られる。
ART2、CPU2に供給されANSERが送られる。
これに従い上位制御部1は指定ワードの指令をおこない
、これを受けた下位制御部2は要求アドレスのデータを
すべて送る。
、これを受けた下位制御部2は要求アドレスのデータを
すべて送る。
上位制御部1は、レシバー12を介しART1で受ける
と、送られたデータがワード転送かブロック転送かを判
別し、ブロック転送であれば、ART1は制御回路13
を介してその旨の信号がバツファメモリ14に供給され
、CPU2が関与することな<ART2から直接バッフ
ァメモリに書込まれる。
と、送られたデータがワード転送かブロック転送かを判
別し、ブロック転送であれば、ART1は制御回路13
を介してその旨の信号がバツファメモリ14に供給され
、CPU2が関与することな<ART2から直接バッフ
ァメモリに書込まれる。
この後、CPU1は必要に応じバツファメモリ−14か
ら必要データを受けとり他の仕事をすることが可能であ
る。
ら必要データを受けとり他の仕事をすることが可能であ
る。
このようにブロック転送を行なう場合、伝送ミスを減少
させるためには、チェックサムワードとパリテイビット
を併用すれば十分減少できる。
させるためには、チェックサムワードとパリテイビット
を併用すれば十分減少できる。
上位制御部1はワード転送かブロック転送かを指令する
に最初に上位制御部1から下位制御部2への指令を゛0
0・・・・・・0″又は”1010・・・・・・10”
なとのように、データパターンを変更し、これを下位制
御部20判定回路21で゛1′のデータの数を計数し判
定その結果CPU2にワード転送かブロック転送かで割
込むものである。
に最初に上位制御部1から下位制御部2への指令を゛0
0・・・・・・0″又は”1010・・・・・・10”
なとのように、データパターンを変更し、これを下位制
御部20判定回路21で゛1′のデータの数を計数し判
定その結果CPU2にワード転送かブロック転送かで割
込むものである。
また、下位制御部2はARTが1個のみであるため、上
位制御部1からのデータ伝送指令があった場合、通常C
PU2は操作信号発生部3と制御のための伝送をおこな
っているので上位制御部1からの伝送ラインはオフされ
ておりART2でデータを判別できない。
位制御部1からのデータ伝送指令があった場合、通常C
PU2は操作信号発生部3と制御のための伝送をおこな
っているので上位制御部1からの伝送ラインはオフされ
ておりART2でデータを判別できない。
したがって前述の割込みが必要となるが、ART2を−
位制御部1用と操作信号発生部2月として夫々独立に設
ければARTで受けたデータパターンをそのまま判定に
使用できる。
位制御部1用と操作信号発生部2月として夫々独立に設
ければARTで受けたデータパターンをそのまま判定に
使用できる。
第2図、第3図は判定回路21のブロック図であり、第
2図はカウンタを使用した場合のものであり、レシーバ
ー24は直接また単安定マルチバイブレータUNIIを
介しカウンタ・デコーダ41に接続されている。
2図はカウンタを使用した場合のものであり、レシーバ
ー24は直接また単安定マルチバイブレータUNIIを
介しカウンタ・デコーダ41に接続されている。
二位制御部1のART1からの信号(第4図a参照)が
レシーバー24に直接又は単安定マルチバイブレータU
NI1を介し、カウンタ・デコーダ41に供給され、I
II又は“5”の出力がワード転送又はブロック転送と
しての信号として、CPU2に供給される。
レシーバー24に直接又は単安定マルチバイブレータU
NI1を介し、カウンタ・デコーダ41に供給され、I
II又は“5”の出力がワード転送又はブロック転送と
しての信号として、CPU2に供給される。
第3図は、時間幅として判定をするもので、レシーバー
24の出力側はUNI1とリトリガラブル単安定マルチ
バイブレータUN12に接続され、UN11、の出力側
の返転端子QとUN12の出力側の非返転端子Qがアン
ド回路AND10入力側に接続され、UNIIO回とU
NI2のQはアンド回路AND2の入力側に接続されて
いる。
24の出力側はUNI1とリトリガラブル単安定マルチ
バイブレータUN12に接続され、UN11、の出力側
の返転端子QとUN12の出力側の非返転端子Qがアン
ド回路AND10入力側に接続され、UNIIO回とU
NI2のQはアンド回路AND2の入力側に接続されて
いる。
上位制御部1のART1からの信号(第4図a参照)が
UNII,2に供給されると、UNI1,2のQの出力
信号は夫々第4図b,cとなり、AND1,2の出力信
号は夫々e,dとなる、これがワード転送又はブロック
転送としての信号としてCPU2に供給される。
UNII,2に供給されると、UNI1,2のQの出力
信号は夫々第4図b,cとなり、AND1,2の出力信
号は夫々e,dとなる、これがワード転送又はブロック
転送としての信号としてCPU2に供給される。
以上、のように本発明によれば、特にバアツファメモリ
を設けたことによりデータ伝送効率を向上させることが
できる。
を設けたことによりデータ伝送効率を向上させることが
できる。
第1図は本発明による計算機制御装置の概略ブロック図
、第2図、第3図は判定図路のブロック図、第4図は各
出力波形図である。 1・・・・・・上位制御部、2・・・・・・下位制御部
、3・・・・・・操作信号発生部、CPU1,CPU2
・・・・・・中央処理装置、ARTI,ART2,AR
T3・・・・・・非同期式データ伝送回路、11,23
,25,31・・・・・・ドライバー、12,24,2
6,32・・・・・・レシーバー、13・・・・・・制
御回路、14・・・・・・ブアツファメモリ、15・・
・・・・選択スイッチ、21・・・・・・判定回路。
、第2図、第3図は判定図路のブロック図、第4図は各
出力波形図である。 1・・・・・・上位制御部、2・・・・・・下位制御部
、3・・・・・・操作信号発生部、CPU1,CPU2
・・・・・・中央処理装置、ARTI,ART2,AR
T3・・・・・・非同期式データ伝送回路、11,23
,25,31・・・・・・ドライバー、12,24,2
6,32・・・・・・レシーバー、13・・・・・・制
御回路、14・・・・・・ブアツファメモリ、15・・
・・・・選択スイッチ、21・・・・・・判定回路。
Claims (1)
- 1 上位制御部とこれにより監視される複数の下位制御
部とこの下位制御部に複数個接続されている操作信号発
生部とを有する計算機制御装置において、上位制御部は
中央処理装置と、これに接続される非同期式データ伝送
回路と、この伝送回路に接続され下位制御部に対応して
夫々設けられているドライバー、レシーバーと、前記中
央処理装置からの信号により複数対のドライバ、レシー
バーを選択駆動する選択装置と、レシーバーからの信号
を受け非同期式データ伝送回路でワード転送かブロック
転送かを判別した結果の信号が供給される制御装置と、
この装置の出力信号により非同期式データ伝送回路から
のデータを記憶し中央処理装置に接続されているブアツ
ファメモリとを有し、下位制御部は中央処理装置と、こ
れに接続されるすくなくとも1つの非同期式データ伝送
回路と、このデータ伝送回路に接続され他端が前記上位
制御回路に接続されている一対のドライバー、レシーバ
と前記データ伝送回路に接続され他端が複数の操作信号
発生部に接続されている一対のドライバー、レシーバー
と、前記上位制御部に接続されているレシーバーを介し
供給された信号によりワード転送かブロック転送かを判
定し中央処理装置にその結果を供給する判定回路と、中
央処理装置からの信号で上位制御装置あるいは操作信号
発生部に接続されているドライバー、レシーバーを選択
する選択回路を有することな特徴とする計算機制御装置
。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53077386A JPS5813928B2 (ja) | 1978-06-28 | 1978-06-28 | 計算機制御装置 |
US06/048,071 US4254499A (en) | 1978-06-28 | 1979-06-13 | Signal transmission system in a digital controller system |
GB7921644A GB2024483B (en) | 1978-06-28 | 1979-06-21 | Signal transmission in a digital control system |
FR7916687A FR2430155B1 (fr) | 1978-06-28 | 1979-06-28 | Montage de transmission de signaux pour une installation de commande numerique binaire |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53077386A JPS5813928B2 (ja) | 1978-06-28 | 1978-06-28 | 計算機制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS555506A JPS555506A (en) | 1980-01-16 |
JPS5813928B2 true JPS5813928B2 (ja) | 1983-03-16 |
Family
ID=13632443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53077386A Expired JPS5813928B2 (ja) | 1978-06-28 | 1978-06-28 | 計算機制御装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4254499A (ja) |
JP (1) | JPS5813928B2 (ja) |
FR (1) | FR2430155B1 (ja) |
GB (1) | GB2024483B (ja) |
Families Citing this family (11)
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---|---|---|---|---|
US4454601A (en) * | 1982-02-11 | 1984-06-12 | General Signal Corporation | Method and apparatus for communication of information and error checking |
JPH0620200B2 (ja) * | 1982-10-08 | 1994-03-16 | 株式会社日立製作所 | データ通信方式 |
US4710871A (en) * | 1982-11-01 | 1987-12-01 | Ncr Corporation | Data transmitting and receiving apparatus |
JPS5990197A (ja) * | 1982-11-12 | 1984-05-24 | 富士電機株式会社 | フイ−ルド計装システム |
US4530090A (en) * | 1983-07-29 | 1985-07-16 | International Standard Electric Corporation | Telecommunications systems with user programmable features |
US4882669A (en) * | 1983-11-28 | 1989-11-21 | Canon Kabushiki Kaisha | Multi computer fail safe control apparatus |
US4635195A (en) * | 1984-09-25 | 1987-01-06 | Burroughs Corporation | Power control network using reliable communications protocol |
AT383443B (de) * | 1985-03-19 | 1987-07-10 | Elin Union Ag | Schaltungsanordnung fuer eine mikroprozessorgesteuerte fernwirkanlage |
JP2621414B2 (ja) * | 1988-09-17 | 1997-06-18 | 株式会社日立製作所 | コードレスキーボードを有する情報処理装置 |
US5142538A (en) * | 1990-04-19 | 1992-08-25 | Photonics Corporation | Link protocol for rs 232 communications |
DE10084645B4 (de) * | 1999-05-31 | 2007-09-06 | Mitsubishi Denki K.K. | Datenübertragungsverfahren |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
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US3634830A (en) * | 1969-06-13 | 1972-01-11 | Ibm | Modular computer sharing system with intercomputer communication control apparatus |
US3843834A (en) * | 1969-10-06 | 1974-10-22 | Honeywell Inc | Bidirectional line driver-receiver circuit |
US3699525A (en) * | 1970-11-27 | 1972-10-17 | Honeywell Inf Systems | Use of control words to change configuration and operating mode of a data communication system |
JPS51148339A (en) * | 1975-06-16 | 1976-12-20 | Toshiba Corp | Computer control unit |
US3995258A (en) * | 1975-06-30 | 1976-11-30 | Honeywell Information Systems, Inc. | Data processing system having a data integrity technique |
GB1495986A (en) * | 1975-11-12 | 1977-12-21 | Cii Honeywell Bull | Computer apparatus having an interface for connecting a data-processing unit to a group of working stations |
US4097695A (en) * | 1977-07-11 | 1978-06-27 | Grace Alan G V | Asynchronous addressable multiplex system |
-
1978
- 1978-06-28 JP JP53077386A patent/JPS5813928B2/ja not_active Expired
-
1979
- 1979-06-13 US US06/048,071 patent/US4254499A/en not_active Expired - Lifetime
- 1979-06-21 GB GB7921644A patent/GB2024483B/en not_active Expired
- 1979-06-28 FR FR7916687A patent/FR2430155B1/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US4254499A (en) | 1981-03-03 |
GB2024483A (en) | 1980-01-09 |
FR2430155A1 (fr) | 1980-01-25 |
FR2430155B1 (fr) | 1986-02-21 |
JPS555506A (en) | 1980-01-16 |
GB2024483B (en) | 1982-06-16 |
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