JPS58134324A - インタ−フエイス・アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の背景 本発明は、多様なビット並列フォーマットで多種の周辺
装置とデータを交換するため、入出力（Ｉｌｏ）制御装
置を適合化する回路に関する。

現在知られているＩ１０制御装置は、データの長さ及び
ホスト記憶装置のスペースを限定するプログラム可能な
Ｉ１０指令に応答して、ホスト処理システム中の周辺装
置と記憶装置との間で、各種の長さのデータ・アレイを
転送するのに適合化され得る。一般的とは、データは、
制御装置と各周辺装置の間のインターフェイスにおいて
、所定のビット並列フォーマットで相互に交換される。

しかし、そのようなフォーマットを、個々の周辺装置に
対してダイナミック・ベースで（即ち、時間的に変化さ
せて）、かつ特にＩ１０指令の監視の下で、制御装置に
よって変化させる必要があることが認識されるにいたっ
た。この必要性の基礎は、成る種の多重ＤＩ／ＤＯ動作
が制御装置の大きな柔軟性を要することにある。

従って本発明の目的は、関連した装置インターフェイス
において多様なビット並列フォーマットへダイナミック
に適合化させるためもっと柔軟性のあるインターフェイ
ス・アダプタを提供することである。本発明の付随的な
目的は、そのような適合化を、ホスト・プログラム可能
指令機能によって支配できるようにすることである。

周辺装置とホスト・プロセッサ及び制御装置マイクロプ
ロセッサとの間で同時的通信を可能とするため、データ
通信フォーマットを変化させることが必要であるが、既
知のＩ　’／　０制御装置は、このような能力を有しな
いマイ〉ロプロセツサ及び８゛− アダプタを含む。現在、この、能力の必要性が認識され
るに至った。

本発明の目的は、周辺装置とホスト・プロセッサ及びマ
イクロプロセッサとの間で各種のビット並列フォーマッ
トのデータを転送するため、プログラム可能なＩ１０指
令の監視の下で、ダイナミックに条件ずけることのでき
る柔軟性に富んだインターフェイス争アダプタを提供す
ることである。

本発明の他の目的は、この目的のため、自律的に動作し
、それによって関連したマイクロプロセッサ及びホスト
令プロセッサΦシステムの上にあるトラフィック荷重を
軽減することのできるアダプタを提供することである。

現在知られているＩ１０制御システムは、ホスト・プロ
セッサに関して高速データ転送を実行するためのサイク
ル・スチール・バス（Ｃ８Ｂ）回路とマイクロプロセッ
サとを含んでいる。ホスト・システムによって□準備さ
れた■１０指令に応答して、マイクロプロセッサはバス
回路を準備する。

次に専用の制御回路、が仕事を引継ぎ、バス回路を１・ 動作させて、所謂［す、イクル・スチール］モードでホ
スト・プロセッサと周辺装置との間でデータを転送する
。これは自律的に実行される。即ち、ホスト・プロセッ
サ又はマイクロプロセッサからの助は又は制御をそれμ
ヒ必要としない。ノ（不回路はデータを転送しているか
ら、マイクロプロセッサは他の機能（他の指令の検索及
び解釈を含む）を実行する上で潜在的自由度を有する。

この種のシステムは、Ｂｒｏｗｎその他による米国特許
４２４６６３７に開示されている。

本発明の目的は、周辺装置と前記米国特許に開示された
バス回路及び関連するマイクロプロセッサとの間で同時
にデータを転送することのできる柔軟性のある周辺アダ
プタ回路を提供することである。それによって、周辺装
置は、マイクロプロセッサ及びホスト・システムと同時
にり／りされるか、または各システムと別個にリンクさ
れ、（・くつかの独特のデータ処理動作を維持すること
ができる。

例えば、１つのそのような動作（ここで配列指標動作と
呼ぶ）において、アダプタの１部はマイクロプロセッサ
から周辺装置へ可変数のビット並列アドレス・データを
転送し、他方では、アダプタの他の部分が前記のバス回
路と周辺装置との間でデータ配列のアドレスされた部分
を同時に転送する。

この種の他の動作において、複数の周辺装置の１つを選
択するため「ポーリング」又は「走査」情報が周辺イン
ターフェイスに与えられ、データはその周辺装置とホス
トΦプロセッサ又はマイクロプロセッサとの間で転送さ
れる。この動作は、多重プロセス制御のアプリケーショ
ン（例えば、プロセスφセンサを走査し、プロセス制御
エレメントを作動させるため）、又は電話回線走査動作
などで有用な働きをする。マイクロプロセッサは、その
ような動作をオフライン（第２次）処理モードで命令し
、ホスト・プロセッサは他のデータ処理機能を実行する
ため自由度を与えられる。この態様で動作するシステム
は関連出願中に開示されている。

従って、本発明の他の目的は、１時に１つ以上のプログ
ラム可能処理システム（例えば前記のマイクロプロセッ
サ及びホスト・システム）と通信することができ、かつ
ホス）−システムによってスケジュールされマイクロプ
ロセッサによって解釈されるプログラム可能指令の制御
の下で、多様な通信モード及びビット並列フォーマット
で動作するようダイナミックに条件すけもれることので
きる柔軟性あるインターフェイス・アダプタ回路を提供
することである。

」１Ｊト宏１１ 本発明に従うアダプタ回路は、２つ又はそれ以上の別個
に制御可能なデータ処理部分を含む。これらのデータ処
理部分は、非同期的に又は時間的に協調して動作させる
ことができる。各データ処理部分は各種のビット並列フ
ォーマットに適合することができ、また２つのデータ処
理部分は、装置インターフェイス及び１２又はそれ以上
の処理システムに関して、各種の、全２重及び半２重通
信機構を支援することができ・る。これらのデータ処理
部分は、別個のデータ転送装置として動作するか、単一
の装置として並列で効果的に動作するように、処理シス
テムによって条件すけもれることができる。別個に動作
する時には、上記のデータ処理部分は、相互に関連して
いるか（例えばアドレス及びアドレスされたデータ）、
又は全く無関連の（例えば２つの異ったデータ配列）デ
ータ・セットを転送してよい。

本明細書で説明される実施例において、データ処理部分
は、前記米国特許４２４（５６３７で説明されるような
サイクル・スチール・バス及びマイクロプロセッサと通
信するように条件ずけられることができる。本明細書で
開示されるマイクロプロセッサは、主としてホスト・プ
ロセッサ及びマイクロプロセッサと同時にデータを交換
し、かつデータが装置インターフェイスで交換される時
のフォーマットを変化させるため、アダプタ及びそのデ
ータ処理部分を条件ずけることができる能力の点で、前
記米国、！！！ｊ許に開示されたマイクロプロセッサと
異なる。・上記の能力及び関連したアダブト タ動作は、本明細書で説明される多数の独特のシステム
動作に対して基礎を与えるものである。

本明細書で説明するアダプタ部分は、別個になつた初期
接続制御回路を含む。これらの回路は、各種の外部及び
内部構成において、周辺インターフェイスで接続可能で
ある。内部構成は、各種のデータ転送動作を実行しつつ
、アダプタ部分を時間的に協調して動作させる。そのよ
うな１つの動作において、アダプタ部分は、装置とホス
ト・プロセッサとの間でデータを交換している間に（ア
ダプタ及びサイクル・スチール・バス回路を介して）そ
の装置へ拡張されたビット並列インターフェイスを与え
るため、効果的に並列で動作させられる。そのような他
の動作において、例えば前記の配列指標型の動作を支援
するため、アダプタ部分は、別個ではあるが関連した配
列を周辺装置との間で転送するように動作させられる。

周辺装置と２つ又はそれ以上のアダプタの部分との間で
時間に協調したデータ転送動作を可能にするため、１つ
のアダプタの部分にある初期接続制御機構は、他のアダ
プタの部分にある初期接続制御機構へ接続されることが
できる。

アダプタ及びマイクロプロセッサは、ホスト・プロセッ
サに関していくつかの個別的モードで動作させることが
できる。それらのモードとしては、（ａ）ホスト・プロ
セッサと周辺装置との間でデータが直接に交換されるリ
アル・タイム・モード、（ｂ）周辺装置又はホスト・シ
ステムによってマイクロプロセッサへ与えられたデータ
を処理するため、マイクロプロセッサが２次処理システ
ムとして動作するオフライン・モード、（ｃ）周辺装置
とホスト・プロセッサ及びマイクロプロセッサとの間で
データが同時に転送される２重モードがある。

これらのモードを支援するため、アダプタは、データ転
送のために周辺装置をホスト・プロセッサ、マイクロプ
ロセッサ、又はこれらの双方へ同時にリンクするように
構成可能である自律的制御機構（即ち、マイクロプロセ
ッサから独立して動作し、かつ排他的にアダプタのため
に使用される制御機構）を必要とする。更に、本明細書
で説明するアダプタは、装置インターフェイスにおいて
、各種のビット並列フォーマットで（実施例においては
８．１６、又は３２ビツト）データを交換するために構
成可能である。

セクション別構造のために、アダプタはマイクロプロセ
ッサ及びサイクル・スチール・バス回路と同時に相互作
用を行うことができ、かつセクションは、分離データ交
換（８又は１６ピツトの並列単位）又は結合並列交換（
３２ビツトの単位）を処理することができる。交換され
たデータは、周辺装置とマイクロプロセッサ又はサイク
ル・スチール・バス回路との間、又はこれら双方との間
で転送されてよい（例えば、ホスト・システム及び／又
はマイクロプロセッサの中にある記憶装置に関して、異
ったデータ転送を実行するため、又は前記の配列指標動
作を実行するため）。

アダプタ回路の各セクションは、リクエスト信号及び肯
定応答信号を転送するため初期接続制御■ 機構の一体化したセットを合む。肯定応答信号を送って
いる１つのセクションの制御機構は、装置インターフェ
イス又はリクエスト信号を受取っている他のセクション
の制御機構へ接続されることができる。１つのセクショ
ンにあるリクエスト信号を受取っている制御機構と、他
のセクションにある肯定応答信号を送っている制御機構
は、装置インターフェイス又は他のアダプタにある肯定
応答信号を送っているかリクエスト信号を受取っている
制御機構へ接続可能である。このような構成において、
初期接続回路を介してリンクされた２つ又はそれ以上の
制御装置アダプタのセクションは、周辺装置及び１つ又
はそれ以−トのホスト−プロセッサに関して、単一の制
御装置では実行され得ない協調性に富んだデータ転送動
作を実行することができる。

アダプタ回路及び関連したマイクロプロセッサ及びサイ
クル・スチール・バス回路を含むＩ１０制御装置は、単
一のマルチ・チップＬＳＩカード上に一体的にパラ冬−
ジされてよく、かつホスト・プロセッサに関して独特の
装置アドレスを割当てられてよい。これによって、Ｉ１
０制御装置はモジュラ−化又は標準化されることができ
、ホスト・プロセッサ及び周辺装置は、多様なかつ時間
によって変化する構成又は静的構成へ接続されることが
できる。ダイナミックに編成可能なアダプタによって、
マイクロプロセ・ツサは、不要になるホストのソフトウ
ェア・オーバヘッドと比較して、非常に穏当なコストで
、ホスト・プロセッサから多くの異った種類の動作をロ
ードすることができる。本明細書において、多数のその
ような編成が、アダプタ回路の新規な適用例として説明
される。

実施例の説明 第１図は、本発明のアダプタが使用されてよい既知の代
表的データ処理システムを示す。このシステムはホスト
・プロセッサ１．１つ又はそれ以、トのＩ１０制御装置
２、これらＩ１０制御装置の各々がリンクされた１群の
Ｉ１０装置（周辺装置）３を含む。Ｉ１０装置は、１つ
又はそれ以上の装置制御ユニット４を介して、各制御装
置へ接続されてよい。

ホスト・プロセッサ１はＣＰＵ１ａ、メイン・メモリ１
１）１及び１つ又はそれ以上のＩ１０チャネル１Ｃを含
む。メイン・メモリ１ｂとＩ１０装置３との間でデータ
を転送するため、制御装置２がＩ１０チャネル１Ｃへ接
続されている。

各制御装置２はマイクロプロセッサ８及び自己シーケン
ス（自律的）サイクル・スチール・バス９を含む。マイ
クロプロセッサ８及びＣ３Ｂ９はホスト・プロセッサ１
とＩ１０装置６の間でデータを転送するため、分割され
た責任を有する。マイクロプロセッサ８は、バス１０及
びＣ３Ｂ９を介してホスト・プロセッサ１から与えられ
た指令を解釈し、Ｃ３Ｂ９の中にある専用の制御回路９
ａを準備する。次に制御回路９ａは、ホスト・システム
・バス１０と周辺バス１１との間で所定のフォーマット
に従ってデータを転送するため、自律的態様で（即ち、
マイクロプロセッサから独立して）Ｃ８Ｂ９を動作させ
る。更にマイクロプロセッサ８及びホスト−プロセッサ
１は、制御バス１２を介して初期制御情報、状況情報、
及びその他の制御情報を交換する。

第１図に示したシステムは、米国特許４２４６６６７に
詳細に説明されている。この米国特許に説明されたマイ
クロプロセッサは、本発明の周辺インターフェイス・ア
ダプタと効果的に通信するため、本明細書で説明するよ
うな適合化を必要と′１−る。

第２図は、本発明に従う周辺インターフェイス・アダプ
タ１８が、第１図に示されるようなシステムへ組込まれ
る態様を示す。アダプタ１８（柔軟性ファネルとも呼ば
れる）は、周辺インターフェイス・バス２ｏを選択的に
Ｃ３Ｂ９又はマイクロプロセッサ２８又はこれら双方と
接続し、かつそのようなリンクを介して、多様なビット
幅のフォーマット及び多様な通信プロトコールと共にデ
ータを転送するために、ダイナミックに構成可能である
。マイクロプロセッサによって解釈されたプログラム可
能指令に応答して（マイクロプロセッサは、Ｃ３Ｂ９及
びデータ”１、バス２１を介して、メイン・メモリ１ｂ
からそのような指令を検索する）、アダプタ制御回路１
８ａ及びＣ’ＳＢ制御回路９ａは、周辺装置とホスト・
システム又はマイクロプロセッサとの間、又はこれら双
方との間で同時にかつ自律的に可変長データ配列を転送
するため、制御バス２２．２２ｇ、２３を介して条件ず
けられることができる。

これらのデータ転送動作を設定しかつ支援するためのア
ダプタ１８及びマイクロプロセッサ２８の論理構造が、
第３図に示される。マイクロプロセッサ２８は、読取専
用メモリ（ＲＯＭ）２８ｂ及びランダム・アクセス・メ
モリ（ＲＡＭ　）　２８Ｃに含まれる命令プログラムに
よって制御される演算論理ユニット（ＡＬＵ）’２８ａ
を含む。そのようなプログラムに応答して、ＡＬＵはＲ
ＡＭに記憶されたデータを処理する。これらメモリの容
量及びＡＬＵ２８ａの内部バス幅は、マイクロプロセッ
サの効率を決定し、それによって間接的に、Ｃ８Ｂに対
してその１高速動作を開始するために必要な時間に関し
て、テ′ダブタの生産性に影響を与える。

この目的のために容易に適合可能なマイクロプロセッサ
は、インテル社が著作権（１９７９年）を有する「Ｍｅ
ｓ−ｓＯｓｓファミリー・ユーザーズ・マニュアルＪ　
（ＭＣＳ　−８０８５ＦａｍｉｌｙＵｓｅｒｓ　Ｍａｎ
ｕａｌ）に説明されたインテル８０８５Ａマイクロプロ
セツサである。このプロセッサはＲＡＭ、ＲＯＭ、ＡＬ
Ｕ、９個のアドレス可能レジスタ（６個の８ビツト・レ
ジスタ及び３個の１６ピツト・レジスタ）より成るアレ
イ、８ピット内部データ・バス、１６ピツト内部メモリ
ーアドレシング・バス、８ビツト・バスへ結合されりＩ
１０ポート、及びタイミング制御回路を含む。そのＲＡ
Ｍ及びＲＯＭメモリは、共通の１６ピツト・アドレス・
バスを共用し、かつアドレス可能な８ビツト・バイト・
ロケーションを含むように構成されている。その総容量
は６４にバイトを超えることができない（Ｋ＝１０２４
）。これは共用アドレス・バスによって可能な容量であ
る。

固有の命令セット（マシン・レベルで目的コードとして
直接に解釈可能な命令群であって、アセンブラ・プログ
ラムによって中間的処理を必要としないもの）において
、命令は、前記のファミリー・ユーザーズ・マニュアル
に説明されるように１バイト、２バイト、３バイト表現
で表わされる。

上記のマイクロプロセッサをアセンブリイ言語及びアセ
ンブラ・プログラムと共に使用する方法は、インテル社
が著作権（１９７７年、１９７８年、１９７９年）を有
する［８０８０／８０８５アセンブリイ言語プログラミ
ングＪ（８０８０／８０８５　Ａｓｓｅｍｂｌｙ　Ｌａ
ｎｇｕａｇｅ　Ｐｒｏｇｒａｍｍｉｎｇ）に説明されて
いる。しかし、このような使用法は、本発明と直接の関
連を有しない。

第６図の説明を続けると、アダプタ１日は２つの別個の
ポート部分（「０」ポート群１ｏｏ及び「１」ポート群
１０２）を含む。これらの各部分は、３２ビツト・デー
タ・バス１０４の１６ピツト部分を介して、Ｃ８Ｂとデ
ータを交換することができる。本実施例において、この
ような交換は常に１６ピツトのピット並列単位で実行さ
れる。

ポート群１００及び１０２は、それぞれ１６ピツト・バ
ス１０６及び１０Ｂを介して周辺装置と接続する「０」
及び「１」の周辺装置ポートを有する。アダプタは、８
．１６、又は３２ビツトの多様なビット並列フォーマッ
トで周辺装置とデータを交換するため、これらのポート
を動作させることができる。

更にポート群１００及び１０２は、１時に８ビツト（１
バイト）のデータを交換するため、バス１１０及び１１
２を介してマイクロプロセッサ２８へ接続される。デー
タ・バイトは、バス１１゜を介してマイクロプロセッサ
からアダプタへ直接に転送され、バス１１２を介してア
ダプタからマイクロプロセッサへ直接に転送される。バ
ス１１４は、マイクロプロセッサからＣ３Ｂ９へデータ
を転送する。これは、マイクロプロセッサをして、１６
ビツト又は３２ビツトの並列単位で、Ｃ８Ｂに含まれる
ラッチ（図示せ、ず）を介して、アダプタに関し間接的
にデータな（，１送せしめる。マイクロプロセッサは、
マイクロ１′７°ロセツサ及びＣ８Ｂとの間で、１６又
は３２ビツトのデータを１時に８ビツト宛転送するため
、ステップ・パイ・ステップ（非自律的）モードでアダ
プタ・データ通路を動作させることができ、がっ１６又
は６２ビット単位で周辺装置へデータを送るため、Ｃ８
Ｂ及びアダプタを励起させることができる。

制御ハス１１５は、マイクロプロセッサをシーケンス制
御回路１１６、ポート初期接続制御回路１１７、及び他
の周辺インターフェイス制御回路１１８へ接続される。

制御回路１１６は多状態シーケンサを含み、このシーケ
ンサは、マイクロプロセッサによって多様に条件ずけら
れた後に、状態の選択的なシーケンスを自律的に歩進す
る。制御回路１１７及び１１８は制御リンク１１９及び
１２０を介して制御回路１１６によって励起されること
ができ、かつ周辺装置インターフェイスにおいて制御線
１２１及び１２２の各セットに関して初期接続信号動−
作及び制御信号動作を実行するため、マイクロブ、゛ロ
セッサによって励起されることができる。制御回路１１
（５−１１８は、制御回路１１６によって自律的に動作
させられるか、マイクロプロセッサ２８によって直接的
に（ステップ・パイ・ステップに）動作させられる。

ポート群１００及び１０２の詳細は第４図を参照して説
明され、制御回路１１６−１１８の詳細は第５図から第
８図までを参照して説明される。

制御回路１１７及び１１８は、ポート群１００及び１０
２に関連して詳細に説明される。他の初期接続及びイン
ターフェイス信号動作に関しても詳細に説明するが、こ
れらの説明は付随的な意味でポート群１００及び１０２
の動作に関連を有するに過ぎず、これらポート群の有用
な動作に必須の説明ではない。

ここで第４図を参照すると、ポート群１００及び１０２
は３個の８ビツト・データ転送レジスタを含む。ポート
群１００はレジスタ１４０．１４１．１４２を含み、ポ
ート群１０２はレジスタ１４６．１４４．１４５を含む
。−Ｆ部にあるレジスタ１４０及び１４１は、周辺イン
ターフェイスにおいて８ビット並列データ・バス・ポー
ト１５０及び１５１に対してゲートされた出力接続を有
する。レジスタ１４６及び１４４は、周辺インターフェ
イスにおいて８ビット並列データ・バス・ポー１１５２
及び１５６に対してゲートされた出力接続を有する。レ
ジスタ１４０．１４１．１４６．１４４からポート１５
０−１５３へデータを転送するゲート群は、１５４−１
５７で表わされる。

ボー）１５０−１５３及びそれぞれのレジスタとの間に
あるバス１６０−１６３は双方向性である。データは、
出力グー）１５４−１５７を介して、レジスタからポー
トへ１時に８ビツト宛転送されることができ、かつ入力
ゲート１６４−１６７を介してポートから各レジスタへ
転送されることができる。更に、ポート１５２はゲート
１６８ヲ通るレジスタ１４４へのエントリー・ゲート通
路を有する。

バス１７０及び入力ゲート１７１及び１７２は、Ｃ８Ｂ
からレジスタ１４０へ（１７１を介して）又はレジスタ
１４３へ（１７２を介して）、データを８ビット単位で
転送させる。バス１７３及びゲート１７４及び１７５は
、Ｃ８Ｂからレジスタ１４１へ（１７４を介して）又は
レジスタ１４４へ（１７５を介して）、データ・バイト
を転蓬させる。

バス１７６及びゲート１７７及び１７８は、マイクロプ
ロセッサからレジスタ１４１へ（ゲート１７７を介して
）、又はＣ８Ｂへ（′ゲート１７８を介して）、データ
をバイト直列形式で転送させる。

レジスタ１４２はゲート入力バス１８０．１８１．１８
２を介してレジスタ１４０、Ｃ８Ｂ又はレジスタ１４６
からデータ・バイトを受取ることができる。レジスタ１
４５はゲート・バス１８６．１８４、及び１８５を介し
てレジスタ１４２、レジスタ１４１、又はレジスタ１４
４がもデータを受取ることができる。

データ・バイトは、レジスタ１４２及び１４５からＣ８
Ｂへ、バス１８６及びバス１８７の分岐バス１８８を介
して通されることができる。データは、レジスタ１４５
かもマイクロプロセッサへ、バス１８７の分岐バス１８
９を介して転送可能である。

レジスター４０はレジスター４１からデータ・バイトを
受取ることができる。レジスター４３は未使用のエント
リイ・バス１９１を有する。

本実施例において、レジスター４０−１４５に関連した
ゲートは、ボー）１５０−１５′５及びレジスタの間で
８．１６、又は３２ビツトのビット並列単位でデータを
転送し、レジスタ及びＣ８Ｂの間で１６ビツト単位でデ
ータを転送し、成るレジスタ及びマイクロプロセッサ２
８の間で８ビット単位でデータを転送するため、シーケ
ンス制御回路１１６（第３図、第５図、第６ａ図乃至第
６ｄ図）の制御の下で選択的に動作させられる。多くの
マイクロプロセッサは８ピツトのバス構造を有し、ホス
ト・システムとして有用なより大型のプロセッサ（例え
ばＩＢＭシリーズ／１）は１６．１ ビット・バス構造を有するので、上記の点は特に５．２
”。

好都合である。

Ｃ８Ｂ及びアダプタは１６ビツト幅のインターフェイス
を有し、かつそれぞれ専用の制御回路の下で自律的に動
作することができるので、それらは、マイクロプロセッ
サが各バイト転送で関与しなくてはならない場合よりも
早く、ホスト及び周辺装置の間で、可変長のデータ・レ
コードを協力して転送することができる。更に、アダプ
タの自律的制御回路は８．１６、又は３２ピツ′トの装
置フォーマットと適合するため、ホスト及びマイクロプ
ロセッサによってダイナミックに条件スケラれることが
できるので、Ｃ８Ｂ及びアダプタは大きい柔軟性をもっ
て相互に作用し合うことができる。自律的アダプターフ
ォーマットは、連鎖可能な指令又は装置制御ブロック（
ＤＣＢ）の配列より成るプログラムを介してプログラム
可能である。

これらのプログラムは、ホストの監視ソフトウェアによ
って順序正しく実行するためにスケジュールされること
ができる。Ｃ８Ｂはマイクロプロセッサ２８へ双方向的
に連結されるので（１７６，１７８の経路を介してデー
タ・バイトを受取り、かつ１８１．１４２．１８３．１
４５．１８７．１８９の経路を介してデータ・バイトを
送るため）、ＣＳ　Ｂ　＆ｊ、ホスト及びマイクロプロ
セッサ−システム中のメモリの間で指令及び恣意的長さ
のデータ・セットを転送するため、自律的に動作される
ことができる（ホストΦインターフェイスでは１時に１
６ビツト、マイクロプロセッサ−〇インターフェイスで
は１時に８ピツトの転送）Ｑ動作において、マイクロプ
ロセッサ２８は、ホスト・プロセッサ１から検索された
ＤＣＢ配列中に限定された指令を解釈し、かつ「高速」
指令に応答して、種々のバイト長を有するデータ・セッ
トを自律ベースに基いて高速で転送するため、Ｃ８Ｂ及
びシーケンス制御回路１１６をセット・アップする。シ
ーケンス制御回路１１６０条件すけば、そのような転送
が種々のビット並列装置インターフェイス・フォーマッ
ト（８，１６、又は３２ビツト）で転送されることを可
能にする。このような自律モードの動作において、ポー
ト１５０−１５３及びレジスタ１４０．１４１．１４３
、及び１，４４の間にあるゲートは、周辺装置との間で
８．１６、又は６２ピツトのビット並列フォーマットで
データを転送するように動作させられ、これらレジスタ
とＣ８Ｂ及びレジスタ１４２及び１４５との間にあるゲ
ートは、Ｃ８Ｂを介してホスト・プロセッサとの間で同
じデータを１６ピツト・フォーマットで転送するように
動作させられる。

更に、マイクロプロセッサは、非自律（ステップ・バイ
・ステップ）モードでアダプタを制御して、マイクロプ
ロセッサ及び周辺装置の間でデータを転送するため（１
時に８ビツト宛）、ＤＣＢ及び他の指令機能の制御の下
で動作することができる。更にマイクロプロセッサは、
Ｃ８Ｂ、アダプタ及び周辺装置を反復的に条件すげて、
８．１６、又は６２ビツトの単一の転送を実行するため
、上記の如く動作することができる。

アダプタの制御を過度に複雑に又は誤り易くすることな
く多様かつ顕著°゛に有用な自律的モードの動作を可能
とするため、’　、’＊発明は次に説明するよ佳■ うな８つのモードでのみ１作させられる。しかし、当業
者にとって、他のモードも容易に実行可能であることが
認められるであろう。

使用される自律モードとしては、単方向８ビット書込み
（Ｕ／８Ｗ）、単方向１６ビツト書込み（Ｕ／１６Ｗ）
、単方向８ピット読取り（Ｕ／８Ｒ）、単方向１６ビツ
ト読取り（Ｕ／１６Ｒ）、双方向１６ビツト書込み（Ｂ
／１６Ｗ）、双方向・１６ビツト読取り（Ｂ／１６Ｒ）
、双方向３２ビット書込み（Ｂ／３２Ｗ）、及び双方向
３２ビット読取り（Ｂ／３２Ｒ）が可能である。これら
のモードにおいて、アダプタ及び専用の制御回路によっ
て自律的に実行される動作は、次の表に要約されている
。

− に　寸　　、い　屁　　　　　１　セ　ｈＪＴｈ　　如
　件　＼　ｂ　←Ｔ　Ｌ−ｆ　整Ａに　　セ坤Ｐ促Δρ レジスタ１４０−１４５の個々のステージは、周知の極
性保持ラッチ回路を使用して構成するのが望ましい。こ
れらの回路は、そのクロッキング（ゲーテング）入力が
連続的にアクチブに保持されている時、その入力と出力
との間でデータを連続的に通すように設計される。従っ
て、これらのレジスタは、Ｃ８Ｂとポートとの間の記憶
ラッチ又はゲーテング・エレメントとして使用される。

自律モード動作に関する時間節減の利点は、次のような
例を青票することによって理解される。

１６ピツト単方向書込モード（Ｕ／１６Ｗ）において、
レジスタ１４０及び１４１のクロッキング入力、及び関
連した通路ゲートが動作させられ、Ｃ８Ｂからポート１
５０及び１５１へ、事実上連続した１６ビツト幅の信号
伝導通路が形成される。

１６ビツト双方向書込モード（Ｂ／１６Ｗ）の場合、Ｃ
８Ｂ及びポート１５２及び１５３の間に同じ動作がとら
れる。従って、これらのモードにおいてＣ８Ｂによって
与えられた各１６ビツト単位のデータは、それぞれの装
置インターフェイス・ポートへ直ちに送られ（通路伝導
遅延を無視する）、周辺装置に対する即時のデータ付与
を潜在的に可能にする。

１６ピツト単方向及び双方向読取モード（Ｕ／１６Ｒ及
びＢ／１６Ｒ）において、レジスタ１４２−１４５及び
関連した通路ゲートのクロック入力は、ポート１５２及
び１５３からＣ８Ｂへ逆方向に同様な１６ビツト並列信
号伝導効果を連続的に与えるように動作させられる。こ
のモードにおいてポート１５２に与えられたデータは、
何らクロック遅延を生じることなく、レジスタ１４３及
び１４２を通ってＣ８Ｂへ順次に送られ、ポート１５３
へ与えられたデータは、遅延を生じることなく、レジス
タ１４４及び１４５を通ってＣ８Ｂへ順次に送られる。

８ビツト単方向書込モード（Ｕ／８Ｗ）において、Ｃ８
Ｂインターフエイスにあるそれぞれの１６ビツト・デー
タ（ワード）は、レジスタ１４１でデータをラッチする
ことなく、２つのステージでポート１５０へ送られる。

最初のデータ中パイ、トはＣ８Ｂからポート１５０へ直
接にレジスタ１４０を通って転送され、第２のバイトは
、Ｃ８Ｂからポート１５０ヘレジスタ１４１及び１４０
を介して転送される。それによって、第２のデーターバ
イトは、Ｃ８Ｂからポート１５０へ、レジスタ１４１で
ラッチによる「途中下車」を生じることな（流れる。こ
の動作は、後に説明するように、シーケンス制御回路１
１６における論理を維持しかつ単純化する基礎になる。

６２ビット双方向動作において、１６個のデータ・ピッ
トはアダプタ・レジスタにラッチされ、その間、他の１
６ピツトはフェッチ又は転送されつつある。６２ピット
書込動作（Ｂ／３２Ｗ）において、Ｃ８Ｈによって与え
られたそれぞれの１６ビツト・データ・ワードはレジス
タ１４０，１４１の対及びレジスタ１４３．１４４の対
へ交互に印加される。レジスタ１４′０．１４１０対へ
印加されたワードはそこにラッチされかつ保持されるが
、その間に、次のワードがレジスタ１４５．１４４０対
へ与えられ、ゲートを通される。従つて、レジスタ１４
０．１４１にラッチされたデータと、レジスタ１４６．
１４４を通されたデータとは、６２ビツトの並列データ
群としてポート１５０−１５３へ同時に現われることに
なる。

オフライン処理モードにおいて、ホストの監視ソフトウ
ェアに最少の負担しかかけないで、ホスト・システムと
アドレスされた周辺装置との間で、全２重データ通信リ
ンクを効果的に確立して、読取動作及び書込動作を効果
的に維持するため、マイクロプロセッサによって１６ビ
ツト単方向モードを使用することができる。このような
動作において、マイクロプロセッサは、ホストＤＣＨに
よって起動された後、ＤＣＢによって指定された２次指
令リストに含まれる副指令を解釈する。これらの副指令
は、ホスト・システム及び周辺装置にある別個のデータ
・スペースに関して、１６ピツト書込及び１６ビレト読
取のデータ転送を多様に限定する。それぞれの書込転送
について、マイクロプロセッサはＣ８Ｂ及び周辺装置を
準備し、シーケンス制御回路１１６をモードＵ／１６Ｗ
ヘセソトし、シーケンス制御回路を能動化してＣ８Ｂか
ら「０」ポート群への転送を完了させる。それぞれの読
取転送について、マイクロプロセッサは同じ手順に従う
が、マイクロプロセッサはモードＵ／１６Ｒをセットし
て、「１」ポート群を介して周辺装置からＣ８Ｂへデー
タが通過するようにする。個々の読取転送及び書込転送
は同時に実行することができず、それらはインタリープ
される。

そしてマイクロプロセッサの適当なプログラミングによ
り、周辺装置、マイクロプロセッサ、及びホスト・シス
テムの資源に関して、最少の競争状態を生じるようにす
ることができる。

「１」ポート群を介してのみ動作することのできる１６
ピツト高速双方向動作Ｂ／１６ｗ及びＢ／１６Ｒは、前
述した配列指標モードの動作を実行するため、「０」ポ
ート群を通してマイクロプロセッサによって命令された
配列アドレシング動作と協調させることができる。この
モードにおいて、「１」ポート群におけるデータ転送活
動に関連したポート初期接続機能は、「０」ポート群初
期接続及び必要なマイクロプロセッサ動作と協調させら
れてよい。

次に第５図、第６ａ図、第６ｂ図、第６Ｃ図を参照して
、制御回路１１６．１１７を説明する。

先ず第５図を参照すると、制御回路１１６は自律制御ラ
ッチ３０１、初期接続能動制御回路６０２、及びデータ
通路ゲート制御回路６０５を含む。

これら回路の詳細は第６ａ図及び第６ｂ図に示される。

更にシーケンス制御回路１１６は、第６図に示されるポ
ート初期接続制御回路１１７及び周辺インターフェイス
制御回路を含む。制御回路１１７の詳細は第６Ｃ図に示
される。制御回路１１８の詳細は本発明と直接の関連を
有しない。

初期接続能動制御回路３０２は、Ｃ８Ｂ中のバイパス転
送制御回路３０４とインターフェイスする。アダプタの
データ・レジスタは、Ｃ８Ｂ中のサイクル・スチール・
データ・レジスタ（Ｃ８ＤＲ）３０５とインターフェイ
スする。バイパス転送制御回路３０４とレジスタ３０５
は、米国特許４２４６６３７の第２ａ図に示され、転送
回路３０４の詳細は上記米国特許の第１１図に示される
。

書込データ・バス３０６は本願添付第４図のバス１７０
及び１７６に対応する。読取バス３０ンは同じく第４図
のバス１８６及び１８８に対応する。出力データ・バス
３０８は同じく第４図のバス１８１に対応し、入力デー
タ・バス６０９は同じく第４図のバス１７６に対応する
。レジスタ３０５は高バイト部分及び低バイト部分を含
み、これらの各々は１６ビツトを並列にアダプタへ与え
、かつアダプタから並列に１６ビツトを受取る。レジス
タのこれらの部分は、第５図では詳細に示されない。し
かし、これらの各部分に関連して高バイト部分ル（ｆｕ
ｌｌ）線６１０及び低バイト部分ル（ｆｕｌｌ　）線６
１１が設けられている。これらの線は、初期接続能動制
御回路６０２へ、データ・バイトの受取り又は転送に関
してＣ８Ｈの準備状態を示す。　　　　　　　　□ 他の初期接続線３１２−３１５は、アダプタとＣ８Ｂと
の間でデータの移動を制御する。線３１２及び６１３は
、読取動作の間に使用され、レジスタ３０５の高及び低
部分へデータを転送するため、アダプタにおけるデータ
の可用性を知らせる。

線３１２はＣ３ＤＲ高バイト・ロード線であり、線６１
３はＣ３ＤＲ低バイトφロード線である。

線３１４及び３１５は、書込動作に関連して使用され、
データがアダプタへ転送された後、レジスタ６０５の高
バイト部分及び低バイト部分をクリアするために使用さ
れる。線６１４はＣ３ＤＲ高バイト・クリγ線であり、
線３１５はＣ３ＤＲ低バイト・クリア線である。

データ・バス６０８及び３０９の外に、マイクロプロセ
ッサはアダプタに対する制御情報バス３１６を有する。

バス３１６は、初期接続能動制御回路５０２で終端する
分岐バス５１７と、自律制御ラッチ３０１で終、端する
分岐バス６１８と、デ゛１１１ −タ通路ゲート制御回路（データ通路選択制両回路）６
０３で終端する分岐バス３１９と、周辺イ―。

ンターフエイス制御回路１１８で終端する分岐バス６２
０と、ポート初期接続制御回路１１７で終端する分岐バ
ス３２１とを有する。これらの分岐バスを通して与えら
れる信号の宛先及び機能は、第６ａ図乃至第６Ｃ図を参
照して詳細に説明される。

自律制御ラッチ３０１は出力線３２２を有するオン／オ
フ・ラッチを含む。このラッチは、自律制御モードと非
自律制御モードとを識別する。自律モードにおいて、他
の自律制御ラッチによってバス３２３−３２６に与えら
れた信号は、制御回路３０２．３０６．１１７．１１８
の動作状態を決定する。非自律モードにおいて、制御回
路６０２．６０３．１１７．１１８は直接マイクロプロ
グラム制御の下で動作を実行するため、バス３１６−３
２１を介してマイクロプロセッサによって制御可能であ
る。

動作において、マイクロプロセッサは最初自律制御ラッ
チをオフ（非自律）状態ヘセットし、直接制御の下で、
装置インターフェイスに関して装置選択及び状況通信動
作を実行するため、アダプタ制御回路を動作させる。も
しマイクロプロセッサが、マイクロプロセッサのメモリ
と周辺装置との間で低速データ転送を実行することを望
むならば、それはデータ転送を実行するため２つのオプ
ションを有する。それは、マイクロプロセッサ及びポー
ト１５０及び１５２（第４図）の間でデータ・バイトを
転送するため、アダプタ・ゲート（第４図）を非自律モ
ードで直接に動作させるか、又は各８ビツト転送のため
に周辺装置を準備して、８バイト転送が制御回路によっ
て完了されたことを示す信号がマイクロプロセッサによ
って受取られるまで、自律状態ラッチをオンにして、適
当なモード状態（Ｕ／８Ｗ又はＵ／８　Ｒ）をセットす
ることができる。更に、マイクロプロセッサは、アダプ
タが自律的に制御されている間、自律制御ランチ３０１
を選択されたモード状態に維持して、任意の長さのデー
タ・バイトより成るストリームが、マイクロプロセッサ
と周辺装置との間を転送されるようにすることができる
。またマイクロプロセッサは、周辺インターフェイス制
御回路１１８で与えられた条件を検査することによって
、動作を終了させるため直接制御を実行することができ
る。

もしマイクロプロセッサが、Ｃ８Ｂと周辺装置との間で
高速データ転送を設定したいと望むならば、それは自律
制御回路をオン状態及び適当なフォーマット・モードへ
条件すけ、次いでＣ８Ｂ及び周辺装置が自律的アダプタ
制御の下でデータを交換している間、他の動作を実行す
る。このモードにおいて、マイクロプロセッサは、最後
のバイト転送（バイト−カウントはゼロに等しい）を示
すＣ８Ｂからの信号（図示せず）、又は動作の終了を必
要とする装置条件又はタイミング条件を示す制御回路１
１８への信号（図示せず）げよって、動作を終らせるよ
うに導かれる。更にマイクロプロセッサは、もし必要な
らば、データ転送動作の、１．′ 間に制御回路１１８を通して間欠的に周辺装置へ・′。

質問する。前述したように、これらの自律モード□、お
いア、Ｃ８Ｂ肝晶、ｆ、よ、フイ、。

プロセッサによって解釈された高速指令によって限定さ
れる長さの可変長データ・レコードを交換するように動
作するか、又は前述したプログラム可能オフライン・モ
ードにおいて、マイクロプロセッサによって解釈された
２次指令と連係して８．１６又は３２ビツトの個別的転
送を実行するように動作する。

第６ｂ図には、自律モード制御回路及び関連したマイク
ロプロセッサ入力が一般的に３４０で示される。Ｃ８Ｂ
と初期接続情報を交換するアダプタ制御回路は、第６Ｉ
Ｌ図の６４１で総括的に示される。装置ポート初期接続
機能を能動化するアダプタ制御回路は、第６Ｃ図の６４
２で総括的に示される。第４図のレジスタ３４０−５４
５に関連したデータ・ゲート回路を能動化するアダプタ
制御回路は、総括的に第６ｃ図の３４３で示される。

装置ポート初期接続機能を命令するアダプタ制御、°□ 回路は、総括的に第６ｄ図の３４４で示される（この制
御回路は第λ”−図の制御回路１１７に対応すう、。　
　　“。

第６ｂ図に示されるように、「自律モード制御回路及び
マイクロプロセッサ人力Ｊ３４０（以下、自律制御回路
５４０という）は、°自律制御ラッチ６０１（第５図参
照）と、８つの自律モードＵ／８Ｒ−Ｂ１５２Ｗの出力
６５０ａを有するデコード回路５５０とを含む。自律制
御ラッチは、マイクロプロセッサ・デコーダ出力６１６
ａからの信号によってセットされかつクリアされる。デ
コーダ出力の１つはオン／オフ・ラッチをセットする。

オン状態ヘセットされると（線３２２がアクチブ）、オ
ン／オフ・ラッチはデコード回路３５０を能動化して、
他の３つのモード・ラッチから受取られた入力の関数と
して、８つの出力３５０ａの１つをアクチブにする。上
記入力の１つは読取動作及び書込動作（Ｒ又はＷ）を識
別する。他の２つの入力は、単方向の８又は１６ビツト
動作と、双方向の１６又は６２ピット動作を識別する。

従って、もしマイクロプロセッサがオン／オフ・ラッチ
をオン状態ヘセットし、かつＲ（読取）動作を設定し、
かつＵ７／８条件を設定すれば、出力３５０ａの最上部
の線Ｕ／８Ｒが能動化される。もしマイクロプロセッサ
がＷ（書込）動作及びＢ／３２条件を設定すれば、出力
３５Ｏａ中の最下部の線Ｂ／３２Ｗが能動化される。

出力６５０ａは、ケーブル６５１及び６５２を介して、
第６＆図及び第６ｂ図の他の論理回路へ延長される。同
じ出力は、ケーブル３５３及び３５４を介して第６Ｃ図
の論理回路へ延長される。

また同じ出力は、ケーブル３５１．３５６．３５５を介
して第６ｄ図の論理回路へ延長される。制御回路３４１
−３４４の論理エレメントに対するマイクロプロセッサ
直接制御接続線（ｍｐｌ−ｍｐ２７）は、線３１６を介
して制御回路６４１−３４４へ連結される。これらの接
続線は、マイクロプロセッサ制御メモリのデコードされ
た出力機能を表わす。

ここで第６ａ図において、Ｃ８Ｂとアダプタとの間にあ
る初期接続インターフェイス６６０を参照すると、サイ
クル・スチール・データ・レジスタ３０５（第５図）の
高及び低バイト部分の占拠状態を示す線３１０及び３１
１は、ＡＮＤゲート３６２及び６６３へ延長される。Ａ
ＮＤゲート３６２及び３６３は、レジスタ３０５の高及
び低部分をクリアするため、線３１４及び３１５上に出
力を発生する。これらのゲートは、高及び低バイト部分
のフル状態を示す線３１０及び３１１上の信号によって
準備され、入力線６６４及び３６５上に能動信号が現わ
れる時動作する。線３６４及び６６５は、Ｃ８Ｂからレ
ジｌ’　１４０及び１４１、又は１４３及び１４４（第
４図）へデータ・ワードがゲートされることに関連して
いる論理条件に従って、ＯＲゲート３６６及び３６７を
通して能動化される。ＯＲゲート３６６によって発生さ
れた能動信号はアダプタ高バイト・ロード信号であり、
ＯＲゲート３６７によって発生された能動信号はアダプ
タ低バイト・ロード信号である。

これらの能動信号を発生する論理回路６６８は後に説明
する。

線３１０及び５１，１は、制御回路３４２のＯＲゲー）
３７２（第６ｃ図）へ延長される（線６７０及び３７１
）。更に線′５１０及び３１１は論理回路３７６（第６
ｂ図）へ延長される（線６７４及び６７５）。論理回路
３７６は、線３７７及び３７８上にレジスタ３０５上に
フル又は空の条件を表示し、また線３７９及び３８０上
にレジスタ３０５の低及び高部分の空の条件を表示する
。更に線３７７−５８０は、第６Ｃ図の制御回路６４２
の論理エレメント部分へ延長される。

第６ａ図のラッチ４００及び４０１は、論理回路４０２
及び４０３と共同して、トラブル又は単一ビット２進カ
ウンタとして動作する。これらのラッチは、Ｕ／８及び
Ｂ／３２モードにおける部分転送動作と関連して状態を
変える（トグルされる）。ラッチ４００及び４０１は、
ファネル・データ通路回路の部分に関して、高ポインタ
及び低ポインタとして使用されるＱ及び４の出力を有す
る。各ラッチの４出力は、各ラッチのＤ入カへフ、イー
ドバックされ・る。従って、ラッチのＣＫ大入力パルス
が与えられる度に、ラッチ状態が反転され、Ｑ及び４出
力め、状態が反転される。

Ｌ ８ピット単方向書込動作の間、論理回路４０２は、制御
回路３４４（第６ｄ図）によって制御されるポート０初
期接続完了（０完了）信号の能動化に従って、［ファネ
ル・バイト・ポインタ１ランチ４００を、その高及び低
状態（、Ｆ　Ｂ　Ｐ高及びＦＢＰ低）へ交互にトリガす
る。０完了信号は、線４０４を介して論理回路４０２へ
印加される。

単方向８ピット読取動作が実行されている竺、ラッチ４
００は、ポート１初期接続完了（１完了）信号が線４０
らを介して制御回路３４４から受取られる時、高及び低
状態を切換える。従って、８ピット書込動作の間にポー
ト１５０（第４図）で完了されるバイト転送について、
ラッチ４００の状態は反転される。それによって、ラン
チ４００は、レジスタ１４０及び１４１（第４図）から
ポート１５０へのバイト転送と関連して、奇／偶バイト
・カウンタとして効果的に動作する。同様に、８ビット
読取動作の間、反対方向に転送される各バイトについて
（周辺装置からポート１５２へ）、ランチ４００の状態
が反転され、ランチ４００は、ポート１５２かもレジス
タ１４６及び１４４（第４図）へのバイト転送に関して
、奇／偶バイト・カウンタとして動作する。

同様に、ラッチ４０１は、３２ビツト双方向モード・ト
ランザクションに関し、ワード（１６ビツト）転送のた
めの奇／偶カウンタとして動作する。その出力は、ファ
ネル・ワード・ポインタ「高Ｊ及び「低」表示信号（Ｆ
ＷＰ高及びＦＷＰ低）である。ワードが「０」ポート群
又は「１」ポート群インターフェイスを横切って転送さ
れる度に、ＯＲ回路４０８（第６ａ図）の出力で発生さ
れた信号が線４０９を介して論理回路４０３へ印加され
、ラッチ４０１はその状態を反転させられる。

３２ビツトの各トランザクションにおいて、３２ビット
並列項目のワード部分がインターフェイスに与えられる
度に、別個の０完了信号及び１完了信号が戻される。従
って、ラッチ４０１はそれぞれの３２ビツト転送につい
て２回トグルされる。

１回は、０ポ一トΦワード部分がレジスタ１４０及び１
４１にラッチされる時であり、（書込み又は読取りトラ
ンザクションのいずれかについて）、もう１回は、１ポ
ート・ワード部分がラッチ１４３及び１４４を通される
時である（読取り又は書込みのいずれかについて）。ラ
ッチ４００及び４０１の出力は、制御回路３４２（初期
接続能動論理回路）（第６Ｃ図）、制御回路３４１（Ｃ
８Ｂ初期接続インターフェイス論理回路）、及び制御回
路３４３（データ通路ゲーティング論理回路）を制御す
るために使用される。

制御回路３４１（第６ａ図）は、線３１２及び３１３の
能動化に関連したＯＲ回路４２０及び４２１、ＯＲ回路
４２０及び４２１の能動化を制御する４個のＡＮＤ回路
より成る群４２３、ＡＮＤ回路群４２３の上から３番目
のＡＮＤ回路を準備するＯＲ回路４２４を含む。ＯＲ回
路４２０がＡＮＤ回路群４２３の上から６つのＡＮＤ回
路の１つによって条件ずけられると、それは線６１２を
能動化する。これが生じるのは、読取動作が６２ビツト
ゆフォーマットで実行されており、かつ完了表示信号が
ポート０又は゛（ｍ、に関して与えられた時、又は８ビ
ット読取動作が実行されており、かつラッテ４００がＦ
ＢＰ高状態ヘセットされ、かつ完了表示信号がポート１
に関して到着した時、又は１６ピツト読取動作が実行さ
れており、かつ完了表示信号がポート１に関して到着し
た時である。ＯＲ回路４２１は、線３１６を能動化する
ため、ＡＮＤ回路群４２３の最上部のＡＮＤ回路及び下
方のＡＮＤ回路の２つによって条件ずけられる。それは
、１６ピツト読取動作が実行されており、１完了信号が
与えられる時、又は８ビット読取動作が実行されており
、ラッチ４００が低状態ヘトグルされ、かつ１完了信号
が与えられた時である。従って、線３１２及び３１３が
能動化されるのは、データの１ワード（１６ピツト）が
読取動作の間に装置ポート・インターフェイスからＣ８
Ｂへ転送される時である。６２ビツト群の２つのワード
部分が、それぞれ第４図に示される０及び１ポート・レ
ジスタを通される時、線６１２及び３１３は３２ピ゛ッ
ト読取動作の各々の間に２回動作させられる。ン 制御回路３４２（第６ｃ図）はＯＲ回路４３０．３つの
ＡＮＤ回路を含むＡＮＤ回路群４６１、ＡＮＤ回路とＯ
Ｒ回路の群４３２を含む。これらの回路は線４３３を介
して０ポ一ト初期接続回路（第６ｄ図）を条件ずける。

更に制御回路３４２は、線４３７を介して１ポ一ト初期
接続回路を能動化するＯＲ回路４３４、ＡＮＤ回路の群
４３５、論理回路４３６を含む。能動パルスが線４３３
上に現われる時（第６Ｃ図）、ラッチ４６８がセットさ
れる（第６ｄ図）。能動パルスが線４３７上に現われる
時、第６ｄ図のラッチ４６９がセットされる。回路４３
０−４５２は、次の条件の１つが生じた時、ラッチ４３
８をセットする。それは、高ワード・ポインタ条件がラ
ッチ４０１でセットされ（ＦＷＰ高）、かつＣ３ＤＲが
空であり、かつ６２ビツト読取動作が実行されている時
、又は、Ｃ３ＤＲがフルであり、３２ビツト書込動作が
実行されている時、又はＣ３ＤＲのいずれかのノ（イト
部分がフルである間（ＯＲ回路３７２によって示される
）、８ビット書込動作が実行されている時、又は１６ビ
ツト書込動作が実行されており、かつＣ３ＤＲがフルで
ある時である。

回路４３４−４３＋５は、次の条件の１つが満足させら
れた時、線４３７を介してポート１初期接続回路を能動
化する。（−）　　ラッチ４０１が低状態ヘセットされ
、かつ３２ビット読取動作が実行されている間にＣ３Ｄ
Ｒが空になるか、３２ビツト書込動作が実行されている
間にＣ３ＤＲがフルになった時。（ｂ）８ビット読取動
作が実行されている間にＣ３ＤＲのいずれかのバイト部
分が空になった時。（ｃ）１６ピツト読取部分が実行さ
れている間にＣ３ＤＲが空になった時。（ｄ）１６ビツ
ト書込動作が双方向モードで実行されている間にＣ３Ｄ
Ｒがフルになった時。

前述したように、０及び１ポ一ト能動機能は、ラッチ４
３８及び４６９をセットする（第６ｄ図）。

これらのラッチは、次のようにして、周辺装置と初期接
続信号を交換するため、制御回路６４４を準備する。ラ
ンチ４３８のセットはＡＮＤ回路４５０を準備する。装
置リクエスト信号が、ポート０に関連したリクエスト線
４５１上で上昇した時、ラッチ４°５２は、その司出力
がＡＮＤ回路４５０を能動化する状態ヘセットされる。

これによって、ラッチ４５３は、そのＱ出力がアクチブ
になる状態ヘセットされる。その後暫くして、ラッチ４
５３及び４５４へのローカル・クロック入力によって決
定されたところに従い、ラッチ４５４は、その４出力が
アクチブになる状態へ条件ずけられる。

これは０完了線４５５をアクチブにする。この線は、Ｏ
Ｒ回路４０８及び第６ａ図に示される他の論理回路を通
してフィードバックされ、Ｃ８Ｂインターフエイスにお
ける関連した初期接続回路及び関連した「ファネル・バ
イト及びワード・ポインタ・トグル動作」に影響を与え
る。同時に、０完了線はランチ４６８をクリアし、ＡＮ
Ｄ回路４５００条件ずけを解いて、ラッチ４５３及び４
５４の状態が変化することを防止する。

同様に、ラッチ４６９がセットされ、かつ通路４６０．
４６１を通して１装置リク工スト信号が；に 与えられると、ラッチ４６２に４能動状態が生じる。こ
れはＡＮＤ回路４６６、ラッチ４６４及び４６５を順次
に動作させ、線４６６上に調時された肯定応答パルスを
発生し、かつ通路４６７．４６８を通して１完了信号を
発生する。この信号は、第６ａ図の制御回路３４１及び
「バイト及びワード・トグル機能回路」へフィード・バ
ックされる。

制御回路３４４の特徴は、３２ビット転送動作において
、０肯定応答機能を１リク工スト機能と結合するため、
スイッチ４８０が能動化されることである。０及び１ポ
一ト能動機能は、時間的に相互に接近して実行され、３
２ビット並列転送が早期に完了するとともに、関連した
０及び１完了機能が早期に解放されることが可能になる
。こρ動作モードにおいて、周辺装置は０装置リク工ス
ト信号のみを与え、線４６６を介して１肯定応答信号の
みを受取る。そして、０肯定応答線４８１及び１装置リ
クエスト線４６０は、装置ポート・インターフェイスか
ら効果的に切離される。

他の特徴は、配−〇指標モードにおいて、スイン、し チ４８２は１肯定応答信号を線４８３へ転送し、同時に
スイッチ４８４は０装置リクエスト線４５１とラッチ４
５２への論理入力との間の通路を中断することである。

従って、配列指標動作の間に１肯定応答信号が現われる
度に、０装置リク工スト信号が自動的に上昇させられ、
それによって配列アドレス転送のためのΩポート初期接
続回路が能動化される。線４８乙の延長線４８５はマイ
クロプロセッサにアクセスすることができ、ポート０に
関連したデータ通路（レジスタ１４０．１４１を含む）
を通して配列アドレスが転送されることを、マイクロプ
ロセッサへリクエストする。このようにして、１６ビツ
ト双方向モードにおいて、周辺装置との間の情報転送が
、レジスタ１４３及び１４４（第４図）を含む１ポ一ト
回路を通して実行されることと並列に、配列アドレスが
ポート０から周辺装置へ与えられる。

更に第３図に示される制御回路の特徴は、マイクロプロ
セッサ２８から第６ｂ図、第６Ｃ図、第６ｄ図のケーブ
ル３１６を介して送られるデコードされたマイクロプロ
グラム制御信号ｍｐｌ−ｍｐ２７が、マイクロプロセッ
サが全てのアダプタ動作の上でステップ・パイ・ステッ
プの直接制御を実行し、それによって周辺装置とマイク
ロプロセッサ又はＣ８Ｂとの間で直接にデータ転送を制
御するように、第６ｂ図乃至第６ｄ図の制御回路へ印加
されることである。制御信号ｍｐ１−ｍｐ４は第６ａ図
のバイト・ポインタ・ラッチ４００及びワード・ポイン
タ・ラッチ４０１の状態を制御する。ｍｐ５及びｍｐ６
は、マイクロプロセッサを能動化してポート初期接続能
動機能を制御させるため、第６ｃ図のＯＲ回路４３０及
び４３４゜へ印加される。ｍｐ７からｍｐ２０までは、
第４図のデータ通路を直接に制御するため、制御回路３
４３中のＯＲゲートを介して動作する。ｍｐ２１からｍ
ｐ２７までは、第６ｄ図の制御回路３４４を条件すけ、
マイクロプロセッサが０及び１ポートのいずれか又は双
方のポート初期接続機能を直接に制御することができる
ようにする。

かくて、マイクロプロセッサ及び自律制御回路３４０は
、０及び１ボートに関してデータ転送を実行するため、
相互に独立して動作することができる。マイクロプロセ
ッサは、ポート０に関して、配列指標動作において配列
アドレス機能を実行することかでき、その間、自律制御
回路は、ポート１とＣ８Ｂとの間でＢ、／１６モードの
データ転送を制御しつつある。更に、プログラム可能オ
フライン・モードにおいて、マイクロプロセッサは、時
間的にインタリープされた単方向１６ピツト動作を設定
しかつ実行するためポート０又はポート１のいずれかに
関して動作することができる（ポート０を介する書込み
、ポート１を介する読取り）。

第７図は、ポート０を介して８ピット単方向書込動作を
自律モードで実行するための、第６ａ図乃至第６ｄ図に
示される制御回路、及び第６図及び第４図に示されるシ
ステムの全体的動作を示す。

ブロック５５０はＣ８Ｂ、周辺装置、及びアダプタの準
備を示す。ブロック５５１は、サイクル・スチール・デ
ータ・レジスタがフルである時、Ｃ；、）１ ＳＢが第６ａ図の線６１０及び５１１を介して７７、□
６え、。０オ九、。ｙ？５５２□５５３は、高バイトの
条件で、アダプタは、データ・バイトをＣ３ＤＲの高バ
イト部分からポート１５０ヘレジスター４０を介してゲ
ートし、かつ高バイト・クリア信号をＣ８Ｂへ与えるこ
とを示す。ブロック５５４は、この時点におけるアダプ
タがそのＤポート初期接続回路を能動化することを示す
。ブロック５５５及び５５６は、０装置リク工スト信号
が到着した時、アダプタはデータ・バイトを周辺装置へ
送り（ポート１５０から与えられる）、かつその０完了
信号及び低バイト・ポインタ信号を能動化することを示
す。

低バイト−ポインタ信号は、Ｃ３ＤＲの低バイト部分に
含まれるデータ・バイトがレジスター４１及び１４０を
通ってポート１５０へ送られるようにする。ブロック５
５７は、次の０装置リク工スト信号が到着した時、第２
のデータ・バイトが周辺装置へ送られることを示す。こ
の第２のデータΦバイトが送られると、アダプタはその
０完了′１ 信号及び高バイト門チインタ信号をセットする。

ブロック５５８で、動作の完了状態がテストされ、動作
は完了するか、又はブロック５５１から５５７までの転
送動作が反復される。この完了のテストは、マイクロプ
ロセッサ又はアダプタの制御論理回路によって実行され
てよい。

Ｃ８Ｂは、その転送動作が完了した時、「バイト・カウ
ント二０」信号を発生し、それをマイクロプロセッサへ
与える。次にマイクロプロセッサは、その直接制御信号
を介してアダプタ動作を制御し、動作を終了させてよい
。代替方法として、アダプタは、Ｃ８Ｈの「バイト・カ
ウント二〇」信号を受取る接続線、及びその信号に応答
して、アダプタが最後のバイト転送を実行した時、マイ
クロプロセッサへ終了条件を知らせる論理回路を設けら
れてもよい。

いずれの方法であっても、マイクロプロセッサは動作を
終了させる責任を有し、装置状況信号をホスト・システ
ムへ与よる。マイクロプロセッサは、アダプタ制御回路
を直接に動作させることによって装置状況データを獲得
するが、又はアダプタ制御回路を部分的に直接動作させ
るとともに１部は自律的に動作させて、装置インターフ
ェイスからホスト記憶装置へアダプタ及びＣ８Ｂを介し
て状況データを動かしてもよい。

第８図は、前述した配列指標方式を使用するＢ／１６モ
ードで実行される高速読取動作を示す。

ブロック５８０は、この動作様式のため、ポート１にお
ける肯定応答初期接続回路がポート０のリクエスト初期
接続線へ連結されることを示す（第６ｄ図のスイッチ４
８２及びＩＩｊ１４８３を参照のこと）。ブロック５８
１で示されるように、ホスト及びマイクロプロセッサは
協調してＣ８Ｂ、周辺装置、及びアダプタを準備して、
周辺装置に含まれるメモリとホスト・システムに含まれ
るメモリとの間で、アダプタのポート１を介して、かつ
Ｂ／１６モードの自律的ロード動作により、所定のデー
タ配列（順序付けられた配列構造へ並べられた任意数の
バイトを含む）を転送する。ブロック５８２で示される
ように、そのような準備作業の間に、マイクロプロセッ
サは、周辺装置へ最初の配列アドレス値を与え、その値
を増加させ、かつ増加された値を記憶する。

プロ゛ツク５８３で示されるように、周辺装置は、最初
の配列アドレスによって限定された配列位置からポート
１ヘデータを与えるとともに、１装置リク工スト信号を
送る。ブロック５８４は、Ｃ３ＤＲが空である時、自律
アダプタ制御回路が条件ずけられ、装置データがレジス
ター４３．１４２及び１４４．１４５を介してロードさ
れ、かつ１肯定応答信号が与えられることを示す。次い
で、Ｃ８Ｂは、Ｃ３ＤＲからホストのメモリへデータを
独立的に与える。

自律制御回路によって発生された１肯定応答信号は、マ
イクロプロセッサに対して０装置リク工スト信号として
現われる（ブロック５８０を参照）。

これは、マイクロプロセッサをして、転送動作の終了を
検査させる（ブロック５８５）。もし動作が完了してい
れば（即ち、配列の全体が転送されていれば）、マイク
ロプロセッサは、前述したようにして、動作を終らせ木
。もしデータ転送動作て・ が完了していなければ、マイクロプロセッサはアダプタ
のポート０制御回路を直接に制御して、更新された配列
アドレス値を周辺装置へ転送するとともに、０肯定応答
信号を送る（ブロック５８６）。

次にマイクロプロセッサは、配列アドレス値を増加させ
、その新しい値を記憶する。０完了信号（第６ａ図、第
６Ｃ図の線４５５）と結合して上昇された０肯定応答信
号は、ラッチ４３８（第６ｄ図）をクリアする。

アダプタの自律制御回路、周辺装置、及びマイクロプロ
セッサは、動作が完了するか、又は異常条件のために動
作が未熟のまま終了するまで、動作シーケンス５８３−
５８５を反復する。

第９図乃至第１４図は、これまで説明した各種のデータ
転送動作を支援するための、装置ボート・インターフェ
イスにおける初期接続構成を示す。

第９図は、単方向モードの書込及び読取動作、及び関連
した０及び１ポ一ト初期接続信号が全く別個に働いて、
理論的に異ったデータ・ストリームが０ボートで書込ま
れるとともに１ポートで同時に読取られること♀示す。

もしそのような動作がＣ８Ｂに関して実行されるとすれ
ば、個々の転送は同時に実行され得ない。Ｃ８Ｂは１時
に１つのデータ・ワード転送トランザクションしか処理
することかできないからである。

第１０図は、６２ビツト双方向モードの高速動作の間に
、０肯定応答線が１装置リクエスト線へ結合され、それ
によってＣ８Ｂ及びアダプタは３２ビツトｅデータのワ
ード部分を２つの別個のトランザクションとして転送し
、その間、同じ３２ピツトが装置インターフェイスを単
一の並列動作で通過することを示す。

第１１図は、第８図に関して説明したように、配列アド
レシングに関連する１６ビツト双方向モード高速動作の
ための初期接続構成を示す。この構成において、前述し
たように、０肯定応答機能が１装置リク工スト機能と連
結される。注意すべきは、配列アドレシングを伴わない
通常の１６ビツト双方向モ一ド動作については、０ポ一
ト初期接続線は１ポ一ト初期接続線と連結されな℃・こ
とである。従って、データが１ポートを通過する時、０
ポートは遊びのままである。勿論、適当なマイクロプロ
グラミングによって、マイクロプロセッサは、マイクロ
プロセッサ・メモリと周辺装置との間でデータを転送す
るため、０ポ一ト制御回路を動作させ、その間、１６ビ
ツト双方向モ一ド動作が１ポートを介して実行されるよ
うにすることができる。

第１２図は、制御回路１１８（第３図）に関連する（又
はそこに含まれる）内部タイマから０又は１装置リクエ
スト線へ接続されるオプションを示す。このタイマは、
アダプタが同期モード動作のために適合化された装置と
通信する時に、アダプタに関して同期モードで０又は１
装置リク工スト機能を実行するために使用されてよい。

第１３図は、２つのアダプタを能動化して単一の周辺装
置に関して動作させ、単一の周辺装置と１つ又は２つの
ホスト−システムとの間でデータを６４ビット並列モー
ドで転送するため、１つのアダプタの１肯定応答線と、
他のアダプタの０肯定応答線とを接続する方法を示す。

第１４図は、３２ビツト双方向モ一ド動作を実行するた
め、２つのアダプタがどのようにそれらの初期接続回路
を連結されるかを示す。各アダプタは、順序ずけられた
関連性を有する２つのデータ配列に関して、１６ビツト
双方向動作を実行する。このモードにおいて、第１のア
ダプタと周辺装置（又はマルチプレクサ装置）との間を
転送されるデータと、第２のアダプタと周辺装置（又は
マルチプレクサ装置）との間を転送されるデータとの間
で、順序すけもれた対応関係を維持するため、配列指標
動作が第１のアダプタによって実行され、配列アドレス
が第２のアダプタの０ポート・データ通路へ送られる。

当業者は、本発明によって動作可能な他の構成を容易に
考えることができよう。更に、当業者は、アダプタを能
動化して、１６又は３２ピツト自バス能力を有するホス
ト・システムと容易に通信させるため、本発明の概念を
一長してホスト又はＣ８Ｂインターフエイスで多〒ゲッ
ト並列フォーマットの選択をなし得ることが明らかであ
る。これを達成する１つの方法は、第４図に示されるよ
うな２つのレジスタ群を、それらのインターフェイスを
相互に接続することによって背中合せに配列することで
ある。この場合、１つのアダプタのポート・インターフ
ェイスはホスト・システムへ接続され、他のアダプタの
ポート争インターフェイスは周辺装置へ接続される。

【図面の簡単な説明】

第１図はホスト・プロセッサに関して可変長データの高
速転送を実行するため、マイクロプロセッサ及びサイク
ル・スチール・バス回路を含む先行技術のＩ１０制御装
置を示し、第２図は多様な通信構成及びビット並列形式
で周辺装置との間でデータを交換するために編成可能な
■１０制御装置、本発明に従う自律的に制御される周辺
インターフェイス・アダプタ機構、及び先行技術のマイ
クロプロセッサ及びサイクル嗜スチール・バスを示し、
第６図は関連した装置インターフェイス、マイクロプロ
セラ誉、及びサイクル・スチール・バス回路ポートに対
する接続の詳細を示す本発明の周辺インターフェイス・
アダプタ機構を示し、第４図は周辺インター７エイスー
ボート及びマイクロプロセッサ及び／又はサイクル・ス
チール・バスの間で種々のビット並列フォーマットのデ
ータを転送するため本発明のアダプタ機構に設けられた
レジスタ及び転送ゲート回路を示し、第５図、第６ａ図
、第６ｂ図、第６Ｃ図、第６ｄ図、第７図、第８図は第
４図に示される制御回路の詳細及び例示的動作シーケン
スを示し、第６図は第６ａ図、第６ｂ図、第６Ｃ図、第
６ｄ図の配置関係を示し、第９図、第１０図、第１１図
、第１２図、第１５図、第１４図は本発明に従うアダプ
タ機構及びその１部を形成する初期接続制御回路の各種
の構成を示す。 ９・・・・サイクル・スチール・ノ（ス（Ｃ８Ｂ）、９
ａ・・・・Ｃ８Ｂ制御回路、１２・・・・制御線、１８
・・・・周辺インターフェイス拳アダプタ、１８ａ・・
・・アダプタ制御回路、２０・・・・周辺インターフェ
イス・バス、２１・・・・データΦノ（ス、２２．２２
ａ１２６・・・・制御バス、２８・・・・マイクロプロ
セッサ。

Claims (1)

1. 【特許請求の範囲】 ホスト・プロセッサと周辺装置との間でデータを転送す
   るインターフェイスを有す、る入出力制御装置において
   、 上記ホスト・プロセッサと周辺装置との間で種々のビッ
   ト並列様式でデータを転送するため、上記ホスト・プロ
   セッサと周辺装置との間で種々の構成態様で接続可能な
   データ様式変換回路と、該データ様式変換回路を制御す
   る専用の制御手段と、 上記ホスト・プロセッサで実行される監視プログラムの
   制御の下で発生された種々のデータ転送開始信号に応答
   して、上記データ様式変換回路が上記データ転送開始信
   号によって限定されたビット並列様式でデータを上記ホ
   スト・プロセッサと周辺装置との間で転送できるように
   、上記制御手段を条件ずけて、該制御手段が上記データ
   様式変換回路に対する一連の制御状態を自律的に取るよ
   うにさせる手段とを具備するインターフェイス・アダプ
   タ。