JPS58134324A - インタ−フエイス・アダプタ - Google Patents
インタ−フエイス・アダプタInfo
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- JPS58134324A JPS58134324A JP57218492A JP21849282A JPS58134324A JP S58134324 A JPS58134324 A JP S58134324A JP 57218492 A JP57218492 A JP 57218492A JP 21849282 A JP21849282 A JP 21849282A JP S58134324 A JPS58134324 A JP S58134324A
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- microprocessor
- adapter
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の背景
本発明は、多様なビット並列フォーマットで多種の周辺
装置とデータを交換するため、入出力(Ilo)制御装
置を適合化する回路に関する。
装置とデータを交換するため、入出力(Ilo)制御装
置を適合化する回路に関する。
現在知られているI10制御装置は、データの長さ及び
ホスト記憶装置のスペースを限定するプログラム可能な
I10指令に応答して、ホスト処理システム中の周辺装
置と記憶装置との間で、各種の長さのデータ・アレイを
転送するのに適合化され得る。一般的とは、データは、
制御装置と各周辺装置の間のインターフェイスにおいて
、所定のビット並列フォーマットで相互に交換される。
ホスト記憶装置のスペースを限定するプログラム可能な
I10指令に応答して、ホスト処理システム中の周辺装
置と記憶装置との間で、各種の長さのデータ・アレイを
転送するのに適合化され得る。一般的とは、データは、
制御装置と各周辺装置の間のインターフェイスにおいて
、所定のビット並列フォーマットで相互に交換される。
しかし、そのようなフォーマットを、個々の周辺装置に
対してダイナミック・ベースで(即ち、時間的に変化さ
せて)、かつ特にI10指令の監視の下で、制御装置に
よって変化させる必要があることが認識されるにいたっ
た。この必要性の基礎は、成る種の多重DI/DO動作
が制御装置の大きな柔軟性を要することにある。
対してダイナミック・ベースで(即ち、時間的に変化さ
せて)、かつ特にI10指令の監視の下で、制御装置に
よって変化させる必要があることが認識されるにいたっ
た。この必要性の基礎は、成る種の多重DI/DO動作
が制御装置の大きな柔軟性を要することにある。
従って本発明の目的は、関連した装置インターフェイス
において多様なビット並列フォーマットへダイナミック
に適合化させるためもっと柔軟性のあるインターフェイ
ス・アダプタを提供することである。本発明の付随的な
目的は、そのような適合化を、ホスト・プログラム可能
指令機能によって支配できるようにすることである。
において多様なビット並列フォーマットへダイナミック
に適合化させるためもっと柔軟性のあるインターフェイ
ス・アダプタを提供することである。本発明の付随的な
目的は、そのような適合化を、ホスト・プログラム可能
指令機能によって支配できるようにすることである。
周辺装置とホスト・プロセッサ及び制御装置マイクロプ
ロセッサとの間で同時的通信を可能とするため、データ
通信フォーマットを変化させることが必要であるが、既
知のI ’/ 0制御装置は、このような能力を有しな
いマイ〉ロプロセツサ及び8゛− アダプタを含む。現在、この、能力の必要性が認識され
るに至った。
ロセッサとの間で同時的通信を可能とするため、データ
通信フォーマットを変化させることが必要であるが、既
知のI ’/ 0制御装置は、このような能力を有しな
いマイ〉ロプロセツサ及び8゛− アダプタを含む。現在、この、能力の必要性が認識され
るに至った。
本発明の目的は、周辺装置とホスト・プロセッサ及びマ
イクロプロセッサとの間で各種のビット並列フォーマッ
トのデータを転送するため、プログラム可能なI10指
令の監視の下で、ダイナミックに条件ずけることのでき
る柔軟性に富んだインターフェイス争アダプタを提供す
ることである。
イクロプロセッサとの間で各種のビット並列フォーマッ
トのデータを転送するため、プログラム可能なI10指
令の監視の下で、ダイナミックに条件ずけることのでき
る柔軟性に富んだインターフェイス争アダプタを提供す
ることである。
本発明の他の目的は、この目的のため、自律的に動作し
、それによって関連したマイクロプロセッサ及びホスト
令プロセッサΦシステムの上にあるトラフィック荷重を
軽減することのできるアダプタを提供することである。
、それによって関連したマイクロプロセッサ及びホスト
令プロセッサΦシステムの上にあるトラフィック荷重を
軽減することのできるアダプタを提供することである。
現在知られているI10制御システムは、ホスト・プロ
セッサに関して高速データ転送を実行するためのサイク
ル・スチール・バス(C8B)回路とマイクロプロセッ
サとを含んでいる。ホスト・システムによって□準備さ
れた■10指令に応答して、マイクロプロセッサはバス
回路を準備する。
セッサに関して高速データ転送を実行するためのサイク
ル・スチール・バス(C8B)回路とマイクロプロセッ
サとを含んでいる。ホスト・システムによって□準備さ
れた■10指令に応答して、マイクロプロセッサはバス
回路を準備する。
次に専用の制御回路、が仕事を引継ぎ、バス回路を1・
動作させて、所謂[す、イクル・スチール]モードでホ
スト・プロセッサと周辺装置との間でデータを転送する
。これは自律的に実行される。即ち、ホスト・プロセッ
サ又はマイクロプロセッサからの助は又は制御をそれμ
ヒ必要としない。ノ(不回路はデータを転送しているか
ら、マイクロプロセッサは他の機能(他の指令の検索及
び解釈を含む)を実行する上で潜在的自由度を有する。
スト・プロセッサと周辺装置との間でデータを転送する
。これは自律的に実行される。即ち、ホスト・プロセッ
サ又はマイクロプロセッサからの助は又は制御をそれμ
ヒ必要としない。ノ(不回路はデータを転送しているか
ら、マイクロプロセッサは他の機能(他の指令の検索及
び解釈を含む)を実行する上で潜在的自由度を有する。
この種のシステムは、Brownその他による米国特許
4246637に開示されている。
4246637に開示されている。
本発明の目的は、周辺装置と前記米国特許に開示された
バス回路及び関連するマイクロプロセッサとの間で同時
にデータを転送することのできる柔軟性のある周辺アダ
プタ回路を提供することである。それによって、周辺装
置は、マイクロプロセッサ及びホスト・システムと同時
にり/りされるか、または各システムと別個にリンクさ
れ、(・くつかの独特のデータ処理動作を維持すること
ができる。
バス回路及び関連するマイクロプロセッサとの間で同時
にデータを転送することのできる柔軟性のある周辺アダ
プタ回路を提供することである。それによって、周辺装
置は、マイクロプロセッサ及びホスト・システムと同時
にり/りされるか、または各システムと別個にリンクさ
れ、(・くつかの独特のデータ処理動作を維持すること
ができる。
例えば、1つのそのような動作(ここで配列指標動作と
呼ぶ)において、アダプタの1部はマイクロプロセッサ
から周辺装置へ可変数のビット並列アドレス・データを
転送し、他方では、アダプタの他の部分が前記のバス回
路と周辺装置との間でデータ配列のアドレスされた部分
を同時に転送する。
呼ぶ)において、アダプタの1部はマイクロプロセッサ
から周辺装置へ可変数のビット並列アドレス・データを
転送し、他方では、アダプタの他の部分が前記のバス回
路と周辺装置との間でデータ配列のアドレスされた部分
を同時に転送する。
この種の他の動作において、複数の周辺装置の1つを選
択するため「ポーリング」又は「走査」情報が周辺イン
ターフェイスに与えられ、データはその周辺装置とホス
トΦプロセッサ又はマイクロプロセッサとの間で転送さ
れる。この動作は、多重プロセス制御のアプリケーショ
ン(例えば、プロセスφセンサを走査し、プロセス制御
エレメントを作動させるため)、又は電話回線走査動作
などで有用な働きをする。マイクロプロセッサは、その
ような動作をオフライン(第2次)処理モードで命令し
、ホスト・プロセッサは他のデータ処理機能を実行する
ため自由度を与えられる。この態様で動作するシステム
は関連出願中に開示されている。
択するため「ポーリング」又は「走査」情報が周辺イン
ターフェイスに与えられ、データはその周辺装置とホス
トΦプロセッサ又はマイクロプロセッサとの間で転送さ
れる。この動作は、多重プロセス制御のアプリケーショ
ン(例えば、プロセスφセンサを走査し、プロセス制御
エレメントを作動させるため)、又は電話回線走査動作
などで有用な働きをする。マイクロプロセッサは、その
ような動作をオフライン(第2次)処理モードで命令し
、ホスト・プロセッサは他のデータ処理機能を実行する
ため自由度を与えられる。この態様で動作するシステム
は関連出願中に開示されている。
従って、本発明の他の目的は、1時に1つ以上のプログ
ラム可能処理システム(例えば前記のマイクロプロセッ
サ及びホスト・システム)と通信することができ、かつ
ホス)−システムによってスケジュールされマイクロプ
ロセッサによって解釈されるプログラム可能指令の制御
の下で、多様な通信モード及びビット並列フォーマット
で動作するようダイナミックに条件すけもれることので
きる柔軟性あるインターフェイス・アダプタ回路を提供
することである。
ラム可能処理システム(例えば前記のマイクロプロセッ
サ及びホスト・システム)と通信することができ、かつ
ホス)−システムによってスケジュールされマイクロプ
ロセッサによって解釈されるプログラム可能指令の制御
の下で、多様な通信モード及びビット並列フォーマット
で動作するようダイナミックに条件すけもれることので
きる柔軟性あるインターフェイス・アダプタ回路を提供
することである。
」1Jト宏11
本発明に従うアダプタ回路は、2つ又はそれ以上の別個
に制御可能なデータ処理部分を含む。これらのデータ処
理部分は、非同期的に又は時間的に協調して動作させる
ことができる。各データ処理部分は各種のビット並列フ
ォーマットに適合することができ、また2つのデータ処
理部分は、装置インターフェイス及び12又はそれ以上
の処理システムに関して、各種の、全2重及び半2重通
信機構を支援することができ・る。これらのデータ処理
部分は、別個のデータ転送装置として動作するか、単一
の装置として並列で効果的に動作するように、処理シス
テムによって条件すけもれることができる。別個に動作
する時には、上記のデータ処理部分は、相互に関連して
いるか(例えばアドレス及びアドレスされたデータ)、
又は全く無関連の(例えば2つの異ったデータ配列)デ
ータ・セットを転送してよい。
に制御可能なデータ処理部分を含む。これらのデータ処
理部分は、非同期的に又は時間的に協調して動作させる
ことができる。各データ処理部分は各種のビット並列フ
ォーマットに適合することができ、また2つのデータ処
理部分は、装置インターフェイス及び12又はそれ以上
の処理システムに関して、各種の、全2重及び半2重通
信機構を支援することができ・る。これらのデータ処理
部分は、別個のデータ転送装置として動作するか、単一
の装置として並列で効果的に動作するように、処理シス
テムによって条件すけもれることができる。別個に動作
する時には、上記のデータ処理部分は、相互に関連して
いるか(例えばアドレス及びアドレスされたデータ)、
又は全く無関連の(例えば2つの異ったデータ配列)デ
ータ・セットを転送してよい。
本明細書で説明される実施例において、データ処理部分
は、前記米国特許424(5637で説明されるような
サイクル・スチール・バス及びマイクロプロセッサと通
信するように条件ずけられることができる。本明細書で
開示されるマイクロプロセッサは、主としてホスト・プ
ロセッサ及びマイクロプロセッサと同時にデータを交換
し、かつデータが装置インターフェイスで交換される時
のフォーマットを変化させるため、アダプタ及びそのデ
ータ処理部分を条件ずけることができる能力の点で、前
記米国、!!!j許に開示されたマイクロプロセッサと
異なる。・上記の能力及び関連したアダブト タ動作は、本明細書で説明される多数の独特のシステム
動作に対して基礎を与えるものである。
は、前記米国特許424(5637で説明されるような
サイクル・スチール・バス及びマイクロプロセッサと通
信するように条件ずけられることができる。本明細書で
開示されるマイクロプロセッサは、主としてホスト・プ
ロセッサ及びマイクロプロセッサと同時にデータを交換
し、かつデータが装置インターフェイスで交換される時
のフォーマットを変化させるため、アダプタ及びそのデ
ータ処理部分を条件ずけることができる能力の点で、前
記米国、!!!j許に開示されたマイクロプロセッサと
異なる。・上記の能力及び関連したアダブト タ動作は、本明細書で説明される多数の独特のシステム
動作に対して基礎を与えるものである。
本明細書で説明するアダプタ部分は、別個になつた初期
接続制御回路を含む。これらの回路は、各種の外部及び
内部構成において、周辺インターフェイスで接続可能で
ある。内部構成は、各種のデータ転送動作を実行しつつ
、アダプタ部分を時間的に協調して動作させる。そのよ
うな1つの動作において、アダプタ部分は、装置とホス
ト・プロセッサとの間でデータを交換している間に(ア
ダプタ及びサイクル・スチール・バス回路を介して)そ
の装置へ拡張されたビット並列インターフェイスを与え
るため、効果的に並列で動作させられる。そのような他
の動作において、例えば前記の配列指標型の動作を支援
するため、アダプタ部分は、別個ではあるが関連した配
列を周辺装置との間で転送するように動作させられる。
接続制御回路を含む。これらの回路は、各種の外部及び
内部構成において、周辺インターフェイスで接続可能で
ある。内部構成は、各種のデータ転送動作を実行しつつ
、アダプタ部分を時間的に協調して動作させる。そのよ
うな1つの動作において、アダプタ部分は、装置とホス
ト・プロセッサとの間でデータを交換している間に(ア
ダプタ及びサイクル・スチール・バス回路を介して)そ
の装置へ拡張されたビット並列インターフェイスを与え
るため、効果的に並列で動作させられる。そのような他
の動作において、例えば前記の配列指標型の動作を支援
するため、アダプタ部分は、別個ではあるが関連した配
列を周辺装置との間で転送するように動作させられる。
周辺装置と2つ又はそれ以上のアダプタの部分との間で
時間に協調したデータ転送動作を可能にするため、1つ
のアダプタの部分にある初期接続制御機構は、他のアダ
プタの部分にある初期接続制御機構へ接続されることが
できる。
時間に協調したデータ転送動作を可能にするため、1つ
のアダプタの部分にある初期接続制御機構は、他のアダ
プタの部分にある初期接続制御機構へ接続されることが
できる。
アダプタ及びマイクロプロセッサは、ホスト・プロセッ
サに関していくつかの個別的モードで動作させることが
できる。それらのモードとしては、(a)ホスト・プロ
セッサと周辺装置との間でデータが直接に交換されるリ
アル・タイム・モード、(b)周辺装置又はホスト・シ
ステムによってマイクロプロセッサへ与えられたデータ
を処理するため、マイクロプロセッサが2次処理システ
ムとして動作するオフライン・モード、(c)周辺装置
とホスト・プロセッサ及びマイクロプロセッサとの間で
データが同時に転送される2重モードがある。
サに関していくつかの個別的モードで動作させることが
できる。それらのモードとしては、(a)ホスト・プロ
セッサと周辺装置との間でデータが直接に交換されるリ
アル・タイム・モード、(b)周辺装置又はホスト・シ
ステムによってマイクロプロセッサへ与えられたデータ
を処理するため、マイクロプロセッサが2次処理システ
ムとして動作するオフライン・モード、(c)周辺装置
とホスト・プロセッサ及びマイクロプロセッサとの間で
データが同時に転送される2重モードがある。
これらのモードを支援するため、アダプタは、データ転
送のために周辺装置をホスト・プロセッサ、マイクロプ
ロセッサ、又はこれらの双方へ同時にリンクするように
構成可能である自律的制御機構(即ち、マイクロプロセ
ッサから独立して動作し、かつ排他的にアダプタのため
に使用される制御機構)を必要とする。更に、本明細書
で説明するアダプタは、装置インターフェイスにおいて
、各種のビット並列フォーマットで(実施例においては
8.16、又は32ビツト)データを交換するために構
成可能である。
送のために周辺装置をホスト・プロセッサ、マイクロプ
ロセッサ、又はこれらの双方へ同時にリンクするように
構成可能である自律的制御機構(即ち、マイクロプロセ
ッサから独立して動作し、かつ排他的にアダプタのため
に使用される制御機構)を必要とする。更に、本明細書
で説明するアダプタは、装置インターフェイスにおいて
、各種のビット並列フォーマットで(実施例においては
8.16、又は32ビツト)データを交換するために構
成可能である。
セクション別構造のために、アダプタはマイクロプロセ
ッサ及びサイクル・スチール・バス回路と同時に相互作
用を行うことができ、かつセクションは、分離データ交
換(8又は16ピツトの並列単位)又は結合並列交換(
32ビツトの単位)を処理することができる。交換され
たデータは、周辺装置とマイクロプロセッサ又はサイク
ル・スチール・バス回路との間、又はこれら双方との間
で転送されてよい(例えば、ホスト・システム及び/又
はマイクロプロセッサの中にある記憶装置に関して、異
ったデータ転送を実行するため、又は前記の配列指標動
作を実行するため)。
ッサ及びサイクル・スチール・バス回路と同時に相互作
用を行うことができ、かつセクションは、分離データ交
換(8又は16ピツトの並列単位)又は結合並列交換(
32ビツトの単位)を処理することができる。交換され
たデータは、周辺装置とマイクロプロセッサ又はサイク
ル・スチール・バス回路との間、又はこれら双方との間
で転送されてよい(例えば、ホスト・システム及び/又
はマイクロプロセッサの中にある記憶装置に関して、異
ったデータ転送を実行するため、又は前記の配列指標動
作を実行するため)。
アダプタ回路の各セクションは、リクエスト信号及び肯
定応答信号を転送するため初期接続制御■ 機構の一体化したセットを合む。肯定応答信号を送って
いる1つのセクションの制御機構は、装置インターフェ
イス又はリクエスト信号を受取っている他のセクション
の制御機構へ接続されることができる。1つのセクショ
ンにあるリクエスト信号を受取っている制御機構と、他
のセクションにある肯定応答信号を送っている制御機構
は、装置インターフェイス又は他のアダプタにある肯定
応答信号を送っているかリクエスト信号を受取っている
制御機構へ接続可能である。このような構成において、
初期接続回路を介してリンクされた2つ又はそれ以上の
制御装置アダプタのセクションは、周辺装置及び1つ又
はそれ以−トのホスト−プロセッサに関して、単一の制
御装置では実行され得ない協調性に富んだデータ転送動
作を実行することができる。
定応答信号を転送するため初期接続制御■ 機構の一体化したセットを合む。肯定応答信号を送って
いる1つのセクションの制御機構は、装置インターフェ
イス又はリクエスト信号を受取っている他のセクション
の制御機構へ接続されることができる。1つのセクショ
ンにあるリクエスト信号を受取っている制御機構と、他
のセクションにある肯定応答信号を送っている制御機構
は、装置インターフェイス又は他のアダプタにある肯定
応答信号を送っているかリクエスト信号を受取っている
制御機構へ接続可能である。このような構成において、
初期接続回路を介してリンクされた2つ又はそれ以上の
制御装置アダプタのセクションは、周辺装置及び1つ又
はそれ以−トのホスト−プロセッサに関して、単一の制
御装置では実行され得ない協調性に富んだデータ転送動
作を実行することができる。
アダプタ回路及び関連したマイクロプロセッサ及びサイ
クル・スチール・バス回路を含むI10制御装置は、単
一のマルチ・チップLSIカード上に一体的にパラ冬−
ジされてよく、かつホスト・プロセッサに関して独特の
装置アドレスを割当てられてよい。これによって、I1
0制御装置はモジュラ−化又は標準化されることができ
、ホスト・プロセッサ及び周辺装置は、多様なかつ時間
によって変化する構成又は静的構成へ接続されることが
できる。ダイナミックに編成可能なアダプタによって、
マイクロプロセ・ツサは、不要になるホストのソフトウ
ェア・オーバヘッドと比較して、非常に穏当なコストで
、ホスト・プロセッサから多くの異った種類の動作をロ
ードすることができる。本明細書において、多数のその
ような編成が、アダプタ回路の新規な適用例として説明
される。
クル・スチール・バス回路を含むI10制御装置は、単
一のマルチ・チップLSIカード上に一体的にパラ冬−
ジされてよく、かつホスト・プロセッサに関して独特の
装置アドレスを割当てられてよい。これによって、I1
0制御装置はモジュラ−化又は標準化されることができ
、ホスト・プロセッサ及び周辺装置は、多様なかつ時間
によって変化する構成又は静的構成へ接続されることが
できる。ダイナミックに編成可能なアダプタによって、
マイクロプロセ・ツサは、不要になるホストのソフトウ
ェア・オーバヘッドと比較して、非常に穏当なコストで
、ホスト・プロセッサから多くの異った種類の動作をロ
ードすることができる。本明細書において、多数のその
ような編成が、アダプタ回路の新規な適用例として説明
される。
実施例の説明
第1図は、本発明のアダプタが使用されてよい既知の代
表的データ処理システムを示す。このシステムはホスト
・プロセッサ1.1つ又はそれ以、トのI10制御装置
2、これらI10制御装置の各々がリンクされた1群の
I10装置(周辺装置)3を含む。I10装置は、1つ
又はそれ以上の装置制御ユニット4を介して、各制御装
置へ接続されてよい。
表的データ処理システムを示す。このシステムはホスト
・プロセッサ1.1つ又はそれ以、トのI10制御装置
2、これらI10制御装置の各々がリンクされた1群の
I10装置(周辺装置)3を含む。I10装置は、1つ
又はそれ以上の装置制御ユニット4を介して、各制御装
置へ接続されてよい。
ホスト・プロセッサ1はCPU1a、メイン・メモリ1
1)1及び1つ又はそれ以上のI10チャネル1Cを含
む。メイン・メモリ1bとI10装置3との間でデータ
を転送するため、制御装置2がI10チャネル1Cへ接
続されている。
1)1及び1つ又はそれ以上のI10チャネル1Cを含
む。メイン・メモリ1bとI10装置3との間でデータ
を転送するため、制御装置2がI10チャネル1Cへ接
続されている。
各制御装置2はマイクロプロセッサ8及び自己シーケン
ス(自律的)サイクル・スチール・バス9を含む。マイ
クロプロセッサ8及びC3B9はホスト・プロセッサ1
とI10装置6の間でデータを転送するため、分割され
た責任を有する。マイクロプロセッサ8は、バス10及
びC3B9を介してホスト・プロセッサ1から与えられ
た指令を解釈し、C3B9の中にある専用の制御回路9
aを準備する。次に制御回路9aは、ホスト・システム
・バス10と周辺バス11との間で所定のフォーマット
に従ってデータを転送するため、自律的態様で(即ち、
マイクロプロセッサから独立して)C8B9を動作させ
る。更にマイクロプロセッサ8及びホスト−プロセッサ
1は、制御バス12を介して初期制御情報、状況情報、
及びその他の制御情報を交換する。
ス(自律的)サイクル・スチール・バス9を含む。マイ
クロプロセッサ8及びC3B9はホスト・プロセッサ1
とI10装置6の間でデータを転送するため、分割され
た責任を有する。マイクロプロセッサ8は、バス10及
びC3B9を介してホスト・プロセッサ1から与えられ
た指令を解釈し、C3B9の中にある専用の制御回路9
aを準備する。次に制御回路9aは、ホスト・システム
・バス10と周辺バス11との間で所定のフォーマット
に従ってデータを転送するため、自律的態様で(即ち、
マイクロプロセッサから独立して)C8B9を動作させ
る。更にマイクロプロセッサ8及びホスト−プロセッサ
1は、制御バス12を介して初期制御情報、状況情報、
及びその他の制御情報を交換する。
第1図に示したシステムは、米国特許4246667に
詳細に説明されている。この米国特許に説明されたマイ
クロプロセッサは、本発明の周辺インターフェイス・ア
ダプタと効果的に通信するため、本明細書で説明するよ
うな適合化を必要と′1−る。
詳細に説明されている。この米国特許に説明されたマイ
クロプロセッサは、本発明の周辺インターフェイス・ア
ダプタと効果的に通信するため、本明細書で説明するよ
うな適合化を必要と′1−る。
第2図は、本発明に従う周辺インターフェイス・アダプ
タ18が、第1図に示されるようなシステムへ組込まれ
る態様を示す。アダプタ18(柔軟性ファネルとも呼ば
れる)は、周辺インターフェイス・バス2oを選択的に
C3B9又はマイクロプロセッサ28又はこれら双方と
接続し、かつそのようなリンクを介して、多様なビット
幅のフォーマット及び多様な通信プロトコールと共にデ
ータを転送するために、ダイナミックに構成可能である
。マイクロプロセッサによって解釈されたプログラム可
能指令に応答して(マイクロプロセッサは、C3B9及
びデータ”1、バス21を介して、メイン・メモリ1b
からそのような指令を検索する)、アダプタ制御回路1
8a及びC’SB制御回路9aは、周辺装置とホスト・
システム又はマイクロプロセッサとの間、又はこれら双
方との間で同時にかつ自律的に可変長データ配列を転送
するため、制御バス22.22g、23を介して条件ず
けられることができる。
タ18が、第1図に示されるようなシステムへ組込まれ
る態様を示す。アダプタ18(柔軟性ファネルとも呼ば
れる)は、周辺インターフェイス・バス2oを選択的に
C3B9又はマイクロプロセッサ28又はこれら双方と
接続し、かつそのようなリンクを介して、多様なビット
幅のフォーマット及び多様な通信プロトコールと共にデ
ータを転送するために、ダイナミックに構成可能である
。マイクロプロセッサによって解釈されたプログラム可
能指令に応答して(マイクロプロセッサは、C3B9及
びデータ”1、バス21を介して、メイン・メモリ1b
からそのような指令を検索する)、アダプタ制御回路1
8a及びC’SB制御回路9aは、周辺装置とホスト・
システム又はマイクロプロセッサとの間、又はこれら双
方との間で同時にかつ自律的に可変長データ配列を転送
するため、制御バス22.22g、23を介して条件ず
けられることができる。
これらのデータ転送動作を設定しかつ支援するためのア
ダプタ18及びマイクロプロセッサ28の論理構造が、
第3図に示される。マイクロプロセッサ28は、読取専
用メモリ(ROM)28b及びランダム・アクセス・メ
モリ(RAM ) 28Cに含まれる命令プログラムに
よって制御される演算論理ユニット(ALU)’28a
を含む。そのようなプログラムに応答して、ALUはR
AMに記憶されたデータを処理する。これらメモリの容
量及びALU28aの内部バス幅は、マイクロプロセッ
サの効率を決定し、それによって間接的に、C8Bに対
してその1高速動作を開始するために必要な時間に関し
て、テ′ダブタの生産性に影響を与える。
ダプタ18及びマイクロプロセッサ28の論理構造が、
第3図に示される。マイクロプロセッサ28は、読取専
用メモリ(ROM)28b及びランダム・アクセス・メ
モリ(RAM ) 28Cに含まれる命令プログラムに
よって制御される演算論理ユニット(ALU)’28a
を含む。そのようなプログラムに応答して、ALUはR
AMに記憶されたデータを処理する。これらメモリの容
量及びALU28aの内部バス幅は、マイクロプロセッ
サの効率を決定し、それによって間接的に、C8Bに対
してその1高速動作を開始するために必要な時間に関し
て、テ′ダブタの生産性に影響を与える。
この目的のために容易に適合可能なマイクロプロセッサ
は、インテル社が著作権(1979年)を有する「Me
s−sOssファミリー・ユーザーズ・マニュアルJ
(MCS −8085FamilyUsers Man
ual)に説明されたインテル8085Aマイクロプロ
セツサである。このプロセッサはRAM、ROM、AL
U、9個のアドレス可能レジスタ(6個の8ビツト・レ
ジスタ及び3個の16ピツト・レジスタ)より成るアレ
イ、8ピット内部データ・バス、16ピツト内部メモリ
ーアドレシング・バス、8ビツト・バスへ結合されりI
10ポート、及びタイミング制御回路を含む。そのRA
M及びROMメモリは、共通の16ピツト・アドレス・
バスを共用し、かつアドレス可能な8ビツト・バイト・
ロケーションを含むように構成されている。その総容量
は64にバイトを超えることができない(K=1024
)。これは共用アドレス・バスによって可能な容量であ
る。
は、インテル社が著作権(1979年)を有する「Me
s−sOssファミリー・ユーザーズ・マニュアルJ
(MCS −8085FamilyUsers Man
ual)に説明されたインテル8085Aマイクロプロ
セツサである。このプロセッサはRAM、ROM、AL
U、9個のアドレス可能レジスタ(6個の8ビツト・レ
ジスタ及び3個の16ピツト・レジスタ)より成るアレ
イ、8ピット内部データ・バス、16ピツト内部メモリ
ーアドレシング・バス、8ビツト・バスへ結合されりI
10ポート、及びタイミング制御回路を含む。そのRA
M及びROMメモリは、共通の16ピツト・アドレス・
バスを共用し、かつアドレス可能な8ビツト・バイト・
ロケーションを含むように構成されている。その総容量
は64にバイトを超えることができない(K=1024
)。これは共用アドレス・バスによって可能な容量であ
る。
固有の命令セット(マシン・レベルで目的コードとして
直接に解釈可能な命令群であって、アセンブラ・プログ
ラムによって中間的処理を必要としないもの)において
、命令は、前記のファミリー・ユーザーズ・マニュアル
に説明されるように1バイト、2バイト、3バイト表現
で表わされる。
直接に解釈可能な命令群であって、アセンブラ・プログ
ラムによって中間的処理を必要としないもの)において
、命令は、前記のファミリー・ユーザーズ・マニュアル
に説明されるように1バイト、2バイト、3バイト表現
で表わされる。
上記のマイクロプロセッサをアセンブリイ言語及びアセ
ンブラ・プログラムと共に使用する方法は、インテル社
が著作権(1977年、1978年、1979年)を有
する[8080/8085アセンブリイ言語プログラミ
ングJ(8080/8085 Assembly La
nguage Programming)に説明されて
いる。しかし、このような使用法は、本発明と直接の関
連を有しない。
ンブラ・プログラムと共に使用する方法は、インテル社
が著作権(1977年、1978年、1979年)を有
する[8080/8085アセンブリイ言語プログラミ
ングJ(8080/8085 Assembly La
nguage Programming)に説明されて
いる。しかし、このような使用法は、本発明と直接の関
連を有しない。
第6図の説明を続けると、アダプタ1日は2つの別個の
ポート部分(「0」ポート群1oo及び「1」ポート群
102)を含む。これらの各部分は、32ビツト・デー
タ・バス104の16ピツト部分を介して、C8Bとデ
ータを交換することができる。本実施例において、この
ような交換は常に16ピツトのピット並列単位で実行さ
れる。
ポート部分(「0」ポート群1oo及び「1」ポート群
102)を含む。これらの各部分は、32ビツト・デー
タ・バス104の16ピツト部分を介して、C8Bとデ
ータを交換することができる。本実施例において、この
ような交換は常に16ピツトのピット並列単位で実行さ
れる。
ポート群100及び102は、それぞれ16ピツト・バ
ス106及び10Bを介して周辺装置と接続する「0」
及び「1」の周辺装置ポートを有する。アダプタは、8
.16、又は32ビツトの多様なビット並列フォーマッ
トで周辺装置とデータを交換するため、これらのポート
を動作させることができる。
ス106及び10Bを介して周辺装置と接続する「0」
及び「1」の周辺装置ポートを有する。アダプタは、8
.16、又は32ビツトの多様なビット並列フォーマッ
トで周辺装置とデータを交換するため、これらのポート
を動作させることができる。
更にポート群100及び102は、1時に8ビツト(1
バイト)のデータを交換するため、バス110及び11
2を介してマイクロプロセッサ28へ接続される。デー
タ・バイトは、バス11゜を介してマイクロプロセッサ
からアダプタへ直接に転送され、バス112を介してア
ダプタからマイクロプロセッサへ直接に転送される。バ
ス114は、マイクロプロセッサからC3B9へデータ
を転送する。これは、マイクロプロセッサをして、16
ビツト又は32ビツトの並列単位で、C8Bに含まれる
ラッチ(図示せ、ず)を介して、アダプタに関し間接的
にデータな(,1送せしめる。マイクロプロセッサは、
マイクロ1′7°ロセツサ及びC8Bとの間で、16又
は32ビツトのデータを1時に8ビツト宛転送するため
、ステップ・パイ・ステップ(非自律的)モードでアダ
プタ・データ通路を動作させることができ、がっ16又
は62ビット単位で周辺装置へデータを送るため、C8
B及びアダプタを励起させることができる。
バイト)のデータを交換するため、バス110及び11
2を介してマイクロプロセッサ28へ接続される。デー
タ・バイトは、バス11゜を介してマイクロプロセッサ
からアダプタへ直接に転送され、バス112を介してア
ダプタからマイクロプロセッサへ直接に転送される。バ
ス114は、マイクロプロセッサからC3B9へデータ
を転送する。これは、マイクロプロセッサをして、16
ビツト又は32ビツトの並列単位で、C8Bに含まれる
ラッチ(図示せ、ず)を介して、アダプタに関し間接的
にデータな(,1送せしめる。マイクロプロセッサは、
マイクロ1′7°ロセツサ及びC8Bとの間で、16又
は32ビツトのデータを1時に8ビツト宛転送するため
、ステップ・パイ・ステップ(非自律的)モードでアダ
プタ・データ通路を動作させることができ、がっ16又
は62ビット単位で周辺装置へデータを送るため、C8
B及びアダプタを励起させることができる。
制御ハス115は、マイクロプロセッサをシーケンス制
御回路116、ポート初期接続制御回路117、及び他
の周辺インターフェイス制御回路118へ接続される。
御回路116、ポート初期接続制御回路117、及び他
の周辺インターフェイス制御回路118へ接続される。
制御回路116は多状態シーケンサを含み、このシーケ
ンサは、マイクロプロセッサによって多様に条件ずけら
れた後に、状態の選択的なシーケンスを自律的に歩進す
る。制御回路117及び118は制御リンク119及び
120を介して制御回路116によって励起されること
ができ、かつ周辺装置インターフェイスにおいて制御線
121及び122の各セットに関して初期接続信号動−
作及び制御信号動作を実行するため、マイクロブ、゛ロ
セッサによって励起されることができる。制御回路11
(5−118は、制御回路116によって自律的に動作
させられるか、マイクロプロセッサ28によって直接的
に(ステップ・パイ・ステップに)動作させられる。
ンサは、マイクロプロセッサによって多様に条件ずけら
れた後に、状態の選択的なシーケンスを自律的に歩進す
る。制御回路117及び118は制御リンク119及び
120を介して制御回路116によって励起されること
ができ、かつ周辺装置インターフェイスにおいて制御線
121及び122の各セットに関して初期接続信号動−
作及び制御信号動作を実行するため、マイクロブ、゛ロ
セッサによって励起されることができる。制御回路11
(5−118は、制御回路116によって自律的に動作
させられるか、マイクロプロセッサ28によって直接的
に(ステップ・パイ・ステップに)動作させられる。
ポート群100及び102の詳細は第4図を参照して説
明され、制御回路116−118の詳細は第5図から第
8図までを参照して説明される。
明され、制御回路116−118の詳細は第5図から第
8図までを参照して説明される。
制御回路117及び118は、ポート群100及び10
2に関連して詳細に説明される。他の初期接続及びイン
ターフェイス信号動作に関しても詳細に説明するが、こ
れらの説明は付随的な意味でポート群100及び102
の動作に関連を有するに過ぎず、これらポート群の有用
な動作に必須の説明ではない。
2に関連して詳細に説明される。他の初期接続及びイン
ターフェイス信号動作に関しても詳細に説明するが、こ
れらの説明は付随的な意味でポート群100及び102
の動作に関連を有するに過ぎず、これらポート群の有用
な動作に必須の説明ではない。
ここで第4図を参照すると、ポート群100及び102
は3個の8ビツト・データ転送レジスタを含む。ポート
群100はレジスタ140.141.142を含み、ポ
ート群102はレジスタ146.144.145を含む
。−F部にあるレジスタ140及び141は、周辺イン
ターフェイスにおいて8ビット並列データ・バス・ポー
ト150及び151に対してゲートされた出力接続を有
する。レジスタ146及び144は、周辺インターフェ
イスにおいて8ビット並列データ・バス・ポー1152
及び156に対してゲートされた出力接続を有する。レ
ジスタ140.141.146.144からポート15
0−153へデータを転送するゲート群は、154−1
57で表わされる。
は3個の8ビツト・データ転送レジスタを含む。ポート
群100はレジスタ140.141.142を含み、ポ
ート群102はレジスタ146.144.145を含む
。−F部にあるレジスタ140及び141は、周辺イン
ターフェイスにおいて8ビット並列データ・バス・ポー
ト150及び151に対してゲートされた出力接続を有
する。レジスタ146及び144は、周辺インターフェ
イスにおいて8ビット並列データ・バス・ポー1152
及び156に対してゲートされた出力接続を有する。レ
ジスタ140.141.146.144からポート15
0−153へデータを転送するゲート群は、154−1
57で表わされる。
ボー)150−153及びそれぞれのレジスタとの間に
あるバス160−163は双方向性である。データは、
出力グー)154−157を介して、レジスタからポー
トへ1時に8ビツト宛転送されることができ、かつ入力
ゲート164−167を介してポートから各レジスタへ
転送されることができる。更に、ポート152はゲート
168ヲ通るレジスタ144へのエントリー・ゲート通
路を有する。
あるバス160−163は双方向性である。データは、
出力グー)154−157を介して、レジスタからポー
トへ1時に8ビツト宛転送されることができ、かつ入力
ゲート164−167を介してポートから各レジスタへ
転送されることができる。更に、ポート152はゲート
168ヲ通るレジスタ144へのエントリー・ゲート通
路を有する。
バス170及び入力ゲート171及び172は、C8B
からレジスタ140へ(171を介して)又はレジスタ
143へ(172を介して)、データを8ビット単位で
転送させる。バス173及びゲート174及び175は
、C8Bからレジスタ141へ(174を介して)又は
レジスタ144へ(175を介して)、データ・バイト
を転蓬させる。
からレジスタ140へ(171を介して)又はレジスタ
143へ(172を介して)、データを8ビット単位で
転送させる。バス173及びゲート174及び175は
、C8Bからレジスタ141へ(174を介して)又は
レジスタ144へ(175を介して)、データ・バイト
を転蓬させる。
バス176及びゲート177及び178は、マイクロプ
ロセッサからレジスタ141へ(ゲート177を介して
)、又はC8Bへ(′ゲート178を介して)、データ
をバイト直列形式で転送させる。
ロセッサからレジスタ141へ(ゲート177を介して
)、又はC8Bへ(′ゲート178を介して)、データ
をバイト直列形式で転送させる。
レジスタ142はゲート入力バス180.181.18
2を介してレジスタ140、C8B又はレジスタ146
からデータ・バイトを受取ることができる。レジスタ1
45はゲート・バス186.184、及び185を介し
てレジスタ142、レジスタ141、又はレジスタ14
4がもデータを受取ることができる。
2を介してレジスタ140、C8B又はレジスタ146
からデータ・バイトを受取ることができる。レジスタ1
45はゲート・バス186.184、及び185を介し
てレジスタ142、レジスタ141、又はレジスタ14
4がもデータを受取ることができる。
データ・バイトは、レジスタ142及び145からC8
Bへ、バス186及びバス187の分岐バス188を介
して通されることができる。データは、レジスタ145
かもマイクロプロセッサへ、バス187の分岐バス18
9を介して転送可能である。
Bへ、バス186及びバス187の分岐バス188を介
して通されることができる。データは、レジスタ145
かもマイクロプロセッサへ、バス187の分岐バス18
9を介して転送可能である。
レジスター40はレジスター41からデータ・バイトを
受取ることができる。レジスター43は未使用のエント
リイ・バス191を有する。
受取ることができる。レジスター43は未使用のエント
リイ・バス191を有する。
本実施例において、レジスター40−145に関連した
ゲートは、ボー)150−15′5及びレジスタの間で
8.16、又は32ビツトのビット並列単位でデータを
転送し、レジスタ及びC8Bの間で16ビツト単位でデ
ータを転送し、成るレジスタ及びマイクロプロセッサ2
8の間で8ビット単位でデータを転送するため、シーケ
ンス制御回路116(第3図、第5図、第6a図乃至第
6d図)の制御の下で選択的に動作させられる。多くの
マイクロプロセッサは8ピツトのバス構造を有し、ホス
ト・システムとして有用なより大型のプロセッサ(例え
ばIBMシリーズ/1)は16.1 ビット・バス構造を有するので、上記の点は特に5.2
”。
ゲートは、ボー)150−15′5及びレジスタの間で
8.16、又は32ビツトのビット並列単位でデータを
転送し、レジスタ及びC8Bの間で16ビツト単位でデ
ータを転送し、成るレジスタ及びマイクロプロセッサ2
8の間で8ビット単位でデータを転送するため、シーケ
ンス制御回路116(第3図、第5図、第6a図乃至第
6d図)の制御の下で選択的に動作させられる。多くの
マイクロプロセッサは8ピツトのバス構造を有し、ホス
ト・システムとして有用なより大型のプロセッサ(例え
ばIBMシリーズ/1)は16.1 ビット・バス構造を有するので、上記の点は特に5.2
”。
好都合である。
C8B及びアダプタは16ビツト幅のインターフェイス
を有し、かつそれぞれ専用の制御回路の下で自律的に動
作することができるので、それらは、マイクロプロセッ
サが各バイト転送で関与しなくてはならない場合よりも
早く、ホスト及び周辺装置の間で、可変長のデータ・レ
コードを協力して転送することができる。更に、アダプ
タの自律的制御回路は8.16、又は32ピツ′トの装
置フォーマットと適合するため、ホスト及びマイクロプ
ロセッサによってダイナミックに条件スケラれることが
できるので、C8B及びアダプタは大きい柔軟性をもっ
て相互に作用し合うことができる。自律的アダプターフ
ォーマットは、連鎖可能な指令又は装置制御ブロック(
DCB)の配列より成るプログラムを介してプログラム
可能である。
を有し、かつそれぞれ専用の制御回路の下で自律的に動
作することができるので、それらは、マイクロプロセッ
サが各バイト転送で関与しなくてはならない場合よりも
早く、ホスト及び周辺装置の間で、可変長のデータ・レ
コードを協力して転送することができる。更に、アダプ
タの自律的制御回路は8.16、又は32ピツ′トの装
置フォーマットと適合するため、ホスト及びマイクロプ
ロセッサによってダイナミックに条件スケラれることが
できるので、C8B及びアダプタは大きい柔軟性をもっ
て相互に作用し合うことができる。自律的アダプターフ
ォーマットは、連鎖可能な指令又は装置制御ブロック(
DCB)の配列より成るプログラムを介してプログラム
可能である。
これらのプログラムは、ホストの監視ソフトウェアによ
って順序正しく実行するためにスケジュールされること
ができる。C8Bはマイクロプロセッサ28へ双方向的
に連結されるので(176,178の経路を介してデー
タ・バイトを受取り、かつ181.142.183.1
45.187.189の経路を介してデータ・バイトを
送るため)、CS B &j、ホスト及びマイクロプロ
セッサ−システム中のメモリの間で指令及び恣意的長さ
のデータ・セットを転送するため、自律的に動作される
ことができる(ホストΦインターフェイスでは1時に1
6ビツト、マイクロプロセッサ−〇インターフェイスで
は1時に8ピツトの転送)Q動作において、マイクロプ
ロセッサ28は、ホスト・プロセッサ1から検索された
DCB配列中に限定された指令を解釈し、かつ「高速」
指令に応答して、種々のバイト長を有するデータ・セッ
トを自律ベースに基いて高速で転送するため、C8B及
びシーケンス制御回路116をセット・アップする。シ
ーケンス制御回路1160条件すけば、そのような転送
が種々のビット並列装置インターフェイス・フォーマッ
ト(8,16、又は32ビツト)で転送されることを可
能にする。このような自律モードの動作において、ポー
ト150−153及びレジスタ140.141.143
、及び1,44の間にあるゲートは、周辺装置との間で
8.16、又は62ピツトのビット並列フォーマットで
データを転送するように動作させられ、これらレジスタ
とC8B及びレジスタ142及び145との間にあるゲ
ートは、C8Bを介してホスト・プロセッサとの間で同
じデータを16ピツト・フォーマットで転送するように
動作させられる。
って順序正しく実行するためにスケジュールされること
ができる。C8Bはマイクロプロセッサ28へ双方向的
に連結されるので(176,178の経路を介してデー
タ・バイトを受取り、かつ181.142.183.1
45.187.189の経路を介してデータ・バイトを
送るため)、CS B &j、ホスト及びマイクロプロ
セッサ−システム中のメモリの間で指令及び恣意的長さ
のデータ・セットを転送するため、自律的に動作される
ことができる(ホストΦインターフェイスでは1時に1
6ビツト、マイクロプロセッサ−〇インターフェイスで
は1時に8ピツトの転送)Q動作において、マイクロプ
ロセッサ28は、ホスト・プロセッサ1から検索された
DCB配列中に限定された指令を解釈し、かつ「高速」
指令に応答して、種々のバイト長を有するデータ・セッ
トを自律ベースに基いて高速で転送するため、C8B及
びシーケンス制御回路116をセット・アップする。シ
ーケンス制御回路1160条件すけば、そのような転送
が種々のビット並列装置インターフェイス・フォーマッ
ト(8,16、又は32ビツト)で転送されることを可
能にする。このような自律モードの動作において、ポー
ト150−153及びレジスタ140.141.143
、及び1,44の間にあるゲートは、周辺装置との間で
8.16、又は62ピツトのビット並列フォーマットで
データを転送するように動作させられ、これらレジスタ
とC8B及びレジスタ142及び145との間にあるゲ
ートは、C8Bを介してホスト・プロセッサとの間で同
じデータを16ピツト・フォーマットで転送するように
動作させられる。
更に、マイクロプロセッサは、非自律(ステップ・バイ
・ステップ)モードでアダプタを制御して、マイクロプ
ロセッサ及び周辺装置の間でデータを転送するため(1
時に8ビツト宛)、DCB及び他の指令機能の制御の下
で動作することができる。更にマイクロプロセッサは、
C8B、アダプタ及び周辺装置を反復的に条件すげて、
8.16、又は62ビツトの単一の転送を実行するため
、上記の如く動作することができる。
・ステップ)モードでアダプタを制御して、マイクロプ
ロセッサ及び周辺装置の間でデータを転送するため(1
時に8ビツト宛)、DCB及び他の指令機能の制御の下
で動作することができる。更にマイクロプロセッサは、
C8B、アダプタ及び周辺装置を反復的に条件すげて、
8.16、又は62ビツトの単一の転送を実行するため
、上記の如く動作することができる。
アダプタの制御を過度に複雑に又は誤り易くすることな
く多様かつ顕著°゛に有用な自律的モードの動作を可能
とするため、’ 、’*発明は次に説明するよ佳■ うな8つのモードでのみ1作させられる。しかし、当業
者にとって、他のモードも容易に実行可能であることが
認められるであろう。
く多様かつ顕著°゛に有用な自律的モードの動作を可能
とするため、’ 、’*発明は次に説明するよ佳■ うな8つのモードでのみ1作させられる。しかし、当業
者にとって、他のモードも容易に実行可能であることが
認められるであろう。
使用される自律モードとしては、単方向8ビット書込み
(U/8W)、単方向16ビツト書込み(U/16W)
、単方向8ピット読取り(U/8R)、単方向16ビツ
ト読取り(U/16R)、双方向16ビツト書込み(B
/16W)、双方向・16ビツト読取り(B/16R)
、双方向32ビット書込み(B/32W)、及び双方向
32ビット読取り(B/32R)が可能である。これら
のモードにおいて、アダプタ及び専用の制御回路によっ
て自律的に実行される動作は、次の表に要約されている
。
(U/8W)、単方向16ビツト書込み(U/16W)
、単方向8ピット読取り(U/8R)、単方向16ビツ
ト読取り(U/16R)、双方向16ビツト書込み(B
/16W)、双方向・16ビツト読取り(B/16R)
、双方向32ビット書込み(B/32W)、及び双方向
32ビット読取り(B/32R)が可能である。これら
のモードにおいて、アダプタ及び専用の制御回路によっ
て自律的に実行される動作は、次の表に要約されている
。
−
に 寸 、い 屁 1 セ hJTh 如
件 \ b ←T L−f 整Aに セ坤P促Δρ レジスタ140−145の個々のステージは、周知の極
性保持ラッチ回路を使用して構成するのが望ましい。こ
れらの回路は、そのクロッキング(ゲーテング)入力が
連続的にアクチブに保持されている時、その入力と出力
との間でデータを連続的に通すように設計される。従っ
て、これらのレジスタは、C8Bとポートとの間の記憶
ラッチ又はゲーテング・エレメントとして使用される。
件 \ b ←T L−f 整Aに セ坤P促Δρ レジスタ140−145の個々のステージは、周知の極
性保持ラッチ回路を使用して構成するのが望ましい。こ
れらの回路は、そのクロッキング(ゲーテング)入力が
連続的にアクチブに保持されている時、その入力と出力
との間でデータを連続的に通すように設計される。従っ
て、これらのレジスタは、C8Bとポートとの間の記憶
ラッチ又はゲーテング・エレメントとして使用される。
自律モード動作に関する時間節減の利点は、次のような
例を青票することによって理解される。
例を青票することによって理解される。
16ピツト単方向書込モード(U/16W)において、
レジスタ140及び141のクロッキング入力、及び関
連した通路ゲートが動作させられ、C8Bからポート1
50及び151へ、事実上連続した16ビツト幅の信号
伝導通路が形成される。
レジスタ140及び141のクロッキング入力、及び関
連した通路ゲートが動作させられ、C8Bからポート1
50及び151へ、事実上連続した16ビツト幅の信号
伝導通路が形成される。
16ビツト双方向書込モード(B/16W)の場合、C
8B及びポート152及び153の間に同じ動作がとら
れる。従って、これらのモードにおいてC8Bによって
与えられた各16ビツト単位のデータは、それぞれの装
置インターフェイス・ポートへ直ちに送られ(通路伝導
遅延を無視する)、周辺装置に対する即時のデータ付与
を潜在的に可能にする。
8B及びポート152及び153の間に同じ動作がとら
れる。従って、これらのモードにおいてC8Bによって
与えられた各16ビツト単位のデータは、それぞれの装
置インターフェイス・ポートへ直ちに送られ(通路伝導
遅延を無視する)、周辺装置に対する即時のデータ付与
を潜在的に可能にする。
16ピツト単方向及び双方向読取モード(U/16R及
びB/16R)において、レジスタ142−145及び
関連した通路ゲートのクロック入力は、ポート152及
び153からC8Bへ逆方向に同様な16ビツト並列信
号伝導効果を連続的に与えるように動作させられる。こ
のモードにおいてポート152に与えられたデータは、
何らクロック遅延を生じることなく、レジスタ143及
び142を通ってC8Bへ順次に送られ、ポート153
へ与えられたデータは、遅延を生じることなく、レジス
タ144及び145を通ってC8Bへ順次に送られる。
びB/16R)において、レジスタ142−145及び
関連した通路ゲートのクロック入力は、ポート152及
び153からC8Bへ逆方向に同様な16ビツト並列信
号伝導効果を連続的に与えるように動作させられる。こ
のモードにおいてポート152に与えられたデータは、
何らクロック遅延を生じることなく、レジスタ143及
び142を通ってC8Bへ順次に送られ、ポート153
へ与えられたデータは、遅延を生じることなく、レジス
タ144及び145を通ってC8Bへ順次に送られる。
8ビツト単方向書込モード(U/8W)において、C8
Bインターフエイスにあるそれぞれの16ビツト・デー
タ(ワード)は、レジスタ141でデータをラッチする
ことなく、2つのステージでポート150へ送られる。
Bインターフエイスにあるそれぞれの16ビツト・デー
タ(ワード)は、レジスタ141でデータをラッチする
ことなく、2つのステージでポート150へ送られる。
最初のデータ中パイ、トはC8Bからポート150へ直
接にレジスタ140を通って転送され、第2のバイトは
、C8Bからポート150ヘレジスタ141及び140
を介して転送される。それによって、第2のデーターバ
イトは、C8Bからポート150へ、レジスタ141で
ラッチによる「途中下車」を生じることな(流れる。こ
の動作は、後に説明するように、シーケンス制御回路1
16における論理を維持しかつ単純化する基礎になる。
接にレジスタ140を通って転送され、第2のバイトは
、C8Bからポート150ヘレジスタ141及び140
を介して転送される。それによって、第2のデーターバ
イトは、C8Bからポート150へ、レジスタ141で
ラッチによる「途中下車」を生じることな(流れる。こ
の動作は、後に説明するように、シーケンス制御回路1
16における論理を維持しかつ単純化する基礎になる。
62ビット双方向動作において、16個のデータ・ピッ
トはアダプタ・レジスタにラッチされ、その間、他の1
6ピツトはフェッチ又は転送されつつある。62ピット
書込動作(B/32W)において、C8Hによって与え
られたそれぞれの16ビツト・データ・ワードはレジス
タ140,141の対及びレジスタ143.144の対
へ交互に印加される。レジスタ14′0.1410対へ
印加されたワードはそこにラッチされかつ保持されるが
、その間に、次のワードがレジスタ145.1440対
へ与えられ、ゲートを通される。従つて、レジスタ14
0.141にラッチされたデータと、レジスタ146.
144を通されたデータとは、62ビツトの並列データ
群としてポート150−153へ同時に現われることに
なる。
トはアダプタ・レジスタにラッチされ、その間、他の1
6ピツトはフェッチ又は転送されつつある。62ピット
書込動作(B/32W)において、C8Hによって与え
られたそれぞれの16ビツト・データ・ワードはレジス
タ140,141の対及びレジスタ143.144の対
へ交互に印加される。レジスタ14′0.1410対へ
印加されたワードはそこにラッチされかつ保持されるが
、その間に、次のワードがレジスタ145.1440対
へ与えられ、ゲートを通される。従つて、レジスタ14
0.141にラッチされたデータと、レジスタ146.
144を通されたデータとは、62ビツトの並列データ
群としてポート150−153へ同時に現われることに
なる。
オフライン処理モードにおいて、ホストの監視ソフトウ
ェアに最少の負担しかかけないで、ホスト・システムと
アドレスされた周辺装置との間で、全2重データ通信リ
ンクを効果的に確立して、読取動作及び書込動作を効果
的に維持するため、マイクロプロセッサによって16ビ
ツト単方向モードを使用することができる。このような
動作において、マイクロプロセッサは、ホストDCHに
よって起動された後、DCBによって指定された2次指
令リストに含まれる副指令を解釈する。これらの副指令
は、ホスト・システム及び周辺装置にある別個のデータ
・スペースに関して、16ピツト書込及び16ビレト読
取のデータ転送を多様に限定する。それぞれの書込転送
について、マイクロプロセッサはC8B及び周辺装置を
準備し、シーケンス制御回路116をモードU/16W
ヘセソトし、シーケンス制御回路を能動化してC8Bか
ら「0」ポート群への転送を完了させる。それぞれの読
取転送について、マイクロプロセッサは同じ手順に従う
が、マイクロプロセッサはモードU/16Rをセットし
て、「1」ポート群を介して周辺装置からC8Bへデー
タが通過するようにする。個々の読取転送及び書込転送
は同時に実行することができず、それらはインタリープ
される。
ェアに最少の負担しかかけないで、ホスト・システムと
アドレスされた周辺装置との間で、全2重データ通信リ
ンクを効果的に確立して、読取動作及び書込動作を効果
的に維持するため、マイクロプロセッサによって16ビ
ツト単方向モードを使用することができる。このような
動作において、マイクロプロセッサは、ホストDCHに
よって起動された後、DCBによって指定された2次指
令リストに含まれる副指令を解釈する。これらの副指令
は、ホスト・システム及び周辺装置にある別個のデータ
・スペースに関して、16ピツト書込及び16ビレト読
取のデータ転送を多様に限定する。それぞれの書込転送
について、マイクロプロセッサはC8B及び周辺装置を
準備し、シーケンス制御回路116をモードU/16W
ヘセソトし、シーケンス制御回路を能動化してC8Bか
ら「0」ポート群への転送を完了させる。それぞれの読
取転送について、マイクロプロセッサは同じ手順に従う
が、マイクロプロセッサはモードU/16Rをセットし
て、「1」ポート群を介して周辺装置からC8Bへデー
タが通過するようにする。個々の読取転送及び書込転送
は同時に実行することができず、それらはインタリープ
される。
そしてマイクロプロセッサの適当なプログラミングによ
り、周辺装置、マイクロプロセッサ、及びホスト・シス
テムの資源に関して、最少の競争状態を生じるようにす
ることができる。
り、周辺装置、マイクロプロセッサ、及びホスト・シス
テムの資源に関して、最少の競争状態を生じるようにす
ることができる。
「1」ポート群を介してのみ動作することのできる16
ピツト高速双方向動作B/16w及びB/16Rは、前
述した配列指標モードの動作を実行するため、「0」ポ
ート群を通してマイクロプロセッサによって命令された
配列アドレシング動作と協調させることができる。この
モードにおいて、「1」ポート群におけるデータ転送活
動に関連したポート初期接続機能は、「0」ポート群初
期接続及び必要なマイクロプロセッサ動作と協調させら
れてよい。
ピツト高速双方向動作B/16w及びB/16Rは、前
述した配列指標モードの動作を実行するため、「0」ポ
ート群を通してマイクロプロセッサによって命令された
配列アドレシング動作と協調させることができる。この
モードにおいて、「1」ポート群におけるデータ転送活
動に関連したポート初期接続機能は、「0」ポート群初
期接続及び必要なマイクロプロセッサ動作と協調させら
れてよい。
次に第5図、第6a図、第6b図、第6C図を参照して
、制御回路116.117を説明する。
、制御回路116.117を説明する。
先ず第5図を参照すると、制御回路116は自律制御ラ
ッチ301、初期接続能動制御回路602、及びデータ
通路ゲート制御回路605を含む。
ッチ301、初期接続能動制御回路602、及びデータ
通路ゲート制御回路605を含む。
これら回路の詳細は第6a図及び第6b図に示される。
更にシーケンス制御回路116は、第6図に示されるポ
ート初期接続制御回路117及び周辺インターフェイス
制御回路を含む。制御回路117の詳細は第6C図に示
される。制御回路118の詳細は本発明と直接の関連を
有しない。
ート初期接続制御回路117及び周辺インターフェイス
制御回路を含む。制御回路117の詳細は第6C図に示
される。制御回路118の詳細は本発明と直接の関連を
有しない。
初期接続能動制御回路302は、C8B中のバイパス転
送制御回路304とインターフェイスする。アダプタの
データ・レジスタは、C8B中のサイクル・スチール・
データ・レジスタ(C8DR)305とインターフェイ
スする。バイパス転送制御回路304とレジスタ305
は、米国特許4246637の第2a図に示され、転送
回路304の詳細は上記米国特許の第11図に示される
。
送制御回路304とインターフェイスする。アダプタの
データ・レジスタは、C8B中のサイクル・スチール・
データ・レジスタ(C8DR)305とインターフェイ
スする。バイパス転送制御回路304とレジスタ305
は、米国特許4246637の第2a図に示され、転送
回路304の詳細は上記米国特許の第11図に示される
。
書込データ・バス306は本願添付第4図のバス170
及び176に対応する。読取バス30ンは同じく第4図
のバス186及び188に対応する。出力データ・バス
308は同じく第4図のバス181に対応し、入力デー
タ・バス609は同じく第4図のバス176に対応する
。レジスタ305は高バイト部分及び低バイト部分を含
み、これらの各々は16ビツトを並列にアダプタへ与え
、かつアダプタから並列に16ビツトを受取る。レジス
タのこれらの部分は、第5図では詳細に示されない。し
かし、これらの各部分に関連して高バイト部分ル(fu
ll)線610及び低バイト部分ル(full )線6
11が設けられている。これらの線は、初期接続能動制
御回路602へ、データ・バイトの受取り又は転送に関
してC8Hの準備状態を示す。 □ 他の初期接続線312−315は、アダプタとC8Bと
の間でデータの移動を制御する。線312及び613は
、読取動作の間に使用され、レジスタ305の高及び低
部分へデータを転送するため、アダプタにおけるデータ
の可用性を知らせる。
及び176に対応する。読取バス30ンは同じく第4図
のバス186及び188に対応する。出力データ・バス
308は同じく第4図のバス181に対応し、入力デー
タ・バス609は同じく第4図のバス176に対応する
。レジスタ305は高バイト部分及び低バイト部分を含
み、これらの各々は16ビツトを並列にアダプタへ与え
、かつアダプタから並列に16ビツトを受取る。レジス
タのこれらの部分は、第5図では詳細に示されない。し
かし、これらの各部分に関連して高バイト部分ル(fu
ll)線610及び低バイト部分ル(full )線6
11が設けられている。これらの線は、初期接続能動制
御回路602へ、データ・バイトの受取り又は転送に関
してC8Hの準備状態を示す。 □ 他の初期接続線312−315は、アダプタとC8Bと
の間でデータの移動を制御する。線312及び613は
、読取動作の間に使用され、レジスタ305の高及び低
部分へデータを転送するため、アダプタにおけるデータ
の可用性を知らせる。
線312はC3DR高バイト・ロード線であり、線61
3はC3DR低バイトφロード線である。
3はC3DR低バイトφロード線である。
線314及び315は、書込動作に関連して使用され、
データがアダプタへ転送された後、レジスタ605の高
バイト部分及び低バイト部分をクリアするために使用さ
れる。線614はC3DR高バイト・クリγ線であり、
線315はC3DR低バイト・クリア線である。
データがアダプタへ転送された後、レジスタ605の高
バイト部分及び低バイト部分をクリアするために使用さ
れる。線614はC3DR高バイト・クリγ線であり、
線315はC3DR低バイト・クリア線である。
データ・バス608及び309の外に、マイクロプロセ
ッサはアダプタに対する制御情報バス316を有する。
ッサはアダプタに対する制御情報バス316を有する。
バス316は、初期接続能動制御回路502で終端する
分岐バス517と、自律制御ラッチ301で終、端する
分岐バス618と、デ゛111 −タ通路ゲート制御回路(データ通路選択制両回路)6
03で終端する分岐バス319と、周辺イ―。
分岐バス517と、自律制御ラッチ301で終、端する
分岐バス618と、デ゛111 −タ通路ゲート制御回路(データ通路選択制両回路)6
03で終端する分岐バス319と、周辺イ―。
ンターフエイス制御回路118で終端する分岐バス62
0と、ポート初期接続制御回路117で終端する分岐バ
ス321とを有する。これらの分岐バスを通して与えら
れる信号の宛先及び機能は、第6a図乃至第6C図を参
照して詳細に説明される。
0と、ポート初期接続制御回路117で終端する分岐バ
ス321とを有する。これらの分岐バスを通して与えら
れる信号の宛先及び機能は、第6a図乃至第6C図を参
照して詳細に説明される。
自律制御ラッチ301は出力線322を有するオン/オ
フ・ラッチを含む。このラッチは、自律制御モードと非
自律制御モードとを識別する。自律モードにおいて、他
の自律制御ラッチによってバス323−326に与えら
れた信号は、制御回路302.306.117.118
の動作状態を決定する。非自律モードにおいて、制御回
路602.603.117.118は直接マイクロプロ
グラム制御の下で動作を実行するため、バス316−3
21を介してマイクロプロセッサによって制御可能であ
る。
フ・ラッチを含む。このラッチは、自律制御モードと非
自律制御モードとを識別する。自律モードにおいて、他
の自律制御ラッチによってバス323−326に与えら
れた信号は、制御回路302.306.117.118
の動作状態を決定する。非自律モードにおいて、制御回
路602.603.117.118は直接マイクロプロ
グラム制御の下で動作を実行するため、バス316−3
21を介してマイクロプロセッサによって制御可能であ
る。
動作において、マイクロプロセッサは最初自律制御ラッ
チをオフ(非自律)状態ヘセットし、直接制御の下で、
装置インターフェイスに関して装置選択及び状況通信動
作を実行するため、アダプタ制御回路を動作させる。も
しマイクロプロセッサが、マイクロプロセッサのメモリ
と周辺装置との間で低速データ転送を実行することを望
むならば、それはデータ転送を実行するため2つのオプ
ションを有する。それは、マイクロプロセッサ及びポー
ト150及び152(第4図)の間でデータ・バイトを
転送するため、アダプタ・ゲート(第4図)を非自律モ
ードで直接に動作させるか、又は各8ビツト転送のため
に周辺装置を準備して、8バイト転送が制御回路によっ
て完了されたことを示す信号がマイクロプロセッサによ
って受取られるまで、自律状態ラッチをオンにして、適
当なモード状態(U/8W又はU/8 R)をセットす
ることができる。更に、マイクロプロセッサは、アダプ
タが自律的に制御されている間、自律制御ランチ301
を選択されたモード状態に維持して、任意の長さのデー
タ・バイトより成るストリームが、マイクロプロセッサ
と周辺装置との間を転送されるようにすることができる
。またマイクロプロセッサは、周辺インターフェイス制
御回路118で与えられた条件を検査することによって
、動作を終了させるため直接制御を実行することができ
る。
チをオフ(非自律)状態ヘセットし、直接制御の下で、
装置インターフェイスに関して装置選択及び状況通信動
作を実行するため、アダプタ制御回路を動作させる。も
しマイクロプロセッサが、マイクロプロセッサのメモリ
と周辺装置との間で低速データ転送を実行することを望
むならば、それはデータ転送を実行するため2つのオプ
ションを有する。それは、マイクロプロセッサ及びポー
ト150及び152(第4図)の間でデータ・バイトを
転送するため、アダプタ・ゲート(第4図)を非自律モ
ードで直接に動作させるか、又は各8ビツト転送のため
に周辺装置を準備して、8バイト転送が制御回路によっ
て完了されたことを示す信号がマイクロプロセッサによ
って受取られるまで、自律状態ラッチをオンにして、適
当なモード状態(U/8W又はU/8 R)をセットす
ることができる。更に、マイクロプロセッサは、アダプ
タが自律的に制御されている間、自律制御ランチ301
を選択されたモード状態に維持して、任意の長さのデー
タ・バイトより成るストリームが、マイクロプロセッサ
と周辺装置との間を転送されるようにすることができる
。またマイクロプロセッサは、周辺インターフェイス制
御回路118で与えられた条件を検査することによって
、動作を終了させるため直接制御を実行することができ
る。
もしマイクロプロセッサが、C8Bと周辺装置との間で
高速データ転送を設定したいと望むならば、それは自律
制御回路をオン状態及び適当なフォーマット・モードへ
条件すけ、次いでC8B及び周辺装置が自律的アダプタ
制御の下でデータを交換している間、他の動作を実行す
る。このモードにおいて、マイクロプロセッサは、最後
のバイト転送(バイト−カウントはゼロに等しい)を示
すC8Bからの信号(図示せず)、又は動作の終了を必
要とする装置条件又はタイミング条件を示す制御回路1
18への信号(図示せず)げよって、動作を終らせるよ
うに導かれる。更にマイクロプロセッサは、もし必要な
らば、データ転送動作の、1.′ 間に制御回路118を通して間欠的に周辺装置へ・′。
高速データ転送を設定したいと望むならば、それは自律
制御回路をオン状態及び適当なフォーマット・モードへ
条件すけ、次いでC8B及び周辺装置が自律的アダプタ
制御の下でデータを交換している間、他の動作を実行す
る。このモードにおいて、マイクロプロセッサは、最後
のバイト転送(バイト−カウントはゼロに等しい)を示
すC8Bからの信号(図示せず)、又は動作の終了を必
要とする装置条件又はタイミング条件を示す制御回路1
18への信号(図示せず)げよって、動作を終らせるよ
うに導かれる。更にマイクロプロセッサは、もし必要な
らば、データ転送動作の、1.′ 間に制御回路118を通して間欠的に周辺装置へ・′。
質問する。前述したように、これらの自律モード□、お
いア、C8B肝晶、f、よ、フイ、。
いア、C8B肝晶、f、よ、フイ、。
プロセッサによって解釈された高速指令によって限定さ
れる長さの可変長データ・レコードを交換するように動
作するか、又は前述したプログラム可能オフライン・モ
ードにおいて、マイクロプロセッサによって解釈された
2次指令と連係して8.16又は32ビツトの個別的転
送を実行するように動作する。
れる長さの可変長データ・レコードを交換するように動
作するか、又は前述したプログラム可能オフライン・モ
ードにおいて、マイクロプロセッサによって解釈された
2次指令と連係して8.16又は32ビツトの個別的転
送を実行するように動作する。
第6b図には、自律モード制御回路及び関連したマイク
ロプロセッサ入力が一般的に340で示される。C8B
と初期接続情報を交換するアダプタ制御回路は、第6I
L図の641で総括的に示される。装置ポート初期接続
機能を能動化するアダプタ制御回路は、第6C図の64
2で総括的に示される。第4図のレジスタ340−54
5に関連したデータ・ゲート回路を能動化するアダプタ
制御回路は、総括的に第6c図の343で示される。
ロプロセッサ入力が一般的に340で示される。C8B
と初期接続情報を交換するアダプタ制御回路は、第6I
L図の641で総括的に示される。装置ポート初期接続
機能を能動化するアダプタ制御回路は、第6C図の64
2で総括的に示される。第4図のレジスタ340−54
5に関連したデータ・ゲート回路を能動化するアダプタ
制御回路は、総括的に第6c図の343で示される。
装置ポート初期接続機能を命令するアダプタ制御、°□
回路は、総括的に第6d図の344で示される(この制
御回路は第λ”−図の制御回路117に対応すう、。
“。
御回路は第λ”−図の制御回路117に対応すう、。
“。
第6b図に示されるように、「自律モード制御回路及び
マイクロプロセッサ人力J340(以下、自律制御回路
540という)は、°自律制御ラッチ601(第5図参
照)と、8つの自律モードU/8R−B152Wの出力
650aを有するデコード回路550とを含む。自律制
御ラッチは、マイクロプロセッサ・デコーダ出力616
aからの信号によってセットされかつクリアされる。デ
コーダ出力の1つはオン/オフ・ラッチをセットする。
マイクロプロセッサ人力J340(以下、自律制御回路
540という)は、°自律制御ラッチ601(第5図参
照)と、8つの自律モードU/8R−B152Wの出力
650aを有するデコード回路550とを含む。自律制
御ラッチは、マイクロプロセッサ・デコーダ出力616
aからの信号によってセットされかつクリアされる。デ
コーダ出力の1つはオン/オフ・ラッチをセットする。
オン状態ヘセットされると(線322がアクチブ)、オ
ン/オフ・ラッチはデコード回路350を能動化して、
他の3つのモード・ラッチから受取られた入力の関数と
して、8つの出力350aの1つをアクチブにする。上
記入力の1つは読取動作及び書込動作(R又はW)を識
別する。他の2つの入力は、単方向の8又は16ビツト
動作と、双方向の16又は62ピット動作を識別する。
ン/オフ・ラッチはデコード回路350を能動化して、
他の3つのモード・ラッチから受取られた入力の関数と
して、8つの出力350aの1つをアクチブにする。上
記入力の1つは読取動作及び書込動作(R又はW)を識
別する。他の2つの入力は、単方向の8又は16ビツト
動作と、双方向の16又は62ピット動作を識別する。
従って、もしマイクロプロセッサがオン/オフ・ラッチ
をオン状態ヘセットし、かつR(読取)動作を設定し、
かつU7/8条件を設定すれば、出力350aの最上部
の線U/8Rが能動化される。もしマイクロプロセッサ
がW(書込)動作及びB/32条件を設定すれば、出力
35Oa中の最下部の線B/32Wが能動化される。
をオン状態ヘセットし、かつR(読取)動作を設定し、
かつU7/8条件を設定すれば、出力350aの最上部
の線U/8Rが能動化される。もしマイクロプロセッサ
がW(書込)動作及びB/32条件を設定すれば、出力
35Oa中の最下部の線B/32Wが能動化される。
出力650aは、ケーブル651及び652を介して、
第6&図及び第6b図の他の論理回路へ延長される。同
じ出力は、ケーブル353及び354を介して第6C図
の論理回路へ延長される。
第6&図及び第6b図の他の論理回路へ延長される。同
じ出力は、ケーブル353及び354を介して第6C図
の論理回路へ延長される。
また同じ出力は、ケーブル351.356.355を介
して第6d図の論理回路へ延長される。制御回路341
−344の論理エレメントに対するマイクロプロセッサ
直接制御接続線(mpl−mp27)は、線316を介
して制御回路641−344へ連結される。これらの接
続線は、マイクロプロセッサ制御メモリのデコードされ
た出力機能を表わす。
して第6d図の論理回路へ延長される。制御回路341
−344の論理エレメントに対するマイクロプロセッサ
直接制御接続線(mpl−mp27)は、線316を介
して制御回路641−344へ連結される。これらの接
続線は、マイクロプロセッサ制御メモリのデコードされ
た出力機能を表わす。
ここで第6a図において、C8Bとアダプタとの間にあ
る初期接続インターフェイス660を参照すると、サイ
クル・スチール・データ・レジスタ305(第5図)の
高及び低バイト部分の占拠状態を示す線310及び31
1は、ANDゲート362及び663へ延長される。A
NDゲート362及び363は、レジスタ305の高及
び低部分をクリアするため、線314及び315上に出
力を発生する。これらのゲートは、高及び低バイト部分
のフル状態を示す線310及び311上の信号によって
準備され、入力線664及び365上に能動信号が現わ
れる時動作する。線364及び665は、C8Bからレ
ジl’ 140及び141、又は143及び144(第
4図)へデータ・ワードがゲートされることに関連して
いる論理条件に従って、ORゲート366及び367を
通して能動化される。ORゲート366によって発生さ
れた能動信号はアダプタ高バイト・ロード信号であり、
ORゲート367によって発生された能動信号はアダプ
タ低バイト・ロード信号である。
る初期接続インターフェイス660を参照すると、サイ
クル・スチール・データ・レジスタ305(第5図)の
高及び低バイト部分の占拠状態を示す線310及び31
1は、ANDゲート362及び663へ延長される。A
NDゲート362及び363は、レジスタ305の高及
び低部分をクリアするため、線314及び315上に出
力を発生する。これらのゲートは、高及び低バイト部分
のフル状態を示す線310及び311上の信号によって
準備され、入力線664及び365上に能動信号が現わ
れる時動作する。線364及び665は、C8Bからレ
ジl’ 140及び141、又は143及び144(第
4図)へデータ・ワードがゲートされることに関連して
いる論理条件に従って、ORゲート366及び367を
通して能動化される。ORゲート366によって発生さ
れた能動信号はアダプタ高バイト・ロード信号であり、
ORゲート367によって発生された能動信号はアダプ
タ低バイト・ロード信号である。
これらの能動信号を発生する論理回路668は後に説明
する。
する。
線310及び51,1は、制御回路342のORゲー)
372(第6c図)へ延長される(線670及び371
)。更に線′510及び311は論理回路376(第6
b図)へ延長される(線674及び675)。論理回路
376は、線377及び378上にレジスタ305上に
フル又は空の条件を表示し、また線379及び380上
にレジスタ305の低及び高部分の空の条件を表示する
。更に線377−580は、第6C図の制御回路642
の論理エレメント部分へ延長される。
372(第6c図)へ延長される(線670及び371
)。更に線′510及び311は論理回路376(第6
b図)へ延長される(線674及び675)。論理回路
376は、線377及び378上にレジスタ305上に
フル又は空の条件を表示し、また線379及び380上
にレジスタ305の低及び高部分の空の条件を表示する
。更に線377−580は、第6C図の制御回路642
の論理エレメント部分へ延長される。
第6a図のラッチ400及び401は、論理回路402
及び403と共同して、トラブル又は単一ビット2進カ
ウンタとして動作する。これらのラッチは、U/8及び
B/32モードにおける部分転送動作と関連して状態を
変える(トグルされる)。ラッチ400及び401は、
ファネル・データ通路回路の部分に関して、高ポインタ
及び低ポインタとして使用されるQ及び4の出力を有す
る。各ラッチの4出力は、各ラッチのD入カへフ、イー
ドバックされ・る。従って、ラッチのCK大入力パルス
が与えられる度に、ラッチ状態が反転され、Q及び4出
力め、状態が反転される。
及び403と共同して、トラブル又は単一ビット2進カ
ウンタとして動作する。これらのラッチは、U/8及び
B/32モードにおける部分転送動作と関連して状態を
変える(トグルされる)。ラッチ400及び401は、
ファネル・データ通路回路の部分に関して、高ポインタ
及び低ポインタとして使用されるQ及び4の出力を有す
る。各ラッチの4出力は、各ラッチのD入カへフ、イー
ドバックされ・る。従って、ラッチのCK大入力パルス
が与えられる度に、ラッチ状態が反転され、Q及び4出
力め、状態が反転される。
L
8ピット単方向書込動作の間、論理回路402は、制御
回路344(第6d図)によって制御されるポート0初
期接続完了(0完了)信号の能動化に従って、[ファネ
ル・バイト・ポインタ1ランチ400を、その高及び低
状態(、F B P高及びFBP低)へ交互にトリガす
る。0完了信号は、線404を介して論理回路402へ
印加される。
回路344(第6d図)によって制御されるポート0初
期接続完了(0完了)信号の能動化に従って、[ファネ
ル・バイト・ポインタ1ランチ400を、その高及び低
状態(、F B P高及びFBP低)へ交互にトリガす
る。0完了信号は、線404を介して論理回路402へ
印加される。
単方向8ピット読取動作が実行されている竺、ラッチ4
00は、ポート1初期接続完了(1完了)信号が線40
らを介して制御回路344から受取られる時、高及び低
状態を切換える。従って、8ピット書込動作の間にポー
ト150(第4図)で完了されるバイト転送について、
ラッチ400の状態は反転される。それによって、ラン
チ400は、レジスタ140及び141(第4図)から
ポート150へのバイト転送と関連して、奇/偶バイト
・カウンタとして効果的に動作する。同様に、8ビット
読取動作の間、反対方向に転送される各バイトについて
(周辺装置からポート152へ)、ランチ400の状態
が反転され、ランチ400は、ポート152かもレジス
タ146及び144(第4図)へのバイト転送に関して
、奇/偶バイト・カウンタとして動作する。
00は、ポート1初期接続完了(1完了)信号が線40
らを介して制御回路344から受取られる時、高及び低
状態を切換える。従って、8ピット書込動作の間にポー
ト150(第4図)で完了されるバイト転送について、
ラッチ400の状態は反転される。それによって、ラン
チ400は、レジスタ140及び141(第4図)から
ポート150へのバイト転送と関連して、奇/偶バイト
・カウンタとして効果的に動作する。同様に、8ビット
読取動作の間、反対方向に転送される各バイトについて
(周辺装置からポート152へ)、ランチ400の状態
が反転され、ランチ400は、ポート152かもレジス
タ146及び144(第4図)へのバイト転送に関して
、奇/偶バイト・カウンタとして動作する。
同様に、ラッチ401は、32ビツト双方向モード・ト
ランザクションに関し、ワード(16ビツト)転送のた
めの奇/偶カウンタとして動作する。その出力は、ファ
ネル・ワード・ポインタ「高J及び「低」表示信号(F
WP高及びFWP低)である。ワードが「0」ポート群
又は「1」ポート群インターフェイスを横切って転送さ
れる度に、OR回路408(第6a図)の出力で発生さ
れた信号が線409を介して論理回路403へ印加され
、ラッチ401はその状態を反転させられる。
ランザクションに関し、ワード(16ビツト)転送のた
めの奇/偶カウンタとして動作する。その出力は、ファ
ネル・ワード・ポインタ「高J及び「低」表示信号(F
WP高及びFWP低)である。ワードが「0」ポート群
又は「1」ポート群インターフェイスを横切って転送さ
れる度に、OR回路408(第6a図)の出力で発生さ
れた信号が線409を介して論理回路403へ印加され
、ラッチ401はその状態を反転させられる。
32ビツトの各トランザクションにおいて、32ビット
並列項目のワード部分がインターフェイスに与えられる
度に、別個の0完了信号及び1完了信号が戻される。従
って、ラッチ401はそれぞれの32ビツト転送につい
て2回トグルされる。
並列項目のワード部分がインターフェイスに与えられる
度に、別個の0完了信号及び1完了信号が戻される。従
って、ラッチ401はそれぞれの32ビツト転送につい
て2回トグルされる。
1回は、0ポ一トΦワード部分がレジスタ140及び1
41にラッチされる時であり、(書込み又は読取りトラ
ンザクションのいずれかについて)、もう1回は、1ポ
ート・ワード部分がラッチ143及び144を通される
時である(読取り又は書込みのいずれかについて)。ラ
ッチ400及び401の出力は、制御回路342(初期
接続能動論理回路)(第6C図)、制御回路341(C
8B初期接続インターフェイス論理回路)、及び制御回
路343(データ通路ゲーティング論理回路)を制御す
るために使用される。
41にラッチされる時であり、(書込み又は読取りトラ
ンザクションのいずれかについて)、もう1回は、1ポ
ート・ワード部分がラッチ143及び144を通される
時である(読取り又は書込みのいずれかについて)。ラ
ッチ400及び401の出力は、制御回路342(初期
接続能動論理回路)(第6C図)、制御回路341(C
8B初期接続インターフェイス論理回路)、及び制御回
路343(データ通路ゲーティング論理回路)を制御す
るために使用される。
制御回路341(第6a図)は、線312及び313の
能動化に関連したOR回路420及び421、OR回路
420及び421の能動化を制御する4個のAND回路
より成る群423、AND回路群423の上から3番目
のAND回路を準備するOR回路424を含む。OR回
路420がAND回路群423の上から6つのAND回
路の1つによって条件ずけられると、それは線612を
能動化する。これが生じるのは、読取動作が62ビツト
ゆフォーマットで実行されており、かつ完了表示信号が
ポート0又は゛(m、に関して与えられた時、又は8ビ
ット読取動作が実行されており、かつラッテ400がF
BP高状態ヘセットされ、かつ完了表示信号がポート1
に関して到着した時、又は16ピツト読取動作が実行さ
れており、かつ完了表示信号がポート1に関して到着し
た時である。OR回路421は、線316を能動化する
ため、AND回路群423の最上部のAND回路及び下
方のAND回路の2つによって条件ずけられる。それは
、16ピツト読取動作が実行されており、1完了信号が
与えられる時、又は8ビット読取動作が実行されており
、ラッチ400が低状態ヘトグルされ、かつ1完了信号
が与えられた時である。従って、線312及び313が
能動化されるのは、データの1ワード(16ピツト)が
読取動作の間に装置ポート・インターフェイスからC8
Bへ転送される時である。62ビツト群の2つのワード
部分が、それぞれ第4図に示される0及び1ポート・レ
ジスタを通される時、線612及び313は32ピ゛ッ
ト読取動作の各々の間に2回動作させられる。ン 制御回路342(第6c図)はOR回路430.3つの
AND回路を含むAND回路群461、AND回路とO
R回路の群432を含む。これらの回路は線433を介
して0ポ一ト初期接続回路(第6d図)を条件ずける。
能動化に関連したOR回路420及び421、OR回路
420及び421の能動化を制御する4個のAND回路
より成る群423、AND回路群423の上から3番目
のAND回路を準備するOR回路424を含む。OR回
路420がAND回路群423の上から6つのAND回
路の1つによって条件ずけられると、それは線612を
能動化する。これが生じるのは、読取動作が62ビツト
ゆフォーマットで実行されており、かつ完了表示信号が
ポート0又は゛(m、に関して与えられた時、又は8ビ
ット読取動作が実行されており、かつラッテ400がF
BP高状態ヘセットされ、かつ完了表示信号がポート1
に関して到着した時、又は16ピツト読取動作が実行さ
れており、かつ完了表示信号がポート1に関して到着し
た時である。OR回路421は、線316を能動化する
ため、AND回路群423の最上部のAND回路及び下
方のAND回路の2つによって条件ずけられる。それは
、16ピツト読取動作が実行されており、1完了信号が
与えられる時、又は8ビット読取動作が実行されており
、ラッチ400が低状態ヘトグルされ、かつ1完了信号
が与えられた時である。従って、線312及び313が
能動化されるのは、データの1ワード(16ピツト)が
読取動作の間に装置ポート・インターフェイスからC8
Bへ転送される時である。62ビツト群の2つのワード
部分が、それぞれ第4図に示される0及び1ポート・レ
ジスタを通される時、線612及び313は32ピ゛ッ
ト読取動作の各々の間に2回動作させられる。ン 制御回路342(第6c図)はOR回路430.3つの
AND回路を含むAND回路群461、AND回路とO
R回路の群432を含む。これらの回路は線433を介
して0ポ一ト初期接続回路(第6d図)を条件ずける。
更に制御回路342は、線437を介して1ポ一ト初期
接続回路を能動化するOR回路434、AND回路の群
435、論理回路436を含む。能動パルスが線433
上に現われる時(第6C図)、ラッチ468がセットさ
れる(第6d図)。能動パルスが線437上に現われる
時、第6d図のラッチ469がセットされる。回路43
0−452は、次の条件の1つが生じた時、ラッチ43
8をセットする。それは、高ワード・ポインタ条件がラ
ッチ401でセットされ(FWP高)、かつC3DRが
空であり、かつ62ビツト読取動作が実行されている時
、又は、C3DRがフルであり、32ビツト書込動作が
実行されている時、又はC3DRのいずれかのノ(イト
部分がフルである間(OR回路372によって示される
)、8ビット書込動作が実行されている時、又は16ビ
ツト書込動作が実行されており、かつC3DRがフルで
ある時である。
接続回路を能動化するOR回路434、AND回路の群
435、論理回路436を含む。能動パルスが線433
上に現われる時(第6C図)、ラッチ468がセットさ
れる(第6d図)。能動パルスが線437上に現われる
時、第6d図のラッチ469がセットされる。回路43
0−452は、次の条件の1つが生じた時、ラッチ43
8をセットする。それは、高ワード・ポインタ条件がラ
ッチ401でセットされ(FWP高)、かつC3DRが
空であり、かつ62ビツト読取動作が実行されている時
、又は、C3DRがフルであり、32ビツト書込動作が
実行されている時、又はC3DRのいずれかのノ(イト
部分がフルである間(OR回路372によって示される
)、8ビット書込動作が実行されている時、又は16ビ
ツト書込動作が実行されており、かつC3DRがフルで
ある時である。
回路434−43+5は、次の条件の1つが満足させら
れた時、線437を介してポート1初期接続回路を能動
化する。(−) ラッチ401が低状態ヘセットされ
、かつ32ビット読取動作が実行されている間にC3D
Rが空になるか、32ビツト書込動作が実行されている
間にC3DRがフルになった時。(b)8ビット読取動
作が実行されている間にC3DRのいずれかのバイト部
分が空になった時。(c)16ピツト読取部分が実行さ
れている間にC3DRが空になった時。(d)16ビツ
ト書込動作が双方向モードで実行されている間にC3D
Rがフルになった時。
れた時、線437を介してポート1初期接続回路を能動
化する。(−) ラッチ401が低状態ヘセットされ
、かつ32ビット読取動作が実行されている間にC3D
Rが空になるか、32ビツト書込動作が実行されている
間にC3DRがフルになった時。(b)8ビット読取動
作が実行されている間にC3DRのいずれかのバイト部
分が空になった時。(c)16ピツト読取部分が実行さ
れている間にC3DRが空になった時。(d)16ビツ
ト書込動作が双方向モードで実行されている間にC3D
Rがフルになった時。
前述したように、0及び1ポ一ト能動機能は、ラッチ4
38及び469をセットする(第6d図)。
38及び469をセットする(第6d図)。
これらのラッチは、次のようにして、周辺装置と初期接
続信号を交換するため、制御回路644を準備する。ラ
ンチ438のセットはAND回路450を準備する。装
置リクエスト信号が、ポート0に関連したリクエスト線
451上で上昇した時、ラッチ4°52は、その司出力
がAND回路450を能動化する状態ヘセットされる。
続信号を交換するため、制御回路644を準備する。ラ
ンチ438のセットはAND回路450を準備する。装
置リクエスト信号が、ポート0に関連したリクエスト線
451上で上昇した時、ラッチ4°52は、その司出力
がAND回路450を能動化する状態ヘセットされる。
これによって、ラッチ453は、そのQ出力がアクチブ
になる状態ヘセットされる。その後暫くして、ラッチ4
53及び454へのローカル・クロック入力によって決
定されたところに従い、ラッチ454は、その4出力が
アクチブになる状態へ条件ずけられる。
になる状態ヘセットされる。その後暫くして、ラッチ4
53及び454へのローカル・クロック入力によって決
定されたところに従い、ラッチ454は、その4出力が
アクチブになる状態へ条件ずけられる。
これは0完了線455をアクチブにする。この線は、O
R回路408及び第6a図に示される他の論理回路を通
してフィードバックされ、C8Bインターフエイスにお
ける関連した初期接続回路及び関連した「ファネル・バ
イト及びワード・ポインタ・トグル動作」に影響を与え
る。同時に、0完了線はランチ468をクリアし、AN
D回路4500条件ずけを解いて、ラッチ453及び4
54の状態が変化することを防止する。
R回路408及び第6a図に示される他の論理回路を通
してフィードバックされ、C8Bインターフエイスにお
ける関連した初期接続回路及び関連した「ファネル・バ
イト及びワード・ポインタ・トグル動作」に影響を与え
る。同時に、0完了線はランチ468をクリアし、AN
D回路4500条件ずけを解いて、ラッチ453及び4
54の状態が変化することを防止する。
同様に、ラッチ469がセットされ、かつ通路460.
461を通して1装置リク工スト信号が;に 与えられると、ラッチ462に4能動状態が生じる。こ
れはAND回路466、ラッチ464及び465を順次
に動作させ、線466上に調時された肯定応答パルスを
発生し、かつ通路467.468を通して1完了信号を
発生する。この信号は、第6a図の制御回路341及び
「バイト及びワード・トグル機能回路」へフィード・バ
ックされる。
461を通して1装置リク工スト信号が;に 与えられると、ラッチ462に4能動状態が生じる。こ
れはAND回路466、ラッチ464及び465を順次
に動作させ、線466上に調時された肯定応答パルスを
発生し、かつ通路467.468を通して1完了信号を
発生する。この信号は、第6a図の制御回路341及び
「バイト及びワード・トグル機能回路」へフィード・バ
ックされる。
制御回路344の特徴は、32ビット転送動作において
、0肯定応答機能を1リク工スト機能と結合するため、
スイッチ480が能動化されることである。0及び1ポ
一ト能動機能は、時間的に相互に接近して実行され、3
2ビット並列転送が早期に完了するとともに、関連した
0及び1完了機能が早期に解放されることが可能になる
。こρ動作モードにおいて、周辺装置は0装置リク工ス
ト信号のみを与え、線466を介して1肯定応答信号の
みを受取る。そして、0肯定応答線481及び1装置リ
クエスト線460は、装置ポート・インターフェイスか
ら効果的に切離される。
、0肯定応答機能を1リク工スト機能と結合するため、
スイッチ480が能動化されることである。0及び1ポ
一ト能動機能は、時間的に相互に接近して実行され、3
2ビット並列転送が早期に完了するとともに、関連した
0及び1完了機能が早期に解放されることが可能になる
。こρ動作モードにおいて、周辺装置は0装置リク工ス
ト信号のみを与え、線466を介して1肯定応答信号の
みを受取る。そして、0肯定応答線481及び1装置リ
クエスト線460は、装置ポート・インターフェイスか
ら効果的に切離される。
他の特徴は、配−〇指標モードにおいて、スイン、し
チ482は1肯定応答信号を線483へ転送し、同時に
スイッチ484は0装置リクエスト線451とラッチ4
52への論理入力との間の通路を中断することである。
スイッチ484は0装置リクエスト線451とラッチ4
52への論理入力との間の通路を中断することである。
従って、配列指標動作の間に1肯定応答信号が現われる
度に、0装置リク工スト信号が自動的に上昇させられ、
それによって配列アドレス転送のためのΩポート初期接
続回路が能動化される。線48乙の延長線485はマイ
クロプロセッサにアクセスすることができ、ポート0に
関連したデータ通路(レジスタ140.141を含む)
を通して配列アドレスが転送されることを、マイクロプ
ロセッサへリクエストする。このようにして、16ビツ
ト双方向モードにおいて、周辺装置との間の情報転送が
、レジスタ143及び144(第4図)を含む1ポ一ト
回路を通して実行されることと並列に、配列アドレスが
ポート0から周辺装置へ与えられる。
度に、0装置リク工スト信号が自動的に上昇させられ、
それによって配列アドレス転送のためのΩポート初期接
続回路が能動化される。線48乙の延長線485はマイ
クロプロセッサにアクセスすることができ、ポート0に
関連したデータ通路(レジスタ140.141を含む)
を通して配列アドレスが転送されることを、マイクロプ
ロセッサへリクエストする。このようにして、16ビツ
ト双方向モードにおいて、周辺装置との間の情報転送が
、レジスタ143及び144(第4図)を含む1ポ一ト
回路を通して実行されることと並列に、配列アドレスが
ポート0から周辺装置へ与えられる。
更に第3図に示される制御回路の特徴は、マイクロプロ
セッサ28から第6b図、第6C図、第6d図のケーブ
ル316を介して送られるデコードされたマイクロプロ
グラム制御信号mpl−mp27が、マイクロプロセッ
サが全てのアダプタ動作の上でステップ・パイ・ステッ
プの直接制御を実行し、それによって周辺装置とマイク
ロプロセッサ又はC8Bとの間で直接にデータ転送を制
御するように、第6b図乃至第6d図の制御回路へ印加
されることである。制御信号mp1−mp4は第6a図
のバイト・ポインタ・ラッチ400及びワード・ポイン
タ・ラッチ401の状態を制御する。mp5及びmp6
は、マイクロプロセッサを能動化してポート初期接続能
動機能を制御させるため、第6c図のOR回路430及
び434゜へ印加される。mp7からmp20までは、
第4図のデータ通路を直接に制御するため、制御回路3
43中のORゲートを介して動作する。mp21からm
p27までは、第6d図の制御回路344を条件すけ、
マイクロプロセッサが0及び1ポートのいずれか又は双
方のポート初期接続機能を直接に制御することができる
ようにする。
セッサ28から第6b図、第6C図、第6d図のケーブ
ル316を介して送られるデコードされたマイクロプロ
グラム制御信号mpl−mp27が、マイクロプロセッ
サが全てのアダプタ動作の上でステップ・パイ・ステッ
プの直接制御を実行し、それによって周辺装置とマイク
ロプロセッサ又はC8Bとの間で直接にデータ転送を制
御するように、第6b図乃至第6d図の制御回路へ印加
されることである。制御信号mp1−mp4は第6a図
のバイト・ポインタ・ラッチ400及びワード・ポイン
タ・ラッチ401の状態を制御する。mp5及びmp6
は、マイクロプロセッサを能動化してポート初期接続能
動機能を制御させるため、第6c図のOR回路430及
び434゜へ印加される。mp7からmp20までは、
第4図のデータ通路を直接に制御するため、制御回路3
43中のORゲートを介して動作する。mp21からm
p27までは、第6d図の制御回路344を条件すけ、
マイクロプロセッサが0及び1ポートのいずれか又は双
方のポート初期接続機能を直接に制御することができる
ようにする。
かくて、マイクロプロセッサ及び自律制御回路340は
、0及び1ボートに関してデータ転送を実行するため、
相互に独立して動作することができる。マイクロプロセ
ッサは、ポート0に関して、配列指標動作において配列
アドレス機能を実行することかでき、その間、自律制御
回路は、ポート1とC8Bとの間でB、/16モードの
データ転送を制御しつつある。更に、プログラム可能オ
フライン・モードにおいて、マイクロプロセッサは、時
間的にインタリープされた単方向16ピツト動作を設定
しかつ実行するためポート0又はポート1のいずれかに
関して動作することができる(ポート0を介する書込み
、ポート1を介する読取り)。
、0及び1ボートに関してデータ転送を実行するため、
相互に独立して動作することができる。マイクロプロセ
ッサは、ポート0に関して、配列指標動作において配列
アドレス機能を実行することかでき、その間、自律制御
回路は、ポート1とC8Bとの間でB、/16モードの
データ転送を制御しつつある。更に、プログラム可能オ
フライン・モードにおいて、マイクロプロセッサは、時
間的にインタリープされた単方向16ピツト動作を設定
しかつ実行するためポート0又はポート1のいずれかに
関して動作することができる(ポート0を介する書込み
、ポート1を介する読取り)。
第7図は、ポート0を介して8ピット単方向書込動作を
自律モードで実行するための、第6a図乃至第6d図に
示される制御回路、及び第6図及び第4図に示されるシ
ステムの全体的動作を示す。
自律モードで実行するための、第6a図乃至第6d図に
示される制御回路、及び第6図及び第4図に示されるシ
ステムの全体的動作を示す。
ブロック550はC8B、周辺装置、及びアダプタの準
備を示す。ブロック551は、サイクル・スチール・デ
ータ・レジスタがフルである時、C;、)1 SBが第6a図の線610及び511を介して77、□
6え、。0オ九、。y?552□553は、高バイトの
条件で、アダプタは、データ・バイトをC3DRの高バ
イト部分からポート150ヘレジスター40を介してゲ
ートし、かつ高バイト・クリア信号をC8Bへ与えるこ
とを示す。ブロック554は、この時点におけるアダプ
タがそのDポート初期接続回路を能動化することを示す
。ブロック555及び556は、0装置リク工スト信号
が到着した時、アダプタはデータ・バイトを周辺装置へ
送り(ポート150から与えられる)、かつその0完了
信号及び低バイト・ポインタ信号を能動化することを示
す。
備を示す。ブロック551は、サイクル・スチール・デ
ータ・レジスタがフルである時、C;、)1 SBが第6a図の線610及び511を介して77、□
6え、。0オ九、。y?552□553は、高バイトの
条件で、アダプタは、データ・バイトをC3DRの高バ
イト部分からポート150ヘレジスター40を介してゲ
ートし、かつ高バイト・クリア信号をC8Bへ与えるこ
とを示す。ブロック554は、この時点におけるアダプ
タがそのDポート初期接続回路を能動化することを示す
。ブロック555及び556は、0装置リク工スト信号
が到着した時、アダプタはデータ・バイトを周辺装置へ
送り(ポート150から与えられる)、かつその0完了
信号及び低バイト・ポインタ信号を能動化することを示
す。
低バイト−ポインタ信号は、C3DRの低バイト部分に
含まれるデータ・バイトがレジスター41及び140を
通ってポート150へ送られるようにする。ブロック5
57は、次の0装置リク工スト信号が到着した時、第2
のデータ・バイトが周辺装置へ送られることを示す。こ
の第2のデータΦバイトが送られると、アダプタはその
0完了′1 信号及び高バイト門チインタ信号をセットする。
含まれるデータ・バイトがレジスター41及び140を
通ってポート150へ送られるようにする。ブロック5
57は、次の0装置リク工スト信号が到着した時、第2
のデータ・バイトが周辺装置へ送られることを示す。こ
の第2のデータΦバイトが送られると、アダプタはその
0完了′1 信号及び高バイト門チインタ信号をセットする。
ブロック558で、動作の完了状態がテストされ、動作
は完了するか、又はブロック551から557までの転
送動作が反復される。この完了のテストは、マイクロプ
ロセッサ又はアダプタの制御論理回路によって実行され
てよい。
は完了するか、又はブロック551から557までの転
送動作が反復される。この完了のテストは、マイクロプ
ロセッサ又はアダプタの制御論理回路によって実行され
てよい。
C8Bは、その転送動作が完了した時、「バイト・カウ
ント二0」信号を発生し、それをマイクロプロセッサへ
与える。次にマイクロプロセッサは、その直接制御信号
を介してアダプタ動作を制御し、動作を終了させてよい
。代替方法として、アダプタは、C8Hの「バイト・カ
ウント二〇」信号を受取る接続線、及びその信号に応答
して、アダプタが最後のバイト転送を実行した時、マイ
クロプロセッサへ終了条件を知らせる論理回路を設けら
れてもよい。
ント二0」信号を発生し、それをマイクロプロセッサへ
与える。次にマイクロプロセッサは、その直接制御信号
を介してアダプタ動作を制御し、動作を終了させてよい
。代替方法として、アダプタは、C8Hの「バイト・カ
ウント二〇」信号を受取る接続線、及びその信号に応答
して、アダプタが最後のバイト転送を実行した時、マイ
クロプロセッサへ終了条件を知らせる論理回路を設けら
れてもよい。
いずれの方法であっても、マイクロプロセッサは動作を
終了させる責任を有し、装置状況信号をホスト・システ
ムへ与よる。マイクロプロセッサは、アダプタ制御回路
を直接に動作させることによって装置状況データを獲得
するが、又はアダプタ制御回路を部分的に直接動作させ
るとともに1部は自律的に動作させて、装置インターフ
ェイスからホスト記憶装置へアダプタ及びC8Bを介し
て状況データを動かしてもよい。
終了させる責任を有し、装置状況信号をホスト・システ
ムへ与よる。マイクロプロセッサは、アダプタ制御回路
を直接に動作させることによって装置状況データを獲得
するが、又はアダプタ制御回路を部分的に直接動作させ
るとともに1部は自律的に動作させて、装置インターフ
ェイスからホスト記憶装置へアダプタ及びC8Bを介し
て状況データを動かしてもよい。
第8図は、前述した配列指標方式を使用するB/16モ
ードで実行される高速読取動作を示す。
ードで実行される高速読取動作を示す。
ブロック580は、この動作様式のため、ポート1にお
ける肯定応答初期接続回路がポート0のリクエスト初期
接続線へ連結されることを示す(第6d図のスイッチ4
82及びIIj1483を参照のこと)。ブロック58
1で示されるように、ホスト及びマイクロプロセッサは
協調してC8B、周辺装置、及びアダプタを準備して、
周辺装置に含まれるメモリとホスト・システムに含まれ
るメモリとの間で、アダプタのポート1を介して、かつ
B/16モードの自律的ロード動作により、所定のデー
タ配列(順序付けられた配列構造へ並べられた任意数の
バイトを含む)を転送する。ブロック582で示される
ように、そのような準備作業の間に、マイクロプロセッ
サは、周辺装置へ最初の配列アドレス値を与え、その値
を増加させ、かつ増加された値を記憶する。
ける肯定応答初期接続回路がポート0のリクエスト初期
接続線へ連結されることを示す(第6d図のスイッチ4
82及びIIj1483を参照のこと)。ブロック58
1で示されるように、ホスト及びマイクロプロセッサは
協調してC8B、周辺装置、及びアダプタを準備して、
周辺装置に含まれるメモリとホスト・システムに含まれ
るメモリとの間で、アダプタのポート1を介して、かつ
B/16モードの自律的ロード動作により、所定のデー
タ配列(順序付けられた配列構造へ並べられた任意数の
バイトを含む)を転送する。ブロック582で示される
ように、そのような準備作業の間に、マイクロプロセッ
サは、周辺装置へ最初の配列アドレス値を与え、その値
を増加させ、かつ増加された値を記憶する。
プロ゛ツク583で示されるように、周辺装置は、最初
の配列アドレスによって限定された配列位置からポート
1ヘデータを与えるとともに、1装置リク工スト信号を
送る。ブロック584は、C3DRが空である時、自律
アダプタ制御回路が条件ずけられ、装置データがレジス
ター43.142及び144.145を介してロードさ
れ、かつ1肯定応答信号が与えられることを示す。次い
で、C8Bは、C3DRからホストのメモリへデータを
独立的に与える。
の配列アドレスによって限定された配列位置からポート
1ヘデータを与えるとともに、1装置リク工スト信号を
送る。ブロック584は、C3DRが空である時、自律
アダプタ制御回路が条件ずけられ、装置データがレジス
ター43.142及び144.145を介してロードさ
れ、かつ1肯定応答信号が与えられることを示す。次い
で、C8Bは、C3DRからホストのメモリへデータを
独立的に与える。
自律制御回路によって発生された1肯定応答信号は、マ
イクロプロセッサに対して0装置リク工スト信号として
現われる(ブロック580を参照)。
イクロプロセッサに対して0装置リク工スト信号として
現われる(ブロック580を参照)。
これは、マイクロプロセッサをして、転送動作の終了を
検査させる(ブロック585)。もし動作が完了してい
れば(即ち、配列の全体が転送されていれば)、マイク
ロプロセッサは、前述したようにして、動作を終らせ木
。もしデータ転送動作て・ が完了していなければ、マイクロプロセッサはアダプタ
のポート0制御回路を直接に制御して、更新された配列
アドレス値を周辺装置へ転送するとともに、0肯定応答
信号を送る(ブロック586)。
検査させる(ブロック585)。もし動作が完了してい
れば(即ち、配列の全体が転送されていれば)、マイク
ロプロセッサは、前述したようにして、動作を終らせ木
。もしデータ転送動作て・ が完了していなければ、マイクロプロセッサはアダプタ
のポート0制御回路を直接に制御して、更新された配列
アドレス値を周辺装置へ転送するとともに、0肯定応答
信号を送る(ブロック586)。
次にマイクロプロセッサは、配列アドレス値を増加させ
、その新しい値を記憶する。0完了信号(第6a図、第
6C図の線455)と結合して上昇された0肯定応答信
号は、ラッチ438(第6d図)をクリアする。
、その新しい値を記憶する。0完了信号(第6a図、第
6C図の線455)と結合して上昇された0肯定応答信
号は、ラッチ438(第6d図)をクリアする。
アダプタの自律制御回路、周辺装置、及びマイクロプロ
セッサは、動作が完了するか、又は異常条件のために動
作が未熟のまま終了するまで、動作シーケンス583−
585を反復する。
セッサは、動作が完了するか、又は異常条件のために動
作が未熟のまま終了するまで、動作シーケンス583−
585を反復する。
第9図乃至第14図は、これまで説明した各種のデータ
転送動作を支援するための、装置ボート・インターフェ
イスにおける初期接続構成を示す。
転送動作を支援するための、装置ボート・インターフェ
イスにおける初期接続構成を示す。
第9図は、単方向モードの書込及び読取動作、及び関連
した0及び1ポ一ト初期接続信号が全く別個に働いて、
理論的に異ったデータ・ストリームが0ボートで書込ま
れるとともに1ポートで同時に読取られること♀示す。
した0及び1ポ一ト初期接続信号が全く別個に働いて、
理論的に異ったデータ・ストリームが0ボートで書込ま
れるとともに1ポートで同時に読取られること♀示す。
もしそのような動作がC8Bに関して実行されるとすれ
ば、個々の転送は同時に実行され得ない。C8Bは1時
に1つのデータ・ワード転送トランザクションしか処理
することかできないからである。
ば、個々の転送は同時に実行され得ない。C8Bは1時
に1つのデータ・ワード転送トランザクションしか処理
することかできないからである。
第10図は、62ビツト双方向モードの高速動作の間に
、0肯定応答線が1装置リクエスト線へ結合され、それ
によってC8B及びアダプタは32ビツトeデータのワ
ード部分を2つの別個のトランザクションとして転送し
、その間、同じ32ピツトが装置インターフェイスを単
一の並列動作で通過することを示す。
、0肯定応答線が1装置リクエスト線へ結合され、それ
によってC8B及びアダプタは32ビツトeデータのワ
ード部分を2つの別個のトランザクションとして転送し
、その間、同じ32ピツトが装置インターフェイスを単
一の並列動作で通過することを示す。
第11図は、第8図に関して説明したように、配列アド
レシングに関連する16ビツト双方向モード高速動作の
ための初期接続構成を示す。この構成において、前述し
たように、0肯定応答機能が1装置リク工スト機能と連
結される。注意すべきは、配列アドレシングを伴わない
通常の16ビツト双方向モ一ド動作については、0ポ一
ト初期接続線は1ポ一ト初期接続線と連結されな℃・こ
とである。従って、データが1ポートを通過する時、0
ポートは遊びのままである。勿論、適当なマイクロプロ
グラミングによって、マイクロプロセッサは、マイクロ
プロセッサ・メモリと周辺装置との間でデータを転送す
るため、0ポ一ト制御回路を動作させ、その間、16ビ
ツト双方向モ一ド動作が1ポートを介して実行されるよ
うにすることができる。
レシングに関連する16ビツト双方向モード高速動作の
ための初期接続構成を示す。この構成において、前述し
たように、0肯定応答機能が1装置リク工スト機能と連
結される。注意すべきは、配列アドレシングを伴わない
通常の16ビツト双方向モ一ド動作については、0ポ一
ト初期接続線は1ポ一ト初期接続線と連結されな℃・こ
とである。従って、データが1ポートを通過する時、0
ポートは遊びのままである。勿論、適当なマイクロプロ
グラミングによって、マイクロプロセッサは、マイクロ
プロセッサ・メモリと周辺装置との間でデータを転送す
るため、0ポ一ト制御回路を動作させ、その間、16ビ
ツト双方向モ一ド動作が1ポートを介して実行されるよ
うにすることができる。
第12図は、制御回路118(第3図)に関連する(又
はそこに含まれる)内部タイマから0又は1装置リクエ
スト線へ接続されるオプションを示す。このタイマは、
アダプタが同期モード動作のために適合化された装置と
通信する時に、アダプタに関して同期モードで0又は1
装置リク工スト機能を実行するために使用されてよい。
はそこに含まれる)内部タイマから0又は1装置リクエ
スト線へ接続されるオプションを示す。このタイマは、
アダプタが同期モード動作のために適合化された装置と
通信する時に、アダプタに関して同期モードで0又は1
装置リク工スト機能を実行するために使用されてよい。
第13図は、2つのアダプタを能動化して単一の周辺装
置に関して動作させ、単一の周辺装置と1つ又は2つの
ホスト−システムとの間でデータを64ビット並列モー
ドで転送するため、1つのアダプタの1肯定応答線と、
他のアダプタの0肯定応答線とを接続する方法を示す。
置に関して動作させ、単一の周辺装置と1つ又は2つの
ホスト−システムとの間でデータを64ビット並列モー
ドで転送するため、1つのアダプタの1肯定応答線と、
他のアダプタの0肯定応答線とを接続する方法を示す。
第14図は、32ビツト双方向モ一ド動作を実行するた
め、2つのアダプタがどのようにそれらの初期接続回路
を連結されるかを示す。各アダプタは、順序ずけられた
関連性を有する2つのデータ配列に関して、16ビツト
双方向動作を実行する。このモードにおいて、第1のア
ダプタと周辺装置(又はマルチプレクサ装置)との間を
転送されるデータと、第2のアダプタと周辺装置(又は
マルチプレクサ装置)との間を転送されるデータとの間
で、順序すけもれた対応関係を維持するため、配列指標
動作が第1のアダプタによって実行され、配列アドレス
が第2のアダプタの0ポート・データ通路へ送られる。
め、2つのアダプタがどのようにそれらの初期接続回路
を連結されるかを示す。各アダプタは、順序ずけられた
関連性を有する2つのデータ配列に関して、16ビツト
双方向動作を実行する。このモードにおいて、第1のア
ダプタと周辺装置(又はマルチプレクサ装置)との間を
転送されるデータと、第2のアダプタと周辺装置(又は
マルチプレクサ装置)との間を転送されるデータとの間
で、順序すけもれた対応関係を維持するため、配列指標
動作が第1のアダプタによって実行され、配列アドレス
が第2のアダプタの0ポート・データ通路へ送られる。
当業者は、本発明によって動作可能な他の構成を容易に
考えることができよう。更に、当業者は、アダプタを能
動化して、16又は32ピツト自バス能力を有するホス
ト・システムと容易に通信させるため、本発明の概念を
一長してホスト又はC8Bインターフエイスで多〒ゲッ
ト並列フォーマットの選択をなし得ることが明らかであ
る。これを達成する1つの方法は、第4図に示されるよ
うな2つのレジスタ群を、それらのインターフェイスを
相互に接続することによって背中合せに配列することで
ある。この場合、1つのアダプタのポート・インターフ
ェイスはホスト・システムへ接続され、他のアダプタの
ポート争インターフェイスは周辺装置へ接続される。
考えることができよう。更に、当業者は、アダプタを能
動化して、16又は32ピツト自バス能力を有するホス
ト・システムと容易に通信させるため、本発明の概念を
一長してホスト又はC8Bインターフエイスで多〒ゲッ
ト並列フォーマットの選択をなし得ることが明らかであ
る。これを達成する1つの方法は、第4図に示されるよ
うな2つのレジスタ群を、それらのインターフェイスを
相互に接続することによって背中合せに配列することで
ある。この場合、1つのアダプタのポート・インターフ
ェイスはホスト・システムへ接続され、他のアダプタの
ポート争インターフェイスは周辺装置へ接続される。
第1図はホスト・プロセッサに関して可変長データの高
速転送を実行するため、マイクロプロセッサ及びサイク
ル・スチール・バス回路を含む先行技術のI10制御装
置を示し、第2図は多様な通信構成及びビット並列形式
で周辺装置との間でデータを交換するために編成可能な
■10制御装置、本発明に従う自律的に制御される周辺
インターフェイス・アダプタ機構、及び先行技術のマイ
クロプロセッサ及びサイクル嗜スチール・バスを示し、
第6図は関連した装置インターフェイス、マイクロプロ
セラ誉、及びサイクル・スチール・バス回路ポートに対
する接続の詳細を示す本発明の周辺インターフェイス・
アダプタ機構を示し、第4図は周辺インター7エイスー
ボート及びマイクロプロセッサ及び/又はサイクル・ス
チール・バスの間で種々のビット並列フォーマットのデ
ータを転送するため本発明のアダプタ機構に設けられた
レジスタ及び転送ゲート回路を示し、第5図、第6a図
、第6b図、第6C図、第6d図、第7図、第8図は第
4図に示される制御回路の詳細及び例示的動作シーケン
スを示し、第6図は第6a図、第6b図、第6C図、第
6d図の配置関係を示し、第9図、第10図、第11図
、第12図、第15図、第14図は本発明に従うアダプ
タ機構及びその1部を形成する初期接続制御回路の各種
の構成を示す。 9・・・・サイクル・スチール・ノ(ス(C8B)、9
a・・・・C8B制御回路、12・・・・制御線、18
・・・・周辺インターフェイス拳アダプタ、18a・・
・・アダプタ制御回路、20・・・・周辺インターフェ
イス・バス、21・・・・データΦノ(ス、22.22
a126・・・・制御バス、28・・・・マイクロプロ
セッサ。
速転送を実行するため、マイクロプロセッサ及びサイク
ル・スチール・バス回路を含む先行技術のI10制御装
置を示し、第2図は多様な通信構成及びビット並列形式
で周辺装置との間でデータを交換するために編成可能な
■10制御装置、本発明に従う自律的に制御される周辺
インターフェイス・アダプタ機構、及び先行技術のマイ
クロプロセッサ及びサイクル嗜スチール・バスを示し、
第6図は関連した装置インターフェイス、マイクロプロ
セラ誉、及びサイクル・スチール・バス回路ポートに対
する接続の詳細を示す本発明の周辺インターフェイス・
アダプタ機構を示し、第4図は周辺インター7エイスー
ボート及びマイクロプロセッサ及び/又はサイクル・ス
チール・バスの間で種々のビット並列フォーマットのデ
ータを転送するため本発明のアダプタ機構に設けられた
レジスタ及び転送ゲート回路を示し、第5図、第6a図
、第6b図、第6C図、第6d図、第7図、第8図は第
4図に示される制御回路の詳細及び例示的動作シーケン
スを示し、第6図は第6a図、第6b図、第6C図、第
6d図の配置関係を示し、第9図、第10図、第11図
、第12図、第15図、第14図は本発明に従うアダプ
タ機構及びその1部を形成する初期接続制御回路の各種
の構成を示す。 9・・・・サイクル・スチール・ノ(ス(C8B)、9
a・・・・C8B制御回路、12・・・・制御線、18
・・・・周辺インターフェイス拳アダプタ、18a・・
・・アダプタ制御回路、20・・・・周辺インターフェ
イス・バス、21・・・・データΦノ(ス、22.22
a126・・・・制御バス、28・・・・マイクロプロ
セッサ。
Claims (1)
- 【特許請求の範囲】 ホスト・プロセッサと周辺装置との間でデータを転送す
るインターフェイスを有す、る入出力制御装置において
、 上記ホスト・プロセッサと周辺装置との間で種々のビッ
ト並列様式でデータを転送するため、上記ホスト・プロ
セッサと周辺装置との間で種々の構成態様で接続可能な
データ様式変換回路と、該データ様式変換回路を制御す
る専用の制御手段と、 上記ホスト・プロセッサで実行される監視プログラムの
制御の下で発生された種々のデータ転送開始信号に応答
して、上記データ様式変換回路が上記データ転送開始信
号によって限定されたビット並列様式でデータを上記ホ
スト・プロセッサと周辺装置との間で転送できるように
、上記制御手段を条件ずけて、該制御手段が上記データ
様式変換回路に対する一連の制御状態を自律的に取るよ
うにさせる手段とを具備するインターフェイス・アダプ
タ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US345177 | 1982-02-02 | ||
US06/345,177 US4509113A (en) | 1982-02-02 | 1982-02-02 | Peripheral interface adapter circuit for use in I/O controller card having multiple modes of operation |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58134324A true JPS58134324A (ja) | 1983-08-10 |
JPS629948B2 JPS629948B2 (ja) | 1987-03-03 |
Family
ID=23353885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57218492A Granted JPS58134324A (ja) | 1982-02-02 | 1982-12-15 | インタ−フエイス・アダプタ |
Country Status (6)
Country | Link |
---|---|
US (1) | US4509113A (ja) |
JP (1) | JPS58134324A (ja) |
AU (1) | AU554821B2 (ja) |
BR (1) | BR8300365A (ja) |
CA (1) | CA1184311A (ja) |
MX (1) | MX153125A (ja) |
Cited By (2)
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---|---|---|---|---|
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JP2001306483A (ja) * | 2000-03-17 | 2001-11-02 | Heidelberger Druckmas Ag | 機能単位を認識する装置 |
Families Citing this family (66)
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