JP2539058B2 - デ―タプロセッサ - Google Patents
デ―タプロセッサInfo
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- JP2539058B2 JP2539058B2 JP1275433A JP27543389A JP2539058B2 JP 2539058 B2 JP2539058 B2 JP 2539058B2 JP 1275433 A JP1275433 A JP 1275433A JP 27543389 A JP27543389 A JP 27543389A JP 2539058 B2 JP2539058 B2 JP 2539058B2
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- Japan
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- interrupt
- control unit
- data
- serial communication
- control means
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- Engineering & Computer Science (AREA)
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- Information Transfer Systems (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シリアル通信を制御するデータプロセッサ
に関するものである。
に関するものである。
この種のものに備えられるシリアル通信制御部（シリ
アル通信制御手段）は、一つのデータの送信／受信を完
了すると、レディ信号をアクティブにし、次の送信デー
タの書き込み、あるいは受信データの読み出しといった
データの処理をシリアル通信制御部外に対し要求する。
このデータ処理の方法には割込みによる処理とDMA（ダ
イレクト・メモリ・アクセス）転送による処理の二つの
方法がある。
アル通信制御手段）は、一つのデータの送信／受信を完
了すると、レディ信号をアクティブにし、次の送信デー
タの書き込み、あるいは受信データの読み出しといった
データの処理をシリアル通信制御部外に対し要求する。
このデータ処理の方法には割込みによる処理とDMA（ダ
イレクト・メモリ・アクセス）転送による処理の二つの
方法がある。
割込みによる転送の処理とは、以下の流れで行われ
る。
る。
シリアル通信制御部は一つのデータの送信または受信
を完了するとレディ信号をアクティブにし、割込み制御
部を経由してCPU（中央処理装置）に伝える。シリアル
通信制御部からのレディ信号が割込み要求としてCPUに
伝わると、CPUは内部状態の退避を行い、実行すべき割
込み処理ルーチンを決定し、それの実行を開始する。
を完了するとレディ信号をアクティブにし、割込み制御
部を経由してCPU（中央処理装置）に伝える。シリアル
通信制御部からのレディ信号が割込み要求としてCPUに
伝わると、CPUは内部状態の退避を行い、実行すべき割
込み処理ルーチンを決定し、それの実行を開始する。
割込み処理ルーチンでは、シリアル通信制御部の状態
をチェックし、送信完了であればシリアル通信制御部に
対し次データ送信のためのデータ書き込み処理を行った
り、受信完了であればシリアル通信制御部から受信デー
タの読み出しなどを行う。以上の処理をシリアル通信制
御部が一つのデータを送受信するごとに行い、全てのデ
ータの転送が終了するまで繰り返される。このように、
割込みによる処理においては、CPUが行う処理の単位は
一つのデータの転送であり、シリアル通信制御部がデー
タを一つ転送するごとにCPUに割り込みがかかり、転送
されたデータに対する対処がなされる。
をチェックし、送信完了であればシリアル通信制御部に
対し次データ送信のためのデータ書き込み処理を行った
り、受信完了であればシリアル通信制御部から受信デー
タの読み出しなどを行う。以上の処理をシリアル通信制
御部が一つのデータを送受信するごとに行い、全てのデ
ータの転送が終了するまで繰り返される。このように、
割込みによる処理においては、CPUが行う処理の単位は
一つのデータの転送であり、シリアル通信制御部がデー
タを一つ転送するごとにCPUに割り込みがかかり、転送
されたデータに対する対処がなされる。
上記割込みによる処理を行う従来例としては、例えば
特開昭62−75857号公報における従来例として示された
ものがある。第４図はこの従来例の構成を示すブロック
図である。図において、11はデータ処理を行うCPU、12
はシステムバス、13はシリアル通信制御手段としてのシ
リアルインターフェイス回路、14は送信および受信のバ
ッファ、15は割込み制御手段としての割込みコントロー
ラである。この第４図に示す従来例での上記割込みによ
る処理については上述したような動作を行うので、ここ
では説明を省略する。
特開昭62−75857号公報における従来例として示された
ものがある。第４図はこの従来例の構成を示すブロック
図である。図において、11はデータ処理を行うCPU、12
はシステムバス、13はシリアル通信制御手段としてのシ
リアルインターフェイス回路、14は送信および受信のバ
ッファ、15は割込み制御手段としての割込みコントロー
ラである。この第４図に示す従来例での上記割込みによ
る処理については上述したような動作を行うので、ここ
では説明を省略する。
上記の割込みによる処理では、CPUが行う処理の単位
はシリアル通信制御部が行う一つのデータの転送であっ
たが、あるまとまった複数個のデータの転送が完了した
時点でCPUがデータに対する処理を行う方法がDMA転送に
よる処理の方法である。
はシリアル通信制御部が行う一つのデータの転送であっ
たが、あるまとまった複数個のデータの転送が完了した
時点でCPUがデータに対する処理を行う方法がDMA転送に
よる処理の方法である。
DMA転送による処理は、以下のように行われる。
まず、DMAコントロール部（ダイレクト・メモリ・ア
クセス制御手段）に対し転送のための設定と、主メモリ
上に転送データを蓄えておくためのバッファ用メモリ領
域の確保を予め行っておく。シリアル通信制御部が、デ
ータの転送を完了するとレディ信号をアクティブにし、
ダイレクト・メモリ・アクセス制御手段としてのDMAコ
ントロール部に伝える。シリアル通信制御部からのレデ
ィ信号がDMA転送要求としてDMAコントロール部に伝わる
と、DMAコントロール部は、例えば受信の場合、転送の
完了したシリアル通信制御部からの受信データの読み出
しと、確保されていたバッファ用メモリ領域へのそのデ
ータの書き込みをDMA転送により行う。このシリアル通
信制御部とバッファ用のメモリとの間のDMA転送が全て
のデータの転送が完了するまで繰り返される。全てのデ
ータの転送が完了するとDMAコントロール部はCPUに対し
DMA転送完了の割込みをかけ、シリアル通信による転送
が完了したことをCPUに伝える。CPUは、割込みがかかる
と割込み処理のための処理を行った後に割込み処理を開
始し、バッファ用メモリに蓄えられた全転送データに対
しプログラムされた処理を行う。
クセス制御手段）に対し転送のための設定と、主メモリ
上に転送データを蓄えておくためのバッファ用メモリ領
域の確保を予め行っておく。シリアル通信制御部が、デ
ータの転送を完了するとレディ信号をアクティブにし、
ダイレクト・メモリ・アクセス制御手段としてのDMAコ
ントロール部に伝える。シリアル通信制御部からのレデ
ィ信号がDMA転送要求としてDMAコントロール部に伝わる
と、DMAコントロール部は、例えば受信の場合、転送の
完了したシリアル通信制御部からの受信データの読み出
しと、確保されていたバッファ用メモリ領域へのそのデ
ータの書き込みをDMA転送により行う。このシリアル通
信制御部とバッファ用のメモリとの間のDMA転送が全て
のデータの転送が完了するまで繰り返される。全てのデ
ータの転送が完了するとDMAコントロール部はCPUに対し
DMA転送完了の割込みをかけ、シリアル通信による転送
が完了したことをCPUに伝える。CPUは、割込みがかかる
と割込み処理のための処理を行った後に割込み処理を開
始し、バッファ用メモリに蓄えられた全転送データに対
しプログラムされた処理を行う。
このように、DMA転送による処理は、シリアル通信制
御部が送受信を行う個々のデータをDMA転送によりバッ
ファ用メモリ領域に格納しておき、シリアル通信による
全データの転送が完了した時点でCPUがまとめて処理す
るというものである。
御部が送受信を行う個々のデータをDMA転送によりバッ
ファ用メモリ領域に格納しておき、シリアル通信による
全データの転送が完了した時点でCPUがまとめて処理す
るというものである。
上記DMA転送による処理を行う従来例としては、例え
ば特開昭62−75857号公報における実施例として示され
たものがある。第５図はこの従来例の構成を示すブロッ
ク図である。図において、11はCPU、12はシステムバ
ス、13はシリアル通信制御手段としてのシリアルインタ
ーフェイス回路、15は割込み制御手段としての割込みコ
ントローラ、16は受信バッファ、17は送信バッファ、18
は受信バッファ16および送信バッファ17からなるメモリ
部、19はダイレクト・メモリ・アクセス制御手段として
のダイレクト・メモリ・アクセス・コントローラ（DMA
C）、20はデータ比較回路、21はローカルデータバスで
ある。
ば特開昭62−75857号公報における実施例として示され
たものがある。第５図はこの従来例の構成を示すブロッ
ク図である。図において、11はCPU、12はシステムバ
ス、13はシリアル通信制御手段としてのシリアルインタ
ーフェイス回路、15は割込み制御手段としての割込みコ
ントローラ、16は受信バッファ、17は送信バッファ、18
は受信バッファ16および送信バッファ17からなるメモリ
部、19はダイレクト・メモリ・アクセス制御手段として
のダイレクト・メモリ・アクセス・コントローラ（DMA
C）、20はデータ比較回路、21はローカルデータバスで
ある。
この第５図に示す従来例でのDMA転送による処理につ
いては上述したような動作を行うので、ここでは説明を
省略する。
いては上述したような動作を行うので、ここでは説明を
省略する。
このように、シリアル通信におけるデータの処理には
割込みによる処理とDMA転送による処理とがあるが、第
５図の従来例においては、シリアル通信制御手段のレデ
ィ信号がDMA制御手段にDMA転送要求としてハードウェア
的に結合されているため、シリアル通信のデータ処理に
はDMA転送による処理しか行えないという問題点があっ
た。また、１チップ上にシリアル通信制御手段を内蔵し
たデータプロセッサにおいては、第４図の従来例同様シ
リアル通信制御手段のレディ信号が割込み制御手段に割
込み要求線としてハードウェア的に結合されているた
め、シリアル通信のデータ処理には割込みによる処理し
か行えないという問題点があった。
割込みによる処理とDMA転送による処理とがあるが、第
５図の従来例においては、シリアル通信制御手段のレデ
ィ信号がDMA制御手段にDMA転送要求としてハードウェア
的に結合されているため、シリアル通信のデータ処理に
はDMA転送による処理しか行えないという問題点があっ
た。また、１チップ上にシリアル通信制御手段を内蔵し
たデータプロセッサにおいては、第４図の従来例同様シ
リアル通信制御手段のレディ信号が割込み制御手段に割
込み要求線としてハードウェア的に結合されているた
め、シリアル通信のデータ処理には割込みによる処理し
か行えないという問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、シリアル通信のデータ処理に、割込み制御
による処理方法とDMA転送による処理方法のいずれの方
法を用いるかを、用途に合わせて設定できるデータプロ
セッサを得ることを目的とする。
れたもので、シリアル通信のデータ処理に、割込み制御
による処理方法とDMA転送による処理方法のいずれの方
法を用いるかを、用途に合わせて設定できるデータプロ
セッサを得ることを目的とする。
この発明に係るデータプロセッサは、一つのデータの
送信／受信を完了すると、レディ信号をアクティブにし
て次の送信データの書き込み，あるいは受信データの読
み出しを要求するとともに、エラー発生時にはエラー信
号をアクティブにするシリアル通信制御手段（シリアル
通信制御部106）と、データ処理を行う中央処理装置101
と、この中央処理装置101への割込み制御を行う割込み
制御手段（割込み制御部102）と、データ処理に必要な
情報を格納する主メモリ300を直接アクセスし上記割込
み制御手段（割込み制御部102）に割込み要求をかける
ダイレクト・メモリ・アクセス制御手段（DMAコントロ
ール部103）と、上記シリアル通信制御手段（シリアル
通信制御部106）からのレディ信号，エラー信号及び外
部からの要求信号と上記割込み制御手段（割込み制御部
102），ダイレクト・メモリ・アクセス制御手段（DMAコ
ントロール部103）の各要求受付入力との接続を選択す
る選択手段（選択回路104）と、この選択手段（選択回
路104）の接続モードを上記中央処理装置101からの指令
により設定する選択設定手段（選択設定用レジスタ10
5）とを備えたことを特徴とするものである。
送信／受信を完了すると、レディ信号をアクティブにし
て次の送信データの書き込み，あるいは受信データの読
み出しを要求するとともに、エラー発生時にはエラー信
号をアクティブにするシリアル通信制御手段（シリアル
通信制御部106）と、データ処理を行う中央処理装置101
と、この中央処理装置101への割込み制御を行う割込み
制御手段（割込み制御部102）と、データ処理に必要な
情報を格納する主メモリ300を直接アクセスし上記割込
み制御手段（割込み制御部102）に割込み要求をかける
ダイレクト・メモリ・アクセス制御手段（DMAコントロ
ール部103）と、上記シリアル通信制御手段（シリアル
通信制御部106）からのレディ信号，エラー信号及び外
部からの要求信号と上記割込み制御手段（割込み制御部
102），ダイレクト・メモリ・アクセス制御手段（DMAコ
ントロール部103）の各要求受付入力との接続を選択す
る選択手段（選択回路104）と、この選択手段（選択回
路104）の接続モードを上記中央処理装置101からの指令
により設定する選択設定手段（選択設定用レジスタ10
5）とを備えたことを特徴とするものである。
シリアル通信制御手段（シリアル通信制御部106）
は、一つのデータの送信／受信を完了すると、レディ信
号をアクティブにして次の送信データの書き込み、ある
いは受信データの読み出しを要求し、またエラー発生時
にはエラー信号をアクティブにする。割込み制御手段
（割込み制御部102）は中央処理装置101への割込み制御
を行い、ダイレクト・メモリ・アクセス制御手段（DMA
コントロール部103）は主メモリ300を直接アクセスし割
込み制御手段（割込み制御部102）に割込み要求をかけ
る。選択手段（選択回路104）は、シリアル通信制御手
段（シリアル通信制御部106）から出力されるレディ信
号，エラー信号及び外部から入力される要求信号と割込
み制御手段（割込み制御部102），ダイレクト・メモリ
・アクセス制御手段（DMAコントロール部103）の各要求
受付入力との接続を選択する。選択設定手段（選択設定
用レジスタ105）は、選択手段（選択回路104）の接続モ
ードを中央処理装置101からの指令により設定するに際
し、例えば、シリアル通信制御手段からのレディ信号，
エラー信号を割込み制御手段またはダイレクト・メモリ
・アクセス制御手段に選択的に接続するように選択手段
を設定できるし、また、割込み制御手段またはダイレク
ト・メモリ・アクセス制御手段に選択的に接続する信号
としてシリアル通信制御手段からのレディ信号，エラー
信号あるいは外部からの要求信号を選択して接続するよ
うに選択手段を設定できる。例えば、シリアル通信にDM
A制御手段を使わない場合、DMA制御手段に外部からの要
求信号を接続するように選択手段を設定制御すれば、DM
A制御手段は外部からのDMA転送要求に答えることができ
るようになる。
は、一つのデータの送信／受信を完了すると、レディ信
号をアクティブにして次の送信データの書き込み、ある
いは受信データの読み出しを要求し、またエラー発生時
にはエラー信号をアクティブにする。割込み制御手段
（割込み制御部102）は中央処理装置101への割込み制御
を行い、ダイレクト・メモリ・アクセス制御手段（DMA
コントロール部103）は主メモリ300を直接アクセスし割
込み制御手段（割込み制御部102）に割込み要求をかけ
る。選択手段（選択回路104）は、シリアル通信制御手
段（シリアル通信制御部106）から出力されるレディ信
号，エラー信号及び外部から入力される要求信号と割込
み制御手段（割込み制御部102），ダイレクト・メモリ
・アクセス制御手段（DMAコントロール部103）の各要求
受付入力との接続を選択する。選択設定手段（選択設定
用レジスタ105）は、選択手段（選択回路104）の接続モ
ードを中央処理装置101からの指令により設定するに際
し、例えば、シリアル通信制御手段からのレディ信号，
エラー信号を割込み制御手段またはダイレクト・メモリ
・アクセス制御手段に選択的に接続するように選択手段
を設定できるし、また、割込み制御手段またはダイレク
ト・メモリ・アクセス制御手段に選択的に接続する信号
としてシリアル通信制御手段からのレディ信号，エラー
信号あるいは外部からの要求信号を選択して接続するよ
うに選択手段を設定できる。例えば、シリアル通信にDM
A制御手段を使わない場合、DMA制御手段に外部からの要
求信号を接続するように選択手段を設定制御すれば、DM
A制御手段は外部からのDMA転送要求に答えることができ
るようになる。
第１図はこの発明の一実施例に係るデータプロセッサ
の構成を示すブロック図である。図において、101はデ
ータ処理を行うCPU、102はCPU101への割込み制御を行う
割込み制御手段としての割込み制御部であり、割込み要
求の受付入力を３本有している。103はデータ処理に必
要な情報を格納する主メモリ300を直接アクセスし割込
み制御部102に割込み要求をかけるダイレクト・メモリ
・アクセス制御手段としてのDMAコントロール部であ
り、２チャネル，すなわちDMA要求の受付入力を２本有
している。106は一つのデータの送信／受信を完了する
と、レディ信号をアクティブにして次の送信データの書
き込み，あるいは受信データの読み出しを要求するとと
もに、エラー発生時にはエラー信号をアクティブにする
シリアル通信制御手段としてのシリアル通信制御部であ
り、レディ信号としては送信レディ信号と受信レディ信
号を出力し、エラー信号としては受信エラー信号を出力
する。104はシリアル通信制御部106から出力される上記
レディ信号，エラー信号及び外部から入力される要求信
号と割込み制御部102,DMAコントロール部103の上記各要
求受付入力との接続を選択する選択手段としての選択回
路であり、外部からの要求信号としては外部割込み要求
信号を２本，外部DMA要求信号を２本有している。105は
選択回路104の接続モードをCPU101からの指令により設
定する選択設定手段としての選択設定用レジスタで、２
ビットのレジスタから成り、他の各種レジスタとともに
シリアル通信制御部106内に設けられている。この実施
例のデータプロセッサ100は、上記CPU101、割込み制御
部102、DMAコントロール部103、選択回路104、レジスタ
105およびシリアル通信制御部106を含み構成される。ま
た、図において、107はデータプロセッサ100の内部バ
ス、108は割込み制御部102からCPU101に対して出力され
る割込み信号線、109はDMAコントロール部103から割込
み制御部102への割込み要求信号線、110a〜ｃは選択回
路104から割込み制御部102への割込み要求信号線（UINT
0〜２）、111a,bは選択回路104からDMAコントロール部1
03へのDMA転送要求信号線（UDRQ0,1）、112a,bはシリア
ル通信制御部106から選択回路104へ出力される送信レデ
ィ信号線（TXRDY）と受信レディ信号線（RXRDY）、113
はシリアル通信制御部106から選択回路104へ出力される
受信エラー信号線（RXERR）、114a,bはシリアル通信制
御部106がシリアル通信に用いる送信用と受信用のデー
タ信号線、115a,bはシリアル通信制御部106内の選択設
定用レジスタ105から選択回路104へ出力される２ビット
のモード選択信号線（MS1,2）であり、上記レジスタ105
の各ビットはCPU101より内部バス107を介して設定され
る。116a,b及び117a,bはそれぞれ外部から選択回路104
に入力される外部割込み要求信号線（UELIR0,1）と外部
DMA要求信号線（UEDRQ0,1）、200はデータプロセッサ10
0と主メモリ300等とを接続する外部バスである。
の構成を示すブロック図である。図において、101はデ
ータ処理を行うCPU、102はCPU101への割込み制御を行う
割込み制御手段としての割込み制御部であり、割込み要
求の受付入力を３本有している。103はデータ処理に必
要な情報を格納する主メモリ300を直接アクセスし割込
み制御部102に割込み要求をかけるダイレクト・メモリ
・アクセス制御手段としてのDMAコントロール部であ
り、２チャネル，すなわちDMA要求の受付入力を２本有
している。106は一つのデータの送信／受信を完了する
と、レディ信号をアクティブにして次の送信データの書
き込み，あるいは受信データの読み出しを要求するとと
もに、エラー発生時にはエラー信号をアクティブにする
シリアル通信制御手段としてのシリアル通信制御部であ
り、レディ信号としては送信レディ信号と受信レディ信
号を出力し、エラー信号としては受信エラー信号を出力
する。104はシリアル通信制御部106から出力される上記
レディ信号，エラー信号及び外部から入力される要求信
号と割込み制御部102,DMAコントロール部103の上記各要
求受付入力との接続を選択する選択手段としての選択回
路であり、外部からの要求信号としては外部割込み要求
信号を２本，外部DMA要求信号を２本有している。105は
選択回路104の接続モードをCPU101からの指令により設
定する選択設定手段としての選択設定用レジスタで、２
ビットのレジスタから成り、他の各種レジスタとともに
シリアル通信制御部106内に設けられている。この実施
例のデータプロセッサ100は、上記CPU101、割込み制御
部102、DMAコントロール部103、選択回路104、レジスタ
105およびシリアル通信制御部106を含み構成される。ま
た、図において、107はデータプロセッサ100の内部バ
ス、108は割込み制御部102からCPU101に対して出力され
る割込み信号線、109はDMAコントロール部103から割込
み制御部102への割込み要求信号線、110a〜ｃは選択回
路104から割込み制御部102への割込み要求信号線（UINT
0〜２）、111a,bは選択回路104からDMAコントロール部1
03へのDMA転送要求信号線（UDRQ0,1）、112a,bはシリア
ル通信制御部106から選択回路104へ出力される送信レデ
ィ信号線（TXRDY）と受信レディ信号線（RXRDY）、113
はシリアル通信制御部106から選択回路104へ出力される
受信エラー信号線（RXERR）、114a,bはシリアル通信制
御部106がシリアル通信に用いる送信用と受信用のデー
タ信号線、115a,bはシリアル通信制御部106内の選択設
定用レジスタ105から選択回路104へ出力される２ビット
のモード選択信号線（MS1,2）であり、上記レジスタ105
の各ビットはCPU101より内部バス107を介して設定され
る。116a,b及び117a,bはそれぞれ外部から選択回路104
に入力される外部割込み要求信号線（UELIR0,1）と外部
DMA要求信号線（UEDRQ0,1）、200はデータプロセッサ10
0と主メモリ300等とを接続する外部バスである。
第２図は第１図に示す選択回路104の詳細を示す論理
回路図である。選択回路104は、ANDゲート104a〜104jと
NOTゲート104k〜104nとNORゲート104o〜104u及び出力バ
ッファ104v〜104zとから構成されており、選択設定用レ
ジスタ105に設定された２ビットのモード選択信号MS1,2
により、第３図（ａ）〜（ｄ）に示すような各入出力信
号線の４種の接続モードが実現される。なお、第２図の
入出力はモード選択信号MS1,2を除いて総てローアクテ
ィブである。
回路図である。選択回路104は、ANDゲート104a〜104jと
NOTゲート104k〜104nとNORゲート104o〜104u及び出力バ
ッファ104v〜104zとから構成されており、選択設定用レ
ジスタ105に設定された２ビットのモード選択信号MS1,2
により、第３図（ａ）〜（ｄ）に示すような各入出力信
号線の４種の接続モードが実現される。なお、第２図の
入出力はモード選択信号MS1,2を除いて総てローアクテ
ィブである。
次に第１図〜第３図を参照してこの実施例の動作につ
いて説明する。CPU101からの指令により、選択設定用レ
ジスタ105にモード選択設定値を設定することで、選択
回路104内で各入出力信号線の接続を選択する。
いて説明する。CPU101からの指令により、選択設定用レ
ジスタ105にモード選択設定値を設定することで、選択
回路104内で各入出力信号線の接続を選択する。
上記選択回路104のモードは、選択設定用レジスタ105
に設定されて出力されるモード選択信号MS1,2により設
定され、設定可能なモードは第３図（ａ）〜（ｄ）に示
すように４つある。
に設定されて出力されるモード選択信号MS1,2により設
定され、設定可能なモードは第３図（ａ）〜（ｄ）に示
すように４つある。
モード０は、第３図（ａ）に示すように、シリアル通
信制御部106からの３本の入力（TXRDY,RXRDY,RXERR）に
対して論理和をとったものを１本の割込み要求信号（UI
NT2）として割込み制御部102へ出力するモードである。
よって、残った２本の割込み要求信号（UINT0,1）と２
本のDMA要求信号（UDRQ0,1）は外部割込み要求信号（UE
LIR0,1）と外部DMA要求信号（UEDRQ0,1）に接続する。
信制御部106からの３本の入力（TXRDY,RXRDY,RXERR）に
対して論理和をとったものを１本の割込み要求信号（UI
NT2）として割込み制御部102へ出力するモードである。
よって、残った２本の割込み要求信号（UINT0,1）と２
本のDMA要求信号（UDRQ0,1）は外部割込み要求信号（UE
LIR0,1）と外部DMA要求信号（UEDRQ0,1）に接続する。
モード１は、第３図（ｂ）に示すように、シリアル通
信制御部106からの３本の入力（TXRDY,RXRDY,RXERR）を
１本づつ独立に割込み要求信号（UINT0〜２）に割当
て、残った２本のDMA要求信号（UDRQ0,1）は外部DMA要
求信号（UEDRQ0,1）に接続するモードである。
信制御部106からの３本の入力（TXRDY,RXRDY,RXERR）を
１本づつ独立に割込み要求信号（UINT0〜２）に割当
て、残った２本のDMA要求信号（UDRQ0,1）は外部DMA要
求信号（UEDRQ0,1）に接続するモードである。
モード２は、第３図（ｃ）に示すように、シリアル通
信制御部106からの受信レディ信号（RXRDY），受信エラ
ー信号（RXERR）は論理和をとった後に１本の割込み要
求信号（UINT2）として出力し、送信レディ信号（TXRD
Y）は受信とは別にDMA要求信号（UDRQ1）として出力す
るモードである。残った２本の割込み要求信号（UINT0,
1）と１本のDMA要求信号（UDRQ0）は外部割込み要求信
号（UELIR0,1）と外部DMA要求信号（UEDRQ0）に割当て
る。
信制御部106からの受信レディ信号（RXRDY），受信エラ
ー信号（RXERR）は論理和をとった後に１本の割込み要
求信号（UINT2）として出力し、送信レディ信号（TXRD
Y）は受信とは別にDMA要求信号（UDRQ1）として出力す
るモードである。残った２本の割込み要求信号（UINT0,
1）と１本のDMA要求信号（UDRQ0）は外部割込み要求信
号（UELIR0,1）と外部DMA要求信号（UEDRQ0）に割当て
る。
モード３は、第３図（ｄ）に示すように、シリアル通
信制御部106からの受信レディ信号（RXRDY），送信レデ
ィ信号（TXRDY）をそれぞれDMA要求信号（UDRQ0,1）に
接続し、受信エラー信号（RXERR）を割込み要求信号（U
INT2）に割当て、残った２本の割込み要求信号（UINT0,
1）は外部割込み要求信号（UELIR0,1）に割当てるモー
ドである。
信制御部106からの受信レディ信号（RXRDY），送信レデ
ィ信号（TXRDY）をそれぞれDMA要求信号（UDRQ0,1）に
接続し、受信エラー信号（RXERR）を割込み要求信号（U
INT2）に割当て、残った２本の割込み要求信号（UINT0,
1）は外部割込み要求信号（UELIR0,1）に割当てるモー
ドである。
このように、選択回路104はシリアル通信制御部106か
らくる送信レディ信号と受信レディ信号を単に割込み要
求信号とDMA要求信号に切り換えて出力するだけでな
く、送受信の設定は独立に行うことができ、更に受信エ
ラー信号との論理和をとたものを出力するというモード
も存在する。考えられる総ての組合わせをモードとして
持てば、使用環境に更に柔軟に対応できるが、選択ビッ
トは２ビットがハード的に妥当であり、またモードが４
つでしかも上に挙げたものが妥当であると考え、本実施
例ではこれらのモードを選択した。
らくる送信レディ信号と受信レディ信号を単に割込み要
求信号とDMA要求信号に切り換えて出力するだけでな
く、送受信の設定は独立に行うことができ、更に受信エ
ラー信号との論理和をとたものを出力するというモード
も存在する。考えられる総ての組合わせをモードとして
持てば、使用環境に更に柔軟に対応できるが、選択ビッ
トは２ビットがハード的に妥当であり、またモードが４
つでしかも上に挙げたものが妥当であると考え、本実施
例ではこれらのモードを選択した。
例えば、受信は割込み処理を，送信はDMA転送処理を
選択する場合、選択設定用レジスタ105をモード2,すな
わちMS1＝0,MS2＝１に選択すればよく、受信レディ信号
線（RXRDY）112bは割込み要求信号線（UINT2）110c,送
信レディ信号線（TXRDY）112aはDMA転送要求信号線（UD
RQ1）111bにそれぞれ選択回路104内部で接続される。こ
こで、シリアル通信制御部106が１つのデータ受信を完
了すると、受信レディ信号（RXRDY）をアクティブにし
て出力するが、選択回路104は選択設定用レジスタ105に
より割込み処理を選択するように設定されているので、
選択回路104を通った受信レディ信号（RXRDY）は割込み
要求信号線（UINT2）110cを通して割込み制御部102に伝
えられ、割込み信号線108を通してCPU101に割込みがか
けられ、割込み処理が行われる。割込みのかかったCPU1
01は割込み処理の中で、シリアル通信制御部106にアク
セスし、受信データを読んだりそのデータに対する処理
を行う。
選択する場合、選択設定用レジスタ105をモード2,すな
わちMS1＝0,MS2＝１に選択すればよく、受信レディ信号
線（RXRDY）112bは割込み要求信号線（UINT2）110c,送
信レディ信号線（TXRDY）112aはDMA転送要求信号線（UD
RQ1）111bにそれぞれ選択回路104内部で接続される。こ
こで、シリアル通信制御部106が１つのデータ受信を完
了すると、受信レディ信号（RXRDY）をアクティブにし
て出力するが、選択回路104は選択設定用レジスタ105に
より割込み処理を選択するように設定されているので、
選択回路104を通った受信レディ信号（RXRDY）は割込み
要求信号線（UINT2）110cを通して割込み制御部102に伝
えられ、割込み信号線108を通してCPU101に割込みがか
けられ、割込み処理が行われる。割込みのかかったCPU1
01は割込み処理の中で、シリアル通信制御部106にアク
セスし、受信データを読んだりそのデータに対する処理
を行う。
一方、送信の場合、シリアル通信制御部106において
１つのデータの送信が完了すると、受信と同様に送信レ
ディ信号（TXRDY）がシリアル通信制御部106より出力さ
れる。上記の選択設定用レジスタ105に送信処理はDMA転
送で行うように設定したので送信レディ信号（TXRDY）
はDMA転送要求信号線（UDRQ1）111bを通してDMAコント
ロール部103に入力される。予め主メモリ300上にバッフ
ァ用メモリ領域を確保し、そこに格納しておいた送信用
のデータの中から１データ分をDMAコントロール部103は
DMA転送を用いてシリアル通信制御部106に転送し、シリ
アル通信制御部106は再びデータの送信を開始する。DMA
転送による送信処理は上記のフローをバッファ用メモリ
領域に用意されたデータの全てを転送し終わるまで繰り
返す。全てのデータの転送が完了するとDMAコントロー
ル部103は割込み要求信号線109、割込み制御部102、割
込み信号線108を通して、CPU101に完了を知らせる割込
みをかけ、CPU101は送信完了の処理を行う。
１つのデータの送信が完了すると、受信と同様に送信レ
ディ信号（TXRDY）がシリアル通信制御部106より出力さ
れる。上記の選択設定用レジスタ105に送信処理はDMA転
送で行うように設定したので送信レディ信号（TXRDY）
はDMA転送要求信号線（UDRQ1）111bを通してDMAコント
ロール部103に入力される。予め主メモリ300上にバッフ
ァ用メモリ領域を確保し、そこに格納しておいた送信用
のデータの中から１データ分をDMAコントロール部103は
DMA転送を用いてシリアル通信制御部106に転送し、シリ
アル通信制御部106は再びデータの送信を開始する。DMA
転送による送信処理は上記のフローをバッファ用メモリ
領域に用意されたデータの全てを転送し終わるまで繰り
返す。全てのデータの転送が完了するとDMAコントロー
ル部103は割込み要求信号線109、割込み制御部102、割
込み信号線108を通して、CPU101に完了を知らせる割込
みをかけ、CPU101は送信完了の処理を行う。
ところで、上記選択回路104は、シリアル通信制御部1
06から受信レディ信号（RXRDY），送信レディ信号（TXR
DY），受信エラー信号（RXERR）の３本及び外部からの
割込み要求信号（UELIR0,1）,DMA要求信号（UEDRQ0,1）
を２本づつ入力し、割込み制御部102に割込み要求信号
（UINT0〜２）を３本,DMAコントロール部103にはDMA要
求信号（UDRQ0,1）を２本出力している。つまり、選択
回路104はシリアル通信制御部106からの要求信号の切り
換えだけでなく、外部からの割込み要求信号とDMA要求
信号も加えた接続選択を行っている。
06から受信レディ信号（RXRDY），送信レディ信号（TXR
DY），受信エラー信号（RXERR）の３本及び外部からの
割込み要求信号（UELIR0,1）,DMA要求信号（UEDRQ0,1）
を２本づつ入力し、割込み制御部102に割込み要求信号
（UINT0〜２）を３本,DMAコントロール部103にはDMA要
求信号（UDRQ0,1）を２本出力している。つまり、選択
回路104はシリアル通信制御部106からの要求信号の切り
換えだけでなく、外部からの割込み要求信号とDMA要求
信号も加えた接続選択を行っている。
これは、シリアル通信制御部106からの受信レディ，
送信レディ及び受信エラーの割込み要求を独立に処理可
能とするために割込み制御部102は要求受付入力を３本
有し、また送受信のDMA転送要求を独立に処理可能とす
るためにDMAコントロール部103は２チャネル構成となっ
ておい、シリアル通信制御部106から３本の入力が選択
回路104に入っているが、モード設定により、シリアル
通信制御部106が選択回路104から出力される要求信号を
総て使用するわけではなく、シリアル通信制御部106が
使用せず，未使用になっている割込み制御部102及びDMA
コントロール部103の機能を有効に活用するためであ
る。例えば、モード０の場合（第３図（ａ）参照）、シ
リアル通信制御部106からの上記３本の入力は論理和を
とって一つの割込み要求信号（UINT2）として割込み制
御部102に要求を出すようになっている。このとき、割
込み制御部102及びDMAコントロール部103への要求信号
線はそれぞれ２本余っている。これらの信号線を外部か
らの要求信号として解放することにより、割込み制御部
102の要求受付入力２本とDMAコントロール部103のチャ
ネル２つをデータプロセッサ外部のものが使用すること
ができる。もし、外部からの要求信号線との接続選択が
なければ、シリアル通信制御部106が使用しない割込み
制御部102の要求受付入力とDMAコントロール部103のチ
ャネルは死んでしまい、データプロセッサ内部にあるハ
ードウェア資源を有効に活用することができない。この
ように、選択回路104では、総てのモードにつきシリア
ル通信制御部106が使用しない要求信号線を外部からの
要求入力に割当てるようになっているので、データプロ
セッサ内部のハードウェア資源を有効に活用することが
可能となる。
送信レディ及び受信エラーの割込み要求を独立に処理可
能とするために割込み制御部102は要求受付入力を３本
有し、また送受信のDMA転送要求を独立に処理可能とす
るためにDMAコントロール部103は２チャネル構成となっ
ておい、シリアル通信制御部106から３本の入力が選択
回路104に入っているが、モード設定により、シリアル
通信制御部106が選択回路104から出力される要求信号を
総て使用するわけではなく、シリアル通信制御部106が
使用せず，未使用になっている割込み制御部102及びDMA
コントロール部103の機能を有効に活用するためであ
る。例えば、モード０の場合（第３図（ａ）参照）、シ
リアル通信制御部106からの上記３本の入力は論理和を
とって一つの割込み要求信号（UINT2）として割込み制
御部102に要求を出すようになっている。このとき、割
込み制御部102及びDMAコントロール部103への要求信号
線はそれぞれ２本余っている。これらの信号線を外部か
らの要求信号として解放することにより、割込み制御部
102の要求受付入力２本とDMAコントロール部103のチャ
ネル２つをデータプロセッサ外部のものが使用すること
ができる。もし、外部からの要求信号線との接続選択が
なければ、シリアル通信制御部106が使用しない割込み
制御部102の要求受付入力とDMAコントロール部103のチ
ャネルは死んでしまい、データプロセッサ内部にあるハ
ードウェア資源を有効に活用することができない。この
ように、選択回路104では、総てのモードにつきシリア
ル通信制御部106が使用しない要求信号線を外部からの
要求入力に割当てるようになっているので、データプロ
セッサ内部のハードウェア資源を有効に活用することが
可能となる。
なお、上記実施例では、割込み制御部102の要求受付
入力が３本,DMAコントロール部103が２チャネル，外部
要求入力が割込みとDMAそれぞれ２本づつとし、選択設
定用レジスタ105を２ビット,4モードとして、選択回路1
04を第２図に示す構成としたが、本願はこれに限定され
るものではなく、各入力数や必要モード数の変更によ
り、レジスタ105のビット数や選択回路104の内部構成は
適宜変更されるものである。
入力が３本,DMAコントロール部103が２チャネル，外部
要求入力が割込みとDMAそれぞれ２本づつとし、選択設
定用レジスタ105を２ビット,4モードとして、選択回路1
04を第２図に示す構成としたが、本願はこれに限定され
るものではなく、各入力数や必要モード数の変更によ
り、レジスタ105のビット数や選択回路104の内部構成は
適宜変更されるものである。
以上のように本発明によれば、シリアル通信制御手段
からのレディ信号，エラー信号及び外部からの要求信号
と割込み制御手段，ダイレクト・メモリ・アクセス制御
手段の各要求入力との接続を選択するための選択手段
と、この選択手段の接続モードを設定するための選択設
定手段とを含み構成したので、選択手段に入力されたシ
リアル通信制御手段からのレディ信号を、割込み制御手
段の割込み要求として出力するかダイレクト・メモリ・
アクセス制御手段のDMA要求として出力するかを選択設
定手段の内容を設定することでプログラマブルに切り換
えることが可能となり、従ってシリアル通信のデータ処
理において、キー入力などデータごとに処理を加えたり
するのに適した割込み制御による処理方法と高速で大量
のデータの処理に適したDMA転送による処理方法のいず
れの方法を用いるかを用途に合わせて設定することによ
り、システムに柔軟に対応でき、用途に応じた最適なシ
ステムを構築できるという効果が得られる。また、シリ
アル通信制御手段が使用しない要求受付入力を外部から
の要求入力に割当てることができるため、データプロセ
ッサ内部のハードウェア資源を有効に活用できるという
効果が得られる。
からのレディ信号，エラー信号及び外部からの要求信号
と割込み制御手段，ダイレクト・メモリ・アクセス制御
手段の各要求入力との接続を選択するための選択手段
と、この選択手段の接続モードを設定するための選択設
定手段とを含み構成したので、選択手段に入力されたシ
リアル通信制御手段からのレディ信号を、割込み制御手
段の割込み要求として出力するかダイレクト・メモリ・
アクセス制御手段のDMA要求として出力するかを選択設
定手段の内容を設定することでプログラマブルに切り換
えることが可能となり、従ってシリアル通信のデータ処
理において、キー入力などデータごとに処理を加えたり
するのに適した割込み制御による処理方法と高速で大量
のデータの処理に適したDMA転送による処理方法のいず
れの方法を用いるかを用途に合わせて設定することによ
り、システムに柔軟に対応でき、用途に応じた最適なシ
ステムを構築できるという効果が得られる。また、シリ
アル通信制御手段が使用しない要求受付入力を外部から
の要求入力に割当てることができるため、データプロセ
ッサ内部のハードウェア資源を有効に活用できるという
効果が得られる。
第１図はこの発明の一実施例に係るデータプロセッサの
構成を示すブロック図、第２図は第１図中の選択回路の
論理回路図、第３図（ａ）〜（ｄ）は選択回路内部のモ
ード別の信号線接続を示す図、第４図は従来例の構成を
示すブロック図、第５図は別の従来例の構成を示すブロ
ック図である。 100……データプロセッサ、101……CPU（中央処理装
置）、102……割込み制御部（割込み制御手段）、103…
…DMAコントロール部（ダイレクト・メモリ・アクセス
制御手段）、104……選択回路（選択手段）、105……選
択設定用レジスタ（選択設定手段）、106……シリアル
通信制御部（シリアル通信制御手段）、300……主メモ
リ。
構成を示すブロック図、第２図は第１図中の選択回路の
論理回路図、第３図（ａ）〜（ｄ）は選択回路内部のモ
ード別の信号線接続を示す図、第４図は従来例の構成を
示すブロック図、第５図は別の従来例の構成を示すブロ
ック図である。 100……データプロセッサ、101……CPU（中央処理装
置）、102……割込み制御部（割込み制御手段）、103…
…DMAコントロール部（ダイレクト・メモリ・アクセス
制御手段）、104……選択回路（選択手段）、105……選
択設定用レジスタ（選択設定手段）、106……シリアル
通信制御部（シリアル通信制御手段）、300……主メモ
リ。
Claims (1)
- 【請求項１】一つのデータの送信／受信を完了すると、
レディ信号をアクティブにして次の送信データの書き込
み，あるいは受信データの読み出しを要求するととも
に、エラー発生時にはエラー信号をアクティブにするシ
リアル通信制御手段と、データ処理を行う中央処理装置
と、この中央処理装置への割込み制御を行う割込み制御
手段と、データ処理に必要な情報を格納する主メモリを
直接アクセスし上記割込み制御手段に割込み要求をかけ
るダイレクト・メモリ・アクセス制御手段と、上記シリ
アル通信制御手段からのレディ信号，エラー信号及び外
部からの要求信号と上記割込み制御手段，ダイレクト・
メモリ・アクセス制御手段の各要求受付入力との接続を
選択する選択手段と、この選択手段の接続モードを上記
中央処理装置からの指令により設定する選択設定手段と
を備えたことを特徴とするデータプロセッサ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275433A JP2539058B2 (ja) | 1989-03-30 | 1989-10-23 | デ―タプロセッサ |
| KR1019900004139A KR920008448B1 (ko) | 1989-03-30 | 1990-03-28 | 데이터 프로세서 |
| FR9004037A FR2647923B1 (fr) | 1989-03-30 | 1990-03-29 | Processeur de donnees |
| DE4010311A DE4010311C2 (de) | 1989-03-30 | 1990-03-30 | Datenprozessor |
| US07/599,893 US5126883A (en) | 1989-10-23 | 1990-10-19 | Telephoto zoom lens |
| US08/092,021 US5481678A (en) | 1989-03-30 | 1993-07-12 | Data processor including selection mechanism for coupling internal and external request signals to interrupt and DMA controllers |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8318589 | 1989-03-30 | ||
| JP1-83185 | 1989-03-30 | ||
| JP1275433A JP2539058B2 (ja) | 1989-03-30 | 1989-10-23 | デ―タプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320851A JPH0320851A (ja) | 1991-01-29 |
| JP2539058B2 true JP2539058B2 (ja) | 1996-10-02 |
Family
ID=26424241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275433A Expired - Fee Related JP2539058B2 (ja) | 1989-03-30 | 1989-10-23 | デ―タプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5481678A (ja) |
| JP (1) | JP2539058B2 (ja) |
| KR (1) | KR920008448B1 (ja) |
| DE (1) | DE4010311C2 (ja) |
| FR (1) | FR2647923B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4133594A1 (de) * | 1990-10-11 | 1992-04-23 | Sundstrand Data Control | Verfahren und einrichtung fuer digitale datenuebertragung mit direktem speicherzugriff |
| US5835743A (en) * | 1994-06-30 | 1998-11-10 | Sun Microsystems, Inc. | Application binary interface and method of interfacing binary application program to digital computer |
| US5943507A (en) * | 1994-12-22 | 1999-08-24 | Texas Instruments Incorporated | Interrupt routing circuits, systems and methods |
| USRE39052E1 (en) * | 1995-03-07 | 2006-03-28 | Tao Logic Systems Llc | System and method for expansion of a computer |
| AU707588B2 (en) * | 1995-03-07 | 1999-07-15 | Mobility Electronics, Inc. | System and method for expansion of a computer |
| US5708815A (en) * | 1995-05-05 | 1998-01-13 | Intel Corporation | DMA emulation via interrupt muxing |
| US6122699A (en) * | 1996-06-03 | 2000-09-19 | Canon Kabushiki Kaisha | Data processing apparatus with bus intervention means for controlling interconnection of plural busses |
| US5941963A (en) * | 1997-02-14 | 1999-08-24 | Paul Charles | System and method for interconnection of computer peripherals via multiple interfaces |
| US5978865A (en) * | 1997-02-04 | 1999-11-02 | Advanced Micro Devices, Inc. | System for performing DMA transfers where an interrupt request signal is generated based on the value of the last of a plurality of data bits transmitted |
| DE19733527A1 (de) * | 1997-08-02 | 1999-02-04 | Philips Patentverwaltung | Kommunikationssystem mit einer DMA-Einheit |
| DE19733526A1 (de) * | 1997-08-02 | 1999-02-04 | Philips Patentverwaltung | Kommunikationssystem mit einer Schnittstelle |
| US6385670B1 (en) * | 1998-06-01 | 2002-05-07 | Advanced Micro Devices, Inc. | Data compression or decompressions during DMA transfer between a source and a destination by independently controlling the incrementing of a source and a destination address registers |
| US6763448B1 (en) * | 1999-02-16 | 2004-07-13 | Renesas Technology Corp. | Microcomputer and microcomputer system |
| GB2345992B (en) * | 1999-03-10 | 2001-01-24 | Elan Digital Systems Ltd | Apparatus and method for handling peripheral device interrupts |
| US20050038946A1 (en) * | 2003-08-12 | 2005-02-17 | Tadpole Computer, Inc. | System and method using a high speed interface in a system having co-processors |
| JP4862395B2 (ja) * | 2005-12-26 | 2012-01-25 | 富士ゼロックス株式会社 | 情報処理装置及び情報処理装置の制御方法 |
| US20080018484A1 (en) * | 2006-07-20 | 2008-01-24 | Sager Merrell C | Appliance and utility sentry |
| JPWO2015155850A1 (ja) * | 2014-04-09 | 2017-04-13 | 株式会社日立製作所 | 入出力装置及び方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059463A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 端末制御装置のデ−タ転送処理方式 |
| JPS60229160A (ja) * | 1984-04-26 | 1985-11-14 | Toshiba Corp | マルチプロセツサシステム |
| JPH0673363B2 (ja) * | 1984-07-02 | 1994-09-14 | 株式会社東芝 | システムｌｓｉの設計方法 |
| US4648029A (en) * | 1984-08-27 | 1987-03-03 | International Business Machines Corporation | Multiplexed interrupt/DMA request arbitration apparatus and method |
| US4837677A (en) * | 1985-06-14 | 1989-06-06 | International Business Machines Corporation | Multiple port service expansion adapter for a communications controller |
| US4751634A (en) * | 1985-06-14 | 1988-06-14 | International Business Machines Corporation | Multiple port communications adapter apparatus |
| JPS6275857A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 直列伝送方式 |
| JPS62226257A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 演算処理装置 |
| JPS63158654A (ja) * | 1986-12-23 | 1988-07-01 | Toshiba Corp | マイクロコントロ−ラ |
-
1989
- 1989-10-23 JP JP1275433A patent/JP2539058B2/ja not_active Expired - Fee Related
-
1990
- 1990-03-28 KR KR1019900004139A patent/KR920008448B1/ko not_active IP Right Cessation
- 1990-03-29 FR FR9004037A patent/FR2647923B1/fr not_active Expired - Lifetime
- 1990-03-30 DE DE4010311A patent/DE4010311C2/de not_active Expired - Fee Related
-
1993
- 1993-07-12 US US08/092,021 patent/US5481678A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2647923A1 (fr) | 1990-12-07 |
| KR920008448B1 (ko) | 1992-09-29 |
| DE4010311A1 (de) | 1990-10-04 |
| JPH0320851A (ja) | 1991-01-29 |
| US5481678A (en) | 1996-01-02 |
| FR2647923B1 (fr) | 1992-12-31 |
| DE4010311C2 (de) | 1994-04-14 |
| KR900015008A (ko) | 1990-10-25 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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