JPS629948B2 - - Google Patents
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- JPS629948B2 JPS629948B2 JP57218492A JP21849282A JPS629948B2 JP S629948 B2 JPS629948 B2 JP S629948B2 JP 57218492 A JP57218492 A JP 57218492A JP 21849282 A JP21849282 A JP 21849282A JP S629948 B2 JPS629948 B2 JP S629948B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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Description
【発明の詳細な説明】
本発明は、多様なビツト並列フオーマツトで多
種の周辺装置とデータを交換するため、入出力
(I/O)制御装置を適合化する回路に関する。
種の周辺装置とデータを交換するため、入出力
(I/O)制御装置を適合化する回路に関する。
現在知られているI/O制御装置は、データの
長さ及びホスト記憶装置のスペースを限定するプ
ログラム可能なI/O指令に応答して、ホスト処
理システム中の周辺装置と記憶装置との間で、各
種の長さのデータ・アレイを転送するのに適合化
され得る。一般的には、データは、制御装置と各
周辺装置の間のインターフエイスにおいて、所定
のビツト並列フオーマツトで相互に交換される。
長さ及びホスト記憶装置のスペースを限定するプ
ログラム可能なI/O指令に応答して、ホスト処
理システム中の周辺装置と記憶装置との間で、各
種の長さのデータ・アレイを転送するのに適合化
され得る。一般的には、データは、制御装置と各
周辺装置の間のインターフエイスにおいて、所定
のビツト並列フオーマツトで相互に交換される。
しかし、そのようなフオーマツトを、個々の周
辺装置に対してダイナミツク・ベースで(即ち、
時間的に変化させて)、かつ特にI/O指令の監
視の下で、制御装置によつて変化させる必要があ
ることが認識されるにいたつた。この必要性の基
礎は、或る種の多重DI/DO動作が制御装置の大
きな柔軟性を要することにある。
辺装置に対してダイナミツク・ベースで(即ち、
時間的に変化させて)、かつ特にI/O指令の監
視の下で、制御装置によつて変化させる必要があ
ることが認識されるにいたつた。この必要性の基
礎は、或る種の多重DI/DO動作が制御装置の大
きな柔軟性を要することにある。
従つて本発明の目的は、関連した装置インター
フエイスにおいて多様なビツト並列フオーマツト
へダイナミツクに適合化させるためもつと柔軟性
のあるインターフエイス・アダプタを提供するこ
とである。本発明の付随的な目的は、そのような
適合化を、ホスト・プログラム可能指令機能によ
つて支配できるようにすることである。
フエイスにおいて多様なビツト並列フオーマツト
へダイナミツクに適合化させるためもつと柔軟性
のあるインターフエイス・アダプタを提供するこ
とである。本発明の付随的な目的は、そのような
適合化を、ホスト・プログラム可能指令機能によ
つて支配できるようにすることである。
周辺装置とホスト・プロセツサ及び制御装置マ
イクロプロセツサとの間で同時的通信を可能とす
るため、データ通信フオーマツトを変化させるこ
とが必要であるが、既知のI/O制御装置は、こ
のような能力を有しないマイクロプロセツサ及び
アダプタを含む。現在、この能力の必要性が認識
されるに至つた。
イクロプロセツサとの間で同時的通信を可能とす
るため、データ通信フオーマツトを変化させるこ
とが必要であるが、既知のI/O制御装置は、こ
のような能力を有しないマイクロプロセツサ及び
アダプタを含む。現在、この能力の必要性が認識
されるに至つた。
本発明の目的は、周辺装置とホスト・プロセツ
サ及びマイクロプロセツサとの間で各種のビツト
並列フオーマツトのデータを転送するため、プロ
グラム可能なI/O指令の監視の下で、ダイナミ
ツクに条件ずけることのできる柔軟性に富んだイ
ンターフエイス・アダプタを提供することであ
る。本発明の他の目的は、この目的のため、自律
的に動作し、それによつて関連したマイクロプロ
セツサ及びホスト・プロセツサ・システムの上に
あるトラフイツク荷重を軽減することのできるア
ダプタを提供することである。
サ及びマイクロプロセツサとの間で各種のビツト
並列フオーマツトのデータを転送するため、プロ
グラム可能なI/O指令の監視の下で、ダイナミ
ツクに条件ずけることのできる柔軟性に富んだイ
ンターフエイス・アダプタを提供することであ
る。本発明の他の目的は、この目的のため、自律
的に動作し、それによつて関連したマイクロプロ
セツサ及びホスト・プロセツサ・システムの上に
あるトラフイツク荷重を軽減することのできるア
ダプタを提供することである。
現在知られているI/O制御システムは、ホス
ト・プロセツサに関して高速データ転送を実行す
るためのサイクル・スチール・バス(CSB)回路
とマイクロプロセツサとを含んでいる。ホスト・
システムによつて準備されたI/O指令に応答し
て、マイクロプロセツサはバス回路を準備する。
次に専用の制御回路が仕事を引継ぎ、バス回路を
動作させて、所謂「サイクル・スチール」モード
でホスト・プロセツサと周辺装置との間でデータ
を転送する。これは自律的に実行される。即ち、
ホスト・プロセツサ又はマイクロプロセツサから
の助け又は制御をそれ以上必要としない。バス回
路はデータを転送しているから、マイクロプロセ
ツサは他の機能(他の指令の検索及び解釈を含
む)を実行する上で潜在的自由度を有する。この
種のシステムは、Brownその他による米国特許
4246637に開示されている。
ト・プロセツサに関して高速データ転送を実行す
るためのサイクル・スチール・バス(CSB)回路
とマイクロプロセツサとを含んでいる。ホスト・
システムによつて準備されたI/O指令に応答し
て、マイクロプロセツサはバス回路を準備する。
次に専用の制御回路が仕事を引継ぎ、バス回路を
動作させて、所謂「サイクル・スチール」モード
でホスト・プロセツサと周辺装置との間でデータ
を転送する。これは自律的に実行される。即ち、
ホスト・プロセツサ又はマイクロプロセツサから
の助け又は制御をそれ以上必要としない。バス回
路はデータを転送しているから、マイクロプロセ
ツサは他の機能(他の指令の検索及び解釈を含
む)を実行する上で潜在的自由度を有する。この
種のシステムは、Brownその他による米国特許
4246637に開示されている。
本発明の目的は、周辺装置と前記米国特許に開
示されたバス回路及び関連するマイクロプロセツ
サとの間で同時にデータを転送することのできる
柔軟性のある周辺アダプタ回路を提供することで
ある。それによつて、周辺装置は、マイクロプロ
セツサ及びホスト・システムと同時にリンクされ
るか、または各システムと別個にリンクされ、い
くつかの独特のデータ処理動作を維持することが
できる。
示されたバス回路及び関連するマイクロプロセツ
サとの間で同時にデータを転送することのできる
柔軟性のある周辺アダプタ回路を提供することで
ある。それによつて、周辺装置は、マイクロプロ
セツサ及びホスト・システムと同時にリンクされ
るか、または各システムと別個にリンクされ、い
くつかの独特のデータ処理動作を維持することが
できる。
例えば、1つのそのような動作(ここで配列指
標動作と呼ぶ)において、アダプタの1部はマイ
クロプロセツサから周辺装置へ可変数のビツト並
列アドレス・データを転送し、他方では、アダプ
タの他の部分が前記のバス回路と周辺装置との間
でデータ配列のアドレスされた部分を同時に転送
する。
標動作と呼ぶ)において、アダプタの1部はマイ
クロプロセツサから周辺装置へ可変数のビツト並
列アドレス・データを転送し、他方では、アダプ
タの他の部分が前記のバス回路と周辺装置との間
でデータ配列のアドレスされた部分を同時に転送
する。
この種の他の動作において、複数の周辺装置の
1つを選択するため「ポーリング」又は「走査」
情報が周辺インターフエイスに与えられ、データ
はその周辺装置とホスト・プロセツサ又はマイク
ロプロセツサとの間で転送される。この動作は、
多重プロセス制御のアプリケーシヨン(例えば、
プロセス・センサを走査し、プロセス制御エレメ
ントを作動させるため)、又は電話回線走査動作
などで有用な働きをする。マイクロプロセツサ
は、そのような動作をオフライン(第2次)処理
モードで命令し、ホスト・プロセツサは他のデー
タ処理機能を実行するため自由度を与えられる。
この態様で動作するシステムは関連出願中に開示
されている。
1つを選択するため「ポーリング」又は「走査」
情報が周辺インターフエイスに与えられ、データ
はその周辺装置とホスト・プロセツサ又はマイク
ロプロセツサとの間で転送される。この動作は、
多重プロセス制御のアプリケーシヨン(例えば、
プロセス・センサを走査し、プロセス制御エレメ
ントを作動させるため)、又は電話回線走査動作
などで有用な働きをする。マイクロプロセツサ
は、そのような動作をオフライン(第2次)処理
モードで命令し、ホスト・プロセツサは他のデー
タ処理機能を実行するため自由度を与えられる。
この態様で動作するシステムは関連出願中に開示
されている。
従つて、本発明の他の目的は、1時に1つ以上
のプログラム可能処理システム(例えば前記のマ
イクロプロセツサ及びホスト・システム)と通信
することができ、かつホスト・システムによつて
スケジユールされマイクロプロセツサによつて解
釈されるプログラム可能指令の制御の下で、多様
な通信モード及びビツト並列フオーマツトで動作
するようダイナミツクに条件づけられることので
きる柔軟性あるインターフエイス・アダプタ回路
を提供することである。
のプログラム可能処理システム(例えば前記のマ
イクロプロセツサ及びホスト・システム)と通信
することができ、かつホスト・システムによつて
スケジユールされマイクロプロセツサによつて解
釈されるプログラム可能指令の制御の下で、多様
な通信モード及びビツト並列フオーマツトで動作
するようダイナミツクに条件づけられることので
きる柔軟性あるインターフエイス・アダプタ回路
を提供することである。
本発明の要約
ホスト・プロセツサと少なくとも1つの周辺装
置との間のデータ転送を行うための入出力制御装
置における本発明のインターフエイス・アダプタ
は、(a)各々リクエスト線および肯定応答線の対を
具備し、ホスト・プロセツサと少なくとも1つの
周辺装置との間のデータ転送を行う第1および第
2のデータ転送手段と、(b)これら第1および第2
のデータ転送手段によるデータ転送を各々単独で
行わせるかまたは協働で行わせるかを指定するモ
ード信号を供給する手段と、(c)このモード信号が
単独転送を指定する場合には第1および第2のデ
ータ転送手段に各々のリクエスト線および肯定応
答線の対を別々に使用させ、モード信号が協働転
送を指定する場合には一方のデータ転送手段の肯
定応答線を他方のデータ転送手段のリクエスト線
に接続せしめるモード制御手段と、より成ること
を特徴としている。以下、もう少し詳しくこれを
説明する。
置との間のデータ転送を行うための入出力制御装
置における本発明のインターフエイス・アダプタ
は、(a)各々リクエスト線および肯定応答線の対を
具備し、ホスト・プロセツサと少なくとも1つの
周辺装置との間のデータ転送を行う第1および第
2のデータ転送手段と、(b)これら第1および第2
のデータ転送手段によるデータ転送を各々単独で
行わせるかまたは協働で行わせるかを指定するモ
ード信号を供給する手段と、(c)このモード信号が
単独転送を指定する場合には第1および第2のデ
ータ転送手段に各々のリクエスト線および肯定応
答線の対を別々に使用させ、モード信号が協働転
送を指定する場合には一方のデータ転送手段の肯
定応答線を他方のデータ転送手段のリクエスト線
に接続せしめるモード制御手段と、より成ること
を特徴としている。以下、もう少し詳しくこれを
説明する。
本発明に従うアダプタ回路は、2つ又はそれ以
上の別個に制御可能なデータ処理部分を含む。こ
れらのデータ処理部分は、非同期的に又は時間的
に協調して動作させることができる。各データ処
理部分は各種のビツト並列フオーマツトに適合す
ることができ、また2つのデータ処理部分は、装
置インターフエイス及び1つ又はそれ以上の処理
システムに関して、各種の全2重及び半2重通信
機構を支援することができる。これらのデータ処
理部分は、別個のデータ転送装置として動作する
か、単一の装置として並列で効果的に動作するよ
うに、処理システムによつて条件ずけられること
ができる。別個に動作する時には、上記のデータ
処理部分は、相互に関連しているか(例えばアド
レス及びアドレスされたデータ)、又は全く無関
連の(例えば2つの異つたデータ配列)データ・
セツトを転送してよい。
上の別個に制御可能なデータ処理部分を含む。こ
れらのデータ処理部分は、非同期的に又は時間的
に協調して動作させることができる。各データ処
理部分は各種のビツト並列フオーマツトに適合す
ることができ、また2つのデータ処理部分は、装
置インターフエイス及び1つ又はそれ以上の処理
システムに関して、各種の全2重及び半2重通信
機構を支援することができる。これらのデータ処
理部分は、別個のデータ転送装置として動作する
か、単一の装置として並列で効果的に動作するよ
うに、処理システムによつて条件ずけられること
ができる。別個に動作する時には、上記のデータ
処理部分は、相互に関連しているか(例えばアド
レス及びアドレスされたデータ)、又は全く無関
連の(例えば2つの異つたデータ配列)データ・
セツトを転送してよい。
本明細書で説明される実施例において、データ
処理部分は、前記米国特許4246637で説明される
ようなサイクル・スチール・バス及びマイクロプ
ロセツサと通信するように条件ずけられることが
できる。本明細書で開示されるマイクロプロセツ
サは、主としてホスト・プロセツサ及びマイクロ
プロセツサと同時にデータを交換し、かつデータ
が装置インターフエイスで交換される時のフオー
マツトを変化させるため、アダプタ及びそのデー
タ処理部分を条件ずけることができる能力の点
で、前記米国特許に開示されたマイクロプロセツ
サと異なる。上記の能力及び関連したアダプタ動
作は、本明細書で説明される多数の独特のシステ
ム動作に対して基礎を与えるものである。
処理部分は、前記米国特許4246637で説明される
ようなサイクル・スチール・バス及びマイクロプ
ロセツサと通信するように条件ずけられることが
できる。本明細書で開示されるマイクロプロセツ
サは、主としてホスト・プロセツサ及びマイクロ
プロセツサと同時にデータを交換し、かつデータ
が装置インターフエイスで交換される時のフオー
マツトを変化させるため、アダプタ及びそのデー
タ処理部分を条件ずけることができる能力の点
で、前記米国特許に開示されたマイクロプロセツ
サと異なる。上記の能力及び関連したアダプタ動
作は、本明細書で説明される多数の独特のシステ
ム動作に対して基礎を与えるものである。
本明細書で説明するアダプタ部分は、別個にな
つた初期接続制御回路を含む。これらの回路は、
各種の外部及び内部構成において、周辺インター
フエイスで接続可能である。内部構成は、各種の
データ転送動作を実行しつつ、アダプタ部分を時
間的に協調して動作させる。そのような1つの動
作において、アダプタ部分は、装置とホスト・プ
ロセツサとの間でデータを交換している間に(ア
ダプタ及びサイクル・スチール・バス回路を介し
て)その装置へ拡張されたビツト並列インターフ
エイスを与えるため、効果的に並列で動作させら
れる。そのような他の動作において、例えば前記
の配列指標型の動作を支援するため、アダプタ部
分は、別個ではあるが関連した配列を周辺装置と
の間で転送するように動作させられる。
つた初期接続制御回路を含む。これらの回路は、
各種の外部及び内部構成において、周辺インター
フエイスで接続可能である。内部構成は、各種の
データ転送動作を実行しつつ、アダプタ部分を時
間的に協調して動作させる。そのような1つの動
作において、アダプタ部分は、装置とホスト・プ
ロセツサとの間でデータを交換している間に(ア
ダプタ及びサイクル・スチール・バス回路を介し
て)その装置へ拡張されたビツト並列インターフ
エイスを与えるため、効果的に並列で動作させら
れる。そのような他の動作において、例えば前記
の配列指標型の動作を支援するため、アダプタ部
分は、別個ではあるが関連した配列を周辺装置と
の間で転送するように動作させられる。
周辺装置と2つ又はそれ以上のアダプタの部分
との間で時間に協調したデータ転送動作を可能に
するため、1つのアダプタの部分にある初期接続
制御機構は、他のアダプタの部分にある初期接続
制御機構へ接続されることができる。
との間で時間に協調したデータ転送動作を可能に
するため、1つのアダプタの部分にある初期接続
制御機構は、他のアダプタの部分にある初期接続
制御機構へ接続されることができる。
アダプタ及びマイクロプロセツサは、ホスト・
プロセツサに関していくつかの個別的モードで動
作させることができる。それらのモードとして
は、(a)ホスト・プロセツサと周辺装置との間でデ
ータが直接に交換されるリアル・タイム・モー
ド、(b)周辺装置又はホスト・システムによつてマ
イクロプロセツサへ与えられたデータを処理する
ため、マイクロプロセツサが2次処理システムと
して動作するオフライン・モード、(c)周辺装置と
ホスト・プロセツサ及びマイクロプロセツサとの
間でデータが同時に転送される2重モードがあ
る。
プロセツサに関していくつかの個別的モードで動
作させることができる。それらのモードとして
は、(a)ホスト・プロセツサと周辺装置との間でデ
ータが直接に交換されるリアル・タイム・モー
ド、(b)周辺装置又はホスト・システムによつてマ
イクロプロセツサへ与えられたデータを処理する
ため、マイクロプロセツサが2次処理システムと
して動作するオフライン・モード、(c)周辺装置と
ホスト・プロセツサ及びマイクロプロセツサとの
間でデータが同時に転送される2重モードがあ
る。
これらのモードを支援するため、アダプタは、
データ転送のために周辺装置をホスト・プロセツ
サ、マイクロプロセツサ、又はこれらの双方へ同
時にリンクするように構成可能である自律制御機
構(即ち、マイクロプロセツサから独立して動作
し、かつ排他的にアダプタのために使用される制
御機構)を必要とする。更に、本明細書で説明す
るアダプタは、装置インターフエイスにおいて、
各種のビツト並列フオーマツトで(実施例におい
ては8、16、又は32ビツト)データを交換するた
めに構成可能である。
データ転送のために周辺装置をホスト・プロセツ
サ、マイクロプロセツサ、又はこれらの双方へ同
時にリンクするように構成可能である自律制御機
構(即ち、マイクロプロセツサから独立して動作
し、かつ排他的にアダプタのために使用される制
御機構)を必要とする。更に、本明細書で説明す
るアダプタは、装置インターフエイスにおいて、
各種のビツト並列フオーマツトで(実施例におい
ては8、16、又は32ビツト)データを交換するた
めに構成可能である。
セクシヨン別構造のために、アダプタはマイク
ロプロセツサ及びサイクル・スチール・バス回路
と同時に相互作用を行うことができ、かつセクシ
ヨンは、分離データ交換(8又は16ビツトの並列
単位)又は結合並列交換(32ビツトの単位)を処
理することができる。交換されたデータは、周辺
装置とマイクロプロセツサ又はサイクル・スチー
ル・バス回路との間、又はこれら双方との間で転
送されてよい(例えば、ホスト・システム及び/
又はマイクロプロセツサの中にある記憶装置に関
して、異つたデータ転送を実行するため、又は前
記の配列指標動作を実行するため)。
ロプロセツサ及びサイクル・スチール・バス回路
と同時に相互作用を行うことができ、かつセクシ
ヨンは、分離データ交換(8又は16ビツトの並列
単位)又は結合並列交換(32ビツトの単位)を処
理することができる。交換されたデータは、周辺
装置とマイクロプロセツサ又はサイクル・スチー
ル・バス回路との間、又はこれら双方との間で転
送されてよい(例えば、ホスト・システム及び/
又はマイクロプロセツサの中にある記憶装置に関
して、異つたデータ転送を実行するため、又は前
記の配列指標動作を実行するため)。
アダプタ回路の各セクシヨンは、リクエスト信
号及び肯定応答信号を転送するため初期接続制御
機構の一体化したセツトを含む。肯定応答信号を
送つている1つのセクシヨンの制御機構は、装置
インターフエイス又はリクエスト信号を受取つて
いる他のセクシヨンの制御機構へ接続されること
ができる。1つのセクシヨンにあるリクエスト信
号を受取つている制御機構と、他のセクシヨンに
ある肯定応答信号を送つている制御機構は、装置
インターフエイス又は他のアダプタにある肯定応
答信号を送つているかリクエスト信号を受取つて
いる制御機構へ接続可能である。このような構成
において、初期接続回路を介してリンクされた2
つ又はそれ以上の制御装置のアダプタのセクシヨ
ンは、周辺装置及び1つ又はそれ以上のホスト・
プロセツサに関して、単一の制御装置では実行さ
れ得ない協調性に富んだデータ転送動作を実行す
ることができる。
号及び肯定応答信号を転送するため初期接続制御
機構の一体化したセツトを含む。肯定応答信号を
送つている1つのセクシヨンの制御機構は、装置
インターフエイス又はリクエスト信号を受取つて
いる他のセクシヨンの制御機構へ接続されること
ができる。1つのセクシヨンにあるリクエスト信
号を受取つている制御機構と、他のセクシヨンに
ある肯定応答信号を送つている制御機構は、装置
インターフエイス又は他のアダプタにある肯定応
答信号を送つているかリクエスト信号を受取つて
いる制御機構へ接続可能である。このような構成
において、初期接続回路を介してリンクされた2
つ又はそれ以上の制御装置のアダプタのセクシヨ
ンは、周辺装置及び1つ又はそれ以上のホスト・
プロセツサに関して、単一の制御装置では実行さ
れ得ない協調性に富んだデータ転送動作を実行す
ることができる。
アダプタ回路及び関連したマイクロプロセツサ
及びサイクル・スチール・バス回路を含むI/O
制御装置は、単一のマルチ・チツプLSlカード上
に一体的にパツケージされてよく、かつホスト・
プロセツサに関して独特の装置アドレスを割当て
られてよい。これによつて、I/O制御装置はモ
ジユラー化又は標準化されることができ、ホス
ト・プロセツサ及び周辺装置は、多様なかつ時間
によつて変化する構成又は静的構成へ接続される
ことができる。ダイナミツクに編成可能なアダプ
タによつて、マイクロプロセツサは、不要になる
ホストのソフトウエア・オーバヘツドと比較し
て、非常に穏当なコストで、ホスト・プレセツサ
から多くの異つた種類の動作をロードすることが
できる。本明細書において、多数のそのような編
成が、アダプタ回路の新規な適用例として説明さ
れる。
及びサイクル・スチール・バス回路を含むI/O
制御装置は、単一のマルチ・チツプLSlカード上
に一体的にパツケージされてよく、かつホスト・
プロセツサに関して独特の装置アドレスを割当て
られてよい。これによつて、I/O制御装置はモ
ジユラー化又は標準化されることができ、ホス
ト・プロセツサ及び周辺装置は、多様なかつ時間
によつて変化する構成又は静的構成へ接続される
ことができる。ダイナミツクに編成可能なアダプ
タによつて、マイクロプロセツサは、不要になる
ホストのソフトウエア・オーバヘツドと比較し
て、非常に穏当なコストで、ホスト・プレセツサ
から多くの異つた種類の動作をロードすることが
できる。本明細書において、多数のそのような編
成が、アダプタ回路の新規な適用例として説明さ
れる。
実施例の説明
第1図は、本発明のアダプタが使用されてよい
既知の代表的データ処理システムを示す。このシ
ステムはホスト・プロセツサ1、1つ又はそれ以
上のI/O制御装置2、これらI/O制御装置の
各々がリンクされた1群のI/O装置(周辺装
置)3を含む。I/O装置は、1つ又はそれ以上
の装置制御ユニツト4を介して、各制御装置へ接
続されてよい。
既知の代表的データ処理システムを示す。このシ
ステムはホスト・プロセツサ1、1つ又はそれ以
上のI/O制御装置2、これらI/O制御装置の
各々がリンクされた1群のI/O装置(周辺装
置)3を含む。I/O装置は、1つ又はそれ以上
の装置制御ユニツト4を介して、各制御装置へ接
続されてよい。
ホスト・プロセツサ1はCPU1a、メイン・
メモリ1b、及び1つ又はそれ以上のI/Oチヤ
ネル1cを含む。メイン・メモリ1bとI/O装
置3との間でデータを転送するため、制御装置2
がI/Oチヤネル1cへ接続されている。
メモリ1b、及び1つ又はそれ以上のI/Oチヤ
ネル1cを含む。メイン・メモリ1bとI/O装
置3との間でデータを転送するため、制御装置2
がI/Oチヤネル1cへ接続されている。
各制御装置2はマイクロプロセツサ8及び自己
シーケンス(自律的)サイクル・スチール・バス
9を含む。マイクロプロセツサ8及びCSB9はホ
スト・プロセツサ1とI/O装置3の間でデータ
を転送するため、分割された責任を有する。マイ
クロプロセツサ8は、バス10及びCSB9を介し
てホスト・プロセツサ1から与えられた指令を解
釈し、CSB9の中にある専用の制御回路9aを準
備する。次に制御回路9aは、ホスト・システ
ム・バス10と周辺バス11との間で所定のフオ
ーマツトに従つてデータを転送するため、自律的
態様で(即ち、マイクロプロセツサから独立し
て)CSB9を動作させる。更にマイクロプロツサ
8及びホスト・プロセツサ1は、制御バス12を
介して初期制御情報、状況情報、及びその他の制
御情報を交換する。
シーケンス(自律的)サイクル・スチール・バス
9を含む。マイクロプロセツサ8及びCSB9はホ
スト・プロセツサ1とI/O装置3の間でデータ
を転送するため、分割された責任を有する。マイ
クロプロセツサ8は、バス10及びCSB9を介し
てホスト・プロセツサ1から与えられた指令を解
釈し、CSB9の中にある専用の制御回路9aを準
備する。次に制御回路9aは、ホスト・システ
ム・バス10と周辺バス11との間で所定のフオ
ーマツトに従つてデータを転送するため、自律的
態様で(即ち、マイクロプロセツサから独立し
て)CSB9を動作させる。更にマイクロプロツサ
8及びホスト・プロセツサ1は、制御バス12を
介して初期制御情報、状況情報、及びその他の制
御情報を交換する。
第1図に示したシステムは、米国特許4246637
に詳細に説明されている。この米国特許に説明さ
れたマイクロプロセツサは、本発明の周辺インタ
ーフエイス・アダプタと効果的に通信するため、
本明細書で説明するような適合化を必要とする。
に詳細に説明されている。この米国特許に説明さ
れたマイクロプロセツサは、本発明の周辺インタ
ーフエイス・アダプタと効果的に通信するため、
本明細書で説明するような適合化を必要とする。
第2図は、本発明に従う周辺インターフエイ
ス・アダプタ18が、第1図に示されるようなシ
ステムへ組込まれる態様を示す。アダプタ18
(柔軟性フアネルとも呼ばれる)は、周辺インタ
ーフエイス・バス20を選択的にCSB9又はマイ
クロプロセツサ28又はこれら双方と接続し、か
つそのようなリンクを介して、多様なビツト幅の
フオーマツト及び多様な通信プロトコールと共に
データを転送するために、ダイナミツクに構成可
能である。マイクロプロセツサによつて解釈され
たプログラム可能指令に応答して(マイクロプロ
セツサは、CSB9及びデータ・バス21を介し
て、メイン・メモリ1bからそのような指令を検
索する)、アダプタ制御回路18a及びCSB制御
回路9aは、周辺装置とホスト・システム又はマ
イクロプロセツサとの間、又はこれら双方との間
で同時にかつ自律的に可変長データ配列を転送す
るため、制御バス22,22a,23を介して条
件ずけられることができる。
ス・アダプタ18が、第1図に示されるようなシ
ステムへ組込まれる態様を示す。アダプタ18
(柔軟性フアネルとも呼ばれる)は、周辺インタ
ーフエイス・バス20を選択的にCSB9又はマイ
クロプロセツサ28又はこれら双方と接続し、か
つそのようなリンクを介して、多様なビツト幅の
フオーマツト及び多様な通信プロトコールと共に
データを転送するために、ダイナミツクに構成可
能である。マイクロプロセツサによつて解釈され
たプログラム可能指令に応答して(マイクロプロ
セツサは、CSB9及びデータ・バス21を介し
て、メイン・メモリ1bからそのような指令を検
索する)、アダプタ制御回路18a及びCSB制御
回路9aは、周辺装置とホスト・システム又はマ
イクロプロセツサとの間、又はこれら双方との間
で同時にかつ自律的に可変長データ配列を転送す
るため、制御バス22,22a,23を介して条
件ずけられることができる。
これらのデータ転送動作を設定しかつ支援する
ためのアダプタ18及びマイクロプロセツサ28
の論理構造が、第3図に示される。マイクロプロ
セツサ28は、読取専用メモリ(ROM)28b
及びランダム・アクセス・メモリ(RAM)28
cに含まれる命令プログラムによつて制御される
演算論理ユニツト(ALU)28aを含む。その
ようなプログラムに応答して、ALUはRAMに記
憶されたデータを処理する。これらメモリの容量
及びALU28aの内部バス幅は、マイクロプロ
セツサの効率を決定し、それによつて開接的に
CSBに対してその高速動作を開始するために必要
な時間に関して、アダプタの生産性に影響を与え
る。
ためのアダプタ18及びマイクロプロセツサ28
の論理構造が、第3図に示される。マイクロプロ
セツサ28は、読取専用メモリ(ROM)28b
及びランダム・アクセス・メモリ(RAM)28
cに含まれる命令プログラムによつて制御される
演算論理ユニツト(ALU)28aを含む。その
ようなプログラムに応答して、ALUはRAMに記
憶されたデータを処理する。これらメモリの容量
及びALU28aの内部バス幅は、マイクロプロ
セツサの効率を決定し、それによつて開接的に
CSBに対してその高速動作を開始するために必要
な時間に関して、アダプタの生産性に影響を与え
る。
この目的のために容易に適合可能なマイクロプ
ロセツサは、インテル社が著作権(1979年)を有
する「MCS―8085フアミリー・ユーザーズ・マ
ニユアル」(MCS―8085Family Users Manual)
に説明されたインテル8085Aマイクロプロセツサ
である。このプロセツサはRAM、ROM、ALU、
9個のアドレス可能レジスタ(6個の8ビツト・
レジスタ及び3個の16ビツト・レジスタ)より成
るアレイ、8ビツト内部データ・バス、16ビツト
内部メモリ・アドレシング・バス、8ビツト・バ
スへ結合されたI/Oポート、及びタイミング制
御回路を含む。そのRAM及びROMメモリは、共
通の16ビツト・アドレス・バスを共用し、かつア
ドレス可能な8ビツト・バイト・ロケーシヨンを
含むように構成されている。その総容量は64Kバ
イトを超えることができない(K=1024)。これ
は共用アドレス・バスによつて可能な容量であ
る。
ロセツサは、インテル社が著作権(1979年)を有
する「MCS―8085フアミリー・ユーザーズ・マ
ニユアル」(MCS―8085Family Users Manual)
に説明されたインテル8085Aマイクロプロセツサ
である。このプロセツサはRAM、ROM、ALU、
9個のアドレス可能レジスタ(6個の8ビツト・
レジスタ及び3個の16ビツト・レジスタ)より成
るアレイ、8ビツト内部データ・バス、16ビツト
内部メモリ・アドレシング・バス、8ビツト・バ
スへ結合されたI/Oポート、及びタイミング制
御回路を含む。そのRAM及びROMメモリは、共
通の16ビツト・アドレス・バスを共用し、かつア
ドレス可能な8ビツト・バイト・ロケーシヨンを
含むように構成されている。その総容量は64Kバ
イトを超えることができない(K=1024)。これ
は共用アドレス・バスによつて可能な容量であ
る。
固有の命令セツト(マシン・レベルで目的コー
ドとして直接に解釈可能な命令群であつて、アセ
ンブラ・プログラムによつて中間的処理を必要と
しないもの)において、命令は、前記のフアミリ
ー・ユーザーズ・マニユアルに説明されるように
1バイト、2バイト、3バイト表現で表わされ
る。上記のマイクロプロセツサをアセンブリイ言
語及びアセンブラ・プログラムと共に使用する方
法は、インテル社が著作権(1977年、1978年、
1979年)を有する「8080/8085アセンブリイ言語
プログラミング」(8080/8085Assembly
Language Programming)に説明されている。
しかし、このような使用法は、本発明と直接の関
連を有しない。
ドとして直接に解釈可能な命令群であつて、アセ
ンブラ・プログラムによつて中間的処理を必要と
しないもの)において、命令は、前記のフアミリ
ー・ユーザーズ・マニユアルに説明されるように
1バイト、2バイト、3バイト表現で表わされ
る。上記のマイクロプロセツサをアセンブリイ言
語及びアセンブラ・プログラムと共に使用する方
法は、インテル社が著作権(1977年、1978年、
1979年)を有する「8080/8085アセンブリイ言語
プログラミング」(8080/8085Assembly
Language Programming)に説明されている。
しかし、このような使用法は、本発明と直接の関
連を有しない。
第3図の説明を続けると、アダプタ18は2つ
の別個のポート部分(「0」ポート群100及び
「1」ポート群102)を含む。これらの各部分は、
32ビツト・データ・バス104の16ビツト部分を
介して、CSBとデータを交換することができる。
本実施例において、このような交換は常に16ビツ
トのビツト並列単位で実行される。ポート群10
0及び102は、それぞれ16ビツト・バス106
及び108を介して周辺装置と接続する「0」及
び「1」の周辺装置ポートを有する。アダプタ
は、8、16、又は32ビツトの多様なビツト並列フ
オーマツトで周辺装置とデータを交換するため、
これらのポートを動作させることができる。
の別個のポート部分(「0」ポート群100及び
「1」ポート群102)を含む。これらの各部分は、
32ビツト・データ・バス104の16ビツト部分を
介して、CSBとデータを交換することができる。
本実施例において、このような交換は常に16ビツ
トのビツト並列単位で実行される。ポート群10
0及び102は、それぞれ16ビツト・バス106
及び108を介して周辺装置と接続する「0」及
び「1」の周辺装置ポートを有する。アダプタ
は、8、16、又は32ビツトの多様なビツト並列フ
オーマツトで周辺装置とデータを交換するため、
これらのポートを動作させることができる。
更にポート群100及び102は、1時に8ビツト
(1バイト)のデータを交換するため、バス11
0及び112を介してマイクロプロセツサ28へ
接続される。データ・バイトは、バス110を介
してマイクロプロセツサからアダプタへ直接に転
送され、バス112を介してアダプタからマイク
ロプロセツサへ直接に転送される。バス114
は、マイクロプロセツサからCBS9へデータを転
送する。これは、マイクロプロセツサをして、16
ビツト又は32ビツトの並列単位で、CSBに含まれ
るラツチ(図示せず)を介して、アダプタに関し
間接的にデータを転送せしめる。マイクロプロセ
ツサは、マイクロプロセツサ及びCSBとの間で、
16又は32ビツトのデータを1時に8ビツト宛転送
するため、ステツプ・バイ・ステツプ(非自律
的)モードでアダプタ・データ通路を動作させる
ことができ、かつ16又は32ビツト単位で周辺装置
へデータを送るため、CSB及びアダプタを励起さ
せることができる。
(1バイト)のデータを交換するため、バス11
0及び112を介してマイクロプロセツサ28へ
接続される。データ・バイトは、バス110を介
してマイクロプロセツサからアダプタへ直接に転
送され、バス112を介してアダプタからマイク
ロプロセツサへ直接に転送される。バス114
は、マイクロプロセツサからCBS9へデータを転
送する。これは、マイクロプロセツサをして、16
ビツト又は32ビツトの並列単位で、CSBに含まれ
るラツチ(図示せず)を介して、アダプタに関し
間接的にデータを転送せしめる。マイクロプロセ
ツサは、マイクロプロセツサ及びCSBとの間で、
16又は32ビツトのデータを1時に8ビツト宛転送
するため、ステツプ・バイ・ステツプ(非自律
的)モードでアダプタ・データ通路を動作させる
ことができ、かつ16又は32ビツト単位で周辺装置
へデータを送るため、CSB及びアダプタを励起さ
せることができる。
制御バス115は、マイクロプロセツサをシー
ケンス制御回路116、ポート初期接続制御回路
117、及び他の周辺インターフエイス制御回路
118へ接続される。制御回路116は多状態シ
ーケンサを含み、このシーケンサは、マイクロプ
ロセツサによつて多様に条件ずけられた後に、状
態の選択的なシーケンスを自律的に歩進する。制
御回路117及び118は制御リンク119及び
120を介して制御回路116によつて励起され
ることができ、かつ周辺装置インターフエイスに
おいて制御線121及び122の各セツトに関し
て初期接続信号動作及び制御信号動作を実行する
ため、マイクロプロセツサによつて励起されるこ
とができる。制御回路116―118は、制御回
路116によつて自律的に動作させられるか、マ
イクロプロセツサ28によつて直接的に(ステツ
プ・バイ・ステツプに)動作させられる。
ケンス制御回路116、ポート初期接続制御回路
117、及び他の周辺インターフエイス制御回路
118へ接続される。制御回路116は多状態シ
ーケンサを含み、このシーケンサは、マイクロプ
ロセツサによつて多様に条件ずけられた後に、状
態の選択的なシーケンスを自律的に歩進する。制
御回路117及び118は制御リンク119及び
120を介して制御回路116によつて励起され
ることができ、かつ周辺装置インターフエイスに
おいて制御線121及び122の各セツトに関し
て初期接続信号動作及び制御信号動作を実行する
ため、マイクロプロセツサによつて励起されるこ
とができる。制御回路116―118は、制御回
路116によつて自律的に動作させられるか、マ
イクロプロセツサ28によつて直接的に(ステツ
プ・バイ・ステツプに)動作させられる。
ポート群100及び102の詳細は第4図を参
照して説明され、制御回路116―118の詳細
は第5図から第8図までを参照して説明される。
制御回路117及び118は、ポート群100及
び102に関連して詳細に説明される。他の初期
接続及びインターフエイス信号動作に関しても詳
細に説明するが、これらの説明は付随的な意味で
ポート群100及び102の動作に関連を有する
に過ぎず、これらポート群の有用な動作に必須の
説明ではない。
照して説明され、制御回路116―118の詳細
は第5図から第8図までを参照して説明される。
制御回路117及び118は、ポート群100及
び102に関連して詳細に説明される。他の初期
接続及びインターフエイス信号動作に関しても詳
細に説明するが、これらの説明は付随的な意味で
ポート群100及び102の動作に関連を有する
に過ぎず、これらポート群の有用な動作に必須の
説明ではない。
ここで第4図を参照すると、ポート群100及
び102は3個の8ビツト・データ転送レジスタ
を含む。ポート群100はレジスタ140、14
1、142を含み、ポート群102はレジスタ1
43、144、145を含む。上部にあるレジス
タ140及び141は、周辺インターフエイスに
おいて8ビツト並列データ・バス・ポート150
及び151に対してゲートされた出力接続を有す
る。レジスタ143及び144は、周辺インター
フエイスにおいて8ビツト並列データ・バス・ポ
ート152及び153に対してゲートされた出力
接続を有する。レジスタ140、141、14
3、144からポート150―153へデータを
転送するゲート群は、154―157で表わされ
る。
び102は3個の8ビツト・データ転送レジスタ
を含む。ポート群100はレジスタ140、14
1、142を含み、ポート群102はレジスタ1
43、144、145を含む。上部にあるレジス
タ140及び141は、周辺インターフエイスに
おいて8ビツト並列データ・バス・ポート150
及び151に対してゲートされた出力接続を有す
る。レジスタ143及び144は、周辺インター
フエイスにおいて8ビツト並列データ・バス・ポ
ート152及び153に対してゲートされた出力
接続を有する。レジスタ140、141、14
3、144からポート150―153へデータを
転送するゲート群は、154―157で表わされ
る。
ポート150―153及びそれぞれのレジスタ
との間にあるバス160―163は双方向性であ
る。データは、出力ゲート154―157を介し
て、レジスタからポートへ1時に8ビツト宛転送
されることができ、かつ入力ゲート164―16
7を介してポートから各レジスタへ転送されるこ
とができる。更に、ポート152はゲート168
を通るレジスタ144へのエントリー・ゲート通
路を有する。
との間にあるバス160―163は双方向性であ
る。データは、出力ゲート154―157を介し
て、レジスタからポートへ1時に8ビツト宛転送
されることができ、かつ入力ゲート164―16
7を介してポートから各レジスタへ転送されるこ
とができる。更に、ポート152はゲート168
を通るレジスタ144へのエントリー・ゲート通
路を有する。
バス170及び入力ゲート171及び172
は、CSBからレジスタ140へ(171を介し
て)又はレジスタ143へ(172を介して)、
データを8ビツト単位で転送させる。バス173
及びゲート174及び175は、CSBからレジス
タ141へ(174を介して)又はレジスタ14
4へ(175を介して)、データ・バイトを転送
させる。
は、CSBからレジスタ140へ(171を介し
て)又はレジスタ143へ(172を介して)、
データを8ビツト単位で転送させる。バス173
及びゲート174及び175は、CSBからレジス
タ141へ(174を介して)又はレジスタ14
4へ(175を介して)、データ・バイトを転送
させる。
バス176及びゲート177及び178は、マ
イクロプロセツサからレジスタ141へ(ゲート
177を介して)、又はCSBへ(ゲート178を
介して)、データをバイト直列形式で転送させ
る。
イクロプロセツサからレジスタ141へ(ゲート
177を介して)、又はCSBへ(ゲート178を
介して)、データをバイト直列形式で転送させ
る。
レジスタ142はゲート入力バス180,18
1,182を介してレジスタ140、CSB又はレ
ジスタ143からデータ・バイトを受取ることが
できる。レジスタ145はゲート・バス183、
184、及び185を介してレジスタ142、レ
ジスタ141、又はレジスタ144からデータを受
取ることができる。
1,182を介してレジスタ140、CSB又はレ
ジスタ143からデータ・バイトを受取ることが
できる。レジスタ145はゲート・バス183、
184、及び185を介してレジスタ142、レ
ジスタ141、又はレジスタ144からデータを受
取ることができる。
データ・バイトは、レジスタ142及び145
からCSBへ、バス186及びバス187の分岐バ
ス188を介して通されることができる。データ
は、レジスタ145からマイクロプロセツサへ、
バス187の分岐バス189を介して転送可能で
ある。
からCSBへ、バス186及びバス187の分岐バ
ス188を介して通されることができる。データ
は、レジスタ145からマイクロプロセツサへ、
バス187の分岐バス189を介して転送可能で
ある。
レジスタ140はレジスタ141からデータ・
バイトを受取ることができる。レジスタ143は
未使用のエントリイ・バス191を有する。
バイトを受取ることができる。レジスタ143は
未使用のエントリイ・バス191を有する。
本実施例において、レジスタ140―145に
関連したゲートは、ポート150―153及びレ
ジスタの間で8、16、又は32ビツトのビツト並列
単位でデータを転送し、レジスタ及びCSBの間で
16ビツト単位でデータを転送し、或るレジスタ及
びマイクロプロセツサ28の間で8ビツト単位で
データを転送するため、シーケンス制御回路11
6(第3図、第5図、第6a図乃至第6d図)の
制御の下で選択的に動作させられる。多くのマイ
クロプロセツサは8ビツトのバス構造を有し、ホ
スト・システムとして有用なより大型のプロセツ
サ(例えばIBMシリーズ/1)は16ビツト・バス
構造を有するので、上記の点は特に好都合であ
る。
関連したゲートは、ポート150―153及びレ
ジスタの間で8、16、又は32ビツトのビツト並列
単位でデータを転送し、レジスタ及びCSBの間で
16ビツト単位でデータを転送し、或るレジスタ及
びマイクロプロセツサ28の間で8ビツト単位で
データを転送するため、シーケンス制御回路11
6(第3図、第5図、第6a図乃至第6d図)の
制御の下で選択的に動作させられる。多くのマイ
クロプロセツサは8ビツトのバス構造を有し、ホ
スト・システムとして有用なより大型のプロセツ
サ(例えばIBMシリーズ/1)は16ビツト・バス
構造を有するので、上記の点は特に好都合であ
る。
CSB及びアダプタは16ビツト幅のインターフエ
イスを有し、かつそれぞれ専用の制御回路の下で
自律的に動作することができるので、それらは、
マイクロプロセツサが各バイト転送で関与しなく
てはならない場合よりも早く、ホスト及び周辺装
置の間で、可変長のデータ・レコードを協力して
転送することができる。更に、アダプタの自律的
制御回路は8、16、又は32ビツトの装置フオーマ
ツトと適合するため、ホスト及びマイクロプロセ
ツサによつてダイナミツクに条件ずけられること
ができるので、CSB及びアダプタは大きい柔軟性
をもつて相互に作用し合うことができる。自律的
アダプタ・フオーマツトは、連鎖可能な指令又は
装置制御ブロツク(DCB)の配列より成るプロ
グラムを介してプログラム可能である。これらの
プログラムは、ホストの監視ソフトウエアによつ
て順序正しく実行するためにスケジユールされる
ことができる。CSBはマイクロプロセツサ28へ
双方向的に連結されるので(176、178の経
路を介してデータ・バイトを受取り、かつ18
1、142、183、145、187、189の
経路を介してデータ・バイトを送るため)、CSB
はホスト及びマイクロプロセツサ・システム中の
メモリの間で指令及び恣意的長さのデータ・セツ
トを転送するため、自律的に動作されることがで
きる(ホスト・インターフエイスでは1時に16ビ
ツト、マイクロプロセツサー・インターフエイス
では1時に8ビツトの転送)。
イスを有し、かつそれぞれ専用の制御回路の下で
自律的に動作することができるので、それらは、
マイクロプロセツサが各バイト転送で関与しなく
てはならない場合よりも早く、ホスト及び周辺装
置の間で、可変長のデータ・レコードを協力して
転送することができる。更に、アダプタの自律的
制御回路は8、16、又は32ビツトの装置フオーマ
ツトと適合するため、ホスト及びマイクロプロセ
ツサによつてダイナミツクに条件ずけられること
ができるので、CSB及びアダプタは大きい柔軟性
をもつて相互に作用し合うことができる。自律的
アダプタ・フオーマツトは、連鎖可能な指令又は
装置制御ブロツク(DCB)の配列より成るプロ
グラムを介してプログラム可能である。これらの
プログラムは、ホストの監視ソフトウエアによつ
て順序正しく実行するためにスケジユールされる
ことができる。CSBはマイクロプロセツサ28へ
双方向的に連結されるので(176、178の経
路を介してデータ・バイトを受取り、かつ18
1、142、183、145、187、189の
経路を介してデータ・バイトを送るため)、CSB
はホスト及びマイクロプロセツサ・システム中の
メモリの間で指令及び恣意的長さのデータ・セツ
トを転送するため、自律的に動作されることがで
きる(ホスト・インターフエイスでは1時に16ビ
ツト、マイクロプロセツサー・インターフエイス
では1時に8ビツトの転送)。
動作において、マイクロプロセツサ28は、ホス
ト・プロセツサ1から検索されたDCB配列中に
限定された指令を解釈し、かつ「高速」指令に応
答して、種々のバイト長を有するデータ・セツト
を自律ベースに基いて高速で転送するため、CSB
及びシーケンス制御回路116をセツト・アツプ
する。シーケンス制御回路116の条件ずけは、
そのような転送が種々のビツト並列装置インター
フエイス・フオーマツト(8、16、又は32ビツ
ト)で転送されることを可能にする。このような
自律モードの動作において、ポート150―15
3及びレジスタ140、141、143、及び1
44の間にあるゲートは、周辺装置との間で8、
16、又は32ビツトのビツト並列フオーマツトでデ
ータを転送するように動作させられ、これらレジ
スタとCSB及びレジスタ142及び145との間
にあるゲートは、CSBを介してホスト・プロセツ
サとの間で同じデータを16ビツト・フオーマツト
で転送するように動作させられる。
ト・プロセツサ1から検索されたDCB配列中に
限定された指令を解釈し、かつ「高速」指令に応
答して、種々のバイト長を有するデータ・セツト
を自律ベースに基いて高速で転送するため、CSB
及びシーケンス制御回路116をセツト・アツプ
する。シーケンス制御回路116の条件ずけは、
そのような転送が種々のビツト並列装置インター
フエイス・フオーマツト(8、16、又は32ビツ
ト)で転送されることを可能にする。このような
自律モードの動作において、ポート150―15
3及びレジスタ140、141、143、及び1
44の間にあるゲートは、周辺装置との間で8、
16、又は32ビツトのビツト並列フオーマツトでデ
ータを転送するように動作させられ、これらレジ
スタとCSB及びレジスタ142及び145との間
にあるゲートは、CSBを介してホスト・プロセツ
サとの間で同じデータを16ビツト・フオーマツト
で転送するように動作させられる。
更に、マイクロプロセツサは、非自律(ステツ
プ・バイ・ステツプ)モードでアダプタを制御し
て、マイクロプロセツサ及び周辺装置の間でデー
タを転送するため(1時に8ビツト宛)、DCB及
び他の指令機能の制御の下で動作することができ
る。更にマイクロプロセツサは、CSB、アダプタ
及び周辺装置を反復的に条件ずけて、8、16、又
は32ビツトの単一の転送を実行するため、上記の
如く動作することができる。
プ・バイ・ステツプ)モードでアダプタを制御し
て、マイクロプロセツサ及び周辺装置の間でデー
タを転送するため(1時に8ビツト宛)、DCB及
び他の指令機能の制御の下で動作することができ
る。更にマイクロプロセツサは、CSB、アダプタ
及び周辺装置を反復的に条件ずけて、8、16、又
は32ビツトの単一の転送を実行するため、上記の
如く動作することができる。
アダプタの制御を過度に複雑に又は誤り易くす
ることなく多様かつ顕著に有用な自律的モードの
動作を可能とするため、本発明は次に説明するよ
うな8つのモードでのみ動作させられる。しか
し、当業者にとつて、他のモードも容易に実行可
能であることが認められるであろう。
ることなく多様かつ顕著に有用な自律的モードの
動作を可能とするため、本発明は次に説明するよ
うな8つのモードでのみ動作させられる。しか
し、当業者にとつて、他のモードも容易に実行可
能であることが認められるであろう。
使用される自律モードとしては、単方向8ビツ
ト書込み(U/8W)、単方向16ビツト書込み
(U/16W)、単方向8ビツト読取り(U/8R)、
単方向16ビツト読取り(U/16R)、双方向16ビ
ツト書込み(B/16W)、双方向16ビツト読取り
(B/16R)、双方向32ビツト書込み(B/
32W)、及び双方向32ビツト読取り(B/32R)
が可能である。これらのモードにおいて、アダプ
タ及び専用の制御回路によつて自律的に実行され
る動作は、次の表に要約されている。
ト書込み(U/8W)、単方向16ビツト書込み
(U/16W)、単方向8ビツト読取り(U/8R)、
単方向16ビツト読取り(U/16R)、双方向16ビ
ツト書込み(B/16W)、双方向16ビツト読取り
(B/16R)、双方向32ビツト書込み(B/
32W)、及び双方向32ビツト読取り(B/32R)
が可能である。これらのモードにおいて、アダプ
タ及び専用の制御回路によつて自律的に実行され
る動作は、次の表に要約されている。
自律的(高速)動作モード
アダプタ動作(第4図を参照)
U/8W* CSBからレジスタ140、141へ
1時に16ビツト宛データを受取る。レジ
スタ141をレジスタ140へ縦列に接
続する。レジスタ140から周辺装置
へ、ポート150のみを介して、1時に
8ビツトを転送する。
1時に16ビツト宛データを受取る。レジ
スタ141をレジスタ140へ縦列に接
続する。レジスタ140から周辺装置
へ、ポート150のみを介して、1時に
8ビツトを転送する。
U/8R* レジスタ143及び144へ交互
に、周辺装置からポート152を介して1
時に8ビツトを受取る。レジスタ143
及び144からレジスタ142及び14
5を介して並列に、1時に16ビツトを
CSBへ転送する。
に、周辺装置からポート152を介して1
時に8ビツトを受取る。レジスタ143
及び144からレジスタ142及び14
5を介して並列に、1時に16ビツトを
CSBへ転送する。
U/16W* CSBからレジスタ140、141へ
1時に16ビツトを受取る。ポート150
及び151を介して並列に1時に16ビツト
を周辺装置へ転送する。
1時に16ビツトを受取る。ポート150
及び151を介して並列に1時に16ビツト
を周辺装置へ転送する。
U/16R* ポート152及び153を介してレジ
スタ143及び144へ周辺装置から1
時に16ビツトを受取る。次いでU/8R
と同じように動作する。
スタ143及び144へ周辺装置から1
時に16ビツトを受取る。次いでU/8R
と同じように動作する。
*他のアダプタに対する初期接続によつて、モ
ードU/8W、U/8R、U/16W、U/16Rは周
辺装置に関して1時に24ビツト、40ビツト、48ビ
ツト(又はそれ以上)を転送するよう使用される
ことができる。モード アダプタ動作(第4図を参照) B/16W* CSBからレジスタ143、144へ
1時に16ビツトを受取り、かつ並列にポ
ート152及び153へ転送する。** B/16R* ポート152、153及びレジスタ1
43、144を介して周辺装置から1時
に16ビツトを受取り、かつレジスタ14
2、145を介して並列にCSBへ転送す
る。** B/32W* CSBからレジスタ140、141及
びレジスタ143、144へ交互に、1
時に16ビツトを受取り、かつ4つのレジ
スタの全てから周辺装置へ、4つのポー
トの全てを介して1時に32ビツトを並列
に転送する。
ードU/8W、U/8R、U/16W、U/16Rは周
辺装置に関して1時に24ビツト、40ビツト、48ビ
ツト(又はそれ以上)を転送するよう使用される
ことができる。モード アダプタ動作(第4図を参照) B/16W* CSBからレジスタ143、144へ
1時に16ビツトを受取り、かつ並列にポ
ート152及び153へ転送する。** B/16R* ポート152、153及びレジスタ1
43、144を介して周辺装置から1時
に16ビツトを受取り、かつレジスタ14
2、145を介して並列にCSBへ転送す
る。** B/32W* CSBからレジスタ140、141及
びレジスタ143、144へ交互に、1
時に16ビツトを受取り、かつ4つのレジ
スタの全てから周辺装置へ、4つのポー
トの全てを介して1時に32ビツトを並列
に転送する。
B/32R* 周辺装置からレジスタ140、14
1及び143、144へ交互に1時に32
ビツトを受取り、かつレジスタ140、
141からレジスタ145を介して、ま
たレジスタ143、144からレジスタ
142、145を介して並列通路を交互
に、1時に16ビツト宛CSBへ転送する。
1及び143、144へ交互に1時に32
ビツトを受取り、かつレジスタ140、
141からレジスタ145を介して、ま
たレジスタ143、144からレジスタ
142、145を介して並列通路を交互
に、1時に16ビツト宛CSBへ転送する。
*他のアダプタに対する初期接続によつて、モ
ードB/16及びB/32は、周辺装置に関して1時
に48個又は64個の(又はもつと多い)データ・ビ
ツトを協調的に転送送するため使用されることが
できる。
ードB/16及びB/32は、周辺装置に関して1時
に48個又は64個の(又はもつと多い)データ・ビ
ツトを協調的に転送送するため使用されることが
できる。
**B/16モード動作の間、マイクロプロセツ
サは、周辺装置によつて使用される配列アドレス
を与えて、位置の順序がきまつているデータ配列
中で、個々の16ビツト・データ項目に対する源/
宛先を選択するため、ポート150、151及びレ
ジスタ140、141を通して同期的に動作する
ことができる。
サは、周辺装置によつて使用される配列アドレス
を与えて、位置の順序がきまつているデータ配列
中で、個々の16ビツト・データ項目に対する源/
宛先を選択するため、ポート150、151及びレ
ジスタ140、141を通して同期的に動作する
ことができる。
レジスタ140―145の個々のステージは、
周知の極性保持ラツチ回路を使用して構成するの
が望ましい。これらの回路は、そのクロツキング
(ゲーテング)入力が連続的にアクチブに保持さ
れている時、その入力と出力との間でデータを連
続的に通すように設計される。従つて、これらの
レジスタは、CSBとポートとの間の記憶ラツチ又
はゲーテング・エレメントとして使用される。自
律モード動作に関する時間節減の利点は、次のよ
うな例を考察することによつて理解される。
周知の極性保持ラツチ回路を使用して構成するの
が望ましい。これらの回路は、そのクロツキング
(ゲーテング)入力が連続的にアクチブに保持さ
れている時、その入力と出力との間でデータを連
続的に通すように設計される。従つて、これらの
レジスタは、CSBとポートとの間の記憶ラツチ又
はゲーテング・エレメントとして使用される。自
律モード動作に関する時間節減の利点は、次のよ
うな例を考察することによつて理解される。
16ビツト単方向書込モード(U/16W)におい
て、レジスタ140及び141のクロツキング入
力、及び関連した通路ゲートが動作させられ、
CSBからポート150及び151へ、事実上連続し
た16ビツト幅の信号伝導通路が形成される。16ビ
ツト双方向書込モード(B/16W)の場合、CSB
及びポート152及び153の間に同じ動作がとら
れる。従つて、これらのモードにおいてCSBによ
つて与えられた各16ビツト単位のデータは、それ
ぞれの装置インターフエイス・ポートへ直ちに送
られ(通路伝導遅延を無視する)、周辺装置に対
する即時のデータ付与を潜在的に可能にする。
て、レジスタ140及び141のクロツキング入
力、及び関連した通路ゲートが動作させられ、
CSBからポート150及び151へ、事実上連続し
た16ビツト幅の信号伝導通路が形成される。16ビ
ツト双方向書込モード(B/16W)の場合、CSB
及びポート152及び153の間に同じ動作がとら
れる。従つて、これらのモードにおいてCSBによ
つて与えられた各16ビツト単位のデータは、それ
ぞれの装置インターフエイス・ポートへ直ちに送
られ(通路伝導遅延を無視する)、周辺装置に対
する即時のデータ付与を潜在的に可能にする。
16ビツト単方向及び双方向読取モード(U/
16R及びB/16R)において、レジスタ142―
145及び関連した通路ゲートのクロツク入力
は、ポート152及び153からCSBへ逆方向に同
様な16ビツト並列信号伝導効果を連続的に与える
ように動作させられる。このモードにおいてポー
ト152に与えられたデータは、何らクロツク遅延
を生じることなく、レジスタ143及び142を
通つてCSBへ順次に送られ、ポート153へ与え
られたデータは、遅延を生じることなく、レジス
タ144及び145を通つてCSBへ順次に送られ
る。
16R及びB/16R)において、レジスタ142―
145及び関連した通路ゲートのクロツク入力
は、ポート152及び153からCSBへ逆方向に同
様な16ビツト並列信号伝導効果を連続的に与える
ように動作させられる。このモードにおいてポー
ト152に与えられたデータは、何らクロツク遅延
を生じることなく、レジスタ143及び142を
通つてCSBへ順次に送られ、ポート153へ与え
られたデータは、遅延を生じることなく、レジス
タ144及び145を通つてCSBへ順次に送られ
る。
8ビツト単方向書込モード(U/8W)におい
て、CSBインターフエイスにあるそれぞれの16ビ
ツト・データ(ワード)は、レジスタ141でデ
ータをラツチすることなく、2つのステージでポ
ート150へ送られる。最初のデータ・バイトは
CSBからポート150へ直接にレジスタ140を
通つて転送され、第2のバイトは、CSBからポー
ト150へレジスタ141及び140を介して転
送される。それによつて、第2のデータ・バイト
は、CSBからポート150へ、レジスタ141で
ラツチによる「途中下車」を生じることなく流れ
る。この動作は、後に説明するように、シーケン
ス制御回路116における論理を維持しかつ単純
化する基礎になる。
て、CSBインターフエイスにあるそれぞれの16ビ
ツト・データ(ワード)は、レジスタ141でデ
ータをラツチすることなく、2つのステージでポ
ート150へ送られる。最初のデータ・バイトは
CSBからポート150へ直接にレジスタ140を
通つて転送され、第2のバイトは、CSBからポー
ト150へレジスタ141及び140を介して転
送される。それによつて、第2のデータ・バイト
は、CSBからポート150へ、レジスタ141で
ラツチによる「途中下車」を生じることなく流れ
る。この動作は、後に説明するように、シーケン
ス制御回路116における論理を維持しかつ単純
化する基礎になる。
32ビツト双方向動作において、16個のデータ・
ビツトはアダプタ・レジスタにラツチされ、その
間、他の16ビツトはフエツチ又は転送されつつあ
る。32ビツト書込動作(B/32W)において、
CSBによつて与えられたそれぞれの16ビツト・デ
ータ・ワードはレジスタ140、141の対及び
レジスタ143、144の対へ交互に印加され
る。レジスタ140、141の対へ印加されたワ
ードはそこにラツチされかつ保持されるが、その
間に、次のワードがレジスタ143、144の対
へ与えられ、ゲートを通される。従つて、レジス
タ140、141にラツチされたデータと、レジ
スタ143、144を通されたデータとは、32ビ
ツトの並列データ群としてポート150―153
へ同時に現われることになる。
ビツトはアダプタ・レジスタにラツチされ、その
間、他の16ビツトはフエツチ又は転送されつつあ
る。32ビツト書込動作(B/32W)において、
CSBによつて与えられたそれぞれの16ビツト・デ
ータ・ワードはレジスタ140、141の対及び
レジスタ143、144の対へ交互に印加され
る。レジスタ140、141の対へ印加されたワ
ードはそこにラツチされかつ保持されるが、その
間に、次のワードがレジスタ143、144の対
へ与えられ、ゲートを通される。従つて、レジス
タ140、141にラツチされたデータと、レジ
スタ143、144を通されたデータとは、32ビ
ツトの並列データ群としてポート150―153
へ同時に現われることになる。
オフライン処理モードにおいて、ホストの監視
ソフトウエアに最少の負担しかかけないで、ホス
ト・システムとアドレスされた周辺装置との間
で、全2重データ通信リンクを効果的に確立し
て、読取動作及び書込動作を効果的に維持するた
め、マイクロプロセツサによつて16ビツト単方向
モードを使用することができる。このような動作
において、マイクロプロセツサは、ホストDCB
によつて起動された後、DCBによつて指定され
た2次指令リストに含まれる副指令を解釈する。
これらの副指令は、ホスト・システム及び周辺装
置にある別個のデータ・スペースに関して、16ビ
ツト書込及び16ビツト読取のデータ転送を多様に
限定する。それぞれの書込転送について、マイク
ロプロセツサはCSB及び周辺装置を準備し、シー
ケンス制御回路116をモードU/16Wへセツト
し、シーケンス制御回路を能動化してCSBから
「0」ポート群への転送を完了させる。それぞれ
の読取転送について、マイクロプロセツサは同じ
手順に従うが、マイクロプロセツサはモードU/
16Rをセツトして、「1」ポート群を介して周辺
装置からCSBへデータが通過するようにする。
個々の読取転送及び書込転送は同時に実行するこ
とができず、それらはインタリーブされる。そし
てマイクロプロセツサの適当なプログラミングに
より、周辺装置、マイクロプロセツサ、及びホス
ト・システムの資源に関して、最少の競争状態を
生じるようにすることができる。
ソフトウエアに最少の負担しかかけないで、ホス
ト・システムとアドレスされた周辺装置との間
で、全2重データ通信リンクを効果的に確立し
て、読取動作及び書込動作を効果的に維持するた
め、マイクロプロセツサによつて16ビツト単方向
モードを使用することができる。このような動作
において、マイクロプロセツサは、ホストDCB
によつて起動された後、DCBによつて指定され
た2次指令リストに含まれる副指令を解釈する。
これらの副指令は、ホスト・システム及び周辺装
置にある別個のデータ・スペースに関して、16ビ
ツト書込及び16ビツト読取のデータ転送を多様に
限定する。それぞれの書込転送について、マイク
ロプロセツサはCSB及び周辺装置を準備し、シー
ケンス制御回路116をモードU/16Wへセツト
し、シーケンス制御回路を能動化してCSBから
「0」ポート群への転送を完了させる。それぞれ
の読取転送について、マイクロプロセツサは同じ
手順に従うが、マイクロプロセツサはモードU/
16Rをセツトして、「1」ポート群を介して周辺
装置からCSBへデータが通過するようにする。
個々の読取転送及び書込転送は同時に実行するこ
とができず、それらはインタリーブされる。そし
てマイクロプロセツサの適当なプログラミングに
より、周辺装置、マイクロプロセツサ、及びホス
ト・システムの資源に関して、最少の競争状態を
生じるようにすることができる。
「1」ポート群を介してのみ動作することので
きる16ビツト高速双方向動作B/16W及びB/
16Rは、前述した配列指標モードの動作を実行す
るため、「0」ポート群を通してマイクロプロセ
ツサによつて命令された配列アドレシング動作と
協調させることができる。このモードにおいて、
「1」ポート群におけるデータ転送活動に関連し
たポート初期接続機能は、「0」ポート群初期接
続及び必要なマイクロプロセツサ動作と協調させ
られてよい。
きる16ビツト高速双方向動作B/16W及びB/
16Rは、前述した配列指標モードの動作を実行す
るため、「0」ポート群を通してマイクロプロセ
ツサによつて命令された配列アドレシング動作と
協調させることができる。このモードにおいて、
「1」ポート群におけるデータ転送活動に関連し
たポート初期接続機能は、「0」ポート群初期接
続及び必要なマイクロプロセツサ動作と協調させ
られてよい。
次に第5図、第6a図、第6b図、第6c図を
参照して、制御回路116、117を説明する。
参照して、制御回路116、117を説明する。
先ず第5図を参照すると、制御回路116は自
律制御ラツチ301、初期接続能動制御回路30
2、及びデータ通路ゲート制御回路303を含
む。これら回路の詳細は第6a図及び第6b図に
示される。更にシーケンス制御回路116は、第
3図に示されるポート初期接続制御回路117及
び周辺インターフエイス制御回路を含む。制御回
路117の詳細は第6c図に示される。制御回路
118の詳細は本発明と直接の関連を有しない。
律制御ラツチ301、初期接続能動制御回路30
2、及びデータ通路ゲート制御回路303を含
む。これら回路の詳細は第6a図及び第6b図に
示される。更にシーケンス制御回路116は、第
3図に示されるポート初期接続制御回路117及
び周辺インターフエイス制御回路を含む。制御回
路117の詳細は第6c図に示される。制御回路
118の詳細は本発明と直接の関連を有しない。
初期接続能動制御回路302は、CSB中のバイ
パス転送制御回路304とインターフエイスす
る。アダプタのデータ・レジスタは、CSB中のサ
イクル・スチール・データ・レジスタ(CSDR)
305とインターフエイスする。バイパス転送制
御回路304とレジスタ305は、米国特許
4246637の第2a図に示され、転送回路304の
詳細は上記米国特許の第11図に示される。
パス転送制御回路304とインターフエイスす
る。アダプタのデータ・レジスタは、CSB中のサ
イクル・スチール・データ・レジスタ(CSDR)
305とインターフエイスする。バイパス転送制
御回路304とレジスタ305は、米国特許
4246637の第2a図に示され、転送回路304の
詳細は上記米国特許の第11図に示される。
書込データ・バス306は本願添付第4図のバ
ス170及び173に対応する。読取バス307
は同じく第4図のバス186及び188に対応す
る。出力データ・バス308は同じく第4図のバ
ス181に対応し、入力データ・バス309は同
じく第4図のバス176に対応する。レジスタ3
05は高バイト部分及び低バイト部分を含み、こ
れらの各々は16ビツトを並列にアダプタへ与え、
かつアダプタから並列に16ビツトを受取る。レジ
スタのこれらの部分は、第5図では詳細に示され
ない。しかし、これらの各部分に関連して高バイ
ト・フル(full)線310及び低バイト・フル
(full)線311が設けられている。これらの線
は、初期接続能動制御回路302へ、データ・バ
イトの受取り又は転送に関してCSBの準備状態を
示す。
ス170及び173に対応する。読取バス307
は同じく第4図のバス186及び188に対応す
る。出力データ・バス308は同じく第4図のバ
ス181に対応し、入力データ・バス309は同
じく第4図のバス176に対応する。レジスタ3
05は高バイト部分及び低バイト部分を含み、こ
れらの各々は16ビツトを並列にアダプタへ与え、
かつアダプタから並列に16ビツトを受取る。レジ
スタのこれらの部分は、第5図では詳細に示され
ない。しかし、これらの各部分に関連して高バイ
ト・フル(full)線310及び低バイト・フル
(full)線311が設けられている。これらの線
は、初期接続能動制御回路302へ、データ・バ
イトの受取り又は転送に関してCSBの準備状態を
示す。
他の初期接続線312―315は、アダプタと
CSBとの間でデータの移動を制御する。線312
及び313は、読取動作の間に使用され、レジス
タ305の高及び低部分へデータを転送するた
め、アダプタにおけるデータの可用性を知らせ
る。線312はCSDR高バイト・ロード線であ
り、線313はCSDR低バイト・ロード線であ
る。線314及び315は、書込動作に関連して
使用され、データがアダプタへ転送された後、レ
ジスタ305の高バイト部分及び低バイト部分を
クリアするために使用される。線314はCSDR
高バイト・クリア線であり、線315はCSDR低
バイト・クリア線である。
CSBとの間でデータの移動を制御する。線312
及び313は、読取動作の間に使用され、レジス
タ305の高及び低部分へデータを転送するた
め、アダプタにおけるデータの可用性を知らせ
る。線312はCSDR高バイト・ロード線であ
り、線313はCSDR低バイト・ロード線であ
る。線314及び315は、書込動作に関連して
使用され、データがアダプタへ転送された後、レ
ジスタ305の高バイト部分及び低バイト部分を
クリアするために使用される。線314はCSDR
高バイト・クリア線であり、線315はCSDR低
バイト・クリア線である。
データ・バス308及び309の外に、マイク
ロプロセツサはアダプタに対する制御情報バス3
16を有する。バス316は、初期接続能動制御
回路302で終端する分岐バス317と、自律制
御ラツチ301で終端する分岐バス318と、デ
ータ通路ゲート制御回路(データ通路選択制御回
路)303で終端する分岐バス319と、周辺イ
ンターフエイス制御回路118で終端する分岐バ
ス320と、ポート初期接続制御回路117で終
端する分岐バス321とを有する。これらの分岐
バスを通して与えられる信号の宛先及び機能は、
第6a図乃至第6c図を参照して詳細に説明され
る。
ロプロセツサはアダプタに対する制御情報バス3
16を有する。バス316は、初期接続能動制御
回路302で終端する分岐バス317と、自律制
御ラツチ301で終端する分岐バス318と、デ
ータ通路ゲート制御回路(データ通路選択制御回
路)303で終端する分岐バス319と、周辺イ
ンターフエイス制御回路118で終端する分岐バ
ス320と、ポート初期接続制御回路117で終
端する分岐バス321とを有する。これらの分岐
バスを通して与えられる信号の宛先及び機能は、
第6a図乃至第6c図を参照して詳細に説明され
る。
自律制御ラツチ301は出力線322を有する
オン/オフ・ラツチを含む。このラツチは、自律
制御モードと非自律制御モードとを識別する。自
律モードにおいて、他の自律制御ラツチによつて
バス323―326に与えられた信号は、制御回
路302、303、117、118の動作状態を
決定する。非自律モードにおいて、制御回路30
2、303、117、118は直接マイクロプロ
グラム制御の下で動作を実行するため、バス31
6―321を介してマイクロプロセツサによつて
制御可能である。
オン/オフ・ラツチを含む。このラツチは、自律
制御モードと非自律制御モードとを識別する。自
律モードにおいて、他の自律制御ラツチによつて
バス323―326に与えられた信号は、制御回
路302、303、117、118の動作状態を
決定する。非自律モードにおいて、制御回路30
2、303、117、118は直接マイクロプロ
グラム制御の下で動作を実行するため、バス31
6―321を介してマイクロプロセツサによつて
制御可能である。
動作において、マイクロプロセツサは最初自律
制御ラツチをオフ(非自律)状態へセツトし、直
接制御の下で、装置インターフエイスに関して装
置選択及び状況通信動作を実行するため、アダプ
タ制御回路を動作させる。もしマイクロプロセツ
サが、マイクロプロセツサのメモリと周辺装置と
の間で低速データ転送を実行することを望むなら
ば、それはデータ転送を実行するため2つのオプ
シヨンを有する。それは、マイクロプロセツサ及
びポート150及び152(第4図)の間でデー
タ・バイトを転送するため、アダプタ・ゲート
(第4図)を非自律モードで直接に動作させる
か、又は各8ビツト転送のために周辺装置を準備
して、8バイト転送が制御回路によつて完了され
たことを示す信号がマイクロプロセツサによつて
受取られるまで、自律状態ラツチをオンにして、
適当なモード状態(U/8W又はU/8R)をセツ
トすることができる。更に、マイクロプロセツサ
は、アダプタが自律的に制御されている間、自律
制御ラツチ301を選択されたモード状態に維持
して、任意の長さのデータ・バイトより成るスト
リームが、マイクロプロセツサと周辺装置との間
を転送されるようにすることができる。またマイ
クロプロセツサは、周辺インターフエイス制御回
路118で与えられた条件を検査することによつ
て、動作を終了させるため直接制御を実行するこ
とができる。
制御ラツチをオフ(非自律)状態へセツトし、直
接制御の下で、装置インターフエイスに関して装
置選択及び状況通信動作を実行するため、アダプ
タ制御回路を動作させる。もしマイクロプロセツ
サが、マイクロプロセツサのメモリと周辺装置と
の間で低速データ転送を実行することを望むなら
ば、それはデータ転送を実行するため2つのオプ
シヨンを有する。それは、マイクロプロセツサ及
びポート150及び152(第4図)の間でデー
タ・バイトを転送するため、アダプタ・ゲート
(第4図)を非自律モードで直接に動作させる
か、又は各8ビツト転送のために周辺装置を準備
して、8バイト転送が制御回路によつて完了され
たことを示す信号がマイクロプロセツサによつて
受取られるまで、自律状態ラツチをオンにして、
適当なモード状態(U/8W又はU/8R)をセツ
トすることができる。更に、マイクロプロセツサ
は、アダプタが自律的に制御されている間、自律
制御ラツチ301を選択されたモード状態に維持
して、任意の長さのデータ・バイトより成るスト
リームが、マイクロプロセツサと周辺装置との間
を転送されるようにすることができる。またマイ
クロプロセツサは、周辺インターフエイス制御回
路118で与えられた条件を検査することによつ
て、動作を終了させるため直接制御を実行するこ
とができる。
もしマイクロプロセツサが、CSBと周辺装置と
の間で高速データ転送を設定したいと望むなら
ば、それは自律制御回路をオン状態及び適当なフ
オーマツト・モードへ条件ずけ、次いでCSB及び
周辺装置が自律的アダプタ制御の下でデータを交
換している間、他の動作を実行する。このモード
において、マイクロプロセツサは、最後のバイト
転送(バイト・カウントはゼロに等しい)を示す
CSBからの信号(図示せず)、又は動作の終了を
必要とする装置条件又はタイミング条件を示す制
御回路118への信号(図示せず)によつて、動
作を終らせるように導かれる。更にマイクロプロ
セツサは、もし必要ならば、データ転送動作の間
に制御回路118を通して間欠的に周辺装置へ質
問する。前述したように、これらの自律モード動
作において、CSB及び周辺装置は、マイクロプロ
セツサによつて解釈された高速指令によつて限定
される長さの可変長データ・レコードを交換する
ように動作するか、又は前述したプログラム可能
オフライン・モードにおいて、マイクロプロセツ
サによつて解釈された2次指令と連係して8、16
又は32ビツトの個別的転送を実行するように動作
する。
の間で高速データ転送を設定したいと望むなら
ば、それは自律制御回路をオン状態及び適当なフ
オーマツト・モードへ条件ずけ、次いでCSB及び
周辺装置が自律的アダプタ制御の下でデータを交
換している間、他の動作を実行する。このモード
において、マイクロプロセツサは、最後のバイト
転送(バイト・カウントはゼロに等しい)を示す
CSBからの信号(図示せず)、又は動作の終了を
必要とする装置条件又はタイミング条件を示す制
御回路118への信号(図示せず)によつて、動
作を終らせるように導かれる。更にマイクロプロ
セツサは、もし必要ならば、データ転送動作の間
に制御回路118を通して間欠的に周辺装置へ質
問する。前述したように、これらの自律モード動
作において、CSB及び周辺装置は、マイクロプロ
セツサによつて解釈された高速指令によつて限定
される長さの可変長データ・レコードを交換する
ように動作するか、又は前述したプログラム可能
オフライン・モードにおいて、マイクロプロセツ
サによつて解釈された2次指令と連係して8、16
又は32ビツトの個別的転送を実行するように動作
する。
第6b図には、自律モード制御回路及び関連し
たマイクロプロセツサ入力が一般的に340で示さ
れる。CSBと初期接続情報を交換するアダプタ制
御回路は、第6a図の341で総括的に示され
る。装置ポート初期接続機能を能動化するアダプ
タ制御回路は、第6c図の342で総括的に示さ
れる。第4図のレジスタ340―345に関連し
たデータ・ゲート回路を能動化するアダプタ制御
回路は、総括的に第6c図の343で示される。
装置ポート初期接続機能を命令するアダプタ制御
回路は、総括的に第6d図の344で示される
(この制御回路は第3図の制御回路117に対応
するる)。
たマイクロプロセツサ入力が一般的に340で示さ
れる。CSBと初期接続情報を交換するアダプタ制
御回路は、第6a図の341で総括的に示され
る。装置ポート初期接続機能を能動化するアダプ
タ制御回路は、第6c図の342で総括的に示さ
れる。第4図のレジスタ340―345に関連し
たデータ・ゲート回路を能動化するアダプタ制御
回路は、総括的に第6c図の343で示される。
装置ポート初期接続機能を命令するアダプタ制御
回路は、総括的に第6d図の344で示される
(この制御回路は第3図の制御回路117に対応
するる)。
第6b図に示されるように、「自律モード制御
回路及びマイクロプロセツサ入力」340(以下、
自律制御回路340という)は、自律制御ラツチ
301(第5図参照)と、8つの自律モードU/
8R―B/32Wの出力350aを有するデコード
回路350とを含む。自律制御ラツチは、マイク
ロプロセツサ・デコーダ出力316aからの信号
によつてセツトされかつクリアされる。デコーダ
出力の1つはオン/オフ・ラツチをセツトする。
オン状態へセツトされると(線322がアクチ
ブ)、オン/オフ・ラツチはデコード回路350
を能動化して、他の3つのモード・ラツチから受
取られた入力の関数として、8つの出力350a
の1つをアクチブにする。上記入力の1つは読取
動作及び書込動作(R又はW)を識別する。他の
2つの入力は、単方向の8又は16ビツト動作と、
双方向の16又は32ビツト動作を識別する。従つ
て、もしマイクロプロセツサがオン/オフ・ラツ
チをオン状態へセツトし、かつR(読取)動作を
設定し、かつU/8条件を設定すれば、出力35
0aの最上部の線U/8Rが能動化される。もし
マイクロプロセツサがW(書込)動作及びB/32
条件を設定すれば、出力350a中の最下部の線
B/32Wが能動化される。
回路及びマイクロプロセツサ入力」340(以下、
自律制御回路340という)は、自律制御ラツチ
301(第5図参照)と、8つの自律モードU/
8R―B/32Wの出力350aを有するデコード
回路350とを含む。自律制御ラツチは、マイク
ロプロセツサ・デコーダ出力316aからの信号
によつてセツトされかつクリアされる。デコーダ
出力の1つはオン/オフ・ラツチをセツトする。
オン状態へセツトされると(線322がアクチ
ブ)、オン/オフ・ラツチはデコード回路350
を能動化して、他の3つのモード・ラツチから受
取られた入力の関数として、8つの出力350a
の1つをアクチブにする。上記入力の1つは読取
動作及び書込動作(R又はW)を識別する。他の
2つの入力は、単方向の8又は16ビツト動作と、
双方向の16又は32ビツト動作を識別する。従つ
て、もしマイクロプロセツサがオン/オフ・ラツ
チをオン状態へセツトし、かつR(読取)動作を
設定し、かつU/8条件を設定すれば、出力35
0aの最上部の線U/8Rが能動化される。もし
マイクロプロセツサがW(書込)動作及びB/32
条件を設定すれば、出力350a中の最下部の線
B/32Wが能動化される。
出力350aは、ケーブル351及び352を
介して、第6a図及び第6b図の他の論理回路へ
延長される。同じ出力は、ケーブル353及び3
54を介して第6c図の論理回路へ延長される。
また同じ出力は、ケーブル351、353、35
5を介して第6d図の論理回路へ延長される。制
御回路341―344の論理エレメントに対する
マイクロプロセツサ直接制御接続線(mp1―
mp27)は、線316を介して制御回路341―
344へ連結される。これらの接続線は、マイク
ロプロセツサ制御メモリのデコードされた出力機
能を表わす。
介して、第6a図及び第6b図の他の論理回路へ
延長される。同じ出力は、ケーブル353及び3
54を介して第6c図の論理回路へ延長される。
また同じ出力は、ケーブル351、353、35
5を介して第6d図の論理回路へ延長される。制
御回路341―344の論理エレメントに対する
マイクロプロセツサ直接制御接続線(mp1―
mp27)は、線316を介して制御回路341―
344へ連結される。これらの接続線は、マイク
ロプロセツサ制御メモリのデコードされた出力機
能を表わす。
ここで第6a図において、CSBとアダプタとの
間にある初期接続インターフエイス360を参照
すると、サイクル・スチール・データ・レジスタ
305(第5図)の高及び低バイト部分の占拠状
態を示す線310及び311は、ANDゲート3
62及び363へ延長される。ANDゲート36
2及び363は、レジスタ305の高及び低部分
をクリアするため、線314及び315上に出力
を発生する。これらのゲートは、高及び低バイト
部分のフル状態を示す線310及び311上の信
号によつて準備され、入力線364及び365上
に能動信号が現われる時動作する。線364及び
365は、CSBからレジスタ140及び141、
又は143及び144(第4図)へデータ・ワー
ドがゲートされることに関連している論理条件に
従つて、ORゲート366及び367を通して能
動化される。ORゲート366によつて発生され
た能動信号はアダプタ高バイト・ロード信号であ
り、ORゲート367によつて発生された能動信
号はアダプタ低バイト・ロード信号である。これ
らの能動信号を発生する論理回路368は後に説
明する。
間にある初期接続インターフエイス360を参照
すると、サイクル・スチール・データ・レジスタ
305(第5図)の高及び低バイト部分の占拠状
態を示す線310及び311は、ANDゲート3
62及び363へ延長される。ANDゲート36
2及び363は、レジスタ305の高及び低部分
をクリアするため、線314及び315上に出力
を発生する。これらのゲートは、高及び低バイト
部分のフル状態を示す線310及び311上の信
号によつて準備され、入力線364及び365上
に能動信号が現われる時動作する。線364及び
365は、CSBからレジスタ140及び141、
又は143及び144(第4図)へデータ・ワー
ドがゲートされることに関連している論理条件に
従つて、ORゲート366及び367を通して能
動化される。ORゲート366によつて発生され
た能動信号はアダプタ高バイト・ロード信号であ
り、ORゲート367によつて発生された能動信
号はアダプタ低バイト・ロード信号である。これ
らの能動信号を発生する論理回路368は後に説
明する。
線310及び311は、制御回路342のOR
ゲート372(第6c図)へ延長される(線37
0及び371)。更に線310及び311は論理
回路376(第6b図)へ延長される(線374
及び375)。論理回路376は、線377及び
378上にレジスタ305上にフル又は空の条件
を表示し、また線379及び380上にレジスタ
305の低及び高部分の空の条件を表示する。更
に線377―380は、第6c図の制御回路34
2の論理エレメント部分へ延長される。
ゲート372(第6c図)へ延長される(線37
0及び371)。更に線310及び311は論理
回路376(第6b図)へ延長される(線374
及び375)。論理回路376は、線377及び
378上にレジスタ305上にフル又は空の条件
を表示し、また線379及び380上にレジスタ
305の低及び高部分の空の条件を表示する。更
に線377―380は、第6c図の制御回路34
2の論理エレメント部分へ延長される。
第6a図のラツチ400及び401は、論理回
路402及び403と共同して、トラブル又は単
一ビツト2進カウンタとして動作する。これらの
ラツチは、U/8及びB/32モードにおける部分
転送動作と関連して状態を変える(トグルされ
る)。ラツチ400及び401は、フアネル・デ
ータ通路回路の部分に関して、高ポインタ及び低
ポインタとして使用されるQ及びの出力を有す
る。各ラツチの出力は、各ラツチのD入力へフ
イードバツクされる。従つて、ラツチのCK入力
にパルスが与えられる度に、ラツチ状態が反転さ
れ、Q及び出力の状態が反転される。
路402及び403と共同して、トラブル又は単
一ビツト2進カウンタとして動作する。これらの
ラツチは、U/8及びB/32モードにおける部分
転送動作と関連して状態を変える(トグルされ
る)。ラツチ400及び401は、フアネル・デ
ータ通路回路の部分に関して、高ポインタ及び低
ポインタとして使用されるQ及びの出力を有す
る。各ラツチの出力は、各ラツチのD入力へフ
イードバツクされる。従つて、ラツチのCK入力
にパルスが与えられる度に、ラツチ状態が反転さ
れ、Q及び出力の状態が反転される。
8ビツト単方向書込動作の間、論理回路402
は、制御回路344(第6d図)によつて制御さ
れるポート0初期接続完了(0完了)信号の能動
化に従つて、「フアネル・バイト・ポインタ」ラ
ツチ400を、その高及び低状態(FBP高及び
FBP低)へ交互にトリガする。0完了信号は、線
404を介して論理回路402へ印加される。単
方向8ビツト読取動作が実行されている時、ラツ
チ400は、ポート1初期接続完了(1完了)信
号が線405を介して制御回路344から受取ら
れる時、高及び低状態を切換える。従つて、8ビ
ツト書込動作の間にポート150(第4図)で完
了されるバイト転送について、ラツチ400の状
態は反転される。それによつて、ラツチ400
は、レジスタ140及び141(第4図)からポ
ート150へのバイト転送と関連して、奇/偶バ
イト・カウンタとして効果的に動作する。同様
に、8ビツト読取動作の間、反対方向に転送され
る各バイトについて(周辺装置からポート152
へ)、ラツチ400の状態が反転され、ラツチ4
00は、ポート152からレジスタ143及び1
44(第4図)へのバイト転送に関して、奇/偶
バイト・カウンタとして動作する。
は、制御回路344(第6d図)によつて制御さ
れるポート0初期接続完了(0完了)信号の能動
化に従つて、「フアネル・バイト・ポインタ」ラ
ツチ400を、その高及び低状態(FBP高及び
FBP低)へ交互にトリガする。0完了信号は、線
404を介して論理回路402へ印加される。単
方向8ビツト読取動作が実行されている時、ラツ
チ400は、ポート1初期接続完了(1完了)信
号が線405を介して制御回路344から受取ら
れる時、高及び低状態を切換える。従つて、8ビ
ツト書込動作の間にポート150(第4図)で完
了されるバイト転送について、ラツチ400の状
態は反転される。それによつて、ラツチ400
は、レジスタ140及び141(第4図)からポ
ート150へのバイト転送と関連して、奇/偶バ
イト・カウンタとして効果的に動作する。同様
に、8ビツト読取動作の間、反対方向に転送され
る各バイトについて(周辺装置からポート152
へ)、ラツチ400の状態が反転され、ラツチ4
00は、ポート152からレジスタ143及び1
44(第4図)へのバイト転送に関して、奇/偶
バイト・カウンタとして動作する。
同様に、ラツチ401は、32ビツト双方向モー
ド・トランザクシヨンに関し、ワード(16ビツ
ト)転送のための奇/偶カウンタとして動作す
る。その出力は、フアネル・ワード・ポインタ
「高」及び「低」表示信号(FWP高及びFWP
低)である。ワードが「0」ポート群又は「1」
ポート群インターフエイスを横切つて転送される
度に、OR回路408(第6a図)の出力で発生
された信号が線409を介して論理回路403へ
印加され、ラツチ401はその状態を反転させら
れる。32ビツトの各トランザクシヨンにおいて、
32ビツト並列項目のワード部分がインターフエイ
スに与えられる度に、別個の0完了信号及び1完
了信号が戻される。従つて、ラツチ401はそれ
ぞれの32ビツト転送について2回トグルされる。
1回は、0ポート・ワード部分がレジスタ140
及び141にラツチされる時であり、(書込み又
は読取りトランザクシヨンのいずれかについ
て)、もう1回は、1ポート・ワード部分がラツ
チ143及び144を通される時である(読取り
又は書込みのいずれかについて)。ラツチ400
及び401の出力は、制御回路342(初期接続
能動論理回路)(第6c図)、制御回路341
(CSB初期接続インターフエイス論理回路)、及び
制御回路343(データ通路ゲーテイング論理回
路)を制御するために使用される。
ド・トランザクシヨンに関し、ワード(16ビツ
ト)転送のための奇/偶カウンタとして動作す
る。その出力は、フアネル・ワード・ポインタ
「高」及び「低」表示信号(FWP高及びFWP
低)である。ワードが「0」ポート群又は「1」
ポート群インターフエイスを横切つて転送される
度に、OR回路408(第6a図)の出力で発生
された信号が線409を介して論理回路403へ
印加され、ラツチ401はその状態を反転させら
れる。32ビツトの各トランザクシヨンにおいて、
32ビツト並列項目のワード部分がインターフエイ
スに与えられる度に、別個の0完了信号及び1完
了信号が戻される。従つて、ラツチ401はそれ
ぞれの32ビツト転送について2回トグルされる。
1回は、0ポート・ワード部分がレジスタ140
及び141にラツチされる時であり、(書込み又
は読取りトランザクシヨンのいずれかについ
て)、もう1回は、1ポート・ワード部分がラツ
チ143及び144を通される時である(読取り
又は書込みのいずれかについて)。ラツチ400
及び401の出力は、制御回路342(初期接続
能動論理回路)(第6c図)、制御回路341
(CSB初期接続インターフエイス論理回路)、及び
制御回路343(データ通路ゲーテイング論理回
路)を制御するために使用される。
制御回路341(第6a図)は、線312及び
313の能動化に関連したOR回路420及び4
21,OR回路420及び421の能動化を制御
する4個のAND回路より成る群423、AND回
路群423の上から3番目のAND回路を準備す
るOR回路424を含む。OR回路420がAND
回路群423の上から3つのAND回路の1つに
よつて条件ずけられると、それは線312を能動
化する。これが生じるのは、読取動作が32ビツ
ト・フオーマツトで実行されており、かつ完了表
示信号がポート0又は1に関して与えられた時、
又は8ビツト読取動作が実行されており、かつラ
ツチ400がFBP高状態へセツトされ、かつ完了
表示信号がポート1に関して到着した時、又は16
ビツト読取動作が実行されており、かつ完了表示
信号がポート1に関して到着した時である。OR
回路421は、線313を能動化するため、
AND回路群423の最上部のAND回路及び下方
のAND回路の2つによつて条件ずけられる。そ
れは、16ビツト読取動作が実行されており、1完
了信号が与えられる時、又は8ビツト読取動作が
実行されており、ラツチ400が低状態へトグル
され、かつ1完了信号が与えられた時である。従
つて、線312及び313が能動化されるのは、
データの1ワード(16ビツト)が読取動作の間に
装置ポート・インターフエイスからCSBへ転送さ
れる時である。32ビツト群の2つのワード部分
が、それぞれ第4図に示される0及び1ポート・
レジスタを通される時、線312及び313は32
ビツト読取動作の各々の間に2回動作させられ
る。
313の能動化に関連したOR回路420及び4
21,OR回路420及び421の能動化を制御
する4個のAND回路より成る群423、AND回
路群423の上から3番目のAND回路を準備す
るOR回路424を含む。OR回路420がAND
回路群423の上から3つのAND回路の1つに
よつて条件ずけられると、それは線312を能動
化する。これが生じるのは、読取動作が32ビツ
ト・フオーマツトで実行されており、かつ完了表
示信号がポート0又は1に関して与えられた時、
又は8ビツト読取動作が実行されており、かつラ
ツチ400がFBP高状態へセツトされ、かつ完了
表示信号がポート1に関して到着した時、又は16
ビツト読取動作が実行されており、かつ完了表示
信号がポート1に関して到着した時である。OR
回路421は、線313を能動化するため、
AND回路群423の最上部のAND回路及び下方
のAND回路の2つによつて条件ずけられる。そ
れは、16ビツト読取動作が実行されており、1完
了信号が与えられる時、又は8ビツト読取動作が
実行されており、ラツチ400が低状態へトグル
され、かつ1完了信号が与えられた時である。従
つて、線312及び313が能動化されるのは、
データの1ワード(16ビツト)が読取動作の間に
装置ポート・インターフエイスからCSBへ転送さ
れる時である。32ビツト群の2つのワード部分
が、それぞれ第4図に示される0及び1ポート・
レジスタを通される時、線312及び313は32
ビツト読取動作の各々の間に2回動作させられ
る。
制御回路342(第6c図)はOR回路43
0、3つのAND回路を含むAND回路群431、
AND回路とOR回路の群432を含む。これらの
回路は線433を介して0ポート初期接続回路
(第6d図)を条件ずける。更に制御回路342
は、線437を介して1ポート初期接続回路を能
動化するOR回路434、AND回路の群435、
論理回路436を含む。能動パルスが線433上
に現われる時(第6c図)、ラツチ438がセツ
トされる(第6d図)。能動パルスが線437上
に現われる時、第6d図のラツチ439がセツト
される。回路430―432は、次の条件の1つ
が生じた時、ラツチ438をセツトする。それ
は、高ワード・ポインタ条件がラツチ401でセ
ツトされ(FWP高)、かつCSDRが空であり、か
つ32ビツト読取動作が実行されている時、又は、
CSDRがフルであり、32ビツト書込動作が実行さ
れている時、又はCSDRのいずれかのバイト部分
がフルである間(OR回路372によつて示され
る)、8ビツト書込動作が実行されている時、又
は16ビツト書込動作が実行されており、かつ
CSDRがフルである時である。
0、3つのAND回路を含むAND回路群431、
AND回路とOR回路の群432を含む。これらの
回路は線433を介して0ポート初期接続回路
(第6d図)を条件ずける。更に制御回路342
は、線437を介して1ポート初期接続回路を能
動化するOR回路434、AND回路の群435、
論理回路436を含む。能動パルスが線433上
に現われる時(第6c図)、ラツチ438がセツ
トされる(第6d図)。能動パルスが線437上
に現われる時、第6d図のラツチ439がセツト
される。回路430―432は、次の条件の1つ
が生じた時、ラツチ438をセツトする。それ
は、高ワード・ポインタ条件がラツチ401でセ
ツトされ(FWP高)、かつCSDRが空であり、か
つ32ビツト読取動作が実行されている時、又は、
CSDRがフルであり、32ビツト書込動作が実行さ
れている時、又はCSDRのいずれかのバイト部分
がフルである間(OR回路372によつて示され
る)、8ビツト書込動作が実行されている時、又
は16ビツト書込動作が実行されており、かつ
CSDRがフルである時である。
回路434―436は、次の条件の1つが満足
させられた時、線437を介してポート1初期接
続回路を能動化する。(a)ラツチ401が低状態へ
セツトされ、かつ32ビツト読取動作が実行されて
いる間にCSDRが空になるか、32ビツト書込動作
が実行されている間にCSDRがフルになつた時。
(b)8ビツト読取動作が実行されている間にCSDR
のいずれかのバイト部分が空になつた時。(c)16ビ
ツト読取部分が実行されている間にCSDRが空に
なつた時。(d)16ビツト書込動作が双方向モードで
実行されている間にCSDRがフルになつた時。
させられた時、線437を介してポート1初期接
続回路を能動化する。(a)ラツチ401が低状態へ
セツトされ、かつ32ビツト読取動作が実行されて
いる間にCSDRが空になるか、32ビツト書込動作
が実行されている間にCSDRがフルになつた時。
(b)8ビツト読取動作が実行されている間にCSDR
のいずれかのバイト部分が空になつた時。(c)16ビ
ツト読取部分が実行されている間にCSDRが空に
なつた時。(d)16ビツト書込動作が双方向モードで
実行されている間にCSDRがフルになつた時。
前述したように、0及び1ポート能動機能は、
ラツチ438及び439をセツトする(第6d
図)。これらのラツチは、次のようにして、周辺
装置と初期接続信号を交換するため、制御回路3
44を準備する。ラツチ438のセツトはAND
回路450を準備する。装置リクエスト信号が、
ポート0に関連したリクエスト線451上で上昇
した時、ラツチ452は、その出力がAND回
路450を能動化する状態へセツトされる。これ
によつて、ラツチ453は、そのQ出力がアクチ
ブになる状態へセツトされる。その後暫くして、
ラツチ453及び454へのローカル・クロツク
入力によつて決定されたところに従い、ラツチ4
54は、その出力がアクチブになる状態へ条件
ずけられる。これは0完了線455をアクチブに
する。この線は、OR回路408及び第6a図に
示される他の論理回路を通してフイードバツクさ
れ、CSBインターフエイスにおける関連した初期
接続回路及び関連した「フアネル・バイト及びワ
ード・ポインタ・トグル動作」に影響を与える。
同時に、0完了線はラツチ438をクリアし、
AND回路450の条件ずけを解いて、ラツチ4
53及び454の状態が変化することを防止す
る。
ラツチ438及び439をセツトする(第6d
図)。これらのラツチは、次のようにして、周辺
装置と初期接続信号を交換するため、制御回路3
44を準備する。ラツチ438のセツトはAND
回路450を準備する。装置リクエスト信号が、
ポート0に関連したリクエスト線451上で上昇
した時、ラツチ452は、その出力がAND回
路450を能動化する状態へセツトされる。これ
によつて、ラツチ453は、そのQ出力がアクチ
ブになる状態へセツトされる。その後暫くして、
ラツチ453及び454へのローカル・クロツク
入力によつて決定されたところに従い、ラツチ4
54は、その出力がアクチブになる状態へ条件
ずけられる。これは0完了線455をアクチブに
する。この線は、OR回路408及び第6a図に
示される他の論理回路を通してフイードバツクさ
れ、CSBインターフエイスにおける関連した初期
接続回路及び関連した「フアネル・バイト及びワ
ード・ポインタ・トグル動作」に影響を与える。
同時に、0完了線はラツチ438をクリアし、
AND回路450の条件ずけを解いて、ラツチ4
53及び454の状態が変化することを防止す
る。
同様に、ラツチ439がセツトされ、かつ通路
460,461を通して1装置リクエスト信号が
与えられると、ラツチ462に能動状態が生じ
る。これはAND回路463、ラツチ464及び
465を順次に動作させ、線466上に調時され
た肯定応答パルスを発生し、かつ通路467、468を
通して1完了信号を発生する。この信号は、第6
a図の制御回路341及び「バイト及びワード・
トグル機能回路」へフイード・バツクされる。
460,461を通して1装置リクエスト信号が
与えられると、ラツチ462に能動状態が生じ
る。これはAND回路463、ラツチ464及び
465を順次に動作させ、線466上に調時され
た肯定応答パルスを発生し、かつ通路467、468を
通して1完了信号を発生する。この信号は、第6
a図の制御回路341及び「バイト及びワード・
トグル機能回路」へフイード・バツクされる。
制御回路344の特徴は、32ビツト転送動作に
おいて、0肯定応答機能を1リクエスト機能と結
合するため、スイツチ480が能動化されること
である。0及び1ポート能動機能は、時間的に相
互に接近して実行され、32ビツト並列転送が早期
に完了するとともに、関連した0及び1完了機能
が早期に解放されることが可能になる。この動作
モードにおいて、周辺装置は0装置リクエスト信
号のみを与え、線466を介して1肯定応答信号
のみを受取る。そして、0肯定応答線481及び
1装置リクエスト線460は、装置ポート・イン
ターフエイスから効果的に切離される。
おいて、0肯定応答機能を1リクエスト機能と結
合するため、スイツチ480が能動化されること
である。0及び1ポート能動機能は、時間的に相
互に接近して実行され、32ビツト並列転送が早期
に完了するとともに、関連した0及び1完了機能
が早期に解放されることが可能になる。この動作
モードにおいて、周辺装置は0装置リクエスト信
号のみを与え、線466を介して1肯定応答信号
のみを受取る。そして、0肯定応答線481及び
1装置リクエスト線460は、装置ポート・イン
ターフエイスから効果的に切離される。
他の特徴は、配列指標モードにおいて、スイツ
チ482は1肯定応答信号を線483へ転送し、
同時にスイツチ484は0装置リクエスト線45
1とラツチ452への論理入力との間の通路を中
断することである。従つて、配列指標動作の間に
1肯定応答信号が現われる度に、0装置リクエス
ト信号が自動的に上昇させられ、それによつて配
列アドレス転送のための0ポート初期接続回路が
能動化される。線483の延長線485はマイク
ロプロセツサにアクセスすることができ、ポート
0に関連したデータ通路(レジスタ140、14
1を含む)を通して配列アドレスが転送されるこ
とを、マイクロプロセツサへリクエストする。こ
のようにして、16ビツト双方向モードにおいて、
周辺装置との間の情報転送が、レジスタ143及
び144(第4図)を含む1ポート回路を通して
実行されることと並列に、配列アドレスがポート
0から周辺装置へ与えられる。
チ482は1肯定応答信号を線483へ転送し、
同時にスイツチ484は0装置リクエスト線45
1とラツチ452への論理入力との間の通路を中
断することである。従つて、配列指標動作の間に
1肯定応答信号が現われる度に、0装置リクエス
ト信号が自動的に上昇させられ、それによつて配
列アドレス転送のための0ポート初期接続回路が
能動化される。線483の延長線485はマイク
ロプロセツサにアクセスすることができ、ポート
0に関連したデータ通路(レジスタ140、14
1を含む)を通して配列アドレスが転送されるこ
とを、マイクロプロセツサへリクエストする。こ
のようにして、16ビツト双方向モードにおいて、
周辺装置との間の情報転送が、レジスタ143及
び144(第4図)を含む1ポート回路を通して
実行されることと並列に、配列アドレスがポート
0から周辺装置へ与えられる。
更に第3図に示される制御回路の特徴は、マイ
クロプロセツサ28から第6b図、第6c図、第
6d図のケーブル316を介して送られるデコー
ドされたマイクロプログラム制御信号mp1―
mp27が、マイクロプロセツサが全てのアダプタ
動作の上でステツプ・バイ・ステツプの直接制御
を実行し、それによつて周辺装置とマイクロプロ
セツサ又はCSBとの間で直接にデータ転送を制御
するように、第6b図乃至第6d図の制御回路へ
印加されることである。制御信号mp1―mp4は第
6a図のバイト・ポインタ・ラツチ400及びワ
ード・ポインタ・ラツチ401の状態を制御す
る。mp5及びmp6は、マイクロプロセツサを能動
化してポート初期接続能動機能を制御させるた
め、第6c図のOR回路430及び434へ印加
される。mp7からmp20までは、第4図のデータ
通路を直接に制御するため、制御回路343中の
ORゲートを介して動作する。mp21からmp27ま
では、第6d図の制御回路344を条件ずけ、マ
イクロプロセツサが0及び1ポートのいずれか又
は双方のポート初期接続機能を直接に制御するこ
とができるようにする。
クロプロセツサ28から第6b図、第6c図、第
6d図のケーブル316を介して送られるデコー
ドされたマイクロプログラム制御信号mp1―
mp27が、マイクロプロセツサが全てのアダプタ
動作の上でステツプ・バイ・ステツプの直接制御
を実行し、それによつて周辺装置とマイクロプロ
セツサ又はCSBとの間で直接にデータ転送を制御
するように、第6b図乃至第6d図の制御回路へ
印加されることである。制御信号mp1―mp4は第
6a図のバイト・ポインタ・ラツチ400及びワ
ード・ポインタ・ラツチ401の状態を制御す
る。mp5及びmp6は、マイクロプロセツサを能動
化してポート初期接続能動機能を制御させるた
め、第6c図のOR回路430及び434へ印加
される。mp7からmp20までは、第4図のデータ
通路を直接に制御するため、制御回路343中の
ORゲートを介して動作する。mp21からmp27ま
では、第6d図の制御回路344を条件ずけ、マ
イクロプロセツサが0及び1ポートのいずれか又
は双方のポート初期接続機能を直接に制御するこ
とができるようにする。
かくて、マイクロプロセツサ及び自律制御回路
340は、0及び1ポートに関してデータ転送を
実行するため、相互に独立して動作することがで
きる。マイクロプロセツサは、ポート0に関し
て、配列指標動作において配列アドレス機能を実
行することができ、その間、自律制御回路は、ポ
ート1とCSBとの間でB/16モードのデータ転送
を制御しつつある。更に、プログラム可能オフラ
イン・モードにおいて、マイクロプロセツサは、
時間的にインタリーブされた単方向16ビツト動作
を設定しかつ実行するためポート0又はポート1
のいずれかに関して動作することができる(ポー
ト0を介する書込み、ポート1を介する読取
り)。
340は、0及び1ポートに関してデータ転送を
実行するため、相互に独立して動作することがで
きる。マイクロプロセツサは、ポート0に関し
て、配列指標動作において配列アドレス機能を実
行することができ、その間、自律制御回路は、ポ
ート1とCSBとの間でB/16モードのデータ転送
を制御しつつある。更に、プログラム可能オフラ
イン・モードにおいて、マイクロプロセツサは、
時間的にインタリーブされた単方向16ビツト動作
を設定しかつ実行するためポート0又はポート1
のいずれかに関して動作することができる(ポー
ト0を介する書込み、ポート1を介する読取
り)。
第7図は、ポート0を介して8ビツト単方向書
込動作を自律モードで実行するための、第6a図
乃至第6d図に示される制御回路、及び第3図及
び第4図に示されるシステムの全体的動作を示
す。ブロツク550はCSB、周辺装置、及びアダ
プタの準備を示す。ブロツク551は、サイク
ル・スチール・データ・レジスタがフルである
時、CSBが第6a図の線310及び311を介し
てフル表示を与えることを示す。ブロツク552
及び553は、高バイトの条件で、アダプタは、
データ・バイトをCSDRの高バイト部分からポー
ト150へレジスタ140を介してゲートし、か
つ高バイト・クリア信号をCSBへ与えることを示
す。ブロツク554は、この時点におけるアダプ
タがその0ポート初期接続回路を能動化すること
を示す。ブロツク555及び556は、0装置リ
クエスト信号が到着した時、アダプタはデータ・
バイトを周辺装置へ送り(ポート150から与え
られる)、かつその0完了信号及び低バイト・ポ
インタ信号を能動化することを示す。
込動作を自律モードで実行するための、第6a図
乃至第6d図に示される制御回路、及び第3図及
び第4図に示されるシステムの全体的動作を示
す。ブロツク550はCSB、周辺装置、及びアダ
プタの準備を示す。ブロツク551は、サイク
ル・スチール・データ・レジスタがフルである
時、CSBが第6a図の線310及び311を介し
てフル表示を与えることを示す。ブロツク552
及び553は、高バイトの条件で、アダプタは、
データ・バイトをCSDRの高バイト部分からポー
ト150へレジスタ140を介してゲートし、か
つ高バイト・クリア信号をCSBへ与えることを示
す。ブロツク554は、この時点におけるアダプ
タがその0ポート初期接続回路を能動化すること
を示す。ブロツク555及び556は、0装置リ
クエスト信号が到着した時、アダプタはデータ・
バイトを周辺装置へ送り(ポート150から与え
られる)、かつその0完了信号及び低バイト・ポ
インタ信号を能動化することを示す。
低バイト・ポインタ信号は、CSDRの低バイト
部分に含まれるデータ・バイトがレジスタ141
及び140を通つてポート150へ送られるよう
にする。ブロツク557は、次の0装置リクエス
ト信号が到着した時、第2のデータ・バイトが周
辺装置へ送られることを示す。この第2のデー
タ・バイトが送られると、アダプタはその0完了
信号及び高バイト・ポインタ信号をセツトする。
ブロツク558で、動作の完了状態がテストさ
れ、動作は完了するか、又はブロツク551から
557までの転送動作が反復される。この完了の
テストは、マイクロプロセツサ又はアダプタの制
御論理回路によつて実行されてよい。
部分に含まれるデータ・バイトがレジスタ141
及び140を通つてポート150へ送られるよう
にする。ブロツク557は、次の0装置リクエス
ト信号が到着した時、第2のデータ・バイトが周
辺装置へ送られることを示す。この第2のデー
タ・バイトが送られると、アダプタはその0完了
信号及び高バイト・ポインタ信号をセツトする。
ブロツク558で、動作の完了状態がテストさ
れ、動作は完了するか、又はブロツク551から
557までの転送動作が反復される。この完了の
テストは、マイクロプロセツサ又はアダプタの制
御論理回路によつて実行されてよい。
CSBは、その転送動作が完了した時、「バイ
ト・カウント=0」信号を発生し、それをマイク
ロプロセツサへ与える。次にマイクロプロセツサ
は、その直接制御信号を介してアダプタ動作を制
御し、動作を終了させてよい。代替方法として、
アダプタは、CSBの「バイト・カウント=0」信
号を受取る接続線、及びその信号に応答して、ア
ダプタが最後のバイト転送を実行した時、マイク
ロプロセツサへ終了条件を知らせる論理回路を設
けられてもよい。
ト・カウント=0」信号を発生し、それをマイク
ロプロセツサへ与える。次にマイクロプロセツサ
は、その直接制御信号を介してアダプタ動作を制
御し、動作を終了させてよい。代替方法として、
アダプタは、CSBの「バイト・カウント=0」信
号を受取る接続線、及びその信号に応答して、ア
ダプタが最後のバイト転送を実行した時、マイク
ロプロセツサへ終了条件を知らせる論理回路を設
けられてもよい。
いずれの方法であつても、マイクロプロセツサ
は動作を終了させる責任を有し、装置状況信号を
ホスト・システムへ与える。マイクロプロセツサ
は、アダプタ制御回路を直接に動作させることに
よつて装置状況データを獲得するか、又はアダプ
タ制御回路を部分的に直接動作させるとともに1
部は自律的に動作させて、装置インターフエイス
からホスト記憶装置へアダプタ及びCSBを介して
状況データを動かしてもよい。
は動作を終了させる責任を有し、装置状況信号を
ホスト・システムへ与える。マイクロプロセツサ
は、アダプタ制御回路を直接に動作させることに
よつて装置状況データを獲得するか、又はアダプ
タ制御回路を部分的に直接動作させるとともに1
部は自律的に動作させて、装置インターフエイス
からホスト記憶装置へアダプタ及びCSBを介して
状況データを動かしてもよい。
第8図は、前述した配列指標方式を使用する
B/16モードで実行される高速読取動作を示す。
ブロツク580は、この動作様式のため、ポート
1における肯定応答初期接続回路がポート0のリ
クエスト初期接続線へ連結されることを示す(第
6d図のスイツチ482及び線483を参照のこ
と)。ブロツク581で示されるように、ホスト
及びマイクロプロセツサは協調してCSB、周辺装
置、及びアダプタを準備して、周辺装置に含まれ
るメモリとホスト・システムに含まれるメモリと
の間で、アダプタのポート1を介して、かつB/
16モードの自律的ロード動作により、所定のデー
タ配列(順序付けられた配列構造へ並べられた任
意数のバイトを含む)を転送する。ブロツク58
2で示されるように、そのような準備作業の間
に、マイクロプロセツサは、周辺装置へ最初の配
列アドレス値を与え、その値を増加させ、かつ増
加された値を記憶する。
B/16モードで実行される高速読取動作を示す。
ブロツク580は、この動作様式のため、ポート
1における肯定応答初期接続回路がポート0のリ
クエスト初期接続線へ連結されることを示す(第
6d図のスイツチ482及び線483を参照のこ
と)。ブロツク581で示されるように、ホスト
及びマイクロプロセツサは協調してCSB、周辺装
置、及びアダプタを準備して、周辺装置に含まれ
るメモリとホスト・システムに含まれるメモリと
の間で、アダプタのポート1を介して、かつB/
16モードの自律的ロード動作により、所定のデー
タ配列(順序付けられた配列構造へ並べられた任
意数のバイトを含む)を転送する。ブロツク58
2で示されるように、そのような準備作業の間
に、マイクロプロセツサは、周辺装置へ最初の配
列アドレス値を与え、その値を増加させ、かつ増
加された値を記憶する。
ブロツク583で示されるように、周辺装置
は、最初の配列アドレスによつて限定された配列
位置からポート1へデータを与えるとともに、1
装置リクエスト信号を送る。ブロツク584は、
CSDRが空である時、自律アダプタ制御回路が条
件ずけられ、装置データがレジスタ143、14
2及び144、145を介してロードされ、かつ
1肯定応答信号が与えられることを示す。次い
で、CSBは、CSDRからホストのメモリへデータ
を独立的に与える。
は、最初の配列アドレスによつて限定された配列
位置からポート1へデータを与えるとともに、1
装置リクエスト信号を送る。ブロツク584は、
CSDRが空である時、自律アダプタ制御回路が条
件ずけられ、装置データがレジスタ143、14
2及び144、145を介してロードされ、かつ
1肯定応答信号が与えられることを示す。次い
で、CSBは、CSDRからホストのメモリへデータ
を独立的に与える。
自律制御回路によつて発生された1肯定応答信
号は、マイクロプロセツサに対して0装置リクエ
スト信号として現われる(ブロツク580を参
照)。これは、マイクロプロセツサをして、転送
動作の終了を検査させる(ブロツク585)。も
し動作が完了していれば(即ち、配列の全体が転
送されていれば)、マイクロプロセツサは、前述
したようにして、動作を終らせる。もしデータ転
送動作が完了していなければ、マイクロプロセツ
サはアダプタのポート0制御回路を直接に制御し
て、更新された配列アドレス値を周辺装置へ転送
するとともに、0肯定応答信号を送る(ブロツク
586)。
号は、マイクロプロセツサに対して0装置リクエ
スト信号として現われる(ブロツク580を参
照)。これは、マイクロプロセツサをして、転送
動作の終了を検査させる(ブロツク585)。も
し動作が完了していれば(即ち、配列の全体が転
送されていれば)、マイクロプロセツサは、前述
したようにして、動作を終らせる。もしデータ転
送動作が完了していなければ、マイクロプロセツ
サはアダプタのポート0制御回路を直接に制御し
て、更新された配列アドレス値を周辺装置へ転送
するとともに、0肯定応答信号を送る(ブロツク
586)。
次にマイクロプロセツサは、配列アドレス値を
増加させ、その新しい値を記憶する。0完了信号
(第6a図、第6c図の線455)と結合して上
昇された0肯定応答信号は、ラツチ438(第6d
図)をクリアする。
増加させ、その新しい値を記憶する。0完了信号
(第6a図、第6c図の線455)と結合して上
昇された0肯定応答信号は、ラツチ438(第6d
図)をクリアする。
アダプタの自律制御回路、周辺装置、及びマイ
クロプロセツサは、動作が完了するか、又は異常
条件のために動作が未熟のまま終了するまで、動
作シーケンス583―585を反復する。
クロプロセツサは、動作が完了するか、又は異常
条件のために動作が未熟のまま終了するまで、動
作シーケンス583―585を反復する。
第9図乃至第14図は、これまで説明した各種
のデータ転送動作を支援するための、装置ポー
ト・インターフエイスにおける初期接続構成を示
す。第9図は、単方向モードの書込及び読取動
作、及び関連した0及び1ポート初期接続信号が
全く別個に働いて、理論的に異つたデータ・スト
リームが0ポートで書込まれるとともに1ポート
で同時に読取られることを示す。もしそのような
動作がCSBに関して実行されるとすれば、個々の
転送は同時に実行され得ない。CSBは1時に1つ
のデータ・ワード転送トランザクシヨンしか処理
することができないからである。
のデータ転送動作を支援するための、装置ポー
ト・インターフエイスにおける初期接続構成を示
す。第9図は、単方向モードの書込及び読取動
作、及び関連した0及び1ポート初期接続信号が
全く別個に働いて、理論的に異つたデータ・スト
リームが0ポートで書込まれるとともに1ポート
で同時に読取られることを示す。もしそのような
動作がCSBに関して実行されるとすれば、個々の
転送は同時に実行され得ない。CSBは1時に1つ
のデータ・ワード転送トランザクシヨンしか処理
することができないからである。
第10図は、32ビツト双方向モードの高速動作
の間に、0肯定応答線が1装置リクエスト線へ結
合され、それによつてCSB及びアダプタは32ビツ
ト・データのワード部分を2つの別個のトランザ
クシヨンとして転送し、その間、同じ32ビツトが
装置インターフエイスを単一の並列動作で通過す
ることを示す。
の間に、0肯定応答線が1装置リクエスト線へ結
合され、それによつてCSB及びアダプタは32ビツ
ト・データのワード部分を2つの別個のトランザ
クシヨンとして転送し、その間、同じ32ビツトが
装置インターフエイスを単一の並列動作で通過す
ることを示す。
第11図は、第8図に関して説明したように、
配列アドレシングに関連する16ビツト双方向モー
ド高速動作のための初期接続構成を示す。この構
成において、前述したように、0肯定応答機能が
1装置リクエスト機能と連結される。注意すべき
は、配列アドレシングを伴わない通常の16ビツト
双方向モード動作については、0ポート初期接続
線は1ポート初期接続線と連結されないことであ
る。従つて、データが1ポートを通過する時、0
ポートは遊びのままである。勿論、適当なマイク
ロプログラミングによつて、マイクロプロセツサ
は、マイクロプロセツサ・メモリと周辺装置との
間でデータを転送するため、0ポート制御回路を
動作させ、その間、16ビツト双方向モード動作が
1ポートを介して実行されるようにすることがで
きる。
配列アドレシングに関連する16ビツト双方向モー
ド高速動作のための初期接続構成を示す。この構
成において、前述したように、0肯定応答機能が
1装置リクエスト機能と連結される。注意すべき
は、配列アドレシングを伴わない通常の16ビツト
双方向モード動作については、0ポート初期接続
線は1ポート初期接続線と連結されないことであ
る。従つて、データが1ポートを通過する時、0
ポートは遊びのままである。勿論、適当なマイク
ロプログラミングによつて、マイクロプロセツサ
は、マイクロプロセツサ・メモリと周辺装置との
間でデータを転送するため、0ポート制御回路を
動作させ、その間、16ビツト双方向モード動作が
1ポートを介して実行されるようにすることがで
きる。
第12図は、制御回路118(第3図)に関連
する(又はそこに含まれる)内部タイマから0又
は1装置リクエスト線へ接続されるオプシヨンを
示す。このタイマは、アダプタが同期モード動作
のために適合化された装置と通信する時に、アダ
プタに関して同期モードで0又は1装置リクエス
ト機能を実行するために使用されてよい。
する(又はそこに含まれる)内部タイマから0又
は1装置リクエスト線へ接続されるオプシヨンを
示す。このタイマは、アダプタが同期モード動作
のために適合化された装置と通信する時に、アダ
プタに関して同期モードで0又は1装置リクエス
ト機能を実行するために使用されてよい。
第13図は、2つのアダプタを能動化して単一
の周辺装置に関して動作させ、単一の周辺装置と
1つ又は2つのホスト・システムとの間でデータ
を64ビツト並列モードで転送するため、1つのア
ダプタの1肯定応答線と、他のアダプタの0肯定
応答線とを接続する方法を示す。
の周辺装置に関して動作させ、単一の周辺装置と
1つ又は2つのホスト・システムとの間でデータ
を64ビツト並列モードで転送するため、1つのア
ダプタの1肯定応答線と、他のアダプタの0肯定
応答線とを接続する方法を示す。
第14図は、32ビツト双方向モード動作を実行
するため、2つのアダプタがどのようにそれらの
初期接続回路を連結されるかを示す。各アダプタ
は、順序ずけられた関連性を有する2つのデータ
配列に関して、16ビツト双方向動作を実行する。
このモードにおいて、第1のアダプタと周辺装置
(又はマルチプレクサ装置)との間を転送される
データと、第2のアダプタと周辺装置(又はマル
チプレクサ装置)との間を転送されるデータとの
間で、順序ずけられた対応関係を維持するため、
配列指標動作が第1のアダプタによつて実行さ
れ、配列アドレスが第2のアダプタの0ポート・
データ通路へ送られる。
するため、2つのアダプタがどのようにそれらの
初期接続回路を連結されるかを示す。各アダプタ
は、順序ずけられた関連性を有する2つのデータ
配列に関して、16ビツト双方向動作を実行する。
このモードにおいて、第1のアダプタと周辺装置
(又はマルチプレクサ装置)との間を転送される
データと、第2のアダプタと周辺装置(又はマル
チプレクサ装置)との間を転送されるデータとの
間で、順序ずけられた対応関係を維持するため、
配列指標動作が第1のアダプタによつて実行さ
れ、配列アドレスが第2のアダプタの0ポート・
データ通路へ送られる。
当業者は、本発明によつて動作可能な他の構成
を容易に考えることができよう。更に、当業者
は、アダプタを能動化して、16又は32ビツト・バ
ス能力を有するホスト・システムと容易に通信さ
せるため、本発明の概念を延長してホスト又は
CSBインターフエイスで多様なビツト並列フオー
マツトの選択をなし得ることが明らかである。こ
れを達成する1つの方法は、第4図に示されるよ
うな2つのレジスタ群を、それらのインターフエ
イスを相互に接続することによつて背中合せに配
列することである。この場合、1つのアダプタの
ポート・インターフエイスはホスト・システムへ
接続され、他のアダプタのポート・インターフエ
イスは周辺装置へ接続される。
を容易に考えることができよう。更に、当業者
は、アダプタを能動化して、16又は32ビツト・バ
ス能力を有するホスト・システムと容易に通信さ
せるため、本発明の概念を延長してホスト又は
CSBインターフエイスで多様なビツト並列フオー
マツトの選択をなし得ることが明らかである。こ
れを達成する1つの方法は、第4図に示されるよ
うな2つのレジスタ群を、それらのインターフエ
イスを相互に接続することによつて背中合せに配
列することである。この場合、1つのアダプタの
ポート・インターフエイスはホスト・システムへ
接続され、他のアダプタのポート・インターフエ
イスは周辺装置へ接続される。
第1図はホスト・プロセツサに関して可変長デ
ータの高速転送を実行するため、マイクロプロセ
ツサ及びサイクル・スチール・バス回路を含む先
行技術のI/O制御装置を示し、第2図は多様な
通信構成及びビツト並列形式で周辺装置との間で
データを交換するために編成可能なI/O制御装
置、本発明に従う自律的に制御される周辺インタ
ーフエイス・アダプタ機構、及び先行技術のマイ
クロプロセツサ及びサイクル・スチール・バスを
示し、第3図は関連した装置インターフエイス、
マイクロプロセツサ、及びサイクル・スチール・
バス回路ポートに対する接続の詳細を示す本発明
の周辺インターフエイス・アダプタ機構を示し、
第4図は周辺インターフエイス・ポート及びマイ
クロプロセツサ及び/又はサイクル・スチール・
バスの間で種々のビツト並列フオーマツトのデー
タを転送するため本発明のアダプタ機構に設けら
れたレジスタ及び転送ゲート回路を示し、第5
図、第6a図、第6b図、第6c図、第6d図、
第7図、第8図は第4図に示される制御回路の詳
細及び例示的動作シーケンスを示し、第6図は第
6a図、第6b図、第6c図、第6d図の配置関
係を示し、第9図、第10図、第11図、第12
図、第13図、第14図は本発明に従うアダプタ
機構及びその1部を形成する初期接続制御回路の
各種の構成を示す。 9……サイクル・スチール・バス(CSB)、9
a……CSB制御回路、12……制御線、18……
周辺インターフエイス・アダプタ、18a……ア
ダプタ制御回路、20……周辺インターフエイ
ス・バス、21……データ・バス、22,22
a,23……制御バス、28……マイクロプロセ
ツサ。
ータの高速転送を実行するため、マイクロプロセ
ツサ及びサイクル・スチール・バス回路を含む先
行技術のI/O制御装置を示し、第2図は多様な
通信構成及びビツト並列形式で周辺装置との間で
データを交換するために編成可能なI/O制御装
置、本発明に従う自律的に制御される周辺インタ
ーフエイス・アダプタ機構、及び先行技術のマイ
クロプロセツサ及びサイクル・スチール・バスを
示し、第3図は関連した装置インターフエイス、
マイクロプロセツサ、及びサイクル・スチール・
バス回路ポートに対する接続の詳細を示す本発明
の周辺インターフエイス・アダプタ機構を示し、
第4図は周辺インターフエイス・ポート及びマイ
クロプロセツサ及び/又はサイクル・スチール・
バスの間で種々のビツト並列フオーマツトのデー
タを転送するため本発明のアダプタ機構に設けら
れたレジスタ及び転送ゲート回路を示し、第5
図、第6a図、第6b図、第6c図、第6d図、
第7図、第8図は第4図に示される制御回路の詳
細及び例示的動作シーケンスを示し、第6図は第
6a図、第6b図、第6c図、第6d図の配置関
係を示し、第9図、第10図、第11図、第12
図、第13図、第14図は本発明に従うアダプタ
機構及びその1部を形成する初期接続制御回路の
各種の構成を示す。 9……サイクル・スチール・バス(CSB)、9
a……CSB制御回路、12……制御線、18……
周辺インターフエイス・アダプタ、18a……ア
ダプタ制御回路、20……周辺インターフエイ
ス・バス、21……データ・バス、22,22
a,23……制御バス、28……マイクロプロセ
ツサ。
Claims (1)
- 【特許請求の範囲】 1 ホスト・プロセツサと少なくとも1つの周辺
装置との間のデータ転送を行うための入出力制御
装置において、 (a) 各々リクエスト線および肯定応答線の対を具
備し、上記ホスト・プロセツサと上記少なくと
も1つの周辺装置との間のデータ転送を行う第
1および第2のデータ転送手段と、 (b) 該第1および第2のデータ転送手段によるデ
ータ転送を各々単独で行わせるかまたは協働で
行わせるかを指定するモード信号を供給する手
段と、 (c) 上記モード信号が単独転送を指定する場合に
は該第1および第2のデータ転送手段に各々の
リクエスト線および肯定応答線の対を別々に使
用させ、上記モード信号が協働転送を指定する
場合には一方のデータ転送手段の肯定応答線を
他方のデータ転送手段のリクエスト線に接続せ
しめるモード制御手段と、 より成ることを特徴とするインターフエイス・
アダプタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US345177 | 1982-02-02 | ||
US06/345,177 US4509113A (en) | 1982-02-02 | 1982-02-02 | Peripheral interface adapter circuit for use in I/O controller card having multiple modes of operation |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58134324A JPS58134324A (ja) | 1983-08-10 |
JPS629948B2 true JPS629948B2 (ja) | 1987-03-03 |
Family
ID=23353885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57218492A Granted JPS58134324A (ja) | 1982-02-02 | 1982-12-15 | インタ−フエイス・アダプタ |
Country Status (6)
Country | Link |
---|---|
US (1) | US4509113A (ja) |
JP (1) | JPS58134324A (ja) |
AU (1) | AU554821B2 (ja) |
BR (1) | BR8300365A (ja) |
CA (1) | CA1184311A (ja) |
MX (1) | MX153125A (ja) |
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