JPS629948B2

JPS629948B2 -

Info

Publication number: JPS629948B2
Application number: JP57218492A
Authority: JP
Inventors: Azubarii Hiisu Chesutaa
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1982-02-02
Filing date: 1982-12-15
Publication date: 1987-03-03
Also published as: AU554821B2; US4509113A; AU1073583A; CA1184311A; MX153125A; BR8300365A; JPS58134324A

Description

【発明の詳細な説明】本発明は、多様なビツト並列フオーマツトで多
種の周辺装置とデータを交換するため、入出力
（Ｉ／Ｏ）制御装置を適合化する回路に関する。

現在知られているＩ／Ｏ制御装置は、データの
長さ及びホスト記憶装置のスペースを限定するプ
ログラム可能なＩ／Ｏ指令に応答して、ホスト処
理システム中の周辺装置と記憶装置との間で、各
種の長さのデータ・アレイを転送するのに適合化
され得る。一般的には、データは、制御装置と各
周辺装置の間のインターフエイスにおいて、所定
のビツト並列フオーマツトで相互に交換される。

しかし、そのようなフオーマツトを、個々の周
辺装置に対してダイナミツク・ベースで（即ち、
時間的に変化させて）、かつ特にＩ／Ｏ指令の監
視の下で、制御装置によつて変化させる必要があ
ることが認識されるにいたつた。この必要性の基
礎は、或る種の多重DI／DO動作が制御装置の大
きな柔軟性を要することにある。

従つて本発明の目的は、関連した装置インター
フエイスにおいて多様なビツト並列フオーマツト
へダイナミツクに適合化させるためもつと柔軟性
のあるインターフエイス・アダプタを提供するこ
とである。本発明の付随的な目的は、そのような
適合化を、ホスト・プログラム可能指令機能によ
つて支配できるようにすることである。

周辺装置とホスト・プロセツサ及び制御装置マ
イクロプロセツサとの間で同時的通信を可能とす
るため、データ通信フオーマツトを変化させるこ
とが必要であるが、既知のＩ／Ｏ制御装置は、こ
のような能力を有しないマイクロプロセツサ及び
アダプタを含む。現在、この能力の必要性が認識
されるに至つた。

本発明の目的は、周辺装置とホスト・プロセツ
サ及びマイクロプロセツサとの間で各種のビツト
並列フオーマツトのデータを転送するため、プロ
グラム可能なＩ／Ｏ指令の監視の下で、ダイナミ
ツクに条件ずけることのできる柔軟性に富んだイ
ンターフエイス・アダプタを提供することであ
る。本発明の他の目的は、この目的のため、自律
的に動作し、それによつて関連したマイクロプロ
セツサ及びホスト・プロセツサ・システムの上に
あるトラフイツク荷重を軽減することのできるア
ダプタを提供することである。

現在知られているＩ／Ｏ制御システムは、ホス
ト・プロセツサに関して高速データ転送を実行す
るためのサイクル・スチール・バス（CSB）回路
とマイクロプロセツサとを含んでいる。ホスト・
システムによつて準備されたＩ／Ｏ指令に応答し
て、マイクロプロセツサはバス回路を準備する。
次に専用の制御回路が仕事を引継ぎ、バス回路を
動作させて、所謂「サイクル・スチール」モード
でホスト・プロセツサと周辺装置との間でデータ
を転送する。これは自律的に実行される。即ち、
ホスト・プロセツサ又はマイクロプロセツサから
の助け又は制御をそれ以上必要としない。バス回
路はデータを転送しているから、マイクロプロセ
ツサは他の機能（他の指令の検索及び解釈を含
む）を実行する上で潜在的自由度を有する。この
種のシステムは、Brownその他による米国特許
4246637に開示されている。

本発明の目的は、周辺装置と前記米国特許に開
示されたバス回路及び関連するマイクロプロセツ
サとの間で同時にデータを転送することのできる
柔軟性のある周辺アダプタ回路を提供することで
ある。それによつて、周辺装置は、マイクロプロ
セツサ及びホスト・システムと同時にリンクされ
るか、または各システムと別個にリンクされ、い
くつかの独特のデータ処理動作を維持することが
できる。

例えば、１つのそのような動作（ここで配列指
標動作と呼ぶ）において、アダプタの１部はマイ
クロプロセツサから周辺装置へ可変数のビツト並
列アドレス・データを転送し、他方では、アダプ
タの他の部分が前記のバス回路と周辺装置との間
でデータ配列のアドレスされた部分を同時に転送
する。

この種の他の動作において、複数の周辺装置の
１つを選択するため「ポーリング」又は「走査」
情報が周辺インターフエイスに与えられ、データ
はその周辺装置とホスト・プロセツサ又はマイク
ロプロセツサとの間で転送される。この動作は、
多重プロセス制御のアプリケーシヨン（例えば、
プロセス・センサを走査し、プロセス制御エレメ
ントを作動させるため）、又は電話回線走査動作
などで有用な働きをする。マイクロプロセツサ
は、そのような動作をオフライン（第２次）処理
モードで命令し、ホスト・プロセツサは他のデー
タ処理機能を実行するため自由度を与えられる。
この態様で動作するシステムは関連出願中に開示
されている。

従つて、本発明の他の目的は、１時に１つ以上
のプログラム可能処理システム（例えば前記のマ
イクロプロセツサ及びホスト・システム）と通信
することができ、かつホスト・システムによつて
スケジユールされマイクロプロセツサによつて解
釈されるプログラム可能指令の制御の下で、多様
な通信モード及びビツト並列フオーマツトで動作
するようダイナミツクに条件づけられることので
きる柔軟性あるインターフエイス・アダプタ回路
を提供することである。

本発明の要約ホスト・プロセツサと少なくとも１つの周辺装
置との間のデータ転送を行うための入出力制御装
置における本発明のインターフエイス・アダプタ
は、(a)各々リクエスト線および肯定応答線の対を
具備し、ホスト・プロセツサと少なくとも１つの
周辺装置との間のデータ転送を行う第１および第
２のデータ転送手段と、(b)これら第１および第２
のデータ転送手段によるデータ転送を各々単独で
行わせるかまたは協働で行わせるかを指定するモ
ード信号を供給する手段と、(c)このモード信号が
単独転送を指定する場合には第１および第２のデ
ータ転送手段に各々のリクエスト線および肯定応
答線の対を別々に使用させ、モード信号が協働転
送を指定する場合には一方のデータ転送手段の肯
定応答線を他方のデータ転送手段のリクエスト線
に接続せしめるモード制御手段と、より成ること
を特徴としている。以下、もう少し詳しくこれを
説明する。

本発明に従うアダプタ回路は、２つ又はそれ以
上の別個に制御可能なデータ処理部分を含む。こ
れらのデータ処理部分は、非同期的に又は時間的
に協調して動作させることができる。各データ処
理部分は各種のビツト並列フオーマツトに適合す
ることができ、また２つのデータ処理部分は、装
置インターフエイス及び１つ又はそれ以上の処理
システムに関して、各種の全２重及び半２重通信
機構を支援することができる。これらのデータ処
理部分は、別個のデータ転送装置として動作する
か、単一の装置として並列で効果的に動作するよ
うに、処理システムによつて条件ずけられること
ができる。別個に動作する時には、上記のデータ
処理部分は、相互に関連しているか（例えばアド
レス及びアドレスされたデータ）、又は全く無関
連の（例えば２つの異つたデータ配列）データ・
セツトを転送してよい。

本明細書で説明される実施例において、データ
処理部分は、前記米国特許4246637で説明される
ようなサイクル・スチール・バス及びマイクロプ
ロセツサと通信するように条件ずけられることが
できる。本明細書で開示されるマイクロプロセツ
サは、主としてホスト・プロセツサ及びマイクロ
プロセツサと同時にデータを交換し、かつデータ
が装置インターフエイスで交換される時のフオー
マツトを変化させるため、アダプタ及びそのデー
タ処理部分を条件ずけることができる能力の点
で、前記米国特許に開示されたマイクロプロセツ
サと異なる。上記の能力及び関連したアダプタ動
作は、本明細書で説明される多数の独特のシステ
ム動作に対して基礎を与えるものである。

本明細書で説明するアダプタ部分は、別個にな
つた初期接続制御回路を含む。これらの回路は、
各種の外部及び内部構成において、周辺インター
フエイスで接続可能である。内部構成は、各種の
データ転送動作を実行しつつ、アダプタ部分を時
間的に協調して動作させる。そのような１つの動
作において、アダプタ部分は、装置とホスト・プ
ロセツサとの間でデータを交換している間に（ア
ダプタ及びサイクル・スチール・バス回路を介し
て）その装置へ拡張されたビツト並列インターフ
エイスを与えるため、効果的に並列で動作させら
れる。そのような他の動作において、例えば前記
の配列指標型の動作を支援するため、アダプタ部
分は、別個ではあるが関連した配列を周辺装置と
の間で転送するように動作させられる。

周辺装置と２つ又はそれ以上のアダプタの部分
との間で時間に協調したデータ転送動作を可能に
するため、１つのアダプタの部分にある初期接続
制御機構は、他のアダプタの部分にある初期接続
制御機構へ接続されることができる。

アダプタ及びマイクロプロセツサは、ホスト・
プロセツサに関していくつかの個別的モードで動
作させることができる。それらのモードとして
は、(a)ホスト・プロセツサと周辺装置との間でデ
ータが直接に交換されるリアル・タイム・モー
ド、(b)周辺装置又はホスト・システムによつてマ
イクロプロセツサへ与えられたデータを処理する
ため、マイクロプロセツサが２次処理システムと
して動作するオフライン・モード、(c)周辺装置と
ホスト・プロセツサ及びマイクロプロセツサとの
間でデータが同時に転送される２重モードがあ
る。

これらのモードを支援するため、アダプタは、
データ転送のために周辺装置をホスト・プロセツ
サ、マイクロプロセツサ、又はこれらの双方へ同
時にリンクするように構成可能である自律制御機
構（即ち、マイクロプロセツサから独立して動作
し、かつ排他的にアダプタのために使用される制
御機構）を必要とする。更に、本明細書で説明す
るアダプタは、装置インターフエイスにおいて、
各種のビツト並列フオーマツトで（実施例におい
ては８、16、又は32ビツト）データを交換するた
めに構成可能である。

セクシヨン別構造のために、アダプタはマイク
ロプロセツサ及びサイクル・スチール・バス回路
と同時に相互作用を行うことができ、かつセクシ
ヨンは、分離データ交換（８又は16ビツトの並列
単位）又は結合並列交換（32ビツトの単位）を処
理することができる。交換されたデータは、周辺
装置とマイクロプロセツサ又はサイクル・スチー
ル・バス回路との間、又はこれら双方との間で転
送されてよい（例えば、ホスト・システム及び／
又はマイクロプロセツサの中にある記憶装置に関
して、異つたデータ転送を実行するため、又は前
記の配列指標動作を実行するため）。

アダプタ回路の各セクシヨンは、リクエスト信
号及び肯定応答信号を転送するため初期接続制御
機構の一体化したセツトを含む。肯定応答信号を
送つている１つのセクシヨンの制御機構は、装置
インターフエイス又はリクエスト信号を受取つて
いる他のセクシヨンの制御機構へ接続されること
ができる。１つのセクシヨンにあるリクエスト信
号を受取つている制御機構と、他のセクシヨンに
ある肯定応答信号を送つている制御機構は、装置
インターフエイス又は他のアダプタにある肯定応
答信号を送つているかリクエスト信号を受取つて
いる制御機構へ接続可能である。このような構成
において、初期接続回路を介してリンクされた２
つ又はそれ以上の制御装置のアダプタのセクシヨ
ンは、周辺装置及び１つ又はそれ以上のホスト・
プロセツサに関して、単一の制御装置では実行さ
れ得ない協調性に富んだデータ転送動作を実行す
ることができる。

アダプタ回路及び関連したマイクロプロセツサ
及びサイクル・スチール・バス回路を含むＩ／Ｏ
制御装置は、単一のマルチ・チツプLSlカード上
に一体的にパツケージされてよく、かつホスト・
プロセツサに関して独特の装置アドレスを割当て
られてよい。これによつて、Ｉ／Ｏ制御装置はモ
ジユラー化又は標準化されることができ、ホス
ト・プロセツサ及び周辺装置は、多様なかつ時間
によつて変化する構成又は静的構成へ接続される
ことができる。ダイナミツクに編成可能なアダプ
タによつて、マイクロプロセツサは、不要になる
ホストのソフトウエア・オーバヘツドと比較し
て、非常に穏当なコストで、ホスト・プレセツサ
から多くの異つた種類の動作をロードすることが
できる。本明細書において、多数のそのような編
成が、アダプタ回路の新規な適用例として説明さ
れる。

実施例の説明第１図は、本発明のアダプタが使用されてよい
既知の代表的データ処理システムを示す。このシ
ステムはホスト・プロセツサ１、１つ又はそれ以
上のＩ／Ｏ制御装置２、これらＩ／Ｏ制御装置の
各々がリンクされた１群のＩ／Ｏ装置（周辺装
置）３を含む。Ｉ／Ｏ装置は、１つ又はそれ以上
の装置制御ユニツト４を介して、各制御装置へ接
続されてよい。

ホスト・プロセツサ１はCPU１ａ、メイン・
メモリ１ｂ、及び１つ又はそれ以上のＩ／Ｏチヤ
ネル１ｃを含む。メイン・メモリ１ｂとＩ／Ｏ装
置３との間でデータを転送するため、制御装置２
がＩ／Ｏチヤネル１ｃへ接続されている。

各制御装置２はマイクロプロセツサ８及び自己
シーケンス（自律的）サイクル・スチール・バス
９を含む。マイクロプロセツサ８及びCSB９はホ
スト・プロセツサ１とＩ／Ｏ装置３の間でデータ
を転送するため、分割された責任を有する。マイ
クロプロセツサ８は、バス１０及びCSB９を介し
てホスト・プロセツサ１から与えられた指令を解
釈し、CSB９の中にある専用の制御回路９ａを準
備する。次に制御回路９ａは、ホスト・システ
ム・バス１０と周辺バス１１との間で所定のフオ
ーマツトに従つてデータを転送するため、自律的
態様で（即ち、マイクロプロセツサから独立し
て）CSB９を動作させる。更にマイクロプロツサ
８及びホスト・プロセツサ１は、制御バス１２を
介して初期制御情報、状況情報、及びその他の制
御情報を交換する。

第１図に示したシステムは、米国特許4246637
に詳細に説明されている。この米国特許に説明さ
れたマイクロプロセツサは、本発明の周辺インタ
ーフエイス・アダプタと効果的に通信するため、
本明細書で説明するような適合化を必要とする。

第２図は、本発明に従う周辺インターフエイ
ス・アダプタ１８が、第１図に示されるようなシ
ステムへ組込まれる態様を示す。アダプタ１８
（柔軟性フアネルとも呼ばれる）は、周辺インタ
ーフエイス・バス２０を選択的にCSB９又はマイ
クロプロセツサ２８又はこれら双方と接続し、か
つそのようなリンクを介して、多様なビツト幅の
フオーマツト及び多様な通信プロトコールと共に
データを転送するために、ダイナミツクに構成可
能である。マイクロプロセツサによつて解釈され
たプログラム可能指令に応答して（マイクロプロ
セツサは、CSB９及びデータ・バス２１を介し
て、メイン・メモリ１ｂからそのような指令を検
索する）、アダプタ制御回路１８ａ及びCSB制御
回路９ａは、周辺装置とホスト・システム又はマ
イクロプロセツサとの間、又はこれら双方との間
で同時にかつ自律的に可変長データ配列を転送す
るため、制御バス２２，２２ａ，２３を介して条
件ずけられることができる。

これらのデータ転送動作を設定しかつ支援する
ためのアダプタ１８及びマイクロプロセツサ２８
の論理構造が、第３図に示される。マイクロプロ
セツサ２８は、読取専用メモリ（ROM）２８ｂ
及びランダム・アクセス・メモリ（RAM）２８
ｃに含まれる命令プログラムによつて制御される
演算論理ユニツト（ALU）２８ａを含む。その
ようなプログラムに応答して、ALUはRAMに記
憶されたデータを処理する。これらメモリの容量
及びALU２８ａの内部バス幅は、マイクロプロ
セツサの効率を決定し、それによつて開接的に
CSBに対してその高速動作を開始するために必要
な時間に関して、アダプタの生産性に影響を与え
る。

この目的のために容易に適合可能なマイクロプ
ロセツサは、インテル社が著作権（1979年）を有
する「MCS―8085フアミリー・ユーザーズ・マ
ニユアル」（MCS―8085Family Users Manual）
に説明されたインテル8085Aマイクロプロセツサ
である。このプロセツサはRAM、ROM、ALU、
９個のアドレス可能レジスタ（６個の８ビツト・
レジスタ及び３個の16ビツト・レジスタ）より成
るアレイ、８ビツト内部データ・バス、16ビツト
内部メモリ・アドレシング・バス、８ビツト・バ
スへ結合されたＩ／Ｏポート、及びタイミング制
御回路を含む。そのRAM及びROMメモリは、共
通の16ビツト・アドレス・バスを共用し、かつア
ドレス可能な８ビツト・バイト・ロケーシヨンを
含むように構成されている。その総容量は64Kバ
イトを超えることができない（Ｋ＝1024）。これ
は共用アドレス・バスによつて可能な容量であ
る。

固有の命令セツト（マシン・レベルで目的コー
ドとして直接に解釈可能な命令群であつて、アセ
ンブラ・プログラムによつて中間的処理を必要と
しないもの）において、命令は、前記のフアミリ
ー・ユーザーズ・マニユアルに説明されるように
１バイト、２バイト、３バイト表現で表わされ
る。上記のマイクロプロセツサをアセンブリイ言
語及びアセンブラ・プログラムと共に使用する方
法は、インテル社が著作権（1977年、1978年、
1979年）を有する「8080／8085アセンブリイ言語
プログラミング」（8080／8085Assembly
Language Programming）に説明されている。
しかし、このような使用法は、本発明と直接の関
連を有しない。

第３図の説明を続けると、アダプタ１８は２つ
の別個のポート部分（「０」ポート群100及び
「１」ポート群102）を含む。これらの各部分は、
32ビツト・データ・バス１０４の16ビツト部分を
介して、CSBとデータを交換することができる。
本実施例において、このような交換は常に16ビツ
トのビツト並列単位で実行される。ポート群１０
０及び１０２は、それぞれ16ビツト・バス１０６
及び１０８を介して周辺装置と接続する「０」及
び「１」の周辺装置ポートを有する。アダプタ
は、８、16、又は32ビツトの多様なビツト並列フ
オーマツトで周辺装置とデータを交換するため、
これらのポートを動作させることができる。

更にポート群100及び102は、１時に８ビツト
（１バイト）のデータを交換するため、バス１１
０及び１１２を介してマイクロプロセツサ２８へ
接続される。データ・バイトは、バス１１０を介
してマイクロプロセツサからアダプタへ直接に転
送され、バス１１２を介してアダプタからマイク
ロプロセツサへ直接に転送される。バス１１４
は、マイクロプロセツサからCBS９へデータを転
送する。これは、マイクロプロセツサをして、16
ビツト又は32ビツトの並列単位で、CSBに含まれ
るラツチ（図示せず）を介して、アダプタに関し
間接的にデータを転送せしめる。マイクロプロセ
ツサは、マイクロプロセツサ及びCSBとの間で、
16又は32ビツトのデータを１時に８ビツト宛転送
するため、ステツプ・バイ・ステツプ（非自律
的）モードでアダプタ・データ通路を動作させる
ことができ、かつ16又は32ビツト単位で周辺装置
へデータを送るため、CSB及びアダプタを励起さ
せることができる。

制御バス１１５は、マイクロプロセツサをシー
ケンス制御回路１１６、ポート初期接続制御回路
１１７、及び他の周辺インターフエイス制御回路
１１８へ接続される。制御回路１１６は多状態シ
ーケンサを含み、このシーケンサは、マイクロプ
ロセツサによつて多様に条件ずけられた後に、状
態の選択的なシーケンスを自律的に歩進する。制
御回路１１７及び１１８は制御リンク１１９及び
１２０を介して制御回路１１６によつて励起され
ることができ、かつ周辺装置インターフエイスに
おいて制御線１２１及び１２２の各セツトに関し
て初期接続信号動作及び制御信号動作を実行する
ため、マイクロプロセツサによつて励起されるこ
とができる。制御回路１１６―１１８は、制御回
路１１６によつて自律的に動作させられるか、マ
イクロプロセツサ２８によつて直接的に（ステツ
プ・バイ・ステツプに）動作させられる。

ポート群１００及び１０２の詳細は第４図を参
照して説明され、制御回路１１６―１１８の詳細
は第５図から第８図までを参照して説明される。
制御回路１１７及び１１８は、ポート群１００及
び１０２に関連して詳細に説明される。他の初期
接続及びインターフエイス信号動作に関しても詳
細に説明するが、これらの説明は付随的な意味で
ポート群１００及び１０２の動作に関連を有する
に過ぎず、これらポート群の有用な動作に必須の
説明ではない。

ここで第４図を参照すると、ポート群１００及
び１０２は３個の８ビツト・データ転送レジスタ
を含む。ポート群１００はレジスタ１４０、１４
１、１４２を含み、ポート群１０２はレジスタ１
４３、１４４、１４５を含む。上部にあるレジス
タ１４０及び１４１は、周辺インターフエイスに
おいて８ビツト並列データ・バス・ポート１５０
及び１５１に対してゲートされた出力接続を有す
る。レジスタ１４３及び１４４は、周辺インター
フエイスにおいて８ビツト並列データ・バス・ポ
ート１５２及び１５３に対してゲートされた出力
接続を有する。レジスタ１４０、１４１、１４
３、１４４からポート１５０―１５３へデータを
転送するゲート群は、１５４―１５７で表わされ
る。

ポート１５０―１５３及びそれぞれのレジスタ
との間にあるバス１６０―１６３は双方向性であ
る。データは、出力ゲート１５４―１５７を介し
て、レジスタからポートへ１時に８ビツト宛転送
されることができ、かつ入力ゲート１６４―１６
７を介してポートから各レジスタへ転送されるこ
とができる。更に、ポート１５２はゲート１６８
を通るレジスタ１４４へのエントリー・ゲート通
路を有する。

バス１７０及び入力ゲート１７１及び１７２
は、CSBからレジスタ１４０へ（１７１を介し
て）又はレジスタ１４３へ（１７２を介して）、
データを８ビツト単位で転送させる。バス１７３
及びゲート１７４及び１７５は、CSBからレジス
タ１４１へ（１７４を介して）又はレジスタ１４
４へ（１７５を介して）、データ・バイトを転送
させる。

バス１７６及びゲート１７７及び１７８は、マ
イクロプロセツサからレジスタ１４１へ（ゲート
１７７を介して）、又はCSBへ（ゲート１７８を
介して）、データをバイト直列形式で転送させ
る。

レジスタ１４２はゲート入力バス１８０，１８
１，１８２を介してレジスタ１４０、CSB又はレ
ジスタ１４３からデータ・バイトを受取ることが
できる。レジスタ１４５はゲート・バス１８３、
１８４、及び１８５を介してレジスタ１４２、レ
ジスタ141、又はレジスタ１４４からデータを受
取ることができる。

データ・バイトは、レジスタ１４２及び１４５
からCSBへ、バス１８６及びバス１８７の分岐バ
ス１８８を介して通されることができる。データ
は、レジスタ１４５からマイクロプロセツサへ、
バス１８７の分岐バス１８９を介して転送可能で
ある。

レジスタ１４０はレジスタ１４１からデータ・
バイトを受取ることができる。レジスタ１４３は
未使用のエントリイ・バス１９１を有する。

本実施例において、レジスタ１４０―１４５に
関連したゲートは、ポート１５０―１５３及びレ
ジスタの間で８、16、又は32ビツトのビツト並列
単位でデータを転送し、レジスタ及びCSBの間で
16ビツト単位でデータを転送し、或るレジスタ及
びマイクロプロセツサ２８の間で８ビツト単位で
データを転送するため、シーケンス制御回路１１
６（第３図、第５図、第６ａ図乃至第６ｄ図）の
制御の下で選択的に動作させられる。多くのマイ
クロプロセツサは８ビツトのバス構造を有し、ホ
スト・システムとして有用なより大型のプロセツ
サ（例えばIBMシリーズ／１）は16ビツト・バス
構造を有するので、上記の点は特に好都合であ
る。

CSB及びアダプタは16ビツト幅のインターフエ
イスを有し、かつそれぞれ専用の制御回路の下で
自律的に動作することができるので、それらは、
マイクロプロセツサが各バイト転送で関与しなく
てはならない場合よりも早く、ホスト及び周辺装
置の間で、可変長のデータ・レコードを協力して
転送することができる。更に、アダプタの自律的
制御回路は８、16、又は32ビツトの装置フオーマ
ツトと適合するため、ホスト及びマイクロプロセ
ツサによつてダイナミツクに条件ずけられること
ができるので、CSB及びアダプタは大きい柔軟性
をもつて相互に作用し合うことができる。自律的
アダプタ・フオーマツトは、連鎖可能な指令又は
装置制御ブロツク（DCB）の配列より成るプロ
グラムを介してプログラム可能である。これらの
プログラムは、ホストの監視ソフトウエアによつ
て順序正しく実行するためにスケジユールされる
ことができる。CSBはマイクロプロセツサ２８へ
双方向的に連結されるので（１７６、１７８の経
路を介してデータ・バイトを受取り、かつ１８
１、１４２、１８３、１４５、１８７、１８９の
経路を介してデータ・バイトを送るため）、CSB
はホスト及びマイクロプロセツサ・システム中の
メモリの間で指令及び恣意的長さのデータ・セツ
トを転送するため、自律的に動作されることがで
きる（ホスト・インターフエイスでは１時に16ビ
ツト、マイクロプロセツサー・インターフエイス
では１時に８ビツトの転送）。

動作において、マイクロプロセツサ28は、ホス
ト・プロセツサ１から検索されたDCB配列中に
限定された指令を解釈し、かつ「高速」指令に応
答して、種々のバイト長を有するデータ・セツト
を自律ベースに基いて高速で転送するため、CSB
及びシーケンス制御回路１１６をセツト・アツプ
する。シーケンス制御回路１１６の条件ずけは、
そのような転送が種々のビツト並列装置インター
フエイス・フオーマツト（８、16、又は32ビツ
ト）で転送されることを可能にする。このような
自律モードの動作において、ポート１５０―１５
３及びレジスタ１４０、１４１、１４３、及び１
４４の間にあるゲートは、周辺装置との間で８、
16、又は32ビツトのビツト並列フオーマツトでデ
ータを転送するように動作させられ、これらレジ
スタとCSB及びレジスタ１４２及び１４５との間
にあるゲートは、CSBを介してホスト・プロセツ
サとの間で同じデータを16ビツト・フオーマツト
で転送するように動作させられる。

更に、マイクロプロセツサは、非自律（ステツ
プ・バイ・ステツプ）モードでアダプタを制御し
て、マイクロプロセツサ及び周辺装置の間でデー
タを転送するため（１時に８ビツト宛）、DCB及
び他の指令機能の制御の下で動作することができ
る。更にマイクロプロセツサは、CSB、アダプタ
及び周辺装置を反復的に条件ずけて、８、16、又
は32ビツトの単一の転送を実行するため、上記の
如く動作することができる。

アダプタの制御を過度に複雑に又は誤り易くす
ることなく多様かつ顕著に有用な自律的モードの
動作を可能とするため、本発明は次に説明するよ
うな８つのモードでのみ動作させられる。しか
し、当業者にとつて、他のモードも容易に実行可
能であることが認められるであろう。

使用される自律モードとしては、単方向８ビツ
ト書込み（Ｕ／8W）、単方向16ビツト書込み
（Ｕ／16W）、単方向８ビツト読取り（Ｕ／8R）、
単方向16ビツト読取り（Ｕ／16R）、双方向16ビ
ツト書込み（Ｂ／16W）、双方向16ビツト読取り
（Ｂ／16R）、双方向32ビツト書込み（Ｂ／
32W）、及び双方向32ビツト読取り（Ｂ／32R）
が可能である。これらのモードにおいて、アダプ
タ及び専用の制御回路によつて自律的に実行され
る動作は、次の表に要約されている。

自律的（高速）動作モードアダプタ動作（第４図を参照）Ｕ／8W^* CSBからレジスタ１４０、１４１へ
１時に16ビツト宛データを受取る。レジ
スタ１４１をレジスタ１４０へ縦列に接
続する。レジスタ１４０から周辺装置
へ、ポート１５０のみを介して、１時に
８ビツトを転送する。

Ｕ／8R^* レジスタ１４３及び１４４へ交互
に、周辺装置からポート152を介して１
時に８ビツトを受取る。レジスタ１４３
及び１４４からレジスタ１４２及び１４
５を介して並列に、１時に16ビツトを
CSBへ転送する。

Ｕ／16W^* CSBからレジスタ１４０、１４１へ
１時に16ビツトを受取る。ポート１５０
及び151を介して並列に１時に16ビツト
を周辺装置へ転送する。

Ｕ／16R^* ポート152及び１５３を介してレジ
スタ１４３及び１４４へ周辺装置から１
時に16ビツトを受取る。次いでＵ／8R
と同じように動作する。

＊他のアダプタに対する初期接続によつて、モ
ードＵ／8W、Ｕ／8R、Ｕ／16W、Ｕ／16Rは周
辺装置に関して１時に24ビツト、40ビツト、48ビ
ツト（又はそれ以上）を転送するよう使用される
ことができる。モードアダプタ動作（第４図を参照）Ｂ／16W^* CSBからレジスタ１４３、１４４へ
１時に16ビツトを受取り、かつ並列にポ
ート152及び１５３へ転送する。＊＊Ｂ／16R^* ポート152、１５３及びレジスタ１
４３、１４４を介して周辺装置から１時
に16ビツトを受取り、かつレジスタ１４
２、１４５を介して並列にCSBへ転送す
る。＊＊Ｂ／32W^* CSBからレジスタ１４０、１４１及
びレジスタ１４３、１４４へ交互に、１
時に16ビツトを受取り、かつ４つのレジ
スタの全てから周辺装置へ、４つのポー
トの全てを介して１時に32ビツトを並列
に転送する。

Ｂ／32R^* 周辺装置からレジスタ１４０、１４
１及び１４３、１４４へ交互に１時に32
ビツトを受取り、かつレジスタ１４０、
１４１からレジスタ１４５を介して、ま
たレジスタ１４３、１４４からレジスタ
１４２、１４５を介して並列通路を交互
に、１時に16ビツト宛CSBへ転送する。

＊他のアダプタに対する初期接続によつて、モ
ードＢ／16及びＢ／32は、周辺装置に関して１時
に48個又は64個の（又はもつと多い）データ・ビ
ツトを協調的に転送送するため使用されることが
できる。

＊＊Ｂ／16モード動作の間、マイクロプロセツ
サは、周辺装置によつて使用される配列アドレス
を与えて、位置の順序がきまつているデータ配列
中で、個々の16ビツト・データ項目に対する源／
宛先を選択するため、ポート１５０、151及びレ
ジスタ１４０、１４１を通して同期的に動作する
ことができる。

レジスタ１４０―１４５の個々のステージは、
周知の極性保持ラツチ回路を使用して構成するの
が望ましい。これらの回路は、そのクロツキング
（ゲーテング）入力が連続的にアクチブに保持さ
れている時、その入力と出力との間でデータを連
続的に通すように設計される。従つて、これらの
レジスタは、CSBとポートとの間の記憶ラツチ又
はゲーテング・エレメントとして使用される。自
律モード動作に関する時間節減の利点は、次のよ
うな例を考察することによつて理解される。

16ビツト単方向書込モード（Ｕ／16W）におい
て、レジスタ１４０及び１４１のクロツキング入
力、及び関連した通路ゲートが動作させられ、
CSBからポート１５０及び151へ、事実上連続し
た16ビツト幅の信号伝導通路が形成される。16ビ
ツト双方向書込モード（Ｂ／16W）の場合、CSB
及びポート152及び１５３の間に同じ動作がとら
れる。従つて、これらのモードにおいてCSBによ
つて与えられた各16ビツト単位のデータは、それ
ぞれの装置インターフエイス・ポートへ直ちに送
られ（通路伝導遅延を無視する）、周辺装置に対
する即時のデータ付与を潜在的に可能にする。

16ビツト単方向及び双方向読取モード（Ｕ／
16R及びＢ／16R）において、レジスタ１４２―
１４５及び関連した通路ゲートのクロツク入力
は、ポート152及び１５３からCSBへ逆方向に同
様な16ビツト並列信号伝導効果を連続的に与える
ように動作させられる。このモードにおいてポー
ト152に与えられたデータは、何らクロツク遅延
を生じることなく、レジスタ１４３及び１４２を
通つてCSBへ順次に送られ、ポート１５３へ与え
られたデータは、遅延を生じることなく、レジス
タ１４４及び１４５を通つてCSBへ順次に送られ
る。

８ビツト単方向書込モード（Ｕ／8W）におい
て、CSBインターフエイスにあるそれぞれの16ビ
ツト・データ（ワード）は、レジスタ１４１でデ
ータをラツチすることなく、２つのステージでポ
ート１５０へ送られる。最初のデータ・バイトは
CSBからポート１５０へ直接にレジスタ１４０を
通つて転送され、第２のバイトは、CSBからポー
ト１５０へレジスタ１４１及び１４０を介して転
送される。それによつて、第２のデータ・バイト
は、CSBからポート１５０へ、レジスタ１４１で
ラツチによる「途中下車」を生じることなく流れ
る。この動作は、後に説明するように、シーケン
ス制御回路１１６における論理を維持しかつ単純
化する基礎になる。

32ビツト双方向動作において、16個のデータ・
ビツトはアダプタ・レジスタにラツチされ、その
間、他の16ビツトはフエツチ又は転送されつつあ
る。32ビツト書込動作（Ｂ／32W）において、
CSBによつて与えられたそれぞれの16ビツト・デ
ータ・ワードはレジスタ１４０、１４１の対及び
レジスタ１４３、１４４の対へ交互に印加され
る。レジスタ１４０、１４１の対へ印加されたワ
ードはそこにラツチされかつ保持されるが、その
間に、次のワードがレジスタ１４３、１４４の対
へ与えられ、ゲートを通される。従つて、レジス
タ１４０、１４１にラツチされたデータと、レジ
スタ１４３、１４４を通されたデータとは、32ビ
ツトの並列データ群としてポート１５０―１５３
へ同時に現われることになる。

オフライン処理モードにおいて、ホストの監視
ソフトウエアに最少の負担しかかけないで、ホス
ト・システムとアドレスされた周辺装置との間
で、全２重データ通信リンクを効果的に確立し
て、読取動作及び書込動作を効果的に維持するた
め、マイクロプロセツサによつて16ビツト単方向
モードを使用することができる。このような動作
において、マイクロプロセツサは、ホストDCB
によつて起動された後、DCBによつて指定され
た２次指令リストに含まれる副指令を解釈する。
これらの副指令は、ホスト・システム及び周辺装
置にある別個のデータ・スペースに関して、16ビ
ツト書込及び16ビツト読取のデータ転送を多様に
限定する。それぞれの書込転送について、マイク
ロプロセツサはCSB及び周辺装置を準備し、シー
ケンス制御回路１１６をモードＵ／16Wへセツト
し、シーケンス制御回路を能動化してCSBから
「０」ポート群への転送を完了させる。それぞれ
の読取転送について、マイクロプロセツサは同じ
手順に従うが、マイクロプロセツサはモードＵ／
16Rをセツトして、「１」ポート群を介して周辺
装置からCSBへデータが通過するようにする。
個々の読取転送及び書込転送は同時に実行するこ
とができず、それらはインタリーブされる。そし
てマイクロプロセツサの適当なプログラミングに
より、周辺装置、マイクロプロセツサ、及びホス
ト・システムの資源に関して、最少の競争状態を
生じるようにすることができる。

「１」ポート群を介してのみ動作することので
きる16ビツト高速双方向動作Ｂ／16W及びＢ／
16Rは、前述した配列指標モードの動作を実行す
るため、「０」ポート群を通してマイクロプロセ
ツサによつて命令された配列アドレシング動作と
協調させることができる。このモードにおいて、
「１」ポート群におけるデータ転送活動に関連し
たポート初期接続機能は、「０」ポート群初期接
続及び必要なマイクロプロセツサ動作と協調させ
られてよい。

次に第５図、第６ａ図、第６ｂ図、第６ｃ図を
参照して、制御回路１１６、１１７を説明する。

先ず第５図を参照すると、制御回路１１６は自
律制御ラツチ３０１、初期接続能動制御回路３０
２、及びデータ通路ゲート制御回路３０３を含
む。これら回路の詳細は第６ａ図及び第６ｂ図に
示される。更にシーケンス制御回路１１６は、第
３図に示されるポート初期接続制御回路１１７及
び周辺インターフエイス制御回路を含む。制御回
路１１７の詳細は第６ｃ図に示される。制御回路
１１８の詳細は本発明と直接の関連を有しない。

初期接続能動制御回路３０２は、CSB中のバイ
パス転送制御回路３０４とインターフエイスす
る。アダプタのデータ・レジスタは、CSB中のサ
イクル・スチール・データ・レジスタ（CSDR）
３０５とインターフエイスする。バイパス転送制
御回路３０４とレジスタ３０５は、米国特許
4246637の第２ａ図に示され、転送回路３０４の
詳細は上記米国特許の第１１図に示される。

書込データ・バス３０６は本願添付第４図のバ
ス１７０及び１７３に対応する。読取バス３０７
は同じく第４図のバス１８６及び１８８に対応す
る。出力データ・バス３０８は同じく第４図のバ
ス１８１に対応し、入力データ・バス３０９は同
じく第４図のバス１７６に対応する。レジスタ３
０５は高バイト部分及び低バイト部分を含み、こ
れらの各々は16ビツトを並列にアダプタへ与え、
かつアダプタから並列に16ビツトを受取る。レジ
スタのこれらの部分は、第５図では詳細に示され
ない。しかし、これらの各部分に関連して高バイ
ト・フル（full）線３１０及び低バイト・フル
（full）線３１１が設けられている。これらの線
は、初期接続能動制御回路３０２へ、データ・バ
イトの受取り又は転送に関してCSBの準備状態を
示す。

他の初期接続線３１２―３１５は、アダプタと
CSBとの間でデータの移動を制御する。線３１２
及び３１３は、読取動作の間に使用され、レジス
タ３０５の高及び低部分へデータを転送するた
め、アダプタにおけるデータの可用性を知らせ
る。線３１２はCSDR高バイト・ロード線であ
り、線３１３はCSDR低バイト・ロード線であ
る。線３１４及び３１５は、書込動作に関連して
使用され、データがアダプタへ転送された後、レ
ジスタ３０５の高バイト部分及び低バイト部分を
クリアするために使用される。線３１４はCSDR
高バイト・クリア線であり、線３１５はCSDR低
バイト・クリア線である。

データ・バス３０８及び３０９の外に、マイク
ロプロセツサはアダプタに対する制御情報バス３
１６を有する。バス３１６は、初期接続能動制御
回路３０２で終端する分岐バス３１７と、自律制
御ラツチ３０１で終端する分岐バス３１８と、デ
ータ通路ゲート制御回路（データ通路選択制御回
路）３０３で終端する分岐バス３１９と、周辺イ
ンターフエイス制御回路１１８で終端する分岐バ
ス３２０と、ポート初期接続制御回路１１７で終
端する分岐バス３２１とを有する。これらの分岐
バスを通して与えられる信号の宛先及び機能は、
第６ａ図乃至第６ｃ図を参照して詳細に説明され
る。

自律制御ラツチ３０１は出力線３２２を有する
オン／オフ・ラツチを含む。このラツチは、自律
制御モードと非自律制御モードとを識別する。自
律モードにおいて、他の自律制御ラツチによつて
バス３２３―３２６に与えられた信号は、制御回
路３０２、３０３、１１７、１１８の動作状態を
決定する。非自律モードにおいて、制御回路３０
２、３０３、１１７、１１８は直接マイクロプロ
グラム制御の下で動作を実行するため、バス３１
６―３２１を介してマイクロプロセツサによつて
制御可能である。

動作において、マイクロプロセツサは最初自律
制御ラツチをオフ（非自律）状態へセツトし、直
接制御の下で、装置インターフエイスに関して装
置選択及び状況通信動作を実行するため、アダプ
タ制御回路を動作させる。もしマイクロプロセツ
サが、マイクロプロセツサのメモリと周辺装置と
の間で低速データ転送を実行することを望むなら
ば、それはデータ転送を実行するため２つのオプ
シヨンを有する。それは、マイクロプロセツサ及
びポート１５０及び１５２（第４図）の間でデー
タ・バイトを転送するため、アダプタ・ゲート
（第４図）を非自律モードで直接に動作させる
か、又は各８ビツト転送のために周辺装置を準備
して、８バイト転送が制御回路によつて完了され
たことを示す信号がマイクロプロセツサによつて
受取られるまで、自律状態ラツチをオンにして、
適当なモード状態（Ｕ／8W又はＵ／8R）をセツ
トすることができる。更に、マイクロプロセツサ
は、アダプタが自律的に制御されている間、自律
制御ラツチ３０１を選択されたモード状態に維持
して、任意の長さのデータ・バイトより成るスト
リームが、マイクロプロセツサと周辺装置との間
を転送されるようにすることができる。またマイ
クロプロセツサは、周辺インターフエイス制御回
路１１８で与えられた条件を検査することによつ
て、動作を終了させるため直接制御を実行するこ
とができる。

もしマイクロプロセツサが、CSBと周辺装置と
の間で高速データ転送を設定したいと望むなら
ば、それは自律制御回路をオン状態及び適当なフ
オーマツト・モードへ条件ずけ、次いでCSB及び
周辺装置が自律的アダプタ制御の下でデータを交
換している間、他の動作を実行する。このモード
において、マイクロプロセツサは、最後のバイト
転送（バイト・カウントはゼロに等しい）を示す
CSBからの信号（図示せず）、又は動作の終了を
必要とする装置条件又はタイミング条件を示す制
御回路１１８への信号（図示せず）によつて、動
作を終らせるように導かれる。更にマイクロプロ
セツサは、もし必要ならば、データ転送動作の間
に制御回路１１８を通して間欠的に周辺装置へ質
問する。前述したように、これらの自律モード動
作において、CSB及び周辺装置は、マイクロプロ
セツサによつて解釈された高速指令によつて限定
される長さの可変長データ・レコードを交換する
ように動作するか、又は前述したプログラム可能
オフライン・モードにおいて、マイクロプロセツ
サによつて解釈された２次指令と連係して８、16
又は32ビツトの個別的転送を実行するように動作
する。

第６ｂ図には、自律モード制御回路及び関連し
たマイクロプロセツサ入力が一般的に340で示さ
れる。CSBと初期接続情報を交換するアダプタ制
御回路は、第６ａ図の３４１で総括的に示され
る。装置ポート初期接続機能を能動化するアダプ
タ制御回路は、第６ｃ図の３４２で総括的に示さ
れる。第４図のレジスタ３４０―３４５に関連し
たデータ・ゲート回路を能動化するアダプタ制御
回路は、総括的に第６ｃ図の３４３で示される。
装置ポート初期接続機能を命令するアダプタ制御
回路は、総括的に第６ｄ図の３４４で示される
（この制御回路は第３図の制御回路１１７に対応
するる）。

第６ｂ図に示されるように、「自律モード制御
回路及びマイクロプロセツサ入力」340（以下、
自律制御回路３４０という）は、自律制御ラツチ
３０１（第５図参照）と、８つの自律モードＵ／
8R―Ｂ／32Wの出力３５０ａを有するデコード
回路３５０とを含む。自律制御ラツチは、マイク
ロプロセツサ・デコーダ出力３１６ａからの信号
によつてセツトされかつクリアされる。デコーダ
出力の１つはオン／オフ・ラツチをセツトする。
オン状態へセツトされると（線３２２がアクチ
ブ）、オン／オフ・ラツチはデコード回路３５０
を能動化して、他の３つのモード・ラツチから受
取られた入力の関数として、８つの出力３５０ａ
の１つをアクチブにする。上記入力の１つは読取
動作及び書込動作（Ｒ又はＷ）を識別する。他の
２つの入力は、単方向の８又は16ビツト動作と、
双方向の16又は32ビツト動作を識別する。従つ
て、もしマイクロプロセツサがオン／オフ・ラツ
チをオン状態へセツトし、かつＲ（読取）動作を
設定し、かつＵ／８条件を設定すれば、出力３５
０ａの最上部の線Ｕ／8Rが能動化される。もし
マイクロプロセツサがＷ（書込）動作及びＢ／32
条件を設定すれば、出力３５０ａ中の最下部の線
Ｂ／32Wが能動化される。

出力３５０ａは、ケーブル３５１及び３５２を
介して、第６ａ図及び第６ｂ図の他の論理回路へ
延長される。同じ出力は、ケーブル３５３及び３
５４を介して第６ｃ図の論理回路へ延長される。
また同じ出力は、ケーブル３５１、３５３、３５
５を介して第６ｄ図の論理回路へ延長される。制
御回路３４１―３４４の論理エレメントに対する
マイクロプロセツサ直接制御接続線（mp1―
mp27）は、線３１６を介して制御回路３４１―
３４４へ連結される。これらの接続線は、マイク
ロプロセツサ制御メモリのデコードされた出力機
能を表わす。

ここで第６ａ図において、CSBとアダプタとの
間にある初期接続インターフエイス３６０を参照
すると、サイクル・スチール・データ・レジスタ
３０５（第５図）の高及び低バイト部分の占拠状
態を示す線３１０及び３１１は、ANDゲート３
６２及び３６３へ延長される。ANDゲート３６
２及び３６３は、レジスタ３０５の高及び低部分
をクリアするため、線３１４及び３１５上に出力
を発生する。これらのゲートは、高及び低バイト
部分のフル状態を示す線３１０及び３１１上の信
号によつて準備され、入力線３６４及び３６５上
に能動信号が現われる時動作する。線３６４及び
３６５は、CSBからレジスタ１４０及び１４１、
又は１４３及び１４４（第４図）へデータ・ワー
ドがゲートされることに関連している論理条件に
従つて、ORゲート３６６及び３６７を通して能
動化される。ORゲート３６６によつて発生され
た能動信号はアダプタ高バイト・ロード信号であ
り、ORゲート３６７によつて発生された能動信
号はアダプタ低バイト・ロード信号である。これ
らの能動信号を発生する論理回路３６８は後に説
明する。

線３１０及び３１１は、制御回路３４２のOR
ゲート３７２（第６ｃ図）へ延長される（線３７
０及び３７１）。更に線３１０及び３１１は論理
回路３７６（第６ｂ図）へ延長される（線３７４
及び３７５）。論理回路３７６は、線３７７及び
３７８上にレジスタ３０５上にフル又は空の条件
を表示し、また線３７９及び３８０上にレジスタ
３０５の低及び高部分の空の条件を表示する。更
に線３７７―３８０は、第６ｃ図の制御回路３４
２の論理エレメント部分へ延長される。

第６ａ図のラツチ４００及び４０１は、論理回
路４０２及び４０３と共同して、トラブル又は単
一ビツト２進カウンタとして動作する。これらの
ラツチは、Ｕ／８及びＢ／32モードにおける部分
転送動作と関連して状態を変える（トグルされ
る）。ラツチ４００及び４０１は、フアネル・デ
ータ通路回路の部分に関して、高ポインタ及び低
ポインタとして使用されるＱ及びの出力を有す
る。各ラツチの出力は、各ラツチのＤ入力へフ
イードバツクされる。従つて、ラツチのCK入力
にパルスが与えられる度に、ラツチ状態が反転さ
れ、Ｑ及び出力の状態が反転される。

８ビツト単方向書込動作の間、論理回路４０２
は、制御回路３４４（第６ｄ図）によつて制御さ
れるポート０初期接続完了（０完了）信号の能動
化に従つて、「フアネル・バイト・ポインタ」ラ
ツチ４００を、その高及び低状態（FBP高及び
FBP低）へ交互にトリガする。０完了信号は、線
４０４を介して論理回路４０２へ印加される。単
方向８ビツト読取動作が実行されている時、ラツ
チ４００は、ポート１初期接続完了（１完了）信
号が線４０５を介して制御回路３４４から受取ら
れる時、高及び低状態を切換える。従つて、８ビ
ツト書込動作の間にポート１５０（第４図）で完
了されるバイト転送について、ラツチ４００の状
態は反転される。それによつて、ラツチ４００
は、レジスタ１４０及び１４１（第４図）からポ
ート１５０へのバイト転送と関連して、奇／偶バ
イト・カウンタとして効果的に動作する。同様
に、８ビツト読取動作の間、反対方向に転送され
る各バイトについて（周辺装置からポート１５２
へ）、ラツチ４００の状態が反転され、ラツチ４
００は、ポート１５２からレジスタ１４３及び１
４４（第４図）へのバイト転送に関して、奇／偶
バイト・カウンタとして動作する。

同様に、ラツチ４０１は、32ビツト双方向モー
ド・トランザクシヨンに関し、ワード（16ビツ
ト）転送のための奇／偶カウンタとして動作す
る。その出力は、フアネル・ワード・ポインタ
「高」及び「低」表示信号（FWP高及びFWP
低）である。ワードが「０」ポート群又は「１」
ポート群インターフエイスを横切つて転送される
度に、OR回路４０８（第６ａ図）の出力で発生
された信号が線４０９を介して論理回路４０３へ
印加され、ラツチ４０１はその状態を反転させら
れる。32ビツトの各トランザクシヨンにおいて、
32ビツト並列項目のワード部分がインターフエイ
スに与えられる度に、別個の０完了信号及び１完
了信号が戻される。従つて、ラツチ４０１はそれ
ぞれの32ビツト転送について２回トグルされる。
１回は、０ポート・ワード部分がレジスタ１４０
及び１４１にラツチされる時であり、（書込み又
は読取りトランザクシヨンのいずれかについ
て）、もう１回は、１ポート・ワード部分がラツ
チ１４３及び１４４を通される時である（読取り
又は書込みのいずれかについて）。ラツチ４００
及び４０１の出力は、制御回路３４２（初期接続
能動論理回路）（第６ｃ図）、制御回路３４１
（CSB初期接続インターフエイス論理回路）、及び
制御回路３４３（データ通路ゲーテイング論理回
路）を制御するために使用される。

制御回路３４１（第６ａ図）は、線３１２及び
３１３の能動化に関連したOR回路４２０及び４
２１，OR回路４２０及び４２１の能動化を制御
する４個のAND回路より成る群４２３、AND回
路群４２３の上から３番目のAND回路を準備す
るOR回路４２４を含む。OR回路４２０がAND
回路群４２３の上から３つのAND回路の１つに
よつて条件ずけられると、それは線３１２を能動
化する。これが生じるのは、読取動作が32ビツ
ト・フオーマツトで実行されており、かつ完了表
示信号がポート０又は１に関して与えられた時、
又は８ビツト読取動作が実行されており、かつラ
ツチ４００がFBP高状態へセツトされ、かつ完了
表示信号がポート１に関して到着した時、又は16
ビツト読取動作が実行されており、かつ完了表示
信号がポート１に関して到着した時である。OR
回路４２１は、線３１３を能動化するため、
AND回路群４２３の最上部のAND回路及び下方
のAND回路の２つによつて条件ずけられる。そ
れは、16ビツト読取動作が実行されており、１完
了信号が与えられる時、又は８ビツト読取動作が
実行されており、ラツチ４００が低状態へトグル
され、かつ１完了信号が与えられた時である。従
つて、線３１２及び３１３が能動化されるのは、
データの１ワード（16ビツト）が読取動作の間に
装置ポート・インターフエイスからCSBへ転送さ
れる時である。32ビツト群の２つのワード部分
が、それぞれ第４図に示される０及び１ポート・
レジスタを通される時、線３１２及び３１３は32
ビツト読取動作の各々の間に２回動作させられ
る。

制御回路３４２（第６ｃ図）はOR回路４３
０、３つのAND回路を含むAND回路群４３１、
AND回路とOR回路の群４３２を含む。これらの
回路は線４３３を介して０ポート初期接続回路
（第６ｄ図）を条件ずける。更に制御回路３４２
は、線４３７を介して１ポート初期接続回路を能
動化するOR回路４３４、AND回路の群４３５、
論理回路４３６を含む。能動パルスが線４３３上
に現われる時（第６ｃ図）、ラツチ４３８がセツ
トされる（第６ｄ図）。能動パルスが線４３７上
に現われる時、第６ｄ図のラツチ４３９がセツト
される。回路４３０―４３２は、次の条件の１つ
が生じた時、ラツチ４３８をセツトする。それ
は、高ワード・ポインタ条件がラツチ４０１でセ
ツトされ（FWP高）、かつCSDRが空であり、か
つ32ビツト読取動作が実行されている時、又は、
CSDRがフルであり、32ビツト書込動作が実行さ
れている時、又はCSDRのいずれかのバイト部分
がフルである間（OR回路３７２によつて示され
る）、８ビツト書込動作が実行されている時、又
は16ビツト書込動作が実行されており、かつ
CSDRがフルである時である。

回路４３４―４３６は、次の条件の１つが満足
させられた時、線４３７を介してポート１初期接
続回路を能動化する。(a)ラツチ４０１が低状態へ
セツトされ、かつ32ビツト読取動作が実行されて
いる間にCSDRが空になるか、32ビツト書込動作
が実行されている間にCSDRがフルになつた時。
(b)８ビツト読取動作が実行されている間にCSDR
のいずれかのバイト部分が空になつた時。(c)16ビ
ツト読取部分が実行されている間にCSDRが空に
なつた時。(d)16ビツト書込動作が双方向モードで
実行されている間にCSDRがフルになつた時。

前述したように、０及び１ポート能動機能は、
ラツチ４３８及び４３９をセツトする（第６ｄ
図）。これらのラツチは、次のようにして、周辺
装置と初期接続信号を交換するため、制御回路３
４４を準備する。ラツチ４３８のセツトはAND
回路４５０を準備する。装置リクエスト信号が、
ポート０に関連したリクエスト線４５１上で上昇
した時、ラツチ４５２は、その出力がAND回
路４５０を能動化する状態へセツトされる。これ
によつて、ラツチ４５３は、そのＱ出力がアクチ
ブになる状態へセツトされる。その後暫くして、
ラツチ４５３及び４５４へのローカル・クロツク
入力によつて決定されたところに従い、ラツチ４
５４は、その出力がアクチブになる状態へ条件
ずけられる。これは０完了線４５５をアクチブに
する。この線は、OR回路４０８及び第６ａ図に
示される他の論理回路を通してフイードバツクさ
れ、CSBインターフエイスにおける関連した初期
接続回路及び関連した「フアネル・バイト及びワ
ード・ポインタ・トグル動作」に影響を与える。
同時に、０完了線はラツチ４３８をクリアし、
AND回路４５０の条件ずけを解いて、ラツチ４
５３及び４５４の状態が変化することを防止す
る。

同様に、ラツチ４３９がセツトされ、かつ通路
４６０，４６１を通して１装置リクエスト信号が
与えられると、ラツチ４６２に能動状態が生じ
る。これはAND回路４６３、ラツチ４６４及び
４６５を順次に動作させ、線４６６上に調時され
た肯定応答パルスを発生し、かつ通路467、468を
通して１完了信号を発生する。この信号は、第６
ａ図の制御回路３４１及び「バイト及びワード・
トグル機能回路」へフイード・バツクされる。

制御回路３４４の特徴は、32ビツト転送動作に
おいて、０肯定応答機能を１リクエスト機能と結
合するため、スイツチ４８０が能動化されること
である。０及び１ポート能動機能は、時間的に相
互に接近して実行され、32ビツト並列転送が早期
に完了するとともに、関連した０及び１完了機能
が早期に解放されることが可能になる。この動作
モードにおいて、周辺装置は０装置リクエスト信
号のみを与え、線４６６を介して１肯定応答信号
のみを受取る。そして、０肯定応答線４８１及び
１装置リクエスト線４６０は、装置ポート・イン
ターフエイスから効果的に切離される。

他の特徴は、配列指標モードにおいて、スイツ
チ４８２は１肯定応答信号を線４８３へ転送し、
同時にスイツチ４８４は０装置リクエスト線４５
１とラツチ４５２への論理入力との間の通路を中
断することである。従つて、配列指標動作の間に
１肯定応答信号が現われる度に、０装置リクエス
ト信号が自動的に上昇させられ、それによつて配
列アドレス転送のための０ポート初期接続回路が
能動化される。線４８３の延長線４８５はマイク
ロプロセツサにアクセスすることができ、ポート
０に関連したデータ通路（レジスタ１４０、１４
１を含む）を通して配列アドレスが転送されるこ
とを、マイクロプロセツサへリクエストする。こ
のようにして、16ビツト双方向モードにおいて、
周辺装置との間の情報転送が、レジスタ１４３及
び１４４（第４図）を含む１ポート回路を通して
実行されることと並列に、配列アドレスがポート
０から周辺装置へ与えられる。

更に第３図に示される制御回路の特徴は、マイ
クロプロセツサ２８から第６ｂ図、第６ｃ図、第
６ｄ図のケーブル３１６を介して送られるデコー
ドされたマイクロプログラム制御信号mp1―
mp27が、マイクロプロセツサが全てのアダプタ
動作の上でステツプ・バイ・ステツプの直接制御
を実行し、それによつて周辺装置とマイクロプロ
セツサ又はCSBとの間で直接にデータ転送を制御
するように、第６ｂ図乃至第６ｄ図の制御回路へ
印加されることである。制御信号mp1―mp4は第
６ａ図のバイト・ポインタ・ラツチ４００及びワ
ード・ポインタ・ラツチ４０１の状態を制御す
る。mp5及びmp6は、マイクロプロセツサを能動
化してポート初期接続能動機能を制御させるた
め、第６ｃ図のOR回路４３０及び４３４へ印加
される。mp7からmp20までは、第４図のデータ
通路を直接に制御するため、制御回路３４３中の
ORゲートを介して動作する。mp21からmp27ま
では、第６ｄ図の制御回路３４４を条件ずけ、マ
イクロプロセツサが０及び１ポートのいずれか又
は双方のポート初期接続機能を直接に制御するこ
とができるようにする。

かくて、マイクロプロセツサ及び自律制御回路
３４０は、０及び１ポートに関してデータ転送を
実行するため、相互に独立して動作することがで
きる。マイクロプロセツサは、ポート０に関し
て、配列指標動作において配列アドレス機能を実
行することができ、その間、自律制御回路は、ポ
ート１とCSBとの間でＢ／16モードのデータ転送
を制御しつつある。更に、プログラム可能オフラ
イン・モードにおいて、マイクロプロセツサは、
時間的にインタリーブされた単方向16ビツト動作
を設定しかつ実行するためポート０又はポート１
のいずれかに関して動作することができる（ポー
ト０を介する書込み、ポート１を介する読取
り）。

第７図は、ポート０を介して８ビツト単方向書
込動作を自律モードで実行するための、第６ａ図
乃至第６ｄ図に示される制御回路、及び第３図及
び第４図に示されるシステムの全体的動作を示
す。ブロツク５５０はCSB、周辺装置、及びアダ
プタの準備を示す。ブロツク５５１は、サイク
ル・スチール・データ・レジスタがフルである
時、CSBが第６ａ図の線３１０及び３１１を介し
てフル表示を与えることを示す。ブロツク５５２
及び５５３は、高バイトの条件で、アダプタは、
データ・バイトをCSDRの高バイト部分からポー
ト１５０へレジスタ１４０を介してゲートし、か
つ高バイト・クリア信号をCSBへ与えることを示
す。ブロツク５５４は、この時点におけるアダプ
タがその０ポート初期接続回路を能動化すること
を示す。ブロツク５５５及び５５６は、０装置リ
クエスト信号が到着した時、アダプタはデータ・
バイトを周辺装置へ送り（ポート１５０から与え
られる）、かつその０完了信号及び低バイト・ポ
インタ信号を能動化することを示す。

低バイト・ポインタ信号は、CSDRの低バイト
部分に含まれるデータ・バイトがレジスタ１４１
及び１４０を通つてポート１５０へ送られるよう
にする。ブロツク５５７は、次の０装置リクエス
ト信号が到着した時、第２のデータ・バイトが周
辺装置へ送られることを示す。この第２のデー
タ・バイトが送られると、アダプタはその０完了
信号及び高バイト・ポインタ信号をセツトする。
ブロツク５５８で、動作の完了状態がテストさ
れ、動作は完了するか、又はブロツク５５１から
５５７までの転送動作が反復される。この完了の
テストは、マイクロプロセツサ又はアダプタの制
御論理回路によつて実行されてよい。

CSBは、その転送動作が完了した時、「バイ
ト・カウント＝０」信号を発生し、それをマイク
ロプロセツサへ与える。次にマイクロプロセツサ
は、その直接制御信号を介してアダプタ動作を制
御し、動作を終了させてよい。代替方法として、
アダプタは、CSBの「バイト・カウント＝０」信
号を受取る接続線、及びその信号に応答して、ア
ダプタが最後のバイト転送を実行した時、マイク
ロプロセツサへ終了条件を知らせる論理回路を設
けられてもよい。

いずれの方法であつても、マイクロプロセツサ
は動作を終了させる責任を有し、装置状況信号を
ホスト・システムへ与える。マイクロプロセツサ
は、アダプタ制御回路を直接に動作させることに
よつて装置状況データを獲得するか、又はアダプ
タ制御回路を部分的に直接動作させるとともに１
部は自律的に動作させて、装置インターフエイス
からホスト記憶装置へアダプタ及びCSBを介して
状況データを動かしてもよい。

第８図は、前述した配列指標方式を使用する
Ｂ／16モードで実行される高速読取動作を示す。
ブロツク５８０は、この動作様式のため、ポート
１における肯定応答初期接続回路がポート０のリ
クエスト初期接続線へ連結されることを示す（第
６ｄ図のスイツチ４８２及び線４８３を参照のこ
と）。ブロツク５８１で示されるように、ホスト
及びマイクロプロセツサは協調してCSB、周辺装
置、及びアダプタを準備して、周辺装置に含まれ
るメモリとホスト・システムに含まれるメモリと
の間で、アダプタのポート１を介して、かつＢ／
16モードの自律的ロード動作により、所定のデー
タ配列（順序付けられた配列構造へ並べられた任
意数のバイトを含む）を転送する。ブロツク５８
２で示されるように、そのような準備作業の間
に、マイクロプロセツサは、周辺装置へ最初の配
列アドレス値を与え、その値を増加させ、かつ増
加された値を記憶する。

ブロツク５８３で示されるように、周辺装置
は、最初の配列アドレスによつて限定された配列
位置からポート１へデータを与えるとともに、１
装置リクエスト信号を送る。ブロツク５８４は、
CSDRが空である時、自律アダプタ制御回路が条
件ずけられ、装置データがレジスタ１４３、１４
２及び１４４、１４５を介してロードされ、かつ
１肯定応答信号が与えられることを示す。次い
で、CSBは、CSDRからホストのメモリへデータ
を独立的に与える。

自律制御回路によつて発生された１肯定応答信
号は、マイクロプロセツサに対して０装置リクエ
スト信号として現われる（ブロツク５８０を参
照）。これは、マイクロプロセツサをして、転送
動作の終了を検査させる（ブロツク５８５）。も
し動作が完了していれば（即ち、配列の全体が転
送されていれば）、マイクロプロセツサは、前述
したようにして、動作を終らせる。もしデータ転
送動作が完了していなければ、マイクロプロセツ
サはアダプタのポート０制御回路を直接に制御し
て、更新された配列アドレス値を周辺装置へ転送
するとともに、０肯定応答信号を送る（ブロツク
５８６）。

次にマイクロプロセツサは、配列アドレス値を
増加させ、その新しい値を記憶する。０完了信号
（第６ａ図、第６ｃ図の線４５５）と結合して上
昇された０肯定応答信号は、ラツチ438（第６ｄ
図）をクリアする。

アダプタの自律制御回路、周辺装置、及びマイ
クロプロセツサは、動作が完了するか、又は異常
条件のために動作が未熟のまま終了するまで、動
作シーケンス５８３―５８５を反復する。

第９図乃至第１４図は、これまで説明した各種
のデータ転送動作を支援するための、装置ポー
ト・インターフエイスにおける初期接続構成を示
す。第９図は、単方向モードの書込及び読取動
作、及び関連した０及び１ポート初期接続信号が
全く別個に働いて、理論的に異つたデータ・スト
リームが０ポートで書込まれるとともに１ポート
で同時に読取られることを示す。もしそのような
動作がCSBに関して実行されるとすれば、個々の
転送は同時に実行され得ない。CSBは１時に１つ
のデータ・ワード転送トランザクシヨンしか処理
することができないからである。

第１０図は、32ビツト双方向モードの高速動作
の間に、０肯定応答線が１装置リクエスト線へ結
合され、それによつてCSB及びアダプタは32ビツ
ト・データのワード部分を２つの別個のトランザ
クシヨンとして転送し、その間、同じ32ビツトが
装置インターフエイスを単一の並列動作で通過す
ることを示す。

第１１図は、第８図に関して説明したように、
配列アドレシングに関連する16ビツト双方向モー
ド高速動作のための初期接続構成を示す。この構
成において、前述したように、０肯定応答機能が
１装置リクエスト機能と連結される。注意すべき
は、配列アドレシングを伴わない通常の16ビツト
双方向モード動作については、０ポート初期接続
線は１ポート初期接続線と連結されないことであ
る。従つて、データが１ポートを通過する時、０
ポートは遊びのままである。勿論、適当なマイク
ロプログラミングによつて、マイクロプロセツサ
は、マイクロプロセツサ・メモリと周辺装置との
間でデータを転送するため、０ポート制御回路を
動作させ、その間、16ビツト双方向モード動作が
１ポートを介して実行されるようにすることがで
きる。

第１２図は、制御回路１１８（第３図）に関連
する（又はそこに含まれる）内部タイマから０又
は１装置リクエスト線へ接続されるオプシヨンを
示す。このタイマは、アダプタが同期モード動作
のために適合化された装置と通信する時に、アダ
プタに関して同期モードで０又は１装置リクエス
ト機能を実行するために使用されてよい。

第１３図は、２つのアダプタを能動化して単一
の周辺装置に関して動作させ、単一の周辺装置と
１つ又は２つのホスト・システムとの間でデータ
を64ビツト並列モードで転送するため、１つのア
ダプタの１肯定応答線と、他のアダプタの０肯定
応答線とを接続する方法を示す。

第１４図は、32ビツト双方向モード動作を実行
するため、２つのアダプタがどのようにそれらの
初期接続回路を連結されるかを示す。各アダプタ
は、順序ずけられた関連性を有する２つのデータ
配列に関して、16ビツト双方向動作を実行する。
このモードにおいて、第１のアダプタと周辺装置
（又はマルチプレクサ装置）との間を転送される
データと、第２のアダプタと周辺装置（又はマル
チプレクサ装置）との間を転送されるデータとの
間で、順序ずけられた対応関係を維持するため、
配列指標動作が第１のアダプタによつて実行さ
れ、配列アドレスが第２のアダプタの０ポート・
データ通路へ送られる。

当業者は、本発明によつて動作可能な他の構成
を容易に考えることができよう。更に、当業者
は、アダプタを能動化して、16又は32ビツト・バ
ス能力を有するホスト・システムと容易に通信さ
せるため、本発明の概念を延長してホスト又は
CSBインターフエイスで多様なビツト並列フオー
マツトの選択をなし得ることが明らかである。こ
れを達成する１つの方法は、第４図に示されるよ
うな２つのレジスタ群を、それらのインターフエ
イスを相互に接続することによつて背中合せに配
列することである。この場合、１つのアダプタの
ポート・インターフエイスはホスト・システムへ
接続され、他のアダプタのポート・インターフエ
イスは周辺装置へ接続される。

【図面の簡単な説明】

第１図はホスト・プロセツサに関して可変長デ
ータの高速転送を実行するため、マイクロプロセ
ツサ及びサイクル・スチール・バス回路を含む先
行技術のＩ／Ｏ制御装置を示し、第２図は多様な
通信構成及びビツト並列形式で周辺装置との間で
データを交換するために編成可能なＩ／Ｏ制御装
置、本発明に従う自律的に制御される周辺インタ
ーフエイス・アダプタ機構、及び先行技術のマイ
クロプロセツサ及びサイクル・スチール・バスを
示し、第３図は関連した装置インターフエイス、
マイクロプロセツサ、及びサイクル・スチール・
バス回路ポートに対する接続の詳細を示す本発明
の周辺インターフエイス・アダプタ機構を示し、
第４図は周辺インターフエイス・ポート及びマイ
クロプロセツサ及び／又はサイクル・スチール・
バスの間で種々のビツト並列フオーマツトのデー
タを転送するため本発明のアダプタ機構に設けら
れたレジスタ及び転送ゲート回路を示し、第５
図、第６ａ図、第６ｂ図、第６ｃ図、第６ｄ図、
第７図、第８図は第４図に示される制御回路の詳
細及び例示的動作シーケンスを示し、第６図は第
６ａ図、第６ｂ図、第６ｃ図、第６ｄ図の配置関
係を示し、第９図、第１０図、第１１図、第１２
図、第１３図、第１４図は本発明に従うアダプタ
機構及びその１部を形成する初期接続制御回路の
各種の構成を示す。９……サイクル・スチール・バス（CSB）、９
ａ……CSB制御回路、１２……制御線、１８……
周辺インターフエイス・アダプタ、１８ａ……ア
ダプタ制御回路、２０……周辺インターフエイ
ス・バス、２１……データ・バス、２２，２２
ａ，２３……制御バス、２８……マイクロプロセ
ツサ。

Claims

【特許請求の範囲】１ホスト・プロセツサと少なくとも１つの周辺
装置との間のデータ転送を行うための入出力制御
装置において、 (a) 各々リクエスト線および肯定応答線の対を具
備し、上記ホスト・プロセツサと上記少なくと
も１つの周辺装置との間のデータ転送を行う第
１および第２のデータ転送手段と、 (b) 該第１および第２のデータ転送手段によるデ
ータ転送を各々単独で行わせるかまたは協働で
行わせるかを指定するモード信号を供給する手
段と、 (c) 上記モード信号が単独転送を指定する場合に
は該第１および第２のデータ転送手段に各々の
リクエスト線および肯定応答線の対を別々に使
用させ、上記モード信号が協働転送を指定する
場合には一方のデータ転送手段の肯定応答線を
他方のデータ転送手段のリクエスト線に接続せ
しめるモード制御手段と、より成ることを特徴とするインターフエイス・
アダプタ。