JPH0235524A - バスコンパチブルプログラマブルシーケンサ - Google Patents

バスコンパチブルプログラマブルシーケンサ

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JPH0235524A
JPH0235524A JP1061970A JP6197089A JPH0235524A JP H0235524 A JPH0235524 A JP H0235524A JP 1061970 A JP1061970 A JP 1061970A JP 6197089 A JP6197089 A JP 6197089A JP H0235524 A JPH0235524 A JP H0235524A
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programmable sequencer
sequencer
bus
bit
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JP1061970A
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Bernard J New
バーナード・ジェイ・ニュー
Philip Freidin
フィリップ・フライディン
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Original Assignee
Advanced Micro Devices Inc
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は、−膜内には、シーケンサあるいは状態機械
として知られるデジタル制御装置に関し、より詳細には
、外部マイクロプロセッサへのオンチップインタフェー
スを有る、シングルチッププログラマブルデジタルシー
ケンサに関る、。
発明の背景 条件コードだけによって自動的に動作してプログラムの
流れを制御る、シーケンサは技術上周知ｄ　　Ｍｉｃｒ
ｏ　　Ｄｅｖｉｃｅｓ、Ｉｎｃ）によって集積回路とし
て製造され、Ａｍ２９ＰＬ１４１と示される。この集積
回路は「制御プログラム」をストアる、ことのできるオ
ンチップリードオンリメモリを有る、。Ａｍ２９ＰＬ１
４１を進歩させたものは関連の同時係属中の米国特許出
願「フレキシブルＩ１０を伴うプログラマブル、拡張可
能制御装置Ｊ　　（”Ｐｒｏｇｒａｍｍａｂｌｅ、Ｅｘ
ｐａｎｄａｂｌｅ　　Ｃｏｎｔｒｏｌｌｅｒ　　Ｗｉｔ
ｈ　　Ｆｌｅｘｉｂｌｅ　　Ｉ１０’）において説明さ
れており、そのような説明は引用によりここに援用され
る。この発明の１つの局面において、その進歩は、ラン
ダムアクセスメモリ（ＲＡＭ）型式のオンチップメモリ
の提供を含む。ＲＡＭは、シーケンサに対る、制御プロ
グラムを形成る、マイクロ命令をストアる、ために用い
られる。このシーケンサにおいては、制御プログラムは
力学的に変更されることができ、シーケンサに対る、い
くらかの外部制御を与える。
理想的には、そのシーケンサは、マイクロプロセッサに
よって様々な状態条件が監視され得るように、外部マイ
クロプロセッサに対してアクセス可能であるべきである
。その場合には、シーケンサ内部のこれらの状態条件と
同様に、マイクロプロセッサによって感知されるシーケ
ンサ外部の条件にも基づいて、制御プログラムの変更が
力学的になされ得る。
好ましくはシーケンサを収納る、集積回路と一体である
インタフェースは、共通に使用される多くのマイクロプ
ロセッサの１つがその集積回路に接続されることを可能
にる、べきである。
発明の要約 多くの共通のマイクロプロセッサと互換性のある双方向
バスを有る、シングルチップシーケンサが提供される。
バスは、シーケンサを収納る、チップの１組のビン上で
終端となる。標準信号がチップのピンに与えられ、マイ
クロプロセッサによる、シーケンサの様々な要素への情
報の読取りと書込みを可能にる、。これらの要素の中に
１よ、シーケンサに対る、、１つまたは２つ以上の制御
プログラムを含む書込可能制御記憶装置（ＷＯ３）があ
る。
他のものに加えて、様々なレジスタ、スタック、プログ
ラムカウンタ、ＷＯ２のために使用されるパイプライン
レジスタ、およびいくつかのユーザレジスタの状態が、
マイクロプロセッサによってアクセスされ得る。
この発明のシングルチップバスコンパチブルシーケンサ
は、外部制御記憶装置または他のサポート回路を必要と
しない。マイクロプロセッサは、論理回路をほとんどま
たは全く必要とせずにチップに接続され得る。この発明
の１つの局面において、シーケンサは次の２つのモード
のいずれかで動作る、。１つのモードはマイクロプロセ
ッサによる読取りと書込みために読取ストローブと書込
ストローブを用い、その場合インテル・コーポレーショ
ン（Ｉｎｔｅｌ　　Ｃｏｒｐｏｒａｔｉｏｎ）によって
製造されたマイクロプロセッサと互換性がある。第２の
モードにおいては、シーケンサはデータストローブを用
い、バス上の転送の方向は読取／書込入力信号によって
設定される。このモードにおいては、シーケンサはモト
ローラ・コーポレーション（Ｍｏｔｏｒｏｌａ　　Ｃｏ
ｒｐｏｒａｔｉｏｎ）によって製造されたマイクロプロ
セッサと互換性がある。シーケンサはどちらの型式のマ
イクロプロセッサがそこに接続されているかを検出る、
ためのメカニズムを提供し、その特定のマイクロプロセ
ッサとの互換性のためのモードを自動的に設定る、こと
ができる。
好ましい実施例の詳細な説明 第１図はマイクロプロセッサ８と、シーケンサ１０によ
って制御されるべき目的物９とに接続された、この発明
に従ったシーケンサ１０の典型的な適用を示す。
第１図に示されるライン上を伝導される信号は以下のよ
うに説明される。
Ｄ、−Ｄａは双方同データバス１２を形成し、これらは
マイクロプロセッサへの、およびそこがらのデータ転送
のためのアクティブハイ三状態双方向バスである。
Ｄ／〜Ａ［Ｄａｔａ／〜Ａｄｃｌｒｅｓｓｌ　１４はデ
ータ転送とアドレス転送との間の区別をる、ための入力
である。この信号ラインは、通信の制御を単純化る、た
めに、通常、ホストマイクロプロセッサバスの最下位ア
ドレスラインに接続される。
ＣＳ　［Ｃｈｉｐ　　５ｅｌｅｃｔ］　　１６は、アク
ティブロー人力であり、シーケンサ１０とホストマイク
ロプロセッサ間の転送の開始を可能にる、。
〜ＲＤ　［Ｒｅａｄ　（Ｍｏｄｅ　　Ｏ）］または、〜
ＤＳ　［Ｄａｔａ　　５ｔｒｏｂｅ　（Ｍｏｄｅ　　１
）］　１８は、（モード１の場合は第１の書込サイクル
の後に）、シーケンサ１０が設定されたモードに依存る
、。モード０においては、ライン１８に接続されたビン
は読取ストローブとして挙動し、それが受取られると、
読取アクセスが行なわれる。
モード１においては、ビンはデータストローブとして挙
動し、読取または書込アクセスはＲ／〜Ｗラインの状態
に依存して行なわれる。
〜ＷＲ［Ｗｒ　ｉ　ｔ　ｅ　（Ｍｏ　ｄ　ｅ　　Ｏ）　
）または、Ｒ／〜Ｗ［Ｒｅａｄ／Ｗｒｉｔｅ（Ｍｏｄｅ
　　１）］２０は、（モード１の場合は第１の書込サイ
クルの後に）シーケンサ１０が設定されたモードに依存
る、。モードＯにおいてはライン２ｏに接続されたビン
は書込ストローブとして挙動し、それが受取られると、
書込アクセスが行なわれる。モード１においてはビンは
読取／書込標識として挙動る、。
ＩＮＴ　［Ｉｎｔｅｒｒｕｐｔ］　２２は、アクティブ
ハイ出力であって、割込マスクレジスタのビットの１つ
または２つ以上がマスクを外され、かつ関連の状態ビッ
トがアクティブとなったときにホストマイクロプロセッ
サに割込みを与える。
Ｉ１０＋ｓ　　ｌ１００は、双方向人力／出力バス２４
であり、出力としては、パイプラインレジスタを経て内
部書込可能制御記憶装置（ＷＯ５）に接続される。これ
らのビンは出力不能化（ＯＤＩＳ）レジスタの内容を適
切に変化させることにより、登録された入力として個々
に再構成され得る。
〜ＯＥ　［０ｕｔｐｕｔ　　ｅｎａｂｌｅ］　２６は、
出力マスク（ＯＭＳＫ）レジスタによってマスクされな
いか、あるいは、ＯＤＸＳレジスタによって不能化され
た出力バスの関連ビットを可能化る、アクティブロー人
力である。
Ｔ７　−Ｔ　ｏ　　［Ｔｅ５ｔ　　　　Ｉｎｐｕｔｓ　
コ　２８は、シーケンサ１０内のマイクロプログラムの
流れを条件的に制御る、ために用いられる１組の８つの
テスト入力である。テストの極性は、マイクロコード内
の１ビツトによってプログラム可能である。
これらの入力は登録されている。
μｌＮＴ　［Ｍｉｃｒｏ−ｉｎｔｅｒｒｕｐｔ１３０は
ローからハイへのエツジトリガ入力であり、マイクロ割
込みルーチンが行なわれるべきであることを示す。マイ
クロコード内のＷＣＳビット４３は、制御（ＣＯＮＴＲ
ＯＬ）ルジスタビットト０と相関して、この割込みを可
能あるいは不能にる、。成る割込みが認められた後には
、この、現在の割込みの第１の命令が行なわれる後まで
、さらに他の割込みは認められない。もし、割込みが可
能となると、μＩＮＴの立上がり端縁から、割込ルーチ
ンの第１のサイクルまでに、最低１サイクル、最高２サ
イクルの同期待ち時間がある。
〜ＲＥＳＥＴ　（〜ＲＥＳ）３２は、シーケンサ１０の
リセットを引き起こすアクティブロー人力である。
ＣＬＫ　［Ｃ１ｏｃｋ］　３４は、バスインタフェース
制御ブロック３６を除くシーケンサ１０のすべての要素
に対して同期クロックを供給る、入力である。
第２図はこの発明に従うシーケンサ１０のブロック図で
ある。第２図に示されるシーケンサ１０は、好ましくは
単一モノリシック集積回路（チップ）として製作される
。チップの境界内の要素へのアクセスはチップの端子（
ビン）を経る。第２図の左側に示された、チップの境界
を横切る信号ラインは、ビンに接続されたラインに含ま
れている。第２図に示される信号ラインには、信号ライ
ンを通るスラッシュに隣接した番号が付けられている。
この番号は、その信号ラインを含む導体の数を示し、そ
れらはその数の信号が並列に伝導されることを可能にる
、。
バスインタフェース制御器３６は、もし割込み条件が起
こり、マスクを外されると、Ｄ／λ、ζ茗、π）（τ３
）、およびＷＲ（Ｒ／Ｗ）信号をホストマイクロプロセ
ッサから受取り、ＩＮＴ信号をそこへ発生る、。バスイ
ンタフェース制御器３６は、１組の制御ライン３８を経
てデータバス１２に接続される。インテル・コーポレー
ションあるいはモトローラ・コーポレーションのマイク
ロプロセッサそれぞれとのバス１２の互換性を可能にる
、、モードＯまたは１への自動的な機器構成を除いた、
あらゆる局面において、バスインタフェース制御器３６
の構造と動作は従来通りである。発明のこの局面は、関
連の同時係属中の米国特許出願「汎用マイクロプロセッ
サインタフェースＪ　　（’Ｕｎｉｖｅｒｓａｌ　　Ｍ
ｉｃｒｏｐｒ。
ｃｅｓｓｏｒ　　Ｉｎｔｅｒｆａｃｅ’）で説明されて
おり、その説明はここに引用により援用される。
その他の局面においてバスインタフェース制御器３６は
従来通りであり当業者には周知であるのでそれはここで
は説明されない。
レジスタファイル４０は、データバス１２を経てホスト
マイクロプロセッサにアクセス可能な様々なレジスタを
含む。レジスタファイル４０の説明は第２図と関連して
以下になされる。アドレスレジスタ４１は、レジスタフ
ァイル４０と相関して用いられ、同じく第２図と関連し
て説明される。
概念上は、レジスタファイル４０は、ホストマイクロプ
ロセッサによって、ファイルとして編成された１組のア
ドレス指定可能なレジスタとして見られる。しかしなが
ら、レジスタファイル４０は、シーケンサの１サイクル
の間に、シーケンサ１０が様々なレジスタの内容にアク
セスる、ことを可能とし、また、１を越えるレジスタの
内容の変更をそこに可能とる、ために実現される。
マスク論理４２、レジスタ４３、マルチプレクサ（ＭＵ
Ｘ）４４、および三状態バッファ４５以外の、第２図に
示され、参照数字の１１によって一般的に示される残余
の要素は関連の同時係属中の米国特許出願「フレキシブ
ルＩ１０を伴う、プログラマブル、拡張可能制御装置」
　（“Ｐｒｏｇｒａｍｍａｂｌｅ、Ｅｘｐａｎｄａｂｌ
ｅ　　Ｃ。
ｎｔｒｏｌｌｅｒ　　Ｗｉｔｈ　　Ｆｌｅｘｉｂｌｅ１
１０″）で説明されており、その説明はここでは引用に
より援用される。
その関連出願中の第１１図のブロック図に特に注意をひ
かれるが、これは、上記の説明以外は、第２図の数字の
１１によって明示された部分と、あらゆる重要な局面に
おいて同様である。マスク論理４２と三状態バッファ４
５は、端子ピン２４が、人力あるいは出力端子として動
作る、ことを可能とる、が、これは、ライン２６上のＯ
Ｅ倍信号、ＷＣ３５２にストアされたマイクロ命令によ
って決定される。シーケンサ１０のこの局面は、「柔軟
かつ再構成可能な端子ピンＪ（’ＦｌｅｘｊｂＪｅ、Ｒ
ｅｃｏｎｆｉｇｕｒａｂｌｅ　　Ｔｅｒｍｉｎａｌ　　
Ｐｉｎ’）と題された、関連の同時係属中の米国特許出
願で説明されており、その説明はここでは引用により援
用される。
レジスタファイル４０は、バス４５を経て、シーケンサ
１０の要素によってアクセス可能な４つのユーザレジス
タ（ＵＳＥＲＯ，ＵＳＥＲＩ、ＵＳＥＲ２，およびＵＳ
ＥＲ３）を含む。バス４６はレジスタファイル４０とＰ
ＣＭＵＸ４８の入力とを相互接続る、。バス５０は、書
込可能制御記憶装置（ＷＣＳ）アドレスを、レジスタフ
ァイル４０から、ＷＣ５５２と双方向マルチプレクサ（
ＭＵＸ）５４へ伝導る、。ＭＵＸ５４もまた、ＷＣ５５
２へ、また、ＷＣ５５２から、ＷＣＳデータを伝導る、
双方向バス５６によって、レジスタファイル４０に接続
される。
書込可能制御記憶装置・（ＷＣＳ）５２は、好ましくは
各々４５ビツトの２５６ワードとして配置される。それ
は、バスインタフェース制御ブロック３６を経て、マイ
クロプロセッサによってアクセスされ、これはマイクロ
コードの各ワードに対して６バイトを読取り、または書
込みる、。ＷＣ３５２の出力が（バイブラインレジスタ
５７を経て）パイプラインで送られ、ワードが命令形式
によって７つのフィールドに分けられる。
マイクロコードワードの１６ビツト（０−１５）は、三
状態バッファ４５を経て、シーケンサから信号ライン２
４上に出力される。上位バイトは、制御（ＣＯＮＴＲＯ
Ｌ）２レジスタのビット０を設定る、ことによって（Ｅ
ｎａｂｌｅ　　μＰＣ）、ＰＣ−ＭＵＸの出力によって
置換され、下位バイトは制ｇｒＪ（ＣＯＮＴＲＯＬ）２
レジスタのビット１を設定る、ことによって（または、
ＴＸＣ命令を行なうことによって）カウンタの下位８ビ
ツトと置換されることができる。さらに、すべての１６
出力ビツトは、ＴＸＵ命令を行なうことによってユーザ
レジスタのうちの１つの内容によって置換されることが
できる。最後に、ＯＤＩＳレジスタを適切に設定る、こ
とによって、これらの出力ビンのいずれも、入力ピンと
して、個々に再構成されることができる。
マイクロコードワードの１６ビツト（３１−１６）は、
分岐アドレスやユーザレジスタアドレスなどの色々な機
能のために使用されるデータフィールドを形成る、。こ
のフィールドの下位８ビツトはデータのために使用され
てもよく、一方、上位８ビツトはマスク値として用いら
れる。その代わりには、上位８ビツトがマスク値として
用いられ、一方、２つのＬＳＢがユーザレジスタセレク
トフィールドとして用いられ、他の６ビツトは用いられ
ない。もう１つの状態では、２つのＬＳＢはユーザレジ
スタ選択フィールドとして用いられ、一方、残余の１４
ビツトは用いられない。
マイクロコードワードの４ビツト（３５−３２）は、ラ
イン２８上の１６の起こり得るテスト入力の１つ、また
は、５ビツトレジスタ（５番目のビットはテストフィー
ルドを用いる命令における極性ビットである）選択フィ
ールドを選択る、。
マイクロコードの１つのビット（３６）はテストフィー
ルドと共に用いるためのテストの極性（真あるいは偽）
を選択る、。その代わりには、それは、テストフィール
ドの４ビツトと組合わされて、レジスタ選択フィールド
を構成る、。
マイクロコードワードの６ビツト（４２−３７）は、命
令を構成し、ＰＬＡブロック（５９）へ行き、シーケン
サの動作を制御る、信号にデコードされる。
マイクロコードワードの１つのビット（４３）は、設定
されたときにマイクロ割込みを可能にる、が、それは、
制御（ＣＯＮＴＲＯＬ）ルジスタのビット０によって無
効にされることができる。
これはユーザが、たとえば、通常は割込みを可能にる、
が、プログラム中の成る場所から呼出されたときにはそ
の割込みを可能にる、能力がブロックされるサブルーチ
ンを有る、ことを可能にる、。
マイクロコードワードの１つのビット（４４）は、ＷＣ
Ｓ　　ＯＥレジスタによってマスクされない、または、
ＯＤＩＳレジスタによって不能化された出力バッファの
関連のビットを可能化る、。
アドレスレジスタ４１は、Ｄ／〜Ａ信号がＬＯＷのとき
、マイクロプロセッサによってアクセスされるが、そう
でなければ、マイクロプロセッサは、レジスタファイル
４０内のデータレジスタに接続される。バス５８上をレ
ジスタファイル４０へ伝導されたアドレスレジスタ４１
の内容は、どのデータレジスタがマイクロプロセッサに
よってアクセスされるかを第１表に従って決定る、。
（以下余白） 第１表 ｏｏｏｏｏｏ。
００００’０１０ ＭＡＮ　　ＩＤ ＥＶ ＰＡＲＴ。
ＰＡＲＴ２ ＴＡＴＵＳ ＷＣＳ　　Ａ Ｃ３Ｄ Ｃｏｎｔｒｏｌ　　Ｉ Ｃｏｎｔｒｏｌ　　２ ０Ｅ　　ＭＳＫＬ ＷＣＳ　　ＯＥｎ ＴＡＴＵＳ Ｃ３Ａ Ｃ３Ｄ Ｃｏｎｔｒｏｌ　　Ｉ Ｃｏｎｔｒｏｌ　　２ ０Ｅ　　ＭＳＫＬ ＷＣＳ　　０ＥＨ １１，０００１０ ＵＳＥＲ３Ｈ μＰＣ ＳＴＣＫ　　ＰＴ ０８Ｌ Ｔｅ８．ｌ ０ＵＮＴＬ ＣＯＵＮＴ。
ＵＳＥＲ３Ｈ μＰＣ ３ＴＣＫ　　ＰＴ ０８Ｌ Ｔｅ３゜ ０ＵＮＴＬ ＣＯＵ　Ｎ　Ｔｅ１ ＢＲＫＰＯＩ　ＮＴ μＩＮＴ　　ＶＥＣＴ ＯＤＥ ＥＳＴ ＩＯＴＥＳＴＬ Ｉ　ＯＴ　Ｅ　Ｓ　ＴＨ ＢＲＫＰＯＩＮＴ μｌＮＴ　　ＶＥＣＴ ＯＤＥ ＥＳＴ １０ＴＥＳＴＬ １０ＴＥＳＴＮ ＰＩＰＥ＋　ｓ、、８ Ｐ　ｌＰＥ２　ｓ、、＋　５ ＰＩＰＥｓ　＋、、２６ ＰＩＰＥ３９−．３２ ＰＩＰＥ４７．．４０ ＰＩＰＥ＋　ｓ−− ＰＩＰＥ２．、。
ＰＩＰＥｉ＋、。
ＰＩＰＥ３９．。
ＰＩＰＥ、、、。
次に、第３図を参照る、と、レジスタファイル４０がブ
ロック図形式で示されてい、る。レジスタファイル４０
は４つのグループのレジスタからなり、それは、リード
オンリレジスタ（ＲＯＭ　　ＲＥＧＳ）６０、書込可能
制御記憶装置レジスタ（ＷＯ５ＲＥＧＳ）６２、シーケ
ンサインタフェースレジスタ６４、およびシーケンサ診
断レジスタ６６である。
ＲＯＭレジスタは、シーケンサについての情報をホスト
マイクロプロセッサに与える。
ＭＡＮ　　ＩＤ６８は製造業者の一致コードを含む。Ｒ
ＥＶ７０は修正番号を含む。ＲＡＲＴ７２．７４は装置
部品番号を含む。
状態レジスタ７６はホストプロセッサへの割込みのソー
スとして働き、ホストが割込みの原因を設定る、こと、
または、シーケンサ１０の状態をポーリングる、ことを
可能にる、。このレジスタ内のビットの各々は、もしＩ
ｎｔＭａｓｋレジスタ内のそれらに対応る、マスクビッ
トがクリアされると、それらが、設定されたときに、ホ
ストに対る、割込みを発生できる。状態レジスタは厳密
にはＲＯＭロケーションではないがそれはこのグループ
に含まれる、なぜなら、それは、ホストプロセッサによ
って設定可能ではないからである。
代わりに、状態レジスタに「１」を書込むことは、適切
なビットをクリアる、働きをる、。たとえば、もし、０
０００　０００１が状態レジスタに書込まれると、ＩＯ
フラグ（または割込み）がクリアされ、すべての他のビ
ットは変化されない。状態レジスタ７６は、次のように
定義される７つのビットを含む。
ＨＡＬＴビットはシーケンサが停止命令を行なったこと
を示す。シーケンサが、モードレジスタ内のＨａｌｔビ
ットを通してホストマイクロプロセッサによって停止さ
れるときそれは設定されない。
ＢＲＥＡＫビットは、シーケンサが区切り点に達したこ
とを示す。
Ａ　　ＦＵＬＬビットは、シーケンサスタックがその中
に２８またはそれ以上の人力を持つということ、および
、起こり得るスタック溢れを避けるために何らかの処置
がとられる必要があるということを示す。
ＳＥＱ　　ＬＤビットはシーケンサが、ユーザレジスタ
の１つがロードされることを引き起こしたことを示す。
ＳＥＱ　　ＩＮＴビットは、ＩＮＴ命令が、シーケンサ
によって行なわれたことを示す。
μＩＮＴビットは、マイクロ割込みラインが主張（ａｓ
ｓｅｒｔ）されたことを示し、ＩＯビットは選択された
テスト入力が主張されたことを示す。この選択はＴｅ５
ｔ　　Ｓｅｌレジスタのビット０ないし２によってなさ
れ、その極性はＴｅ５ｔ　　Ｓｅｌレジスタのビット７
によって選択される。
書込可能制御記憶装置レジスタ６２のグループのレジス
タは、それによってホストマイクロプロセッサが書込可
能制御記憶装置５２にアクセスし、その内容を制御る、
ことができる手段である。これらすべてのレジスタは、
マイクロプロセッサによって、読取りおよび書込みされ
得る。
ＷＣＳアドレス（ＷＯ２Ａ）レジスタ７８は、ＷＣ３５
２中のマイクロワードのアドレスを保持る、。ＷＯ２の
フルワードを読取りまたは書込みる、ために、ホストマ
イクロプロセッサは６バイトのデータを読取りまたは書
込みしなければならない。６バイトのデータが読取りま
たは書込みされたとき、ＷＯ２Ａレジスタは自動的に増
分される。この動作は３ビツトカウンタ（図示せず）に
よって達成されるが、この３ビツトカウンタはＷＣＳア
ドレスレジスタ７８への書込みによってクリアされ、そ
の後、モジュール６態様でカウントし、バイトをＷＣＳ
ワード中の適切な位置に多重化る、（下位バイトは読取
りまたは書込みされた第１のバイトである）。１ブロツ
クのデータを送るために、ホストマイクロプロセッサは
、ＷＣＳアドレスレジスタ７８へ書込むことによってベ
ースアドレスを準備し、それから、６バイトの倍数マイ
クロコードワードをＷＣＳデータレジスタ８０へ送る。
ＷＯ３Ｄａ　ｔ　ａ　（ＷＯ３Ｄ）−レジスタ８０は、
ホストマイクロプロセッサが、ＷＣ５５２を書込みまた
は読取りる、ための手段である。
テストグループ１　（ＴＥＳＴＧ　　１）レジスタ８２
およびテストグループ２　（ＴＥＳＴＧ　　２）レジス
タ８４は、ＴＥＳＴ信号２８または内部信号のどれがＴ
ＥＳＴ　　ＭＵＸによって選択され、特定のマイクロ命
令によってテストされるかを示すビットパターンを含む
。
Ｃ０ＮＴＲ０Ｌルジスタ８６は、マイクロ割込み可能化
ビット（μＩＥＮ、　　ビット０）を保持る、。このビ
ットは、下に示すように、ＷＯ２のビット４２と関連し
て動作る、。
制？；ｎ（ＣＯＴＲＯＬ）レジスタビットＣｏｎｔｒｏ
ｌｌ　　　ＷＯ３結果： μＩＥＮ　　　　　　μＩＥＮ　　　　　割込みは：（
ビット０）　　　　　（ビット４２）０　　　　　無視 １　　　　　受取 Ｘ　　　　　無視 ＥＱビットもまた、Ｃ０ＮＴＲ０ＬＩレジスタに含まれ
、これは、ＥＱフラグの状態が、割込みの際にセーブさ
れリストアされることを可能とる、。
このビットは、現在の状態を得るために読取られ、それ
をリストアる、ために所望のごとく設定またはクリアさ
れ得る。
Ｃ０ＮＴＲ０Ｌ２レジスタ８８は、以下を含むすなわち ビットＯ（ＥＮ　　μＰＣ）、これは設定された際、入
力／出力ライン２４の上位バイト上に８ビツト値のマイ
クロコードアドレスを置く。
ビット１　（ＥＮ　　ＴＸＣ）、これは設定された際、
出力ラインの下位バイト上に、カウンタレジスタ（ＣＲ
Ｅ　Ｇ）の下位バイトを置く。
ビット２　（ＢＲＫ　　Ｍａｔｃｈ　　Ｒｅｐｏｒｔｂ
ｉｔ）、これは設定された際、割込みビンが区切点（ｂ
　ｒ　ｅ　ａ　ｋ）一致論理状態を出力る、ことを引き
起こし、そのため、区切り点一致が起こると、命令の持
続期間中、ハイに駆動される。シーケンサは停止る、こ
となく実行し続ける。これは、オシロスコープループ形
式診断の場合にそうであるように、区切り点の発生の際
、トリがか所望され、しかし、シーケンサは停止される
べきではないときに、有用である。このビットがオンの
とき、モードレジスタ内のＥＮ　　ＩＮＴが「０」に設
定されたかのように、割込みのすべての正常なソースは
ブロックされる。モードレジスタ内のＢＲＫＥＮビット
もまた無視される。
ＯＥ　　ＭＳＫＬ　レジスタ９０およびＯＥ　ＭＳＫ、
レジスタ９２を含むＯＥ　　ＭＳＫレジスタは、ライン
２６上の〜ＯＥ入力信号によって、出力バス２４のどの
ビットが影響されるかを決定る、マスクを供給る、。マ
スクレジスタ９０．９２内のビットが「１」に設定され
るときだけ、出力ビットは、〜ＯＥビンによって三状態
にされる。〜ＯＥ信号はローの真の入力であるから、そ
れが同様に「１」であるとき、〜ＯＥビンはＩ１０バス
２４の関連ビｘトを三状態にできるだけである。
ＷＯ２ＯＥＬレジスタ９４およびＷＣＳ　　。
Ｅ、レジスタ９６を含むＷＯ３ＯＥＩノジスタは、ＯＥ
　　ＭＳＫレジスタのそれと類似した機能を実行る、。
ＷＯ３ＯＥレジスタは、マイクロワード内の〜ＯＥビッ
トによって三状態にされるべき、出力バス２４のビット
をマスクる、。ＷＣＳ　　。
Ｅレジスタ内のビットが「１」に設定されるときだけ、
出力ビットは、マイクロコード内の〜ＯＥビットによっ
て、三状態にされる。〜ＯＥビットはアクティブローマ
イクロコードビットであるから、それが同様に「１」で
あるとき、〜ＯＥビットは、バスの関連ビットを三状態
にできるだけである。
ＯＤＩＳ　Ｌレジスタ９８およびＯＤＩＳ８レジスタ１
００を含む出力不能化（ＯＤＩＳ）レジスタは、どのピ
ンが出力として可能化されるかを選択る、という点にお
いて先行の２つのマスクレジスタに類似る、マスクレジ
スタである。
相違点は、ＷＯ３ＯＥおよびＯＥ　　ＭＡＳＫは、ピン
が選択的に可能化されることを可能とる、ことができる
のに対して、ＯＤｉｓは、ビンが常に不能化されること
を強制してそれらが付加的なテスト入力として用いられ
ることを可能にる、ということである。この不能化機能
は、ＷＣＳ　　。
Ｅ、ＯＥ　　ＭＡＳＫ、ＥＮ　　μＰＣ，およびＥＮＴ
ＸＣの機能を無効にる、。このレジスタ内のビットが設
定されると、対応る、出力が不能化される。
ＯＥ　　ＭＳＫレジスタ９０と９２、ＷＣＳ　　。
Ｅレジスタ９４と９６、ＯＤｉｓレジスタ９８と１００
、ＯＥ信号ライン２６、および、マイクロ命令内のＯＥ
フラグの動作は第２表に要約される。
（以下余白） ＤＩＳＯＥ （μωお） 第 ＷＯ２ＯＥ （Ｍａｓｋ） ＯＥ　　ＭＡＳＫ （Ｐｉｎ　Ｍａｓｋ） 入力／出力 バス２４ 駆動 駆動 駆動 三状態 駆動 駆動 駆動 三状態 堕 駆動 駆動 三状態 三状態 三状態 三状態 三状態 三状態 レジスタ６４のシーケンサインタフェースブロックは、
ホストマイクロプロセッサがそれによって実行されたマ
イクロコードのシーケンスに影響を及ぼすかもしれない
手段である。これらのレジスタはすべて、マイクロプロ
セッサによって読取りおよび書込みされ得る。
割込みマスク（ＩＮＴ　　ＭＡＳＫ）レジスタ１０２は
、ホストマイクロプロセッサへの不所望の割込みをマス
クオフる、ために用いられる。そのビット位置は、前に
示された状態レジスタ７６内のビットに直接対応る、。
割込みを可能化る、ために、関連ビットはクリアされる
べきである。ホストマイクロプロセッサが割込みを受取
ると、それは状態レジスタ７６を読取り、ビットパター
ンから、起こり得るいくつかの割込みのうちどれが実際
に起こったかを決定できる。どの割込みが起こったかを
知ると、ホストマイクロプロセッサはそれから状態レジ
スタ内の対応る、ビットに「１」を書込み、それをリセ
ットる、が、他のすべての割込みビットは、影響されな
いままである。ホストが次の３つのことのどれか１つを
行なうまで、可能化された割込みはホストプロセッサへ
主張（ａｓｓｅｒｔ）され続ける。
１、　　　Ｉｎｔ　　Ｍａｓｋレジスタ内に、すべての
係属中の割込みのために、ビットを設定る、（状態レジ
スタ内に設定されたビット）。
２、　　状態レジスタに「１」を書込むことによって、
すべての、マスクされない、係属中の割込みをクリアる
、。または、 ３゜　　モードレジスタ内のＥｎ　　ｒｎｔビットをク
リアる、。このレジスタは読取／書込用である。
ＢＲＫＰＯｒＮＴレジスタ１０４は、シーケンサが、マ
イクロコード内の特定の点で止まる（あるいは割込みを
発生る、）ことを可能にる、。区切り点は、区切り点レ
ジスタにアドレスを書込むことによって設定され得る。
区切り点に達る、と、状態レジスタ７６のビット６が設
定され、適切な動作（停止または割込み）がとられる。
このレジスタは、読取／書込用である。
マイクロ割込みベクトル（μＩＮＴ　　ＶＥＣＴ）レジ
スタ１０６は、マイクロ割込み（シーケンサへの割込み
）のだめのアドレスを特定る、。マイクロ割込みが可能
化され、割込みが起こると、このレジスタはマイクロ割
込みサービスルーチンの開始アドレスを供給る、。割込
みサービスルーチンの第１の命令が行なわれる間に、割
込み復帰アドレスがスタックヘブッシュされる。このレ
ジスタは読取／書込用である。
モードレジスタ１０８は、開始、停止、区切り点での停
止（ｓｔｏｐ）およびリセット等のシーケンサの入城動
作を制御る、。このレジスタは読取／書込用である。そ
れは５ＴＡＲＴビツトを含むが、この５ＴＡＲＴビツト
は、設定されると、シーケンサがマイクロコードを行な
うことを可能にる、。シーケンサを開始あるいは再開始
る、ために、このビットはリセット状態の後か、シーケ
ンサが停止されるか、または区切り点が起こった後に設
定されなければならない。しかしながら、モードレジス
タ内の停止ビットが設定されたが、まだクリアされてい
なければ、開始ビットを設定る、ことは、シーケンサが
シングルステップ動作を実行る、ことを引き起こす。状
態レジスタ内の停止ビットは、シーケンサの再開始に何
の影響も持たない。
μＨＡＬＴビットは、設定されると、現在のサイクルの
後、シーケンサを停止る、。すべてのレジスタの内容は
維持される。マイクロプロセッサは、シーケンサ内の値
を変更しくたとえばデパックのために）、それから、シ
ーケンサを再開始してもよい。マイクロプロセッサはま
た、マイクロコードの誤動作の際にシーケンサを停止る
、ためにこのビットを用いてもよい。「開始」が、ただ
１つの命令が実行された後に、シーケンサが再停止る、
ことを引き起こすので、このビットはシングルステップ
モードを可能にる、。
ＢＲＫＥＮビットは、設定されると、区切り点機構を可
能化る、。ホストマイクロプロセッサが８ビツトのアド
レスを区切り点レジスタ１０４に書込み、μＰＣアドレ
スが区切り点レジスタ値と等しいとき、ＢＲＫ　　Ｍａ
ｔｃｈ　　Ｒｅｐｏｒｔビット（制御（ＣＯＮＴＲＯＬ
）レジスタ２ビツト２）が設定されない限り、この場合
、割込みが代わりに発生されるが、シーケンサは次のサ
イクル上で停止る、。
ＥＮ　　ＩＮＴビットは、設定されると、１つまたは２
つ以上の割込み条件が起こるとき、シーケンサがホスト
マイクロプロセッサに割込むことを可能とる、。もし、
制御レジスタ２のＢＲＫ　　Ｍａｔｃｈ　　Ｒｅｐｏｒ
ｔビット２が設定されれば、それは無視される。
５ＩＮＧＬＥ　　５ＴＥＰ　　ＤＯＮＥビットはいかな
る成功裏に実行されたシーケンササイクルによっても設
定され、それゆえ、通常の実行の間、常にオンである。
ＲＥＳＥＴビットは、設定されると、シーケンサのソフ
トウェアリセットを始める。リードバッグの際、「１」
はその装置がリセットの実行の進行中であることを示す
。リセット動作が完了すれば、このビットは自動的に０
に復帰る、。
テストレジスタ１１０は、読取られると、ライン２８上
の登録されたテスト入力の値を示す。
１０　Ｔ　Ｅ　Ｓ　Ｔ、Ｌレジスタ１１２とｌ０ＴＥＳ
Ｔ）ＩＬ／ジスタ１１４を含むｌ０ＴＥＳＴは、バス２
４上のＩ１０ビンの同期させられた値を保持る、１６ビ
ツトのレジスタを形成る、。これらの■１０ピンのいず
れかが、ＯＤｉｓレジスタ９８．１００によって入力と
して選択されていれば、ｌ０ＴＥＳＴレジスタの内容は
、テストグループ２レジスタ８４によって選択されたテ
スト入力として使用されることができる。
Ｕ　　ＴＥＳＴレジスタ１１６は、マイクロプロセッサ
によって設定され、したがって、ユーザによって定義さ
れた、４つのビットを含む。
ＷＲＴ　　ＦＬＧＳレジスタ１１８は、４つのセマフォ
フラグへのアクセスを可能にる、。対応る、ユーザレジ
スタへの書込み（ハイバイトのみ）が、シーケンサまた
はホストマイクロプロセッサのいずれかから起こったと
きはいつも、これらのフラグが設定される。それらは、
シーケンサまたはマイクロプロセッサのいずれかがレジ
スタのハイのバイトを読取るときはいつもクリアされる
。
テスト選択（ＴＥＳＴ　　５ＥＬ）レジスタ１２０は、
状態レジスタ７６へのＩｏ大入力して働き、それゆえ、
ホストマイクロプロセッサへの割込みを引き起こすこと
ができる、８つの登録されたテスト入力ピンの１つを選
択る、ために用いられる。
１ｏ　　Ｐｏｌビットは、割込みとして用いるために、
テスト入力の極性を選択る、ために用いられる。もし、
Ｉｏ　　Ｐｏｌが０であれば、選択された登録されたテ
スト入力上の、ローからハイへの遷移が、割込みを引き
起こすことができる。もし、１ｏ　　Ｐｏｌが１であれ
ば、割込みを引き起こすために、ハイからローへの遷移
が必要とされる。
いずれの場合でも、もし、ｌｎｔＭａｓｋレジスタ内の
ＩＯマスクビットがクリアされれば、Ｉ。割込みだけが
起こる。
ＵＳＥＲ［０：　３］は、４つの１６ビツトのユーザ定
義可能レジスタであり、それぞれ、下位レジスタ１２２
．１２６．１３０．１３４、および、上位レジスタ１２
４．１２８．１３２、そして１３６を含み、それらは、
ホストマイクロプロセッサとシーケンサの両方によって
読取りおよび書込みされることができる。シーケンサは
これらのレジスタの内容を分岐アドレスおよびデータ値
として用いることができる。これらのレジスタのうちの
１つのハイのバイトが書込まれると、レジスタ１１８内
の対応る、Ｗフラグ（ｉＦ込ラフラグもまた設定される
。こうして、ホストマイクロプロセッサかシーケンサの
一方が、他方がユーザレジスタに何か、それが必要に応
じて読取ることができるものを書込んだことを感知る、
ことが可能となり、そのため、これらのフラグがプロセ
ッサ間のセマフォ通信システムとして働く。適切なレジ
スタのハイのバイトを読取っている、マイクロプロセッ
サまたはシーケンサのいずれかによって、フラグがクリ
アされる。
シーケンサ診断レジスタ６６は、ホストマイクロプロセ
ッサがシーケンサレジスタを読取り、あるいは書込みる
、ことを可能化る、。これは、マイクロコードをテスト
およびデバッグる、ために、特に存用である。
μＰＣレジスタ１４２は、シーケンサのプログラムカウ
ンタの値を含む。
５ＴＣＫ　　ＰＴＲレジスタ１４４は、スタックポイン
タの値を含む。スタックポインタリセットの後、５ＴＣ
Ｋ　　ＰＴＲレジスタ１４４内の値は「０」に設定され
、スタックのトップの書込みに先行る、ブツシュ動作で
、事前増分が実行され、スタックのトップが読取られた
後、事後減分が実行される。
下位レジスタ１４６および高位レジスタ１４８を含むＴ
ＯＳレジスタは、現在、シーケンサのスタックレジスタ
のトップにある１６ビツト値を含む。
下位レジスタ１５０および上位レジスタ１５２を含むＣ
０ＵＮＴレジスタは、現在シーケンサのカウンタにある
１６ビツト値を含む。
下位レジスタ１５３ａおよび上位レジスタ１５３ｂを含
むＲＯＳＴＫレジスタは、現在シーケンサのスタックに
ある１６ビツト値を含む。
６つのレジスタ１５４．１５６．１５８．１６０．１６
２、および１６４を含むＰＩＰＥレジスタは、現在ＷＣ
Ｓパイプラインレジスタ５７（６バイトであり、下位バ
イトから始めて、−時に１バイトを書込みまたは読取り
される）にある４５ビツト値を含む。このレジスタを読
取りまたは書込みる、能力は、ユーザが、たとえばシー
ケンサを停止しバイブラインレジスタ５７に新しい値ヲ
書込み、それからシーケンサを再開始る、ことによって
、特定の命令が実行されるように強制る、能力を可能に
る、。
シーケンサ１０に関係る、２つの形式の割込みがある。
１、　　シーケンサは、状態レジスタ７６の内容によっ
て示される７つのソースのうちの１つからホストへ、割
込みを発生できる。これらのソースはすべて、ＩＮＴ　
　ＭＳＫレジスタ１０２によってマスクされることが可
能であり、そのため、ホストへの割込みは完全に不能化
され得る。割込みを引き起こすことのできるソースもま
た、状態レジスタ内に反映され、それで、ホストマイク
ロプロセッサは特定の事象に対してポーリングる、こと
ができる。この割込みは、シーケンサの動作に影響しな
い。
２、　　シーケンサは、シーケンサによって行なわれる
べき割込みルーチンを引き起こすマイクロ割込みを受取
ることができる。次のアドレスはスタック上にセーブさ
れ、μＩＮＴ　　ＶＥＣＴレジスタ１０６の内容が、割
込みルーチンの開始アドレスのために用いられる。もし
、割込みルーチンの間にマイクロ割込みが可能化される
と、マイクロ割込みは再び割込むことを可能とされ得る
（すなわち、ホストされた割込みである）。マイクロ割
込みルーチンは状態情報をセーブしてしまうまで、その
割込みを不能化しなければならない。最初、この不能化
は、ＩＥＮマイクロコード制御ビットによって実行され
得る。割込みルーチンの第１のサイクルの後、制御ルジ
スタ内のＩＥＮ制御ビットは、マイクロ割込みを禁止る
、ために用いられ得る。
【図面の簡単な説明】
第１図は、マイクロプロセッサに相互接続された、この
発明のバスコンパチブルシーケンサの適用を示す。 第２図は、この発明に従うバスコンパチブルシーケンサ
のブロック図である。 第３図は、バスコンパチブルシーケンサ内に用いられた
レジスタファイル内のレジスタのブロック図である。 図において１０はバスコンパチブルシーケンサであり、
６０はリードオンリレジスタ（ＲＯＭＲＥＧＳ）であり
、６２は書込可能制御記憶装置レジスタ（ＷＣ３ＲＥＧ
Ｓ）であり、６４はシーケンサインタフェースレジスタ
であり、６６はシーケンサ診断レジスタである。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド

Claims (37)

    【特許請求の範囲】
  1. （１）双方向バス（１２）と、複数個のバス制御信号ラ
    イン（１４、１６、１８、２０、２２）とを経てホスト
    プロセッサ（８）に相互接続を提供するバスコンパチブ
    ルプログラマブルシーケンサ（１０）であって、 複数個のテスト信号と複数個の登録された信号とに応答
    して、複数個の外部制御信号を発生し、かつ、複数個の
    状態信号を発生するための、プログラマブルシーケンサ
    手段（１１）と、 前記バスと前記プログラマブルシーケンサ手段とに接続
    され、前記複数個の外部制御信号に応答して、前記ホス
    トプロセッサから受取られた信号を登録し、前記登録さ
    れた信号を前記プログラマブルシーケンサ手段へ伝導し
    、前記プログラマブルシーケンサ手段から受取られた前
    記状態信号を登録し、かつ、前記バスへ前記登録された
    状態信号を伝導するためのインタフェース手段（３６、
    ３８、４０、４１）とを含む、バスコンパチブルプログ
    ラマブルシーケンサ。
  2. （２）前記複数個のホストプロセッサ信号は、複数ビッ
    トレジスタファイルアドレス信号と、複数ビットデータ
    信号とを含み、前記インタフェース手段は、 前記複数個のバス制御信号を受取り、前記バスに接続さ
    れ、複数個のレジスタファイル制御信号を発生するため
    の、バス制御手段（３６、３８）と、 前記バスと前記プログラマブルシーケンサ手段とに接続
    され、前記レジスタファイル制御信号と前記複数ビット
    レジスタファイルアドレス信号とに応答して、複数個の
    前記複数ビットデータ信号をストアし、そこから前記複
    数個の登録されたデータ信号を発生し、前記状態信号を
    ストアし、かつそこから前記登録された状態信号を発生
    するためのレジスタファイル手段（４０）と、 前記バスに接続されてその上に前記複数ビットレジスタ
    ファイルアドレス信号を受取り、かつ、そこから前記複
    数ビットレジスタファイルアドレス信号を発生するため
    の、アドレスレジスタ手段（４１）とを含む、請求項１
    に記載のバスコンパチブルプログラマブルシーケンサ。
  3. （３）前記レジスタファイル手段にストアされた前記複
    数個の複数ビットデータ信号は複数個の書込可能制御記
    憶装置（ＷＣＳ）データ信号を含み、前記レジスタファ
    イル手段はさらにＷＣＳアドレス信号を発生し、さらに
    、 前記プログラマブルシーケンサ手段は複数個の内部制御
    信号の予め定められたものに各々が応答する複数個の内
    部機能要素を含み、さらに、前記ＷＣＳデータ信号に応
    答して前記複数個の内部制御信号を発生する命令デコー
    ド手段（５９）を含み、前記プログラマブルシーケンサ
    手段はさらに、複数個の記憶場所を有し、前記ＷＣＳア
    ドレス信号とＷＣＳデータ信号とに応答して、前記ＷＣ
    Ｓアドレス信号によって特定された場所に前記ＷＣＳデ
    ータ信号をストアするための書込可能制御記憶装置（Ｗ
    ＣＳ）手段（５２）を含み、 それによって、前記ホストプロセッサが、前記インタフ
    ェース手段を経て前記ＷＣＳ手段にストアされるべき信
    号を書込み、前記信号は前記命令デコード手段へ伝導さ
    れる、請求項２に記載のバスコンパチブルプログラマブ
    ルシーケンサ。
  4. （４）前記ＷＣＳ手段はランダムアクセスメモリ（ＲＡ
    Ｍ）である、請求項３に記載のバスコンパチブルプログ
    ラマブルシーケンサ。
  5. （５）前記レジスタファイル手段は、複数個のシーケン
    サインタフェースレジスタ（６４）と状態レジスタ（７
    ６）とを含み、それによって、前記ホストプロセッサは
    、前記命令デコード手段が、前記シーケンサインタフェ
    ースレジスタ内にストアされた選択された信号を受取る
    ことを引き起こし、前記状態レジスタ内にストアされた
    信号は前記ホストプロセッサに伝導される、請求項３に
    記載のバスコンパチブルプログラマブルシーケンサ。
  6. （６）前記レジスタファイル手段は各々が複数ビットレ
    ジスタを含む複数個のシーケンサ診断レジスタ（６６）
    を含み、その予め定められたビット位置が、前記複数個
    の内部機能要素の予め定められた１つに関する状態情報
    をストアする、請求項３に記載のバスコンパチブルプロ
    グラマブルシーケンサ。
  7. （７）単一モノリシック集積回路として製作された、請
    求項１に記載のバスコンパチブルプログラマブルシーケ
    ンサ。
  8. （８）双方向バス（１２）を経て、ホストプロセッサ（
    ８）への相互接続を提供するバスコンパチブルプログラ
    マブルシーケンサ（１０）を動作する方法であって、前
    記バスコンパチブルシーケンサはＲＡＭに基礎を置く書
    込可能制御記憶装置（ＷＣＳ）（５２）とインタフェー
    スとを含む、プログラマブルシーケンサ（１１）を含み
    、（ａ）前記ホストプロセッサによって、１組のマイク
    ロ命令を前記ＷＣＳに書込むステップと、（ｂ）前記プ
    ログラマブルシーケンサによって前記ＷＣＳにストアさ
    れた前記命令を行なうステップとを含む方法。
  9. （９）前記ＷＣＳは、複数個のアドレス指定可能な記憶
    場所を含み、前記インタフェースは、ＷＣＳアドレスレ
    ジスタとＷＣＳデータレジスタとアドレスレジスタとを
    含む、複数個のアドレス可能なレジスタを有するレジス
    タファイルを含み、さらに、ステップ（ａ）は、 ａ１）前記ホストプロセッサによって、アドレスを、前
    記ＷＣＳアドレスレジスタにストアするステップと、 ａ２）前記ホストプロセッサによって、データワードを
    、前記ＷＣＳデータレジスタにストアするステップと、 ａ３）ステップａ１）でストアされた前記アドレスによ
    って特定された前記ＷＣＳ内の場所へ、ステップａ２）
    でストアされた前記データを、前記シーケンサによって
    転送するステップとを繰返して実行することを含む、請
    求項８に記載のバスコンパチブルプログラマブルシーケ
    ンサを動作する方法。
  10. （１０）前記インタフェースは、モードレジスタを含む
    複数個のアドレス可能なレジスタを有するレジスタファ
    イルを含み、ステップ（ｂ）はさらに、前記ホストプロ
    セッサによって、前記モードレジスタの予め定められた
    ビット位置（ＳＴＡＲＴ）内に、前記命令が行なわれる
    べきであるということを示す論理値を設定することを必
    要とする、請求項８に記載のバスコンパチブルプログラ
    マブルシーケンサを動作する方法。
  11. （１１）ステップ（ｂ）はさらに、前記ホストプロセッ
    サによって、前記モードレジスタの予め定められたビッ
    ト位置（Ｈａｌｔ）内に、１つの前記命令が行なわれる
    べきであるということを示す論理値を設定することを必
    要とする、請求項１０に記載のバスコンパチブルプログ
    ラマブルシーケンサを動作する方法。
  12. （１２）前記インタフェース手段はさらに、区切り点レ
    ジスタを含み、ステップ（ｂ）はさらに、前記ホストプ
    ロセッサによる、前記区切り点レジスタへの値の書込み
    と、 前記ホストプロセッサによって前記モードレジスタの予
    め定められたビット位置（ＢＲＫＥＮ）内に、前記区切
    り点レジスタ内にストアされた前記値に達するまでに、
    前記命令が行なわれるべきであるということを示す論理
    値を設定することとを必要とする、請求項１０に記載の
    バスコンパチブルプログラマブルシーケンサを動作する
    方法。
  13. （１３）前記インタフェース手段は、複数個のユーザレ
    ジスタと、前記ユーザレジスタの各々と相関する少なく
    とも１つの予め定められたビット位置を有する複数ビッ
    ト書込フラグレジスタとを含み、さらに、 前記ホストプロセッサまたは前記シーケンサのいずれか
    によって前記ユーザレジスタの１つに書込むステップと
    、 前記書込フラグレジスタ内の前記相関のビット位置を予
    め定められた論理レベルに設定するステップとを含む、
    請求項８に記載のバスコンパチブルプログラマブルシー
    ケンサを動作する方法。
  14. （１４）前記シーケンサは、複数個の内部機能要素を含
    み、前記インタフェース手段は、その予め定められたビ
    ット位置が前記内部機能要素の予め定められたものと相
    関している複数ビット状態レジスタを含み、さらに、 前記シーケンサによって、前記状態レジスタの前記ビッ
    ト位置の少なくとも１つを、前記相関の内部機能要素の
    予め定められた状態を示す予め定められた論理レベルに
    、設定するステップと、前記ホストプロセッサによって
    、前記状態レジスタの前記ビット位置の少なくとも１つ
    を、読取るステップとを含む、請求項８に記載のバスコ
    ンパチブルプログラマブルシーケンサを動作する方法。
  15. （１５）前記内部機能要素の予め定められたものは、内
    容を有し、前記インタフェース手段はさらに、内容を有
    する前記内部機能要素の予め定められた１つと各々が相
    関する複数個の診断レジスタを含み、さらに、 前記シーケンサによって、前記診断レジスタの少なくと
    も１つの内容を、内容を有する前記相関の内部機能要素
    の内容を示す値に設定するステップと、 前記ホストプロセッサによって、前記診断レジスタの少
    なくとも１つを、読取るステップとを含む、請求項１４
    に記載のバスコンパチブルプログラマブルシーケンサを
    動作する方法。
  16. （１６）モノリシック集積回路（ＩＣ）として製作され
    たプログラマブルシーケンサ（１１）であって、前記Ｉ
    Ｃは、ホストプロセッサ（８）への接続のために、双方
    向バス（１２）を有し、さらに、 前記ＩＣ上に製作され、前記双方向バスと前記プログラ
    マブルシーケンサを相互接続し、登録された信号を、前
    記バスを経て、前記プログラマブルシーケンサと前記ホ
    ストプロセッサとの間を伝導するためのインタフェース
    手段（３６、３８、４０、４１）を有するプログラマブ
    ルシーケンサ。
  17. （１７）前記ホストプロセッサは、前記バスを経て前記
    インタフェース手段によって受取られるバス制御信号と
    複数ビットレジスタファイルデータおよびアドレス信号
    を発生し、前記プログラマブルシーケンサは前記インタ
    フェース手段によって受取られる状態信号を発生し、前
    記登録された信号は、前記プログラマブルシーケンサに
    よって受取られる登録されたデータ信号と、前記バスを
    経て前記ホストプロセッサによって受取られる登録され
    た状態信号を含み、前記インタフェース手段は、 前記バスに接続され、前記バス制御信号を受取り、複数
    個のレジスタファイル制御信号を発生するためのバス制
    御手段（３６、３８）と、さらに、前記バスと、前記プ
    ログラマブルシーケンサとに接続され、前記レジスタフ
    ァイル制御信号と前記複数ビットレジスタファイルアド
    レス信号に応答して、前記複数ビットデータ信号をスト
    アし、そこから前記登録されたデータ信号を発生し、前
    記状態信号をストアし、そこから前記登録された状態信
    号を発生するためのレジスタファイル手段（４０）と、 前記バスに接続されて、そこに前記複数ビットレジスタ
    ファイルアドレス信号を受取り、そこから前記複数ビッ
    トレジスタファイルアドレス信号を発生するためのアド
    レスレジスタ手段（４１）とを含む、請求項１６に記載
    のプログラマブルシーケンサ。
  18. （１８）前記レジスタファイル手段内にストアされた前
    記複数個の複数ビットデータ信号は、複数個の書込可能
    制御記憶装置（ＷＣＳ）データ信号を含み、前記レジス
    タファイル手段はさらにＷＣＳアドレス信号を発生し、
    さらに 前記プログラマブルシーケンサ手段は、各々が、複数個
    の内部制御信号の中の予め定められたものに応答する複
    数個の内部機能要素を含み、さらに、前記ＷＣＳデータ
    信号に応答して前記複数個の内部制御信号を発生するた
    めの命令デコード手段（５９）を含み、前記プログラマ
    ブルシーケンサ手段は、さらに、複数個の記憶場所を有
    し前記ＷＣＳアドレス信号とＷＣＳデータ信号とに応答
    して、前記ＷＣＳアドレス信号によって特定された位置
    に前記ＷＣＳデータ信号をストアするための書込可能制
    御記憶装置（ＷＣＳ）手段（５２）を含み、 それによって、前記ホストプロセッサは、前記インタフ
    ェース手段を経て前記ＷＣＳ手段にストアされるべき信
    号を書込み、前記信号は、前記命令デコード手段へ伝導
    される、請求項１７に記載のプログラマブルシーケンサ
    。
  19. （１９）モノリシック集積回路（ＩＣ）として製作され
    たプログラマブルシーケンサ（１１）であって、前記Ｉ
    Ｃはホストプロセッサ（８）への接続のために双方向バ
    ス（１２）を有し、前記ＩＣはまた、前記双方向バスと
    前記プログラマブルシーケンサを相互接続し、登録され
    た信号を、前記バスを経て前記プログラマブルシーケン
    サと前記ホストプロセッサの間を伝導させるための、イ
    ンタフェース手段（３６、３８、４０、４１）を有し、
    前記プログラマブルシーケンサは命令デコード手段（５
    ９）と、 前記インターフェイス手段に接続され、前記ホストプロ
    セッサによって発生される信号に応答して、そこから前
    記命令デコード手段によって受取られる信号を発生する
    ための書込可能制御記憶装置（ＷＣＳ）手段（５２）と
    を有し、それによって、前記ホストプロセッサが前記プ
    ログラマブルシーケンサの動作を制御できる、プログラ
    マブルシーケンサ。
  20. （２０）前記ＷＣＳ手段は、ランダムアクセスメモリ（
    ＲＡＭ）である、請求項１９に記載のプログラマブルシ
    ーケンサ。
  21. （２１）モノリシック集積回路（ＩＣ）として製作され
    たプログラマブルシーケンサ（１１）であって、前記Ｉ
    Ｃはホストプロセッサ（８）への接続のために双方向バ
    ス（１２）を有し、前記プログラマブルシーケンサは、
    複数個の内部制御信号のうちの予め定められたものに各
    々が応答する複数個の内部機能要素と、前記複数個の内
    部制御信号を発生するための命令デコード手段（５９）
    と、前記デコード手段に伝導される信号を発生するため
    の書込可能制御記憶装置（ＷＣＳ）手段（５２）と、 第１の複数個が前記双方向バスと前記ＷＣＳ手段に作動
    的に接続され、第２の複数個が各々、前記複数個の内部
    機能要素の予め定められた１つに作動的に接続される複
    数個のレジスタ（４０）とを含み、それによって、前記
    ホストプロセッサは前記プログラマブルシーケンサ内部
    機能要素の予め定められたものの各々の動作を監視でき
    、前記プログラマブルシーケンサの動作を制御できる、
    プログラマブルシーケンサ。
  22. （２２）前記ＷＣＳ手段がランダムアクセスメモリ（Ｒ
    ＡＭ）である、請求項２１に記載のプログラマブルシー
    ケンサ。
  23. （２３）前記プログラマブルシーケンサはさらに、前記
    ホストプロセッサによって発生された信号に応答するア
    ドレスレジスタ（４１）を含み、前記第２の複数個のレ
    ジスタの各々はアドレスを有し、それによって前記第２
    の複数個のレジスタの前記内容は、前記ホストプロセッ
    サによって書込まれ、また、読取られることができる、
    請求項２１に記載のプログラマブルシーケンサ。
  24. （２４）前記第２の複数個のレジスタは、複数個のビッ
    ト位置を有する状態レジスタ（７６）を含み、各々の位
    置は、前記プログラマブルシーケンサの、前記複数個の
    内部機能要素の予め定められた１つの状態条件に対応す
    る、請求項２３に記載のプログラマブルシーケンサ。
  25. （２５）前記第２の複数個のレジスタは、前記プログラ
    マブルシーケンサの前記複数個の内部機能要素の予め定
    められた１つに各々が接続された複数個の診断レジスタ
    （６６）を含む、請求項２３に記載のプログラマブルシ
    ーケンサ。
  26. （２６）前記複数個の内部機能要素は、マイクロプログ
    ラムカウンタを含み、前記複数個の診断レジスタはマイ
    クロプログラムカウンタレジスタ（１４２）を含む、請
    求項２５に記載のプログラマブルシーケンサ。
  27. （２７）前記複数個の内部機能要素はスタックポインタ
    を含み、前記複数個の診断レジスタはスタックポインタ
    レジスタ（１４４）を含む、請求項２５に記載のプログ
    ラマブルシーケンサ。
  28. （２８）前記複数個の内部機能要素はスタックを含み、
    前記複数個の診断レジスタはスタックレジスタのトップ
    （１４６、１４８）を含む、請求項２５に記載のプログ
    ラマブルシーケンサ。
  29. （２９）前記複数個の内部機能要素はカウンタを含み、
    前記複数個の診断レジスタはカウンタレジスタ（１５０
    、１５２）を含む、請求項２５に記載のプログラマブル
    シーケンサ。
  30. （３０）前記複数個の内部機能要素は、前記ＷＣＳ手段
    に接続されたパイプラインレジスタ（５７）を含み、前
    記複数個の診断レジスタはパイプラインレジスタ（１５
    ４、１５６、１５８、１６０、１６２、１６４）を含む
    請求項２５に記載のプログラマブルシーケンサ。
  31. （３１）前記プログラマブルシーケンサはさらに、前記
    ホストプロセッサによって発生された信号に応答するア
    ドレスレジスタ（４１）を含み、前記第２の複数個のレ
    ジスタの各々はアドレスを有し、前記複数個の内部機能
    要素はスタックを含み、前記第２の複数個のレジスタは
    、少なくとも１つのリードオンリスタックレジスタ（１
    ５３ａ、１５３ｂ）を含む複数個の診断レジスタ（６６
    ）を含み、それによって前記少なくとも１つのリードオ
    ンリスタックレジスタの前記内容が、前記ホストプロセ
    ッサによって読取られることのできる、請求項２３に記
    載のプログラマブルシーケンサ。
  32. （３２）第２の複数個のレジスタは複数個のインタフェ
    ースレジスタ（６４）を含み、その各々が、ホストプロ
    セッサによって書込みおよび読取りをされることができ
    、それによって、その内容が前記プログラマブルシーケ
    ンサの動作を制御する請求項２３に記載のプログラマブ
    ルシーケンサ。
  33. （３３）前記複数個の内部機能要素はプログラムカウン
    タを含み、前記複数個のインタフェースレジスタは、前
    記プログラムカウンタに作動的に接続された区切り点レ
    ジスタ（１０４）を含み、それによって、前記区切り点
    レジスタの内容に等しい区切り点が、前記ホストプロセ
    ッサによって書込まれることができる、請求項３２に記
    載のプログラマブルシーケンサ。
  34. （３４）前記複数個のインタフェースレジスタはさらに
    、前記プログラムカウンタに作動的に接続された複数ビ
    ットモードレジスタ（１０８）を含み、それによって、
    開始、停止、区切り点での停止、およびリセット動作が
    、前記ホストプロセッサによって書込まれることのでき
    る、請求項３３に記載のプログラマブルシーケンサ。
  35. （３５）前記複数ビットモードレジスタは、シングルス
    テップモードにおける前記プログラマブルシーケンサの
    動作を示す予め定められたビット位置を有する、請求項
    ３４に記載のプログラマブルシーケンサ。
  36. （３６）前記複数ビットモードレジスタは、前記区切り
    点レジスタの前記内容を用いる、前記プログラマブルシ
    ーケンサの動作が可能化されたことを示す、予め定めら
    れたビット位置を有する、請求項３４に記載のプログラ
    マブルシーケンサ。
  37. （３７）前記第２の複数個のレジスタの、予め定められ
    たインタフェースレジスタ（ユーザレジスタ１２２、１
    ２４、１２６、１２８、１３０、１３２、１３４、１３
    ６、および、複数ビット書込フラグレジスタ１１８）は
    、さらに、前記プログラマブルシーケンサによって、書
    込みと読取りが可能であり、各々の前記ユーザレジスタ
    が前記書込フラグレジスタの予め定められたビット位置
    と相関しており、各々の前記ビット位置の内容が前記ホ
    ストプロセッサか、前記プログラマブルシーケンサのい
    ずれかによって、前記ビット位置が最も近い時点で書込
    まれたか読取られたかを示す請求項３２に記載のプログ
    ラマブルシーケンサ。
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