JPS581330A - Ttl論理回路 - Google Patents
Ttl論理回路Info
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- JPS581330A JPS581330A JP56098379A JP9837981A JPS581330A JP S581330 A JPS581330 A JP S581330A JP 56098379 A JP56098379 A JP 56098379A JP 9837981 A JP9837981 A JP 9837981A JP S581330 A JPS581330 A JP S581330A
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- JP
- Japan
- Prior art keywords
- transistor
- output
- input
- power supply
- pnp
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本−明はT’rL論瑠gIIIK関し、IIIK、大規
模集積■−の基本的なτTLダートーーの出力spaト
ツyジスタK pnp )うyジスIを組合せて論理振
幅を小1くし九TTL論理■@<関する。”一般に大規
模集積−路(以後LSIと称する)の基本的なTTLダ
ー)gimlとして、入力up鳳トランジスタと出力a
pt )ランジスIを組合せ九インバータが知られてい
る。このインバータの論理−幅は後に詳述するように極
めて大龜いので伝遥遥延時間が大で番る。
模集積■−の基本的なτTLダートーーの出力spaト
ツyジスタK pnp )うyジスIを組合せて論理振
幅を小1くし九TTL論理■@<関する。”一般に大規
模集積−路(以後LSIと称する)の基本的なTTLダ
ー)gimlとして、入力up鳳トランジスタと出力a
pt )ランジスIを組合せ九インバータが知られてい
る。このインバータの論理−幅は後に詳述するように極
めて大龜いので伝遥遥延時間が大で番る。
従来、インバータの論理振幅を小さくして伝遺遥延時闘
を短縮する九めに、出力apt )うyジスJK並列に
、ダイオードと抵抗を直列Kll続し九タランプaii
を挿入して一九0これにより出力の論理WA@は大@に
小さくすることができるが、クランプ−路を各基本グー
)−11に付加することによjL8Iの集積ll!が大
1m1K損われ為という問題があつえ。1九、クランプ
msの挿入によ)、出力のハイレベルは小さくtpすぎ
て、雑音余裕が減少するという岡■もあり九〇 本発明の目的は上達O11来技wKおける問題にかん−
M4、入力思pmトランジスタと出力npn )ランジ
スタを親会せ九インバータを基本グー)1m11とすみ
集積1111にお−で、出力5pa)ツンジスタと並列
Kpap)ツノジスIを接続するという構悪に基づ龜、
蟲積直を大@に損うことなく、且つ雑音◆装置を劣化1
せ為ことなく、基本グー)milliの論理振幅を小さ
くして伝達遍延時閏を**すゐことにある。
を短縮する九めに、出力apt )うyジスJK並列に
、ダイオードと抵抗を直列Kll続し九タランプaii
を挿入して一九0これにより出力の論理WA@は大@に
小さくすることができるが、クランプ−路を各基本グー
)−11に付加することによjL8Iの集積ll!が大
1m1K損われ為という問題があつえ。1九、クランプ
msの挿入によ)、出力のハイレベルは小さくtpすぎ
て、雑音余裕が減少するという岡■もあり九〇 本発明の目的は上達O11来技wKおける問題にかん−
M4、入力思pmトランジスタと出力npn )ランジ
スタを親会せ九インバータを基本グー)1m11とすみ
集積1111にお−で、出力5pa)ツンジスタと並列
Kpap)ツノジスIを接続するという構悪に基づ龜、
蟲積直を大@に損うことなく、且つ雑音◆装置を劣化1
せ為ことなく、基本グー)milliの論理振幅を小さ
くして伝達遍延時閏を**すゐことにある。
以下、本発明の実施例を添附sWBに基づいて従来例と
対比しながら説明する。
対比しながら説明する。
菖1!lFi周知のTTL論珊論理ト回路を示す回ai
mである。薦1図において、周知のテTL論層ゲートは
入力npnマルチェ建ツタトランジスタQ1とシ謬ット
キパリアダイオード社出力npn )ランジスタQ、を
備見ている。シ璽ットキパリアダイオードは周知のよう
に高速化の丸めに付加されている。トランジスタQ1の
2つの工(ツタは入力端子Ihl1にそれぞれ接続され
ており、ベースおよびコレクタはそれぞれIllおよび
II3の抵抗mx、&を介して電11VcoKill!
されている0トッンジスJQ、のベースはトランジスタ
q1のコレタJKI!mmされてお夛、トランジスIQ
sのコレクタは嬉3の抵抗島を介して電源VccK11
続されてお9、エミツ−は接地されて%Aゐ・第1図に
示し九TTL論通ダートは極めて大暑い論理振幅を有す
る0ξれをgumを用いて説明する。
mである。薦1図において、周知のテTL論層ゲートは
入力npnマルチェ建ツタトランジスタQ1とシ謬ット
キパリアダイオード社出力npn )ランジスタQ、を
備見ている。シ璽ットキパリアダイオードは周知のよう
に高速化の丸めに付加されている。トランジスタQ1の
2つの工(ツタは入力端子Ihl1にそれぞれ接続され
ており、ベースおよびコレクタはそれぞれIllおよび
II3の抵抗mx、&を介して電11VcoKill!
されている0トッンジスJQ、のベースはトランジスタ
q1のコレタJKI!mmされてお夛、トランジスIQ
sのコレクタは嬉3の抵抗島を介して電源VccK11
続されてお9、エミツ−は接地されて%Aゐ・第1図に
示し九TTL論通ダートは極めて大暑い論理振幅を有す
る0ξれをgumを用いて説明する。
菖2図は菖1図のTTL論珊論理トの久方端子LK入力
され良信号波形と、その入力信号に応じて出力端子OK
得られる信号波形を示す波形図であるom*図において
、―纏C!は入力端子I、の信号波形、一点鎖線の自l
Ic、は出力端子Oにおける環m波形、そして1纏C1
は出力端子OKおける実線の波形を示す。最初にλ力端
子I!はVCCレベルにほぼ等しいハイレベル(H)に
番るとすると、トランジスタQ1はオフである。従って
、トランジスするのベースには抵抗島を介して電流が供
給されるのでトランジスタQ、はオンでToす、出力0
は約0.1ボルトのローレベル(L) Kある。入力1
1の信号が一111c+に示される如く、嗜Jll1g
toで立下り始めると、珊馨的には一点鎖線の―線C,
の如く同時刻toで立上り始めることが望オしいが、I
IIIKは入力端子1.の電圧が、トランジスIQsが
オンKtkる閾値電圧まで低下し1に−とトランジスタ
1がオフにならない。トランジスI (4がオンになる
閾値電fEu VBI (Qり ” VBq(Qs )
−VBI(Ql ) ”t’ 参D、VB(Qm)’
トV騙(Qs ) u fl 11% n f) f
@III ill tL f VBC(Ql)となる。
され良信号波形と、その入力信号に応じて出力端子OK
得られる信号波形を示す波形図であるom*図において
、―纏C!は入力端子I、の信号波形、一点鎖線の自l
Ic、は出力端子Oにおける環m波形、そして1纏C1
は出力端子OKおける実線の波形を示す。最初にλ力端
子I!はVCCレベルにほぼ等しいハイレベル(H)に
番るとすると、トランジスタQ1はオフである。従って
、トランジスするのベースには抵抗島を介して電流が供
給されるのでトランジスタQ、はオンでToす、出力0
は約0.1ボルトのローレベル(L) Kある。入力1
1の信号が一111c+に示される如く、嗜Jll1g
toで立下り始めると、珊馨的には一点鎖線の―線C,
の如く同時刻toで立上り始めることが望オしいが、I
IIIKは入力端子1.の電圧が、トランジスIQsが
オンKtkる閾値電圧まで低下し1に−とトランジスタ
1がオフにならない。トランジスI (4がオンになる
閾値電fEu VBI (Qり ” VBq(Qs )
−VBI(Ql ) ”t’ 参D、VB(Qm)’
トV騙(Qs ) u fl 11% n f) f
@III ill tL f VBC(Ql)となる。
(走だしVw(Qs )はトランジスタqのベース・工
ζツー間電圧、VBc(Q□)はトランジスタダQ、の
ベース・コレクタ間電圧、V、、(Ql)はトランジス
−Q、のベース・工電ツI関電圧である。)VIC(Q
l) d約o、yVtoで、ハイVへkf)約S Vか
らαγV壇で一1acsが低下し九時刻tlで始めて、
−纏Csは立上9始める。従って理想曲線C諺と1繍C
3との、入力電圧立下り時におけ為時間差、すなわち伝
遣遍延時間tptxは極めて大である・次に入力電圧が
時刻1.で立上ろと、時刻I=でトランジスIQsをオ
ンにする閾値電圧に違し、出力端子0の電圧は立下勢始
める◎入力電圧立上多時の伝遣遥延時間tPmはtPL
llに比べて小さいが、出力端子0KII続される次段
のTTL論場ゲー)(II示せず)に対して出力端子0
の信号は入力信号となるので、桑積■路食体としては伝
達遍延時間は−めて大龜(なってしまう・換型すれば、
第1lIO周知mlIではハイレベル(H)は約8vの
VCCレベルにほぼ等し−ため、論m1111gが必要
以上に大龜すぎ、その結果、伝達遥延時間が大暑(なっ
ている〇113図は、論理振幅を小さくした、従来から
採i@されているTTL論珊論理ト回路の1例を示す回
路−である。lll13図において、111図の回路と
異なるところは、出力トランジスタ嗜のコレクタと工膚
ツタ関に、ダイオードDと抵抗几を直列接続し九り2ン
プgIIIが挿入されていることである。
ζツー間電圧、VBc(Q□)はトランジスタダQ、の
ベース・コレクタ間電圧、V、、(Ql)はトランジス
−Q、のベース・工電ツI関電圧である。)VIC(Q
l) d約o、yVtoで、ハイVへkf)約S Vか
らαγV壇で一1acsが低下し九時刻tlで始めて、
−纏Csは立上9始める。従って理想曲線C諺と1繍C
3との、入力電圧立下り時におけ為時間差、すなわち伝
遣遍延時間tptxは極めて大である・次に入力電圧が
時刻1.で立上ろと、時刻I=でトランジスIQsをオ
ンにする閾値電圧に違し、出力端子0の電圧は立下勢始
める◎入力電圧立上多時の伝遣遥延時間tPmはtPL
llに比べて小さいが、出力端子0KII続される次段
のTTL論場ゲー)(II示せず)に対して出力端子0
の信号は入力信号となるので、桑積■路食体としては伝
達遍延時間は−めて大龜(なってしまう・換型すれば、
第1lIO周知mlIではハイレベル(H)は約8vの
VCCレベルにほぼ等し−ため、論m1111gが必要
以上に大龜すぎ、その結果、伝達遥延時間が大暑(なっ
ている〇113図は、論理振幅を小さくした、従来から
採i@されているTTL論珊論理ト回路の1例を示す回
路−である。lll13図において、111図の回路と
異なるところは、出力トランジスタ嗜のコレクタと工膚
ツタ関に、ダイオードDと抵抗几を直列接続し九り2ン
プgIIIが挿入されていることである。
aSSの従来amKよれば、出力端子Oのハイレベル時
には、抵抗4、ダイオードDおよび抵抗ルを介して電流
が流れるので、端子0の電圧は約toVとなり、伝遣遍
延時間は大幅に短縮される。
には、抵抗4、ダイオードDおよび抵抗ルを介して電流
が流れるので、端子0の電圧は約toVとなり、伝遣遍
延時間は大幅に短縮される。
しかしながら、集積回路の各々の基本ゲートにms園に
示されるクランプ−IIt付加することにより、各基本
ゲートに要する面積が大きくなり、集積度が着しく損な
われるという閏題がある。まえ、出力のハイレベルが約
0;S#ボルトでは0.7ボルトの閾値に対して雑膏余
櫓健が小さすぎ、誤動作を生じ中すいという問題も魯る
。本発明はこれらの諸量@t−嬶決すべく1された−の
であり、以下、本li明の実施flを114図および纂
S図に基づ−て説明する。
示されるクランプ−IIt付加することにより、各基本
ゲートに要する面積が大きくなり、集積度が着しく損な
われるという閏題がある。まえ、出力のハイレベルが約
0;S#ボルトでは0.7ボルトの閾値に対して雑膏余
櫓健が小さすぎ、誤動作を生じ中すいという問題も魯る
。本発明はこれらの諸量@t−嬶決すべく1された−の
であり、以下、本li明の実施flを114図および纂
S図に基づ−て説明する。
嬉4図は本発明の実施例による相補的結合形T’X’L
論珊am論理す回路図であるoj1g4図におiで、第
1閣と異なると仁ろは% pnp )ランジスタ偽が付
加されていゐことであや、他の構成は纂IIIと同様で
あり、同一の参照符号を付しである0pnp )ランジ
スタQ、のベースは出力npn)フンジス11のベース
および入力npo )ツンジスタのコレクタに共過摘絖
されてかp1工電νりは出力!IpE1 )ツンジスタ
Q1の;レタタK11lll−!れており、そしてツレ
タIは接地されている0馳咋説明を審鳥にする九めに、
入力端子I、には前段の論理1路の出力npn)、フン
ジスタQ1のゴレタIが磯絖されて図示されている。
論珊am論理す回路図であるoj1g4図におiで、第
1閣と異なると仁ろは% pnp )ランジスタ偽が付
加されていゐことであや、他の構成は纂IIIと同様で
あり、同一の参照符号を付しである0pnp )ランジ
スタQ、のベースは出力npn)フンジス11のベース
および入力npo )ツンジスタのコレクタに共過摘絖
されてかp1工電νりは出力!IpE1 )ツンジスタ
Q1の;レタタK11lll−!れており、そしてツレ
タIは接地されている0馳咋説明を審鳥にする九めに、
入力端子I、には前段の論理1路の出力npn)、フン
ジスタQ1のゴレタIが磯絖されて図示されている。
第4図の回路の動作は次の通りである。最初に入力端子
■1がローレベル(L)KあるとするOC0時、前段の
出力npn )ツンジスタ(J’lはオンで69、その
コレクタ・工電ツタ間電圧は約0.3ボルトである。人
力npn )フンジスJQtはオンでTol)、且つシ
■ットキバリアダイオード付ではないので欅い飽和に達
しておkl!りて、そ40ルりI・工電ツタ間電圧は約
0.1ボルトである。抵抗も、トランジスタQ凰、トラ
ンジスタqtを介して電源VCCから接地に電流が流れ
るので、本発明により付加されたpnp )うyジスタ
Qsのベース電位が下がっておp、従って% Pn9ト
ランジスタ1もオンである。従りて出力npn )ラン
ジスタQ2のベースには電流が供給されず、オフとなり
ていゐoprl)トランジスタQsがオンなので、II
sの抵抗島およびトランジスタ漬を介して電流が流れる
。この為、出力端子0の電位はハイレベルであるにもか
かわらず、Vccより低い。この時の出力端子Oの電位
VOHは、pnp)ランジスタ囁のベース・エンツタ闘
電圧Vgg(Qs)(=0.7V)と、入力ipn )
フンジスJIQ117) コv l J ・工i ツf
i 114 電FE Vcg(’Jt)(−Q、IV)
と、111段の出力npn )ランジスタQ−のコレク
タ・工tyタ間電圧Vcg((Jz)(−0,3V )
との和で69、VOH= V託(Qs) + Vcic
(Qt) + Vcx((JS ) tx 1. tボ
ルトとなる0実際のLSI内では、各トランジスタは他
の鑓略嵩子にもaimされているので、Vcz (Q’
t )は約0.35ボルト程[盲で変位するが、いずれ
にしてもVO)Iは1.1ボルトにほぼ等しい。前段の
出力npn )ランジスタ碩がオフで入力端子に1.1
ボルトが印加されている時は、入力npn トランジス
タQ1はオフ、pnp )ランジスタQsはオフ、出力
npn )ランジスタはオンとなり、出力端子0の電位
voLは約0.3ボルトになる。すなわち、pnp)ラ
ンジスタQ、は出力npn)テンジスタ電と相補的な動
作を行い、出力端子OにはVOH−VOL ” o、a
ポル)li度の小さnWklA1a幅が得られる。しか
も、出力のハイレベルVOHに約1.1+Nルトと、j
[3図に示し九従来例のそれより高いので、雑音余裕度
も改養されている。
■1がローレベル(L)KあるとするOC0時、前段の
出力npn )ツンジスタ(J’lはオンで69、その
コレクタ・工電ツタ間電圧は約0.3ボルトである。人
力npn )フンジスJQtはオンでTol)、且つシ
■ットキバリアダイオード付ではないので欅い飽和に達
しておkl!りて、そ40ルりI・工電ツタ間電圧は約
0.1ボルトである。抵抗も、トランジスタQ凰、トラ
ンジスタqtを介して電源VCCから接地に電流が流れ
るので、本発明により付加されたpnp )うyジスタ
Qsのベース電位が下がっておp、従って% Pn9ト
ランジスタ1もオンである。従りて出力npn )ラン
ジスタQ2のベースには電流が供給されず、オフとなり
ていゐoprl)トランジスタQsがオンなので、II
sの抵抗島およびトランジスタ漬を介して電流が流れる
。この為、出力端子0の電位はハイレベルであるにもか
かわらず、Vccより低い。この時の出力端子Oの電位
VOHは、pnp)ランジスタ囁のベース・エンツタ闘
電圧Vgg(Qs)(=0.7V)と、入力ipn )
フンジスJIQ117) コv l J ・工i ツf
i 114 電FE Vcg(’Jt)(−Q、IV)
と、111段の出力npn )ランジスタQ−のコレク
タ・工tyタ間電圧Vcg((Jz)(−0,3V )
との和で69、VOH= V託(Qs) + Vcic
(Qt) + Vcx((JS ) tx 1. tボ
ルトとなる0実際のLSI内では、各トランジスタは他
の鑓略嵩子にもaimされているので、Vcz (Q’
t )は約0.35ボルト程[盲で変位するが、いずれ
にしてもVO)Iは1.1ボルトにほぼ等しい。前段の
出力npn )ランジスタ碩がオフで入力端子に1.1
ボルトが印加されている時は、入力npn トランジス
タQ1はオフ、pnp )ランジスタQsはオフ、出力
npn )ランジスタはオンとなり、出力端子0の電位
voLは約0.3ボルトになる。すなわち、pnp)ラ
ンジスタQ、は出力npn)テンジスタ電と相補的な動
作を行い、出力端子OにはVOH−VOL ” o、a
ポル)li度の小さnWklA1a幅が得られる。しか
も、出力のハイレベルVOHに約1.1+Nルトと、j
[3図に示し九従来例のそれより高いので、雑音余裕度
も改養されている。
露5図は第4図の[111のパターン配置の1実施例を
示す平面図である。第5図において、斜繍會總した部分
は金属配線層である。入力端子■1は金属配線層H,を
介して入力トランジスタQ1の第1エミツタ電極811
に接続されている。入力端子I、は金属配置層M、を介
してトランジスタQ1の第2エミ□ツタ電極E)txに
接続されている。トランジスタQtのベース電極Btは
金属配線層M4t−介してallの抵抗領域絢の一方の
端子に接続されている。抵抗領域R1の他方の端子は電
源ラインVCCに接続されてイル。トランジスタQ、の
コレクタ電11Cstj、、 pnpトランジスタQ3
のペース電極Blと共用されており、金属配線層Mat
−介して出力トランジスタQtのペース電極B、および
第2の抵抗領域亀の一方の端子に接続されている。抵抗
領域−の他方の端子は電源ラインVccK*続されてい
る0出力端子Oは金属配置11層Mst−介してpnp
トランジスタQsの工擢ツタ電極gsに接続されており
、二重ツタ電極E3は金属配一層M・を介して出カドラ
ンジスするのコレクタ電極CI′sPよび第3の抵抗領
域fLsの一方の1子に接続されてい為。抵抗領域R,
の他方の端子は同様に電源ラインVcclC棲aされて
いる。pnp)ランジスタQ、のコレクタ電極CBkL
び出力トランジスタQ、の工電ツタ電@烏は金属配線層
Mγを介して接地ライyGNDKI[Mされている0 本発明により付714れたpnp )ランジスタqの畳
する領域はそのベース領域、コレクタ領域およびエミッ
タ領域であるが、ベース領域は入カド2ンジスタQ1の
コレクタ領域と共通にし、またコレクタ領域はPm基板
及び分離拡散領域と共通にし九ので、付加される領域は
少なくてすむ。
示す平面図である。第5図において、斜繍會總した部分
は金属配線層である。入力端子■1は金属配線層H,を
介して入力トランジスタQ1の第1エミツタ電極811
に接続されている。入力端子I、は金属配置層M、を介
してトランジスタQ1の第2エミ□ツタ電極E)txに
接続されている。トランジスタQtのベース電極Btは
金属配線層M4t−介してallの抵抗領域絢の一方の
端子に接続されている。抵抗領域R1の他方の端子は電
源ラインVCCに接続されてイル。トランジスタQ、の
コレクタ電11Cstj、、 pnpトランジスタQ3
のペース電極Blと共用されており、金属配線層Mat
−介して出力トランジスタQtのペース電極B、および
第2の抵抗領域亀の一方の端子に接続されている。抵抗
領域−の他方の端子は電源ラインVccK*続されてい
る0出力端子Oは金属配置11層Mst−介してpnp
トランジスタQsの工擢ツタ電極gsに接続されており
、二重ツタ電極E3は金属配一層M・を介して出カドラ
ンジスするのコレクタ電極CI′sPよび第3の抵抗領
域fLsの一方の1子に接続されてい為。抵抗領域R,
の他方の端子は同様に電源ラインVcclC棲aされて
いる。pnp)ランジスタQ、のコレクタ電極CBkL
び出力トランジスタQ、の工電ツタ電@烏は金属配線層
Mγを介して接地ライyGNDKI[Mされている0 本発明により付714れたpnp )ランジスタqの畳
する領域はそのベース領域、コレクタ領域およびエミッ
タ領域であるが、ベース領域は入カド2ンジスタQ1の
コレクタ領域と共通にし、またコレクタ領域はPm基板
及び分離拡散領域と共通にし九ので、付加される領域は
少なくてすむ。
以上の説明から明らかなように、本発明により、入力n
pn )ランジスタと出力npn)ランジスタとを組合
せたインバータの基本ゲート回路に&−て、出力npn
)ランジスタと並列にpnp)ランジスタを1lii
1することによp、集積[を大幅に損うことなく、且つ
雑音余1ft−劣化させろことなく、基本ゲート1@の
論I!Ii!lIt#0.8ボルトまで小さくして伝遥
遥延時間を短縮°することが回目となり、高速Il1作
が実現される。
pn )ランジスタと出力npn)ランジスタとを組合
せたインバータの基本ゲート回路に&−て、出力npn
)ランジスタと並列にpnp)ランジスタを1lii
1することによp、集積[を大幅に損うことなく、且つ
雑音余1ft−劣化させろことなく、基本ゲート1@の
論I!Ii!lIt#0.8ボルトまで小さくして伝遥
遥延時間を短縮°することが回目となり、高速Il1作
が実現される。
なお、本発明は前述の一緒例に限定されるものではなく
、例えば、出力npn )ランジスタをシ1ットキパリ
アダイオード付龜でない通常のトランジスタでfjI!
換えてもよ−・また、入力トランジスタの工建ツI数は
2個に代えて任意(OaKtJbことができる0
、例えば、出力npn )ランジスタをシ1ットキパリ
アダイオード付龜でない通常のトランジスタでfjI!
換えてもよ−・また、入力トランジスタの工建ツI数は
2個に代えて任意(OaKtJbことができる0
菖1図は周知のTTL論場ゲート−路を示す回路図、第
2図は第1閣の一路の鋤作説明用液形図、aSSは論理
振幅を小さくし丸、従来のTTL論通ゲーゲー鴎の1例
を示す一路図、lI4■は本発明の実施例による相補的
艙合形TTL論理回路を示す一路図、そして嬉sliは
第4■の一路のパターン配置の1実施例を示す平面図で
あゐ。 11*Il:入力端子、Ql:入力npn )ランクx
p、Q雪:出力npn )ランジス−1Rt : jl
tの抵抗、B1:jl!抵抗、m5=lIi鵞の抵抗
、0:出力端子、Qs : 911g) )ツンジスタ
。 脣許出願人 富士通株式会社 響許出塵代場人 弁理士 青 木 朗 弁理士 画 値 和 之 弁理士 内 1)中 男 弁理士 山 口 唱 之
2図は第1閣の一路の鋤作説明用液形図、aSSは論理
振幅を小さくし丸、従来のTTL論通ゲーゲー鴎の1例
を示す一路図、lI4■は本発明の実施例による相補的
艙合形TTL論理回路を示す一路図、そして嬉sliは
第4■の一路のパターン配置の1実施例を示す平面図で
あゐ。 11*Il:入力端子、Ql:入力npn )ランクx
p、Q雪:出力npn )ランジス−1Rt : jl
tの抵抗、B1:jl!抵抗、m5=lIi鵞の抵抗
、0:出力端子、Qs : 911g) )ツンジスタ
。 脣許出願人 富士通株式会社 響許出塵代場人 弁理士 青 木 朗 弁理士 画 値 和 之 弁理士 内 1)中 男 弁理士 山 口 唱 之
Claims (1)
- 【特許請求の範囲】 1、ベースが−1の抵抗を介して電11Km!II畜れ
九人力apfi)ツンジスタと;ベース7bx該入力f
ipfiシツyジスタO:Iレクタに:II總1れて−
ると#KII!の抵抗を介して該電源K11m!されて
お9、叩しクタが*Sの抵抗を介して該電源に摘続畜れ
てお9、工電ツIが接地1れて−る出力11g)!l
)うyジスIとを真値し、館入カーptzトツンジスー
の工電ツIを入力端子とし、lll畠力鳳pm)ランジ
ス−〇;レクタを出力端子とす為イyp<−Jを基本グ
ー)11m1とす為集積回路において、該基本グー)g
allは員に、11出力r*pya )ランジス10皺
xレタタに工電ツタが鐘銃1れておや、該出力5xpa
)ツ”y髪スJI’011ベースにベースがmaすれて
sPす、1つコレタ#が接地されてvh為出力tap
)ランジス−を具値す為ことを畳−とするTTL論珊■
賂0161人力Np聰トランジス−はマルチェtylト
ツyジスタである特許請求の範I!第1項記載のTTL
論11@11゜ 1 該出力mpn)ツンジスタはシ冒ット命バリアダイ
オード付のトランジスタである特許請求の範11jll
ll[又は3項記載のT’rL論曹回路04、該入力u
pれトランジス−と該出力prsp )ツyジスタとが
ひとつの分離領域ecsすれたパターン01tlK形威
されてか多い且つ該入力op鳳トランジス#011コレ
クIの電極は該出力pnp )ランジスIのベース電極
として共Mi1れるようにし九ことt−特徴とすゐ特許
請求の@■I11項記載0 ’r’l’L論曹■路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56098379A JPS581330A (ja) | 1981-06-26 | 1981-06-26 | Ttl論理回路 |
US06/388,942 US4471239A (en) | 1981-06-26 | 1982-06-16 | TTL Fundamental logic circuit |
DE8282303309T DE3273934D1 (en) | 1981-06-26 | 1982-06-24 | Transistor-transistor logic circuits |
EP82303309A EP0068832B1 (en) | 1981-06-26 | 1982-06-24 | Transistor-transistor logic circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56098379A JPS581330A (ja) | 1981-06-26 | 1981-06-26 | Ttl論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS581330A true JPS581330A (ja) | 1983-01-06 |
Family
ID=14218235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56098379A Pending JPS581330A (ja) | 1981-06-26 | 1981-06-26 | Ttl論理回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4471239A (ja) |
EP (1) | EP0068832B1 (ja) |
JP (1) | JPS581330A (ja) |
DE (1) | DE3273934D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005028259A1 (ja) * | 2003-09-19 | 2005-03-31 | Autonetworks Technologies, Ltd. | 車載用回路ユニットの取付構造及び車載用回路ユニット |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57188138A (en) * | 1981-05-15 | 1982-11-19 | Nec Corp | Logical gate circuit |
US4697102A (en) * | 1984-05-28 | 1987-09-29 | Hitachi Microcomputer Engineering Co., Ltd. | Bipolar logic circuit having two multi-emitter transistors with an emitter of one connected to the collector of the other to prevent saturation |
US4939391A (en) * | 1986-05-30 | 1990-07-03 | Advanced Micro Devices, Inc. | Programmable logic device with observability and preload circuitry for buried state registers |
JPH03156967A (ja) * | 1989-11-15 | 1991-07-04 | Toshiba Micro Electron Kk | 出力回路 |
Citations (1)
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JPS55113363A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor integrated device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1981
- 1981-06-26 JP JP56098379A patent/JPS581330A/ja active Pending
-
1982
- 1982-06-16 US US06/388,942 patent/US4471239A/en not_active Expired - Lifetime
- 1982-06-24 DE DE8282303309T patent/DE3273934D1/de not_active Expired
- 1982-06-24 EP EP82303309A patent/EP0068832B1/en not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS55113363A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor integrated device |
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Also Published As
Publication number | Publication date |
---|---|
US4471239A (en) | 1984-09-11 |
DE3273934D1 (en) | 1986-11-27 |
EP0068832B1 (en) | 1986-10-22 |
EP0068832A3 (en) | 1984-05-23 |
EP0068832A2 (en) | 1983-01-05 |
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