JPS58125871A - 多セル形サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は少なくとも１つの追加領域を含む凹領域半導体
素子（すなわちｐｎｐｎ素子またはｎｐｎｐ素子）に関
するもので、更に詳しく言えば、制御ゲートに対する電
圧信号の印加によってターンオフさせ得る能力を持った
円領域素子に関する。

円領域素子それ自体は当業界において公知であって、そ
の中にはたとえばサイリスタまたはＳＣＲが含まれる。

サイリスタをターンオンさせるための技術は数多く存在
している。しかるに、サイリスタをターンオフさせるた
めの技術は少ない。サイリスタをターンオフさせる技術
の７つはゲートターンオアサイリスタ（ＧＴＯ）として
具体化されている。ＧＴＯは、内部領域の１つ（たとえ
ばＰ形ペース領域）に接続された制御ゲートを有する円
領域素子である。Ｐ形ペース領域に制御ゲートを接続し
ている場合、十分な大きさの正のバイアス電圧を制御ゲ
ートに印加することによりＧＴＯをターンオンさせるこ
とができる。また、十分な大ぎさの負のバイアス電圧を
制御ゲートに印加することによりＧＴＯをターンオフさ
せることができる。

当業者にとっては公知の通り、ＧＴＯのター／オフを達
成するためには制御ゲートに十分な大きさのターンオフ
電流を供給しなければならない。ターンオフ時における
ＧＴＯの制御ゲートに刈する所要のエネルギはそのとき
必要とするターンオフ電流に比例するから、その所要の
エネルギはかなり大きなものとなる。

ＧＴＯのモウ７つの欠点は、ター／オフ利得（すなわち
ターンオフの際の制御ゲート電流と素子電流との比）を
最適化するために制御ゲートおよび陰極を相互に組合わ
さるくし形構造としたような場合に見られる。その欠点
とは、制御ゲートの下方に位置する素子区域が素子電流
の導通にほとんど寄与しないということである。その結
果、ががルＧＴＯにおいては、素子電流を導通するため
に利用できる半導体基板の割合があまり大きくないこと
になる。

ＧＴＯのもう１つの欠点は、制御ゲートに接続されてい
ない素子の内部領域における、２つの内部領域間のｐｎ
接合面（ｊｕｎｃｔｉｏｎ　）が逆バイアスされた後の
キャリヤの再結合によりターンオフ速度が制限されると
いうことである。

そこで本発明の目的は、少なくとも７つの追加領域を含
みかつターンオフ能力を有する四領域半導体素子を提供
するもので、ターンオフ制御ゲートの所要エネルギを低
減すると共に半導体基板の内の素子電流の導通のために
利用される部分の割合を高くすることである。

また、少なくとも１つの追加領域を含みかつターンオフ
能力を有する四領域半導体素子において、ター／オフ時
にいずれの内部領域に於てもキャリヤ再結合の全体的な
遅れが生じないようにすることによって高速のター／オ
フを達成することも本発明の目的の７つである。

本発明の上記目的を達成するため、半導体材料製の基板
（ｂｏｄｙ）、第１の電極、第２の電極、および第１の
絶縁層によって基板から隔離された第３の電極から成る
半導体素子を設ける。上記の基板は、次の記載の順序で
互いに接合された第１、第２、第３および第≠の領域を
含んでいる。第１の領域は第２の領域によって第３およ
び第ｔの領域から隔離されており、また第≠の領域は第
３の領域によって第１および第２の領域から隔離されて
いる。第１および第３の領域は一導電形のものであり、
また第２および第≠の領域は反対導電形のものである。

上記の基板はまた、第≠の領域に隣接しかつ第≠の領域
によって第１、第２および第３の領域から隔離された前
記−導電形の第ｊの領域をも含んでいる。第１の電極は
第１の領域に対して電気的に接続さ五ている。第２の電
極は第≠および第ｊの領域に対して電気的に接続されて
いる。第３の電極は第≠の領域の一区域の上方に位置す
るが、第１の絶縁層によってそれから隔離されている。

第３の電極、第１の絶縁層および第≠の領域は、所定の
極性および大きさを持った第１のバイアス電圧を第３の
電極に印加すると、第≠の領域内に位置しかつ第３の領
域と第ｊの領域とを結び付けるような第１の反転チャネ
ルが第３の電極の直下に誘起されるように形成配置され
ている。

かかる半導体素子は、便宜上、金属・酸化物・半導体タ
ーンオフサイリスタ（ＭＯ８ＴＯＴ）ト呼フことが出来
る。なお、「金属・酸化物・半導体」中の「金属」とい
う用語は当業界において公知のごとく金属またはその他
の高導電性物質（たとえば高濃度に不純物を添加したポ
リシリコン）を意味し、また［酸化物］という用語は半
導体材料の酸化物またはその他の絶縁層を意味する。

新規なものと信じられる本発明の特徴は前記特許請求の
範囲中に詳細に記載されている。とは言え、本発明の構
成や実施方法および追加の目的や利点は添付の図面を参
照しながら以下の説明を読むことによって最も良く理解
されよう。

第１図は本発明の一実施例を成すＭＯＳ　ＴＯＴｌｏの
一部を示すものである。図示された素子１０の左側は１
つのセルの半分から成っていて、該セルの残りの半分は
図示された半分と対称的であることが好ましい。また、
図示された素子１０の右側は別ノセルの一部から成って
いて、このセルは前出のセルと実質的に同じ構成を有す
るのが有利である。

従って、ここでは左側のセルのみについて詳細な説明を
行う。

ＭＯＳ　ＴＯＴＩＯは半導体基板１１かも成っていて、
その中には第１の領域１２、第２の領域１３、第３の領
域１４および第≠の領域１５がこの順序で互いに接合さ
れている。第１の領域１２は第２の領域１３によって第
３の領域１４および第≠の領域１５から隔離されており
、また第≠の領域１５は第３の領域１４によって第１の
領域１２および第２の領域１３から隔離されている。第
１の領域１２と第２の領域１３との間には第１の接合面
１７が形成され、第２の領域１３と第３の領域１４との
間には第２の接合面１８が形成され、また第３の領域１
４と第≠の領域１５との間には第３の接合面１９が形成
されている。第１の領域１２および第３の領域１４はい
ずれも一導電形（この場合にはＰ形）のものであり、ま
た第２の領域１３および第≠の領域１５はいずれも反対
導電形（この場合にはＮ形）のものである。図示された
特定のＭＯ８ＴＯＴにおいては、領域１２〜１５はそれ
ぞれＰ＋形エミッタ領域、Ｎ−形ベース領域、Ｐ形ベー
ス領域および（後述のごとくにＮ、＋形部分とＮ２形部
分とを有する）Ｎ＋形エミッタ領蛾を構成している。

第１の領域１２は約／　０１８原子／　ｃｒＡを越える
最大不純物濃度を有することが好ましく、第２の領域１
３は約１０１６原子／ｃｒ１１より低い最大不純物濃度
を有することが好ましく、第３の領域１４は約１０１７
原子／　ｃｒ／１より低い最大不純物濃度を有すること
が好ましく、また第≠の領域１５のＮ１＋形部分は約１
０ｒｓ原子／　ｃｄを越える最大不純物濃度を有するこ
とが好ましい。

上記の不純物濃度はＭＯＳ　ＴＯＴＩＯにおいて良好な
サイリスタ作用が達成されるように選定されることが望
ましく、従ってかかる不純物濃度の特定の更に半導体基
板１１は、第≠の領域１５に隣接しがつ第≠の領域１５
によって第１〜３の領域１２〜１４カ・ら隔離された第
ｊの領域２１を含んでいる。第ｊの領域２１は前記−導
電形（この場合にはＰ形）のものであり、また後述のご
とく電極２５に対して良好な電気的接触を達成するため
に約１０１８原子／　ｃｒｔｌを越える不純物濃度を有
することが好ましい。第ｔの領域１５と第ｊの領域２１
との間には第≠の接合面２２が形成されている。第３の
接合面１９および第≠の接合面２２は半導体基板１１の
外面に達する終端部を有していて、図示された実施例に
おいてはかがる終端部が基板１１の上面内に位置してい
る。

第１の領域１２には第１の電極２４が電気的に接続され
ており、そしてＭＯＳ　ＴＯＴｌｏにおける陽極として
働く。また、第≠の領域１５および第５の領域２１の両
方に第２の電極２５が電気的に接続されており、そして
ＭＯＳ　ＴＯＴｌｏにおける陰極として働く。

更に、絶縁層３０によって基板１１がら隔離された第３
の電極２７が設置されている。この第３の電極２７はＭ
ＯＳ　ＴＯＴｌｏにおけるターンオフ制御ゲートとして
働く。第３の電極２７は、少なくとも第３の接合面１９
の上記終端部に近接した部位（たとえば点線２８に対応
する位置）から第≠の接合面２２の上記終端部に近接し
た部位（たとえば点線２９に対応する位置）にまで広が
る半導体基板１１上の区域の上方に位置している。第３
の電極２７は図示のごとく第３の接合面１９および第≠
の接合面２２の露出部分に重なっていることが好ましい
が、僅かな寸法不足は差支えない。本発明に従って第３
の電極２７、絶縁層３０および第≠の領域１５を形成配
置する際に重要なことは、適当な極性および大きさのバ
イアス電圧を第３の電極２７に印加した場合、第≠の領
域１５内の点線によって区画されかつ第３の領域１４と
第ｊの領域２１とを結び付けるような反転チャネル３１
が第３の電極２７の直下に形成されて、第≠の領域１５
の少数キャリヤがチャネル３１中に吸引されるようにす
ることである。第３の電極２７が第３の接合面１９およ
び第≠の接合面２２の露出部分に重なっていれば、チャ
ネル３１中への第μの領域１５の少数キャリヤの吸引が
促進され、そして「バイパス」キャリヤすなわち上記の
少数キャリヤと同じ電気的符号を持ったキャリヤに対す
る低抵抗の通路が確実に形成される。かかるバイパスキ
ャリヤ（この場合には正孔）に対するチャネル３１の電
気抵抗（以後は単に「抵抗」と呼ぶ）は上記バイアス電
圧の大きさに応じて変化するが、その変化の仕方は当業
者にとって自明であろう。

上記のバイアス電圧を第３の電極２７に印加することに
よって反転チャネル３１が形成されるような本発明の図
示された実施例を達成するためには、第３の領域１４の
内部からチャネル３１および第５の領域２１を通って第
２の電極２５に至る分布バイパスキャリヤ電流路３２に
清って存在するバイパスキャリヤに対する最大電気抵抗
が、電流路３２中におけるバイパスキャリヤの流れの結
果として起こる第３の接合面１９の順方向バイアスを、
第３の接合面１９を形成する半導体材料のエネルギ・バ
ンドギャップ電圧（以後は単に［エネルギ・バンドギャ
ップ電圧」と呼ぶ）の約１以下に制限するように選ばれ
た値を有すればよい。このようにすれば、素子のターン
オフに関する後記の説明から一層明らかとなるようにＭ
ＯＳ　ＴＯＴｌｏをターンオフさせることが可能となる
。

なお、素子のターンオフの際に存在する分布バイパスキ
ャリヤ電流路３２は、オン状態時に素子中に存在する正
孔および電子電流路とは区別すべきである。かかるオン
状態の電流路は、一般に、各種の接合面１７．１８およ
び１９を第１図で見て真上または真下の方向に横断する
ものである。

分布バイパスキャリヤ電流路３２の抵抗に関する適正値
が容易に得られるようにするため、第１図に示されるご
とく、反転チャネル３１を包含しかつチャネル３１の占
める区域内において約７Ｑ１’ｌ原子／ｃａｌより低い
最大不純物濃度を有するＮ２形部分を第弘の領域１５内
に設けることが好ましい。このようにすれば、上記のバ
イアス電圧を第３の領域２７に印加すると反転チャネル
３１が容易に生じる。第弘の領域１５中にがかるＮ２形
部分を形成するためには、先ず第１の拡散窓を通してＮ
＋形の第弘の領域１５全体を形成するための不純物拡散
を行い、次いで第１の拡散窓の内部に位置する第２の拡
散窓を通して第弘の領域２１用の注意深く選ばれたＰ＋
形横方向不純物拡散を行い、それによって最初のＮ＋形
拡散領域より低い不純物濃度を持ったＮ２形部分を形成
すればよい。あるいはまた、Ｎｌ＋形部分用の不純物拡
散およびそれに重なり合５　Ｎ２形部分用の不純物拡散
によって第弘の領域１５を形成し、次いでＮ２形部分の
形成に使用された拡散窓の内部に位置する拡散窓を通し
て第弘の領域１５内にＰ＋形の第弘の領域２１を拡散さ
せてもよい。

更にまた、分布バイパスキャリヤ電流路３２の抵抗に関
する適正値が容易に得られるようにするため、設計に際
して下記の諸点を考慮すべきである。

第１図に見られるような第弘の領域１５の水平方向寸法
を縮小して電流路３２の全長を減少させることは、電流
路３２の抵抗を低下させる点で望ましい。

また、チャネル３１の長さくすなわち電流の流れる方向
の寸法）を最小にしかつチャネル３１の幅（すなわち電
流の流れる方向に垂直な方向の寸法）を最大にすること
は、いずれも電流路３２の抵抗を低下させる点で望まし
い。チャネル３１０幅を最大にすることに関連して述べ
れば、上方から見たＭＯ８ＴＯＴＩＯの第Ｖの領域１５
の形状（およびそれに応じて定まるセル形状）は細長い
形ではなく正方形または円形であることが好ましく、そ
のようにすれば各セルの面積当りのチャネル幅は最大と
なる。

更にまた、第３の領域１４および第弘の領域２１の不純
物濃度を高くすれば電流路３２の抵抗が低下するので望
ましい。とは言え、ＭＯＳ　ＴＯＴＩＯの順方向電圧降
下が過大となることは望ましくないので、第３の領域１
４の不純物濃度を高くし過ぎてはならない。

一般的に言って、バイパスキャリヤ電流路３２の抵抗が
低くなるほど、ターンオフさせることのできる素子電流
は大きくなる。最悪事例分析の結果によれば、　ＭＯＳ
　ＴＯＴＩＯはエネルギ・ノ（ンドギャノプ電圧の７を
電流路３２の抵抗で割った商に等しい値の最大電流をタ
ーンオフさせることができた。

かかる最悪事例分析は次のような３つの仮定に基づいて
いる。（１）ＭＯＳ　ＴＯＴＩＯ中の第２の接合面１８
を第１図で見て上向きに通過する正孔電流の全てが電流
路３２中を流れるものとする。（２）第２の接合面１８
を通過する全素子電流が正孔電流のみから成るものとす
る。（３）素子のター／オフが起こるのに先立ち、第３
の接合面１Ｓの両側間の最太電田をエネルギ・バンドギ
ャップ電圧のｉまで低下させなければならないものとす
る。ところが、第１図のＭＯＳ　ＴＯＴｌｏの一具体例
の一次元モデルに関する計算例によれば、ＭＯＳ　ＴＯ
Ｔｌｏは上記の最悪事例の場合よりもかなり大きい電流
をターン、オフさせ得ることが示される。

かかる計算例によって得られたデータは、各種の素子パ
ラメータをバイパスキャリヤ電流路３２の陽極・陰極間
電圧はｌボルトである。）。上記の抵抗が約７０ミリオ
ームにまで低下すると、　ＭＯ８ＴＯＴ１０はターンオ
フし、そして全ての曲線はゼロに落ちる。第２図かられ
かる通り、電流路３２を通る正孔電流（「反転チャネル
を通る正孔電流」）は第２の接合面１８における正孔電
流の一部に過ぎない。また、電流路３２を通る正孔電流
は全素子電流の約’７０％に過ぎないこともわかる。更
にまた、ＭＯＳ　ＴＯＴｌｏのターンオフが起こるため
には、第３の接合面１９の両側間の最大電圧がエネルギ
・バｌ　　　。

ンドギャップ電圧のｉ（シリコンに関しては約０．６ボ
ルト）と比べて約ＯＪ／≠ボルトまで低下すればよいこ
ともわかる。

このような計算例は、前述の最悪事例に比べ、設計上の
仮定を一層良く代表するものであると信じられる。従っ
て、第１図の典型的なＭＯＳ　ＴＯＴｌｏは最悪事例分
析が示唆する値よりもがなり大きい電流をターンオフさ
せ得ると言える。

ＭＯＳ　ＴＯＴｌＱ　１７）動作は、第１図１１７）Ｍ
ＯＳ　ＴＯＴｌＱ中の１つのセルを表わす電気回路図で
ある第３図を見れば理解することができる。なお第３図
においては、電極２４　、２５および２７は第１図中の
同じ番号の電極に対応している。第１図中の第１の領域
１２、第２の領域１３および第３の領域１４は第３図中
ではバイポーラトランジスタ３５によって表わされてい
る一方、第２の領域１３、第３の領域１４および第グの
領域１５はバイポーラトランジスタ３６によって表わさ
れている。これらのトランジスタ３５および３６同士は
背中合せに結合されている。第１図中の反転チャネル３
１は、その一端に位置するＰ＋形の第ｊの領域２１およ
び他端に位置するＰ形ベースの第３の領域１４と共に、
第３図では金属酸化物半導体電界効果トランジスタ（Ｍ
ＯＳ　ＦＥＴ）３７として表わされている。ＭＯＳ　Ｔ
ＯＴＩＯがオン状態にある時、素子電流は陽極２４がら
陰極２５へ向って流れ、そしてトランジスタ３５および
３６は再生モードで動作する。すなわち、一方のトラン
ジスタのコレクタ電流が他方のトランジスタのベースを
駆動し、またその逆も成立ち、それによってＭＯＳ　Ｔ
ＯＴｌｏがオン状態に保たれる。トランジスタ３５のコ
レクタからトランジスタ３５０ベースへの正孔電流路は
矢印３９によって示さｉている。上記のバイアス電圧（
この場合には負＞ｆｃゲート電極２７に印加すると、Ｍ
ＯＳ　ＦＥＴ３７が正孔電流路３９がら正孔電流を抜取
る（または奪い取る）。これにより分岐した電流は、矢
印４０によって示される電流路（これは第１図中のバイ
パスキャリヤ電流路３２と同等のものである）を通して
陰極２５に導かれる。ゲート電極２Ｔに印加されるバイ
アス電圧が十分な強度に到達すると、ＭＯＳ　ＦＥＴ３
７の抵抗は、トランジスタ３６のベース・エミッタ間電
圧を、ベース・エミッタ間接合面を構成する半導体材料
のエネルギ・バンドギャップ電圧の約７より低くするよ
うな値にまで充分低下する。その結果、トランジスタ３
６のター／オフが起こり、続いてトランジスタ３５のタ
ーンオフが起こり、それによって第３図の回路で表わさ
れる第１図のＭＯＳ　ＴＯＴｌｏのセルがターンオフす
る。しかしながら、　ＭＯＳ　ＴＯＴＩＯの全体をター
ンオフさせるためにはＭＯＳ　ＴＯＴｌＱ中の全てのセ
ルがターンオフする必要がある。

ＭＯＳ　ＴＯＴｌｏのター／オフを達成するためには、
第３の電極すなわちターンオフ制御ゲート２７に成るバ
イアス電圧を印加して、第３の電極２７と半導体基板１
１との間の容量（キャパ７り／ス）に比例する値まで充
電する必要がある。ターンオフ制御ゲート２７に対する
所要のエネルギはかかるバイアス電圧′の２乗とかかる
容量の値との積に比例し、しかもかかるバイアス電圧お
よび容量の値は小さい（たとえばそれぞれ１０Ｖおよび
１０００ｐＦ−ｃｒｔｉ）から、ターンオフ制御ゲー）
２７の所要エネルギもまた小さいことは理解できよう。

ＭＯＳ　ＴＯＴｌｏがオン状態で動作している時、隣り
合ったＮ＋形エミッタ領域１５および３４の垂直壁間の
領域３３はＮ＋形エミッタ領域１５および３４からの電
子注入の少ない領域である。従って、領［３Ｊｌ内にお
けるＭＯＳ　ＴＯＴｌｏの陽極から陰極への電流は半導
体基板１１の図示部分の残部に比べて小さい。しかしな
がら、領域３３は半導体基板１１の残部より遥かに小さ
いのが通例であり、しかも電子電流は陽極２４へ向って
下向きに流れるに従って広がりを示すから、ＭＯＳ　Ｔ
ＯＴＩＯにおいては半導体基板１１の大きな割合の部分
が電流導通のために利用されることになる。なお、領域
３３の有害な効果は陽極２４および陰極２５０間の寸法
が大きくなるほど減少する。

次に第μ図を見ると、本発明の第２の実施例を成すＭＯ
Ｓ　ＴＯＴ４５の一部が示されている。図示された素子
４５は、第１図の素子１０と同様に２つのセルノ半分ス
つから成っている。ＭＯＳ　ＴＯＴ４５ハ第７の領域４
７、第２の領域４８、第３の領域４９および第夕の領域
５０を含んでいて、これらの領域は第１図のＭＯＳ　Ｔ
ＯＴＩＯ中の第１の領域１２、第２の領域１３、第３の
領域１４および第夕の領域１５とそれぞれ同じ不純物濃
度を有するのが適当である。素子４５の陽極５２および
陰極５３はＭＯＳ　ＴＯＴｌｏの陽極２４および陰極２
５に対応している。ＭＯＳ　ＴＯＴ４５の場合、キャリ
ヤ（この場合には電子）は分布バイパスキャリヤ電流路
５５を通って陽極５２へ流れるが、ががる電流路５５は
ＭＯＳ　ＴＯＴＩＯ中のバイパスキャリヤ電流路３２と
相補的なものである。電流路５５は第１の領域４７内に
位置する反転チャネル５７を含むが、かかる反転チャネ
ル５７はＭＯＳ　ＴＯＴＩＯ中の反転チャネル３１と相
補的なものである。反転チャネル５７は、絶縁層６０に
よって半導体基板５９から隔離されたターンオフ制御ゲ
ート５８にバイパス電比（この場合には正）を印加する
ことによって誘起される。

バイパスキャリヤ電流路５５はまた第５の領域６１をも
含むが、かかる第夕の領域６１ホＭＯ８ＴＯＴ１０中の
第５の領域２１と相補的なものである。ゲート電極５８
および絶縁層６０はＭＯＳ　ＴＯＴｌｏのゲート電極２
７および絶縁層３０に対応している。更にまた、第１の
領域４７はＰＪ形部分およびＰ２形部分を有することが
好ましい。上記ＭＯ８ＴＯＴＩＯの第夕の領域１５゜中
におけるＮＪ形部分およびＮ２形部分の好適な相対的不
純物濃度に対応して、Ｐ２形部分はＰ１形部分より低い
不純物濃度を有することが好ましい。

従って、　ＭＯＳ　ＴＯＴＩＯに関する上記の説明およ
びＭＯＳ　ＴＯＴｌｏとＭＯＳ　ＴＯＴ４５との相補関
係や対応関係に関する上記の注釈に基づけば、　ＭＯＳ
　ＴＯＴ４５は当業者にとって自ら理解されよう。

第≠図のＭＯＳ　ＴＯＴ４５中の１つのセルを表わす電
気回路図である第４図を参照しながらそれの動作を考察
すれば、　ＭＯＳ　ＴＯＴ４５は一層良く理解すること
ができる。なお第４図においては、電極５２゜５３およ
び５８は第夕図中の同じ番号の電極に対応している。Ｍ
ＯＳ　ＴＯＴＩＯ中の第１〜≠の領域１２〜１５が第３
図中のトランジスタ３５および３６によって表わされた
のと同様に、第１〜≠の領域４７〜５０は第５図中では
背中合せに結合されたバイポーラトランジスタ６２およ
び６４によって表わされている。第夕図中の反転チャネ
ル５７は、その一端に位置するＮ＋形の第５の領域６１
および他端に位置するＮ−形ペースの第２の領域４Ｂと
共に、第４図ではＭＯＳＦＥＴ　６５として表わされて
いる。ＭＯＳ　ＴＯＴ４５がオン状態にある時、素子電
流は陽極５２から陰極５３へ向って流れ、そしてトラン
ジスタ６２およヒ６４は再生モードで動作する。すなわ
ち、一方のトランジスタのコレクタ電流が他方のトラン
ジスタのベースを駆動し、またその逆も成立ち、それに
よってＭＯＳ　ＴＯＴ４５がオン状態に保たれる。トラ
ンジスタ６４のコレクタからトランジスタ６２のベース
への電子電流路は矢印６Ｔによって示されている。上記
のバイアス電圧（この場合には正）をゲート電極５８に
印加すると、ＭＯＳ　ＦＥＴ６５が電流路６７から電子
電流を抜取る（または奪い取る）。分岐した電子電流は
、矢印６８によって示される電流路を通して陽極５２に
導かれる。ゲート電極５８に印加されるバイアス電圧が
十分な大きさに到達すると、ＭＯＳＦＥＴ　６５の抵抗
は、トランジスタ６２０ベース・エミッタ間電子がそれ
のエネルギ・バンドギャップ電王の約７より低くなるよ
うな値にまで低下する。

その結果、トランジスタ６２のターンオフが起こり、続
いてトランジスタ６４のターンオフが起こり、それによ
って第５図の回路で表わされる第≠図のＭＯＳ　ＴＯＴ
４５のセルがターンオフする。しかしながら、　ＭＯＳ
　ＴＯＴ４５全体をターンオフさせるためにはＭＯＳ　
ＴＯＴ４５中の全てのセルがターンオフする必要がある
。

第１図に示された実施例の場合と同じく、第≠図の実施
例においてもまた、ターンオフ制御ゲート５Ｂの所要エ
ネルギを小さくしかつ半導体基板５９の大きな割合の部
分を電流導通のために利用するという目的が達成される
。

次に第を図を見ると、本発明の第３の実施例を成すＭＯ
Ｓ　ＴＯＴ７０の一部が示されている。図示されたＭＯ
Ｓ　ＴＯＴ７０は、第１図のＭＯＳ　ＴＯＴｌｏと同様
に２つのセルの半分ずつから成っている。かかるＭＯＳ
　ＴＯＴ７０は、第１図のＭＯＳ　ＴＯＴｌｏおよび第
≠図のＭＯＳ　ＴＯＴ４５の特徴をあわせ持っている。

詳しく言えば、　ＭＯＳ　ＴＯＴ７０の第２の接合面７
１より上方の部分はＭＯＳ　ＴＯＴＩＯの第２の接合面
１８より上方の部分と実質的に同じものとするのが適当
であり、またＭＯＳ　ＴＯＴ７０の第２の接合面７１よ
り下方の部分はＭＯＳ　ＴＯＴ４５の第２の接合面７２
より下方の部分と実質的に同じものとするのが適当であ
る。従って、以上の注釈に基づきながらＭＯ８ＴＯＴ１
０および４５に関する上記の説明を考察すれば、ＭＯＳ
　ＴＯＴ７０は理解できるはずである。

ＭＯＳ　ＴＯＴ７０の図示された部分はλつのターンオ
フ制御ゲート（ゲートＡおよびゲートＢ）を有し、それ
によって下記の説明から明らかとなるように一層高速の
素子ターンオフが可能となる。

第６図のＭＯＳ　ＴＯＴ７０中の１つのセルを表わす電
気回路図である第７図を参照すれば、動作の詳細を含め
てＭＯＳ　ＴＯＴ７０を一層良く理解することができる
。なお第７図においては、ゲートＡ１ゲ−）Ｂ、陽極お
よび陰極は第６図中の同じ名称の電極に対応している。

ＭＯＳ　ＴＯＴ１０中の第１〜≠の領域１２〜１５が第
３図中のトランジスタ３５および３６によって表わされ
たのと同様に、第６図のＭＯ８Ｎ−形エミッタ）は第７
図中ではバイポーラトラン△ ジスタフ２および７４によって表わされている。上方の
ＭＯＳ　ＦＥＴ７５は第６図中の上部の反転チャネル７
７に関連するものであり、また下方のＭＯＳ　ＦＥＴ７
８は第６図中の下部の反転チャネル８０に関するもので
ある。ＭＯＳ　ＴＯＴＩＯおよび４５に関する上記の説
明かられかる通り、十分な大きさを持った負のバイアス
電圧をゲートＡに印加すると、トランジスター４のベー
ス・エミッタ間重用をそれのエネルギ・バンドギャップ
電圧の約ｌより低い値に低下させるのに十分な正孔電流
８１がＰ形ペースの正孔電流８２から分岐し、それによ
ってトランジスター４のターンオフが起こる。その結果
としてトランジスタ７２のターンオフも起こるが、ＭＯ
Ｓ　ＴＯＴ７０のＮ−形ペース領域内におけるキャリヤ
の再結合が素子ターンオフの過程において第２の接合面
７１の逆方向バイアス後に起こるため、トランジスタ７
２のターンオフは遅れることになる。本発明のこの実施
例によれば、ＭＯＳ　ＴＯＴ７０のＮ−形ベース領域内
におけるキャリヤの再結合に原因する遅れが大幅に回避
される。すなわち、十分な電子電流８５がＮ−形ペース
の電子電流８４から抜取られ、そして分岐した電子電流
８５はＭＯＳ　ＦＥＴ７Ｂを通って陽極に導かれ、それ
によってトランジスター２のターンオフが起こるのであ
る。このような結果を達成するためには、トランジスタ
７２０ベース・エミッタ間電田をそれのエネルギ・バン
ドギャップ電圧の約７より低い値に低下させるのに十分
な大きさを持つたバイアス電圧にの場合には正）をゲー
）Ｂに印加することによってＭＯＳ　ＦＥＴ７Ｂを駆動
すればよい。従ってＭＯＳ　ＴＯＴ７０の２つの内部領
域（すなわちＰ形ペース領域およびＮ−形ベース領域）
間のｐｎ接合面（すなわち第２の接合面７１）が逆バイ
アスされた後の内部領域（この場合にはＮ−形ペース領
域）におけるキャリヤの再結合の全体的な遅れを回避す
ることによって、高速のターンオフを実現するという目
的も達成されるのである。

第６図に例示された本発明の第３の実施例を具体化する
に当っては、　ＭＯＳ　ＴＯＴ７０のセル密度（すなわ
ちセルの大きさあるいはたとえば一部のセルを削除する
場合にはセルの数）は第２の接合面７２の上下において
同じである必要はない。更にまた、最高速の素子ター／
オフを達成するためには、ゲートＡ下方の全ての反転チ
ャネル（たとえば反転チャネル７７）を通過する総圧孔
電流量がゲートＢに関連した全ての反転チャネル（たと
えば反転チャネル８０）を通過する総電子電流量にほぼ
等しくなるようにし、それによって第７図中にそれぞれ
トランジスタ７２および７４として示されるＭＯ８ＴＯ
Ｔ　７０の下部および上部バイポーラトランジスタ部分
をほぼ同じ速度でターンオフさせればよい。

このためには、ＭＯＳ　ＴＯＴ７０中の第２の接合面７
１の上下におけるセル密度が相異なっていなければなら
ないこともある。たとえば、ＭＯＳ　ＴＯＴ７０の半導
体基板８７がシリコンから成る場合、第２の接合面７１
の上方におけるセル密度は下方におけるセル密度より高
くする必要がある。なぜなら、シリコンにおいては正孔
電流に対する抵抗の方が電子電流に対する抵抗より太き
いがらである。そのため、正孔から成るバイパスキャリ
ヤ電流（図示せず）に関係した第２の接合面７１の上方
におけるセル密度を相対的に高くシ、それによりかがる
バイパスキャリヤ電流の流路（図示せず）を短かくして
流路の抵抗を所望の値に制限することが必要である。

ＭＯＳ　ＴＯＴ７０はまた、前述のＭＯＳ　ＴＯＴｌｏ
および４５の目的、すなわちターンオフ制御ゲート（ゲ
−）Ａおよびゲー）Ｂ）の所要エネルギを低減すると共
に半導体基板８７の大きな割合の部分を電流導通のため
に利用するという目的をも達成するものである。

次に第ｇ図を見ると、第６図のＭＯＳ　ＴＯＴ７０の変
形例を成すＭＯＳ　ＴＯＴ９０の一部が示されている。

ＭＯＳ　ＴＯＴ７０とＭＯＳ　ＴＯＴ９［１との相違点
は、ＭＯ８ＴＯＴ　７０においては第１の領域９１およ
び第４の領域９２が第４図では水平方向位置に関して互
いに整列しているのに対し、ＭＯＳ　ＴＯＴ９０におい
ては第１の領域９４および第グの領域９５が第ｇ図では
水平方向位置に関して互いに食違っていることである。

第６図のＭＯＳ　ＴＯＴ７０は、電流通電容量が最大に
なるという利点を有している。なぜなら、第１の領域９
１および第ｑの領域９２に隣接した（従って下部の反転
チャネル８０および上部の反転チャネル７７に隣接した
）キャリヤ注入の少ない区域９７お工びＳ８は水平方向
位置に関して互いに整列しており。

それによっ−（ＭＯＳ　ＴＯＴ７０の電流通電容量を減
少させるようなこれらの区域の影響が最小となるからで
ある。他方、第ｇ図のＭＯＳ　ＴＯＴ９０ではターンオ
フ速度が最大になる。なぜなら、水平方向位置に関して
下部の反転チャネル（たとえばチャネル１０１）と食違
っている上部の反転チャネル（たとえばチャネル１００
）には第１の領域９４に由来する大量の正孔電流が供給
され、また下部の反転チャネルには第４の領域９５に由
来する大量の電子電流が供給されるためである。上記の
反転チャネル中を大量の正孔電流および電子電流がそれ
ぞれ流れる結果、第７図中のトランジスタ７２およヒフ
４ニよって示されるＭＯＳ　ＴＯＴ９０の上部および下
部トランジスタ部分は特に高速でターンオフすることに
なる。とは言え、　ＭＯＳ　ＴＯＴ７Ｑおよび９ｏが厚
くなるに従って上記のような両者間の差異は顕著でなく
なる。

本明細書中に記載されたＭＯＳ　ＴＯＴを製造するに当
っては、第１〜第３の領域は通常のサイリスク製造技術
を用いて形成することが好ましい。なぜなら、少なくと
も第１−＆の領域が本明細書中に記載された各種の不純
物濃度を有する場合、第１および第２の接合面はそれぞ
れのＭＯＳ　ＴＯＴの主たる電圧阻止接合面を構成し、
しかもサイリスタ技術によればこれらの接合面を電圧阻
止目的にとって有効なものとすることができるからであ
る。

更にまた、ＭＯ８技術の場合とは異なり、キャリヤの寿
命は、当業界において公知のごとく、順方向電圧を低く
するように特に第２の領域内において長くなければなら
ない。ターンオフ制御ゲートおよびそれに付随する絶縁
層並びに第５の領域は、通常の電界効果トランジスタ（
ＦＥＴ　）製造技術を用いて形成するのが適当である。

なお、第ｑの領域はサイリスタまたはＦＥＴ製造技術を
用いて形成するのが適当である。

次の第９図を見ろと、本発明の好適な具体例の諸相が示
されている。この図はＭＯＳ　’ｒＯＴ１１０の一部を
示すもので、それの半導体基板はノリコノウェーハから
成り、また第１−４の領域１１２〜１１５の各々はウェ
ー・・の主面と実質的に整列した層から成っている。Ｍ
ＯＳ　ＴＯＴｌｌｏの区域１１７は、第７図に示された
ＭＯＳ　ＴＯＴｌｏの右側に相当している。

ＭＯＳ　ＴＯＴｌｌｏにおけろセルの形状は正方形であ
り。

かつ各々のセルはそれによってほぼ同量の素子電流がタ
ーンオフされるように形成配置されている。

ターンオフゲート電極１１ＢはＰ形またはＮ形のポリシ
リコンから成っていて、かかるポリ７リコンはそれの導
電率を増大させると共にゲート電極１１８の関連する全
てのセルをほぼ同時にターンオフさせ得るようにするた
め極めて高い不純物濃度を有している。ゲート電極１１
８は実質的に長方形の横断面を有し、かつ絶縁層１２０
がそれの下面。

上面および側面を取巻くスリーブを形成している。

絶縁層１２０は、ＭＯＳ　ＴＯＴｌｌｏの半導体基板の
酸化物、付着させた窒化物、またはそれらの組合せから
成っている。陰極１２１はＭＯＳ　ＴＯＴｌｌｏの図示
された部分の上面全域に付着しており、かつ絶縁層１２
０によってゲート電極１１８から絶縁されている。

ＭＯＳ　ＴＯＴｌｌＧの区域１２２には、陰極・エミッ
タ短絡部が示されている。区域１２２においては、陰極
１２１が半導体基板の全面にわたって配置されている。

この区域ではゲート電極１１８は半導体基板との相互作
用を示さないから、ゲート電極１１Ｂは存在しない方が
有利である。陰極１２１はＮ形エミッタ領域１１５およ
びＰ形ベース領域１１４の一部に接続されて両者を電気
的に短絡し、それによって半導体基板内の雑音や熱電流
に原因した不正ターンオンに対するＭＯＳ　ＴＯＴｌｌ
ｏの感度を低下させる。

１２３内のＰ影領域と異なって、いかなる電気的機能も
果たさないが、素子の製造を簡易化するため便宜的に配
置されている。陰極・エミッタ短絡部は、本発明の諸要
素を組込んだＭＯＳ　ＴＯＴＩＩＯ中のセル（たとえば
区域１１７内のセル）間にまばらながらも規則的に散在
して設けろことが好ましい。

このようにすれば１ＭＯ８ＴＯＴＩＩＯをオフ状態に保
つためターンオフ制御ゲート１１８にバイアス電圧を印
加し続ける必要がなくなる。上記のごとき陰極・エミッ
タ短絡部の使用に代えて、あるいはそれに加えて、Ｐ形
エミッタ領域１１２とＮ−形ベース領域１１３とを接続
する陽極１２５によって区域１２４内に形成された電気
的短絡部のごとき陽極・エミッタ短絡部を設けることも
できる。かかる陽極・エミッタ短絡部もまた、本発明の
諸要素を組込んだＭＯＳ　ＴＯＴＩＩＯ中のセル（たと
えば区域１１７内のセル）間にまばらながらも規則的に
散在して設けることが好ましい。陽極・エミッタ短絡部
は、陰極・エミッタ短絡部と同じく、半導体基板内の雑
音や熱電流に原因した不正ターンオンに対するＭＯＳ　
ＴＯＴｌｌｏの感度を低下させるのに役立つ。陽極・エ
ミッタ短絡部はまた。　ＭＯＳ　ＴＯＴｌｌｏのスピー
ドアップにも役立つ。なお、陽極・エミッタ短絡部を持
ったＭＯＳ　ＴＯＴｉＩＱは逆方向電圧を阻止できない
ために当業界では非対称素子として知られている。陰極
・エミッタ短絡部それ自体および陽極・エミッタ短絡部
それ自体は当業界において公知のものである。

本明細書中に記載された各種のＭＯＳ　ＴＯＴをターン
オンさせるためのゲート手段は特に図示されていないが
、これらのＭＯＳ　ＴＯＴがいかなる通常のゲート手段
によっても適宜にターンオンさせ得ることは当業者にと
って自明であろう。たとえば。

第２または第３の領域に接続されたターンオンゲート電
極の使用により、本明細書中に記載されたＭＯＳ　ＴＯ
Ｔのいずれをもターンオンさせることができる。また、
ディー・カーノ（Ｄ、　Ｋａｈｎｇ　）編「シリコン・
インテグレーテツドーサーキツツーノ（−トＢ　（５ｉ
ｌｉｃｏｎ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ
　−Ｐａｒｔ　Ｂ　）　Ｊ　（アカデミツク中プレス、
１９ｇ１年）の、２Ａ５〜２６７頁に記載されているよ
うなＭＯＳターンオンゲートを用いてこれらのＭＯＳ　
ＴＵＴをターンオンさせることもできる。ＭＯＳ　’ｒ
ＯＴをターンオンさせるための別の適当な技術としては
光によるターンオンがある。本発明はまた、半導体基板
内の雑音または熱電流（あるいはそれらの組合せ）によ
るＭＯＳ　ＴＯＴのターンオンの実用化をも可能にする
。かかる雑音や熱電流は、たとえば、ニー・ブリチ’ｒ
　　（Ａ。

１３１ｉｃｈｅｒ　）著「サイリスタ・フィジックス（
ＴｈｙｒｉｓｔｏｒＰｈｙｓｉｃｓ）　ｊ　（ツユプリ
ンゲラ−・フエ了う−ク、１９７６年）の第乙章に「無
ゲート駆動時における望ましくないサイリスタのトリガ
」として既に記述されている。このようなターンオンを
実現するためには、ＭＯＳ　ＴＵＴが上記のごとき陰極
・エミッタ短絡部や陽極・エミッタ短絡部を含まず、従
って雑音または熱電流（あるいはそれらの組合せ）によ
るターンオンに対してＭＯＳ　’ｒＯＴが高い感度を示
すことが必要であるＯそうすれば、　ＭＯ８’１″釘は
当業者にとって公知のごとく適当な環境内においてター
ンオンすることになる。この場合、ＭＯ８ＴＯＴのター
ンオフは本明細書中に記載されたターンオフ制御ゲート
を用いて達成することができる。

本発明の更に別の実施例を成すＭＯＳ　ＴＯＴとして、
上記素子のいずれかと構造的に類似したものがある。た
だしこの場合には、それの分布バイパスキャリヤ電流路
のバイパスキャリヤに対する抵抗がゲートのバイアスの
みによって素子をターンオフさせるには高過ぎるように
設計される。かかる素子は通常のサイリスタと同様に転
流によってターンオフさせなければならない。すなわち
、素子をターンオフさせるためには陽極・陰極間電圧の
極性を逆転させなければならないのである。とは言え、
かかるＭＯＳ　ＴＯＴは通常のサイリスタよりも遥かに
高速でターンオフすることができる。その上、分布バイ
パス電流路の抵抗を低下させるために役立つ上記のごと
き設計上の考慮事項を緩和することもできる。たとえば
、かかる素子は前述のＭＯＳ　ＴＯＴより大きいセル寸
法を有していてもよく、従ってより高い歩留りをもって
製造するととができる。

以上１例示の目的で本発明の若干の好適な実施例を記載
したが、それらに数多くの変更や修正を加え得ることは
当業者にとって自明であろ′＋。たとえば、本明細書中
に記載されたＭＯＳ　ＴＯＴの（Ｎ−形として示された
）第２の領域について、第７の領域に接触した部分が残
部よりも実質的に高い不純物濃度を有するように変更す
ることができる。

こうして得られたＭＯＳ　ＴＵＴは、当業界において非
対称素子として知られるものである。この場合、第二の
領域の残部の抵抗を適宜に増大させるならば・素子を更
に薄くしても同じ順方向電圧を阻止することができろ。

かがる薄形の素子は、第２の領域中に不純物濃度のより
高い部分を持たない素子に比べて著しく高速であると同
時に低い順方向電圧降下を示す。上記の非対称素子は逆
方向電圧を阻止することができないから、同様に非対称
素子をもたらす陽極・エミッタ短絡部をも組込んだ方が
好ましい。更にまた、本明細書中に記載されたＭＯＳ　
ＴＯＴはプレーナ拡散技術により製造されたものとして
示されているが、素子の半導体基板中に溝を形成するこ
とを含むようなその他の技術も全く同様に使用すること
ができる。かかる溝は、優先エツチング剤または等方性
エツチング剤のいずれを使用するかに応じ、またＭＯＳ
　ＴＯＴの半導体基板がいかなる結晶配向を有するかに
応じて様々な形状を有し得る。かかる溝の形状の可能範
囲は当業者にとって自明であろう。たとえば、ディー・
カーン編「シリコン・インテグレーテッド・サーキッツ
ーバ−ＩＢＪ（アカデミツク・ブレス。

ｉｑｇｉ年）の２０９〜２１０頁に詳述されている通り
、一般には■字形の溝が使用される。本発明は記載され
たＭＯＳ　ＴＵＴに含まれる各種領域の特定の形状に依
存しない。それ故、その他の形状を持ったこれらの領域
を使用することもできる。たとえば、平面状の共通表面
内に全てのｐｎ接合が終端部を有するようなブレーナ形
のＭＯＳ　ＴＯＴを製造することもできる。更にまた、
たとえば第１図について述べると、本発明は第ｑの領域
１５が特定の形状を有することを要求しない。それ故、
第１の領域１５はたとえば細長い形や円形のものであっ
てもよい。同様に、たとえば第４図について述べると、
本発明は第１の領域４７が特定の形状を有することを要
求しない。それ故、第１の領域４７はたとえば細長い形
や円形のものであってもよい。更にまた、本発明は記載
のＮ影領域の代りにＰ影領域を使用しかつ記載のＰ影領
域の代りにＮ影領域を使用した相補的な素子に対しても
適用することができる。したがって、前記特許請求の範
囲は本発明の精神および範囲から逸脱しないものであれ
ば全ての変形実施例を包括するものであることが理解さ
れるべきである。

【図面の簡単な説明】

第１図は本発明の一実施例を成すＭＯＳ　ＴＯＴの一部
の概略断面図、第Ω図は第１図のＭＯＳ　ＴＯＴの各稲
パラメータをかかる素子のバイパス電流路の抵抗に対し
てプロットした関係図、第３図は第１図に示されたＭＯ
Ｓ　ＴＵＴの一部を表わす電気回路図、第４図は本発明
の別の実施例を成すＭＯ８ＴＯＴの一部の概略断面図、
第Ｓ図は第４図に示されたＭＯＳ　ＴＯＴの一部を表わ
す電気回路図、第６図は本発明の更に別の実施例を成す
ＭＯＳ　ＴＯＴの一部の概略断面図、第７図は第６図に
示されたＭＯ８ＴＯＴの一部を表わす電気回路図、第３
図は第６図に示された実施例の変形例を成すＭＯＳ　Ｔ
ＯＴの一部の概略断面図、そして第９図は本発明の好適
な具体例の諸相を示す概略断面斜視図である。 図中、１１は半導２６体基板、１２は第１の領域、１３
は第２の領域、、１４は第３の領域、１５は第グの領域
。 １７は第１の接合面、１８は第ユの接合面、１９は第３
の接合面、２１は第左の領域、２２は第ｑの接合面。 ２４は第１の電極、２５は第２の電極、２７は第３の電
極、３０は絶縁層、３１は反転チャネル、３２はバイパ
スキャリヤ電流路−、４７は第１の領域、４８は第２の
領域・ｌ、４９は第３の領域、５０は第ｑの領域、５２
は第１の電極、５３は第ユの電極、５５はバイパスキャ
リヤ電流路、５７は反転チャネル、５８は第３の電極。 ５９は半導体基板、６０は絶縁層、６１は第５の領域、
７１は第ユの接合面、７７は第１の反転チャネル、８０
は第２の反転チャネル、８７は半導体基板、９１は第は
第ｑの領域、１ｏｏは第７の反転チャネル、モして１０
１は第２の反転チャネルを表わす。 特許出願人ゼオシル・丁しクトリ、り・カンパニイ代理
人　（７ｔ３’ｙＯ）生沼徳二

Claims (1)

1. 【特許請求の範囲】 （１）（ａ）記載の順序で互いに接合された第１１第２
   、第３および第参の領域を含み、前記第１の領域が前記
   第２の領域によって前記第３および第夕の領域から隔離
   されており、前記第≠の領域が前記第３の領域によって
   前記第１および第２の領域から隔離されており、前記第
   １および第３の領域は一導電形のものであり、前記第２
   および第弘の領域は反対導電形のものであり、そして更
   に前記第ｔの領域に隣接しかつ前記第≠の領域によって
   前記第１、第２および第３の領域から隔離された前記−
   導電形の第５の領域を含んだ半導体材料製の基板、（ｂ
   ）前記第１の領域に対して電気的に接続された第１の電
   極、（Ｃ）前記第≠および第５の領域に対して電気的に
   接続された第２の電極、（ｄ）前記第≠の領域の一区域
   の上方に位置する第３の電極、並びに（ｅｌ前記第３の
   電極を前記基板がら隔離する第１の絶縁層の諸要素から
   成っていて、前記第３の電極、前記第１の絶縁層および
   前記第≠の領域は所定の極性および大きさの第１のバイ
   アス電圧を前記第３の電極に印加すると前記第Ｖの領域
   内に位置しかつ前記第３の領域と前記第ｊの領域とを結
   び付けるような第１の反転チャネルが前記第３の電極の
   直下に誘起されるように形成配置されていることを特徴
   とする半導体素子。 （２１（ａ）前記第１の領域が約１０１８原子／　ｃｍ
   ３を越える最大不純物濃度を有し、（ｂ）少なくとも前
   記第２の領域の内で前記第３の領域に隣接した部分が約
   １０１６原子／　ｃｙｘ３より低い最大不純物濃度を有
   し、ｆｅｌｌ記第３の領域が約１０′７原子／　ｔｙｔ
   ｒ’より低い最大不純物濃度を有し、かつ（ｄ）前記第
   ｔの領域の第１の部分が約７０１８原子／　Ｇ１３を越
   える最大不純物濃度を有する特許請求の範囲第（１）項
   記載の素子。 （３）　　前記第５の領域が約１０１８原子／α３を越
   える最大不純物濃度を有する特許請求の範囲第（２）項
   記載の素子。 （４）　　前記第弘の領域が前記第１の反転チャネルを
   含む第２の部分を有していて、前記第２の部分が前記第
   １の反転チャネルの占める区域において約１０′７原子
   ／ｃＭ３より低い最大不純物濃度を有する特許請求の範
   囲第（２）項記載の素子。 （５）　　前記半導体基板がウェーハがら成り、がつ前
   記第１、第２、第３および第≠の領域の各々が前記ウェ
   ーハの主面に対して実質的に平行な層から成る特許請求
   の範囲第（１）項記載の素子。 （６）　　前記半導体基板がシリコンから成る特許請求
   の範囲第（５）項記載の素子。 （７）　　前記−導電形がＰ形でありかつ前記反対導電
   形がＮ形である特許請求の範囲第（１１または（２）項
   記載の素子。 （８）　　前記第１および第２の電極がそれぞれ前記第
   ２および第３の領域に対して電気的に接続されておらず
   、そのためにががる素子は雑音、熱電流またはそれらの
   組合せによってターンオンさせることができる特許請求
   の範囲第（１１項記載の素子。 （９）　　前記第３の電極がポリシリコンから成る特許
   請求の範囲第（１）項記載の素子。 α■　前記第１の絶縁層が前記第３の電極を取巻くスリ
   ーブを形成している特許請求の範囲第（９）項記載の素
   子。 ａｌｌ　　前記第１の電極が前記第２の領域に対して電
   気的に接続されており、そのためにかかる素子は雑音、
   熱電流またはそれらの組合せによるターンオンに対して
   低い感度を示す特許請求の範囲第（１１項記載の素子。 （１２＋　　前記第２の電極が前記第３の領域に対して
   電気的に接続されており、そのためにかかる素子は雑音
   、熱電流またはそれらの組合せによるターンオンに対し
   て低い感度を示す特許請求の範囲第（１１項記載の素子
   。 （１３１前記半導体基板内に分布したバイパスキャリヤ
   電流路が含まれていて、前記電流路は前記第３の領域の
   内部から前記第１の反転チャネルおよび前記第５の領域
   を通って前記第２の電極に至り、かつ前記電流路の抵抗
   は前記第１のバイアス電圧を前記第３の電極に印加する
   ことのみによってかかる素子をターンオフさせるには高
   過ぎる特許請求の範囲第（１）項記載の素子。 Ｑ４１　　（ａ）前記第１の領域に隣接しかつ前記第１
   の領域によって前記第２、第３、第≠および第５の領域
   から隔離された前記反対導電形の第６の領域が前記半導
   体基板中に含まれ、（ｂ）前記第７の電極が前記第６の
   領域に対しても電気的に接続され、（ｃ）前記第１の領
   域の一区域の上方に位置する第≠の電極が含まれ、かつ
   （ｄ）前記第≠の電極を前記第１の領域から隔離する第
   ２の絶縁層が含まれていて、前記第≠の電極、前記第２
   の絶縁層および前記第１の領域は所定の極性および大き
   さの第２のバイアス電圧を前記第≠の電極に印加すると
   前記第１の領埴内に位置しかつ前記第２の領域と前記第
   ６の領域とを結び付けるような第２の反転チャネルが前
   記第≠の電極の直下に誘起されるように形成配置されて
   いる特許請求の範囲第（１）項記載の素子。 Ｑ５）　　（ａ）前記第１の領域の第１の部分が約１ｏ
   １８原子／　ｃｍ”を越える最大不純物濃度を有し、（
   ｂ）少なくとも前記第２の領域の内で前記第３の領域に
   隣接した部分が約１０１６原子／備３より低い最大不純
   物濃度を有し、（Ｃ）前記第３の領域が約７Ｑ＋１原子
   ／ｃｔｔｒ３より低い最大不純物濃度を有し、かつＣｄ
   ）前記第ｔの領域の第１の部分が約１０１６原子／備３
   を越える最大不純物濃度を有する特許請求の範囲第（１
   ４１項記載の素子。 ０６１　　前記第５および第乙の領域がそれぞれ約１ｏ
   １８原子／α３を越える不純物濃度を有する特許請求の
   範囲第（１５１項記載の素子。 ０７１　　（ａ）前記第１の領域が前記第２の反転チャ
   ネルを含む第２の部分を有し、前記第２の部分が前記第
   ２の反転チャネルの占める区域において約７Ｑ１７原子
   ／　ＣＩＭ”より低い不純物濃度を有し、かつ（ｂｌ前
   記第≠の領域が前記第１の反転チャネルを含む第２の部
   分を有し、前記第２の部分が前記第１の反転チャネルの
   占める区域において約１Ｏ１７原子／　ａｘ３より低い
   不純物濃度を有する特許請求の範囲第（１５）項記載の
   素子。 （１８１前記半導体基板がつ長−ハがら成り、がっ前記
   第１、第２．第３および第ｊの領域の各々が前記ウェー
   ハの主面に対して実質的に平行な層から成る特許請求の
   範囲第１４１項記載の素子。 ０９　　前記ウェーハの前記主面が水平な面を形成する
   場合、前記第１および第２の反転チャネル同士が水平方
   向位置に関して実質的に整列している特許請求の範囲第
   ０８項記載の素子。 （イ）前記ウェーハの前記主面が水平な面を形成する場
   合、前記第１および第２の反転チャネル同士が水平方向
   位置に関して実質的に食違っている特許請求の範囲第（
   １８１項記載の素子。 ＣＤ　前記半導体基板がシリコンから成る特許請求の範
   囲第（１８１項記載の素子。 の　前記−導電形がＰ形でありかつ前記反対導電形がＮ
   形である特許請求の範囲第（１）または０５１項記載の
   素子。 （２３１前記第１および第２の電極がそれぞれ前記第２
   および第３の領域に対して電気的に接続されておらず、
   そのためにがかる素子は雑音、熱電流またはそれらの組
   合せによってターンオンさせることができる特許請求の
   範囲第１４１項記載の素子。 ０４１　　前記第≠の電極がポリンリコンから成る特許
   請求の範囲第０４１項記載の素子。 虞　前記第２の絶縁層が前記第ψの電極を取巻くスリー
   ブを形成している特許請求の範囲第０４１項記載の素子
   。 （２６）前記第３および第≠の電極、前記第１および第
   ２の絶縁層並びに前記第１および第ｔの領域は、素子の
   ターンオフに際し、前記第３の電極の下方の全ての反転
   チャネルを通過する総電流量が前記第≠の電極の下方の
   全ての反転チャネルを通過する総電流量とほぼ等しくな
   るように形成配置されている特許請求の範囲第（１４１
   項記載の素子。 罰　前記第１の電極が前記第２の領域に対して電気的に
   接続されており、そのためにかかる素子は雑音、熱電流
   またはそれらの組合せによるターンオンに対して低い感
   度を示す特許請求の範囲第（１４１項記載の素子。 ２１　　前記第２の電極が前記第３の領域に対して電気
   的に接続されており、そのためにかかる素子は雑音、熱
   電流またはそれらの組合せによるターンオンに対して低
   い感度を示す特許請求の範囲第０８項記載の素子。 （ハ）　前記半導体基板内に分布したエミッタバイパス
   電流路が含まれていて、前記電流路は前記第２の領域の
   内部から前記反転チャネルおよび前記第６の領域を通っ
   て前記第１の電極に至り、かつ前記電流路の抵抗は前記
   第２のバイアス電圧を前記第≠の電極に印加することの
   みによってかかる素子をターンオフさせるには高過ぎる
   特許請求の範囲第（１４１項記載の素子。 ■　（ａ）記載の順序で互いに接合された第１、第２、
   第３および第≠の領域を含み、前記第７の領域は前記第
   ２の領域によって前記第３および第≠の領域から隔離さ
   れており、前記第≠の領域は前記第３の領域によって前
   記第１および第２の領域から隔離されており、前記第１
   および第３の領域は一導電形のものであり、前記第２お
   よび第≠の領域は反対導電形のものであり、そして更に
   前記第１の領域に隣接しかつ前記第１の領域によって前
   記第２、第３および第≠の領域から隔離された前記反対
   導電形の第５の領域を含んだ半導体材料製の基板、（ｂ
   ）前記第１および第ｊの領域に対して電気的に接続され
   た第１の電極、（ｃ）前記第≠の領域に対して電気的に
   接続された第２の電極、（ｄ）前記第１の領域の一区域
   の上方に位置する第３の電極、並びに（ｅ）前記第３の
   電極を前記第１の領域から隔離する絶縁層の諸要素から
   成っていて、前記第３の電極、前記絶縁層および前記第
   １の領域は所定の極性および大きさの第１のバイアス電
   圧を前記第３の電極に印加すると前記第１の領域内に位
   置しかつ前記第２の領域と前記第ｔの領域とを結び付け
   るような反転チャネルが前記第３の電極の直下に誘起さ
   れるように形成配置されていることを特徴とする半導体
   素子。 ｃ３１）値）前記第１の領域の第１の部分が約１０１８
   原子／ｃＩＩＩ３を越える最大不純物濃度を有し、（ｂ
   ）少なくとも前記第２の領域の内で前記第３の領域に隣
   接した部分が約７０１６原子／１３より低い最大不純物
   濃度を有し、（Ｃ）前記第３の領域が約１０１７原子／
   １３より低い最大不純物濃度を有し、かつ（ｄ）前記第
   ≠の領域が約１０１？原子／　ｃｔｇ”を越える最大不
   純物濃度を有する特許請求の範囲第Ｕ項記載の素子。 Ｃ３２前記第５の領域が約１０１８原子／　ａｘ”を越
   える不純物濃度を有する特許請求の範囲第Ｃ３１）項記
   載の素子。 （ハ）　前記第１の領域が前記反転チャネルを含む第２
   の部分を有し、前記第２の部分が前記反転チャネルの占
   める区域において約１０１７原子／ｃ１Ｒ３より低い最
   大不純物濃度を有する特許請求の範囲第Ｃ３１＋項記載
   の素子。 （９）　前記半導体基板がウェーハかも成り、かつ前記
   第１１第２、第３および第≠の領域の各々が前記ウェー
   ハの主面に対して実質的に平行な層から成る特許請求の
   範囲第■項記載の素子。 ６Ｓ　　前記半導体基板がシリコンから成る特許請求の
   範囲第Ｃ３４１項記載の素子。 粥）　前記−導電形がＰ形でありかつ前記反対導電形が
   Ｎ形である特許請求の範囲第■またはｒ３υ項記載の素
   子。 ｌ３７１　　前記第１および第２の電極がそれぞれ前記
   第コおよび第３の領域に対して電気的に接続されておら
   ず、そのためにかかる素子は雑音、熱電流またはそれら
   の組合せによってターンオンさせることができる特許請
   求の範囲第■項記載の素子。 （至）　前記第３の電極がボリンリコンから成る特許請
   求の範囲第（３０）項記載の素子。 Ｇ９　　前記絶縁層が前記第３の電極を取巻くスリーブ
   を形成している特許請求の範囲第Ｃ３８）項記載の素子
   。 （４０前記第１の電極が前記第２の領域に対して電気的
   に接続されており、そのためにかかる素子は雑音、熱電
   流またはそれらの組合せによるターンオンに対して低い
   感度を示す特許請求の範囲第■項記載の素子。 （４１）　　前記第２の電極が前記第３の領域に対して
   電気的に接続されており、そのためにかかる素子は雑音
   、熱電流またはそれらの組合せによるターンオンに対し
   て低い感度を示す特許請求の範囲第■項記載の素子。 （４２１前記半導体基板内に分布したバイパスキャリヤ
   電流路が含まれていて、前記電流路は前記第２の領域の
   内部から前記反転チャネルおよび前記第ｊの領域を通っ
   て前記第１の電極に至り、かつ前記電流路の抵抗は前記
   バイアス電圧を前記第３の電極に印加することのみによ
   ってかがる素子をターンオフさせるには高過ぎる特許請
   求の範囲第■項記載の素子。