JP3257186B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、電源装置などに電圧駆
動型スイッチング素子として使用される絶縁ゲート型サ
イリスタに関する。
動型スイッチング素子として使用される絶縁ゲート型サ
イリスタに関する。
【０００２】
【従来の技術】スイッチング用半導体素子は定常損失と
スイッチング損失の双方が小さいことが理想であり、こ
の目的のため各種半導体素子が提案されている。しかし
ながら一般的には定常損失とスイッチング損失はトレー
ドオフの関係にあり、定常損失を低減しようとするとス
イッチング損失が増大するという問題がある。これは定
常損失を低下させるためには伝導度変調を利用したサイ
リスタ動作を行わせる必要があるが、サイリスタ動作を
行う場合には少数キャリアが消滅するまでに時間がかか
り、ターンオフタイムの増大、すなわちスイッチング損
失の増大を招くことになる。この少数キャリアの再結合
を促進し、スイッチング損失を低減するためにライフタ
イムキラーを導入すると、伝導度変調が少なくなり、オ
ン電圧、すなわち定常損失が増大する。これに対し、オ
ン電圧を低下させるために従来電流駆動であったサイリ
スタ動作を入力損失を極端に低下させる電圧駆動にした
絶縁ゲート型サイリスタが桜井らによってProceedings
of 1992 International Symposium on Power Semicondu
ctor Devices、 ICS、Tokyo 、pp28〜33に提案されてい
る。
スイッチング損失の双方が小さいことが理想であり、こ
の目的のため各種半導体素子が提案されている。しかし
ながら一般的には定常損失とスイッチング損失はトレー
ドオフの関係にあり、定常損失を低減しようとするとス
イッチング損失が増大するという問題がある。これは定
常損失を低下させるためには伝導度変調を利用したサイ
リスタ動作を行わせる必要があるが、サイリスタ動作を
行う場合には少数キャリアが消滅するまでに時間がかか
り、ターンオフタイムの増大、すなわちスイッチング損
失の増大を招くことになる。この少数キャリアの再結合
を促進し、スイッチング損失を低減するためにライフタ
イムキラーを導入すると、伝導度変調が少なくなり、オ
ン電圧、すなわち定常損失が増大する。これに対し、オ
ン電圧を低下させるために従来電流駆動であったサイリ
スタ動作を入力損失を極端に低下させる電圧駆動にした
絶縁ゲート型サイリスタが桜井らによってProceedings
of 1992 International Symposium on Power Semicondu
ctor Devices、 ICS、Tokyo 、pp28〜33に提案されてい
る。
【０００３】図２は絶縁ゲート型サイリスタの基本構造
を示す。この絶縁ゲート型サイリスタにおいては、ｐ+
コレクタ層11の表面上にｎ+ バッファ層10を介してｎ-
ベース層１が形成され、ｎ- ベース層１の表面層には選
択的にｐベース領域２が、その表面層に選択的にｎ+ エ
ミッタ領域３がそれぞれ形成されている。ｐベース領域
２の表面層には、ｎ+ エミッタ領域３のほかにｎ+ ソー
ス領域４が形成されている。ｐベース領域２の間に露出
するｎ- 層１およびｎ- 層１とｎ+ 領域３の間に露出す
るｐベース領域２の表面上には、ゲート酸化膜５を介し
て第一ゲート電極６が形成され、Ｇ１端子に接続されて
いる。ｎ+ エミッタ領域３とｎ+ ソース領域４との間に
露出するｎベース領域２の表面上には、ゲート酸化膜５
を介して第二ゲート電極７が形成され、Ｇ２端子に接続
されている。ゲート電極６、７を囲む絶縁膜８の開口部
でエミッタ電極９がｐベース領域２とｎ+ エミッタ領域
３の一部に共通に接触し、Ｅ端子に接続されている。反
対側のｐ+ コレクタ層11にはコレクタ電極12が接触し、
Ｃ端子に接続されている。
を示す。この絶縁ゲート型サイリスタにおいては、ｐ+
コレクタ層11の表面上にｎ+ バッファ層10を介してｎ-
ベース層１が形成され、ｎ- ベース層１の表面層には選
択的にｐベース領域２が、その表面層に選択的にｎ+ エ
ミッタ領域３がそれぞれ形成されている。ｐベース領域
２の表面層には、ｎ+ エミッタ領域３のほかにｎ+ ソー
ス領域４が形成されている。ｐベース領域２の間に露出
するｎ- 層１およびｎ- 層１とｎ+ 領域３の間に露出す
るｐベース領域２の表面上には、ゲート酸化膜５を介し
て第一ゲート電極６が形成され、Ｇ１端子に接続されて
いる。ｎ+ エミッタ領域３とｎ+ ソース領域４との間に
露出するｎベース領域２の表面上には、ゲート酸化膜５
を介して第二ゲート電極７が形成され、Ｇ２端子に接続
されている。ゲート電極６、７を囲む絶縁膜８の開口部
でエミッタ電極９がｐベース領域２とｎ+ エミッタ領域
３の一部に共通に接触し、Ｅ端子に接続されている。反
対側のｐ+ コレクタ層11にはコレクタ電極12が接触し、
Ｃ端子に接続されている。
【０００４】このような絶縁ゲート型サイリスタのコレ
クタ電極12に正の電圧が印加された状態でＧ１、Ｇ２端
子から第一、第二ゲート電極６、７に正の電圧を印加す
ると、ｐベース領域２の第一ゲート電極６直下のチャネ
ル領域21、第二ゲート電極７直下のチャネル領域22の双
方に反転層が形成され、まずｎ+ ソース領域４からチャ
ネル領域22を介してｎ+ エミッタ領域３に電子が供給さ
れ、ｎ+ ソース領域４とｎ+ エミッタ領域３が短絡され
る。同時にチャネル領域21にも反転層が生じており、エ
ミッタ電極９には−の電圧が印加されるため、エミッタ
電極９からｎ+ソース領域４、ｎ+ エミッタ領域３を介
してｎ- ベース層１に至る電子の流入が発生する。コレ
クタ電極12には正の電圧が印加されており、ｐ+ コレク
タ層11、ｎ+ バッファ層10およびｎ- ベース層１、ｐベ
ース領域２で形成されＰＮＰトランジスタが駆動され
る。この時、ｐ+ コレクタ領域11から正孔が注入され、
ｎ-ベース層１に伝導度変調が発生する。この正孔電流
が、ｎ- ベース層１、ｐベース領域２、互いに短絡され
ているｎ+ ソース領域４およびｎ+ エミッタ領域３で形
成されるＮＰＮトランジスタのベース電流となってい
る。このＮＰＮトランジスタのｎ+ 領域３およびｎ+ 領
域４からなるエミッタ層は長く、積極的にＮＰＮトラン
ジスタを駆動する構造となっているので、ｎ+ 領域３お
よびｎ+ 領域４からの電子の注入がおこりやすい。この
ようにＰＮＰトランジスタとＮＰＮトランジスタを駆動
することにより、それぞれのトランジスタの電流増幅率
の和が１より大きくなると、ｐ+ コレクタ層11、ｎ- ベ
ース層１、ｐベース領域２、ｎ+ 領域３および４からな
るサイリスタ構造がオンすることになる。この素子をオ
フさせるには、ゲート電極６および７に印加される電圧
を０にしてｎ+ 領域３および４からの電子の注入をと
め、両チャネル領域21、22の反転層の形成を排除するこ
とにより行うことができる。
クタ電極12に正の電圧が印加された状態でＧ１、Ｇ２端
子から第一、第二ゲート電極６、７に正の電圧を印加す
ると、ｐベース領域２の第一ゲート電極６直下のチャネ
ル領域21、第二ゲート電極７直下のチャネル領域22の双
方に反転層が形成され、まずｎ+ ソース領域４からチャ
ネル領域22を介してｎ+ エミッタ領域３に電子が供給さ
れ、ｎ+ ソース領域４とｎ+ エミッタ領域３が短絡され
る。同時にチャネル領域21にも反転層が生じており、エ
ミッタ電極９には−の電圧が印加されるため、エミッタ
電極９からｎ+ソース領域４、ｎ+ エミッタ領域３を介
してｎ- ベース層１に至る電子の流入が発生する。コレ
クタ電極12には正の電圧が印加されており、ｐ+ コレク
タ層11、ｎ+ バッファ層10およびｎ- ベース層１、ｐベ
ース領域２で形成されＰＮＰトランジスタが駆動され
る。この時、ｐ+ コレクタ領域11から正孔が注入され、
ｎ-ベース層１に伝導度変調が発生する。この正孔電流
が、ｎ- ベース層１、ｐベース領域２、互いに短絡され
ているｎ+ ソース領域４およびｎ+ エミッタ領域３で形
成されるＮＰＮトランジスタのベース電流となってい
る。このＮＰＮトランジスタのｎ+ 領域３およびｎ+ 領
域４からなるエミッタ層は長く、積極的にＮＰＮトラン
ジスタを駆動する構造となっているので、ｎ+ 領域３お
よびｎ+ 領域４からの電子の注入がおこりやすい。この
ようにＰＮＰトランジスタとＮＰＮトランジスタを駆動
することにより、それぞれのトランジスタの電流増幅率
の和が１より大きくなると、ｐ+ コレクタ層11、ｎ- ベ
ース層１、ｐベース領域２、ｎ+ 領域３および４からな
るサイリスタ構造がオンすることになる。この素子をオ
フさせるには、ゲート電極６および７に印加される電圧
を０にしてｎ+ 領域３および４からの電子の注入をと
め、両チャネル領域21、22の反転層の形成を排除するこ
とにより行うことができる。
【０００５】
【発明が解決しようとする課題】この絶縁ゲート型サイ
リスタは、ｎ+ 領域３および４と第二ゲート電極７とに
よって構成されるＭＯＳＦＥＴが、大電流を流していく
につれてオン抵抗が大きくなるため、通常のサイリスタ
構造と違って電流容量が飽和される特性をもっているた
め、電圧駆動型サイリスタよりは安全動作領域が広い
が、しかし、サイリスタ構造のために絶縁ゲート型バイ
ポーラトランジスタ (ＩＧＢＴ) よりは安全動作領域が
狭い欠点をもつ。そのほか、ｎ- 層１とｐ領域２との間
のｐｎ接合から広がる空乏層により注入電流が制限され
る欠点がある。
リスタは、ｎ+ 領域３および４と第二ゲート電極７とに
よって構成されるＭＯＳＦＥＴが、大電流を流していく
につれてオン抵抗が大きくなるため、通常のサイリスタ
構造と違って電流容量が飽和される特性をもっているた
め、電圧駆動型サイリスタよりは安全動作領域が広い
が、しかし、サイリスタ構造のために絶縁ゲート型バイ
ポーラトランジスタ (ＩＧＢＴ) よりは安全動作領域が
狭い欠点をもつ。そのほか、ｎ- 層１とｐ領域２との間
のｐｎ接合から広がる空乏層により注入電流が制限され
る欠点がある。
【０００６】本発明の目的は、これら欠点を除去し、安
全動作領域を広げた絶縁ゲート型サイリスタを提供する
ことにある。
全動作領域を広げた絶縁ゲート型サイリスタを提供する
ことにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、第一の本発明の絶縁ゲート型サイリスタは、一側
に第二導電形のコレクタ層が設けられる第一導電形のベ
ース層の他側に第二導電形のベース層が積層され、その
第二導電形ベース層の表面から第一導電形ベース層に達
する分離層には絶縁物が充填され、その分離層に接する
第二導電形ベース層の表面層には、第一導電形ベース層
側から第一導電形のエミッタ領域およびソース領域が選
択的に形成され、第二導電形ベース層の第一導電形ベー
ス層とエミッタ領域とにはさまれた部分に面する分離層
内にはゲート絶縁膜を介して第一ゲート電極が、エミッ
タ領域とソース領域とにはさまれた部分に面する分離層
内にはゲート絶縁膜を介して第二ゲート電極が絶縁物内
にそれぞれ設けられ、エミッタ電極がソース領域および
第二導電形ベース層に共通に接触し、コレクタ電極がコ
レクタ層に接触するものとする。
めに、第一の本発明の絶縁ゲート型サイリスタは、一側
に第二導電形のコレクタ層が設けられる第一導電形のベ
ース層の他側に第二導電形のベース層が積層され、その
第二導電形ベース層の表面から第一導電形ベース層に達
する分離層には絶縁物が充填され、その分離層に接する
第二導電形ベース層の表面層には、第一導電形ベース層
側から第一導電形のエミッタ領域およびソース領域が選
択的に形成され、第二導電形ベース層の第一導電形ベー
ス層とエミッタ領域とにはさまれた部分に面する分離層
内にはゲート絶縁膜を介して第一ゲート電極が、エミッ
タ領域とソース領域とにはさまれた部分に面する分離層
内にはゲート絶縁膜を介して第二ゲート電極が絶縁物内
にそれぞれ設けられ、エミッタ電極がソース領域および
第二導電形ベース層に共通に接触し、コレクタ電極がコ
レクタ層に接触するものとする。
【０００８】第二の本発明の絶縁ゲート型サイリスタ
は、一側に第二導電形のコレクタ層が設けられる第一導
電形のベース層の他側に第二導電形のベース層が積層さ
れ、その第二導電形ベース層の表面から第一導電形ベー
ス層に達する分離層には絶縁物が充填され、その分離層
に接する第二導電形ベース層の表面層には反第一導電形
ベース層側の表面に達する第一導電形のエミッタ領域
が、反第一導電形ベース層側の表面層にはエミッタ領域
と間隔を介して第一導電形のソース領域がそれぞれ選択
的に形成され、第二導電形ベース層の第一導電形ベース
層とエミッタ領域とにはさまれた部分に面する分離層内
にゲート絶縁膜を介して第一ゲート電極が絶縁物内に、
エミッタ領域とソース領域とにはさまれた部分の表面上
にはゲート絶縁膜を介して第二ゲート電極がそれぞれ設
けられ、エミッタ電極がソース領域および第二導電形ベ
ース層に共通に接触し、コレクタ電極がコレクタ層に接
触するものとする。
は、一側に第二導電形のコレクタ層が設けられる第一導
電形のベース層の他側に第二導電形のベース層が積層さ
れ、その第二導電形ベース層の表面から第一導電形ベー
ス層に達する分離層には絶縁物が充填され、その分離層
に接する第二導電形ベース層の表面層には反第一導電形
ベース層側の表面に達する第一導電形のエミッタ領域
が、反第一導電形ベース層側の表面層にはエミッタ領域
と間隔を介して第一導電形のソース領域がそれぞれ選択
的に形成され、第二導電形ベース層の第一導電形ベース
層とエミッタ領域とにはさまれた部分に面する分離層内
にゲート絶縁膜を介して第一ゲート電極が絶縁物内に、
エミッタ領域とソース領域とにはさまれた部分の表面上
にはゲート絶縁膜を介して第二ゲート電極がそれぞれ設
けられ、エミッタ電極がソース領域および第二導電形ベ
ース層に共通に接触し、コレクタ電極がコレクタ層に接
触するものとする。
【０００９】第三の本発明の絶縁ゲート型サイリスタ
は、一側に第二導電形のコレクタ層が設けられる第一導
電形のベース層の他側に第二導電形のベース層が積層さ
れ、その第二導電形ベース層の表面から第一導電形ベー
ス層に達する分離層には絶縁物が充填され、第二導電形
ベース層の表面層には反第一導電形ベース層側の表面に
達する第一導電形の第１、第２のエミッタ領域が分離層
の両側壁にそれぞれ接して形成され、分離層の一方の側
壁に接する第１のエミッタ領域と間隔を介して第二導電
形ベース層の表面層に第一導電形のソース領域が選択的
に形成され、第二導電形ベース層の第一導電形ベース層
と第１、第２のエミッタ領域とにはさまれた部分に面す
る分離層内にゲート絶縁膜を介して第一ゲート電極が絶
縁物内に、第１のエミッタ領域とソース領域とにはさま
れた部分の表面上にはゲート絶縁膜を介して第二ゲート
電極がそれぞれ設けられ、エミッタ電極がソース領域、
分離層の他方の側壁に接する第２のエミッタ領域および
第二導電形ベース層に共通に接触し、コレクタ電極がコ
レクタ層に接触するものとする。
は、一側に第二導電形のコレクタ層が設けられる第一導
電形のベース層の他側に第二導電形のベース層が積層さ
れ、その第二導電形ベース層の表面から第一導電形ベー
ス層に達する分離層には絶縁物が充填され、第二導電形
ベース層の表面層には反第一導電形ベース層側の表面に
達する第一導電形の第１、第２のエミッタ領域が分離層
の両側壁にそれぞれ接して形成され、分離層の一方の側
壁に接する第１のエミッタ領域と間隔を介して第二導電
形ベース層の表面層に第一導電形のソース領域が選択的
に形成され、第二導電形ベース層の第一導電形ベース層
と第１、第２のエミッタ領域とにはさまれた部分に面す
る分離層内にゲート絶縁膜を介して第一ゲート電極が絶
縁物内に、第１のエミッタ領域とソース領域とにはさま
れた部分の表面上にはゲート絶縁膜を介して第二ゲート
電極がそれぞれ設けられ、エミッタ電極がソース領域、
分離層の他方の側壁に接する第２のエミッタ領域および
第二導電形ベース層に共通に接触し、コレクタ電極がコ
レクタ層に接触するものとする。
【００１０】第四の本発明の絶縁ゲート型サイリスタ
は、一側に第二導電形のコレクタ層が設けられる第一の
第一導電形ベース層の他側に第一の第二導電形のベース
層、第二の第一導電形のベース層、第二の第二導電形の
ベース層が積層され、第二の第二導電形ベース層の表面
から第一の第一導電形ベース層に達する分離層には絶縁
物が充填され、その分離層に接する第一の第二導電形ベ
ース層の表面層には選択的に第一の第一導電形ベース層
側から第一導電形のエミッタ領域および第一ソース領域
が形成され、ソース領域は第二の第一導電形ベース層に
接し、第二の第二導電形ベース層の反各第一のベース層
側の表面層には分離層に接する第二導電形の第二ソース
領域が形成され、第一の第二導電形ベース層の第一の第
一導電形ベース層とエミッタ領域とにはさまれた部分に
面する分離層内にはゲート絶縁膜を介して第一ゲート電
極が、エミッタ領域と第一ソース領域とにはさまれた部
分に面する分離層内にはゲート絶縁膜を介して第二ゲー
ト電極が、第二の第二導電形ベース層の第二の第一導電
形ベース層と第二ソース領域とにはさまれた部分に面す
る分離層内にはゲート絶縁膜を介して第三ゲート電極が
絶縁物内にそれぞれ設けられ、エミッタ電極が第二ソー
ス領域および第二の第二導電形ベース層に共通に接触
し、コレクタ電極がコレクタ層に接触するものとする。
は、一側に第二導電形のコレクタ層が設けられる第一の
第一導電形ベース層の他側に第一の第二導電形のベース
層、第二の第一導電形のベース層、第二の第二導電形の
ベース層が積層され、第二の第二導電形ベース層の表面
から第一の第一導電形ベース層に達する分離層には絶縁
物が充填され、その分離層に接する第一の第二導電形ベ
ース層の表面層には選択的に第一の第一導電形ベース層
側から第一導電形のエミッタ領域および第一ソース領域
が形成され、ソース領域は第二の第一導電形ベース層に
接し、第二の第二導電形ベース層の反各第一のベース層
側の表面層には分離層に接する第二導電形の第二ソース
領域が形成され、第一の第二導電形ベース層の第一の第
一導電形ベース層とエミッタ領域とにはさまれた部分に
面する分離層内にはゲート絶縁膜を介して第一ゲート電
極が、エミッタ領域と第一ソース領域とにはさまれた部
分に面する分離層内にはゲート絶縁膜を介して第二ゲー
ト電極が、第二の第二導電形ベース層の第二の第一導電
形ベース層と第二ソース領域とにはさまれた部分に面す
る分離層内にはゲート絶縁膜を介して第三ゲート電極が
絶縁物内にそれぞれ設けられ、エミッタ電極が第二ソー
ス領域および第二の第二導電形ベース層に共通に接触
し、コレクタ電極がコレクタ層に接触するものとする。
【００１１】
【作用】第二導電形ベース層が第一導電形ベース層の上
に積層されるので、その間の空乏層の広がりによる注入
電流制限効果がなくなる。また、第一、第二両ゲート電
極あるいは第一ゲート電極のみをトレンチ構造とするこ
とでセル密度を増加することができ、ターンオフ時にセ
ル一つ当たりの掃きだし電流の集中が減少し、均一に掃
きだすことができ、エミッタ領域直下への掃きだし電流
の集中が分散されるので寄生サイリスタの動作によるラ
ッチアップが抑制される。さらに、セル密度の増大によ
りゲート電圧により第一導電形ベース層に注入される電
流の逆側から注入される電流に対する比率が増加し、第
二導電形のコレクタ層、第一導電形ベース層、第二導電
形ベース層からなるバイポーラトランジスタのベース電
流を増加させたことになり、電流増幅率が増加し、コレ
クタ層から第一導電形ベース層に注入される少数キャリ
アによる電流、例えば正孔電流の割合が減少し、ターン
オフ時に高速にコレクタ電極に掃きだすことができ、タ
ーンオフの高速化を図ることができる。また、セル密度
の増加に伴って飽和電圧が低下し、飽和電圧とターンオ
フ損失とのトレードオフ関係が改善されるので、ターン
オフ損失を低減することができる。
に積層されるので、その間の空乏層の広がりによる注入
電流制限効果がなくなる。また、第一、第二両ゲート電
極あるいは第一ゲート電極のみをトレンチ構造とするこ
とでセル密度を増加することができ、ターンオフ時にセ
ル一つ当たりの掃きだし電流の集中が減少し、均一に掃
きだすことができ、エミッタ領域直下への掃きだし電流
の集中が分散されるので寄生サイリスタの動作によるラ
ッチアップが抑制される。さらに、セル密度の増大によ
りゲート電圧により第一導電形ベース層に注入される電
流の逆側から注入される電流に対する比率が増加し、第
二導電形のコレクタ層、第一導電形ベース層、第二導電
形ベース層からなるバイポーラトランジスタのベース電
流を増加させたことになり、電流増幅率が増加し、コレ
クタ層から第一導電形ベース層に注入される少数キャリ
アによる電流、例えば正孔電流の割合が減少し、ターン
オフ時に高速にコレクタ電極に掃きだすことができ、タ
ーンオフの高速化を図ることができる。また、セル密度
の増加に伴って飽和電圧が低下し、飽和電圧とターンオ
フ損失とのトレードオフ関係が改善されるので、ターン
オフ損失を低減することができる。
【００１２】第一ゲート電極のみをトレンチ構造とした
場合、トレンチ分離層の一方の側にのみ第二ゲート電極
を設け、第一ゲート電極の一方の側にあるエミッタ領域
に直接エミッタ電極に接触させることにより、絶縁ゲー
ト型サイリスタにＩＧＢＴが並列接続され、ＩＧＢＴの
長所である広い安全動作領域の効果を利用して安全動作
領域を広げることができる。
場合、トレンチ分離層の一方の側にのみ第二ゲート電極
を設け、第一ゲート電極の一方の側にあるエミッタ領域
に直接エミッタ電極に接触させることにより、絶縁ゲー
ト型サイリスタにＩＧＢＴが並列接続され、ＩＧＢＴの
長所である広い安全動作領域の効果を利用して安全動作
領域を広げることができる。
【００１３】また絶縁ゲート型サイリスタの上にさらに
両導電形のベース層を積層し、トレンチ構造の第三ゲー
ト電極を設けることにより、絶縁ゲート型サイリスタに
ＭＯＳＦＥＴが直列接続され、第一導電形ベース層に蓄
積された少数キャリアをターンオフ時にゲート・コレク
タ容量により引き抜くことができるので大幅に遮断電流
が増加する。
両導電形のベース層を積層し、トレンチ構造の第三ゲー
ト電極を設けることにより、絶縁ゲート型サイリスタに
ＭＯＳＦＥＴが直列接続され、第一導電形ベース層に蓄
積された少数キャリアをターンオフ時にゲート・コレク
タ容量により引き抜くことができるので大幅に遮断電流
が増加する。
【００１４】
【実施例】以下、図２を含めて共通の部分に同一の符号
を付した各図を引用して本発明の実施例について説明す
る。図１は本発明の第一の実施例を示す。図２と異なる
点は、第一ゲート電極６および第二ゲート電極７がｎ-
層１の上に積層されたｐベース層２の表面からｎ-層に
達するまで掘られた溝13の中に充填された絶縁物８の中
に設けられるトレンチ構造を有することである。ｎ+ エ
ミッタ領域３、ｎ+ ソース領域４は、溝13の内面に接す
るｐベース層２の表面層に形成されている。これによっ
て第一ゲート電極６、第二ゲート電極７でそれぞれ構成
されるＭＯＳ部の増加が図れ、総合セル密度の増加をも
たらすことができる。セル密度の増加によりｎ- ベース
層１に流入する電子電流が多くなり、ｐ+ コレクタ層11
から注入される正孔電流の比率が高くなる。電子電流の
増加は、ｐ+ コレクタ層11、ｎ+ バッファ層10、ｎ- 層
１およびｐベース層２で形成されるＰＮＰトランジスタ
のベース電流を増加させ電流増幅率の増加を図ることが
できる。これは正孔電流の増加をもたらすことになる。
この正孔電流は、ｎ- ベース層１、ｐベース層２、ゲー
ト電極７への電圧印加により互いに短絡されているｎ+
エミッタ領域３およびｎ+ ソース領域４で形成されるＮ
ＰＮトランジスタのベース電流となり、電流増幅率の増
加を図ることができる。したがって総合的にＰＮＰＮサ
イリスタの駆動効率が向上し飽和電圧の低下を図ること
ができる。また第一、第二ゲート電極６、７にしきい値
電圧以上の電圧を印加し前記サイリスタ構造をオンする
際に伝導度変調をするまでに時間がかかり、ある一定の
過渡電圧が発生する。この過渡電圧もセル密度の増加を
図ることで低下を図ることができる。セル密度の増加と
飽和電圧の低下を図ることにより、トータル電流中の電
子電流の割合が増加し、その結果ターンオフ時の損失を
低下することができる。これらは総合損失の低減を図る
ことになり高周波での使用を可能とする。また、セル密
度の増加を図ることにより、ターンオフ時の正孔電流の
分散が均等となりかつ各セル当たりの正孔電流密度が低
下するために遮断電流の拡大をすることができる。さら
に、トレンチ構造となっているため、ｐベース層２の中
央領域にも縦に正孔電流が流れ、ゲート電極直下を流れ
る正孔電流が低減されるためにターンオフ時の遮断電流
の増加を図ることができる。
を付した各図を引用して本発明の実施例について説明す
る。図１は本発明の第一の実施例を示す。図２と異なる
点は、第一ゲート電極６および第二ゲート電極７がｎ-
層１の上に積層されたｐベース層２の表面からｎ-層に
達するまで掘られた溝13の中に充填された絶縁物８の中
に設けられるトレンチ構造を有することである。ｎ+ エ
ミッタ領域３、ｎ+ ソース領域４は、溝13の内面に接す
るｐベース層２の表面層に形成されている。これによっ
て第一ゲート電極６、第二ゲート電極７でそれぞれ構成
されるＭＯＳ部の増加が図れ、総合セル密度の増加をも
たらすことができる。セル密度の増加によりｎ- ベース
層１に流入する電子電流が多くなり、ｐ+ コレクタ層11
から注入される正孔電流の比率が高くなる。電子電流の
増加は、ｐ+ コレクタ層11、ｎ+ バッファ層10、ｎ- 層
１およびｐベース層２で形成されるＰＮＰトランジスタ
のベース電流を増加させ電流増幅率の増加を図ることが
できる。これは正孔電流の増加をもたらすことになる。
この正孔電流は、ｎ- ベース層１、ｐベース層２、ゲー
ト電極７への電圧印加により互いに短絡されているｎ+
エミッタ領域３およびｎ+ ソース領域４で形成されるＮ
ＰＮトランジスタのベース電流となり、電流増幅率の増
加を図ることができる。したがって総合的にＰＮＰＮサ
イリスタの駆動効率が向上し飽和電圧の低下を図ること
ができる。また第一、第二ゲート電極６、７にしきい値
電圧以上の電圧を印加し前記サイリスタ構造をオンする
際に伝導度変調をするまでに時間がかかり、ある一定の
過渡電圧が発生する。この過渡電圧もセル密度の増加を
図ることで低下を図ることができる。セル密度の増加と
飽和電圧の低下を図ることにより、トータル電流中の電
子電流の割合が増加し、その結果ターンオフ時の損失を
低下することができる。これらは総合損失の低減を図る
ことになり高周波での使用を可能とする。また、セル密
度の増加を図ることにより、ターンオフ時の正孔電流の
分散が均等となりかつ各セル当たりの正孔電流密度が低
下するために遮断電流の拡大をすることができる。さら
に、トレンチ構造となっているため、ｐベース層２の中
央領域にも縦に正孔電流が流れ、ゲート電極直下を流れ
る正孔電流が低減されるためにターンオフ時の遮断電流
の増加を図ることができる。
【００１５】図３に示す本発明の第二の実施例では、第
一ゲート電極６のみを溝13の絶縁物８の中に埋込み、第
二ゲート電極７は図２の場合と同様ｐベース層２の表面
上に設けている。従って、ｎ+ エミッタ領域３は溝13の
内面に接し、ｎ+ ソース領域４はｐ層２の表面に接して
いる。この結果、セル密度の増加は図１に示した第一の
実施例より劣るが、総合損失の低減の効果は得られる。
反面、トレンチ構造部のゲート電極が１層となるため、
製造が簡単になる利点がある。
一ゲート電極６のみを溝13の絶縁物８の中に埋込み、第
二ゲート電極７は図２の場合と同様ｐベース層２の表面
上に設けている。従って、ｎ+ エミッタ領域３は溝13の
内面に接し、ｎ+ ソース領域４はｐ層２の表面に接して
いる。この結果、セル密度の増加は図１に示した第一の
実施例より劣るが、総合損失の低減の効果は得られる。
反面、トレンチ構造部のゲート電極が１層となるため、
製造が簡単になる利点がある。
【００１６】図４に示す本発明の第三の実施例では、第
一ゲート電極６は第二の実施例と同様にトレンチ構造で
あり、第二のゲート電極７はｐベース層２の表面上に設
けられているが、第一のゲート電極６に対して片側にの
み設けられている。第一ゲート電極６はｎ- ベース層
１、ｐベース層２およびｎ + 領域３１、３２と第一のＭ
ＯＳＦＥＴを構成し、第二ゲート電極７はｎ + 領域３
１、ｐ層２およびｎ+ 領域４と第二のＭＯＳＦＥＴを構
成する。また、ｐ+ コレクタ層11、ｎベース層１ (ｎ+
バッファ層10) およびｐベース層２はバイポーラトラン
ジスタを構成する。従って表面上に第二ゲート電極７の
ない部分では第一のＭＯＳＦＥＴとバイポーラトランジ
スタによってＩＧＢＴが構成される。このように、片側
にバイポーラモードであるＩＧＢＴを構成することで、
ｎ- ベース層１に伝導度変調を発生した正孔電流を一部
ＩＧＢＴ側で負担することができるので、完全なサイリ
スタ構造である図１ないし図３の場合に比してターンオ
フ時の遮断電流が増加し、安全動作領域が広くなる。
一ゲート電極６は第二の実施例と同様にトレンチ構造で
あり、第二のゲート電極７はｐベース層２の表面上に設
けられているが、第一のゲート電極６に対して片側にの
み設けられている。第一ゲート電極６はｎ- ベース層
１、ｐベース層２およびｎ + 領域３１、３２と第一のＭ
ＯＳＦＥＴを構成し、第二ゲート電極７はｎ + 領域３
１、ｐ層２およびｎ+ 領域４と第二のＭＯＳＦＥＴを構
成する。また、ｐ+ コレクタ層11、ｎベース層１ (ｎ+
バッファ層10) およびｐベース層２はバイポーラトラン
ジスタを構成する。従って表面上に第二ゲート電極７の
ない部分では第一のＭＯＳＦＥＴとバイポーラトランジ
スタによってＩＧＢＴが構成される。このように、片側
にバイポーラモードであるＩＧＢＴを構成することで、
ｎ- ベース層１に伝導度変調を発生した正孔電流を一部
ＩＧＢＴ側で負担することができるので、完全なサイリ
スタ構造である図１ないし図３の場合に比してターンオ
フ時の遮断電流が増加し、安全動作領域が広くなる。
【００１７】図５に示す本発明の第四の実施例では、図
１に示した第一の実施例の構造のｐ層２の上にｎ- ベー
ス層14およびｐベース層15が積層され、溝13はこのｐ層
15の表面からｎ- 層１に達するまで掘られている。ｐ層
15の表面層には溝13に接してｎ+ 第二ソース領域16が形
成され、この第二ソース領域16とｎ+ 領域４との間のｐ
層15の溝13の内面に接するチャネル領域23に反転層を形
成する第三ゲート電極17が、ゲート酸化膜５を介して溝
13を充填する絶縁物８の中に設けられている。この結
果、絶縁ゲート型サイリスタのエミッタ側に、ゲート電
極17をもつＮチャネルＭＯＳＦＥＴが直列接続された構
成となる。この素子のコレクタ電極12に正の電圧が印加
されているとき、第一ゲート電極６、第二ゲート電極
７、第三ゲート電極17にしきい値電圧以上の正の電圧を
印加すると、チャネル領域21、22、23に反転層が形成さ
れる。この結果、ｎ+ 領域16、ｎ- 層14、ｎ- 層１が短
絡され、素子がオンすることができる。ターンオフする
際には、各ゲート電極６、７、17にしきい値電圧以下の
電圧を印加すると、チャネル領域21、22、23に正孔が蓄
積され、コレクタ電極12とｐ層15およびソース領域16に
接触するエミッタ電極９とは絶縁される。このとき、伝
導度変調によって発生した正孔電流はエミッタ電極７に
流れることができず、ゲート、コレクタ容量によって引
き抜くことができ、高速にターンオフすることができ
る。また、第一の実施例に比較して大幅に遮断電流を増
加することができる。
１に示した第一の実施例の構造のｐ層２の上にｎ- ベー
ス層14およびｐベース層15が積層され、溝13はこのｐ層
15の表面からｎ- 層１に達するまで掘られている。ｐ層
15の表面層には溝13に接してｎ+ 第二ソース領域16が形
成され、この第二ソース領域16とｎ+ 領域４との間のｐ
層15の溝13の内面に接するチャネル領域23に反転層を形
成する第三ゲート電極17が、ゲート酸化膜５を介して溝
13を充填する絶縁物８の中に設けられている。この結
果、絶縁ゲート型サイリスタのエミッタ側に、ゲート電
極17をもつＮチャネルＭＯＳＦＥＴが直列接続された構
成となる。この素子のコレクタ電極12に正の電圧が印加
されているとき、第一ゲート電極６、第二ゲート電極
７、第三ゲート電極17にしきい値電圧以上の正の電圧を
印加すると、チャネル領域21、22、23に反転層が形成さ
れる。この結果、ｎ+ 領域16、ｎ- 層14、ｎ- 層１が短
絡され、素子がオンすることができる。ターンオフする
際には、各ゲート電極６、７、17にしきい値電圧以下の
電圧を印加すると、チャネル領域21、22、23に正孔が蓄
積され、コレクタ電極12とｐ層15およびソース領域16に
接触するエミッタ電極９とは絶縁される。このとき、伝
導度変調によって発生した正孔電流はエミッタ電極７に
流れることができず、ゲート、コレクタ容量によって引
き抜くことができ、高速にターンオフすることができ
る。また、第一の実施例に比較して大幅に遮断電流を増
加することができる。
【００１８】
【発明の効果】本発明によれば、絶縁ゲート型サイリス
タの絶縁ゲート部をトレンチ構造とすることにより、セ
ル密度が増大し、飽和電圧とターンオフ損失を低減させ
ることができ、遮断電流の増大を図ることができ、安全
動作領域の拡大が達成できた。さらにトレンチ構造のＭ
ＯＳＦＥＴを直列に接続することも可能で、より遮断電
流を増大することも可能である。
タの絶縁ゲート部をトレンチ構造とすることにより、セ
ル密度が増大し、飽和電圧とターンオフ損失を低減させ
ることができ、遮断電流の増大を図ることができ、安全
動作領域の拡大が達成できた。さらにトレンチ構造のＭ
ＯＳＦＥＴを直列に接続することも可能で、より遮断電
流を増大することも可能である。
【図１】本発明の第一の実施例の絶縁ゲート型サイリス
タの断面図
タの断面図
【図２】従来の絶縁ゲート型サイリスタの断面図
【図３】本発明の第二の実施例の絶縁ゲート型サイリス
タの断面図
タの断面図
【図４】本発明の第三の実施例の絶縁ゲート型サイリス
タの断面図
タの断面図
【図５】本発明の第四の実施例のＭＯＳＦＥＴ直列接続
絶縁ゲート型サイリスタの断面図
絶縁ゲート型サイリスタの断面図
１、14 ｎ- ベース層 ２、15 ｐベース層 ３ ｎ+ エミッタ領域 ４ ｎ+ ソース領域 ５ ゲート酸化膜 ６ 第一ゲート電極 ７ 第二ゲート電極 ８ 絶縁物 ９ エミッタ電極 10 ｎ+ バッファ層 11 ｐ+ コレクタ層 12 コレクタ電極 13 溝 16 第二ｎ+ ソース領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749
Claims (4)
- 【請求項１】一側に第二導電形のコレクタ層が設けられ
る第一導電形のベース層の他側に第二導電形のベース層
が積層され、その第二導電形ベース層の表面から第一導
電形ベース層に達する分離層には絶縁物が充填され、そ
の分離層に接する第二導電形ベース層の表面層には、第
一導電形ベース層側から選択的に第一導電形のエミッタ
領域およびソース領域が形成され、第二導電形ベース層
の第一導電形ベース層とエミッタ領域とにはさまれた部
分に面する分離層内にはゲート絶縁膜を介して第一ゲー
ト電極が、エミッタ領域とソース領域とにはさまれた部
分に面する分離層内にはゲート絶縁膜を介して第二ゲー
ト電極が絶縁物内にそれぞれ設けられ、エミッタ電極が
ソース領域および第二導電形ベース層に共通に接触し、
コレクタ電極がコレクタ層に接触することを特徴とする
絶縁ゲート型サイリスタ。 - 【請求項２】一側に第二導電形のコレクタ層が設けられ
る第一導電形のベース層の他側に第二導電形のベース層
が積層され、その第二導電形ベース層の表面から第一導
電形ベース層に達する分離層には絶縁物が充填され、そ
の分離層に接する第二導電形ベース層の表面層には反第
一導電形ベース層側の表面に達する第一導電形のエミッ
タ領域が、反第一導電形ベース層側の表面層にはエミッ
タ領域と間隔を介して第一導電形のソース領域がそれぞ
れ選択的に形成され、第二導電形ベース層の第一導電形
ベース層とエミッタ領域とにはさまれた部分に面する分
離層内にゲート絶縁膜を介して第一ゲート電極が絶縁物
内に、エミッタ領域とソース領域とにはさまれた部分の
表面上にはゲート絶縁膜を介して第二ゲート電極がそれ
ぞれ設けられ、エミッタ電極がソース領域および第二導
電形ベース層に共通に接触し、コレクタ電極がコレクタ
層に接触することを特徴とする絶縁ゲート型サイリス
タ。 - 【請求項３】一側に第二導電形のコレクタ層が設けられ
る第一導電形のベース層の他側に第二導電形のベース層
が積層され、その第二導電形ベース層の表面から第一導
電形ベース層に達する分離層には絶縁物が充填され、第
二導電形ベース層の表面層には反第一導電形ベース層側
の表面に達する第一導電形の第１、第２のエミッタ領域
が分離層の両側壁にそれぞれ接して形成され、分離層の
一方の側壁に接する第１のエミッタ領域と間隔を介して
第二導電形ベース層の表面層に第一導電形のソース領域
が選択的に形成され、第二導電形ベース層の第一導電形
ベース層と第１、第２のエミッタ領域とにはさまれた部
分に面する分離層内にゲート絶縁膜を介して第一ゲート
電極が絶縁物内に、第１のエミッタ領域とソース領域と
にはさまれた部分の表面上にはゲート絶縁膜を介して第
二ゲート電極がそれぞれ設けられ、エミッタ電極がソー
ス領域、分離層の他方の側壁に接する第２のエミッタ領
域および第二導電形ベース層に共通に接触し、コレクタ
電極がコレクタ層に接触することを特徴とする絶縁ゲー
ト型サイリスタ。 - 【請求項４】一側に第二導電形のコレクタ層が設けられ
る第一の第一導電形ベース層の他側に第一の第二導電形
のベース層、第二の第一導電形のベース層、第二の第二
導電形のベース層が積層され、第二の第二導電形ベース
層の表面から第一の第一導電形ベース層に達する分離層
には絶縁物が充填され、その分離層に接する第一の第二
導電形ベース層の表面層には選択的に第一の第一導電形
ベース層側から第一導電形のエミッタ領域および第一ソ
ース領域が形成され、ソース領域は第二の第一導電形ベ
ース層に接し、第二の第二導電形ベース層の反各第一の
ベース層側の表面層には分離層に接する第二導電形の第
二ソース領域が形成され、第一の第二導電形ベース層の
第一の第一導電形ベース層とエミッタ領域とにはさまれ
た部分に面する分離層内にはゲート絶縁膜を介して第一
ゲート電極が、エミッタ領域と第一ソース領域とにはさ
まれた部分に面する分離層内にはゲート絶縁膜を介して
第二ゲート電極が、第二の第二導電形ベース層の第二の
第一導電形ベース層と第二ソース領域とにはさまれた部
分に面する分離層内にはゲート絶縁膜を介して第三ゲー
ト電極が絶縁物内にそれぞれ設けられ、エミッタ電極が
第二ソース領域および第二の第二導電形ベース層に共通
に接触し、コレクタ電極がコレクタ層に接触することを
特徴とする絶縁ゲート型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25352093A JP3257186B2 (ja) | 1993-10-12 | 1993-10-12 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25352093A JP3257186B2 (ja) | 1993-10-12 | 1993-10-12 | 絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111324A JPH07111324A (ja) | 1995-04-25 |
| JP3257186B2 true JP3257186B2 (ja) | 2002-02-18 |
Family
ID=17252516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25352093A Expired - Fee Related JP3257186B2 (ja) | 1993-10-12 | 1993-10-12 | 絶縁ゲート型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257186B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102634811B (zh) * | 2012-04-25 | 2013-12-11 | 攀钢集团西昌钢钒有限公司 | 浸泡槽时序排渣控制装置及自动排渣浸泡槽 |
| US8759911B2 (en) | 2009-12-18 | 2014-06-24 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11101375B2 (en) | 2019-03-19 | 2021-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of controlling same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103199017B (zh) * | 2003-12-30 | 2016-08-03 | 飞兆半导体公司 | 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法 |
| KR101801406B1 (ko) * | 2011-02-12 | 2017-11-24 | 엔엑스피 유에스에이, 인코포레이티드 | 반도체 장치 및 관련 제조 방법 |
| JP5742672B2 (ja) * | 2011-11-02 | 2015-07-01 | 株式会社デンソー | 半導体装置 |
| KR101292074B1 (ko) * | 2011-11-16 | 2013-07-31 | 삼성중공업 주식회사 | 카메라를 이용한 계측 시스템 및 이를 이용한 카메라 캘리브레이션 방법 |
| US11374563B2 (en) | 2020-03-03 | 2022-06-28 | Kabushiki Kaisha Toshiba | Method for controlling semiconductor device |
-
1993
- 1993-10-12 JP JP25352093A patent/JP3257186B2/ja not_active Expired - Fee Related
Cited By (4)
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|---|---|---|---|---|
| US8759911B2 (en) | 2009-12-18 | 2014-06-24 | Fuji Electric Co., Ltd. | Semiconductor device |
| CN102634811B (zh) * | 2012-04-25 | 2013-12-11 | 攀钢集团西昌钢钒有限公司 | 浸泡槽时序排渣控制装置及自动排渣浸泡槽 |
| US11101375B2 (en) | 2019-03-19 | 2021-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of controlling same |
| US11594622B2 (en) | 2019-03-19 | 2023-02-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method of controlling same |
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|---|---|
| JPH07111324A (ja) | 1995-04-25 |
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