JPS5811587B2 - デイジタルビ−ムフオ−マ - Google Patents
デイジタルビ−ムフオ−マInfo
- Publication number
- JPS5811587B2 JPS5811587B2 JP50123794A JP12379475A JPS5811587B2 JP S5811587 B2 JPS5811587 B2 JP S5811587B2 JP 50123794 A JP50123794 A JP 50123794A JP 12379475 A JP12379475 A JP 12379475A JP S5811587 B2 JPS5811587 B2 JP S5811587B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- counter
- sensor
- memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S15/00—Systems using the reflection or reradiation of acoustic waves, e.g. sonar systems
Landscapes
- Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Variable-Direction Aerials And Aerial Arrays (AREA)
- Radar Systems Or Details Thereof (AREA)
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
Description
【発明の詳細な説明】
本発明はソーナーなどに用いられるフェーズドアレイの
ビーム形成を実現するビームフォーマのディジタル化に
関するものである。
ビーム形成を実現するビームフォーマのディジタル化に
関するものである。
従来、ンーナー用のビームフォーマとしては、タップ付
アナログ遅延線と加算増幅器を用いたアナログ型のもの
、またはシフトレジスタと加算器を用いたディジタル型
のものが用いられているが、前者はアナログ遅延線によ
る波形ひずみが生じること、小型化がむずかしいこと、
また、後者はシフトレジスタの出力タップ数を多く必要
とするためにＬＳＩ化されたシフトレジスタが用いられ
ず、多数のＩＣを必要とし、消費電力が増えるなどの欠
点を持っていた。
アナログ遅延線と加算増幅器を用いたアナログ型のもの
、またはシフトレジスタと加算器を用いたディジタル型
のものが用いられているが、前者はアナログ遅延線によ
る波形ひずみが生じること、小型化がむずかしいこと、
また、後者はシフトレジスタの出力タップ数を多く必要
とするためにＬＳＩ化されたシフトレジスタが用いられ
ず、多数のＩＣを必要とし、消費電力が増えるなどの欠
点を持っていた。
また、特公昭４３−１４９１１には電子計算機を用いて
同様の機能を実現する方法が述べられているが、通常の
電子計算機で用いているランダムアクセスメモリ（以下
ＲＡＭと略記する）を遅延素子として用いるため、遅延
時間はメモリアドレスによって指定されるが、新しいデ
ータが入力される毎に遅延時間とメモリアドレスの関係
を変更しなければならず、この変更にかなりの時間を要
するため処理速度が上からない。
同様の機能を実現する方法が述べられているが、通常の
電子計算機で用いているランダムアクセスメモリ（以下
ＲＡＭと略記する）を遅延素子として用いるため、遅延
時間はメモリアドレスによって指定されるが、新しいデ
ータが入力される毎に遅延時間とメモリアドレスの関係
を変更しなければならず、この変更にかなりの時間を要
するため処理速度が上からない。
また、このアドレスの変更を避けるため、変更すべきす
べてのアドレスの組合せについて事前にプログラムを作
成しておくことも可能であるが、プログラム量が膨大に
なり、経済的でないなどの欠点を持っている。
べてのアドレスの組合せについて事前にプログラムを作
成しておくことも可能であるが、プログラム量が膨大に
なり、経済的でないなどの欠点を持っている。
本発明はこれらの欠点を解決するため、遅延素子として
ＲＡＭを用い、入力信号の標本化周期に等しい周期で歩
進するカウンタと、センサ番号に対するタップ番号の関
係を格納するリードオンリメモリ（以下ＲＯＭと略記す
る）の出力とから算出したアドレスによりＲＡＭを制御
して遅延時間を変え、所望のビームを形成するものであ
り、これによりＬＳＩの使用による小型化、小電力化が
達成されると共に、プログラムの変更のみによってセン
サアレイの規模や形状が異なる種々のソーナーに適用で
き、かつ、プログラムの量が少なくて済み、その作成か
容易なビームフォーマを実現するものである。
ＲＡＭを用い、入力信号の標本化周期に等しい周期で歩
進するカウンタと、センサ番号に対するタップ番号の関
係を格納するリードオンリメモリ（以下ＲＯＭと略記す
る）の出力とから算出したアドレスによりＲＡＭを制御
して遅延時間を変え、所望のビームを形成するものであ
り、これによりＬＳＩの使用による小型化、小電力化が
達成されると共に、プログラムの変更のみによってセン
サアレイの規模や形状が異なる種々のソーナーに適用で
き、かつ、プログラムの量が少なくて済み、その作成か
容易なビームフォーマを実現するものである。
第１図は本発明が実現しようとしているビームフォーマ
の機能を表わすブロック図であり、１−１．１−２．・
・・、１−にはに個のセンサに対応する入力端子、２−
１．２−２．・・・、２−にはタップ付遅延線、３−１
．３−２．・・・、３−には減衰器、４は加算器、５は
出力端子である。
の機能を表わすブロック図であり、１−１．１−２．・
・・、１−にはに個のセンサに対応する入力端子、２−
１．２−２．・・・、２−にはタップ付遅延線、３−１
．３−２．・・・、３−には減衰器、４は加算器、５は
出力端子である。
ここで、入力端子１−１、タップ付遅延線２−１、減衰
器３−１、加算器４、出力端子５からなる系は１つのセ
ンサ出力信号に対するトランスバーサルフィルタをなし
ており、ビームフォーマはこれらに個のトランスバーサ
ルフィルタの和であると見なすことができる。
器３−１、加算器４、出力端子５からなる系は１つのセ
ンサ出力信号に対するトランスバーサルフィルタをなし
ており、ビームフォーマはこれらに個のトランスバーサ
ルフィルタの和であると見なすことができる。
なお、方位の異なる多数のビームを形成することが必要
な場合には、第１図の回路を並列に多数用いれはよいが
、このとき、タップ付遅延線２−１．２−２．・・・、
２−には共用できる。
な場合には、第１図の回路を並列に多数用いれはよいが
、このとき、タップ付遅延線２−１．２−２．・・・、
２−には共用できる。
また、通常は、１つのタップ付遅延線に接がれる減衰器
の数は１ビーム出力当り１個であり、かつ、その利得が
すべて等しい場合（シェーディングなし）もある。
の数は１ビーム出力当り１個であり、かつ、その利得が
すべて等しい場合（シェーディングなし）もある。
第２図は本発明の一実施例を示す図であり、１−１．１
−２．・・・、１−には入力端子、５は出力端子、６は
マルチプレクサ、７はＡ／Ｄ変換器、８は入力バッファ
、９はＲＡＭ、１０は乗算器、１１は加算器、１２はレ
ジスタ、１３は出力バッファ、１４はＲＡＭアドレス発
生器、１５はゼロアドレスカウンタ、１６はテーブルメ
モリ、１７はテーブルメモリカウンタ、１８はスタート
アドレステーブル、１９はプログラムメモリ、２０はプ
ログラムメモリカウンタである。
−２．・・・、１−には入力端子、５は出力端子、６は
マルチプレクサ、７はＡ／Ｄ変換器、８は入力バッファ
、９はＲＡＭ、１０は乗算器、１１は加算器、１２はレ
ジスタ、１３は出力バッファ、１４はＲＡＭアドレス発
生器、１５はゼロアドレスカウンタ、１６はテーブルメ
モリ、１７はテーブルメモリカウンタ、１８はスタート
アドレステーブル、１９はプログラムメモリ、２０はプ
ログラムメモリカウンタである。
ここで、入力端子１−１．１−２．・・・、１−ｋに加
えられた入力信号は、マルチプレクサ６により時分割多
重化され、Ａ／Ｄ変換器７によりディジタル符号に変換
され、入力バッファ８に一旦格納される。
えられた入力信号は、マルチプレクサ６により時分割多
重化され、Ａ／Ｄ変換器７によりディジタル符号に変換
され、入力バッファ８に一旦格納される。
一方、プログラムメモリ１９には、入力命令Ｗ、ビーム
形成命令ＢＦ、ビーム番号Ｂ０．Ｂ１．・・・、リター
ン命令が第３図のように書き込まれており、プログラム
メモリカウンタ２０によってそのアドレスが与えられ、
その内容が順次に読み出されて、スタートアドレステー
ブル１８に送られる。
形成命令ＢＦ、ビーム番号Ｂ０．Ｂ１．・・・、リター
ン命令が第３図のように書き込まれており、プログラム
メモリカウンタ２０によってそのアドレスが与えられ、
その内容が順次に読み出されて、スタートアドレステー
ブル１８に送られる。
そこには各命令に対応するテーブルメモリ１６の先頭ア
ドレスが格納されており、その値をテーブルメモリカウ
ンタ１７にロードすることにより、１つの命令に対応す
るマイクロプログラムおよびテーブルが格納されている
テーブルメモリの部分を先頭アドレスから順次に読み出
す。
ドレスが格納されており、その値をテーブルメモリカウ
ンタ１７にロードすることにより、１つの命令に対応す
るマイクロプログラムおよびテーブルが格納されている
テーブルメモリの部分を先頭アドレスから順次に読み出
す。
テーブルメモリ１６は通常はリードオンリメモリ（以下
ＲＯＭと略記する）が使われるが、入力バッファ８の読
出し、ＲＡＭ９の書込み、レジスタ１２のロードおよび
リセット、出力バッファ１３の書込み、ゼロアドレスカ
ウンタ１５のクロック、テーブルメモリカウンタ１７の
ロードおよびクロック、プログラムメモリカウンタのク
ロックおよびクリアを制御するマイクロ命令を格納する
０部、トランスバーサルフィルタのタップ番号を表わす
ｎ部、センサ番号を表わすに部、および減衰器の重みを
格納するＷ部からなり、入力命令に対応して、ｋ部には
（０，１、・・・ｋ−１）が、ｎ部には全ゼロが、ｃ部
には入力バツファ読出しおよびＲＡＭ書込み命令が書か
れ、ビーム形成命令に対応して、指定されたビーム番号
に対するセンサ番号とタップ番号と重みの関係が、それ
ぞれ、ｋ部、ｎ部およびＷ部にレジスタ１２および出力
バッファ１３の制御命令が０部に書かれている。
ＲＯＭと略記する）が使われるが、入力バッファ８の読
出し、ＲＡＭ９の書込み、レジスタ１２のロードおよび
リセット、出力バッファ１３の書込み、ゼロアドレスカ
ウンタ１５のクロック、テーブルメモリカウンタ１７の
ロードおよびクロック、プログラムメモリカウンタのク
ロックおよびクリアを制御するマイクロ命令を格納する
０部、トランスバーサルフィルタのタップ番号を表わす
ｎ部、センサ番号を表わすに部、および減衰器の重みを
格納するＷ部からなり、入力命令に対応して、ｋ部には
（０，１、・・・ｋ−１）が、ｎ部には全ゼロが、ｃ部
には入力バツファ読出しおよびＲＡＭ書込み命令が書か
れ、ビーム形成命令に対応して、指定されたビーム番号
に対するセンサ番号とタップ番号と重みの関係が、それ
ぞれ、ｋ部、ｎ部およびＷ部にレジスタ１２および出力
バッファ１３の制御命令が０部に書かれている。
次の第１表はテーブルメモリ１６に書込まれている命令
の例を示す。
の例を示す。
ここでは、センサ数に−１６とした。
テーブルメモリ１６の＃０〜＃１５（第０番地〜第１５
番地）には入力命令Ｗに対応するマイクロ命令およびデ
ータ、＃１６〜＃３１にはビーム形成命令ＢＦ、Ｂｏに
対応するマイクロ命令およびデータ、＃３２〜＃４７に
はビーム形成命令ＢＦ、Ｂ１に対応するマイクロ命令お
よびデータが書込まれている。
番地）には入力命令Ｗに対応するマイクロ命令およびデ
ータ、＃１６〜＃３１にはビーム形成命令ＢＦ、Ｂｏに
対応するマイクロ命令およびデータ、＃３２〜＃４７に
はビーム形成命令ＢＦ、Ｂ１に対応するマイクロ命令お
よびデータが書込まれている。
ここで６部のマイクロ命令は入力命令Ｗに対しては入力
バッファ８を読み出しＲＡＭ９に書込むことＩＮＰＵＴ
を、ビーム形成命令ＢＦに対してはＲＡＭ９を読出し、
テーブルメモリ１６のＷ部の出力を乗算器１０によって
乗じ、レジスタ１２の内容に加算器１１を用いて加算す
ることＳＯＭおよび最後のステップでは加算した結果を
出力バッファ１３に送り出し、レジスタ１２をクリアす
ること０ＵＴＰＵＴを意味する。
バッファ８を読み出しＲＡＭ９に書込むことＩＮＰＵＴ
を、ビーム形成命令ＢＦに対してはＲＡＭ９を読出し、
テーブルメモリ１６のＷ部の出力を乗算器１０によって
乗じ、レジスタ１２の内容に加算器１１を用いて加算す
ることＳＯＭおよび最後のステップでは加算した結果を
出力バッファ１３に送り出し、レジスタ１２をクリアす
ること０ＵＴＰＵＴを意味する。
また、６部のＣＫはゼロアドレスカウンタ１５を歩進さ
せるクロック信号であり、入力命令Ｗの最初でのみ用い
られる。
せるクロック信号であり、入力命令Ｗの最初でのみ用い
られる。
また、入力命令に先立ってまたは入力命令の終りに、ゼ
ロアドレスカウンタ１５を１段進め、各命令の終りには
プログラムメモリカウンタ２０を１段進めると共にテー
ブルメモリカウンタ１７にスタートアドレステーブル１
８の出力をロードする。
ロアドレスカウンタ１５を１段進め、各命令の終りには
プログラムメモリカウンタ２０を１段進めると共にテー
ブルメモリカウンタ１７にスタートアドレステーブル１
８の出力をロードする。
ＲＡＭアドレス発生器１４は、セロアドレスカウンタ１
５の出力とテーブルメモリのｎ部とに部の出力からＲＡ
Ｍ９のアドレスを発生するものであり、第４ａ図または
第４ｂ図の構成を持つ。
５の出力とテーブルメモリのｎ部とに部の出力からＲＡ
Ｍ９のアドレスを発生するものであり、第４ａ図または
第４ｂ図の構成を持つ。
ここで、１４−１はゼロアドレスカウンタ１５からの入
力端子、１４−２および１４−３はそれぞれテーブルメ
モリ１６のｎ部およびに部の出力からの入力端子、２１
はｍｏｄＮ減算器（ただし、Ｎは第１図のタップ付遅延
線２−１．２−２．・・・。
力端子、１４−２および１４−３はそれぞれテーブルメ
モリ１６のｎ部およびに部の出力からの入力端子、２１
はｍｏｄＮ減算器（ただし、Ｎは第１図のタップ付遅延
線２−１．２−２．・・・。
２−にのタップ数）、２２および２３はそれぞれその入
力のＮ倍およびに倍（ただし、Ｋはセンサ数）を出力す
る乗算器、２４は加算器、１４−４は出力端子であり、
Ｎ進カウンタであるゼロアドレスカウンタ１５の出力を
基準として、第に番目のセンサに対するタップ付遅延線
の第ｎ番目のタップの出力信号に対応する信号が格納さ
れているＲＡＭのアドレスを算出し出力する。
力のＮ倍およびに倍（ただし、Ｋはセンサ数）を出力す
る乗算器、２４は加算器、１４−４は出力端子であり、
Ｎ進カウンタであるゼロアドレスカウンタ１５の出力を
基準として、第に番目のセンサに対するタップ付遅延線
の第ｎ番目のタップの出力信号に対応する信号が格納さ
れているＲＡＭのアドレスを算出し出力する。
第４ａ図を用いると、１つのセンサから入力されたＮ語
の信号は、ＲＡＭ９の引続くアドレスを持つ部分に貯え
られ、第４ｂ図を用いると、それらはＲＡＭ９のに語お
きのアドレスを持つ部分に貯えられ、いずれの場合にも
ＲＡＭ９はＫＸＮ語の容量を必要とする。
の信号は、ＲＡＭ９の引続くアドレスを持つ部分に貯え
られ、第４ｂ図を用いると、それらはＲＡＭ９のに語お
きのアドレスを持つ部分に貯えられ、いずれの場合にも
ＲＡＭ９はＫＸＮ語の容量を必要とする。
次の第２表は第４ｂ図のＲＡＭアドレス発生器１４を用
いた場合のＲＡＭ９のメモリ分割をマトリックス表示で
示すものである。
いた場合のＲＡＭ９のメモリ分割をマトリックス表示で
示すものである。
第２表において、例えば第０番目のセンサの出力信号は
ＲＡＭ９のアドレス＃０、＃Ｋ、・・・、＃ＫＷ−Ｋに
書込まれる。
ＲＡＭ９のアドレス＃０、＃Ｋ、・・・、＃ＫＷ−Ｋに
書込まれる。
その場合、入力命令Ｗにおけるタップ番号ｎは０なので
、ゼロアドレスカウンタ１５の出力のみでアドレス区分
が指定され、ゼロアドレスカウンタ１５の出力はこの範
囲のメモリ領域のうち最新のデータが格納されている番
地を示している。
、ゼロアドレスカウンタ１５の出力のみでアドレス区分
が指定され、ゼロアドレスカウンタ１５の出力はこの範
囲のメモリ領域のうち最新のデータが格納されている番
地を示している。
従って、今アドレスカウンタ１５の出力がｉであるとす
ると、アドレス区分ｉが第１図の各遅延線２−１〜２に
の第０番目のタップに対応し、アドレス区分とタップ番
号との対応関係は第３表のようになり、相対的な関係で
決定される。
ると、アドレス区分ｉが第１図の各遅延線２−１〜２に
の第０番目のタップに対応し、アドレス区分とタップ番
号との対応関係は第３表のようになり、相対的な関係で
決定される。
また、後述の如く、ビーム形成命令ＢＦにおけるアドレ
ス区分の指定は、ゼロアドレスカウンタ１５の出力を基
準にしたタップ番号で行なわれるので、タップ番号相当
のアドレス区分が指定されることになる。
ス区分の指定は、ゼロアドレスカウンタ１５の出力を基
準にしたタップ番号で行なわれるので、タップ番号相当
のアドレス区分が指定されることになる。
ここで、ＮまたはＫが２の中敷の場合には、Ｎ倍または
に倍の演算は単なるシフトにより実現され、かつ加算器
２４は不要になる。
に倍の演算は単なるシフトにより実現され、かつ加算器
２４は不要になる。
したがって、Ｎが２の中敷のときには第４ａ図を、Ｋが
２の中敷のときには第４ｂ図を用いるのが得策であるが
、前者はセンサ番号を上位ビットとしてアドレス区分を
指定し且つゼロアドレスカウンタ１５の値をタップ番号
で変化させた値を下位ビットとしてアドレス区分内のア
ドレス順位を指定する場合であり、後者はその上位ビッ
トと下位ビットの関係が単に逆になった場合であり、両
者は同一の機能を果すものである。
２の中敷のときには第４ｂ図を用いるのが得策であるが
、前者はセンサ番号を上位ビットとしてアドレス区分を
指定し且つゼロアドレスカウンタ１５の値をタップ番号
で変化させた値を下位ビットとしてアドレス区分内のア
ドレス順位を指定する場合であり、後者はその上位ビッ
トと下位ビットの関係が単に逆になった場合であり、両
者は同一の機能を果すものである。
さて、第２図において入力命令が実行されるとき、つま
りテーブルメモリ１６から入力命令Ｗに対応するマイク
ロ命令が順次に読み出されると、ＲＡＭアドンス発生器
１４は各センサ入力に対して第ゼロ番目のタップに対応
するＲＡＭ９のアドレスと発生し、ＲＡＭ９のそのアド
レスの部分に入カバツノア８から入力信号を書込む。
りテーブルメモリ１６から入力命令Ｗに対応するマイク
ロ命令が順次に読み出されると、ＲＡＭアドンス発生器
１４は各センサ入力に対して第ゼロ番目のタップに対応
するＲＡＭ９のアドレスと発生し、ＲＡＭ９のそのアド
レスの部分に入カバツノア８から入力信号を書込む。
つぎに、ビーム形成命令ＢＦが実行されるときには、テ
ーブルメモリ１６はセンサ番号ｋに対して指定の番号の
ビームの形成に必要なタップ番号ｎと重みｗを順次に発
生し、ＲＡＭアドンス発生器１４はこのセンサ番号にと
タップ番号ｎとから対応するＲＡＭ９のアドレスを発生
してＲＡＭ９の出力にこのアドレスを持つ部分に貯えら
れている信号を読み出し、この信号とテーブルメモリ１
６のｗ部から読み出される重みｗとの積を乗算器１０に
より算出し、加算器１１とレジスタ１２によってその積
を累加して、指定のビームに対応する出力信号を算出し
、出力バッファ１３に一旦針える。
ーブルメモリ１６はセンサ番号ｋに対して指定の番号の
ビームの形成に必要なタップ番号ｎと重みｗを順次に発
生し、ＲＡＭアドンス発生器１４はこのセンサ番号にと
タップ番号ｎとから対応するＲＡＭ９のアドレスを発生
してＲＡＭ９の出力にこのアドレスを持つ部分に貯えら
れている信号を読み出し、この信号とテーブルメモリ１
６のｗ部から読み出される重みｗとの積を乗算器１０に
より算出し、加算器１１とレジスタ１２によってその積
を累加して、指定のビームに対応する出力信号を算出し
、出力バッファ１３に一旦針える。
この出力信号を必要に応じて出力バッファ１３から出力
端子５へ読み出す。
端子５へ読み出す。
このようにして、プログラムメモリ１９に書かれた各命
令は、書かれている順番に従って実行され、逐次的にい
くつかのビーム出力が計算される。
令は、書かれている順番に従って実行され、逐次的にい
くつかのビーム出力が計算される。
プログラムメモリ１９に書かれた最後の命令が実行され
ると、リターン命令によってプログラムメモリカウンタ
２０のクリア端子にパルスが加えられ、プログラムメモ
リ１９の最初の命令に戻る。
ると、リターン命令によってプログラムメモリカウンタ
２０のクリア端子にパルスが加えられ、プログラムメモ
リ１９の最初の命令に戻る。
このような動作を繰返して、周期的に標本化される信号
を入力しながら、多数のビームを同時に形成することを
可能にする。
を入力しながら、多数のビームを同時に形成することを
可能にする。
ここで、各センサの出力信号に対する標本化周波数ｆｓ
は、タッグ間隔の粗さによる損失をおさえるために、通
常は入力信号の最高周波数の５〜６倍に選ばれるが、ビ
ームフォーマの出力においては通常の標本化定理が満足
されればよいから、信号の帯域幅によって、ビームフォ
ーマの出力信号の標本を１／２まだはそれ以下に間引く
ことができる。
は、タッグ間隔の粗さによる損失をおさえるために、通
常は入力信号の最高周波数の５〜６倍に選ばれるが、ビ
ームフォーマの出力においては通常の標本化定理が満足
されればよいから、信号の帯域幅によって、ビームフォ
ーマの出力信号の標本を１／２まだはそれ以下に間引く
ことができる。
したがって、例えば１／２に間引くときには、第３図に
示したように、２回の入力命令に対して各ビーム形成を
１回ずつ行なえばよい。
示したように、２回の入力命令に対して各ビーム形成を
１回ずつ行なえばよい。
１回の入力命令で各センサの出力信号が１サンプルずつ
入力されるので、入力命令が実行される平均時間間隔が
標本化周期１／ｆｓよりも短かければ、標本化周波数ｆ
ｓで標本化されるセンサ出力信号のビーム形成の処理が
可能である。
入力されるので、入力命令が実行される平均時間間隔が
標本化周期１／ｆｓよりも短かければ、標本化周波数ｆ
ｓで標本化されるセンサ出力信号のビーム形成の処理が
可能である。
従って、高速な部品を用いれば１つのビームフォーマで
多数のビームを形成できることになる。
多数のビームを形成できることになる。
なお、第２図において、テーブルメモリ１６のに部の内
容は、通常は、１つの命令の内部では隣接するアドレス
においては高々１だけ異なるだけであるから、カウンタ
によっても容易に発生することができ、テーブルメモリ
１６の容量を節約することもできる。
容は、通常は、１つの命令の内部では隣接するアドレス
においては高々１だけ異なるだけであるから、カウンタ
によっても容易に発生することができ、テーブルメモリ
１６の容量を節約することもできる。
また、センサ出力信号をティジタル符号に変換する方法
として、通常用いられている種々の方法が使用できるこ
とはもちろんであり、出力信号をＤ／Ａ変換器によって
アナログ信号に直すことも、通常の技術によって容易に
実現できる。
として、通常用いられている種々の方法が使用できるこ
とはもちろんであり、出力信号をＤ／Ａ変換器によって
アナログ信号に直すことも、通常の技術によって容易に
実現できる。
以上のように、タップ付遅延線としてＲＡＭを用いたた
め、各タップ出力に対応する接続線が省け、ＬＳＩ Ｒ
ＡＭを使うことにより、ＩＣの個数も大幅に減少できる
。
め、各タップ出力に対応する接続線が省け、ＬＳＩ Ｒ
ＡＭを使うことにより、ＩＣの個数も大幅に減少できる
。
また、プログラムメモリ、テーブルメモリの内容を書き
替えることにより形状の異なるセンサアレイに対して用
いることができる等の利点を持つ。
替えることにより形状の異なるセンサアレイに対して用
いることができる等の利点を持つ。
第１図は本発明が実現するビームフォーマの機能を表わ
すブロック図、第２図は本発明の一実施例を示すブロッ
ク図、第３図は第２図におけるプログラムメモリに書か
れる命令の一例を示す図、第４ａ図および第４ｂ図は第
２図のＲＡＭアドレス発生器の内容を示すブロック図で
ある。 １・・・入力端子、５・・・出力端子、６・・・マルチ
プレクサ、７・・・Ａ／Ｄ変換器、８・・・入力バッフ
ァ、９・・・ＲＡＭ、１０・・・乗算器、１１・・・加
算器、１２・・・し身スタ、１３・・・出力バッファ、
１４・・・ＲＡＭアドレス発生器、１５・・・ゼロアド
レスカウンタ、１６・・・テーブルメモリ、１７・・・
テーブルメモリカウンタ、１８・・・スタートアドレス
テーブル、１９・・・プログラムメモリ、２０・・・プ
ログラムメモリカウンタ、２１・・・減算器、２２・・
・乗算器、２３・・・乗算器、２４・・・加算器。
すブロック図、第２図は本発明の一実施例を示すブロッ
ク図、第３図は第２図におけるプログラムメモリに書か
れる命令の一例を示す図、第４ａ図および第４ｂ図は第
２図のＲＡＭアドレス発生器の内容を示すブロック図で
ある。 １・・・入力端子、５・・・出力端子、６・・・マルチ
プレクサ、７・・・Ａ／Ｄ変換器、８・・・入力バッフ
ァ、９・・・ＲＡＭ、１０・・・乗算器、１１・・・加
算器、１２・・・し身スタ、１３・・・出力バッファ、
１４・・・ＲＡＭアドレス発生器、１５・・・ゼロアド
レスカウンタ、１６・・・テーブルメモリ、１７・・・
テーブルメモリカウンタ、１８・・・スタートアドレス
テーブル、１９・・・プログラムメモリ、２０・・・プ
ログラムメモリカウンタ、２１・・・減算器、２２・・
・乗算器、２３・・・乗算器、２４・・・加算器。
Claims (1)
- 【特許請求の範囲】 １ センサ数をに個とし、且つタップ数をＮ個としてＮ
×に語のセンサ出力を記憶し得るランダムアクセスメモ
リ９と、 入力命令に対応するマイクロプログラムかに個のアドレ
スを用いて記述され且つその各アドレスには特定のタッ
プ番号と所定のセンサ番号とが記憶され並びにビーム形
成命令に対応するマイクロプログラムが複数のアドレス
を用いて記述され且つ各アドレスには所定のタップ番号
と所定のセンサ番号とが記憶されているテーブルメモリ
１６と、入力命令とビーム形成命令とを記憶しているプ
ログラムメモリを含み、前記テーブルメモリから入力命
令もしくはビーム形成命令に対応した前記マイクロプロ
グラムを各アドレス毎に順次読み出させる手段１７〜２
０と、 入力命令によってセンサの標本化周期に等しい周期で歩
進されるゼロアドレスカウンタ１５と、前記ランダムア
クセスメモリ９のアドレスを同じセンサ番号の各Ｎ語を
夫々連続するアドレスに対応させて指定するか又は同じ
タップ番号の各に語を夫々連続するアドレスに対応させ
て指定するアドレス発生器であって、第１カウンタ１５
の値を基準にしてテーブルメモリ１７から読み出された
タップ番号で変化させた値と第２カウンタ１６から読み
出された値とでアドレスコードを発生させるもの１４と
を備えていることを特徴としたディジタルビームフォー
マ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50123794A JPS5811587B2 (ja) | 1975-10-16 | 1975-10-16 | デイジタルビ−ムフオ−マ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50123794A JPS5811587B2 (ja) | 1975-10-16 | 1975-10-16 | デイジタルビ−ムフオ−マ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5249057A JPS5249057A (en) | 1977-04-19 |
| JPS5811587B2 true JPS5811587B2 (ja) | 1983-03-03 |
Family
ID=14869458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50123794A Expired JPS5811587B2 (ja) | 1975-10-16 | 1975-10-16 | デイジタルビ−ムフオ−マ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5811587B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577572A (en) * | 1980-06-16 | 1982-01-14 | Fujitsu Ltd | Processing circuit for ultrasonic signal |
-
1975
- 1975-10-16 JP JP50123794A patent/JPS5811587B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5249057A (en) | 1977-04-19 |
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