JPS5810038B2 - 通信交換方式 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタルデータの直列流を受信及び送信するた
めに一対の時分割回線に接続可能な受信端子及び送信端
子と、受信端子に接続されて受信端子から受信される信
号パルスを表わす出力パルスと信号パルスの信号パルス
速度を表わすタイミングパルスとを発生する受信回路と
、タイミングパルスに応動してタイミングパルスに同期
した一連のクロックパルスを発生するクロック回路とを
含む通信システムに関する。

従来より、時分割多重回線は、通常Ｄ−バンクとして知
られるインターフェイス回路によって電話交換局に接続
されている。

Ｄ−バンクは時分割共用回路と多数のチャネルユニット
を含んでおり。

チャネルユニットの各々はトランク回路と呼ばれるトラ
ンクインターフェイス回路に接続されている。

トランク回路は交換網に接続され、多重伝送装置の通信
におけるすべての制御は交換システム制御器からのトラ
ンク回路の制御によって行われる。

このような多数のインターフェイス接続を持った相互接
続方式では、ハードウェアを多重に必要とし、信号送出
及び保守のための中央処理装置から伝送インターフェイ
スへのアクセスが制限され、また多くの例では中央処理
装置はリアルタイム制御のために時間のかかる仕事を行
わなければならない。

このような問題は、本発明に従い、クロック回路に接続
され、信号パルス速度に同期して制御機能を実行し、ま
た予め定めた数の他の制御機能の実行が終る度にデータ
転送信号を発生するよう構成されたプロセッサと、該プ
ロセッサと受信及び送信回路とを相互接続する入出力バ
スとを含み、受信回路及び送信回路がデータ転送信号に
応動して入出力バスとの間でデータ転送を行う通信交換
方式によって解決された。

本発明の主たる目的は多重デジタル伝送手段と中央制御
器を持つ電話交換方式との間に局所自動的な直接インタ
ーフェイス回路を提供することにある。

本発明の他の目的は、デジタル伝送システムにおいて受
信されるデータと同期して動作するプロセッサを有し、
時間割込や他の複雑な装置を用いずに機能が実行される
インターフェイス回路を提供することにある。

本発明に従えば、インターフェイス回路は従来いくつか
のインターフェイス回路で行われていたいくつかの機能
を結合し、システムの中央制御器から伝送システムへの
アクセスを可能にしている。

本発明のインターフェイス回路は、多重伝送回線の受信
及び駆動回路、受信伝送回線のデータビット速度に同期
したクロックを作るための回路、復号回路、符号化回路
、及び交換回路と直接インターフェイスする複数個のア
ナログ回路を含んでいる。

さらに、プロセッサが設けられ、これは伝送回線から受
信される情報（例えばフレーム情報）の監視、受信回線
からの信号情報の抽出、送信回線への信号情報の挿入、
障害検出、及び送信テストのような機能を実行する。

プロセッサはさらに、伝送システム交換回路に接続する
アナログ回路の動作状態の監視と制御を行う。

これらの機能のうちのあるものは同期的に実行され、他
のものは非同期的に行われる。

本発明の一実施例では、インターフェイス回路のプロセ
ッサはプログラム可能なマイクロプロセッサである。

通常は、プロセッサによって同期的及び非同期的機能を
実行する場合には、指定した時間が経過した後にプロセ
ッサに割込みをかけるという方法が用いられる。

しかし、本発明に従えば、プロセッサのプログラムは受
信データビット流に同期したクロックの制御のもとで実
行され、プログラム命令の実行はビット流と同期して行
われる。

この同期方式によって、データ流内での時間長は、命令
実行サイクル数によって定義できる。

従って、プロセッサのプログラムを逐次実行することに
より、時間のきめられた機能（たとえばフレーム信号の
監視等）は予め定められた数のプログラム命令実行サイ
クルが終る度に行うことができる。

プログラムをこのような構造とし、ある数の命令を実行
した後に同期的機能を実行するようにすれば、経過時間
や実行サイクル数を計数するためのカウンタを必要とし
ないという利点がある。

本発明の利点は、比較的単純な設計の局所自動動作プロ
セッサにより、時分割多重通信回線インターフェイスの
ための同期及び非同期機能の両方を実行できることにあ
る。

本発明の他の特徴は、受信データ流のビット速度と同期
して動作するプログラム制御形プロセッサにより、デー
タの挿入及び監視のための、受信及び送信データ流の両
方へのアクセスが可能である点にある。

本発明の上記及び他の目的及び特徴は図面を参照した以
下の詳細な説明により明確となろう。

一般的に第１図に示した電話通信システムにおいて、複
数個の加入者電話機１１０は加入者線１１５と通常のラ
イン回路１１８とによって交換網１２０に接続されてい
る。

複数の交換網１２０は共通回路フレーム１４０とチャネ
ルユニットフレーム１３０とから成るインターフェイス
回路を持つ多重回線１５０によって相互に接続されてい
る。

複数個の非多重線１２５はチャネルユニットフレーム１
３０内の対応するチャネルユニット１３１に接続されて
いる。

チャネルユニット１３１の各グループは共通回路フレー
ム１４０の共通回路１４１の一部である多重化／反多重
化回路に接続されている。

制御器１００はライン回路１１８における加入者線の状
態を監視し、ライン回路１１８及び交換網１２０の動作
状態を制御する。

本発明に従えば、チャネルユニット１３１及び多重回線
１５０における伝送は、共通回路１４１内の局部プロセ
ッサ１４２によって監視され制御される。

説明のために、多重回線１５０は、音声を表わすＰＣＭ
信号を伝送するための電話通信回線であるものと仮定す
る。

さらに、公知のＤ３ＰＣＭフォーマットが用いられてい
るものとする（例えばベル・ラボラトリイズ・レコード
誌の１９７２年８月号の２２９−２３３頁のＷ、Ｂ、ゴ
ーント等による文献ゝザ・Ｄ３・チャネル・バンク“参
照）。

このフォーマットは図面の第２図に示されている。

このフォーマットに従えば、１フレームは１２５マイク
ロ秒の長さを持ち、１９３ビツトを含んでおり、１．５
４４メガビット／秒のビット速度を持つ。

各フレームは、２４ケの通信チャネルを表わす２４ケの
８ビツト語と、１ビツトのフレームビットとを持ってい
る。

各チャネルの最下位ビット（８番目のビット）はこのチ
ャネルの信号用に用いられる。

多重回線１５０から受信されたＤ３フォーマットの情報
は反多重化され、符号化された音声サンプルを表わす信
号が共通回路１４１によって２４ケのチャネルユニット
１３１に配分される。

一方、フレーム情報と信号情報は共通回路１４１によっ
て抽出される。

多重回線１５０を介して送出される情報は、チャネルユ
ニット１３１からの音声サンプルであり、これに対して
信号及びフレーム情報が共通回路１４１によって導入さ
れる。

共通回路１４１の詳細が第３図に示されている。

多重回線１５０は、２方向通信が可能なようにデジタル
データの直列流を受信及び送信するための一対の時分割
回線である送・受信部とからなる。

入力ＰＣＭ回線１５１としての受信部は通常の受信回路
３１０に接続されている。

この回路３１０は、ベルシステムテクニカルジャーナル
誌の第４４巻、１９６５年９月の１４０５−１４５１頁
のザ・Ｔトキャリア・システム“に記されている回路と
類似のものである。

通常、ＰＣＭ信号は正パルス、ゼロ、及び負パルスを含
む３レベル信号の形式で伝送される。

受信器３１０は、この３レベル信号を公知の方法によっ
て一連の２進パルスに変換する。

この２進パルスは受信回路３１０から導体３１１を介し
て受信バッファ３１２に送られる。

バッファ３１２はシック減少回路として動作し、市販の
到着順読み出しバッファメモリを用いることができる。

他のＴ１システムと同様、受信回路３１０は到来するビ
ット流から抽出したタイミング信号を発生する。

このタイミング信号は導体３１３に現れ、導体３１１上
のデータを受信バッファ３１２に書込むために用いられ
る。

即ち、受信回路３１０は多重回線１５０の受信部から受
信された信号パルスを表わす出力パルス及びその信号パ
ルスの信号パルス速度を表わすタイミングパルスを発生
するよう機能している。

受信回路３１０で発生され導体３１３上に現われるタイ
ミング信号は、タイミングパルスに同期されたクロック
パルス列を発生するクロック回路としてのフェーズロッ
クループ回路３１４に印加される。

この回路は第４図にその詳細が示されている。

このようなフェーズロックループ回路は当業者には公知
である。

受信回路３１０で作られ導体３１３に現れたタイミング
信号は、第４図の位相比較器４１０、フィルタ４１１及
び電圧制御発振器４１５に印加される。

電圧制御発振器４１５は指定された基本周波数を持った
水晶４１６等を含んでいる。

この周波数は、図示の実施例では、６．１７６メガヘル
ツに選定されている。

この値は、各１２５マイクロ秒のフレームごとに１９３
ビツトを伝送するＴ１伝送線の１．５４４メガビツトの
ビット速度の４倍である。

電圧制御発振器４１５の出力信号はデジットカウンタ４
２０とプロセッサ３６０に印加され、後者では後述する
ようにプロセッサの基本クロックパルスとなる。

デジットカウンタ４２０は市販の２ビツトカウンタで構
成でき、これに簡単な符号化回路をつけることにより、
１つの出力導体、例えば導体３１９に、入力パルス４ケ
に対して１つの出力パルスを発生し、また他の出力導体
、たとえば導体３３９に対し、４ケの入力パルスに対し
て１つの割合いではあるが上記の導体３１９のパルスよ
りも遅延させたパルスを発生する。

デジットカウンタ４２０の導体３１９上の出力は、導体
３１３上のタイミングパルスとともに位相比較器４１０
の入力信号として印加される。

位相比較器４１０の出力は２つの入力信号の位相差に比
例し電圧制御発振器４１５を調整するのに用いられて入
力タイミング信号とクロック出力信号との間に正しい位
相関係を維持する。

導体３１９及び３３９に現れたクロック出力信号はそれ
ぞれ共通回路１４１において受信クロックパルス及び送
信クロックパルスとして用いられる。

プロセッサ３６０は公知のマイクロコンピュータによっ
て構成できる。

プロセッサ３６０のブロックダイアダラムを第５図に示
す。

このプロセッサは中央処理装置（ＣＰＵ）５０１、メモ
リ５１０゜及び入出力装置５１２（例えば入出力端子）
を含んでいる。

ＣＰＵ５０１はプログラム実行回路と。アドレス信号を
ケーブル５０５からバス３６１に送出する回路と、バス
駆動器・制御回路５０３を制御するための制御信号を送
出する回路とを含んでいる。

バス駆動器５０３は両方向データバス５０７とＣＰＵ５
０１とのインターフェイスとなる他に、メモリ５１０、
入出力装置５１２及びバス３６１に接続されている他の
装置に対する読出し／書込み制御信号の発生も行う。

入出力装置５１２はプロセッサ３６０と制御器１００と
のインターフェイスとなる。

クロック回路５０２は導体３７９上の発振器出力信号を
受信し、適切なりロック信号をＣＰＵ５０１及びバス駆
動器５０３に印加する。

フェーズロックループ回路３１４で作られた導体３１９
上の受信クロックパルスは、受信バッファ３１２からデ
ータビットを読み出し導体３２１を介してデコーダ回路
３２０に転送するために用いられる。

デコーダ回路３２０は１つの通信チャネルの音声サンプ
ルを表わす８ビツトデ一り語の各々をパルス振幅変調（
ＰＡＭ）された信号に変換する。

この機能を行うデコーダ回路は当業者には公知である。

受信デジットパルス発生器３２２で作られ８本の導体を
持つケーブル３２３を介して送られる８ケの付勢パルス
の制御の下に、デコーダ３２０においてデータの適切な
ビットが到来データ流から選択される。

８ケの付勢パルスは８ビットＰＣＭ語の各グループから
１つのＰＡＭ信号を作るためにデコーダ３２０を順次駆
動する。

ＰＡＭ信号はデコーダ３２０から導体３２５を介してチ
ャネルユニット１３１の適切な１つに送られる。

受信チャネルカウンタ３２４も導体３１９上のクロック
パルスによって駆動され、１２５マイクロ秒フレームの
各々の２４ケの８ビット語に対応して２４ケの出力パル
スを発生し、チャネル付勢メモリ３２６を付勢する。

市販のランダムアクセスメモリで構成できるチャネル付
勢メモリ３２６は、２４ケの受信チャネル付勢語と２４
ケの送信チャネル付勢語を蓄える。

この受信チャネル付勢語の１つがメモリ３２６から読み
出されて、導体３２７にパルスが現れる度に指定された
チャネルユニット１３１を付勢するのに用いられる。

この付勢信号はケーブル３２９の２４本の導体の適切な
１つを介して送られ、適切なチャネルユニットをして導
体３２５上のＰＡＭ信号を受信せしめる。

チャネルユニット１３１は受信されたＰＡＭ信号を、交
換網１２０へ伝送するためのアナログ音声信号に変換す
るための公知の回路を含んでいる。

導体３３９に現れるクロックパルスは送信チャネルカウ
ンタ３４４を駆動する。

受信チャネルカウンタ３２４と同様、送信チャネルカウ
ンタ３４４は各フレーム毎に２４ケの出力パルスを発生
する。

これらのパルスは導体３４５を介してチャネル付勢メモ
リ３２６に送られメモリ３２６からチャネル送信付勢語
を読出すのに用いられる。

送信付勢語がメモリから読出されると、対応する送信付
勢信号がケーブル３４９を介して２４ケのチャネルユニ
ットの適切な１つに印加される。

チャネルユニット１３１の時分割ゲートは交換網１２０
から受信される音声信号を１２５マイクロ秒ごとにサン
プリングし、一連のＰＡＭ信号を作る。

チャネルユニット１３１の１つがケーブル３４９上の適
切な付勢信号を受信すると、１つのＰＡＭ信号が導体３
４１を介してエンコーダ３４２に送られる。

導体３３９上のクロックパルスによって付勢される送信
デジットパルス発生器３４０は、８ケの出力信号をケー
ブル３４３の８ケの別々の導体に順次発生する。

エンコーダ３４２において、このケーブル３４３上の８
ケのパルスは、導体３４７上の各ＰＡＭ信号について８
ケのＰＣＭパルスを作るために用いられる。

ＰＣＭパルスは導体３５１を介して送信バッファ３５２
に送られる。

バッファ３５２は到着順読出し型の通常のバッファメモ
リである。

このバッファの書込み及び読出し動作は導体３３９上の
クロックパルスによって制御される。

また、このバッファは主としてシステムのテスト時に送
出ＰＣＭデータ流のアクセスを容易にするために設けら
れている。

ＰＣＭデーデーットは送信バッファ３５２から導体３５
３及び駆動回路３５４を介して送出ＰＣＭ回線１５２に
転送される。

駆動回路３５４は多重回線１５０とともに用いられる標
準的回路であり、２進ＰＣＭ情報をバイポーラ信号に変
換する回路を含んでいる。

プロセッサ３６０はバス３６１を介して、受信バッファ
３１２、送信バッファ３５２、受信デジットパルス発生
器３２２及び受信チャネルカウンク３２４、送信デジッ
トパルス発生器３４０及び送信チャネルカウンク３４４
、及びチャネル付勢メモリ３２６にアクセスすることが
できる。

このようなアクセスにより回路のプロセッサ制御が可能
となり、これによって共通回路１４１の動作が規定され
る。

さらに、プロセッサ３６０は信号抽出レジスタ３７３及
びバス３６１を介して人力データ流にもアクセスするこ
とができ、これによって信号情報を抽出することができ
る。

同様にプロセッサは出力信号レジスタ３７１及びバス３
６１を介して送出データ流にアクセスすることができ、
信号及びフレーム情報を挿入することができる。

信号抽出レジスタ３７３は入力データ流から予め定めた
数のビット（例えば４０ビツト）を受は入れることので
きる公知のシフトレジスタで構成できる。

遠方の局への信号送信は、公知のＰＣＭキャリアシステ
ムでは良く知られているように、６フレーム毎の語の８
番目のビット位置に信号ビットを挿入することによって
行われる。

この信号ビットのビット流への挿入は出力信号レジスタ
３７１によって行われる。

レジスタ３７１はシフトレジスタと、情報を導体３５１
にゲートして出力するためのタイミング回路とを含んで
いる。

レジスタ３１１は同期方式でプロセッサ３６０によって
制御されて置数される。

プロセッサ３６０は時分割回線インターフェイスとなる
共通回路１４１を制御するために多数の機能を実行する
。

これらの機能のいくつかは同期的に実行され、プロセッ
サのプログラムは到来するデータ流及び送出されるデー
タ流と調歩して同期的に実行される。

マイクロプロセッサによって実行される機能は公知の時
分割インターフェイス装置で行われているものと実質的
に同じである。

これらの機能には、正しいフレーム状態のチェック、回
路を到来するフレームと同期させること、信号ビットの
受信と送信が含まれる。

さらに、プロセッサ３６０は、受信バッファ３１２及び
送信バッファ３５２を用いて受信及び送信データ流にテ
ストデータを挿入したり、あるいは受信及び送信データ
流内の特定のパタンを監視したりする保守機能も行う。

前述のように、ＰＣＭデータ流はフレームと呼び１９３
ビツトのパターンの繰り返しに分割される。

各フレームは２４個の音声チャネルを含み、各チャネル
は１つの音声サンプルを表わす８ビツト情報を含んでい
る。

各フレームの１９３番目のビットはフレームと信号とに
関する情報を含んでいる。

１つおきに現れるフレームの１９３番目のビットは厳密
にフレームに関する情報を含んでおり、これらのフレー
ムと交互に現われる他の１つおきのフレームの１９３番
目のビットは厳密に信号に関する情報を含んでいる。

厳密にフレームに関するビットをここではＦｔビットと
呼び、厳密に信号に関するビットをここではＦｓビット
と呼ぶ。

一連のフレームにおいて、Ｆｔビットは交互にＯと１と
を繰返し、またＦｓビットは３ケの１が続いた後、３ケ
のＯが続く第６図Ａは２０ケの相続くフレームに現れる
Ｆｓ及びＦｔビットを示している。

第６図Ｂは２０ケの相続くフレームにおいてＦｔビット
とＦｓビットとを一緒に示したものである。

このパタンは明らかに繰返し形である。

従来技術のシステムでは、これらのフレームビットと信
号ビットとは別々に抽出され、正しいバタンであるか否
かが別々にチェックされていた。

本発明に従えば、同期形プログラムを持つプロセッサに
より、シーケンスバタン全体が処理されて正しいか否か
がチェックされる。

時分割回線では、回線に障害があると一時的に情報損失
を生じるのが一般である。

従って、フレームビットを監視中、一時的にフレームバ
タンか失われてもこれを無視し、いくつかのフレームビ
ットが失われた時にのみ警告を発するのが常識である。

しかしながら、従来技術のシステムでは、非常に大きな
数のフレームビットを蓄えてフレームビットに関する解
析を行い、フレーム状態の間欠的損失の記録を作ること
は不可能であった。

同期的にプログラムされたプロセッサではこのような情
報を作ることができる。

前記のように、フレームビットＦｔは、交互に１及びＯ
を繰返すバタンを持ち、信号ピッ−Ｆｔは３ケの１と３
ケの０を交互に繰返す。

Ｆｓビットは１つおきのフレームにしか現れないため、
３つのＦｓビットは６フレームを表わし、３ケの０と３
ケの１からなるＦｓビットは１２フレームに現れる。

このような配列と公知のＤ２及びＤ３ＰＣＭフォーマン
トでは、６番目ごとのフレームの８番目のビットは信号
ビットになっている。

Ｆｓビットが０であるか１であるかによって、６の倍数
のフレームが識別される。

当業者には公知のように、Ａ〃及び゛Ｂ〃信号チャネル
と呼ぶ２つの信号チャネルが定義されている。

゛Ａ〃信号チャネルは６フレームの奇数倍において生じ
、゛Ｂ〃信号チャネルは６フレームの偶数倍において生
じる。

本発明に従ったプロセッサ３６０の１つの機能は、信号
抽出レジスタ３７３から受信信号ビットを取り出し、こ
れを処理して制御器１００に送ることである。

同期形プログラムを用いていると、プロセッサ３６０は
１９３番目のビットとして受信されるピッドパクンを参
照することによって到来データ流から直接信号ビットを
得ることができる。

たとえばゝＡ“信号ビットは、６の奇数倍で識別される
フレームに現れ、゛Ｂ〃信号ビットは６の偶数倍で識別
されるフレームに現れる。

第６図Ａにおいて、たとえば、″Ａ〃信号ビットは１９
３番目のビット位置がゝ１〃であるフレームにおいて受
信され、これに先行する４フレームの１９３番目のピン
トは０００１になっている。

Ｂ信号ビットは、１９３番目のビットがゼロであるフレ
ームにおいて受信され、これに先行する４フレームの１
９３番目のビットのバタンは１１１０になっている。

このようにして、Ａ〃及びゝＢ“チャネルにおいて受信
される信号ビットはプロセッサ３６０によって分離され
る。

フレーム同期はずれ（アウト・オブ・フレーム、００Ｆ
）状態が生じると、プロセッサ３６０はフレーム同期ル
ーチンを起動し、１９３番目のビット位置を見つけるた
めに到来ビット流が探索される。

フレーム同期プログラムの一例の流れ図を第７図に示す
。

本実施例においては、プロセッサ３６０は出力信号レジ
スタ３７１に送話状態であることを示す信号コードを置
数して、このコードを出力信号レジスフ３フ１内で循環
させて送話状態信号状態を送信し続け、これによって送
話状態にある呼を切断することを防止する。

送信デジットパルス発生器３４０は実質的に自由発振し
、フレーム同期はずれによって影響を受けることはない
。

しかし、それにもかかわらず、マイクロプロセッサがイ
ンターフェイス回路の送信側に同期することが重要であ
る。

従って、フレーム同期はずれのプログラムにおいて、マ
イクロプロセッサは停止し、特定のビット、例えば送信
側の１９３番目のビットが発生すると動作を再開する。

この方法により、プロセッサ３６０は送信側と同期を取
られることになる。

この後、プロセッサ３６０は到来ビット流中のいくつか
のビットを読み、これらのビットを、丁度２フレーム後
に到着する同じビット番号のビットと比較する。

比較に用いるビット数は任意である。

たとえば、プロセッサ３６０は１フレーム中の４０ビツ
トを読み、これらを、２フレーム後に受信される対応し
た４０ビツトと比較する。

前述のように、第６図において、フレーム信号Ｆｔは１
つおきのフレームにおいてのみ現れるため、Ｆｔビット
を捜す時には、プロセッサ３６０は１つおきのフレーム
のみを見る。

さらに、第６図について述べたように、Ｆｔビットは交
互に０と１を繰返すバタンを持っており、比較によって
検出されねばならないのはこのバタンである。

第７図中の計数Ａ及び計数Ｂは、カウンタ回路又はプロ
グラム制御の下で増分されるメモリレジスフによって実
現される通常の計数装置の内容を表わしている。

図のプログラムでは、４０ビツトのグループは８ケの別
々のフレームから読み出され、計数Ａは調べられたフレ
ーム数を保持するのに用いられる。

計数Ａが８より大きく１６より小さい時には、ビット位
置が一連のＦｔビットを表わすようなあるビット位置に
関して、ビット列が発見されたか否かを決定するテスト
が行われる。

これが発見されると、さらに、これらの正しいビット列
として単一のビットが対応しているか、あるいはそれら
がいくつかのビットから成るかが調べられる。

後者のように、候補ビットが１つより多い場合には、さ
らに別の４０ビツトが読まれて選択幅がせばめられる。

単一の候補ビットが発見されると、Ｆｔビットが発見さ
れたものとみなされる。

この時点において、受信デジットパルス発生器３２２は
フレームビット位置に一致するよう調整され、またプロ
セッサ３６０のプログラムは、受信デジットパルス発生
器３２２に同期した、いいかえれば、受信ビット流に同
期した、同期処理プログラムとして働く。

この時、Ｆｔビットが発見されるまでの間プロセッサ３
６０が同期していた送信ビット流のビット位置と、受信
ビット流のビット位置との間の位相差がプログラムによ
って計算される。

最初の４０ビツトの位置における最初の１６フレーム内
においてＦｔビットが発見されなかった場合には、少く
とも８フレームにわたる次の４０ビツト位置が調べられ
、Ｆｔビットの候補があるか否かが決定される。

次の４０ビツトへのシフトは、受信デジットパルス発生
器３２２を、４０ビツト位置の周期に等しい時間だけ停
止させることによって行われる。

計数Ｂは４０ビツトのシフトを行う時間数を保持するの
に用いられる。

本実施例では、４０ビツトのシフトを１０回行い、少く
とも２つの完全なフレームがおおわれることを保証して
いる。

しかし、それぞれ計数Ａ及び計数Ｂの計数上限１６及び
１０は必要に応じて変えられることは明らかである。

フレーム同期はずれプログラムにおいてＦｔビットの候
補が発見できなかった時には、誤り制御信号が制御器１
００に送られるか、あるいは必要に応じてさらにテスト
を繰返すこともできる。

本発明のシステムにおいて、フレームと同期するプログ
ラムの一つの構成方法を第８図に示す。

明らかにプログラムは繰返し的であり、また第８図は６
サイクルを繰返すプログラム構成を示している。

前述のように、信号情報は６番目のＰＣＭフレームの各
々において生じる。

基本的に繰返し、少くとも６番目ごとのフレームで信号
情報を扱うプログラムを実現するために、このプログラ
ムは６サイクルに分割され、各サイクルは単一のＰＣＭ
フレームと正確に同じ時間長を持つ。

１つのサイクルで実行されるプログラム命令の数は明ら
かにプロセッサ３６０の動作速度の関数である。

図示したシステムでは、ＰＣＭフレームの各々は、プロ
セッサ３６０の３８６クロツクサイクルに等しい。

選択された数の機械命令がこのようなフレームの各々に
おいて実行される。

各命令に必要なりロックサイクルの数に応じて、１９３
番目のビットの状態の読込みと検証などの機能が各フレ
ームにおいて実行される。

周期的に実行されるがすべてのフレームでは実行する必
要のない他の機能は、例えば任意のフレームで行われる
。

信号情報の転送は、６番目ごとのプログラムサイクルに
おいて実行されるか、あるいは信号抽出レジスタ３７３
が十分大きく信号ビットを一時的に蓄えることができれ
ば６サイクル中に少くとも１０実行される。

たとえば自己チェックルーチンのように、受信又は送信
ビット流と同期させる必要のない他のプログラム機能は
、６ケのプログラムサイクルによって占有されていない
任意の時間に行うことができる。

前述のように、信号情報はＡチャネル及びＢチャネルと
呼ぶ２つのチャネルにおいて伝送され、その各々は１２
フレーム長の繰返しサイクルを持つ。

これら両方のチャネルを６サイクルプログラムに合わせ
るために、″Ａ〃チャネルとゝＢ“チャネルとを区別す
るための別の識別ビットを信号情報に加えることができ
る。

本発明に従えば、時間割込みや他の複雑な装置を用いず
に、信号ビットの受信等の間の時間を監視できるという
利点がある。

第７図に関して述べたように正しいフレーム同期が確立
されると、６サイクルプログラムが起動され、その内部
のすべての命令の実行は共通回路１４１を流れるＰＣＭ
デーデーットと同期して行われる。

前述のように、送信データ流は受信データ流と同期して
いるため、６サイクルプログラムは両方向のデータ流と
同期して実行される。

上記の構成は本発明の原理の応用例に過ぎず、当業者に
とっては本発明の範囲と精神を逸脱することなく多数の
他の構成を実現できることは明白である。

以上本発明を要約すると、次の通りである。

１ 通信交換システムで用いられ、デジタルデータの直
列流を受信及び送信する装置において、入力伝送回線と
、 該入力回線に接続され該回線に現れる入力データ流のビ
ット速度を表わすタイミングパルスを発生する手段と、 該タイミングパルスに応動して該ビット速度に同期した
クロックパルスを発生するクロック手段と、 一連のプログラムから成る蓄積プログラムを含むプログ
ラム制御プロセッサと、 該入力伝送回線と該プロセッサとを相互接続するアクセ
ス手段とが含まれ、 該プログラム制御プロセッサは該同期したクロックパル
スに応動して該ビット速度に同期してプログラム命令を
実行する手段を含み、該プロセッサプログラムは該アク
セス手段を介して該入力伝送回線にアクセスするための
１つ又はそれ以上の入力アクセス命令及び他の命令を含
んでおり、該アクセス命令の１つは予め定た数の該他の
命令を実行した後で実行され、それによって該プロセッ
サは、時間割込みを用いずに入力ビツト流のビット速度
に同期して該入力伝送回線をアクセスすることができる
。

２ 上記第１項の装置において、 出力伝送回線と、 該出力伝送回線と該プロセッサとを相互接続する別のア
クセス手段とが含まれ、 該プロセッサプログラムは該別のアクセス手段を介して
該出力伝送回線をアクセスするための１つ又はそれ以上
の出力アクセス命令を含み該出力アクセス命令の１つは
予め定めた数の該入力アクセス命令及び該他の命令が実
行された後に実行され、これによって該プロセッサは時
間割込みを用いずに周期方式で入力ビツト流のビット速
度に同期して該入力及び該出力伝送回線の両方をアクセ
スすることができる。

３１対の時分割回線に接続可能な受信及び送信端末を含
む通信交換システムにおいて、 該受信端末に接続され、該受信端末から受信される信号
パルスを表わす出力パルスと、該信号パルスの信号パル
ス速度を表わすタイミングパルスとを発生する受信回路
と、 該タイミングパルスに応動して該タイミングパルスに同
期した一連のクロックパルスを発生するためのクロック
手段と、 該送信端末に接続された送信回路と、 該送信及び受信回路との間でデータを転送するための命
令及び他の命令を含む複数個のプログラム命令から成る
蓄積プログラムを含み、該クロックパルスに応動して該
クロックパルスに同期して該プログラム命令を実行する
プログラム制御プロセッサと、 該プロセッサを該受信回路及び該送信回路に接続するた
め入出力バスとが含まれ、 該プロセッサプログラムは、予め定めた数の該他の命令
が実行された後で該データ転送命令の１つが実行されて
、データが該受信及び送信回路の間で該入出力バスを介
して該ビット速度と同期して転送されるよう構成されて
いる。

４ ＰＣＭ回線インターフェイス回路が、遠隔通信交換
システムと組合わされて、 入力ＰＣＭ時分割回線に接続された受信回路及び出力Ｐ
ＣＭ時分割回線に接続された送信回路を含み、 該受信回路は、入力回線から受信されるＰＣＭデーデー
ルスに応動して該データパルスを表わすデジタル出力信
号と該データパルスの信号パルス速度に同期したタイミ
ングパルスを発生し、さらに、 可変周波発振器とフェーズロックループ回路とを含み、
該タイミングパルスに応動して該タイミングパルスに同
期したクロックパルスを発生するためのクロック回路と
、 該受信回路に接続された第１のビット流アクセス手段及
び該送信回路に接続された第２のビット流アクセス手段
と、 複数個の命令を含む蓄積プログラムと、該第１及び第２
のビット流アクセス手段に接続された入出力バスと、該
クロック回路に接続されて命令実行及び入出力バス転送
のための信号を発生するためのゲートパルス発生回路と
を持つプログラム制御プロセッサとを含み、 該プロセッサはＰＣＭデータ流内で周期的に生じる信号
情報パルスの周期よりも短い命令実行サイクル周期を持
ち、 該プログラムは信号情報を該第１のビット流アクセス手
段から該プロセッサへ、また該プロセッサから該第２の
ビット流アクセス手段へ該入出力バスを介して転送する
ための入出力命令を含み、該入出力命令の各々は予め定
めた数の命令が実行された後で実行され、それによって
入力及び出力ＰＣＭビット流は割プログラム制御プロセ
ッサによりプログラム割込み無しで周期的にアクセスさ
れる。

５ 遠隔通信交換システムにおいて、複数個のデータチ
ャネルを伝送する多重ＰＣＭデジタルトランクが接続さ
れて複数個の該チャネルに対応する複数個のネットワー
ク端末を含むアナログ音声周波交換網を形成し、インタ
ーフェイス回路が該交換端末と該ＰＣＭトランクとを相
互接続しており、該インターフェイス回路は、該複数個
のチャネルに対応して該交換網端末に接続されて受信デ
ジタル信号をアナログ信号に変換し送信アナログ信号を
デジタル信号に変換する複数個の信号変換器と、 該信号変換器と該多重ＰＣＭデジタルトランクとの間に
接続され、入力信号及多重化回路と出力信号多重化回路
と、クロック回路とプロセッサとを含むデジタル伝送回
路とを含み、該り田ンク回路は、その入力端子が該ＰＣ
Ｍトランクに接続されその出力端子が該反多重化回路、
該多重化回路及び該プロセッサに接続され、該トランク
に現れる受信ＰＣＭデーゾールに応動して、該クロック
回路の出力において、受信データ流のＰＣＭビット速度
に同期したクロックパルスを発生し、 該プロセッサは蓄積プログラムと該クロック信号に応動
するタイミング回路とを含み、受信ビット流のビット速
度に同期して該プログラムの実行を制御し、 該プロセッサは該入力部及び出力部に接続され、該プロ
セッサの蓄積プログラムは受信ビット流のビット速度に
同期して周期的に該入力部からデータを取り込み、また
周期的に該出力部に情報を転送する。

６ 上記第５項のシステムにおいて、該インターフェイ
ス回路は、該クロック出力端子及び該信号変換器に接続
され該信号変換器を識別するアドレスを含むメモリを含
み、該アドレスは該ＰＣＭビット速度と同期して該メモ
リから読み出され該信号変換器を付勢して該デジタル伝
送回路からの符号化信号を表わすデータを受信せしめ、
また符号化信号を表わすデータを該デジタル伝送回路へ
送信せしめる。

７ 上記第５項のシステムにおいて、該変換器の各々に
おいて該変換器が動作中又はスタンバイ状態にあること
を示すための表示手段が含まれ、該フ）セッサは該表示
手段の状態を、周期的に受信ビット流のビット速度と同
期して調べるよう構成されている。

８ 上記第５項のシステムにおいてデータフレームの形
式のデータを送受信するように構成され、各フレームは
該複数のチャネルのすべてを含み、さらに、受信データ
のフレームとは時間的に一致しないフレームにおいてデ
ータを送信するよう構成され、該プロセッサは該受信及
び送信フレームの間の時間的な不一致の程度を定める情
報を蓄える手段を含んでいる。

９ 上記第８項のシステムにおいて、受信データ流はフ
レーム識別ビットを含み、該プロセッサは該フレーム識
別ビットを読んでフレーム開始時点を決定するように構
成されている。

１０ 中央処理装置及びマイクロプロセッサを含む時分
割交換システムにおいて、 それぞれ出力及び入力時分割伝送回線に接続可能な送信
及び受信回路を持つ回線インターフェイス回路が含まれ
、 該受信回路は該入力伝送回線から受信されるデータパル
スを表わす出力パルスと、該入力伝送回線から受信され
るデータのビット速度を表わすタイミングパルスとを発
生するための手段を含み、さらに、 該タイミングパルスに応動してこれと同期したクロック
パルスを発生するクロック手段が含まれ、 該受信及び送信回路にそれぞれ接続された受信バッファ
回路及び送信バッファ回路が含まれ、該出力パルスは該
入力バッファに送信されて該タイミングパルスの制御の
もとて該入カバソファに入れられ、また該クロックパル
スの制御のもとて該バッファから除かれ、 該マイクロプロセッサは該クロックパルスに応動してマ
イクロプロセッサ実行タイミングパルスを発生するため
のクロック回路手段を含み。

該マイクロプロセッサはさらに該受信バッファからデー
タを読み出し該送信バッファにデータを送信する命令を
含む蓄積プログラムと、該実行タイミングパルスに応動
してプログラム命令を実行するためのプログラム実行手
段とを含み、これによって該実行は、該伝送回線から受
信されたデータのビット速度から作られたタイミングパ
ルスに同期して行われ、該プログラムは順次実行される
よう構成されて、予め定められた数のプロセッサ実行サ
イクルの後にデータを該バッファとの間で伝送するよう
転送命令が実行される。

【図面の簡単な説明】

第１図は相互接続された２つの電話交換システムを示す
ブロック図であり、伝送システムと交換システムの間で
本発明に従ったインターフェイスを示しており、第２図
は、公知のＰＣＭ０Ｍデークツオーマットす図であり、
第３図は、多重伝送回線と非多重チャネルユニットとの
間のインターフェイス内の共通回路を詳細に示す図であ
り、第４図は、同期クロックパルスを作るための公知の
フェーズロックループ回路を示すブロック図であり、第
５図は本発明のシステムで用いられる公知のマイクロプ
ロセッサを示すブロック図であり、第６図は公知のＰＣ
Ｍ信号情報フォーマットであり、第７図はフレーム同期
プログラムの流れ図で第５図のマイクロプロセッサで実
行されるプログラム列を示し、第８図は本発明のシステ
ムのための同期プログラムの構成例を示す。 主要部分の符号の説明、受信回路・・・・・・３１０、
クロック回路・・・・・・３１４、送信回路・・・・・
・３５４、プロセッサ・・・・・・３６０、入出力バス
・・・・・・３６１、第１のアクセス回路・・・・・・
３７３、第２のアクセス回路・・・・・・３７１゜

Claims (1)

1. 【特許請求の範囲】 １ ディジタルデータの直列流を受信及び送信するため
   の一対の時分割回線に接続され得る受信端末装置（例え
   ば３１０，３１１，３１２）と送信端末装置（例えば３
   ５４，３５３，３５２）とからなる通信交換方式であっ
   て、 該受信端末装置は、該受信端末装置で受信された信号パ
   ルスを表わす出力パルス及び該信号パルスの信号パルス
   速度を表わすタイミングパルスを発生する受信回路（例
   えば３１０）及び該タイミングパルスに応動して該タイ
   ミングパルスに同期したクロックパルス列を発生するク
   ロック回路とからなり、 該送信端末装置は、送信回路（例えば３５４）及び複数
   の信号変換器とからなるものである通信交換方式におい
   て； 該クロック回路に接続され、該信号パルス速度に同期し
   て制御機能を実行しまた所定数の他の制御機能の実行が
   終る度にデータ転送信号を発生するよう構成されたプロ
   セッサ、及び 該プロセッサと該受信及び送信回路とを相互接続する入
   出力バスとを含み、 該受信回路及び送信回路とが該プロセッサからのデータ
   転送に応動して該入出力バスとの間でデータの転送を行
   っていることを特徴とする通信交換方式。 ２、特許請求の範囲第１項に記載の通信交換方式であっ
   て、該時分割回線の１つが受信伝送回線である通信交換
   方式において； 該受信端末装置には該受信伝送回線と該プロセッサとを
   相互接続する第１のアクセス回路が含まれており、 該プロセッサは、該第１のアクセス回路を介して該受信
   伝送回線を該プロセッサがアクセスできるような１つ若
   しくはそれ以上の入力アクセス制御機能を行うよう構成
   され、該入力アクセス制御機能の１つは予じめ選択され
   た数の他の制御機能の実行後の度に実行されて、それに
   より該プロセッサは時間法めされた割込みなしに周期的
   に受信ビット流のビット速度に同期して該受信伝送回線
   をアクセスしていることを特徴とする通信交換方式。 ３ 特許請求の範囲第２項に記載の通信交換方式であっ
   て、該時分割回線の他方のものが送信伝送回線である通
   信交換方式において； 該送信端末装置には該送信伝送回線と該プロセッサとを
   相互接続する第２のアクセス回路（例えば３５２）が含
   まれ、 該プロセッサは、該第２のアクセス回路を介して該送信
   伝送回線を該プロセッサがアクセスできるような１つ若
   しくはそれ以上の出力アクセス制御機能を行うよう構成
   され、該出力アクセス制御機能の１つは予じめ選択され
   た数の入力アクセス制御機能と該他方の制御機能の実行
   後の度に実行されて、それにより該プロセッサは時間法
   めされた割込みなしに周期的に受信ビット流のビット速
   度と同期して該受信と送信伝送回線の両方をアクセスし
   ていることを特徴とする通信交換方式。 ４ 特許請求の範囲第１項に記載の通信交換方式： 該プロセッサは、ＰＣＭデータ流で周期的に生起する信
   号情報パルスの周期より短い制御機能の実行周期を有す
   るよう構成されていることを特徴とする通信交換方式。 ５ 特許請求の範囲第１項に記載の通信交換方式であっ
   て、該時分割回線対が複数のデータチャネルを伝送する
   よう適用された多重ＰＣＭデジタルトランクである通信
   交換方式において； 該受信回路は入力信号多重分離回路からなり、該送信回
   路は出力信号多重化回路からなり、該クロック回路は、
   該ＰＣＭ−ランクに接続された入力端子と該多重分離回
   路、該多重回路及び該プロセッサに接続された出力端子
   とを有し、該トランク上に現われる該受信ＰＣＭデータ
   パルスに応動して該受信データ信号のＰＣＭビット速度
   に同期したクロックパルスを該クロック回路出力端子に
   発生しており、 該プロセッサは、該クロック信号に応動して該受信ビッ
   ト流のビット速度に同期した制御機能を実行するための
   タイミング回路を含み、該入力信号多重分離回路及び該
   出力信号多重化回路とに接続されており、そして受信ビ
   ット流のビット速度に同期して該入力信号多重分離回路
   からのデータを周期的に回復し該出力信号多重化回路へ
   周期的にその情報を転送していることを特徴とする通信
   交換方式。 ６ 特許請求の範囲第５項に記載の通信交換方式該複数
   の信号変換器は該複数のチャネルに対応し、受信デジタ
   ル信号をアナログ信号に変換しそして出力アナログ信号
   をデジタル信号に変換するものであり、及び 該第１と第２のアクセス回路は、該クロック出力端子と
   該信号変換器とに接続された該信号変換器を識別するア
   ドレスを含むメモリ装置からなり該アドレスは該ＰＣＭ
   ビット速度に同期して該メモリから読まれ該信号変換器
   が復号された信号を表わすデータを受信し復号された信
   号を送信することをできるようにしていることを特徴と
   する通信交換方式。 ７ 特許請求の範囲第６項に記載の通信交換方式該変換
   器がさらに該変換器の各々の動作中及び非動作中状態を
   示す指示回路を含み、該プロセッサが受信ビット流のビ
   ット速度に同期して周期的に該指示回路の状態を探索す
   るよう構成されていることを特徴とする通信交換方式。 ８ 特許請求の範囲第５項に記載の通信交換方式該方式
   は各フレームに該複数のチャネルの全てが含まれている
   ようなデータフレーム形式でデータの受信及び送信を行
   うようにされそして、受信データのフレーム時間的に一
   致しないフレームにおいてデータを送信するように構成
   されており、該プロセッサが該送信及び受信フレームの
   間の時間的な不一致の程度を示す情報を蓄えるための蓄
   積回路を含んでいることを特徴とする通信交換方式。 ９ 特許請求の範囲第８項に記載の通信交換方式該受信
   データ流がフレーム識別ビットを含み、該プロセッサが
   該フレーム識別ビットを読み出してフレーム開始時点を
   決定するよう構成されていることを特徴とする通信交換
   方式。 １０ 特許請求の範囲第１項に記載の通信交換方式該プ
   ロセッサがマイクロプロセッサであり、該マイクロプロ
   セッサは、該クロックパルスに応動してマイクロプロセ
   ッサ実行タイミングパルスを発生するクロック回路を含
   み、該受信回路からデータを読みそして該送信回路へデ
   ータを送信するための機能を実行し、さらに該実行タイ
   ミングパルスに応動して他の機能を実行するよう構成さ
   れており、 該実行は該入力伝送回線から受信されたデータのビット
   速度から抽出されたタイミングパルスに同期して行われ
   、該制御機能は所定数のプロセッサ実行サイクルが終る
   度に該受信及び送信回路との間でデータの転送を行う転
   送機能の実行を含んでいることとを特徴とする通信交換
   方式。