JPS58100150A - Data transfer device - Google Patents

Abstract

PURPOSE:To allow the data transfer device on a copying machine side to have a transfer speed coincident with that on an attachment side, by varying the transmission speed successively. CONSTITUTION:A master transfer device 20 converts data of a copying machine into serial data, which is sent to a slave transfer device 30 through a terminal ANT at a data communication period. The slave transfer device 30 converts the signal received through a terminal ANT into parallel data OUT2 to control an attachment such as a sorter. Prior to communication, the master transfer device 20 sends pulses with a data communication period. The slave transfer device 30 calculates the mean value of the pulse period and transmits it to the master transfer device 20. The master transfer device 20 compares the data communication period with the mean period of the clock pulses and when they do not coincide with each other, the data communication period is varied by one clock. This process is repeated until the both coincide with each other and communication is allowed.

Description

【発明の詳細な説明】 互にデータの授受を行なうデータ転送装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to data transfer devices that mutually exchange data.

一般に、操作性を向上させ、複写品質を精緻に制御する
複写機においては、複写機本体とソータや入力センサな
どを備えた付加装置との間で相互に各種のデータを授受
するデータ転送装置が会費である。この種の従来のデー
タ転送装置は、第７図に示すように，複写機本体ｌ／に
中央処理装置（（３ＰＵ）　ｔ２，　Ｉ１０コントロー
ラｌ３、出力ドライバー７１１　、入力インターフェイ
ス１５　、　ＣＰＵ用電源回路ｌ≦および付加装置用電
源回路ｎを有している。付加装置／Ｉには、シーケンス
コントローラ／９　、入力インターフェイスＪＡ　、出
力ドライパー２／Ａ．出力負荷Ｕムおよび入カセンサＢ
ムを有しており、相互のデータ転送用に各種信号に応じ
た本数の接続線からなる例えはフラットケーブルを使用
している。In general, copying machines that improve operability and precisely control copy quality include a data transfer device that exchanges various data between the copying machine main body and additional devices equipped with a sorter, input sensor, etc. It is a membership fee. As shown in FIG. 7, this type of conventional data transfer device includes a central processing unit (3PU) t2, an I10 controller l3, an output driver 711, an input interface 15, and a power supply circuit for the CPU in the main body of the copying machine. ≦ and an additional device power supply circuit n.The additional device/I includes a sequence controller/9, an input interface JA, an output driver 2/A, an output load U, and an input sensor B.
For example, a flat cable is used for mutual data transfer, consisting of a number of connection lines corresponding to various signals.

複写機本体／／の入力インターフェイス／３および付加
装置／ｌの人力インター７エイス２７Ａは、雑音防止対
策として、第２図に示すように、フォトカプラーを用い
て構成することもできる。しかし、いずれにしても転送
すべき信号の種類が増すと、コネクターのビン数も増え
ることになり、コネクタ−およびケーブルが高価になる
ｔｌ−りでなく、装置の信頼性の劣化を招く原因と力っ
ている。また。The input interface /3 of the copying machine main body // and the manual interface 7/8 27A of the additional device /1 can also be configured using a photocoupler as shown in FIG. 2 as a noise prevention measure. However, in any case, as the types of signals to be transferred increase, the number of connector bins also increases, which not only increases the cost of connectors and cables, but also causes deterioration in device reliability. I'm strong. Also.

ユニバーサル　アシンクロナス　レシーバトランスミッ
タ（ＵＡＲＴ）と称し、伝送速度が１０　Ｋ〜〃Ｋ（ビ
ット／秒）程度のシリアル転送ができるデータ転送装置
がある返、高価であり、汎用性はもっているものの複写
機本体とその付加装置との間のデータ転送装置としては
不向に点も多い。There is a data transfer device called Universal Asynchronous Receiver Transmitter (UART) that can perform serial transfer at a transmission speed of about 10K to 〃K (bits per second). There are many points that make it unsuitable as a data transfer device between the attached device and the device.

そこで、複写機本体とそのへ付加装置に、それぞれデー
タのシリアル転送用マイクロコンピュータを設け、複写
機本体とその付加装置との間でデータのシリアル転送を
行うことにより、上述の欠点を除くことができるが、複
写機本体とその付加装置のそれぞれの伝送連−が異なる
場合にはコミュニケーションが成立せずデータ伝送がで
きないという問題がある。Therefore, the above-mentioned drawbacks can be eliminated by providing a microcomputer for serial data transfer in the copying machine main body and its additional device, respectively, and performing serial data transfer between the copying machine main body and its additional device. However, if the copying machine main body and its attached device have different transmission links, there is a problem that communication cannot be established and data cannot be transmitted.

本発明の目的は、上述した欠点を除くために、複写機本
体とその付加装置の間で選択された親局が子局の伝送速
度に応じて次Ａとその伝送速度を変゛化させて子局の伝
送速度に一致させ、データＯシリアル転送ができるデー
タ転送装置を提供することにある。SUMMARY OF THE INVENTION In order to eliminate the above-mentioned drawbacks, it is an object of the present invention to enable a master station selected between a copying machine main body and an additional device thereof to change the next A and its transmission speed according to the transmission speed of a slave station. The object of the present invention is to provide a data transfer device that can perform data O serial transfer while matching the transmission speed of a slave station.

以下、図面を参照して、本発明について詳細に説明する
。Hereinafter, the present invention will be described in detail with reference to the drawings.

第３図は本発明によるデータ転送装置の主要部の一構成
例を示すブロック図である。このデータ転送装置は、互
換性のある送受信部Ｊ　、　３０を、それぞれ複写機本
体と付加装置に備えている。送受信部Ｘ、Ｘは、１枚の
プリント基板に１それぞれマイクロコンピュータ２／、
Ｊ／、！：インターフエイス回路を組込んだものである
。そして送受信部Ｘ。FIG. 3 is a block diagram showing an example of the configuration of the main parts of the data transfer device according to the present invention. This data transfer device includes compatible transmitting/receiving sections J and 30 in the copying machine main body and the additional device, respectively. The transmitter/receiver sections X and X are each equipped with a microcomputer 2/,
J/,! :Incorporates an interface circuit. and transmitter/receiver section X.

Ｘを結合する伝送ラインは、相互のアンテナ端子間を接
続する接続線と、共通のアースとＫよって構成する。従
って、実装にあたっては、単線の接続線をｍ−□て伝送
ラインとすることができる。The transmission line that couples X is composed of a connecting wire that connects mutual antenna terminals, a common ground, and K. Therefore, in implementation, the single wire connection line can be made into m-□ as a transmission line.

マイクロコンピュータ＃　、　３／は、データの直並列
変換と並直列変換を行なう機能を有しており、ＲＪポー
トに接続したスイッチｎ、３２で親局（以下、マスター
と称す）と子局（以下、スレーブと称す）の設定の切替
を行なう０図示の場合は、複写機本体用送受信部Ｘのマ
イクロコンピュータＵがマスター、付加装置用送受信部
諏の嗜イクロコンビニータ３１がスレーブとなっている
。マイクロコ／ピユータ１．３１には、電源端子ＶＯＣ
、アース端子ｖｓｓｓおよび制御端子ＲＴ　、　ＥＸ　
、　Ｘがあり、飽ｉ端子Ｍａｃ　Ｋ電源が供給されると
、制御端子ＲＴにシステムのイニシアライズのためにリ
セット信号が供給され、また制御端子ｇｘ、ｔに発振振
動子が接続され例え＃ｉコＭＨｚのクロックツ（ルスを
発振スル。ところで、マイクロコンピュータ２１，３／
トしては、例えばＲＯＭ　（リード　オンリー　メモ：
す）とＲＡＭ　（ランダム　アクセス　メモリ）を７チ
ツプに収容したマイクロプロセッサを適用するとをがで
きる。Microcomputer #, 3/ has the function of serial-parallel conversion and parallel-serial conversion of data, and switches n, 32 connected to the RJ port connects the master station (hereinafter referred to as master) and slave station (hereinafter referred to as master). In the case shown in the figure, the microcomputer U of the transmitter/receiver section X for the main body of the copying machine is the master, and the microcomputer 31 of the transmitter/receiver section for the additional device is the slave. The microco/computer 1.31 has a power terminal VOC.
, ground terminal vsss and control terminal RT, EX
, By the way, the microcomputer 21,3/
For example, ROM (Read Only Note:
This can be achieved by applying a microprocessor with 7 chips containing RAM (Random Access Memory) and RAM (Random Access Memory).

このデータ転送装置において、いま送受信部Ｘの端子Ｐ
　／／Ｊ〜Ｐ／コダからなる入力端子ＩＮ／に複写機本
体からデータが供給されると、そめデータを増幅器２２
．７が増幅し、Ｒλボート、Ｒ３ボートおよびにボート
の各端子を介して、マイクロコンピュータＩが読み込み
、直列データに変換して、ポー）　Ｒ／からアンテナ端
子ＡＮＴを介して送受信部〃へ伝送する。この送受信部
３０は、アンテナ端子ムＮＴを介して、当該直列データ
を受信し、マイクロコンピュータ３１のＲ／ボートに入
力する。マイクロコンピュータＪ／　ｔｉ　ｂその直列
データを再び並列データに変換し％０ボートおよびＰポ
ートの各端子を介して増幅器３３　、　Ｍに供給する。In this data transfer device, the terminal P of the transmitter/receiver section
//J to P/ When data is supplied from the copier main body to the input terminal IN/ consisting of Koda, the data is sent to the amplifier 22.
．． 7 is amplified, read by the microcomputer I via each terminal of the Rλ boat, R3 boat, and NI boat, converted to serial data, and transmitted from port R/ to the transmitter/receiver section via the antenna terminal ANT. . The transmitter/receiver 30 receives the serial data via the antenna terminal NT and inputs it to the R/boat of the microcomputer 31. The microcomputer J/tib converts the serial data back into parallel data and supplies it to the amplifiers 33 and M via the %0 port and P port terminals.

そして、増幅器３３　、　Ｊｆは、並列データを増幅し
て、端子Ｐコ０／　−Ｐ　Ｊ／Ｊからなる出力端子ＯＵ
Ｔ　、２に転送する。The amplifier 33, Jf amplifies the parallel data and outputs the output terminal OU consisting of the terminals P0/-PJ/J.
Transfer to T, 2.

同様にして、スレーブ儒の送受信部Ｘが、マスター側の
送受信部〃ヘデータを伝送する場合には、付加装置が端
子Ｐコ１３〜Ｐ−訂からなる入力端子ＩＮＪに人力する
データを、増幅器３５　、３６　、マイクロコンピュー
タ３／　、アンテナ端子ＡＮＴ　、マイクロコンピユー
タガ。増幅器２Ｊ、Ｍをそれぞれ介して、端子Ｐ１０１
−ＰＩ／コからなる出力端子ＯＵＴ　／に転送する仁と
ができる。この場合、マイクロコンピュータ３１は、デ
ータの並直列変換を行ない、マイクロコンピュータＵは
、データの直並列変換を行かう。このように、送受信部
ｘ、３０は、双方向のデータ転送を行なうことができる
。Similarly, when the transmitting/receiving section , 36, Microcomputer 3/, Antenna terminal ANT, Microcomputer 3/. terminal P101 via amplifiers 2J and 2M, respectively.
- It is possible to transfer data to the output terminal OUT / consisting of PI /. In this case, the microcomputer 31 performs parallel-serial conversion of data, and the microcomputer U performs serial-parallel conversion of data. In this way, the transmitter/receiver section x, 30 can perform bidirectional data transfer.

第参図は第３図のデータ転送装置に適用するコミュニケ
ーションフォーマットの一例を示す信号波形図である。FIG. 3 is a signal waveform diagram showing an example of a communication format applied to the data transfer device of FIG. 3.

マイクロコンピュータ２／、３１は、図示のように、ス
テップΦ〜■の／／ステップを実行することによって、
ｌフレームのデータ転送を行なうことができる。ステッ
プ■、■においては、マスター側のマイクロコンピュー
タｌとスレーブ側のマイクロコンピュータ３１が転送り
ロックの同期制御を行なう、そこで、マイクロコンピュ
ータｌは、伝送ラインがオープンになっている状態であ
るステップ■から、Ｉフレー　ムのビットＯが“ｌ″か
ら１０１になることによ抄、ステップ■を開始しＴＡＳ
Ｋ／とじてｌビットからなる周期ＴＩの転送りロックパ
ルスをマイクロコンビエータ３／へ伝送する。The microcomputers 2/ and 31 execute steps Φ to ■ as shown in the figure, thereby
1 frame of data can be transferred. In steps (2) and (2), the microcomputer 1 on the master side and the microcomputer 31 on the slave side perform synchronized control of the transfer lock.Therefore, the microcomputer 1 is in the state where the transmission line is open. From this, bit O of the I frame changes from “l” to 101, starting the extraction and step ■, and TAS
A transfer lock pulse with a period TI consisting of K/ and l bits is transmitted to the microcombiator 3/.

この期間に、マイクロコンビエータ３１は、Ｏビットの
立ち上９よりＴＡＳＫＪを起動し、マスター側から送ら
れてくる転送りロックパルスの周期ＴＭをビットＯ〜７
の１回測定し、演算処理して転送りロック周期の平均値
ＴＳを求め、ステップ■におけるビットＩ　Ｎ／ｊでマ
イクロコンピュータ１へ返送する。そして、マイクロコ
ンピュータｌは、転送りロック周期ＴＩと平均値ＴＳが
等しいかどうかをチェックする。もし、ＴＭ〜ＴＳであ
れば、マイクロコンピュータｉｔとのコミュニケーショ
ンはできないので、ステップ■のビット１６で伝送ライ
ンを＠Ｏ″Ｋしてマイクロコンピュータｌ／に知らせる
。しかし、ＴＭ＝ＴＳであれば、マイクロコンピュータ
１は、ステップ■でビット１７を＠Ｏ”Ｋしｓ　ＴＡＳ
ＫＩ’の実行を開始する。マイクロコンピュータ１は、
ステップ０におけるピッ）／７から転送りロックの計数
を開始する。During this period, the microcombiator 31 activates TASKJ from the rising edge 9 of the O bit, and adjusts the period TM of the transfer lock pulse sent from the master side to bits 0 to 7.
is measured once, arithmetic processing is performed to obtain the average value TS of the transfer lock period, and the result is returned to the microcomputer 1 at bit I N/j in step (3). Then, the microcomputer l checks whether the transfer lock period TI and the average value TS are equal. If it is TM~TS, communication with the microcomputer it is not possible, so the transmission line is @O''Ked at bit 16 of step ① to notify the microcomputer l/.However, if TM=TS, Microcomputer 1 @O”K bit 17 in step ■
Start execution of KI'. The microcomputer 1 is
Counting of transferred locks starts from step 0 (pi)/7.

次のステップ■、■において、マイクロコンピュータｌ
はＴＡＳＫＪを奥行し、まずビットｔｔ　−７からなる
１２ビツトのシリアルデータをマイクロコンピュータ３
１に転送し、次いでステップ■のビット〃〜ｎの３ビツ
トからなるチェックビットを伝送する。このチェックビ
ットのうち、ビットＸは偶数パリティビットとしてもよ
いが、本実施例においてけ、前のビットＭＯ補数をセッ
トするように“０１とし、ビット１とビット３０の区別
を明確にしている。チェックビットにおけるビット３１
は、データの内容によってセットするものとし、本実施
例においては／２ビットのデータの第７番目のビットで
あるビットＢと同じ値である＠ｌ”をセットする。ビッ
ト３コのチェックビットは、最終ビットを表わす丸めに
１ｏ’ＶＣしｓこのピッ）３２の終了時に°ｌ”にセッ
トして、ビット３３では伝送ラインを開放する。In the next steps ■ and ■, the microcomputer l
Depths TASKJ and first sends 12-bit serial data consisting of bit tt -7 to microcomputer 3.
1, and then transmits a check bit consisting of three bits from bits to n in step (2). Among these check bits, bit X may be an even parity bit, but in this embodiment, it is set to "01" so as to set the previous bit MO complement, thereby clarifying the distinction between bit 1 and bit 30. Bit 31 in check bit
shall be set depending on the content of the data, and in this embodiment, @l", which is the same value as bit B, which is the 7th bit of the /2 bit data, is set. The check bit of the 3 bits is , 1o'VC to round to represent the last bit, set to l'' at the end of bit 32, and open the transmission line at bit 33.

マイクロコンピュータ１が、ステップΦ〜０において、
　ＴＡＳＫｊを実行している期間に、マイクロコンピュ
ータ３１は転送されたデータを読み込”む。In step Φ~0, the microcomputer 1
While executing TASKj, the microcomputer 31 reads the transferred data.

ＴＡＳＫダを実行する。このようにして、マイクロコン
ピュータ１は、送受信部〃の端子Ｐ／／Ｊ〜Ｐ／、２Ｉ
ｌにそれぞれ供給された並列データを直列データに変換
して、アンテナ端子ムＩＴを介して伝送ラインＫＭ出し
、マイクロコンピュータ３／は、その直列データを受信
し、再び並列データに変換して、送受信部３ｏの亀子Ｐ
コＯ／〜Ｐコ／コにそれぞれ供給する。従って、送受信
部Ｘの入力端子ＩＮ／における端子ＰＩ／コケＰ／コＩ
ＩＫ供給されたデータは、送受信部３０の出力端子ＯＵ
Ｔコの対応する端子Ｐコｏｉ〜ＰＪ／Ｊにそれぞれ分配
されることになる。Execute TASK. In this way, the microcomputer 1 receives the terminals P//J to P/, 2I of the transmitting/receiving section.
1 converts the parallel data supplied to each into serial data and outputs it to the transmission line KM via the antenna terminal MIT.The microcomputer 3/ receives the serial data, converts it back into parallel data, and transmits and receives the data. Kameko P of part 3o
Supplied to KO/~P/KO, respectively. Therefore, the terminals PI/moss P/cos I at the input terminal IN/ of the transmitting/receiving section
The data supplied by IK is sent to the output terminal OU of the transmitting/receiving section 30.
The signals are distributed to the corresponding terminals P oi to PJ/J of T.

とζろで、ステップのに）いては、マイクロコンピュー
タｙ　、　Ｊ／が、送受信モードを切換えデータの伝送
方向を変える準備を行なう。そして、ステップ■では、
スレーブ側のマイクロコンピュータ３１が、データの送
信を開始するため、ビット３りを＠０＃にセットすると
ともに転送りロックの計数を始める。マイクロコンピュ
ータ３／け、既にステップ■、■において転送りロック
の同期をとっているので、ステップ■において転送りロ
ック周期ＴＭで１２ビツトのシリアルデータ（ビット３
５〜Ｎ　）　ｔ−マイクロコンビエータｌに順次伝送す
ることができる。At step ζ, the microcomputers y and J/ prepare to change the transmission/reception mode and change the data transmission direction. And in step ■,
In order to start data transmission, the slave microcomputer 31 sets bit 3 to @0# and starts counting transfer locks. Since the microcomputer 3/3 has already synchronized the transfer lock in steps ① and ②, the 12-bit serial data (bit 3
5 to N) can be sequentially transmitted to the t-micro combinator I.

また、ステップ１０において、マイクロコンピュータ３
１は、ステップ■“の要領で３ビツトのチェックビット
（ビットｌ−１）をマイクロコンピュータＩに送出する
。かくして、マイクロコンビュ−タ３／が、データを送
信するＴＡＳＫＪを実行している期間に、マイクロコン
ピュータｙＨ１そのデータを受信するＴＡＳＫ＃を実行
する。従って、送受信部３０の入力端子ＩＮＪにおける
端子Ｐ２／３〜Ｐ２コ参に供給されたデータを、送受信
部Ｉの出力端子ＯＵＴ　／の対応する端子Ｐ１０／　−
Ｐｔｔコにそれぞれ供給することができる。ステップＯ
においては、マイクロコンピュータコン　、　ＪＩとも
、伝送ラインをオープン状態にして、次のデータ転送を
行なうフレームのステップ■の開始を待つＴＡＳＫＯと
なる。Further, in step 10, the microcomputer 3
1 sends 3 check bits (bits l-1) to the microcomputer I in the same manner as in step , the microcomputer yH1 executes TASK# to receive the data.Therefore, the data supplied to the terminals P2/3 to P2 at the input terminal INJ of the transmitting/receiving section 30 is transferred to the output terminal OUT/of the transmitting/receiving section I. terminal P10/-
Ptt can be supplied respectively. Step O
In this case, both the microcomputer computer and the JI open the transmission line and become TASKO, which waits for the start of step (2) of the frame in which the next data transfer is to be performed.

第５図はマイクロコンピュータ！／　、　、７／におけ
る要部の構成を示すブロック図である。マイクロコンビ
ュータコｌ、３／は、それぞれ制御記憶部Ｊ／　。Figure 5 is a microcomputer! FIG. 7 is a block diagram showing the configuration of main parts in /, , and 7/. Micro computer controllers I and 3/ each have a control storage section J/.

ＲＡＭ　（ランダムアクセスメモリ）部ｊコ、演算論理
ユニットｊ３およびアキュームレータｊ４Ｅ　　ヲ有し
ている。ここで、制御記憶部ｊ／のＲＯＭ　（リードオ
ンリー　メモリ）は、マイク四命令とデータの転送りロ
ック周期などの制御に必要な情報を記憶している。デコ
ーダＤＯＲは、ＲＯＭから読み出されたデータの解読を
行ない、プログラムカランタＰｃは、ＲＯＭのアドレス
を指定するｒＮまた、スタックＳＴＫけ、例えばＬＩＦ
Ｏ（ラスト　イン　ファースト　アウト）の形式で使用
される一連のレジスタである。It has a RAM (random access memory) section j, an arithmetic logic unit j3 and an accumulator j4E. Here, the ROM (read-only memory) of the control storage unit j/ stores information necessary for control such as four microphone commands and data transfer and lock cycles. The decoder DOR decodes the data read from the ROM, and the program quanta Pc specifies the address of the ROM.
A set of registers used in the O (last in first out) format.

次に、ＲＡＭ＠ｊコは複数の　メモリ領域からなり、そ
のアドレスはＸ、Ｙアドレスレジスタが指定する。複数
のメモリ領域のうち、ＲＡＭ１は入力端子ＩＮ／あるー
いは入力端子ＩＮＪに供給されるデータを記憶し、ＲＡ
ＭＪは出力端子ＯＵＴ／あるいけ出力端子ＯＵＴコに供
給するデータを記憶する。そして、ＲＡＭＪは、アンテ
ナ端子ＡＮＴを介して、相手側コンピュータからＲ１ボ
ートに伝送されてくるシリアル入力データの格納を行な
うメモリ領域である。この他に、ＲＡＭ＠！／には、タ
イマ割り込みがあると十ｌたけインクレメントする割込
カウンタ、転送りロック周期ＴＭを記憶するメモリ領域
、測定した転送りロック周期ＴＳを記憶するメモリ領域
ｉよび入出力データの管理番号を記憶するメモリ領域な
どがある。Next, RAM@j consists of multiple memory areas, the addresses of which are specified by the X and Y address registers. Among multiple memory areas, RAM1 stores data supplied to input terminal IN/or input terminal INJ, and RAM1 stores data supplied to input terminal IN/or input terminal INJ.
MJ stores data to be supplied to the output terminal OUT. The RAMJ is a memory area that stores serial input data transmitted from the other party's computer to the R1 boat via the antenna terminal ANT. In addition to this, RAM@! / contains an interrupt counter that increments by 10 when there is a timer interrupt, a memory area that stores the transfer lock cycle TM, a memory area i that stores the measured transfer lock cycle TS, and an input/output data management number. There is a memory area for storing information.

哀に、第６図のメインプログラムの７０−チャ−トと、
第７図な匹し第ｉｔ図のサブルーチンの７０−チャート
を参照して、このデータ転送装置の動作を説明する。Unfortunately, the 70-chart of the main program in Figure 6 and
The operation of this data transfer device will be explained with reference to the subroutine 70-chart in FIG.

マイクロコンビュータコｉ、ｓｉにおいて、電源が供給
され、リセット信号によってイニシアライズが行なわれ
ると、第６図に示すメインプログラムが開始された。ま
ず、λテップ４／でＲＡＭのクリアが行なわれ、次のス
テップｔコにおいてサブルーチン”　ＩＯＤＡＴＡ”が
実行される。このサブルーチン”　ＩＯＤＡＴＡ　”は
、それぞれマイクロコンビュータコ／、、？／が、入力
端子ＩＮ／　、　ＩＮＪの入力情報をＲＡＭ／に読み込
み、出力端子ＯＵＴ／　、　ＯＵＴコ化ＲＡ　Ｍｕから
読み出した出力情報を供給するルーチンである。ステッ
プ６３では、ＲＡＭに転、送りロッ久週期ＴＭがセット
され、割込カウンタが起動される。転送りロック周期Ｔ
Ｍは、前述したように、ＲＯＭに書き込まれており、デ
ータのシリアル伝送速度をきめるものである。割込カウ
ンタは、タイマ割込みが発生するたびに、その内容を＋
ｌだけインクレメントする。When power was supplied to the microcomputers i and si and initialization was performed by a reset signal, the main program shown in FIG. 6 was started. First, the RAM is cleared at λ step 4/, and the subroutine "IODATA" is executed at the next step t. This subroutine "IODATA" is a microcomputer tacho/...? / is a routine that reads input information from input terminals IN/ and INJ into RAM/ and supplies output information read from output terminals OUT/ and OUT RAM Mu. In step 63, the transfer lock period TM is transferred to the RAM and set, and an interrupt counter is activated. Transfer lock period T
As mentioned above, M is written in the ROM and determines the serial data transmission speed. The interrupt counter saves the contents each time a timer interrupt occurs.
Increment by l.

スｆ　ツ７”　４＋においては、マイクロコンビュータ
コ／　、　３／が、それぞれマスターかスレーブかを判
断する。そして、マイクロコンピュータ−／がマスター
、マイクロコンピュータ３１がスレーブであるから、次
のステップへ移り、それぞれステップ４４’でサブルー
チン”’　ＴＡＳＫ／　’　ｔステップ６６でサブルー
チン“ＴＡＳＫＪ”を実行する。従って、マイクロコン
ビュータコ／は、まず周期ＴＭでビット。からビット７
ｔでのｔビットを使用して転送りロックパルスを伝送ラ
インに送出し、マイクロコンピュータ、７／は、その転
送りロック周期を測定する（第参図のステップ■参照）
。次いで、マイクロコンピュータＪ／が、測定した転送
りロック周期−ＴＳにもとづいて、ビットｔからビット
ｌｓにわたって転送りロックパルスを返送シ、マイクｎ
　コアビュータコｌがその転送りロックを受信する（第
１図のステップ■参照）。In the software 7" 4+, the microcomputers / and 3/ determine whether they are masters or slaves. Then, since the microcomputer -/ is the master and the microcomputer 31 is the slave, move on to the next step. , the subroutine ``TASK/'' is executed in step 44', and the subroutine ``TASKJ'' is executed in step 66, respectively. Therefore, the microcomputer tacho/ is first bits with period TM. From bit 7
Using the t bit at t, a transfer lock pulse is sent to the transmission line, and the microcomputer 7/ measures the transfer lock period (see step ① in the figure).
. Next, the microcomputer J/ returns a transfer lock pulse from bit t to bit ls based on the measured transfer lock period -TS, and the microcomputer J/ sends back a transfer lock pulse to the microphone n.
Coreviewer 1 receives the transfer lock (see step 2 in FIG. 1).

このよ′）にして、マイクロコンビュータコ／、３／は
、転送りロック周期の同期制御を行ない、その結果り四
ツク周期ＴＭ　＝　’ｒｓであれば、相互のコミュニケ
ーションができる。その判定はステップ６７ノサブルー
チン＠ＥＲＲＯＲ”で行なわれ、クロック周期ＴＭΦＴ
Ｓ　となると、エラーフラグレジスタに＠１１が入力さ
れる。このエラーフラグが１１”かどうかは、ステップ
６ｒにおいてマイクロコンピュータＪ／が判断し、もし
エラー７ラグが“１１であれば、ステップｔりに移って
エラー７ラグレジスタをリセットしてお互いのコミュニ
ケーションの不成立を認識し合匹ステップ６コに戻って
初期の状態からやり直す。この時、伝送速度を変えるた
めにＲＡＭのＴＭカクンタを＋ｌ増加（インクリメント
）する。また、エラーフラグが１０”であれば次のステ
ップ７Ｑにコントロールを移す。In this manner, the microcomputer tacho/, 3/ performs synchronization control of the transfer lock period, and as a result, mutual communication is possible if the four-way period TM = 'rs. This determination is made in the step 67 subroutine @ERROR, and the clock period TMΦT
When S, @11 is input to the error flag register. The microcomputer J/ determines whether this error flag is "11" in step 6r. If the error 7 lag is "11", the process moves to step t to reset the error 7 lag register and prevent mutual communication. Recognizing the failure, return to step 6 and start over from the initial state. At this time, in order to change the transmission speed, the TM kakunta of the RAM is increased (incremented) by +1. Further, if the error flag is 10'', control is transferred to the next step 7Q.

ここで、エラー７ラグが１／′に力れば、第参図のステ
ップ■で示したように、マイクロコンビュータコ／け、
伝送ラインを９０″Ｉ：こ落して、マイクロコンピュー
タ３１に知らせる。ただし、マイクロコンピュータ３／
で異常が生じて、転送りロック周期の測定不能の場合に
も、サブルーチン”ｇＲＲＯＲ”テ検出すれ、エラー７
ラグレジスタが”７′となり、やはり伝送ラインはＯ”
となる、 さて、ステップ７０においては、マイクロコンピュータ
−／　、　、７／が再びマスターかスレーブかを判断し
、ｉスター側のマイクロコンピュータ−／け、サブルー
チン＠ＴＡＳＫＪ”′″ＴＡＳＫダをステップ７／　。Here, if the error 7 lag is 1/', as shown in step
Drop the transmission line 90"I: and notify the microcomputer 31. However, the microcomputer 3/
Even if an error occurs in the transfer lock cycle and the transfer lock cycle cannot be measured, the subroutine "gRROR" will detect it and issue error 7.
The lag register is “7” and the transmission line is also “O”.
Now, in step 70, it is determined again whether the microcomputer -/, , 7/ is the master or slave, and the microcomputer on the i-star side executes the subroutine @TASKJ"'"TASK da in step 7/. .

７コで実行し、これと同時にスレーブ側のマイクロコン
ピュータ、７／　ｉｔ　、サブルーチン”　ＴＡＳｆｌ
””　ＴＡＳＫｊ　”をステップ７３．７１で実行する
。すナワチ、マイクロコンビュータコｌが、まず第参図
のステップ■において伝送ラインを“０”にし、次すで
同図のステップ（≦）０）を行なって、ビット／ざ〜λ
９で／Ｊビットのシリアルデータを転送し、ビット３０
〜ＪＪで３ビツトのチェックビットを転送する。At the same time, the slave side microcomputer, 7/it, and subroutines are
``TASKj'' is executed in steps 73 and 71.The microcomputer tacho l first sets the transmission line to ``0'' in step ■ in Figure 1, and then goes to step (≦0) in the same figure. bit/za~λ
9 transfers /J bit serial data, bit 30
~JJ transfers 3 check bits.

このとき、マイクロコンピュータ３７は、ステップ■で
データの受信動作に入り、ステップ■■でｌ−ビットの
シリアルデータと３ビツトのチェックビットを読み込む
。At this time, the microcomputer 37 enters a data receiving operation in step (2), and reads l-bit serial data and 3 check bits in step (2).

仁のようにして、マイクロコンピュータ−１がサブルー
チン＠ＴＡＳＫＪ　’を実行し、マイクロコンピュータ
３／がサブルーチン”　ＴＡＳＫ４ｃ’″を実行する。Similarly, microcomputer-1 executes subroutine @TASKJ', and microcomputer 3/ executes subroutine "TASK4c'".

そして、第参図のステップΦで伝送ラインがオーブンに
されたのち、今度はマイクロコンピュータ３１がビット
３り〜４Ｉ９にわたってデータ送信を含むステップ■〜
［相］のサブルーチン”　ＴＡＳＫＪ″を実行し、同時
にマイクロコンビエータＪ／はサブルーチン１ＴＡＳＫ
４４　”を実行する。マイクロコンビュータコ／　、　
Ｊ／が、ステップ７λ、７−においてそれぞれサブルー
チン＠ＴＡＳＫ参“＊　”ＴＡＳＫｊ　’を終了すると
、次のデータ転送のために、プントロールはステップ６
２に移される。After the transmission line is opened in step Φ of Figure 1, the microcomputer 31 then sends data over bits 3-4I9 in steps 1--
[Phase] subroutine "TASKJ" is executed, and at the same time, micro combiator J/ executes subroutine 1TASK.
44” Execute ``Microcombu Taco/,
When J/ finishes the subroutine @TASK reference "*"TASKj' in steps 7λ and 7-, respectively, Puntrol returns to step 6 for the next data transfer.
Moved to 2.

メインプログラムのステップは上述の通シであ−るが、
次にその各サブルーチンについて順次説明する。The main program steps are the same as above, but
Next, each subroutine will be explained in sequence.

まず、サブルーチン＠ＩＯＤＡＴＡ”化おいては、マイ
クロコンビュータコ／、Ｊ／が、データ管理番号０〜／
ｌに従って、入力データをＲＡＭ／に取シ込み、ＲＡＭ
λから出力データを読み出す動作が行なわれる。そこで
、第７図のフローチャートに示しているように、サブル
ーチン”　ＩＯＤＡＴＡ”がコールされると、ステップ
Ｉ／でデータ管理番号のクリアが行なわれ、ステップｔ
コ〜１６でＲＡＭ／に入力データが取り込まれ、ステッ
プ１７で畏び管理番号のクリアが行なわれたのち、ステ
ップｉｔ〜りλでＲムＭコから出力データが読み出され
る。すなわち、ステップｌコでは、例えば複写機本体用
送受信部〃（第３図）の入ガー子Ｐ／／３〜Ｐ／コリに
それぞれ割り付けらねたデータ管理番号“θ″〜“／ｌ
”に応じて、入力データのチェックが実行される。そし
て、例えばデータ管理番号“０”の入力端子Ｐ／／Ｊの
データが＠ｌ”かＩＩ　□　Ｈａかによって、ステップ
ｔ３もしくはステップｒｅに分岐され、データ管理番号
”Ｏ”に相当するＲＡＭ／のロケーションに当該入力デ
ータが書き込まれる。First, in the "subroutine @IODATA", microcomputer taco /, J/ have data management numbers 0 to /
1, import the input data into RAM/, and
An operation of reading output data from λ is performed. Therefore, as shown in the flowchart of FIG. 7, when the subroutine "IODATA" is called, the data management number is cleared in step I/, and step t
Input data is taken into the RAM in step 16, and after the control number is cleared in step 17, output data is read out from the RAM in step it. That is, in step 1, for example, the data management numbers "θ" to "/l" assigned to the input pins P//3 to P/ of the transmitting/receiving section for the main body of the copying machine (Fig. 3) are assigned, respectively.
”, the input data is checked. Then, for example, depending on whether the data at the input terminal P//J with the data management number “0” is @l” or II □ Ha, the process branches to step t3 or step re. Then, the input data is written to the RAM/ location corresponding to the data management number "O".

次カステップＩ！においては、データ管理番号が＋ｌだ
け増加（インクレメント）され、データ管理番号は“０
′から“ｌ″番どなるから、ステップｔ６で管理番号が
１１−°かどうかのチェックは＠ＮＯ”となり、ステッ
プｌコにコントロールが戻される。同様にして、データ
管理番号に従って入力データがＲＡＭ／に取り込まれ、
データ管理番号が＠ｌコ”になると、ステップ１６のチ
ェックが”ＹＥＳ　”となるから、コントロールがステ
ップ１７に移される。ステップｉｔ〜タコにお−いては
、データ管理香号番こ応じてＲＡＭｊから読み出された
出力データが、例えば送受信部〃の出力端子Ｐ１０／〜
Ｐ／／λ薯こ分配されるが、そのコントロールはステッ
プｌコ〜１１　　と実質的薯こ同じであるから、その説
明を省略する。Next Kastep I! , the data management number is incremented by +l, and the data management number becomes “0”.
' to "l", the check at step t6 to see if the management number is 11-° is @NO, and control is returned to step l.Similarly, the input data is stored in the RAM/ROM according to the data management number. was incorporated into
When the data management number becomes ``@lko'', the check in step 16 becomes ``YES'', and control is transferred to step 17. The output data read from, for example, the output terminal P10/~ of the transmitter/receiver
Although the control is substantially the same as in steps 1 to 11, the explanation thereof will be omitted.

次に、ステップ≦３でＩＩｔ図のＴＭ　ＳＥＴルーチン
がコールされ、ステップタＪ、〜１００−／が実行され
ることとなる。すなわち、まずステップＰ３でスイッチ
コアｔたけＪ７によ染マスターに選択されているか否か
を判断し、マスターでなければステップタｌでＲＡＭの
転送クロック周期ＴＭに”ＴＭｏ’を七ッ卜する。もし
、マスターであれば、次にステップタ！−ナタでＲＡ）
［のＴＭ　＊クンタが＠コ１以下ならそのカウント値に
応じてＲＡＭの転送りロック周期ＴＭに°ＴＭ０”〜”
　ＴＭコ１をセットする。Next, in step ≦3, the TM SET routine in diagram IIt is called, and the steps J, .about.100-/ are executed. That is, first, in step P3, it is determined whether or not the switch core t is selected as the master, and if it is not the master, "TMo" is added to the transfer clock cycle TM of the RAM in step P3. If you are a master, then step! - RA with a machete)
TM of
Set TM Co1.

ＲＡＭのＴＭカクンタが＠３１以上のカウント値ならス
テップ１００でそのＴＭカウンタをθ”にクリアする。If the TM counter in the RAM has a count value of @31 or more, the TM counter is cleared to θ'' in step 100.

次善こ、ステップｉｏθ−ｌで割込カウンタをスタート
させ、コントロールをメインプログラムにリターンする
。The next step is to start the interrupt counter at step ioθ-l and return control to the main program.

メインプログラムのステップ６３において１よ、既述し
たように、ＲＡＭｊこ転送りロック周期ＴＭがセットさ
れるとともに、割込カウンタがイネーブルにされる。こ
の割込カウンタは、タイマー割り込みがあると、第２図
の割シ込みルーチンがコールされ、ステップｉｏｔ　−
ｉｏｉが実行されること−になる。すなわち、割り込み
があるたびに、割込カウンタの内容がインクレメントさ
れ、割込カウンタがオーバ７０−をすると、エラーフラ
グレジスタがセットされることになる。At step 63 of the main program, as described above, the RAM j transfer lock period TM is set and the interrupt counter is enabled. When there is a timer interrupt, the interrupt routine shown in FIG.
ioi will be executed. That is, each time there is an interrupt, the contents of the interrupt counter are incremented, and when the interrupt counter exceeds 70-, the error flag register is set.

マイクロコンビュータコｌは、メインプログラムのステ
ップ６ｊで、すブルーチン＠ＴＡＳＫ／″を実行する。The microcomputer 1 executes the subroutine @TASK/'' in step 6j of the main program.

第ｉｏ図ないし第１３図はそのサブルーチン＠ＴＡＳＫ
／　’の７０−チャートである。サブルーチン＠ＴＡＳ
Ｋ／“を実行することによって、マイクロコンピュータ
−ｌは、アンテナ端子ムＮＴを介して伝送ラインζこ”
０”と１７′″の繰り返しからなる周期ＴＭの転送りロ
クパルスを送出したのち、マイクロコンピュータ３１か
ら返送されてくる転送りロックパルスの周期ＴＳを測定
する。ビットＯ〜７からなるｔビットの転送りロックパ
ルスは、ステップ１０ｆ−／コＯ化おいて、アンテナ端
子ムＮＴのセットとサブルーチン”　ＯＮＴ　ＯＬＲ”
を交互に行なうことによってなされる。Figures io to 13 are the subroutine @TASK
This is the 70-chart of /'. Subroutine @TAS
By executing K/", the microcomputer-l connects the transmission line ζ through the antenna terminal NT"
After transmitting a transfer lock pulse with a period TM consisting of repetitions of 0'' and 17'', the period TS of the transfer lock pulse returned from the microcomputer 31 is measured. The transfer lock pulse of t bits consisting of bits O to 7 is converted to step 10f-/co, and the antenna terminal is set and the subroutine "ONT OLR" is performed.
This is done by taking turns.

ここで、サブルーチン”　ＯＮＴ　ＯＬＲ”は、第１０
図に示しているように、ステップ／Ｊ４Ｃ，／３！から
なり、割込カウンタのクリアと、割込カウンタの内容と
周期ＴＭ　（ＲＡＭにセットされている）の一致をチェ
ックすることにより、転送りロック周期ＴＭを一定にす
る制御をしている。Here, the subroutine "ONT OLR" is the 10th
As shown in the figure, step /J4C, /3! The transfer lock period TM is controlled to be constant by clearing the interrupt counter and checking whether the contents of the interrupt counter match the period TM (set in the RAM).

サプルーチ／″″ＴＡＳＫ／　’のステ・ツブ／２／　
−／コｌにおいては、スレーブ側のマイクロコンピュー
タ３１が返送するｔビットの転送りロックパルスの周期
ＴＳを測定するため、マスター側のマイクロコンビュー
タコｌはサブルーチン＠ＭＥＡＳＵＲＩｉ：Ｏ″ｌ、　
＠ＭＥＡＳＵＲＥ、／”を交互に実行する。Sapuruchi/""TASK/'s Ste Tsubu/2/
In order to measure the period TS of the t-bit transfer lock pulse sent back by the slave side microcomputer 31, the master side microcomputer 1 runs the subroutine @MEASURIi:O″l,
@MEASURE, /” are executed alternately.

第１コ図はサブルーチン°ＭＥＡＳＵＲｇＯ”　の７０
−チャートで１あシ、ステップ１３ｔでエラーフラグレ
ジスタの内容のチェックがなされ、１１１であればリタ
ーン１となるが、“ｏ”であればステップ／３７で割込
カライタのクリアが行なわれる。次にステップｉｓ、ｒ
でアンテナ端子ムＮＴが＠１１か否かのチェックがなさ
れるが、アンテナ端子ＡＮＴは初期値が＠ｌ″となって
いる様にあらかじめフォーマットかで寿でいるので、ス
テップ１３りに進み割込カウンタの内容が転送りロック
周期ＴＨの２倍か否かのチェックが行なわれ、割込カウ
ンタの内容がコｘ　Ｔ４以下であればコントロールは上
述のステップ／１１に戻される。従って、アンテナ端子
五ＩＴが°ｌ′″から＠０”に落ちるまでの周期ＴＳ内
ではｓ　２２　）ロールはステップ／３１→ステツプ１
３り→ステップ／ＩＩ→ステップ／３５’−・・・・・
・・・とループし、繰）返しを行なっている。しかし、
ある時点でアンテナ端子ムＮＴに１０″が伝送されて、
アンテナ端子ＡＮＴは１０”に落ちる。その時ζこはス
テップ／４１０に進み、割込カウンタの内容を測定クロ
ツク周期ＴＳとしてＲＡＭの該当領域にストアし、これ
によりアンテナ端子ムＮＴが＠ｌ”となっている周期Ｔ
Ｓが測定できる。The first figure is 70 of the subroutine “MEASURgO”.
- At step 13t in the chart, the contents of the error flag register are checked, and if it is 111, the return is 1, but if it is "o", the interrupt cariter is cleared in step /37. Then step is, r
A check is made to see if the antenna terminal NT is @11, but since the antenna terminal ANT is already formatted with an initial value of @l'', proceed to step 13 and interrupt. A check is made to see if the content of the counter is twice the transfer lock period TH, and if the content of the interrupt counter is less than or equal to T4, control returns to step /11 described above. Within the period TS until IT falls from °l''' to @0'', the roll is step/31 → step 1
3ri → step / II → step / 35'-・・・・・・
...is looped and repeated. but,
At some point, 10" is transmitted to the antenna terminal MNT,
The antenna terminal ANT falls to 10". At that time, ζ proceeds to step /410 and stores the contents of the interrupt counter in the corresponding area of the RAM as the measurement clock period TS, so that the antenna terminal NT becomes @l". period T
S can be measured.

また、上述のようにステップｉｓｔ→ステップ１３り→
ステップ１３ｔ→ステップ１３り・−・・・・−とルー
プしている最中にも割込ルーチンは非同期にかかつてお
り、その都度、割込カウンタがインクレメントされてい
るが、いつまでもアンテナ端子ムＨＴがＱ”に落ちない
場合は、割込カウンタもいずれコＸ　ＴＭというカウン
ト値を計数してしまう。これは、コミュニケーションの
失敗を示しているので、ステップｌ参ｌでエラー７ラグ
レジスタにエラーフラグのセットを行ない、コントロー
ルはメインプログラムにリターンされる。ただし、ビッ
トｒ　ｔＤｍ定に限）、アンテナ端子ムＩＴの＠ｌ”か
ら“Ｏ”への立ち下シだけを検出するだけの動作となる
ので、測定結果は採用されない。Also, as mentioned above, step ist → step 13 →
While the interrupt routine is looping from step 13t to step 13, etc., the interrupt routine continues asynchronously, and the interrupt counter is incremented each time. If HT does not fall to Q'', the interrupt counter will eventually count the count value KO The flag is set, and control is returned to the main program. However, the bit r tDm is fixed), and the operation is only to detect the fall of the antenna terminal MIT from @l to "O". Therefore, the measurement results are not accepted.

サブルーチン＠Ｍｌｉ：ＡＳＵＲ／　’″は、第１３図
に示しているように、ステップｌタコ、／参７の分岐条
件が逆になっている＃１かは、サブルーチン”ＭＥＡＳ
ＵＲＫ０’と同じである。Subroutine @Mli:ASUR/''' is, as shown in Fig. 13, subroutine ``MEAS''.
It is the same as URK0'.

カくシて、ビットＩｆ−／４’のｌビットからなる返送
りロック周期の測定が行なわれると、サブルーチン”　
ＴＡＳＫ／　’のステップ／Ｊりで割込カウンタのクリ
アが実行され、次のステップ／３０で再度エラーフラグ
レジスタのチェックが行なわれる。そσ）結果、エラー
フラグレジスタの内容が“ｌ”であればコントロールは
メインプログラムへリターンされるが、その内容が“０
”であればステップ／Ｊ／に移される。ステップ／Ｊ／
においては、測定クロック周期ＴＳの平均値の演算が実
行されるが、ここでは多数決によってその近似値計算を
行なって測定クロック周期ＴＳの平均値と［７、ステッ
プ１３コで既にＲＡＭに記憶されている転送りロックＴ
Ｍが書き換えられる。。次のステップ１３３では、割込
カウンタの内容と転送りロックＴＭの比較が行なわれ、
それらが一致するまで割込カウンタは計数を続け、一致
した時点でコントロールはメインプログラムにリターン
される。Then, after measuring the return lock period consisting of l bits of bits If-/4', the subroutine "
At step /J of TASK/', the interrupt counter is cleared, and at the next step /30, the error flag register is checked again. σ) As a result, if the content of the error flag register is "l", control is returned to the main program, but if the content is "0", control is returned to the main program.
”, it is moved to step /J/.Step /J/
, the calculation of the average value of the measurement clock period TS is executed, but here, the approximate value is calculated by majority vote and the average value of the measurement clock period TS is calculated as [7, which has already been stored in the RAM in step 13]. Transfer lock T
M is rewritten. . In the next step 133, the contents of the interrupt counter and the transfer lock TM are compared.
The interrupt counter continues counting until they match, at which point control is returned to the main program.

上述したサブルーチン“ＴＡＳＫ／”と並行して、スレ
ーブ側のマイクロコンピュータ３１は、サブルーチン＠
ＴＡＳＫ２”を実行する。第１４’図はそのフローチャ
ートを示したものであり、ここでマスター側から送出さ
れた転送りロックパルスの周期ＴＭの測定とその測定結
果の処理を行なうステップｔａｒ〜／１７は、サブルー
チン”　ＴＡＳＫ／”のステップｌコ／　−／３３とは
は同じであシ、また測定転送りロック周期にもとづいて
、クロックパルスをマスター側に返送するステップ／ｊ
ｔｌ　−／７３も、サブルーｆ７″″ＴＡＳＫ／″のス
テップＩＯ＃〜ｌコＯとはは同じするだけなので、測定
値そのものは意味がない。In parallel with the subroutine “TASK/” described above, the slave microcomputer 31 executes the subroutine @
TASK2'' is executed. Figure 14' shows the flowchart, and here step tar~/17 measures the period TM of the transfer lock pulse sent from the master side and processes the measurement result. is the same as step /-/33 of the subroutine "TASK/", and step /j which returns the clock pulse to the master side based on the measurement transfer lock period.
Since tl-/73 is just the same as steps IO# to IO of subroutine f7""TASK/", the measured value itself is meaningless.

また、ビット６の転送りロックＴＭの測定が終了した後
、ビット７は１１”であるから、ステップｉｚ３ではそ
の立ち上りで割込みカウンタがクリアされる。従って、
転送り口？り周期ＴＩの測定は、ビットθ〜６について
行なわれ、ビット７の期間にステップｌｊ３〜／ｊ７が
実行される。Furthermore, after the measurement of the transfer lock TM of bit 6 is completed, since bit 7 is 11'', the interrupt counter is cleared at the rising edge of step iz3. Therefore,
Transfer port? The measurement of the period TI is performed for bits θ to 6, and steps lj3 to /j7 are executed during the period of bit 7.

゛なお、ステップ１０〜／ｊλにおけるサブルーチン＠
ＭＥＡＳＵＲＩＣＯ″、　−ＭＥＡＳＵＲＥ／　１″は
、第１−図　および第７．７図に示したフローチャート
のステップからなシ、ステップ／ｊｌ　−／７３におけ
るサブルーチン＠ＯＴＲＯＬＲ″は第１／図に示したフ
ローチャートのステップからなる。゛In addition, the subroutine in step 10 ~ /jλ @
MEASURICO'', -MEASURE/ 1'' is not the step of the flowchart shown in Fig. 1 and Fig. 7.7, and the subroutine @OTROLR'' in step /jl-/73 is the flowchart shown in Fig. 1/. It consists of steps.

第１ｊ図はメインプログラムにおけるステップ６７のサ
ブルーチン＠ＥＲＲＯＲ″のフローチャートである。こ
のサブルーチン”　ＥＲＲＯＲ”は、マイクロコンビュ
ータコ／、３／がそれぞれ“ＴＡＳＫ　／″。FIG. 1j is a flowchart of the subroutine @ERROR'' at step 67 in the main program. In this subroutine "ERROR", the microcomputers / and 3/ are each "TASK /".

“’Ｉ’ＡＳＫＪ”を終了した後で実行されるもので、
コミュニケーションフォーマットのビット／Ａ　（第４
’図のステップ■）の値をきめるルーチンである。This is executed after finishing "'I'ASKJ".
Communication format bit/A (4th
'This is a routine that determines the value of step ■) in the figure.

第ｔＳ図のフローチャートを参照すると、ステップ１７
参で割込カウンタのクリアが行なわれ、ステップ／７１
で割込カウンタの内容と転送りロック周期ＴＭが一致し
ているかどうかの比較がなされたあと、それらが一致し
ていれば次のステップ／７４で転送りロックの同期が−
とれたことを示すためにアンテナ端子Ａ）ＩＴがｌ”に
される。しかし、それらが一致していなければ、エラー
７ラグレジスタが°ｌ”にセットされているかどうかが
ステップ／７７でチェックされる。その結果、エラーフ
ラグが＠／”であれば、ステップ／７１においてアンテ
ナ端子ＡＮＴが１０′にされたのち、コントロールはス
テップ／７１に戻される。しかし、工２−フラグが＠Ｏ
”であれば、ステップ／７Ｆでアンテナ端子ＡＮＴが″
ｌ”にセットされ、ステップｌｔｏで再びアンテナ端子
ムＮＴが＠ｌ”かどうかのチェックが行なわれる。その
流山は、マスター側あるいはスレーブ側で、異常を示す
ためにアンテナ端子ＡＮＴがいつでも＠０”にされる可
能性かあ〕、それをチェックする必要があるからである
。Referring to the flowchart of FIG. tS, step 17
The interrupt counter is cleared in step /71.
After comparing whether the contents of the interrupt counter and the transfer lock period TM match in step 74, if they match, the transfer lock is synchronized in the next step /74.
Antenna terminal A) IT is set to l'' to indicate that the error is set to l''. However, if they do not match, it is checked in step /77 whether the error 7 lag register is set to l''. Ru. As a result, if the error flag is @/'', the antenna terminal ANT is set to 10' in step /71, and then control is returned to step /71. However, if the error flag is @O
"If so, the antenna terminal ANT is set at step/7F"
At step lto, it is checked again whether the antenna terminal NT is @l''. This is because there is a possibility that the antenna terminal ANT may be set to @0'' at any time on the master or slave side to indicate an abnormality, and it is necessary to check this.

ステップ／１０にお込てアンテナ端子ムＮＴが＠ｌ“で
あれば、コントロールはステップ／７１に移されるが、
そうでなければステップ／Ｉ／でエラーフラグレジスタ
を′″ｌ″にセットしてステップ１７！にコントロール
が戻される。このようにナブルーチ□ ン”　ＥＲＲＯＲ”においては、サブルーチン“ｙｌＳ
［／　”　ｔ″ＴＡＳＫコ”でエラーフラグレジスタが
セットされたかどうかがチェックされ、もしそのエラー
７ラグが＠／”にセットされてｉれば、アンテナ端子ム
ＮＴが′″０″にセットされる。また、エラーフラグが
＠ｌ′にセットされていない場合１こは、相手方のエラ
ー送出が検知され、相手方がエラーのためアンテナ端子
ＡＮＴが′″０１にセットされていれば、エラー７ラグ
レジスタを１１″にセットして、ビット／６が終了する
まで待って割込カウンタの内容と転送りロック周期ＴＭ
が一致した時点でアンテナ端子を１１″にセットしてメ
インプログラム番こリターンするというステップが実行
される。If the antenna terminal NT is @l" in step /10, control is transferred to step /71, but
If not, set the error flag register to ``l'' in step /I/ and step 17! control is returned to. In this way, in the navigation routine "ERROR", the subroutine "ylS
[/"t"TASK" checks whether the error flag register is set, and if the error flag register is set to @/", the antenna terminal NT is set to "0". Ru. In addition, if the error flag is not set to @l', the error transmission from the other party is detected, and if the antenna terminal ANT is set to ``01'' due to an error in the other party, the error 7 lag register is set. 11'', wait until bit/6 is completed, and check the contents of the interrupt counter and the transfer lock period TM.
When they match, the step of setting the antenna terminal to 11'' and returning to the main program is executed.

第１６図および第１り図はメインプログラムのステップ
７１のサブルーチン”ＴＡＳＫｊ２の７０−チャートで
ある。マスター側のマイクロコンピュ−タコｌは、この
サブルーチン＠ＴＡＳＫｊ”において、スレーブ側のマ
イクロコンピュータ３１にデータを転送する。第１４図
の７０−チャートを参照すると、ステップ６コ、　／Ｉ
ｒＪでアンテナ端子ムＮＴの１０”セットとサブルーチ
ン”　ＣＴＮ　ＧＬＲ”が行なわれて、ビット１７の＠
Ｏ”が送出される。次のステップｌｔ＃に５おいては、
ビット／ｇ〜コ９からなるｌコビットのデータ転送が行
なわれる□が、第１７図はそのサブルーチン＠ＤＡＴＡ
　ＯＵＴ　”のフローチャートである。16 and 1 are 70-charts of subroutine "TASKj2" in step 71 of the main program. In this subroutine @TASKj, the master microcomputer 1 sends data to the slave microcomputer 31. Transfer. Referring to the 70-chart in Figure 14, step 6, /I
rJ sets the antenna terminal NT to 10" and subroutine "CTN GLR", and bit 17 @
O” is sent. In the next step lt#5,
Data transfer of l cobits consisting of bits/g to 9 is performed, and FIG. 17 shows the subroutine @DATA.
OUT” is a flowchart.

既にメインプログラムのステップ６コにおいて、ＲＡＭ
／には転送すべきデータがストアされているので、サブ
ルーチン＠ＤＡＴＡ　ＯＵＴ″ではデータ管理番号に従
ってそのデータの読み出しとシリアル転送が行なわれる
。第１？図に示してい・るように、ステップｌりｔでデ
ータ管理番号がクリアされ、ステップ／Ｐ７〜ｌタタで
所定のデータ管理番号に対応したＲＡＭ／のロケーショ
ンにストアされているデータを読み出し、次いでそのデ
ータが１０１か１１”かによってアンテナ端子ＡＮＴが
＠Ｏ”か“ｌ”かにセツシされる。Already in step 6 of the main program, the RAM
Since the data to be transferred is stored in /, the subroutine @DATA OUT'' reads the data and serially transfers it according to the data management number. The data management number is cleared at step t, and the data stored in the RAM location corresponding to the predetermined data management number is read at steps P7 to 1, and then the antenna terminal ANT is cleared depending on whether the data is 101 or 11''. is set to either "@O" or "l".

そして、割り当てられたｌビットの期間の制御が、ステ
ップコＯ０のサブルーチン”　ＯＮＴ　ＯＬＲ”（第１
０図参照）によって行なわれたのち、ステップ２０／に
おいてデータ管理番号がインクレメントされる。次いで
、データ管理番号ｊＩ　ＯＩｌｌ〜−／／″に相当する
データの転送が終了すると、ステツコＯコでそれが検出
されるから、サブルーチン°ＤＡＴＡＯＬｌＴ″′の実
行が完了し、サブルーチン”ＴＡＳＫｊ”のステップｔ
ｒｉにコントロールが移される。前述したように、チェ
ックビットはビット、７θ〜３−の３ビツトからなり、
ステップ／ＩＩ〜／ＩＩはチェックビットの第１ビツト
であるビット３０の値をきめるためのものである。ステ
ップ／１１でビットコ９が＠ｌ”かどうかがチェックさ
れ、”ｌ″Ｃあればステップｔｒ≦においてアンテナ端
子ム）ＪＴが”Ｑ”−ζセットされ、＠０”であればス
テップ／１７でアンテナ端子ＡＭ’ｌ”が＠ｌ″にセッ
トされる。ここで、ステップ／ＩＩのサブルーチン＠（
ｌｉＮＴ　ＣＬＲ”は、ステップ／１１と同様に、ｌビ
ットの転送期間を制御するサブルーチンである。The period of the allocated l bit is controlled by the subroutine "ONT OLR" (first
0), the data management number is incremented in step 20/. Next, when the transfer of the data corresponding to the data management number jI OIll~-//'' is completed, it is detected by the STETSUCO O, so the execution of the subroutine °DATAOLlT'' is completed, and the step of the subroutine "TASKj" is completed. t
Control is transferred to ri. As mentioned above, the check bit consists of 3 bits, 7θ to 3-.
Steps /II to /II are for determining the value of bit 30, which is the first bit of the check bit. In step /11, it is checked whether Bitco 9 is @l", and if "l"C, then at step tr≦, the antenna terminal M) is set to "Q"-ζ, and if it is @0, then in step /17 Antenna terminal AM'l'' is set to @l''. Here, step/II subroutine @(
liNT CLR" is a subroutine that controls the l-bit transfer period, similar to step /11.

チェックビットの第コビットに関するステップ１１２〜
１９コは、ステップ／ＩＩ〜／ＩＩとはぼ同じであるが
、ピットコの値をそのｔまビット３／の値とするルーチ
ンが実行される。ステップｌり３でアンテナ端子ムＩＴ
が１０”にセットされ、ステップ１ｐ４Ｉでサブルーチ
ン＠（３ＮＴ　ＣＬＲ”が実行されると、チェックビッ
トのＷ、３ビツトであるビット３−が伝送ラインに送出
される。サブルーチン　＠ＴＡＳＫＪ″の最終ステップ
／りｊにおいては、アンテナ端子ＡＮＴがｌ”にセット
される。Steps 112-- concerning the cobit of the check bit
Step 19 is almost the same as steps /II to /II, but a routine is executed to set the value of pitco to the value of bit 3/. In step 3, connect the antenna terminal
is set to 10'' and subroutine @(3NT CLR'' is executed in step 1p4I, the check bit W and 3 bits, bit 3-, are sent to the transmission line. The final step of subroutine @TASKJ'' is At RIj, the antenna terminal ANT is set to l''.

第１Ｉ図および第１９図はメインプログラムのステップ
７コにおけるサブルーチン”Ｔｈ５ｘｉ”の７０−チャ
ートである。このサブルーチン＠ＴＡＳＫ４’　”では
、スレーブ側から転送されたシリアルデータを受信して
ＲＡＭＪにストアしておき、当該データの転送ミスがな
いかとうかをチェックしたのち、転送ミスがなければＲ
Ａ）１３にストアしたデータをＲＡＭＪに転送するステ
ップが実行される。1I and 19 are 70-charts of the subroutine "Th5xi" in step 7 of the main program. In this subroutine @TASK4', serial data transferred from the slave side is received and stored in RAMJ, and after checking whether there are any transfer errors in the data, if there are no transfer errors, the
A) A step of transferring the data stored in 13 to RAMJ is executed.

第７７図のフローチャートを参照すると、まずステップ
コ０３において割込カウンタのクリアが行なわれ、ステ
ップコ０＃、λｏｒでそれぞれ割込カウンタの内容が転
送りロック周期ＴＩの一倍に一致するかどうかおよびア
ンテナ端子ムＮＴがｌ′″にセットされているかどうか
のチェックがなされる。Referring to the flowchart in FIG. 77, first, the interrupt counter is cleared in step 03, and in step 0# and λor, whether the contents of the interrupt counter match one time the transfer lock period TI or not. A check is then made as to whether the antenna terminal NT is set to l'''.

転送りロック周期ＴＭの２倍ｌどなっても、スレーブ側
がデータ転送を開始しない場合、りまシアンテナ端子五
ＮＴが＠０′に落ちな一場合には、ｉスター側のマイク
ロコンピュータ−ｌは何もせずにコントロールをメイン
グログラムにリターンしてし。If the slave side does not start data transfer even after twice the transfer lock period TM, and if the remote antenna terminal 5NT does not fall to @0', the microcomputer on the i-star side returns control to the main program without doing anything.

まう。このようにスレーブ側からデータ転送がない場合
には、ＲＡＭＪからＲＡＭＪに入力データの転送は行な
われない。Mau. In this way, when there is no data transfer from the slave side, input data is not transferred from RAMJ to RAMJ.

しかし、ステップ２０１において、アンテナ端子ムＮＴ
が０“になってδ−ることか検知されると、その時点か
ら転送周期がスタートシ、スデップコ０６でサブルーチ
ン”　ＯＮＴ　ＣＬＲ”が実行される、そして、ビット
３りに相当する期間が経過すると、転送されたデータの
取シ込みに入るが、転送りｒ１ツク周期ＴＭの中間点で
データのサンプリングをするために、ステップ−〇７に
おいてそのタイミングが調整されてから、ステップ−Ｏ
ｒのサブルーチン〜！″ＤＡＴＡ工Ｎ”が実行される。However, in step 201, the antenna terminal MNT
When it is detected that δ- becomes 0", the transfer cycle starts from that point, the subroutine "ONT CLR" is executed in SDP controller 06, and when the period corresponding to bit 3 has elapsed, , starts to import the transferred data, but in order to sample the data at the midpoint of the transfer r1-trick period TM, the timing is adjusted in step-07, and then step-O
r's subroutine~! "DATA N" is executed.

このサブルーチン＠ＤＡＴＡ　ＩＮ″は、データ管理番
号に従って、ＲＡＭ３に、入力データが読み込まれるス
テラフコ評〜コ３０からなる。This subroutine @DATA IN'' consists of a step 30 in which input data is read into the RAM 3 according to the data management number.

そこで、ステップＪＪ＃では、データ管理番号のクリア
が行なわれ、ステップーコ！〜ノコ７においてはアンテ
ナ端子ムＮＴに転送されたデータが所定のデータ管理番
号によってきめられたＲＡＭＪのロケーション化ストア
される。次のステップココｌでは、サブルーチン′″Ｃ
ＮＴ　ＯＬＲ’が実行されることにより、転送りロック
周期τＭに相当する期間の制御が行なわれ、さらにステ
ップ２コタにおいてデータ管理番号がインクレメント（
十ｌ）される。そして、ステップコ３０ではデータ管理
番号が“／−”になったかどうかのチェックが行なわれ
、”／Ｊ”に満たなければステップココｊにコントロー
ルが戻され、＠ｌ−”になればサブルーチン＠ＴＡＳＫ
４’”に移される。Therefore, in step JJ#, the data management number is cleared, and step-co! In the node 7, the data transferred to the antenna terminal NT is stored in a RAMJ location determined by a predetermined data management number. In the next step here, subroutine '''C
By executing NT OLR', control is performed for a period corresponding to the transfer lock period τM, and furthermore, in step 2, the data management number is incremented (
10l) be done. Then, in stepco 30, a check is made to see if the data management number has become "/-", and if it is less than "/J", control is returned to stepcocoj, and if it has become @l-, then the subroutine @ TASK
4'”.

このとき、サブルーチン″ＴＡＳＫ４”においては、ピ
ッ）　ａｔ　（第参図参照）の中間点でサンプリングが
行なわれ、この、ビットダ７は３ビツトのチェックビッ
トの第１ビツトであり、その値はビット軸の値と補数関
係にセットされている。従って、ステップコＯり〜コ／
３では、そのチェックが行なわれ、ｔ、ｆステップ２コ
りでビットダクが１０”であれば、ステップ２１０でビ
ット４Ｉ４が＠／”であるかどうかがチェックされる。At this time, in the subroutine "TASK4", sampling is performed at the midpoint of the bit (see figure), and this bit 7 is the first bit of the 3 check bits, and its value is the same as the bit axis. is set in a complementary relationship with the value of . Therefore, StepCoOri~Co/
In step 3, the check is performed, and if the bit dak is 10'' in steps t and f, then in step 210 it is checked whether bit 4I4 is @/''.

その結果、ビットダ６が”θ”であれば、ピットダ７の
値と補数関係にないので、ステップ２コではチェックミ
スフラグレジスタがセットさし、次いでコントロールは
ステップコ１３のサブルーチン″ＣＮＴ　ＯＬＲ″に移
される。しかし、ビットｑ６が１１”であれば、コント
ロールはそのままステップλ１３に移されることになる
。また、ビット４１７が”ｌ″′でビットダ６が°ｌ”
の場合にも、ステップコＯり、コｌ／で検知され、フラ
グレジスタがセットされるが、ビット４１？が１１２で
ピットダ６が＠Ｏ”であれば、コントロールはステップ
−〇Ｆ。As a result, if bit 6 is "θ", there is no complement relationship with the value of pit 7, so the check miss flag register is set in step 2, and control then goes to the subroutine "CNT OLR" of step 13. be transferred. However, if bit q6 is 11", control is directly transferred to step λ13. Also, bit 417 is "l"' and bit da6 is °l".
In the case of , the flag register is also set, but the flag register is set. If is 112 and pit da 6 is @O'', the control is step -〇F.

コ／／からそのままステップコ１３に移される。It is directly transferred from step ko// to step ko 13.

次のステップ２０１−２ｉｒにおいては、チェックビッ
トの第λビットであるビット何とビットダコが同値かど
うかのチェックが行なわれる。さらに、ステップコＩり
でチェックビットの第３ビツトであるビットｎが“ｌ”
かどうかチェックされ、”１１であれば、チェックミス
フラグレジスタがステップ２コＯにおいてセットされる
が、°Ｏ”であればコントロールはステップココｌに移
される。最後にステップλ２１では、チェックミスフラ
グレジスタが”ｌ”かどうかが調べられ、データ転送に
際して誤りがないかどうかがチェックされる。そして、
チェックミスフラグレジスタが＠ｌ′でなければ、ＲＡ
Ｍ、？のデータがＲＡＭＪに書き込まれるが、′Ｏ”で
あればチェックミスフラグレジスタのリセットカ行なわ
れたのち、コントロールはメインプログラムζこ戻され
ることになり、ＲＡＭＪにはＲＡＭＪのデータの書き込
みは実行されない。ところで、第７６図ないし第１９図
を参照して、主としてマスター側のサブルーチン”　Ｔ
ＡＳＫＪ″、　”　ＴＡＳＫ≠”を説明したが、スレー
ブ側のサブーチン°ＴＡＳＫ４’　”　（メインプログ
ラムのステップ７３）、″ＴＡＳＫＪ　’（メインプロ
グラムのステップ７ｖ５についてもほぼ同様であるから
その説明を省略する。In the next step 201-2ir, a check is made to see if the λ-th bit of the check bits has the same value as the bit dako. Furthermore, bit n, which is the third bit of the check bit, becomes “l” in step I.
If it is "11", the check miss flag register is set in step 2cocoO, but if it is "o", control is transferred to step coco1. Finally, in step λ21, it is checked whether the check miss flag register is "1", and it is checked whether there is any error in data transfer. and,
If the check miss flag register is not @l', RA
M,? data is written to RAMJ, but if it is 'O', the check miss flag register is reset and then control is returned to the main program ζ, and the data of RAMJ is not written to RAMJ. By the way, referring to FIGS. 76 to 19, the master side subroutine "T"
``ASKJ'' and ``TASK≠'' have been explained, but the subroutines TASK4' (step 73 of the main program) and ``TASKJ'' (step 7v5 of the main program) on the slave side are also substantially the same, so their explanations will be omitted.

上述したように、本発明によれば、複写機本体とその付
加装置にそれぞれ一一タの直並列変換および並直列変換
を行なうマイクロコンピュータを設けることにより、相
互にデータのシリアル転送ができ、しかもマイクロコン
ピュータを結合するコネクターΦピン〜数がきわめて少
くなり、信頼性の高いデータ転送装置を拠供することが
できる。As described above, according to the present invention, data can be serially transferred between each other by providing a microcomputer that performs serial-to-parallel conversion and parallel-to-serial conversion in the main body of the copying machine and its additional device, respectively. The number of connector Φ pins for connecting the microcomputer is extremely reduced, making it possible to provide a highly reliable data transfer device.

特に、本発明はマスター側がスレーブ側に対してシリア
ルデータの転送に先立ち、伝送速度を示スクロツクパー
Ｈスを送出し、その結果スレーブ側との間にコミュニケ
ーションが成立しなかった場合は、ＲＡＭのＴ）［カウ
ンタのカウルタ値、すなわちコミ豆二ケーション不成立
回数に応じてＲＡＭの周期’Ｌ’ｌｌ［のセット値を変
えることにより、マスター側はコミュニケーションが成
立するまで次々と異なる伝送速度に変えて上述の動作を
繰り返しスレーブ側との間のコミュニケーションを成立
させるようにしているので、スレーブ側の能力に応じた
あらゆる伝送速度ｉこ対応させてデータのシリアル転送
を打なうこと；；できる。しかも、本発明は簡単な構成
であるかう、既存の複写轡に容易に適用できる。　　　
　　□In particular, in the present invention, the master side sends a clock pass indicating the transmission speed to the slave side before transmitting serial data, and if communication is not established with the slave side as a result, the RAM T ) [By changing the set value of the RAM period 'L'll[ according to the counter value of the counter, that is, the number of failures in communication, the master side changes the transmission speed to different transmission speeds one after another until communication is established. Since communication with the slave side is established by repeating these operations, it is possible to perform serial data transfer at any transmission speed depending on the capabilities of the slave side. Furthermore, the present invention has a simple configuration and can be easily applied to existing copying machines.
□

【図面の簡単な説明】[Brief explanation of the drawing]

第１図および第２図は従来のデータ転送装置を示すプロ
□ツク図、第３図は本発明によるデータ転送装置の主要
部の一構成例を示すブロック図、第Ｖ図はそのコミュニ
ケーションフォーマットを示す信号波形図、第５図は本
発明に適用するマイクロコンピュータの要部ブロック図
、第を図はそのメインプログラムのフローチャート、第
７図ないし第１！図はサブルーチンの７日−チャートで
ある。 Ｉ・・−複写機本体用送受信部、 ２１・・・マスター側マイクロコンピュータ、□、２２
，３コ・・・マスター／スレーブ切換スイッチ、３〜為
、３３〜３６−・増幅器、 ３０・・・付加装置用送受信部、 ３／’・・・スレーフ側マイクロコンピュータ、□ｓｉ
　−・・制御記憶部、　　　！コ・−ＲＡＭ部、！３・
・・演ｗａｍユニット、！≠・−アキュムレータ、ＲＡ
Ｍ・・・ランダムアクセスメモリ、ＤＯＲ・・・デコー
ダ、 ＲＯＭ・・・リードオンリーメモリ、 ＰＣ・・プライムカウンタ、ＳＴＫ・・・スタ□ツク。 □第９図 第１５図1 and 2 are block diagrams showing a conventional data transfer device, FIG. 3 is a block diagram showing an example of the configuration of the main part of the data transfer device according to the present invention, and FIG. V shows its communication format. FIG. 5 is a block diagram of the main part of the microcomputer applied to the present invention, FIG. 5 is a flowchart of the main program, and FIGS. 7 to 1! The figure is a 7-day chart of the subroutine. I...-transmission/reception unit for copying machine main body, 21...master side microcomputer, □, 22
, 3...Master/slave changeover switch, 3~, 33~36-...amplifier, 30...transmission/reception section for additional equipment, 3/'...slave side microcomputer, □si
-...Control memory section, ! Co-RAM department! 3.
... Performance wam unit! ≠・-accumulator, RA
M...Random access memory, DOR...Decoder, ROM...Read-only memory, PC...Prime counter, STK...Start. □Figure 9Figure 15

Claims (1)

【特許請求の範囲】[Claims] 複写機本体とその付加装置に、それぞれデータの直並列
変換および並直列変換を行なうプログラムを有するデー
タ転送用マイクロコンピュータを設け、前記複写機本体
と前記付加装置との間でデータのシリアル転送を行なう
データ転送装置において、前記複写機本体と前記付加装
置との間で選択され九一方のマスター側と他方のスレー
ブ側との間でコミュニケーションが成立しない場合は、
該コミュニケーションが成立するまで前記マスター側の
伝送速度を順次変えてマスター側とスレーブ側の伝送速
度を一致させる手段を具備したことを特徴とするデータ
転送装置。A data transfer microcomputer having a program for serial-parallel conversion and parallel-serial conversion of data is provided in the copying machine main body and its additional device, respectively, and data is serially transferred between the copying machine main body and the additional device. In the data transfer device, if communication is not established between one master side and the other slave side selected between the copying machine main body and the additional device,
A data transfer device comprising means for sequentially changing the transmission speed of the master side until the communication is established to match the transmission speeds of the master side and the slave side.