JPS58100147A - Data transfer device - Google Patents

Abstract

PURPOSE:To allow communication between a master and a subordinate station by switching the data transfer speed of the master station to the data transfer speed of the subordinate station. CONSTITUTION:A master station 20 converts data of a copying machine into serial data, which is sent to a subordinate station 30 through a terminal ANT. The subordinate station 30 converts the received data into parallel data OUT2 to control an attachment such as a sorter. Further, serial data can be sent from the subordinate station 30 to the master station 20. Prior to communication, the master station 20 sends clock pulses having a data communication period, and the subordinate station 30 calculates their mean period and sends it back to the master station 20. The master station 20 varies the data communication period so that the data communication period coincides with the mean period of the clock pulses. Inputs to the R4 port 13 of the microcomputer 21 of the master station 20 are changed with a switch 40 to vary the data communication period manually.

Description

【発明の詳細な説明】 本発明は複写機本体とその付加装置との間で相互にデー
タの授受を行なうデータ転送装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transfer device for mutually exchanging data between a copying machine main body and an additional device thereof.

一般に、操作性を向上させ、複写品質を精緻に制御する
複写機においては、複写機本体とソータに各種のデータ
を授受するデータ転送装置が必要である。この種の従来
のデータ転送装置け、第１図に示すように１複写機本体
／／に中央処理装置（ＣＰＵ）　１２　、　Ｉ１０コン
トローラ／Ｊ　、出カドライバー／参、入力インター７
エイス／３　、　ＣＰυ用電原回路ｌ≦および付加装置
用電源回路ｎを有している。付加装置／Ｉｔ／Ｃは、シ
ーケンスフ／トローラ１９１人力インター７エイスＸム
、出カドライバーＪＡ、出力負荷ｎムおよび入カセンサ
ｎムを有しており、相互のデータ転送用に各種信号に応
じ九本数の接続線からなる例えばフラットケーブルを使
用している。Generally, a copying machine that improves operability and precisely controls copy quality requires a data transfer device that sends and receives various data to and from the copying machine main body and a sorter. As shown in Fig. 1, this type of conventional data transfer device includes a central processing unit (CPU) 12, an I10 controller, an output driver, and an input interface 7 in the copying machine body.
Ace/3, has a power supply circuit l≦ for CPυ and a power supply circuit n for additional equipment. The additional device/It/C has a sequence controller 191, a human-powered interface, an output driver JA, an output load nm, and an input sensor nm, and responds to various signals for mutual data transfer. For example, a flat cable consisting of nine connecting wires is used.

複写機本体ｌｌの入力インターフェイス／Ｓ、および付
加装置／Ｉの入力インターフェイス２１は、雑音防止対
策として、第２図に示すように１フオトカグラーを用い
て構成することもできる。しかし、いずれＫしても転送
すべき信号の種類が増すと、コネクターのビン数も増え
るととＫな抄、コネクターおよびケーブルが高価になる
ｄかゆでなく、タ、ユニバーサル　アシンクロナス　レ
ジ−／（トランスミッタ（ＵＡＲ’ｌ’）と称し、伝送
速度が１０　Ｋ〜ＪＫ（ビット／秒）程度のシリアル転
送ができ′　す るデータ転送装置があるが、高価であり、汎用性はもっ
ているものの複写機本体とその付加装置との間のデータ
転送装置としては不向な点龜多い。The input interface /S of the copying machine main body 11 and the input interface 21 of the additional device /I can also be constructed using one photo coupler as shown in FIG. 2 as a noise prevention measure. However, as the number of signals to be transmitted increases and the number of connectors increases, connectors and cables become more expensive. There is a data transfer device called (UAR'l') that can perform serial transfer at a transmission rate of about 10K to JK (bits per second), but it is expensive and although it is versatile, it is not compatible with the copying machine itself. There are many points that make it unsuitable as a data transfer device between the attached device and the attached device.

そこで、上述の欠点を除七ために、複写機本体とその付
加装置に、それぞれデータのシリアル転送用マイクロコ
ンビエータを備え、単線の伝送路を介して送受する転送
りロックパルスの周期の再生により複写機本体と付加装
置との間でデータのシリアル転送を行１に５ようＫし九
場合、送信側と受信側の上述のマイクロコンピュータの
動作時間の不一致によシコミュニケーションが不成立と
なるという不都合がある。またデータのシリアル転送を
プログラム的に行なう場合はそのプログラムの構成上、
転送りロックパルスの周期の再生は伝送路の伝送状態の
変化に対して１つの伝送速度では対応しきれないという
問題がある。Therefore, in order to eliminate the above-mentioned drawbacks, the copying machine itself and its additional devices are each equipped with a micro combiator for serial data transfer, and by regenerating the period of the transfer lock pulse sent and received via a single-wire transmission line, When data is serially transferred between the main body of the copying machine and the additional device in rows 1 and 9, there is an inconvenience that communication is not established due to the discrepancy in the operating times of the microcomputers on the sending and receiving sides. There is. Also, when performing serial data transfer programmatically, due to the structure of the program,
There is a problem in regenerating the period of the transfer lock pulse that one transmission speed cannot cope with changes in the transmission state of the transmission path.

本発明の目的は上述の欠点を除去するために、送信側と
受信側の伝送速度を一致させる伝送速度選択手段を設け
るととＫより、マイクロコンピュータ同士の動作時間の
相違による間顕点を解消し、かつ伝送路の伝送状態が変
化しても容易に追従して対応することができ、また従来
既存の複写機にも容易に適用できる互換性の優れ九デー
タ転送装置を提供することＫある。SUMMARY OF THE INVENTION In order to eliminate the above-mentioned drawbacks, it is an object of the present invention to provide a transmission speed selection means that matches the transmission speeds of the transmitting side and the receiving side. To provide a highly compatible data transfer device that can easily follow and respond to changes in the transmission state of a transmission line, and that can be easily applied to existing copying machines. .

以下、図面を参照して１本発明について詳細に説明する
。Hereinafter, one embodiment of the present invention will be explained in detail with reference to the drawings.

第３図は本発明によるデータ転送装置の主ＩｌｊＩＭの
一構成例を示すブロック図である。このデータ転送装置
は、互換性のある送受信部ｘ、３０を、それぞれ複写機
本体と付加装置に備えている。送受信部〃、３０は、１
枚のプリント基板に、それぞれマイクロコンピュータ＃
　、　３／とイノターフェイス回路を組込んだものであ
る。そして、送受信部Ｘ。FIG. 3 is a block diagram showing an example of the configuration of the main IljIM of the data transfer device according to the present invention. This data transfer device includes compatible transmitting/receiving sections x and 30 in the copying machine main body and the additional device, respectively. The transmitter/receiver unit〃, 30 is 1
Each printed circuit board has a microcomputer #
, 3/ and an inno-interface circuit. And the transmitter/receiver section X.

舅を結合する伝送ラインは、相互のアンテナ端子間を接
続する接続線と、共通のアースとによって構成する。従
って、実装にあたっては、単線の接続線を用いて伝送ラ
インとすることができる。The transmission line that connects the antenna terminals is composed of a connecting wire that connects the antenna terminals and a common ground. Therefore, in implementation, a single connection line can be used as a transmission line.

マイクロコンピュータ＃　、　３／は、データの直並列
変換と並直列変換を行なう機能を有しており、Ｒタポー
トに接続したスイッチｎ、３２でマスター／スレーブの
設定の切替を行なう。図示の場合には、複写機本体用送
受信部Ｘのマイクロコシビ二一タ２１がマスター、付加
装置用送受信部刃のマイクロコンビニータ３１がスレー
ブとなっている。マイクロコンピュータ１．３１には、
電源端子ＶＣＣ、アース端子Ｔａｓ　ｋ　ヨＵ制一端子
ＲＴ　、　ＫＸ　、　Ｘカ１、電源端子Ｖｃｃに電源が
供給されると、制御端子ＲＴにシステムのイニシアライ
ズの丸めにリセット信号が供給され、また制御端子ＥＸ
、Ｘに発振振動子が接続され例えＦｘ−ＭＨｚのクロッ
ク／くルスを発振する。ところで、マイクロコ／ピユー
タ１，３１としては、例えばＲＯ）［（リード　オンリ
ー　メモリ）とＲＡＭ　（う／ダム　アクセス　メモリ
）をｌチップに収容したマイクロプロセッサを適用する
ことができる。The microcomputers # and 3/ have the function of serial-parallel and parallel-serial conversion of data, and the master/slave setting is switched by the switch n, 32 connected to the R data port. In the illustrated case, the micro combinator 21 of the transmitter/receiver section X for the main body of the copying machine is the master, and the micro combinator 31 of the transmitter/receiver blade for the additional device is the slave. Microcomputer 1.31 has
When power is supplied to the power terminal VCC, the ground terminal Tas k, the control terminal RT, KX, the power terminal Vcc, a reset signal is supplied to the control terminal RT for the initialization of the system, and Control terminal EX
An oscillating resonator is connected to , and X to oscillate a clock/curse of, for example, Fx-MHz. By the way, as the microcomputer 1, 31, for example, a microprocessor in which an RO (read only memory) and a RAM (dumb access memory) are housed in an l chip can be applied.

このデータ転送装置において、いま送受信部ＩＯ端子Ｐ
／／Ｊ〜Ｐ／λ参からなる入力端子ＩＮ／に複写機本体
からデータが供給されると、そのデータを増幅器１１．
２シが増幅し、シボ−）、Ｒｊボートおよびにボートの
各端子を介して、マイクロコンピュータ１が読み込み、
直列データに変換して、ボー）　Ｒ／からアンテナ端子
ＡＮＴを介して送受信部Ｘへ弾送する。この送受信部３
０は、アンテナ端子ＡＮτ木介して、当該１列データを
受信し、マイクロ−！イビュータ３１のＲ／ボートに人
力する。マイクロコンピュータ３１は、その直列データ
を再び並列データに変換し、０ボートおよびＰポートの
各端子古今して増幅器３３．評に供給する。そして、増
幅時３３．Ｎは、並列データを増幅して、端子Ｐコｏｔ
Ｓ−／ｐλｌコからなる出力端子ＯＵ’ｌ’λに転送す
る。In this data transfer device, the transmitting/receiving section IO terminal P
When data is supplied from the copying machine main body to the input terminal IN/ consisting of input terminals //J to P/λ, the data is sent to the amplifier 11.
2 is amplified, the microcomputer 1 reads it through the respective terminals of the Rj port and the Rj port,
It is converted into serial data and sent from baud) R/ to the transmitter/receiver section X via the antenna terminal ANT. This transmitter/receiver 3
0 receives the 1-column data through the antenna terminal ANτ tree, and micro-! Manpower the Ibuta 31 R/boat. The microcomputer 31 converts the serial data into parallel data again, and connects each terminal of the 0 port and the P port to an amplifier 33. supply to the public. And when amplifying 33. N amplifies the parallel data and connects it to the terminal P ot
It is transferred to the output terminal OU'l'λ consisting of S-/pλl.

同様にして、スレーブ側の送受信部〃が、マスｆ′−郷
の送受信号〃ヘデータを伝送する場合には、付加装装置
が端子Ｐコノ３〜Ｐコ−ｌか°らなる入力端子ＩＮ−に
入力するデータを、増幅器、？！　、　３４　、マイク
ロコンピュータ３／　、アンテナ端子ＡＮＴ　、−ｆイ
クロコンピュータ１．増幅器２５．Ｉをそれぞれ介して
、端子Ｐ１０／　ＮＰＩ／λからなる出力端子ＯＵＴ　
／に転送することができる。この場合、マイクロコンピ
ュータ３１は、データの並直列変換を行ない、マイクロ
コンピュータＩは、データの直並列変換を行なう。この
ように、送受信部〃、３０は、双方向のデータ転送を行
なうことができる。Similarly, when the transmitting/receiving unit on the slave side transmits data to the transmitting/receiving signal of mass f'-go, the additional equipment is connected to the input terminal IN- Input data into the amplifier,? ! , 34, microcomputer 3/, antenna terminal ANT, -f microcomputer 1. Amplifier 25. Output terminal OUT consisting of terminal P10/NPI/λ via I, respectively
/ can be transferred to /. In this case, the microcomputer 31 performs parallel-serial conversion of data, and the microcomputer I performs serial-parallel conversion of data. In this way, the transmitter/receiver section 30 can perform bidirectional data transfer.

Ｑは一方のマイクロコンピュータＩのＲタボートに接続
し九マスター側伝送速度選択用スイッチである。このス
イッチ〃は図示のように”開”の状態となっている場合
は、転送りロック周期は“ＴＭ”が選択され、また°閉
”の状態に切替えることによ染転送りロック周期をＴＭ
“に選択する仁とができる。同様に、釘は他方のマイク
ロコンピュータ３１ＯＲ事ポートに接続したスレーブ側
伝送速度選択用スイッチであり、このスイッチダｌを°
開°の状態に′することにより転送りロック周期を°Ｔ
Ｍ’に選択でき、また“閉”の状態にすることＫより転
送りロック周期を“ＴＩ”Ｋ選択できる。Q is a switch for selecting the transmission speed on the nine master side, which is connected to the R tabot of one microcomputer I. When this switch is in the "open" state as shown in the figure, "TM" is selected as the transfer lock period, and when it is switched to the "closed" state, the transfer lock period is set to TM.
Similarly, the nail is a slave-side transmission speed selection switch connected to the other microcomputer 31OR port, and this switch
The transfer lock cycle is set to °T by opening the
M' can be selected, and by setting it in the "closed" state K, the transfer lock cycle can be selected as "TI"K.

ただし、マスター／スレーブ切替スイッチｎ。However, the master/slave changeover switch n.

３１の設定によや、マイクロコンピュータ３１がスレー
ブとなっている場合は、伝送速度の選択はマスター儒で
行われるため、スレーブ側伝送速度選択用スイッチ６は
その機能を停止し、作動し力い。According to the setting of 31, if the microcomputer 31 is a slave, the transmission speed selection is performed by the master, so the slave side transmission speed selection switch 6 stops its function and is not activated. .

従って、そのスイッチ＃ｌが作動するときは、マイクロ
コンピュータ３１がマスターとなっている場合のみであ
る。Therefore, the switch #l operates only when the microcomputer 31 is the master.

第ダ図は第３図のデータ転送装置に適用するコミュニケ
ーションフォーマットの一例を示ス信号波形図である。FIG. 3 is a signal waveform diagram showing an example of a communication format applied to the data transfer device of FIG. 3.

マイクロコンピュータ＃　、　３／け。Microcomputer #, 3/ke.

図示のように、ステップ■〜■のｌ／ステップを実行す
ることによって、／７レームのデータ転送を行なうこと
ができる。ステップ■、■においては、マスター儒のマ
イクロコンピュータｕとスレーブ側のマイクロコンピュ
ータ３１が転送りロックの同期制御を行なう。そこで、
マイクロコンピュータｌは、伝送ライ／がオープンにな
っている状態であるステップ■から、ｌフレームのビッ
トＯが”１１から°０１になることＫより、ステップ■
を開始し、ＴＡＳＫ／としてｊビットからなる転送りロ
ックパルスを後述するように周期ＴＭに選択しテマイク
ロコンピュータ３１へ伝送する。As shown in the figure, data transfer of /7 frames can be performed by executing steps (1) to (2). In steps (2) and (2), the master microcomputer u and the slave microcomputer 31 perform synchronized control of the transfer lock. Therefore,
The microcomputer 1 starts from step 2 when the transmission line is open, and the bit 0 of the 1 frame changes from 11 to
A transfer lock pulse consisting of j bits is selected as TASK/ at a period TM and transmitted to the microcomputer 31 as will be described later.

仁の期間に、マイクロコンピュータ３１は、０ビツトの
立ち上９よりＴＡＳＬ２を起動し、−ｖスター側から送
られてくる転送りロックパルスの周期ＴＩをピッ）０〜
７の１回測定し、演算処理して転送りロック周期の平均
値ＴＳを求め、ステップ■におけるビットｔ／Ｖｌｊで
マイクロコンピュータ１へ返送する。そして、マイクロ
コンピュータ１は、転送りロック周期′ｒＭと平均値Ｔ
Ｓが等しいかどうかをチェックする。もし、ＴＭ←ＴＳ
であれは、マイクロコンピュータ３１とのコミュニケー
ションはできないので、ステップ■のビット／ｌで伝送
ラインを”０”にしてマイクロコンピュータ３１Ｋ知ら
せ、お互しりコミュニケーションの不成立を認識し合い
初期の状態からやり直す。しかし、？）［＝ＴＳであれ
ば、マイクロコンピュータ１は、ステップ■で真のデー
タの開始点を決めるためビット１７をＯ”にし、テム８
に参の実行を開始する。マイクロコンピュータ２／け、
ステップ０におけるビット１７から転送りロックの計数
を開始する。従って、とのピッ）／７の立ち下がやから
転送のビットの周期が始まり、このビット１７からビッ
トｆ９までの各ビットの周期はＴＭ　＝　ＴＳとなる。During the period, the microcomputer 31 activates TASL2 from the rising edge of the 0 bit (9), and sets the period TI of the transfer lock pulse sent from the -v star side to 0 to 0.
7 is measured once, arithmetic processing is performed to obtain the average value TS of the transfer lock period, and the average value TS of the transfer lock period is determined and sent back to the microcomputer 1 at the bit t/Vlj in step (2). Then, the microcomputer 1 calculates the transfer lock period 'rM and the average value T.
Check whether S is equal. If, TM←TS
In that case, it is not possible to communicate with the microcomputer 31, so the transmission line is set to "0" with bit/l in step (2), the microcomputer 31K is notified, and the microcomputer 31K recognizes the failure of mutual communication and starts over from the initial state. but,? )[=TS, the microcomputer 1 sets bit 17 to O" in order to determine the starting point of the true data in step
Start running the command. Microcomputer 2/ke,
Counting of transfer locks starts from bit 17 in step 0. Therefore, the transfer bit period starts from the falling edge of Pip)/7, and the period of each bit from bit 17 to bit f9 becomes TM=TS.

次のステップ■、■において、マイクロコンピュータ１
はＴＡＳＫｊを実行し、まずビットＩｇ　−！からなる
１２ビツトのシリアルデータをマイクロコンピュータ３
１に転送し、次いでステップ■のビット〃〜ｎの３ビツ
トからなるチェックビットを伝送する。このチェックピ
ットのうち、ビット３θは偶数パリティビットとしても
よいが、本実施例においては、前のビットβの補数をセ
ットするように“Ｏｏとし、ビットβとビットＸの区別
を明確にしている。チェックピットにおけるビット３／
Ｆｉ、データの内容によってセットするものとし、本実
施例においては１２ビツトのデータの第７番目のビット
であるビットＢと同じ値である１１°をセットする。ビ
ット３λのチェックピットは、最終ビットを表わすため
に°Ｏ”にし、このビット３ノの終了時にｌ”にセット
して、ピッ）３３では伝送ラインを開放する。In the next steps ■ and ■, the microcomputer 1
executes TASKj and first bits Ig −! The 12-bit serial data consisting of
1, and then transmits a check bit consisting of three bits from bits to n in step (2). Of these check pits, bit 3θ may be an even parity bit, but in this embodiment, it is set to “Oo” to set the complement of the previous bit β, to clearly distinguish between bit β and bit X. .Bit 3/ in check pit
Fi is set depending on the content of the data, and in this embodiment, it is set to 11°, which is the same value as bit B, which is the seventh bit of the 12-bit data. The check pit of bit 3λ is set to 0" to represent the final bit, and is set to l" at the end of bit 3, and the transmission line is opened at bit 33.

マイクロコンピュータ１が、ステップ■〜■において、
ＴＡＳＫｊ　ｌ実行している期間に１マイクロコンピユ
ータ３１は転送されたデータを読み込むＴＡＩＩ　ｔ　
’ｉｊｋ行する。このようにして、マイクロコンピュー
タｌは、送受信部Ｘの端子Ｐ／／Ｊ〜Ｐ／−＃にそれぞ
れ供給され九並列データを直列データに変換して、アン
テナ端子ムＮＴを介して伝送ラインに送出し、マイクロ
コンピュータ３１は、その直列データを受信し、再び並
列データに変換して、送受信部ｘｔｏｔａ子Ｐコ０／−
Ｐコｌコにそれぞれ供給する。従って、送受信部Ｘの入
力端子ＩＮ／における端子Ｐ／／コ〜Ｐ／コ参に供給さ
れ九データは、送受信部Ｘの出力端子０ＵＴ−の対応す
る端子Ｐコｏｉ〜ＰＪ／Ｊにそれぞれ分配されるととＫ
なる。In steps ■ to ■, the microcomputer 1
TAII t During the execution period, one microcomputer 31 reads the transferred data.
'ijk line. In this way, the microcomputer l converts the nine parallel data supplied to the terminals P//J to P/-# of the transmitting/receiving section X into serial data, and sends it to the transmission line via the antenna terminal MNT. Then, the microcomputer 31 receives the serial data, converts it into parallel data again, and sends it to the transmitter/receiver section xtota child Pco0/-.
Supply each to P Col. Therefore, the nine data supplied to the terminals P//co to P/co at the input terminal IN/ of the transceiver X are distributed to the corresponding terminals Pcoi to PJ/J of the output terminal 0UT- of the transceiver X K
Become.

ところで、ステップ■においては、マイクロコ／ピユー
タ１．３１が、送受信モードを切換えデータの伝送方向
を変える準備を行なう。そして、ステップ■でけ、スレ
ーブ側のマイクロコンピュータ３１が、データの送信を
開始する九め、ビット３＃を°０”Ｋセットずふとと亀
に転送りロックの計数を始める。マイクロコンピュータ
３１は、既にステップ■、■において転送りロックの同
期をとっているので、ステップの１において転送りロッ
ク周期ＴＭではｌコビットのシ：リアルデータ（ビット
３５〜侘）をマイクロコンビ１ユータ１に順次伝送する
ことができる。　　　　　□ また、ステップ０において、マイクロコンピュータ３１
は、ステップ■の□要領で３ビツトのチェックビット（
ビット１７〜？）をマイクロコンピュータｌに送出する
。かくして、マイクロコンピュータ３１が、データを送
信するＴＡＳＫＪを実行している期間に１マイクロコン
ピユータ１は、そのデータを受信する〒ムＳＫ＃を実行
する。従って、送受信部３００Å力端子ＩＮλにおける
端子Ｐコ１３〜Ｐココダに供給されたデータを、送受信
部〃の出力端子ＯＵＴ／の対応する端子Ｐ１０／　−Ｐ
／／２　ｉｃそれぞれ供給することができる。ステップ
Ｏにおいては、マイクロコンピュータ２／　、　Ｊ／と
も、伝送ラインをオープン状態にして、１次のデータ転
送を行なうスレーブ、のステップ■の開始を待つＴＡＳ
ＫＯとなる。By the way, in step (2), the microco/computer 1.31 prepares to change the transmission/reception mode and change the data transmission direction. Then, in step (2), the microcomputer 31 on the slave side starts data transmission, sets bit 3# to 0"K, and transfers it to Zufutokame, and starts counting the locks. , the transfer lock has already been synchronized in steps ■ and ■, so in step 1, in the transfer lock period TM, l cobits of serial data (bits 35 to 35) are sequentially transmitted to the microcombi 1 and the user 1. □ Also, in step 0, the microcomputer 31
, check the 3 bits (
Bit 17~? ) is sent to the microcomputer l. Thus, while the microcomputer 31 is executing TASKJ to transmit data, the microcomputer 1 executes TASK# to receive the data. Therefore, the data supplied to the terminals P13 to P13 at the input terminal INλ of the transmitter/receiver 300A is transferred to the corresponding terminal P10/-P of the output terminal OUT/ of the transmitter/receiver.
//2 ICs can be supplied respectively. In step O, both microcomputers 2/ and J/ open the transmission line and TAS waits for the slave, which performs the primary data transfer, to start step (2).
It becomes KO.

第３図はマイクロコンピュータ１．３１における要部の
構成を示すブロック図である。マイク−コンピュータｇ
　、　Ｊ／は、それぞれ制御記憶部３／。FIG. 3 is a block diagram showing the configuration of the main parts of the microcomputer 1.31. microphone - computer g
, J/ are control storage units 3/, respectively.

ＲＡＭ　（ランダム　プクセス　メモリ）部！コ、演算
論理ユニットｊ３お□よびアキュームレータｊダを有し
ている。ここで、制御記憶部ｊ１０ＲＯＭ（リードオン
リー　メモリ）は、マイクロ命令とデータの転送りロッ
ク周期などの制御に必要な情報を記憶している。デコー
ダＤＯＲは、ＲＯＭから読み出されたデータの解読を行
ない、プログラムカウンタＰＣは、ＲＯ）［のアドレス
を指定する。また、スタックＳＴＫは、例えｔ！ＬＩＦ
ｏ（ラスト　イン　ファースト　アウト）の形式で使用
される一連のレジスタである。RAM (random access memory) section! It has an arithmetic logic unit j3 and an accumulator jda. Here, the control storage unit j10ROM (read-only memory) stores information necessary for control such as microinstructions and data transfer lock cycles. The decoder DOR decodes the data read from the ROM, and the program counter PC specifies the address of RO)[. Also, the stack STK is, for example, t! LIF
A set of registers used in the form o (last in first out).

次に、ＲＡＭ部！λは複数のメモリ領域から々抄、その
アドレスｄＸ、Ｙアドレスレジスタが指定する。複数の
メモリ領域のうち、ＲＡＭ／は入力端子ＩＮ／あるいは
入力端子ＩＮコに供給されるデータを記憶しｓ　ＲＡＭ
Ｊは出力端子ＯＵＴ／あるいは出力端子ＯＵＴλに供給
するデータを記憶する。そして、ＲＡＭ、？は、アンテ
ナ端子ＡＮＴを介して、相手側コンピュータからＲ／ボ
ートに伝送されてくるシリアル入力データの格納を行な
うメモリ領域である。Next, the RAM section! λ is extracted from a plurality of memory areas and its address is specified by the dX and Y address registers. Among the plurality of memory areas, RAM/ stores data supplied to input terminal IN/ or input terminal IN.
J stores data to be supplied to the output terminal OUT/or the output terminal OUTλ. And RAM? is a memory area for storing serial input data transmitted from the other party's computer to the R/boat via the antenna terminal ANT.

この他に、　ＲＡＭ５ｊ／には、タイマ割〜込みがある
と＋Ｉだけインクレメントする割込カラ／り、転送りロ
ック周期ＴＭを記憶するメモリ領域、測宇し九転送りロ
ック周期ＴＳを記憶するメモリ領域および人出力データ
の管理番号を記憶するメモリ領域などがある。In addition, the RAM 5j/ stores an interrupt counter that increments by +I when there is a timer interrupt, a memory area for storing the transfer lock period TM, and a memory area for storing the transfer lock period TS. There are a memory area and a memory area for storing management numbers of human output data.

次に、第６図のメインプログラムのフローチャートと、
□第７図ないし第６図のサブルーチンのフローチャート
を参照して、このデータ転送装置の動作を説明する。Next, the flowchart of the main program in Figure 6,
□The operation of this data transfer device will be explained with reference to the subroutine flowcharts shown in FIGS. 7 to 6.

マイタロコンピュータ１．３１において、電源が供給さ
糺、リセット信号によってイニシアライズが行なわれる
と、第６図に示すメインプログラムが開始遮れる。まず
、ステップ６１でＲＡＭのクリアが行なわれ、次のステ
ップｔコにおいてサブルーチン”ＩＯＤＡＴＡが実行さ
れる。このサブルーチン”　ＩＯＤＡＴＡ　’は、それ
ぞれマイクロコンピュータ１．３１が、入力端子ＩＮ／
　、　ＩＮコの入力情報をＲＡＭ／に読み込み、出力端
子ＯＵＴ／　、　ＯυＴコＫ　ＲＡＭコから読み出した
出力情報を供給するルーチンである。ステップ６Ｊでは
、ＲＡ）［に転送りロック周期ＴＩがセットされ、割込
カウンタが起動される。転送りロック周期Ｔ）Ｉは、前
述し九ように、　ＲＯＭに書き込まれており、データの
シリアル伝送速度をきめるものである６割込カウンタは
、タイ１Ｉｌｌ込みが発生する九びに、その内容を＋７
だけインクレメントする。When power is supplied to the Mitarocomputer 1.31 and initialization is performed by a reset signal, the main program shown in FIG. 6 is started and interrupted. First, the RAM is cleared in step 61, and the subroutine "IODATA" is executed in the next step t.This subroutine "IODATA' is executed by the microcomputer 1.31 at the input terminal IN/
, IN is a routine that reads input information into the RAM/, and supplies output information read from the output terminals OUT/, OυT, and RAM. In step 6J, the transfer lock period TI is set to RA)[, and the interrupt counter is activated. The transfer lock period T)I is written in the ROM as described above, and the interrupt counter 6, which determines the data serial transmission speed, records its contents every time a tie 1Ill interrupt occurs. +7
Increment only.

ステップ６参においては、マイクロコンピュータ、２／
　、　Ｊ／が、それぞれマスターかスレーブかを判断す
る。そして、マイクロコンピュータｌがマスター、マイ
クロコンピュータ３１がスレーブであるから、次のステ
ップへ移や、それぞれステップ４４１でサブルーチン＠
ＴＡＳＫ／”、ステップ、ｉＧ４でサブルーチン°ＴＡ
ＳＫコ”を実行する。従って、マイクロコンピュータｌ
は、まず周期ＴＩでビットＯからビット７までのｌビッ
トを使用して転送りロツクノくルスを伝送ラインに送出
し、ｉイクロコンピュータ３１は、その転送りロック周
期を測定する（第ダ図のステップ■参照）。次いで、マ
イクロコアヒ。In step 6, the microcomputer, 2/
, J/ are respectively master or slave. Since the microcomputer l is the master and the microcomputer 31 is the slave, the process moves to the next step, and the subroutine @
TASK/”, step, subroutine °TA on iG4
Therefore, the microcomputer l
first sends a transfer lock signal to the transmission line using l bits from bit 0 to bit 7 at period TI, and the i-microcomputer 31 measures the transfer lock period (as shown in Fig. (See step ■). Next, Microcoahi.

ユータ３１が、測定し九転送りロック周期ＴＳにもとづ
いて、ビットｔからビット／Ｓにわたって転送りロック
パルスを返送し、マイクロコア　ヒｚ　−タｌがその転
送りロックを受信する（第ダ図のステップ■参照）。The user 31 sends back a transfer lock pulse from bit t to bit /S based on the measured transfer lock period TS, and the microcore data receives the transfer lock pulse (see Fig. (See step ■).

このようにして、マイクロコンピュータ１．３１は、転
送りロック周期の同期制御を行ない、その結果クロック
周期ＴＭ中ＴＳであれば、相互のコミュニケーションが
できる。その判定はステップｔ７のサブルーチン＠ＥＲ
ＲＯＲ’で行なわれ、クロック周期ＴＭ〜ＴＳとなると
、エラー７ラグレジスタに０１”が入力される。このエ
ラー７ラグが“ｌ。In this way, the microcomputers 1.31 perform synchronization control of the transfer lock cycle, and as a result, mutual communication is possible if the TS is within the clock cycle TM. The determination is made in the subroutine @ER of step t7.
When the clock cycle reaches TM to TS, "01" is input to the error 7 lag register.This error 7 lag is "1".

かどうかは、ステップａにおいてマイクロコンピュータ
Ｊが判断し、もしエラーフラグが＠ｌ”であれば、ステ
ップぶ９に移ってエラーフラグレジスタをリセットして
ステップ≦２に戻るが、エラーフラグが＠０“であれば
次のステップ７０にコントロールを移す。The microcomputer J determines whether the error flag is @1 in step a, and if the error flag is @l'', the process moves to step 9, resets the error flag register, and returns to step ≦2, but if the error flag is @0 “If so, control is transferred to the next step 70.

ここで、工２−フラグが°ｌ”になれば、章ダ図のステ
ップ■で示したように、マイクロコンピュータＩは、伝
送ラインを°Ｏ”に落して、マイクロコンピュータ３１
に知らせる。ただし、マイクロコンピュータ３１で異常
が生じて、転送りロック周期の測定不能の場合にも、サ
ブルーチン″ＥＲＲＯＲ”で検出され、エラーフラグレ
ジスタが°／’とな９、やは９伝送ラインは°０”とな
る。Here, if the work 2 flag becomes °l", the microcomputer I drops the transmission line to °O" and the microcomputer 31 drops the transmission line to °O", as shown in step
Let me know. However, even if an abnormality occurs in the microcomputer 31 and the transfer lock cycle cannot be measured, it will be detected in the subroutine "ERROR" and the error flag register will be set to °/', or the 9 transmission line will be set to °0. ” becomes.

さて、ステップ７０においては、マイクロコンピュータ
ｎ、ｘｔ”ｂ−再びマスターかスレーブかを判断し、マ
スター側のマイクロコンピュータ１は、サブルーチン’
　ＴＡＳＫＪ″、　＠ＴＡＳＫ参をステップ７／。Now, in step 70, it is determined again whether the microcomputer n, xt''b is a master or a slave, and the microcomputer 1 on the master side executes the subroutine '
TASKJ'', @TASK visit step 7/.

７コで実行し、これと同時にスレーブ側のマイクロコン
ピュータ３１は、サブルーチン１テｈｆ３ＫＩｌ＠。At the same time, the microcomputer 31 on the slave side executes the subroutine 1tehf3KIl@.

“’１４８Ｋｊ　’をステップ７３．７４で実行する。“'148Kj　” is executed in steps 73 and 74.

すまワチ、マイクロコンピュータ１が、まず第ダ図のス
テップ■において伝送ラインを°０１にし、次いで同図
のステップ■０を行カって、ビット／ｌへ刀で１２ビツ
トのシリアルデータを転送し、ビットＸ〜３２で３ビツ
トのチェックビットを転送する。The microcomputer 1 first sets the transmission line to 01 in step (2) in Figure D, then goes to step (2) in the same figure to transfer 12-bit serial data to bit/l. , 3 check bits are transferred in bits X to 32.

このトキ、マイクロコンピュータ３１は、ステップ■で
データの受信動作に入り、ステップ■■で１２ビツトの
シリアルデータと３ビツトのチェックビットを読み込む
。At this time, the microcomputer 31 enters a data receiving operation at step (2), and reads 12-bit serial data and 3-bit check bit at step (2).

このようにして、マイクロコンピュータＩがサブルーチ
ン＠ＴＡＳＫｊ　”を実行し、マイクロコンピュータ３
１がサブルーチン“ＴＡＳＫψ″を実行する。In this way, microcomputer I executes the subroutine @TASKj'', and microcomputer 3
1 executes the subroutine "TASKψ".

そして、第ｑ図のステップ■で伝送ラインがオープンに
されたのち、今度はマイクロコンピュータ３１がビット
３４ＩＮ＃９にわたってデータ伝送を含むステップ■〜
＠のサブルーチア　−ＴＡＳＫｊ”を実行し、同時にマ
イクロコンピュータ２／ｉｉサブルーチン＠ＴＡＳＫ４
（”を実行する。マイクロコンピュータＵ。Then, after the transmission line is opened in step ■ in FIG.
@'s subroutine -TASKj'' and at the same time microcomputer 2/ii subroutine @TASK4
(Execute ".Microcomputer U.

３１が、ステップ７２．７参においてそれぞれサブルー
チン＠ＴＡＳＫ４Ｌ″、　”　ＴＡＳＫＪ”を終了する
と、次のデータ転送のために、コントロールはステップ
６２に移される。31 completes the subroutines @TASK4L'' and ``TASKJ'' at step 72.7, respectively, control is transferred to step 62 for the next data transfer.

メインプログラムのステップは上述の通りであるが、次
にその各サブルーチンについて順次説明する。The steps of the main program are as described above, and each of its subroutines will be sequentially explained next.

まず、サプルーチ／”　ＩＯＤＡＴＡ″において１ま、
マイクロコンピュータ＃　、　ｌ／が、データ管理番号
０〜／／　’ｐｃ従って、入力データをＲＡＭ／に取り
込み、ＲＡＭコから出力データを読み出す動作が行なわ
れる。そζで、第７図のフローチャートに示しているよ
うに、サブルーチン”　ＩＯＤＡＴＡ”がコーｈされる
と、ステップｘｉでデータ管理番号のクリアが行なわれ
、ステップｌ−〜ｉｔでＲＡＭ／に入力データが取り込
まれ、ステップ１７で再び管理番号のクリアが行なわれ
九−のち、ステップｔｒ〜９コでＲムｙコから出力デー
タが読み出される。すなわち、ステップｌ−では、例え
ば複写機本体用送受信部〃（第３図）の入力端子Ｐ／／
Ｊ〜Ｐ／、２１にそれぞれ割抄付けられ、たデータ管理
番号°ｏ′″〜＠／／”に応じて、入力データのチェッ
クが実行される。そして、例えばデータ管理番号°Ｏ°
の入力端子Ｐ／／Ｊのデータが＠ｌ”か１０”かによっ
て、ステップｔ３もしくはステップ９参に分岐され、デ
ータ管理番号゛Ｏ°に相当するＲＡＭ／のロケーション
に当該入力データが書き込まれる。First of all, in Sapuruchi/"IODATA" 1,
Microcomputers #, l/ take in input data into RAM/, and read output data from RAM/, with data management numbers 0 to //'pc. Then, as shown in the flowchart of FIG. 7, when the subroutine "IODATA" is called, the data management number is cleared in step xi, and the input data is stored in RAM/ in steps l--it. is taken in, the management number is cleared again in step 17, and after that, the output data is read from the R module in steps tr to 9. That is, in step l-, for example, the input terminal P// of the transmitting/receiving section for the copying machine main body (FIG. 3)
The input data is checked in accordance with the data management numbers °o''' to @//'', which are assigned to J to P/, 21, respectively. For example, the data management number °O°
Depending on whether the data at the input terminal P//J is @l'' or 10'', the process branches to step t3 or step 9, and the input data is written to the location of RAM/ corresponding to the data management number ゛O°.

次のステップｊｊにおいては、データ管理番号が十ｌだ
け増加（インクレメント）され、データ管理番号社”０
２から”ｌ′になるから、ステップ１６で管理番号が°
１２”かどうかのチェックは１ＨＯ″とな抄、ステップ
ｌ−にコントロールが戻される。同様にして、データ管
理番号に従って入力データがＲＡＭ／　Ｋ取り込まれ、
データ管理番号が＠ｌ−”Ｋなる妻、ステップ・１６の
チェックが’　ＹＥＳ　＠となるから、コントロールが
ステップＶに移される。ステップＩＩ〜デーにおいては
、データ管理番号に応じてＲＡＭコから読み出された出
力データが、例えに送受信部Ｘの出カ端子ＰＩＯ／〜Ｐ
／／コに分配されるが、そのコントロールはステップｌ
−〜１４と実質的に同じであるから、その説明を省略す
る。In the next step jj, the data management number is incremented by 10l, and the data management number is "0".
2 becomes “l”, so the management number is changed in step 16.
12'' is checked as 1HO'', and control is returned to step l-. In the same way, input data is imported into RAM/K according to the data management number,
Since the data management number is @l-"K, the check in step 16 becomes YES @, control is transferred to step V. In steps II to D, data is read from the RAM according to the data management number. For example, if the output data is output from the output terminal PIO/~P of the transmitting/receiving section
//The control is at step l.
Since it is substantially the same as - to 14, its explanation will be omitted.

次に、メインプログラムのステップ６３において、第１
図のサブルーチン”ＴＭＳＩＣＴ”Ｔｈ：ｆｆ−ルサｉ
、ステップ９３〜ｔ７が実行される。すなわち、まずス
テップデ３で当該マイクロコンピュータ２／ｌ＊ａ３１
が対応するマスター／スレーブ切換スイッチ〃まえは３
２によりマスターに選択されているが否かを判定し、マ
スターに選択されていなけれｄステップ９参に進み、Ｒ
ＡＭにある周期ＴＩのメモリ領域に°ＴＭ“の値をセッ
トし、ステップ９７へ進む。Next, in step 63 of the main program, the first
Subroutine “TMSICT” Th:ff-Rusai in the figure
, steps 93 to t7 are executed. That is, first, in step D3, the microcomputer 2/l*a31
The corresponding master/slave selector switch is 3 in the front.
2, it is determined whether it is selected as a master or not. If it is not selected as a master, proceed to step 9, and R
The value of .times.TM" is set in the memory area of period TI in AM, and the process proceeds to step 97.

一方、マスターに選択されている場合はステップ９ｓに
進み、対応する伝送速度選択スイッチ参〇または６が°
開°の状態であるか否かを判断する。On the other hand, if the master is selected, proceed to step 9s, and the corresponding transmission speed selection switch 〇 or 6 is set to 〇.
Determine whether or not it is in the open state.

対応するスイッチ即またはｑが１開“の状態、すなわち
スイッチフラグが１７”の値であればステップ９参に進
み、ＲＡＭにある周期ＴＭに“ＴＭ”の値をセットし、
ステップ９７へ進む。そのスイッチ功または釘が°閉１
の状態、すなわちスイッチフラグが°Ｏ″の値であれは
、ステップ９６でＲＡＭにある周期ＴＭに°ＴＭ’”の
値をセットし、ステップ９７へ進む。続いてステップ５
Ｆ７において、割込カウンタをスタートさせて、第を図
のメインプログラムにリターンする。If the corresponding switch or q is in the state of "1 open", that is, the switch flag has a value of 17", proceed to step 9, set the value of "TM" in the period TM in the RAM,
Proceed to step 97. The switch is closed or the nail is closed 1
In the state of , that is, if the switch flag has a value of °O'', the cycle TM in the RAM is set to the value of °TM''' in step 96, and the process proceeds to step 97. Then step 5
At F7, an interrupt counter is started and the process returns to the main program shown in the figure.

上述の°ＴＭ　５ＩＣＴ　’の手段により、マスター側
はスレーブ側゛の伝送速度に一致するように伝送速度を
切替えることができるから、マスター側とスレーブ側の
動作時間の相違によるコミュニケーションの不成立の問
題を解消することができ、かつ伝送路の伝送状態が変化
して屯容易に対応することができる。By means of °TM5ICT' mentioned above, the master side can switch the transmission speed to match the transmission speed of the slave side, so the problem of communication failure due to the difference in operating time between the master side and the slave side can be solved. This problem can be easily resolved by changing the transmission state of the transmission path.

メインプログラムのステップ４３においては、既述した
ようにｂ　ＲＡＭ　Ｋ転送りロック周期ＴＭまたはＴＭ
’がセットされるとともに、割込カウンタがイネーブル
にされる。この割込カラ／りは、タイマー割り・込みが
あると、第９図の割り込みルーチンがコー、ルされ、ス
テップ１０／　−１０３が実行゛されることＫなる。す
なわち、割シ込みがあるたびに、割込カウンタの内容が
インクレメントされ、割込カウンタがオーバフローをす
ると、エラー７ラグレジスタがセットされることになる
。In step 43 of the main program, as described above, the b RAM K transfer lock period TM or TM
' is set and the interrupt counter is enabled. This interrupt color means that when a timer interrupt occurs, the interrupt routine of FIG. 9 is called and steps 10/-103 are executed. That is, each time there is an interrupt, the contents of the interrupt counter are incremented, and when the interrupt counter overflows, the error 7 lag register is set.

マイクロコンピュータ１は、メインプログラムのステジ
ブ６ｊで、サブルーチン＠ＴＡＳＫ／　’を実行する。The microcomputer 1 executes the subroutine @TASK/' in the main program stage 6j.

第１σ図ないし第１３図はそのサブルーチン＠ＴＡ８に
／”のフローチャートである。サブルーチン＠ＴＡＳＫ
／　’を実行することによって、マイクロコンビ五−タ
ｌは、アンテナ端子ＡＮＴを介して伝送ラインに１０”
と＠／＝の繰り返しからなる周期ＴＨの転送りロックパ
ルスを送出したのち、マイクロコ／ビエータ３ｔ−Ｑら
返送されてくる転送りロックパルスの周期ＴＳを測定す
る。ビットＯ〜７からなるｌビットの転送りロックパル
スは、ステップ１０＃〜ｌコＯにおいて、アンテナ端子
ムＮ′ｒのセットとサブルーチン＠ＯＮＴ　ＯＬＲ’″
を交互に打力うことによってなされる。Figures 1 to 13 are flowcharts of the subroutine @TA8/''. Subroutine @TASK
/' By running the microcombinatorial 10” to the transmission line via the antenna terminal ANT
After sending out a transfer lock pulse with a period TH consisting of repetitions of and @/=, the period TS of the transfer lock pulse sent back from the microcontrollers 3t-Q is measured. The l-bit transfer lock pulse consisting of bits 0 to 7 is set in steps 10# to 10 by setting the antenna terminal N'r and subroutine @ONT OLR'''.
This is done by alternately applying force.

ここで、サブルーチン°ＯＨＴ　ＣＬＲ”は、第１０図
に示しているように、ステップ１３ダ、　／３１からな
り、割込カウンタのクリアと、割込カウンタの内容と周
期ＴＭ　（ＲＡＭ　Ｋセットされている）の一致をチェ
ックすることによ抄、転送りロック周期ＴＩを一定にす
る制御をしている。Here, the subroutine "OHT CLR" consists of steps 13 and 31, as shown in FIG. Control is performed to keep the extraction and transfer lock period TI constant by checking the coincidence of the two

サブルーチン”　ＴＡＳＫ／″Ｏステップｌコ／　Ｎ／
コｊにおいては、スレーブ側のマイクロコンピュータ３
１が返送するｌビットの転送りロックパルスの周期ＴＳ
を測定するため、マスター側のマイクロフンピユータｙ
Ｆｉナプ、ルーチン”　Ｍｌｉ：ＡＳＵＲＫ　Ｏ−、’
　ＭＫＡ３Ｕ部ｌゝを交互に実行する。Subroutine” TASK/”O step/N/
In Coj, the microcomputer 3 on the slave side
Period TS of l-bit transfer lock pulse returned by 1
To measure, use the micrometer computer on the master side.
Fi nap, routine” Mli:ASURK O-,'
The MKA3U section 1 is executed alternately.

第１２図はサブルー　９７　＠ＭＩＣＡＳＵＲＫ　Ｏ−
の７０−チャートであり、ステップ／３４でエラー７ラ
グレジスタの内容のチェックがなされ、°ｌ”であれば
リターンとなるが、′０”であればステップ／３７で割
込カラ／りのクリアが行なわれる。次に、ステップ／Ｉ
Ｉでアンテナ端子ＡＮＴが１７”か否かのチェックが表
されるが、アンテナ端子ＡＮＴは初期値が１７”となっ
ている様にあらかじめフォーマットができているので、
ステップ１３りに進み割込カラ／りの内容が転送りロッ
ク周期ＴＭのコ倍か否かのチェックが行なわれ、割込カ
ウンタの内容がコＸ　ＴＭ以下であればコントロールは
上述のステップ／３１に戻される。従って、アンテナ端
子ムＮＴがｌ″から“Ｏ“に落ちるまでの周期ＴＳ内で
ハ、コントロールはステップｔＳｔ→ステップ／Ｊ”ｌ
→ステッフ／３１→ステップ／３９・・・・・・とルー
プし、繰り返しを行なっている。しかし、ある時点でア
ンテナ端子ＡＮＴ　Ｋ　＠０”が伝送されて、アンテナ
端子ＡＮＴは０１に落ちる。その時にはステップｌ参〇
に進み、割込カウンタの内容を測定クロック周期テＳと
してＲＡＭの該当領域にストアし、これによりアンテナ
端子五Ｎ’ｒ＄＠／’となっている同期ＴＳが測定でき
る。Figure 12 is Subblue 97 @MICASURK O-
70-chart, the contents of the error 7 lag register are checked in step /34, and if it is 'l'', it is a return, but if it is '0', the interrupt color is cleared in step /37. will be carried out. Next, step /I
I indicates whether the antenna terminal ANT is 17" or not, but since the antenna terminal ANT is formatted in advance so that the initial value is 17",
Proceeding to step 13, a check is made to see if the contents of the interrupt counter are twice the transfer lock period TM, and if the contents of the interrupt counter are less than or equal to TM, the control returns to step 31 described above. will be returned to. Therefore, within the period TS from when the antenna terminal MNT falls from l" to "O", the control is performed from step tSt to step/J"l.
→ Step / 31 → Step / 39, etc. is looped and repeated. However, at a certain point, the antenna terminal ANT K @0" is transmitted and the antenna terminal ANT falls to 01. At that time, proceed to step 1, and set the contents of the interrupt counter to the corresponding area of the RAM as the measurement clock period S. By this, the synchronized TS at the antenna terminal 5N'r$@/' can be measured.

また、上述のようにステップ１３１→ステツプ／３９→
ステツプ／３１→ステツプ／Ｊ？−・・・・・とループ
している最中にも割込ルーチンは非同期にかかつてお９
、その都度、割込カウンタがインクレメントされている
が、いつまでもアンテナ端子ムＮＴがＯ”に落ちない場
合は、割込カウンタもいずれコＸ　ＴＭというカウント
値を計数してしまう。これは、コミュニケーションの失
敗を示しているので、ステップ／ＩＩＩでエラーフラグ
レジスタにエラーフラグのセットを行ない、コントロー
ルはメインプログラムにリターンされる。た、だし、ビ
ットｌの測定に限９．アンテナ端子ムＮＴの“／”から
°０“への立ち下りだけを検出するだけの動作となるの
で、測定結果は採用されない。Also, as described above, step 131→step/39→
Step/31 → Step/J? - Even while the loop is in progress, the interrupt routine can be executed asynchronously.9
, the interrupt counter is incremented each time, but if the antenna terminal does not fall to O'', the interrupt counter will eventually count the count value . Since this indicates a failure, an error flag is set in the error flag register in step /III, and control is returned to the main program. However, only the measurement of bit l is performed. The measurement result is not adopted because the operation is only to detect the falling edge from /'' to °0''.

サブルーチン°［Ｃム５ｔＪＲＫ　／−け、第１３図に
示しているように、ステップ／４Ｉ２　、　／ＩＩ３の
分鋏条件が逆になっているほかは、サブルーチン”　Ｍ
ＥＡＳＵＲＥ　ｏ　′と同じである。Subroutine°[Cmu5tJRK /-ke, As shown in Fig. 13, the subroutine ``M'' except that the dividing conditions of steps /4I2 and /II3 are reversed.
Same as EASURE o'.

かくして、ビット１−　／＃のｌビットから力る返送り
ロック周期の測定が行なわれると、サブルーチン１〒五
ＳＫ／　＠のステップｌλ９で割込カウンタのクリアが
実行され、次のステップ１３０で再度エラーフラグレジ
スタのチェックが行なわれる。その結果、エラーフラグ
レジスタの内容が°ｌ′であれはコントロールはメイン
プログラムへリターンされるが、その内容が°Ｏ°であ
ればステップ／Ｊ／に移される。ステップ／Ｊ／におい
ては、測定クロックｍ＠’ｒｓの平均値の演算が奥行さ
れるが、ここでは多数決によってその近似値計算を行な
って測定クロック周期ＴＳの平均値とし、ステップ１３
コで既ＫＲＡ麗に記憶されている転送りロックＴＭが書
き換えられる。次のステップ／３１では、割込カウンタ
の内容と転送りロックＴＭの比較が行なわれ、それらが
一致するまで割込カウンタは計数を続け、一致した時点
でコントロールはメインプログラムにリターンされる。In this way, when the return lock period is measured from the l bit of bit 1-/#, the interrupt counter is cleared in step lλ9 of subroutine 1〒5SK/@, and is cleared again in the next step 130. A check of the error flag register is performed. As a result, if the content of the error flag register is °l', control is returned to the main program, but if the content is °O°, control is transferred to step /J/. In step /J/, the calculation of the average value of the measurement clock m@'rs is carried out in depth, but here, the approximate value is calculated by majority vote and taken as the average value of the measurement clock period TS, and step 13
In this step, the transfer lock TM already stored in the KRA is rewritten. In the next step /31, the contents of the interrupt counter and the transfer lock TM are compared, and the interrupt counter continues counting until they match, at which point control is returned to the main program.

上述したサブルーチン”　ＴＡＳＫ／”と並行して、ス
レーブ側のマイクロコンピュータ３１は、サブル−チン
°ＴＡＳＬ２”を実行する。第１チ図はそのフローチャ
ートを示したものであや、こζでマスター側から送出さ
れ九転送りロックパルスの周期ＴＩの一定とギの測定結
果の処理を行′がうステップ／ＩＩ！　Ｎ／ｊ７は、ナ
ブル−チア　＠’１’ＡＳＫ／”のステップｌλ／　Ｍ
／　／３３とほぼ同じであり、また測定転送りロック周
期にもとづいて、クロックパルスをマスター側に返送す
るステップ／ｊｔ　Ｎ７７３も、サブルーチン＠ＴＡＳ
Ｋ／″のステップＩＯ参〜／ＪＯとはは同するだけなの
で、測定値そのものは意味がない。In parallel with the subroutine "TASK/" described above, the microcomputer 31 on the slave side executes the subroutine TASL2. Step /II where the period TI of the transmitted lock pulse is constant and the measurement results of G are processed.
It is almost the same as / /33, and the step /jt N773 that returns the clock pulse to the master side based on the measurement transfer lock cycle is also a subroutine @TAS
The measured values themselves have no meaning because they are the same as step IO of K/''~/JO.

また、ビット４の転送りロックＴＭの測定が終了した後
、ビット７は°１１であるから、ステップ／３３ではそ
の立ち上りで割込みカウンタがクリアされる。従って、
転送りロック周期Ｔ％の測定は、ビットＯＮ＆について
行なわれ、ビット７０期間にステップ／３３〜／１７が
実行される。Further, after the measurement of the transfer lock TM of bit 4 is completed, since bit 7 is 0.11, the interrupt counter is cleared at the rising edge of bit 7 in step /33. Therefore,
The transfer lock period T% is measured for bit ON&, and steps /33 to /17 are executed during bit 70 period.

なお、ステップ＃１−　／ｊコにおけるす／ルーチン”
ＭＥＡＳＵＲＥＯ”　、　”　ＭＥ五５ＤＲＩＣ／”け
、第１２図および第１３図に示したフローチャートのス
テップからなり、ステップ／ｊｌ〜／７３におけるサブ
ルーチン”　ＣＴＲＯＬＲ″は第１１図に示したフロー
チャートのステップから々る。In addition, step #1-/routine in /j
The subroutine "CTROLR" in steps /jl to /73 consists of the steps in the flowchart shown in FIG. 12 and FIG. Ru.

第ｎ図はメインプログラムにおけるステップ６７のサブ
ルーチン＠ＥＲＲＯＲ”のフローチャートである。この
サブルーチン＠ＥＲＲＯＲ’は、マイ、クロコンピユー
タ〃、３１がそれぞれ”　ＴＡＳＫ／”、＠ＴＡＳＫコ
０を終了した後で実行されるもので、コミュニケーショ
ンフォーマットのビット１１　（第参図のステップ０）
の値をきめる化−チンである。ｔｓ／３図のフローチャ
ートを参照すると、ステップ／７４Ｉで割込カウンタの
クリアがワなわれ、ステップ１７ｊで割込カウンタの内
容と転送りロック周期ＴＭが一致しているかどうかの比
較がなされたあと、それらが一致していれば次のステッ
プ／７４で転送りロックの同期がとれたことを示すため
にアンテナｆａ−７ＡＮＴが°ｌ′にされる。しかし、
それらが一致し。FIG. Bit 11 of the communication format (Step 0 in Figure 1)
It is a value that determines the value of . Referring to the flowchart shown in Figure ts/3, in step /74I, the interrupt counter is cleared, and in step 17j, a comparison is made to see if the contents of the interrupt counter match the transfer lock cycle TM. , and if they match, the antenna fa-7ANT is set to l' in the next step /74 to indicate that the transfer lock has been synchronized. but,
They match.

ていなければ、エラーフラグレジスタが°ｌ′″にセッ
トされているかどうかがステップ／７７でチェックされ
る。その結果、エラーフラグが”ｌ“であれば、ステッ
プ／７１においてアンテナ端子ムＮ〒が”Ｏｏにされ九
のち、コントロールはステップ／７！ＪＩＣ戻される。If not, it is checked in step /77 whether the error flag register is set to °l'''.As a result, if the error flag is "l", then in step /71 the antenna terminal M〒 is set. “After being made Oo and 9, the control is step/7! JIC will be returned.

しかし、エラーフラグが°０１であれば、ステップ１７
９でアンテナ端子ムＩＴが°／１にセットされ、ステッ
プ／１０で再びアンテナ端子ムＩＴが°−／”かどうか
のチェックが行なわれる。その理由は、ｉスター側ある
いはスレ、−プ側で、異常を示すためにアンテナ端子ム
ｌｉＴがいつでも°０１にされる可能性があシ、そ・れ
をチェックする必要があるからである。However, if the error flag is °01, step 17
At step 9, the antenna terminal IT is set to °/1, and at step /10, a check is made again to see if the antenna terminal IT is °-/. This is because the antenna terminal MliT may be set to 01 at any time to indicate an abnormality, and it is necessary to check this.

ステップ／１０においてアンテナ端子ＡＮＴｔＩ＆＠／
”テアレば、コントロールはステップ／７１に移される
が、そうでなけれｄステップ／Ｉ／でエラーフラグレジ
スタを＠ｌ”にセットしてステップ／７１にコントロー
ルが戻される。このようにサブルーチン”　ＥＲＲＯＲ
ｌにおいては、サブルーチン１〒ム８１ｊ’・ＴＡＳＫ
Ｊ”でエラーフラグレジスタがセットされたかどうかが
チェックされ、もしそのエラーフラグが°ｌ”にセラＦ
されていれｄ１アンテナ端子ムＮＴが＠Ｏ°にセットさ
れる。また、エラーフラグがｌ”にセットされていない
場合には、相手方のエラー送出が検知され、相手方がエ
ラーのためアンテナ端子ＡＮＴが”０ゝにセットされて
いれば、エラー７ラグレジスタを°ｌ“Ｋセットして、
ビット／４が終了するまで待って割込カウンタの内容と
転送りロック周期ＴＭが一致した時点でアンテナ端子を
＠ｌ”にセントシてメインプログラムにリターンすると
いうステップが実行される。In step /10, the antenna terminal ANTtI&@/
If there is a tear, control is transferred to step /71, but if not, the error flag register is set to @l in d step /I/, and control is returned to step /71. Like this subroutine "ERROR
In l, subroutine 1〒m81j'・TASK
J” is checked to see if the error flag register is set, and if the error flag is set in °l”, the error flag register is set.
If not, the d1 antenna terminal MNT is set to @O°. In addition, if the error flag is not set to ``l'', an error transmission from the other party is detected, and if the antenna terminal ANT is set to ``0'' due to an error in the other party, the error 7 lag register is set to ``l''. “Set K,
After waiting until bit/4 ends and when the contents of the interrupt counter match the transfer lock period TM, the step of setting the antenna terminal to @l'' and returning to the main program is executed.

第１４図および第ｎ図はメインプログラムのステップ７
１のサブルーチｙ　”　ＴＡＳＫＪ　＠のフローチャー
トである。マスター側のマイクロコンピュータＩは、こ
のサブルーチｙ　−ＴＡＳＫＪ”において、スレーブ側
のマイクロコンピュータ３１にデータを転送する。第１
４図のフローチャートを参照すると、ステップ／Ｉコ、
　ｉｔ、ｉでアンテナ端子ＡＮＴの”Ｏ°上セツトサブ
ルーチン”　ＯＴＮ　ＣＬＲ”が行なわれて、ビットｎ
のＯ″が送出される。次のステップ／ＩＩＩ　において
は、ビット／Ｉ　Ｎ７からなる１２ビツトのデータ転送
が行なわれるが、第１７図はそのサプルーチン＠ＤＡＴ
Ａ　ＯＵＴ”のフローチャートである。Figures 14 and n show step 7 of the main program.
1 is a flowchart of the subroutine y" TASKJ @ of No. 1. The microcomputer I on the master side transfers data to the microcomputer 31 on the slave side in this subroutine y-TASKJ". 1st
Referring to the flowchart in Figure 4, steps/I,
The "O° upper set subroutine" OTN CLR" of the antenna terminal ANT is performed at it, i, and bit n is
In the next step /III, a 12-bit data transfer consisting of bit /IN7 is performed, and FIG. 17 shows its subroutine @DAT.
A OUT” is a flowchart.

既にメインプログラムのステップΩにおいて、ＲＡＭ／
には転送すべきデータがストアされているので、サブル
ーチン＠ＤＡ’ｒＡ　ＯＵＴ”ではデータ管理番号に従
ってそのデータの読み出しとシリアル転送が行なわれる
。第ｎ図に示しているように１ステツプ１９≦でデータ
管理番号がクリアされ、ステップ７９７〜／９９で所定
のデータ管理番号に対応したＲＡＭ／のローテーション
にストアされているデータを読み出し、次いでそのデー
タが“ｏｌか一／”かＫよってアンテナ端子ＡＮＴが＠
０″か”　、　／　ＩＩかにセットされる。Already in step Ω of the main program, RAM/
Since the data to be transferred is stored in the subroutine @DA'rA OUT, the data is read out and serially transferred according to the data management number.As shown in Fig. The data management number is cleared, and in steps 797 to /99, the data stored in the RAM/ rotation corresponding to the predetermined data management number is read out, and then the antenna terminal ANT is determined whether the data is "ol or one/" or K. but@
It is set to 0" or "/II.

そして、割や当てられたｌビットの期間の制御が、ステ
ップコＯＯのサブルーチン＠ＣＮＴ　ＯＬＲ”（第７０
図参照）によって行なわれたのち、ステップ２０１　に
おいてデータ管理番号がインクレメントされる。次いで
、データ管理番号”０”〜“／／”Ｋ相当するデータの
転送が終了すると、ステップ２０２でそれが検出される
から、サブルーチン＠ＤＡＴＡＯＵＴ”の実行が完了し
、サブルーチン＠’ｌ’ＡｓＫｊ　”のステップｌｌｊ
にコントロールが移される。前述したように、チェック
ビットはビット３０〜３２の３ビツトからなり、ステッ
プｉｔｓ　−ｔｒｙはチェックピットの第１ピツトであ
るビット３０の値をきめるためのものである。ステップ
ｔｒｓでビット？が１１１かどうかがチェックされ、−
／”であればステップ／Ｉｔ　Ｉｃおいてアンテナ端子
ＡＮ’Ｉ’が“０゜にセットされ、１００であればステ
ップ／１７でアンテナ端子ムＮＴが°／”Ｋセットされ
る。ここで、ステップｔｘｔのサブルーチン°ＣＮＹ　
ＣＬＲ”は、ステップ／ＩＩＩと同様に、ｌビットの転
送期間を制御するサブルーチンである。The period of the allocated l bit is controlled by the subroutine @CNT OLR” (70th
(see figure), the data management number is incremented in step 201. Next, when the transfer of the data corresponding to the data management numbers "0" to "//"K is completed, it is detected in step 202, so the execution of the subroutine @DATAOUT is completed, and the subroutine @'l'AsKj is executed. step llj
control is transferred to As mentioned above, the check bit consists of three bits, bits 30 to 32, and the step its-try is for determining the value of bit 30, which is the first pit of the check pit. Bit in step trs? is checked to see if it is 111 and -
/”, the antenna terminal AN'I' is set to "0°" in step /It Ic, and if it is 100, the antenna terminal AN'I' is set to "°/"K in step /17. txt subroutine °CNY
CLR'' is a subroutine that controls the transfer period of 1 bit, similar to step /III.

チェックピットの第一ビットＩＩＣＨするステップ１１
９〜／９２は、ステップｉｔｓ　−ｉｔｒとほぼ同じで
あるが、ビットＢの値をそのままビット３／の値とする
ルーチンが実行される。ステップ１９３でアンテナ端子
ムＩＴが°ｏ’＜セットされ、ステップ／９１１でサブ
ルーチン”　ＯＮＴ　ＣＬＲ＠が実行されると、チェッ
クピットの第３ビツトであるビット３１が伝送ラインに
送出される。サブルーチン“ＴＡＳＫＪ”の最終ステッ
プｔｑｓＶｃおいては、アンテナ端子ムＮＴがｌ°にセ
ットされる。Step 11: IICH the first bit of the check pit
Steps 9 to /92 are almost the same as step its-itr, but a routine is executed in which the value of bit B is set as the value of bit 3/. In step 193, the antenna terminal MIT is set to °o'<, and in step 911, subroutine "ONT CLR@" is executed, and bit 31, which is the third bit of the check pit, is sent to the transmission line. Subroutine " In the final step tqsVc of TASKJ, the antenna terminal NT is set to l°.

第１１図および第１９図はメインプログラムのステップ
７−におけるサブルーチン＠ＴＡＳＫＩ−のフローチャ
ートである。このサブルーチン＠ＴＡＳＫＩ”では、ス
レーブ側から転送されたシリアルデータを受信してＲＡ
）１３にストアしておき、轟該データの転送ミスがない
かどうかをチェックしたのち、転送ミスがなｉればＲＡ
ＭＪにストアしたデータをＲＡＭＪに転送するステップ
が実行される。FIGS. 11 and 19 are flowcharts of the subroutine @TASKI- in step 7- of the main program. In this subroutine @TASKI, the serial data transferred from the slave side is received and the RA
) 13, check if there is a transfer error in the data, and if there is no transfer error, send it to RA.
A step of transferring data stored in MJ to RAMJ is executed.

第１７図のフローチャートを参照すると、まずステップ
２０３Ｋ）いて割込カウンタのクリアが行なわれ、ステ
ップ２０８　、コＯ５でそれぞれ割込カウンタの内容が
転送りロック周期ＴＩの一倍に一致するかどうかおよび
アンテナ端子ＡＮＴがｍ　／　ＩＩにゼ・ツトされてい
るかどうかのチェックがなされる。Referring to the flowchart of FIG. 17, first, in step 203K), the interrupt counter is cleared, and in step 208 and step O5, it is checked whether the contents of the interrupt counter match one time the transfer lock period TI, and A check is made whether the antenna terminal ANT is set to m/II.

転送りロック周期ＴＭＯλ倍になっても、スレ、−ブ儒
がデータ転送を開始しない場合、つｔｂアンテナ端子ム
ＩＴが１０°に落ちない場合には、マスター側のマイク
ロコンピュータＵは何もせずにコントロールをメインプ
ログラムにリターンしてしまう。仁のようにスレーブ側
からデータ転送がない場合には、　ＲＡＭＪからＲＡＭ
−に入力データの転送は行なわれない。Even if the transfer lock period TMOλ is doubled, if the thread or block does not start data transfer, or if the tb antenna terminal IT does not fall to 10 degrees, the microcomputer U on the master side does nothing. returns control to the main program. If there is no data transfer from the slave side like Jin, the data is transferred from RAMJ to RAM.
No input data is transferred to -.

しかし、ステップ２ｏｚにおいて、アンテナ端子ムＩＴ
が°Ｏ”に々っていることが検知されると、その時点か
ら１送周期がスタートし、ステップコ０６でサブルーチ
ン”（３ＮＴ　ＣＬＲ″が実行される。However, in step 2oz, the antenna terminal
When it is detected that the current is approaching 0°, one sending cycle starts from that point, and the subroutine "3NT CLR" is executed in step 06.

そして、ピッ）ｊ＃に相当する期間が経過すると、転送
され九データの取り込みに入るが、転送りロック周期Ｔ
Ｍの中間点でデータのサンプリングをするために１ステ
ツプ２０７　ｆｌｃおいてそのタイミングが調整されて
から、ステップコＯｌのサブルーチン″″Ｄムテム工Ｎ
′が実行される。このサブルーチン”　ＤＡＴＡＸＭ”
は、データ管理番号に従って、ＲＡ）ｔＪに入力データ
が読み込まれるステップλλ参〜コ３０からなる。Then, after a period corresponding to P)j# has elapsed, the data is transferred and begins to be captured, but the transfer lock cycle T
In order to sample the data at the midpoint of M, the timing is adjusted after one step 207 flc, and then the subroutine "" D of step co OL is executed.
' is executed. This subroutine “DATAXM”
consists of steps λλ-30 in which input data is read into RA)tJ according to the data management number.

そζで、ステップココダでは、データ管理番号のクリア
が行なわれ、ステップコλｊ−λコアにおいてはアンテ
ナ端子ムＮＴ　Ｉｃ転送されたデータが所定の−データ
管理番号によってきめられたＲＡＭＪのロケーションに
ストアされる。次のステップココｌでは、サブルーチン
°ＯＮＴ　ＣＬＲ”が実行されることＫよ抄、転送りロ
ック周期ＴＭに相当する期間の制御が行なわれ、さらに
ステップココ９においてデータ管理番号がインクレメン
ト（十ｌ）される。そして、ステップＪ３０でけデータ
管理番号が”　／Ｊ”になったかどうかのチェックが行
なわれ、”／２’に満たな叶れはステップココｊにコン
トロールが戻され、“１２“Ｋなれにサブルーチン”Ｔ
ＡＳＫダ°に移される。Then, in the step core, the data management number is cleared, and in the step core, the transferred data is stored in the RAMJ location determined by the predetermined data management number. be done. In the next step, the subroutine "ONT CLR" is executed, and control is performed for a period corresponding to the transfer lock period TM.Furthermore, in step 9, the data management number is incremented ( ).Then, in step J30, a check is made to see if the data management number has become "/J", and if it satisfies "/2', control is returned to step here j, and "12" K Nareni subroutine “T”
Moved to ASK da°.

このとき、サブルーチン＠ＴＡＳＫＩ”においては、ピ
ッ）ｆｆ（第参図参照）の中間点でサンプリングが打力
われ、このビットｑは３ビツトのチェックビットの第１
ビツトであや、その値はビット％の値と補数関係にセッ
トされている。従って、ステップ２０９〜コ／３では、
そのチェックが行なわれ、まずステップＪＯデでピッ−
４が°０“であれば。At this time, in the subroutine @TASKI, sampling is performed at the midpoint of ff (see figure), and this bit q is the first of the 3 check bits.
If it is a bit, its value is set in a complementary relationship with the value of bit %. Therefore, in step 209~ko/3,
The check is carried out, and first the step JO de is picked up.
If 4 is °0".

ステップ２１０でビット６が＠ｌ”であるかどうかがチ
ェックされる。その結果、ビット％が°Ｏ′であれば、
ピッ）ｆ７の値と補数関係にないので、ステップコｌλ
ではチェックミスフラグレジスタがセットされ、次いで
コン）０−ルはステップコ１３のサブルーチン°ＣＮＴ
　ＯＬＲ′″に移される。しかし。In step 210, it is checked whether bit 6 is @l''. As a result, if bit % is °O', then
B) Since there is no complement relationship with the value of f7, step co lλ
In this case, the check miss flag register is set, and then the control is executed in the subroutine °CNT of step controller 13.
Transferred to OLR''.However.

ビット％が“／”であれば、コントロールはそのままス
テップ−／ＪＫ移されることになる。また、ビット１１
１”でビット％が“ｌｏの場合にも、ステップλｂデ、
　Ｊ／／で検知され、フラグレジスタがセットさ１れる
が、ビットＣが°ｌ”でビットらが＠０°であれば、コ
ントロールはステップ−〇ｔ。If the bit % is "/", the control is directly transferred to step -/JK. Also, bit 11
1” and bit% is “lo”, step λb de,
J// is sensed and the flag register is set to 1, but if bit C is °l'' and bits are @0°, the control is at step -〇t.

Ｊ／／からそのｉｔステップコ／Ｉｆ／Ｃ移される。It is moved from J// to its step co/If/C.

次のステップ２／ＩＩ〜コ／Ｉにおいては、チェックビ
ットの第：コビットであるビットｑとビットＱが同値か
どう□かのチェックが行なわれる。さらに、ステップコ
ツプでチェックビットの第３ビツトであるビット稈：が
“ｌ“かどうかチェックされ、＝／”であれＦｘンチェ
ックミスフラグレジスタがステップコＪ０においてセッ
トされるが、°Ｏ”であれはコノトロールはステップコ
コ／に移される。最後にステップコｊｌでは、チェック
ミスフラグレジスタが°Ｉ”かどうかが調べられ、デー
タ転送に際してｉｌ！！りがないかどうかがチェックさ
れる。そして、チェックミスフラグレジスタが′ｌ°で
なけれｄｌＲＡＭＪのデータがＲＡＭＪＫ書舞込まれる
が、＠０”であればチェックミスフラグレジスタのリセ
ットが行なわれたのち、コントロールはメインプログラ
ムに戻されることになり、ＲＡＭコＫＦｉＲムＭ３のデ
ータの書き込みは実行されない。ところで、第１を図な
いし第６図を参照して、主としてマスター側のサブルー
チン”　ＴＡＳＫｊ″、　”　’ｒＡ８に参を説明した
が、スレーブ側のサブルーチン°ｒｉｔｘ＜ｃ″（メイ
ンプログラムのステップ７３）　、　”　ＴＡＳＫＪ″
（メインプログラムのステップ７１）Ｋついてもほぼ同
様であるからその説明を省略する。　□なお、アンテナ
端子ムＮ’Ｉ’　Ｋ例えばフォトカプラのような充電変
換素子を用い、□伝送ラインを光ファイバーで構成する
ことができる。In the next steps 2/II to ko/I, it is checked whether bit q, which is the co-bit of the check bits, and bit Q have the same value. Furthermore, the third bit of the check bit, bit culm:, is checked in the step controller J0 to see if it is "l", and if =/, the Fxn check miss flag register is set in the step controller J0, but if it is =/, the check miss flag register is set in the step controller J0, but if That Konotrol will be moved to Step Coco/. Finally, in step cojl, it is checked whether the check miss flag register is 'I'', and it is checked whether there is any il!! error during data transfer.If the check miss flag register is not 'l°, dlRAMJ data will be written to RAMJK, but if it is @0", the check miss flag register will be reset and control will be returned to the main program, and data writing to RAM KFiRM M3 will be executed. Not done. By the way, with reference to Figures 1 to 6, we have mainly explained the master side subroutines ``TASKj'' and ``'rA8'', but the slave side subroutine °ritx<c'' (step 73 of the main program). , “TASKJ”
(Step 71 of the main program) Since the process for K is almost the same, the explanation thereof will be omitted. □It is possible to use a charging conversion element such as a photocoupler for the antenna terminal N'I'K, and □the transmission line can be constructed from an optical fiber.

上述したように１本発明によれば、複港根本体とその付
加装置にそれぞれデータの直並列変換および並直列変換
を行なうマイクロコンピュータを設ける仁とにより、相
互にデータのシリアル転送ができ、しかもマイクロコン
ピュータを結合するコネクターのピンλ数がきわめて少
くなり、信頼性の高いデータ転送装置を提供する仁とが
できる。As described above, according to the present invention, data can be serially transferred between each other by providing a multi-port main body and its additional device with microcomputers that perform serial-to-parallel conversion and parallel-to-serial conversion of data, respectively. The number of pins λ of the connector that connects the microcomputer becomes extremely small, making it possible to provide a highly reliable data transfer device.

特に、本発明によればマスター側とスレーブ側の伝送速
度を一致させる伝送速度選択手段を設けているので、そ
れぞれのマイクロコンピュータ間の動作時間の相違によ
るコミュニケーションの不能が解消でき、かつ伝送路の
伝送状態の悪化の場合にも簡単に対応することができる
。しかも、本発明は簡単な構鴫であるから、既存の複写
機に容易に適用できる。・・In particular, according to the present invention, since a transmission speed selection means is provided to match the transmission speeds of the master side and the slave side, it is possible to eliminate the inability to communicate due to differences in operating time between the respective microcomputers, and to improve the transmission line speed. It is also possible to easily deal with deterioration in transmission conditions. Moreover, since the present invention has a simple structure, it can be easily applied to existing copying machines.・・・

【図面の簡単な説明】[Brief explanation of the drawing]

第１図および第２−は従来のデータ転送装置を示すブロ
ック図、第３図は本発明によるデータ転−送装置の主要
部の一構威例を示すブロック図、第参図ハ雪のコ、ミュ
ニケーシ目ンフォーマットを示す信号波形図、第３図は
本発明に適用するマイクロコンビニー−の要部ブロック
図、第６図はそのメインプログ、ラムのフローチャート
、第７図ないし第１９図はサブルーチンのフローチャー
トである。 〃・−・複写機本体用送受信部、 Ｉ・・・マスター側マイクロコンピュータ。 ｎ、３２・・・マスター／スレーブ切換スイッチ、Ｂ〜
フ、３３〜Ｊ４・・・増幅器、３０・・・付加装置用送
受信部、Ｊ／・・・スレーフ側マイクロコンピュータ、
Ｖ・・・マスター側伝送達度選択用スイッチ、＃ｌ・・
・スレーブ側伝送達度選択用スイッチ、３１・・・制御
記憶部、　　　ｊコ・・・ＲＡＭ　９％Ｓ３・・・演算
論理ユニット、ｊ４Ｅ・・・アキュムレータ、ＲＡＭ・
・・ランダムアクセスメモリ、ＤＯＲ・・・デコーダ、 ＲＯＭ・・・リードオンリーメモＶｓ ＰＣ・・・プライムカウンタ、　ＳＴＫ・・・スタック
。 特許出願人　キャノン株式金社 第８図 第１３図1 and 2 are block diagrams showing a conventional data transfer device, FIG. 3 is a block diagram showing an example of the structure of the main part of the data transfer device according to the present invention, and FIG. FIG. 3 is a block diagram of the main parts of the micro convenience store to which the present invention is applied, FIG. 6 is a flowchart of its main program and RAM, and FIGS. 7 to 19 are It is a flowchart of a subroutine. 〃--Transmission/reception section for the copying machine main body, I...Master side microcomputer. n, 32...Master/slave changeover switch, B~
F, 33-J4...Amplifier, 30...Transmission/reception unit for additional equipment, J/...Slave side microcomputer,
V... Master side transmission level selection switch, #l...
・Switch for slave side transmission level selection, 31...Control storage unit, jco...RAM 9%S3...Arithmetic logic unit, j4E...Accumulator, RAM・
...Random access memory, DOR...decoder, ROM...read-only memory Vs PC...prime counter, STK...stack. Patent applicant: Canon Co., Ltd. Figure 8 Figure 13

Claims (1)

【特許請求の範囲】[Claims] 複写機本体とその付加装置に、それぞれデータの直並列
変換および並直列変換を行にうためのプログラムを有す
るデータ転送用マイクロコンビエータを設け、前記複ｎ
本体と前記付加装置との間でデータのシリアル転送を行
なうデータ転送装置において、前記データ転送用マイク
ロコンピュータの少なくとも７′）Ｋ選択可能な複数の
伝送速度を備えさせ、選択スイッチによって前記伝送速
度を選択できるようにしたことを特徴とするデータ転送
装置。A data transfer micro combinator having a program for performing serial-parallel conversion and parallel-serial conversion of data is provided in the main body of the copying machine and its additional device, respectively.
In the data transfer device for serially transferring data between the main body and the additional device, the data transfer microcomputer is provided with a plurality of selectable transmission speeds, and the transmission speed is set by a selection switch. A data transfer device characterized by being selectable.