JPS60120458A - Data transferring device - Google Patents
Data transferring deviceInfo
- Publication number
- JPS60120458A JPS60120458A JP22952183A JP22952183A JPS60120458A JP S60120458 A JPS60120458 A JP S60120458A JP 22952183 A JP22952183 A JP 22952183A JP 22952183 A JP22952183 A JP 22952183A JP S60120458 A JPS60120458 A JP S60120458A
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- JP
- Japan
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- data
- transfer
- signal
- control circuit
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- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明にデータ転送装置に関し、%屹、データ処理装置
P’iのデータ転送1路rc関するO〔従来技術〕
従来のデータ転送装置におけるデータ転送回路間のデー
タ転送においてに1転送データ数が予め設定されたカウ
ンタの内容が零になったときに転送される最終転送デー
タが最後のデータであるということケ受信側データ転送
回路に通知するために送信側データ転送回路から終了信
号?送出して、データ転送を終了させている。いま、受
信側データ転送回路からざらにこわら両データ転送回路
間のバスの巾と異なる巾のバス?介して他装置へデータ
ケ転送する場合、例えば、1バイトのデータ転送バス巾
を4パイrye拡げて送る場合、4バイト単位に送る必
要があるため受信側データ転送回路にデータが4バイト
たまる毎に他装置/Cテデーを転送することになる。最
終転送データが4バイト毎の切れ目でげない場合例えば
2バイト目で終了してしまった場合にa終了信号に工9
最終データであることを認識し、4バイトたまるのを待
つことなく前記他装置(Cデータ転送whい、転送音終
了させている。ここで、送信側転送(ロ)路のカウンタ
の内容が零になる前に、丁なわち、終了信号が送出され
る前rc何らかの原因に19テータ転送が中断した場合
、前記受信側転送回路汀受取ったデータが4バイト毎の
切れ目でないときに汀4バイト揃うまでMU記他装置へ
のデータ転送に待状態となっている。この工うl場合、
従来装置でにデータ転送の中断ケマイクロプログラムに
通知して、マイクロプログラムの勤咋’tcエク受信側
データ転送回路に残っているデータ全前記他装置へ送出
し、中断したデータ転送ケ終らせている0したがって、
マイクロプログラムに大キナ負担をかけ、マイクロプロ
グラム処理のため大さl処理時間?必要としている。[Detailed Description of the Invention] [Technical Field] The present invention relates to a data transfer device, and relates to a data transfer path rc of a data processing device P'i. This signal is sent to notify the data transfer circuit on the receiving side that the final transfer data to be transferred is the last data when the content of the preset counter reaches zero in data transfer. End signal from side data transfer circuit? The data transfer is completed by sending the data. Now, the data transfer circuit on the receiving side is asking me if the width of the bus is different from the width of the bus between both data transfer circuits. For example, when transmitting data to another device via a 1-byte data transfer bus width, it is necessary to send data in units of 4 bytes, so every time 4 bytes of data accumulate in the data transfer circuit on the receiving side, The other device/C data will be transferred. If the final transfer data does not end at every 4-byte break, for example, if it ends at the 2nd byte, the a end signal is
Recognizing that it is the final data, without waiting for 4 bytes to be collected, the other device (C data transfer wh) ends the transfer sound.Here, the content of the counter on the sending side transfer (B) path becomes zero. If data transfer is interrupted for some reason, 4 bytes are aligned when the received data is not at the break of every 4 bytes. The MU is in a waiting state for data transfer to other devices.In this case,
When the data transfer is interrupted in the conventional device, the microprogram is notified, and all data remaining in the receiving side data transfer circuit is sent to the other device, and the interrupted data transfer is completed. There is 0 Therefore,
Putting a large burden on the microprogram and requiring a large amount of processing time for microprogram processing? In need of.
本発明の目的a上述の欠点會除去しマイクロプログラム
の介入なし/Cテデー転送回路lこ残ったデータ?他装
置屹送り出丁ことができる装置?提供することにある0
〔発明の構成〕
不発明のデータ処理装置げ、第1のデータ転送手段と、
所定の数のデータ?前記第lのデータ転送手段rc転送
し終ったとき第1の終了信号音出力し前記所定のデータ
を前記第1の転送手段に転送し終わる前にデータの転送
全終了するとき第2の終了信号を出力する第2の転送手
段とを備えている0
〔実施例〕
次fc本発明厄ついて図面全参照して詳Mに説明するO
図a本発明の一実施例ケ示すブロック図である。An object of the present invention is to eliminate the above-mentioned drawbacks without the intervention of a microprogram/remaining data transfer circuit. Is there any other device that can send out pages? [Structure of the Invention] An uninvented data processing device, a first data transfer means,
Predetermined number of data? When the first data transfer means rc has completed the transfer, a first end signal is outputted, and before the predetermined data has been transferred to the first transfer means, a second end signal is output when the data transfer is completely completed. [Embodiment] The present invention will be described in detail with reference to all the drawings. Figure a is a block diagram showing an embodiment of the present invention.
データ転送回路2a入出力装置(図示せず)と1バイト
巾のデータバスllO會介して啜続され、データ転送回
路trr主記憶(図示せず)と4バイト巾のデータバス
109’e介して陸続さね、データバッファ回路21と
、データバッ7ア回路llとa1バイト巾のデータバス
lO1″ft介して陸続さねる。データバス101上の
データが有効であること紮示す有効表示信号8102、
最終転送データがデータバスlO1上にあること?示す
第lの終了信号8104お工び直前に送出したデータが
最終転送データであったことケ示す第2の終了信号81
o5が制御回路22から信号線102,104お工ひ1
05にそれぞれ出力され、制御回路12に与えらhる。The data transfer circuit 2a is connected to an input/output device (not shown) via a 1-byte wide data bus 109', and is connected to the data transfer circuit trr main memory (not shown) via a 4-byte wide data bus 109'e. The data buffer circuit 21, the data buffer circuit 11, and the data buffer circuit 11 are connected via a data bus lO1''ft of a1 byte width.A valid display signal 8102 indicates that the data on the data bus 101 is valid. ,
Is the final transfer data on data bus lO1? A first end signal 8104 indicating that the data sent immediately before the transfer was the final transfer data
o5 connects the signal lines 102 and 104 from the control circuit 22.
05 and given to the control circuit 12.
データバスl 01からデータ?受取ったことを示す受
取信号8to31’J制御回路12から信号線103
rc小出力ね、制御回路22に与えらねる。Data from data bus l 01? Reception signal 8to31'J indicating reception from control circuit 12 to signal line 103
The rc output is small, so it cannot be applied to the control circuit 22.
制御信号8106μ制御(ロ)路12から信号線106
ケ介してデータバッファ(ロ)路lll′c与えられ、
制御信号811+D制御回路12からデータレジスタ1
3゜14.15,16vc与えらh−1制御値号5so
r汀制御回路22から信号線107’に介してデータバ
ッファ回路21/c与えられる。データバッファ回路1
1HI/(イト巾のデータバス108 ’に介して1バ
イト中のデータレジスタ13,14.15お工ひ16に
陸続される。Control signal 8106μ Control (b) path 12 to signal line 106
is provided with a data buffer (b) path lll'c through the
Control signal 811+D control circuit 12 to data register 1
3゜14.15,16vc given h-1 control value number 5so
It is applied from the r-side control circuit 22 to the data buffer circuit 21/c via a signal line 107'. Data buffer circuit 1
It is connected to the data registers 13, 14, 15, and 16 in 1 byte via a data bus 108' with a width of 1 HI/2.
本実施例でげ入出力装置側データ転送回路2が1個であ
るが複数個でもよい。In this embodiment, there is one data transfer circuit 2 on the input/output device side, but a plurality of data transfer circuits 2 may be provided.
次に動作九ついて説明する0入出力装置からデータバス
110を介してデータ?取り込んだデータ転送回路2円
のデータバッファ回路21汀制御回路22の制御信号8
107の指示1cエジテータパスt o t vcテデ
ーをのせる。このとさ、制御回路225−
V′X有効表示信号51o2に出力する。この信号5s
o2に受付けたデータ転送回路1円の制御回路12に制
御信号51o6vcxr)データバッ7アlal*1l
rcデータバス101上のデータの取込み全指示し、こ
れにエクデータバッファ回路1lrrデータを取込む。Next, the operation 9 will be explained. Data is transmitted from the input/output device via the data bus 110. Captured data transfer circuit 2 Data buffer circuit 21 Control signal 8 of control circuit 22
107 instructions 1c editor pass to t vc put on the teddy. At this time, the control circuit 225-V'X is outputted to the valid display signal 51o2. This signal 5s
A control signal 51o6vcxr) is sent to the control circuit 12 of the data transfer circuit 1yen accepted by o2) data buffer 7alal*1l
Instructs to take in all the data on the rc data bus 101, and takes the data into the exact data buffer circuit 1lrr.
制御回路12r1′テータバス上のデータ?受取ったこ
と全示す受取信号51oa’&出力し、この信号810
3會受付けた制御回路22げ次のデータをデータバスl
OI Icのせるようデータバッ7ア回路21 VC
指示し、再び前記信号8102を出力Tる。このような
勤咋全繰り返すことVc工9連続したデータ転送を行う
。データバッファ回路11に蓄えたデータ[1バ(ト単
位で順ニデータレジスタ13,14゜15お工び16に
データバス108Th介して送出111
され、制御回路12からの制御信号ν石犀の指示IC工
V全テデーレジスタ13〜16にデータが格納されたと
きに4バイト並列rc主記憶装置にデータバス109を
介して送出される。制御回路22内にaカウンタが設け
てあり、この内容が零となった場合丁なわちデータバッ
ファ回路21から送6−
られるデータが最終である場合に、制御回路22げ最終
転送データがデータバスl 01上VCあることを示す
信号81o4に出力し、制御回路12げこの信号810
4を受付ると、該最終転送データが4バイト毎の切り目
すなわちデータレジスタ16に格納さねなくとも、制御
信号5illを出力することによVデータレジスタ13
〜1fitc主記憶装置へのデータ転送全指示し、デー
タ転送全終了させる。Data on control circuit 12r1' data bus? A reception signal 51oa'& output indicating that it has been received, and this signal 810
The control circuit 22 receives the next data from the data bus l.
Data buffer circuit 21 VC to place OI Ic
and outputs the signal 8102 again. By repeating this process, nine consecutive data transfers are performed. The data stored in the data buffer circuit 11 is sequentially sent to the data registers 13, 14, 15 and 16 via the data bus 108Th in 1 bar units, and the control signal ν is sent from the control circuit 12. When data is stored in the IC engineering V all data registers 13 to 16, it is sent to the 4-byte parallel RC main storage device via the data bus 109.A counter is provided in the control circuit 22, and when the contents are zero, When this happens, that is, when the data sent from the data buffer circuit 21 is the final data, the control circuit 22 outputs the final transfer data to the signal 81o4 indicating that there is a VC on the data bus l01, and the control circuit 12 Geko signal 810
4, even if the final transfer data is not stored in the data register 16 at every 4-byte interval, the V data register 13 is output by outputting the control signal 5ill.
~1fitc Instructs all data transfer to the main storage device and completes all data transfer.
今、データ転送途中で入出力装置から信号線112?介
して転送の終了を通知された場合に汀、カウンタの内容
が零でかないため、信号5104r[出力さねない。こ
のとき1こげ、データバッファ回路21円に残るデータ
?全てデータバッファ(ロ)路11に送出後、制御回路
22から制御信号5lo5に出力する。信号8to5’
に受付けた制御回路120、データレジスタ13〜16
九制御信号8111を送出し、データレジスタ九中断し
た最後のデータ會格納し、最終転送として主記憶装置に
転送させ中断した転送全終了させる。Is the signal line 112 from the input/output device currently in the middle of data transfer? If the end of the transfer is notified via the counter, the contents of the counter will not reach zero, so the signal 5104r cannot be output. At this time, 1 burnt and the data remaining in the data buffer circuit 21 yen? After all data is sent to the data buffer (b) path 11, the control circuit 22 outputs the control signal 5lo5. Signal 8to5'
The control circuit 120 and data registers 13 to 16 accepted by
9 control signal 8111 is sent, the last interrupted data is stored in the data register 9, and transferred to the main storage device as the final transfer to complete all interrupted transfers.
以上、本発明にげ、中断した転送?ノ・−ドウエアにて
終了させることVCエリマイクロプログラムの負担軽減
および処理時間の短縮?達我できるという効果がある0That's all for the present invention, interrupted transfer? Is it possible to reduce the burden on the VC Eli micro program and shorten the processing time by terminating it with hardware? It has the effect of being able to achieve 0
図a本発明の一実施例な示すブロック図であり、1、
2・・・データ転送回路、11.21・・・データバッ
ファ回路、12.22・・・制御(ロ)路、t3,14
゜15.16・・・データレジスタ、lot、108゜
109.110・・・データバス、102〜107゜1
11.112・・・信号線0Figure a is a block diagram showing one embodiment of the present invention;
2...Data transfer circuit, 11.21...Data buffer circuit, 12.22...Control (b) path, t3, 14
゜15.16...Data register, lot, 108゜109.110...Data bus, 102~107゜1
11.112...Signal line 0
Claims (1)
のデータ転送手段に転送し終ったとv!!第1の終了信
号?出力し前記所定のデータを前記第1の転送手段に転
送し終わる前九データの転送音終了するとき第2の終了
信号會出力する第2の転送手段とt備えたこと1&:特
徴とするデータ転送装置0a first data transfer means; a predetermined number of data transfer means;
When the data has been transferred to the data transfer means of v! ! First end signal? and a second transfer means that outputs a second end signal when the transfer sound of the nine data before the end of transferring the predetermined data to the first transfer means is completed; Transfer device 0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22952183A JPS60120458A (en) | 1983-12-05 | 1983-12-05 | Data transferring device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22952183A JPS60120458A (en) | 1983-12-05 | 1983-12-05 | Data transferring device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60120458A true JPS60120458A (en) | 1985-06-27 |
Family
ID=16893468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22952183A Pending JPS60120458A (en) | 1983-12-05 | 1983-12-05 | Data transferring device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60120458A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63182765A (en) * | 1987-01-23 | 1988-07-28 | Fujitsu Ltd | Control system for direct memory access |
JPS6410372A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Direct memory access restart system |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5762432A (en) * | 1980-10-01 | 1982-04-15 | Fujitsu Ltd | Input and output system |
JPS60116061A (en) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | Input/output processing system |
-
1983
- 1983-12-05 JP JP22952183A patent/JPS60120458A/en active Pending
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