JPS5891469A - Data transfer device - Google Patents

Abstract

PURPOSE:To eliminate the need for a parallel connecting connector by sending data in series from a copying machine to an additional device by using a radio wave. CONSTITUTION:For control, for example, 8-bit parallel data need be sent from a copying machine 11 to an additional device 18 such as a paper quantity controlling device and a sorter. Transmitter and receivers 20 and 30 convert the parallel data into serial data of a pulse wave having different time series pulse width. A carrier is modulated by the series data and the resulting signal is transmitted through antennas 42 and 43. The received signal is converted into parallel data by the transmitter and receivers 20 and 30.

Description

【発明の詳細な説明】 本発明は複写機本体とその付加装置との間で相互にデー
タの授受を行うデータ転送装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transfer device for mutually exchanging data between a copying machine main body and an additional device thereof.

一般に、操作性を向上させ、豪写品質を精緻に制御す名
複写機においては、複写機本体とソータ４中入力センナ
などを備えた付加装置との間で相互に各種のデータを授
受するデータ転送装置が必要である。この種の従来のデ
ータ転送装置は、第７図に示すように、複写機本体／／
に中央処理装置（（３ＰＵ　）　／コ、／１０コントロ
ーラ／３　、出カドライバーｌｑ、入力インターフエイ
スＩ！；　、　ＣＰＵ用電源回路１６および付加装置用
電源回路／７を有している。付加装置／１には、シーケ
ンスコントローラ／９．入力インターフェイスにム、出
カドライバー２１ム、出力負荷−ムおよび入力センサ３
Ａを有しており、相互のデータ転送用に各種信号に応じ
た本数の接続線からなる例えばフラットケーブルを使用
している０ 複写徐本体／／の入力インターフェイス／ｊおよび付加
装置／にの入力インターフェイスにムは、雑音防止対策
として、第２図に示すように、フォト・カプラーを用い
て構成することもできる。しかし、いずれにしても転送
すべき信号の種類が増すと、コネクターのビン数も増え
ること番どなり、コネクターおよびケーブルが高価にな
るばかりでなく、装置の信頼性の劣化を招く原因となっ
てｉる。ｔり、ユニバーサルアシンクロナスレシーバ　
トランスンツタ（ＵＡＲＴ　）と称し、伝送速度が１０
Ｋ〜ＪＯＫ（ピット７秒）程度のシリアル転送ができる
データ転送装置があるが、従来どおシの７ラツトケーブ
ルではコネクタが高価すぎるし、またＵＡＲＴは汎用性
はもっているものの複写機本体とその付加装置との間の
データ転送装置としては不向な点も多ｉ０ 本発明の目的は、上述した欠点を除くために、複写機本
体とその付加装置に、それぞれデータのシリアル転送用
のマイクロコンピュータと空中伝搬のためのアンテナと
を備えることにょシ、複写機本体とその付加装置との間
のデータのシリアル転送に用いるケーブルを不要とする
とともに、付加装置が所定の位置にあるか否かの判定を
空中伝搬の電界あるｉは磁界等の減衰によって行うこと
ができるデータ転送装置を提供することにある。In general, in a good copying machine that improves operability and precisely controls copy quality, various data are exchanged between the copying machine itself and an additional device equipped with an input sensor in the sorter 4, etc. A transfer device is required. This type of conventional data transfer device is, as shown in FIG.
It has a central processing unit (3PU) /10 controller /3, output driver lq, input interface I!, a power supply circuit 16 for the CPU, and a power supply circuit /7 for additional equipment.Additional equipment /1 includes the sequence controller /9.input interface, output driver 21, output load and input sensor 3.
A, for example, a flat cable consisting of a number of connecting wires corresponding to various signals is used for mutual data transfer. The interface can also be constructed using a photocoupler as shown in FIG. 2 as a noise prevention measure. However, as the number of types of signals to be transferred increases, the number of connector bins also increases, which not only increases the cost of connectors and cables, but also causes deterioration in device reliability. Ru. Universal asynchronous receiver
It is called Transuntuta (UART) and has a transmission speed of 10
There are data transfer devices that can perform serial transfers of K to JOK (7 seconds per pit), but the connectors for conventional 7-rat cables are too expensive, and while UART has versatility, it In order to eliminate the above-mentioned drawbacks, it is an object of the present invention to install a microcomputer for serial data transfer in the main body of a copying machine and its attached device, respectively. In addition to eliminating the need for a cable used for serial data transmission between the copying machine main body and its additional device, the provision of an antenna for aerial propagation also eliminates the need for a cable used for serial data transmission between the copying machine main body and its additional device, and also makes it possible to determine whether or not the additional device is in a predetermined position. The object of the present invention is to provide a data transfer device that can make a determination based on the attenuation of an air-propagating electric field or a magnetic field.

以下、図面を参照して、本発明にりｉて詳細に説明する
。Hereinafter, the present invention will be explained in detail with reference to the drawings.

＠Ｊａｉ！ｌないし第５図および第７図は本発明による
データ転送装置の主要部の一構成例を示し、嬉を図は第
１図のユニットの出力信号を示す。第３図とｇ弘図にお
いて、〃は複写機本体用送受信部隻３θ°は付加装置用
送受信部、ＵとＪ／はそれぞれデータの直並列変換およ
び並直列変換を行うデータ転送用マイクロコンピュータ
、−と３コはマスター／スレーブ切換スイッチであシ、
このスイッチｎと３コのいずれか一方をオンまたはオフ
にすること番こよル、上述の送受信部〃または３０のい
ずれか一方をマスター側に、他をスレーブ側に切換える
ことができる。３〜ユ６および３３〜３４は増幅器であ
る。@Jai! 1 to 5 and 7 show examples of the configuration of the main parts of the data transfer device according to the present invention, and the second figure shows the output signal of the unit in FIG. 1. In Figures 3 and 3, 〃 is a transmitting/receiving unit for the main body of the copying machine; 3θ° is a transmitting/receiving unit for additional equipment; U and J/ are data transfer microcomputers that perform serial-to-parallel conversion and parallel-to-serial conversion of data, respectively; - and 3 are master/slave changeover switches,
By turning on or off any one of the switches n and 3, one of the above-mentioned transmitting/receiving sections or 30 can be switched to the master side and the others to the slave side. 3 to 6 and 33 to 34 are amplifiers.

コクと３７は変調するための送信ユニット、コと３１は
復調するための受信ユニットである。すなわち、送信ユ
ニットλりおよび３りは５ｗ４ｓ図および第６図に示す
ように、入力信号を方形波のみとしてパルス周液数変調
をして高周波断続ａ（ＣＷ）を出力する高周波出力回路
から＆Ｊ）、入力信号を信号増幅回路ＳＡＭＰ　、変調
回路ＭＯＤおよび高周波増幅回路ＨＦムに順次通してシ
リアルデジタルデータのうちマーク部分ｙとスペース部
分Ｓを搬送波（キャリア）のあ）、なしと区別した高周
波断続波（ａｗ）に変調し、出力する。Ｏ２０は発振回
路である。Reference numeral 37 is a transmitting unit for modulation, and reference numeral 31 is a receiving unit for demodulation. That is, as shown in the 5w4s diagram and FIG. ), the input signal is sequentially passed through the signal amplification circuit SAMP, the modulation circuit MOD and the high frequency amplification circuit HF, and the mark part y and space part S of the serial digital data are divided into carrier waves (carriers) and non-carriers. It modulates into a wave (aw) and outputs it. O20 is an oscillation circuit.

一方、受信ユニットコＳおよび３ｇは、第７図に示すよ
う番こ、送信ユニット２７または３７で変調された＾周
波断続をデジタルデータζこ変換する復調回路からなり
、キャリア検出回路ｃｎａ　１波形整形回路ＷＳＣおよ
び信号増幅回路ＳＡＭＰを有する。On the other hand, the receiving units S and 3g, as shown in FIG. It has a circuit WSC and a signal amplification circuit SAMP.

嬉参図において、４Ｉ−コはマスク側送信ユニットコク
と接続する空中伝搬のためのアンテナ、Ｒはスレーブ側
送信二ニツ）Ｊりと接続する空中伝搬のためのアンテナ
である。すなわち、一方の送信ユニットコアまたはＪ７
から供給された高周波出力を対応するアンテナクーまた
は侵を通して空中に放射させ、空気中を電波伝搬した信
号を他方のアンテナ侵または一侵で徴収し、対応する受
信ユニツ）　３１または舅に供給する。In the figure, 4I is an antenna for air propagation connected to the mask side transmission unit, and R is an antenna for air propagation connected to the slave side transmission unit. i.e. one sending unit core or J7
The high-frequency output supplied from the antenna is radiated into the air through the corresponding antenna, the radio wave propagated in the air is collected by the other antenna, and the signal is sent to the corresponding receiving unit.

次にかかるデータ転送装置の動作を説明する。Next, the operation of this data transfer device will be explained.

マスク側のマイクロコンピュータＪ／のＲ／ホードの“
θ′ピンから出力するデータをアンテナ端子ムＮＴ■を
経て送信ユニットコクに供給する。送信ユニットコクか
ら出力する高周波信号をアンテナ偏により空中に放射さ
せる。Microcomputer J/'s R/Hold's on the mask side
The data output from the θ' pin is supplied to the transmitting unit Koku through the antenna terminal MNT■. The high frequency signal output from the transmitting unit is radiated into the air by antenna polarization.

次に、その空中を電波伝搬した信号をスレーブ側のアン
テナ侵で吸収しスレーブ側の受信二二ツ）　３１に供給
する。その受信二二ツ）　３ｔで復調したシリアルのデ
ジタルデータをスレーブ側のマイクロコンピュータＪ／
のＲ／ボートの“ｌ′″ビンに供給する。Next, the signal propagated through the air as a radio wave is absorbed by the antenna on the slave side and is supplied to the receiver 22) 31 on the slave side. The serial digital data demodulated at 3t is sent to the slave side microcomputer J/
feed into the "l'" bin of the R/boat.

更に説明すると、かかるデータ転送装置は、互換性のあ
る送受信部〃、３θを、それぞれ複写機本体と付加装置
とに備えている。送受信部〃、３０は、１枚のプリント
基板に、それぞれマイクロコンビュータコ／、３１とイ
ンターフェース回路を組込んだものである。To explain further, such a data transfer device includes a compatible transmitting/receiving section and a 3θ in the copying machine main body and the additional device, respectively. The transmitting/receiving units 30 each have a microcomputer tacho/31 and an interface circuit built into a single printed circuit board.

マイクロコンピュータ−／、Ｊ／け、データの直並列変
換と並直列変換を行う機能を有しており、淋ホードに接
続したスイッチ〃、３コでマスター／スレーブの設定を
行う。第グ図に図示の場合は、複写機本体用送受信部Ｉ
のマイクロコンビュータコｌがマスター、付加装置用送
受信−３０のマイクロコンピュータ３／がスレーブとな
っている。マイクロコンピュータ−／、Ｊ／には、電源
端子ＶａＣ、アース端子ＶＳＳおよび制御端子ＲＴ　、
　ＥＸ　、　Ｘがあシ、電源端子ＶＣＣ＜電源が供給さ
れると、制御端子ＲＴにシステムのイニシアライズのた
めにリセット信号が供給され、また制御端子ＥＸ　、　
Ｘに発振振動子が接続され例えば２　Ｍｎ２のクロック
パルスヲ発振する。ところで、マイクロコンピュータλ
／、Ｊ／としては、例えばＲＯＭ　（リードオンリー　
メモリ）とＲＡＭ　（ランダムアクセスメモリ）をｌチ
ップに収容したマイクロプロセッサを適用することがで
きる。The microcomputer has the function of serial-parallel and parallel-serial conversion of data, and master/slave settings are made using three switches connected to the main board. In the case shown in Fig.
The microcomputer 1 of the microcomputer 1 is the master, and the microcomputer 3/ of the transmitter/receiver for additional equipment 30 is the slave. The microcomputer -/, J/ has a power terminal VaC, a ground terminal VSS, and a control terminal RT.
EX,
An oscillation resonator is connected to X and oscillates a clock pulse of, for example, 2 Mn2. By the way, microcomputer λ
For example, ROM (read only) is used as /, J/.
A microprocessor containing RAM (memory) and RAM (random access memory) on one chip can be applied.

このデータ転送装置において、いま送受信部〃の端子Ｐ
／／３〜Ｐ／コ参からなる入力端子ＩＮ／に複写機本体
からデータが供給されると、そのデータを増幅ｇ！Ｉｎ
、ニゲが増幅し、Ｒ，２ポート、Ｒ３ボートおよびにボ
ートの各端子を介して、マイクロコンピュータ−７が読
み込み、直列データに変換してボー）Ｒ／からアンテナ
端子ＡＮＴ■、送信ユニットコア、アンテナダコ、アン
テナダ３を介して送受信部３０へ伝送する。この送受信
部３θは、受信ユニット３ｔおよびアンテナ端子ＡＮＴ
■を介して、当該直列データを受信し、マイクロコンピ
ュータ３／のＲ／ボートに入力する。マイクロコンピュ
ータ３／は、その直列データを慕び並列データに変換し
、０ボートおよびＰボートの各端子を介して増幅器３３
ＩＪ亭に供給する。そして、増幅器３３　、　Ｊ４１は
、並列データを増幅して、端子Ｐλ０／　−Ｐ２／、２
からなる出力端子０ＵＴＪに転送する。In this data transfer device, the terminal P of the transmitting/receiving section is now
When data is supplied from the copier main body to the input terminal IN/ consisting of //3 to P/, the data is amplified g! In
, the output is amplified and read by the microcomputer 7 through the R,2 port, R3 port, and each terminal of the board, and converted into serial data. The signal is transmitted to the transmitting/receiving section 30 via the antenna holder and the antenna holder 3. This transmitting/receiving section 3θ includes a receiving unit 3t and an antenna terminal ANT.
(2) Receive the serial data and input it to the R/board of the microcomputer 3/. The microcomputer 3/ converts the serial data into parallel data and sends it to the amplifier 33 via the 0 and P ports terminals.
Supply to IJ-tei. Then, the amplifiers 33 and J41 amplify the parallel data to the terminals Pλ0/-P2/, 2
The data is transferred to the output terminal 0UTJ consisting of the following.

同様ニして、スレーブ側の送受信部３０が、マスター側
の送受信部Ｊヘデータを伝送する場合には、付加装置が
端子Ｐコノ３〜Ｐココｌからなる入力端子ＩＭＪに入力
するデータを、増幅器Ｊ！ｆ　、　ＪＡ　、マイクロコ
ンピュータ３／、アンテナ端子ムＮＴ■、送信ユニット
ｎ、アンテナｔＩ３　、アンテナダーツ受信ユニットコ
、アンテナ端子ムＮＴ■、マイクロコンビュータコｌ、
増幅器コ、２６をそれぞれ介して、端子Ｐ／（７／　−
Ｐ／／Ｊからなる出力端子ＯｔＪ’ｌ’／に転送するこ
とができる。この場合、マイクロコンピュータＪ／　ｉ
ｉ　、データの並直列変換を行い、マイクロコンビュー
タコｌは、データの直並列変換を行う。このように、送
受信部〃、３０は、電波伝搬を経由して双方向のデータ
転送を行なうことができる。ただし、空中電波伝搬路は
１つであるため、一方が信号を送信している区間は他方
がそれを受信し、又反対に送信が入れ替わってデータ転
送を行う。Similarly, when the transmitting/receiving section 30 on the slave side transmits data to the transmitting/receiving section J on the master side, the additional device inputs the data input to the input terminal IMJ consisting of the terminals P 3 to P 1 to the amplifier. J! f, JA, Microcomputer 3/, Antenna terminal NT■, Transmission unit n, Antenna tI3, Antenna dart receiving unit, Antenna terminal NT■, Microcomputer 1,
The terminals P/(7/-
It can be transferred to the output terminal OtJ'l'/ consisting of P//J. In this case, microcomputer J/i
i performs parallel-to-serial conversion of data, and microcomputer 1 performs serial-to-parallel conversion of data. In this way, the transmitter/receiver section 30 can perform bidirectional data transfer via radio wave propagation. However, since there is only one radio wave propagation path in the air, in the section where one side is transmitting a signal, the other side receives it, and on the other hand, transmissions are switched and data is transferred.

１１１図は＠参図のデータ転送装置に適用するコミニュ
ケーションフォーマットの一例ヲ示ス。ただし、空中電
波伝搬する高周波成分のうち信号成分のみを示したもの
であシ、高周波成分そのものを示すものではない（第６
図参照）。従って、変１Ｍキれた高周波成分（ＣＷ）は
、実際には前述したようにシリアルデータのうちマーク
部分はｆ／の中ヤリアでスペース部分はノンキャリアの
断続波ニなる。マイクロコンピュータ２／　、　Ｊ／は
、図示のように、ステップ■〜０のｌ／ステツ′ブを実
行することｉこよって、ｌフレームのデータ転送を行う
ことができる。ステップ■、■においては、マスター側
のマイクロコンビュータコｌとスレーブ側のマイクロコ
ンピュータ３／が転送りロックの同期制御を行う。そこ
で、マイクロコンピュータ１は、伝送ラインがオープン
になっている状態であるステップ■から、ｌフレームの
ビットＯが１１から“Ｏ′″になることにより、ステッ
プ■を開始し１’Ｌ’ＡＳＫ　／としてｌビットからな
る周期ＴＭの転送りロックパルスをマイクロコンピュー
タ３／へ伝送する。Figure 111 shows an example of the communication format applied to the data transfer device shown in @Reference. However, it only shows the signal component of the high-frequency components propagating in the air, and does not show the high-frequency components themselves.
(see figure). Therefore, in the high frequency component (CW) which has been cut by 1M, the mark portion of the serial data is actually a medium wave of f/, and the space portion is a non-carrier intermittent wave, as described above. As shown in the figure, the microcomputers 2/ and J/ are able to transfer l frames of data by executing the l/steps from steps 1 to 0. In steps (2) and (2), the microcomputer 1 on the master side and the microcomputer 3/ on the slave side perform synchronized control of the transfer lock. Therefore, the microcomputer 1 starts step (2) from step (2) in which the transmission line is open, when bit O of the l frame changes from 11 to "O'", and executes step (1'L'ASK / A transfer lock pulse with a period TM consisting of l bits is transmitted to the microcomputer 3/.

この期間に、マイクロコンピュータ３７は、Ｏビットの
立ち上りよりＴＡＳＫＪを起動し、マスター側から送ら
れてくる転送りロックパルスの周期ＴＭをビットＯ〜７
の１回測定し、演算処理して転送りロック周期の平均値
ＴＳを求め、これをステップ■の段階でアンテナ端子五
ＮＴ■を通してビットｒ〜／Ｓでマイクロコンピュータ
２／へ返送する。そして、マイクロコンビュータコｌは
、アンテナ端子ＡＮＴ■を通して供給された転送クロッ
ク周期ＴＭと平均値ＴＳが等しいかどうかをチェックす
る。屯し、ＴＭΦＴＳであれは、マイクロコンピュータ
３１トのコミニュケーションはできないので、ステップ
■のビット／６でアンテナ端子ムＩＩＴ■を“Ｏ′にし
てマイクロコンピュータ３１に知らせ初期の状態からや
９直す。しかし、ＴＭ＝ＴＳであれば、マイクロコンビ
ュータコｌは、ステップ■でビット／７を“０１にし、
ＴＡＳＫ４（の実行を開始する。マイクロコンピュータ
２７は、ステップ■におけるビット／７から転送りロッ
クの計数を開始する。従って、このビット１７からビッ
トａｔｔで、各ピッＦの周期は〒Ｍ＝’！８である。During this period, the microcomputer 37 activates TASKJ at the rising edge of the O bit, and changes the period TM of the transfer lock pulse sent from the master side to bits O to 7.
is measured once, arithmetic processing is performed to obtain the average value TS of the transfer lock period, and this is sent back to the microcomputer 2/ in bits r~/S through the antenna terminal 5NT (2) at step (2). Then, the microcomputer 1 checks whether the transfer clock period TM supplied through the antenna terminal ANT2 is equal to the average value TS. However, if it is TMΦTS, communication with the microcomputer 31 is not possible, so at bit/6 of step (2), the antenna terminal (IIT) is set to "O", and the microcomputer 31 is informed of this and the initial state is restored.However, , if TM=TS, the microcomputer I sets bit/7 to “01” in step ■;
The microcomputer 27 starts counting transfer locks from bit/7 in step (2). Therefore, from bit 17 to bit att, the period of each piF is 〒M='! It is 8.

次のステップ■、■において、マイクロコンビニ−タコ
ｌは’ｒＡｓＫＪを実行し、まずビット／１〜コタから
なる／コビットのシリアルデータをアンテナ端子ムＮＴ
■およびムＨτ■を介してマイクロコンピュータ３）に
転送し、次いでステップ■のピッ）　３０−　ＪＪの３
ビツトからなるチェックビットを伝送する。このチェッ
クビットのうち、ビット３０は偶数パリティビットとし
てもよりが、本実施例においては、前のビット２ｑの補
数をセットするようｋ“０′″とし、ビットコ９とビッ
ト３０の区別を明確にしている。チェックビットにおけ
るビット３／は、データの内容によってセットするもの
とし、本実施例においては／コビットのデータの第７番
目のビットである゛ピットコと同じ値である“ｌ゛をセ
ットする。ビット３コのチェックビットは、最終ビット
を表わすために“Ｏ“にし、このビット３コの終了時に
“／”″にセットして、ビット３３ではアンテナ端子ム
ＮＴ■″を開放する。In the next steps ■ and ■, the microconvenience store tacho l executes 'rAsKJ, and first sends the serial data of bits consisting of bits /1 to kota to the antenna terminal mu NT.
Transfer to the microcomputer 3) via ■ and Hτ■, then step ■Pip) 30-JJ 3
A check bit consisting of bits is transmitted. Among these check bits, bit 30 can be used as an even parity bit, but in this embodiment, it is set to k "0'" so that the complement of the previous bit 2q is set, and the distinction between bit 9 and bit 30 is made clear. ing. Bit 3/ in the check bit is set depending on the content of the data, and in this embodiment, it is set to "l", which is the same value as the 7th bit of the data of the / cobit, which is the pit code.Bit 3 The check bit is set to "O" to represent the final bit, and set to "/"" at the end of the third bit, and the antenna terminal NT" is opened at bit 33.

マイクロコンビュータコｌが、ステップ■〜■において
、ＴＡＳＫｊを実行して＾る期間に、マイクロコンピュ
ータ３１は転送されたデータを読み込むＴム８に４Ｃを
実行する。このようにして、マイクロコンビニ−タコｌ
は、送受信部Ｊの端子Ｐ／／Ｊ〜Ｐ／コｌにそれぞれ供
給された並列データを直列データに変換して、アンテナ
端子ムＮＴ■を介して送信ユニット２７に供給し、送信
ユニットコアによって断続波に変調してアンテナ４１−
を介して空中に送出し、マイクロコンピュータ３１は、
アンテナＱ、受信ユニット３ｇ　、アンテナ端子ＡＮＴ
■を介してその直列データを受信し、再び並列データに
変換して送受信部３０の端子Ｐ２０／　−ｐ２／２１ζ
それぞれ供給する。従って、送受信部Ｊの入力端子ＩＮ
／における端子Ｐ／／λ〜Ｐ／コ参に供給されたデータ
は、送受信部３０の出力端子ＯＵＴコの対応する端子Ｐ
コ。ｌ〜Ｐコ／Ｊにそれぞれ分配されることになる。During the period in which the microcomputer 1 executes TASKj in steps ① to ②, the microcomputer 31 executes 4C in TM8 to read the transferred data. In this way, the micro convenience store
converts the parallel data supplied to the terminals P//J to P/col of the transmitting/receiving section J into serial data, supplies it to the transmitting unit 27 via the antenna terminal NT, and transmits it by the transmitting unit core. The antenna 41- is modulated into an intermittent wave.
The microcomputer 31 sends it into the air via the
Antenna Q, receiving unit 3g, antenna terminal ANT
(2) Receive the serial data through the terminal P20/-p2/21ζ of the transmitting/receiving section 30 and converting it into parallel data again.
Supply each. Therefore, the input terminal IN of the transmitting/receiving section J
The data supplied to the terminals P//λ to P/ at
Ko. It will be distributed to I to P/J, respectively.

ところで、ステップのにおいては、マイクロコンピュー
タ−／　、　Ｊ／が送受信モードを切換えデータの伝送
方向を変える準備を行う。そして、ステップ■では、ス
レーブ側のマイクロランピユータ３１が、データの送信
を開始するため、ビット３りを１０”にセットするとと
もに転送りロックの計数を始める。マイクロコンピュー
タＪ／は、既１ｃ　ステップ■、■におｉて転送りロッ
クの同期をとっているので、ステップ■において転送り
ロック周期テＭで／コビットのシリアルデータ（ビット
３！；　−＄４　）をアンテナ端子ＡＮＴ■から送信ユ
ニット３７で変調し、アンテナ侵を通して送出し、マイ
クロコンビュータコ／に順次伝送することができる。By the way, in step 2, the microcomputers -/, J/ change the transmission/reception mode and prepare to change the data transmission direction. Then, in step (2), the microcomputer 31 on the slave side sets bit 3 to 10'' and starts counting transfer locks in order to start transmitting data. Since the transfer lock is synchronized in steps i and i, in step The signal can be modulated at 37, sent out through the antenna, and transmitted sequentially to the microcontroller.

また、ステップ■において、マイクロコンピュータＪ／
は、ステップ■の要領で３ビツトのチェックピットｃビ
ット３７〜３ｆ）ヲマイクロコンビュータコｌに送出す
る。かくして、マイクロコンピュータ３１が、データを
送信するＴＡＳＫｊを実行していル期間−こ、Ｖイクロ
コンピュータコｌは、そのデータを受信するＴＡＳＫＩ
を実行する。従って、送受信部３０の入力端子１Ｎコに
おける端子Ｐ２／Ｊ〜Ｐコλ参に供給されたデータを、
送受信部Ｉの出力端子ＯＵＴ／の対応する端子Ｐ１０／
　−Ｐ／／２にそれぞれ供給することができる。ステッ
プ■においては、マイクロコンビュータコ／　、　Ｊ／
とも、アンテナ端子ムＩＴ■をオープン状態にして、次
のデータ転送を行うフレームのステップ■の開始を待つ
ＴＡＳＫＯとなる。Also, in step ■, the microcomputer J/
Then, the 3-bit check pit c bits 37 to 3f) are sent to the microcomputer 1 in the same way as in step (2). Thus, during the period when the microcomputer 31 is executing TASKj for transmitting data, the microcomputer 31 executes TASKj for receiving the data.
Execute. Therefore, the data supplied to the terminals P2/J to P at the input terminal 1N of the transmitter/receiver 30 is
The corresponding terminal P10/ of the output terminal OUT/ of the transmitting/receiving section I
-P//2, respectively. In step ■, Microcombu Octopus/, J/
In both cases, TASKO opens the antenna terminal IT (2) and waits for the start of step (2) of the next data transfer frame.

第２図はマイクロコンピュータ＃　、　３／における要
部の構成を示すブロック図である。マイクロコンビュー
タコ／、３１は、それぞれ制御記憶部ｊへＲＡＭ（ラン
ダ＾アクセスメモリ）部ｊλ、演算論理ユニットよ３お
よびアキュームレータｊ弘を有している。ここで、制御
記憶部ｊ／のＲＯＭ　（リードオンリー　メモリ）は、
マイクロ命令とデータの転送りロック周期などの制御に
必要な情報を記憶している。デコーダＤＯＲは、　ＲＯ
Ｍから読み出されたデータの解読を行い、プログラムカ
ウンタＰＣは、ＲＯＭのアドレスを指定する。また、ス
タック８’［は、例えばＬＩＦＯ（ラストインファース
トアウト）の形式で使用される一連のレジスタである。FIG. 2 is a block diagram showing the configuration of main parts in microcomputers # and 3/. Each of the microcomputers 31 has a control storage section j, a RAM (random access memory) section jλ, an arithmetic logic unit 3, and an accumulator jhi. Here, the ROM (read-only memory) of the control storage unit j/ is
It stores information necessary for controlling microinstructions, data transfers, lock cycles, etc. The decoder DOR is RO
The data read from M is decoded, and the program counter PC specifies the address of the ROM. Further, the stack 8'[ is a series of registers used, for example, in a LIFO (last in first out) format.

次に、Ｒｉｍ＠ｊコは複数のメモリ領域からなり、その
アドレスはＸ、Ｙアドレスレジスタが指定する。Next, Rim@j consists of a plurality of memory areas, the addresses of which are specified by the X and Y address registers.

複数のメモリ領域のうち、ＲＡＭ／は入力端子ＩＮ／あ
るいは入力端子ＩＮ−に供給されるデータを記憶し、Ｒ
ＡＭＪは出力端子ＯＵＴ　／あるいは出力端子ＯＵＴコ
に供給するデータを記憶する。そして、ＲＡＭＪはアン
テナ端子ムＮＴ■を介して、相手側コンピュータからＲ
／ボートに伝送されてくるシリアル入力データの格納を
行うメモリ領域である。Among the plurality of memory areas, RAM/ stores data supplied to input terminal IN/ or input terminal IN-, and R
AMJ stores data to be supplied to output terminal OUT/or output terminal OUT. Then, RAMJ receives R from the other party's computer via the antenna terminal MNT■.
/ This is a memory area that stores serial input data transmitted to the board.

この他に、　ＲＡＭＩＩＩ／　Ｋは、タイマ割り込みが
あると＋ｌだけインクレメントする割込カウンタ、転送
りロック周期ＴＭを記憶するメモリ領域、測定した転送
り四ツク周期ＴＳを記憶するメモリ領域および入出力デ
ータの管理番号を記憶するメモリ領域などがある。In addition, RAM III/K includes an interrupt counter that increments by +l when there is a timer interrupt, a memory area that stores the transfer lock cycle TM, a memory area that stores the measured transfer lock cycle TS, and input/output. There is a memory area that stores data management numbers.

次に１第１θ図のメインプログラムのフローチャートと
、第７／図ないし第一図のサブルーチンのフローチャ・
−トを参照して、このデータ転送装置の動作を説明する
。Next, the flowchart of the main program shown in Figure 1 θ, and the flowchart of the subroutine shown in Figures 7 and 1.
- The operation of this data transfer device will be explained with reference to the following.

マイクロコンビュータコ／　、　３／において、電源が
供給され、リセット信号によってイニシアライズが行な
われると、第７０図に示すメインプログラムが開始され
る。まず、ステップ６１でＲＡＭのクリアが行なわれ、
次のステップ６２蕃こおいてサブルーチン”　ＩＯＤＡ
ＴＡＭが実行される。このサブルーチン“ＩＯＤＡＴＡ
Ｍは、それぞれマイクロコンビュータコ／、３／が、入
力端子ＩＮ／　、　ＩＮＪ（７）入力情報をＲＡＭ／に
読み込み、出力端子ＯＵＴ／　、０ＵＴ２にＲＡＭＪか
ら読み出した出力情報を供給するルーチンである。ステ
ップ６３では、ＲＡＭｋ転送りロック周期ＴＭがセット
され、割込カウンタが起動される。転送りロック周期Ｔ
Ｍは、前述したように、ＲＯＭに書き込まれており、デ
ータのシリアル伝送速度をきめるものである、割込カウ
ンタは、タイマ割込みが発生するたびに、その内容を＋
ｌだけインクレメントする。When power is supplied to the microcomputer tacho/3/ and initialization is performed by a reset signal, the main program shown in FIG. 70 is started. First, in step 61, the RAM is cleared,
Next step 62 Subroutine” IODA
TAM is executed. This subroutine “IODATA
M is a routine in which microcomputer tacho/ and 3/ read input information from input terminals IN/ and INJ (7) into RAM/, and supply output information read from RAMJ to output terminals OUT/ and 0UT2, respectively. In step 63, the RAMk transfer lock period TM is set and an interrupt counter is activated. Transfer lock period T
As mentioned above, M is written in the ROM and determines the serial data transmission speed.The interrupt counter reads the contents of + every time a timer interrupt occurs.
Increment by l.

ステップ４４ｔにおりては、マイクロコンビュータコｌ
、３／が、それぞれマスターかスレーブかを判断スる。At step 44t, the microcomputer tacho l
, 3/ are respectively master or slave.

そして、マイクロコンビュータコ／がマスター、マイク
ロコンピュータ３１がスレーブであるから、次のステッ
プへ移り、それぞれステップ評でサブルーチン“ＴＡＳ
Ｋ／　”　、ステップ６ルでサブルーチｙ“ＴＡＳＫＪ
　”を実行する。従って、マイクロコンビュータコｌは
、まず周期ＴＭでビットＯからビット７までのｌビット
を使用して転送りロックパルスを伝送ラインに送出し、
マイクロコンピュータＪ／は、その転送りロック周期を
測定する（Ｈｚ図のステップ■参照）。次いで、マイク
ロコンピュータ３１が、測定した転送りロック周期ＴＳ
に４とづいて、ビットｔからビット／ｊにわたって転送
りロックパルスを返送し、マイクロコンピュータ−１が
その転送りロックを受信する（第一を図のステップ■参
照）。Then, since the microcomputer tacho/ is the master and the microcomputer 31 is the slave, the process moves to the next step and the subroutine "TAS" is executed in each step.
K/”, subroutine y “TASKJ” in step 6
Therefore, the microcomputer l first sends a transfer lock pulse to the transmission line using l bits from bit 0 to bit 7 in a period TM, and
The microcomputer J/ measures the transfer lock cycle (see step 3 in the Hz diagram). Next, the microcomputer 31 uses the measured transfer lock period TS.
Based on step 4, a transfer lock pulse is sent back from bit t to bit /j, and microcomputer 1 receives the transfer lock (see step 1 in the figure).

このよう−こして、マイクロコンピュータＪ／　、　３
／は、転送りロック周期の同期制御を行ない、その結果
クロック周期ＴＭキＴＳであれば、相互のコン二エケー
ションができる。その判定はステラ７’４７のサブルー
チン“ＥＲＲＯＲ”で行なわれ、クロック周期〒Ｍ＋〒
Ｓとなると、エラーフラグレジスタに“ｌ″″が入力さ
れる。このエラーフラグが“ｌ′″かどうかは、ステッ
プ６ＢこおいてマイクロコンピュータＵが判断し、もし
エラー７ラグが“ｌ′″であれば、ステップ６りに移っ
てエラーフラグレジスタをリセットしてステップ≦２に
戻るが、エラー７ラグが“θ″であれば次のステップ７
０にコントロールを移す。In this way, microcomputer J/, 3
/ performs synchronization control of the transfer lock cycle, and as a result, mutual convergence is possible if the clock cycle is TM and TS. This determination is made in the subroutine "ERROR" of Stella 7'47, and the clock period is 〒M+〒
S, "l"" is input to the error flag register. The microcomputer U determines whether this error flag is "l'" in step 6B. If the error 7 lag is "l'" If so, proceed to step 6, reset the error flag register, and return to step ≦2. However, if the error 7 lag is "θ", proceed to step 7.
Transfer control to 0.

ここで、エラーフラグが“１１番こなれば、ａｔ図のス
テップ■で示したよう番と、マイクロコンピュータＵは
、伝送ラインを“０１に落して、マイクロコンピュータ
Ｊ／に知らせる。ただし、マイクロコンピュータＪ／で
異常が生じて、転送りロック周期の測定不能の場合にも
、サブルーチン“ＥＲＲＯＲ”で検出され、エラーフラ
グレジスタがｌ′″とな）、中はシ伝送ラインは“Ｏ゛
となる。Here, if the error flag reaches "11", the microcomputer U drops the transmission line to "01" and notifies the microcomputer J/, as shown in step 2 in the at diagram. However, even if an abnormality occurs in the microcomputer J/ and the transfer lock cycle cannot be measured, it will be detected in the subroutine "ERROR" and the error flag register will be set to "l'"), and the internal transmission line will be set to " It becomes O゛.

さて、ステップ７０においては、マイクロコンビュータ
ーｌ、３／が再びマスターかスレーブかを判断し、マス
ター側のマイクロコンビュータコｌは、すブルーチン“
ＴＡＳＫ　７″″ｓ”ＴＡｓＫ４”″をステップ７／　
。Now, in step 70, it is determined again whether the microcomputer l, 3/ is a master or a slave, and the microcomputer l on the master side performs the routine "
TASK 7″s”TAsK4”″Step 7/
.

７−２で実行し、これと同時にスレーブ側のマイク費コ
ンピュータ３１はサブルーチン“テムＳＫ＋’“。7-2, and at the same time, the slave-side microphone computer 31 executes the subroutine "TEMSK+'".

“テムＳＫＪ“をステップ７１　、７＋で実行する。す
ナワチ、マイクロコンビュータコｌが、まず第１図のス
テップ■において伝送ラインを“Ｏ゛にし、次ｉで同図
のステップ■、■を行って、ビット／１〜２９でｌコビ
ットのシリアルデータを転送し、ビットｘＳＪコで３ビ
ツトのチェックビットを転送する。"TEMSKJ" is executed in steps 71 and 7+. First, the microcomputer tacho l sets the transmission line to "O" in step ■ in Figure 1, and then performs steps ■ and ■ in the same figure in step i to obtain l cobit serial data in bits/1 to 29. , and 3 check bits are transferred at bit x SJ.

このトキ、マイクロコンピュータ３７は、ステップ■で
データの受信動作に入り、ステップ■、■で／−ビット
のシリアルデータと３ビツトのチェックビットを読み込
む。At this time, the microcomputer 37 enters the data receiving operation at step (2), and reads the /- bit serial data and 3 check bits at steps (2) and (2).

このようにして、マイクロコンピュータＵがナブル−チ
ン″ＴＡＳＫＪ　１を実行し、マイクロコンピュータＪ
／がサブルーチン“ＴＡＳＫ４’　”を実行する。そし
て、第１図のステップので伝送ラインがオープンにされ
たのち、今度はマイクロコンピュータ３１がビット３亭
〜弘りにわたってデータ伝送を含むステップ■〜■のサ
ブルーチン“ＴＡＳＫｊ　”を実行し、同時にマイクロ
コンビュータコｌはサブルーチン”　ＴＡＳＫ＋−を実
行する。マイクロコンビュータコ／　、　Ｊ／が、ステ
ップ７コ、芹においてそれぞれサブルーチン“ＴＡＳＫ
≠”　Ｉ　”　ＴＡＳＫｊ″″を終了すると、次のデー
タ転送のために、コントロールはステップ６コに移され
る。In this way, the microcomputer U executes "TASKJ1" and the microcomputer J
/ executes subroutine "TASK4'". After the transmission line is opened in the step shown in FIG. 1 executes the subroutine ``TASK+-''. The microcomputers TASK/ and J/ execute the subroutine ``TASK+-'' at steps 7 and 7, respectively.
Upon completion of ≠"I"TASKj"", control is transferred to step 6 for the next data transfer.

メインプログラムのステップは、上述の通りであるが、
次にその各サブルーチンについて順次説明する。The steps of the main program are as described above,
Next, each subroutine will be explained in sequence.

まず、サブルーチン“ＩＯＤＡＴＡ　”においては、マ
イクロコンビュータコ／　、　３／が、データ管理番号
０−／ｌに従って、入力データをＲＡＭ　／に取り込み
、ＲＡＭコから出力データを読み出す動作が行なわれる
。そこで、第１１図のフローチャートに示しているよう
番こ、サブルーチン”　ＩＯＤＡＴＡ“がコール−ｉｔ
レルと、ステップＩ／でデータ管理番号のクリアが行な
われ、ステップざ２〜１６でＲＡＭ／に入力データ“が
取り込まれ、ステップｒ７で再び管理番号のクリアが行
なわれたのち、ステップｉｔ−タコでＲＡＭ−から出力
データが読み出される。すなわち、ステップｌコでは、
例えば複写帳本体用送受信部〃（第３図）の入力端子Ｐ
／／３〜Ｐ／コＶにそれぞれ割り付けられたデータ管理
番号“Ｏ″〜“／／”″に応じて、入力データのチェッ
クが実行される。First, in the subroutine "IODATA", the microcontrollers / and 3/ take input data into the RAM / and read output data from the RAM according to the data management numbers 0-/l. Therefore, as shown in the flowchart of FIG. 11, the subroutine "IODATA" is called.
The data management number is cleared in step I/, the input data is loaded into RAM/ in steps 2 to 16, the management number is cleared again in step r7, and then the data management number is cleared in step I/. Output data is read from RAM- in step 1. That is, in step 1,
For example, the input terminal P of the transmitting/receiving section for the copybook main body (Fig. 3)
The input data is checked according to the data management numbers "O" to "//" assigned to //3 to P/coV, respectively.

そして、例えばデータ管理番号“Ｏ゛の入力端子Ｐ／／
Ｊのデータが“ｌ“かａ″θ′″かによって、ステップ
ｒｉもしくはステップ！−に分岐され、データ管理番号
１０１に相当するＲＡＭ／のロケーションに当該入力デ
ータが書き込まれる。For example, input terminal P// of data management number "O"
Depending on whether the data of J is “l” or a″θ′″, step ri or step! -, and the input data is written to the RAM/ location corresponding to the data management number 101.

次のステップｊｊにおいては、データ管理番号が＋ｌだ
け増加（インクレメント）され、データ管理番号は“Ｏ
゛からｌ゛になるから、ステップ１６で管理番号が“／
Ｊ　”″かどうかのチェックは１ＭＯ“となり、ステッ
プ６コにコントロールが戻される。同”様にして、デー
タ管理番号に従って入力データがＲＡＭ　／に取り込ま
れ、データ管理番号が′″／Ｌ２　”になると、ステッ
プＩ６のチェックが”　ＹＥＳ″となるからコントロー
ルがステップ♂７化移される。ステップ１ｒｔ−タコに
おいては、データ管理番号に応じてＲＡＭコから読み出
された出力データが、例えば送受信部Ｊの出力端子Ｐ１
０／〜Ｐ／／Ｊ　Ｋ分配されるが、そのコントロールは
ステップｌコ〜ｊ６と実質的に同じであるから、その説
明を省略する。In the next step jj, the data management number is incremented by +l, and the data management number becomes “O
Since it changes from ゛ to l゛, the management number becomes “/” in step 16.
J "" is checked as 1MO", and the control is returned to step 6. In the same way, the input data is loaded into RAM / according to the data management number, and the data management number becomes "/L2". Then, since the check in step I6 becomes "YES", control is transferred to step ♂7. Step 1 - In the tacho, the output data read from the RAM according to the data management number is transmitted to the output terminal P1 of the transmitter/receiver J, for example.
0/~P//JK is distributed, but since its control is substantially the same as in steps l-j6, its explanation will be omitted.

メインプログラムのステップ６３においては、既述した
ように、ＲＡＭに転送りロック周期？Ｍがセットさ収る
とともに、割込カウンタがイネーブルにされる。この割
込カーウンタは、タイマー割り込みがあると、第１二図
の割り込みルーチンがコールされ、ステップ１０／　−
１０３が実行されることになる。すなわち、割り込みが
あるたびに、割込カウンタの内容がインクレメントされ
、割込カウンタがオーバフローをすると、エラー７ラグ
レジスタがセットされることになる。In step 63 of the main program, as mentioned above, the lock cycle is transferred to the RAM. Once M is set, the interrupt counter is enabled. When there is a timer interrupt, the interrupt routine shown in FIG. 12 is called, and step 10/-
103 will be executed. That is, each time there is an interrupt, the contents of the interrupt counter are incremented, and when the interrupt counter overflows, the error 7 lag register is set.

マイクロコンビュータコｌは、メインプログラムのステ
ップ６！で、サブルーチン“ＴＡＳＫｊ　”を実行する
。第１３図ないし第７６図はそのサブルーチン”ＴＡＳ
Ｋｊ　”　　のフローチャートである。サブル−チン“
ＴＡＳＫ／　”を実行することによって、マイクロコン
ビュータコｌは、アンテナ端子ムＮＴ■ヲ介シて伝送ラ
インｋ“０１と′／１の繰り返しからなる周期〒Ｍの転
送りロックパルスを送出したのち、マイクロコンピュー
タ３／から返送されてくる転送りロックパルスの周期Ｔ
Ｓを測定する。ビットθ〜７からなるｔビットの転送り
ロックパルスは、ステップ１０≠〜１２０において、ア
ンテナ端子ムＮで■のセットとナブル−チン“ＯＮＴ　
０ＬＨ−を交互に行うことによってなされる。Micro Computer Tacol is step 6 of the main program! Then, subroutine "TASKj" is executed. Figures 13 to 76 show the subroutine “TAS”.
This is a flowchart of the subroutine “Kj”.
By executing ``TASK/'', the microcomputer 1 sends out a transfer lock pulse with a period 〒M consisting of repetitions of 01 and '/1 on the transmission line k via the antenna terminal NT, and then Period T of transfer lock pulse sent back from microcomputer 3/
Measure S. The transfer lock pulse of t bits consisting of bits θ to 7 is set at the antenna terminal M at steps 10≠ to 120.
This is done by alternating 0LH-.

ここで、サブルーチン“ＯＮＴ　ＧＬＲ”は、第１４Ｉ
図に示しているように、ステップ／３４Ｉ、　／３ｊか
らｅｂ、割込カウンタのクリアと、割込カウンタの内容
と周期ＴＭ　（ＲＡＭｋセットされている）の−−款を
チェックすること−こより、転送りロック周期！輩を一
定にする制御をしているっ ナブル−チン”ＴＡＳＫ／”のステップ／２／−／コｔ
においては、スレーブ側のマイクロプロセッサ３１が返
送するｔビットの転送りロックパルスの周期テＳを測定
−するため、マスター側のマイクロブ胃セツサコ／はサ
ブルーチン“ＭＩＣＡＳＵＲＫＯ−、“耶ム５ＵＲＥ：
／“を交互に実行する。Here, the subroutine "ONT GLR" is the 14th I
As shown in the figure, from steps /34I and /3j to eb, clearing the interrupt counter and checking the contents of the interrupt counter and the period TM (RAMk set). Transfer lock cycle! Step 2/-/of "TASK/" which is controlling to keep the number constant
In order to measure the period of the t-bit transfer lock pulse sent back by the microprocessor 31 on the slave side, the microprocessor 31 on the master side executes the subroutine "MICASURKO-", "YUM5URE:"
/” are executed alternately.

１１１／ｊ図はサブｋ　−ｆ　ｙ　”ＭＫＡＳＵＲＥＯ
”　Ｃｒ）　７　ｏ　−ｆヤードであり、ステップ／３
６でエラーフラグレジスタの内容のチェックがなされ、
“１１であればリターンとなるが、′Ｏ゛であればステ
ップ／３７で割込カウンタのクリアが行われる。次−こ
、ステップ／３１でアンテナ端子ムＮＴ■が“ｌ′″か
否かのチェックがなされるが、アンテナ端子ムＩＴ■は
初期値が“ｌ′″となっている様にあらかじめフォーマ
ットができているので、ステップ／３りに進み割込カウ
ンタの内容が転送りロック周期〒Ｍの２倍か否かのチェ
ックが行われ、割込カウンタの内容がコＸＴＭ以下であ
ればコントロールは上述のステップｉｓｔに戻される。Figure 111/j shows subk −f y ”MKASUREO
” Cr) 7 o -f yards, step/3
At step 6, the contents of the error flag register are checked,
If it is "11", the return is made, but if it is 'O', the interrupt counter is cleared in step /37.Next, in step /31, it is determined whether the antenna terminal NT is "l'" or not. However, since the antenna terminal MIT■ has been formatted in advance so that the initial value is "l'", the contents of the interrupt counter are transferred and the lock cycle is determined by proceeding to step 3. A check is made to see if it is twice 〒M, and if the content of the interrupt counter is less than or equal to 〒XTM, control is returned to step ist described above.

従って、アンテナ端子ムＮ〒■が“１１から“０１に落
ちるまでの周期ＴＳ内でハ、コントロールはステップ／
３１→ステツプ１３り→ステップ／３Ｉｒ→ステップ１
３り・・・・・・・・・・−とループし、繰り返しを行
っている。しかし、ある時点でアンテナ端子五ＮＴ■に
“０１が伝送されて、アンテナ端子ムＮＴ■は“０１に
落ちる。その時にはステップｉｕｏ　ｙ−進み、割込カ
ウンタの内容を測定り四ツク周期！８としてＲム麗の該
当領域にストアし、これによりアンテナ端子ムＮＴ■が
＃ｌ″となっている周期〒Ｓが測定できる。Therefore, within the period TS until the antenna terminal M〒■ falls from "11" to "01", the control is performed in steps/
31 → Step 13 → Step/3Ir → Step 1
It loops and repeats 3... However, at a certain point, "01" is transmitted to the antenna terminal 5NT■, and the antenna terminal NT2 falls to "01". At that time, proceed to step iuo y-, measure the contents of the interrupt counter, and complete the four-cycle cycle! 8 and stored in the corresponding area of the R module, thereby making it possible to measure the period 〒S during which the antenna terminal NT■ is #l''.

また、上述のようにステップ／３ｆ→ステツプ／３デ→
ステツプ／Ｊｌ→ステツプ１３り・・・・・曲・・・・
・とループしている最中にも割込ルーチンは非同期にか
かつており、その都度、割込カウンタがインクレメント
されているが、いつまでもアンテナ端子ムＮＴ■が“Ｏ
′″に落ちない場合は、割込カウンタもいずれコＸＴＭ
というカウント値を計数してしまう。これは、コミュニ
ケーションの失敗を示しているので、ステップｌ≠ｌで
エラーフラグレジスタにエラー７９グのセットを行い、
コントロールはメインプログ２ムにリターンされる。た
だし、ビットｔの測定に限り、アンテナ端子ＡＮＴ■の
“ｌ″から”ｏ″″への立ち下シだけを検出するだけの
動作となるので、測定結果は採用されない。Also, as mentioned above, step/3f → step/3d →
Step/Jl → Step 13...Song...
・The interrupt routine continues asynchronously even while looping, and the interrupt counter is incremented each time, but the antenna terminal NT continues to be “O”.
If the interrupt counter does not fall to
This count value is counted. This indicates a communication failure, so in step l≠l, error 79 is set in the error flag register.
Control is returned to the main program. However, in the measurement of bit t, the measurement result is not adopted because the operation is only to detect the fall of the antenna terminal ANT from "l" to "o".

サブルーチン“北ムＳＵＲ／　”は、第７６図に示して
いるように、ステップ／４Ｃコ、　／４１−３の分岐条
件が進化なっているほかは、サブルーチン“ＭＥＡＳＵ
ＲＫ　ｏ“と同じである。As shown in Figure 76, the subroutine "SUR/" is the same as the subroutine "MEASU" except that the branch conditions of steps /4C and /41-3 are evolved.
Same as "RK o".

かくして、ビットｔごｌｌＩのｔビットからなる返送り
ロック周期の測定が行なわれると、サブルーチン’　Ｔ
ＡＳＫ　／　’″のステップ１２りで割込カラ／りのク
リアが実行され、次のステップ／３０で再度エラー７ラ
グレジスタのチェックが行なわれる。その結果、エラー
フラグレジスタの内容がｌ′″であればコントロールは
メインプログラムへリターンされるが、その内容が’ｏ
″であればステップ／Ｊ／に移される。ステップ／Ｊ／
においては、測定クロック周期ＴＳの平均値の演算が実
行されるが、ここでは多数決によってその近似値計算を
行って測定クロック周期ＴＳの平均値とし、ステップ／
ＪＪで既に記憶されている転送りロックＴＭカ書き換え
られる。次のステップ／７３では、割込カウンタめ内容
と転送りロックＴＭの比較が行なわれ、それらが一致す
るまで割込カラ／りは計数を続は一致した時点でコン）
０−ルはメインプログラムにリターンされる。Thus, once the measurement of the return lock period consisting of t of bits t has been performed, the subroutine 'T
The interrupt color is cleared in step 12 of ASK/''', and the error 7 lag register is checked again in the next step /30.As a result, the contents of the error flag register are l'''. If so, control is returned to the main program, but its contents are 'o
”, it is moved to step /J/.Step /J/
, the average value of the measurement clock period TS is calculated, but here, the approximate value is calculated by majority vote and the average value of the measurement clock period TS is calculated.
The transfer lock TM already stored in JJ is rewritten. In the next step 73, the contents of the interrupt counter and the transfer lock TM are compared, and the interrupt count continues counting until they match.
0-R is returned to the main program.

上述したサブルーチン”　ＴＡＳＫ　／　”と平行１７
て、スレーブ側のマイクロコンピュータ３１は、サブル
ーチン“ＴＡＳＫＪ１を実行する。第１り図はそのフロ
ーチャートを示したものであり、ここでマスター側から
送出された転送りロックパルスの周期ＴＭの測定とその
測定結果の処理を行うステップ／＃１−　／１７は、サ
ブルーチン“ＴＡ、ＳＫ／″のステップｌコ／　−／３
３とほぼ同じであり、また測定転送りロック周期にもと
づいて、クロックパルスをマスター側に返送するステッ
プｌｊｌ〜／７３も、サブルーチン”　ＴＡＳＫ／　”
のステップＩＯ≠〜／２０　　とほぼ同じである。ただ
し、ビットＯの転送りロック周期ＴＭについては、アン
テナ端子■の立ち下りを検出するだけなので、測定値そ
のものは意味がない。また、ビット乙の転送りロックＴ
Ｈの測定が終了した後、ビット７は“ｌ゛であるから、
−ステップ／１３ではその立ち上シで割込み′カウンタ
がクリアされる。従って、転送りロック周期ＴＭの測定
は、ビットθ〜４について行なわれ、ビット７の期間化
ステップ／１３〜／１７が実行される。Parallel to the above-mentioned subroutine "TASK/" 17
Then, the microcomputer 31 on the slave side executes the subroutine "TASKJ1." The flowchart shown in FIG. Steps /#1-/17 for processing the measurement results are steps /-/3 of the subroutine "TA, SK/"
3, and step ljl~/73, which sends the clock pulse back to the master side based on the measurement transfer lock cycle, is also the subroutine "TASK/".
This is almost the same as step IO≠~/20. However, regarding the transfer lock period TM of bit O, the measured value itself is meaningless because only the falling edge of the antenna terminal (2) is detected. In addition, Bit O's transfer lock T
After the measurement of H is completed, bit 7 is “l”, so
- At step /13, the interrupt 'counter is cleared at the rising edge. Therefore, the transfer lock period TM is measured for bits θ to 4, and the periodization steps /13 to /17 of bit 7 are executed.

なお、ステップ／≠ｊ　−／ｊコ１こおけるサブルーチ
ン“ＭＥＡＳＬＩＲＥ　Ｏ”、”　ＭＥＡＳＵＲＫ　／
“は、第１ｊ図および第１４図に示したフローチャート
のステップからなり、ステップｌｊｌ〜７７３における
サブルーチン”　ＯＴＲＯＬＲ“は第１４’図に示した
フローチャートのステップからなる。In addition, the subroutine “MEASLIRE O” in step /≠j −/j, “MEASURK /
1j and 14, and the subroutine "OTROLR" in steps ljl to 773 consists of the steps of the flowchart shown in FIG. 14'.

第１１図はメインプログラムにおけるステップｔ７のサ
ブルーチン“ＥＲＲＯＲ″のフローチャートである。こ
のサブルーチン“ＥＲＲＯＲ”　Ｆｉ　、マイクロコン
ビュータコｌ、３／がそれぞれ“ＴＡＳＫ／　１゜“Ｔ
ＡＳＫ−２”″を終了した後で実行されるもので、コミ
ユニケージｉンフォーマットのビット／４　（第１図の
ステップ■）の値をきめるルーチンである。FIG. 11 is a flowchart of the subroutine "ERROR" at step t7 in the main program. This subroutine “ERROR” Fi, microcomputer tacho l, 3/ are respectively “TASK/1°”T
This routine is executed after completing ASK-2'' and determines the value of bit/4 (step ■ in FIG. 1) of the community format.

第ｉｔ図の７０−チャートを参照すると、ステップ／７
４Ｉ−で割込カウンタのクリアが行なわれ、ステップ１
７！で割込カウンタの内容と転送りロック周期ＴＭが一
致しているかどうかの比較がなされたあと、それらが一
致していれば次のステップ１７≦で転送りロックの同期
がとれたことを示すためにアンテナ端子ＡＮＴ■が“ｌ
′″にされる。しかし、それらが一致していなければ、
エラーフラグレジスタが“１１にセットされているかど
うかがステップ／７７でチェックされる。その結果、エ
ラーフラグがｌ′であれば、ステップ／７１１において
アンテナ端子ＡＮＴ■が“θ″にされたのち、コントロ
ールはステップ／７１に戻される。しかし、エラー７ラ
グが“Ｏ“であれば、ステップ１７りでアンテナ端子Ａ
ＭＴσ）が１１にセットされ、ステップ／１０で再びア
ンテナ端子五Ｎ’ｒ（２＋が“／”″かどうかのチェノ
・りが行なわれる。その理由は、マスター側あるいはス
レーブ側で、異常を示すためにアンテナ端子ＡＮＴ■か
いうでも“０１にされる可能性があり、それをチェック
する必要があるからである。Referring to the 70-chart in FIG.
The interrupt counter is cleared at 4I-, and step 1
7! After comparing the contents of the interrupt counter and the transfer lock period TM to see if they match, if they match, it is shown that the transfer lock has been synchronized in the next step 17≦. When the antenna terminal ANT■ is “l”
’”. However, if they do not match,
It is checked in step /77 whether the error flag register is set to "11". As a result, if the error flag is l', the antenna terminal ANT■ is set to "θ" in step /711, and then Control returns to step /71. However, if error 7 lag is "O", then step 17 returns to antenna terminal A.
MTσ) is set to 11, and in step /10, a check is performed again to determine whether the antenna terminal 5N'r (2+ is "/"". The reason is that the master side or slave side indicates an abnormality. Therefore, there is a possibility that the antenna terminal ANT■ may be set to "01", so it is necessary to check this.

ステップ／１０においてアンテナ端子五ＮＴ■が“ｌ′
″であれば、コントロールはステップ／７１に移される
が、そうでなければステップ／Ｉ／でエラーフラグレジ
スタを“１１にセットしてステップ／７１にコントロー
ルが戻される。このようにサブルーチン“ｌｉ：ＲＲＯ
Ｒ”においては、サブルーチン“ＴＡＳＫ／　”’、’
ＴＡＳＫコ゛でエラーフラグレジスタがセットされたか
どうかがチェックされ、もしそのエラーフラグが“７″
にセットされていれば。In step /10, antenna terminal 5NT■ is "l'
'', control is transferred to step /71; otherwise, the error flag register is set to ``11'' in step /I/, and control is returned to step /71. In this way, the subroutine “li:RRO
In "R", the subroutine "TASK/"','
It is checked whether the error flag register is set in the TASK code, and if the error flag is “7”
If it is set to .

アンテナ端子ＡＮＴ■が“Ｏ゛にセットされる。また、
エラー７ラグが“ｌ′″−こセットされていない場合に
は、相手方のエラー送出が検知され、相手方がエラーの
ためアンテナ端子ムＮＴ■がＪｌ　０１″にセットされ
ていれば、エラーフラグレジスタを“／ゝに↓ットして
、ビット１６が終了するまで待って割込カウンタの内容
と転送りロック周期ＴＭが一致した時点でアンテナ端子
■を“ｌ“にセットしてメインプログラムにリターンす
るというステップが実行される。Antenna terminal ANT■ is set to “O”. Also,
If the error 7 lag is not set to "l'", an error transmission from the other party is detected, and if the antenna terminal NT■ is set to Jl 01" due to an error at the other party, the error flag register is set. ↓ to "/", wait until bit 16 is completed, and when the contents of the interrupt counter and the transfer lock period TM match, set the antenna terminal ■ to "L" and return to the main program. The step is executed.

第１デ図および第９図はメインプログラムのステップ７
１のサブルーチン“ＴＡＳＫｊ″″のフローチャートで
ある。マスター側のマイクロコンピュータ−７は、この
サブルーチン“ＴＡＳＫＪ　’″において、スレーブ側
のマイクロコンピュータ３／にデータを転送する。第７
９図のフローチャートを参照すると、ステップ７コ、　
／ｌＪでアンテナ端子五ＮＴ■の一００セットとサブ−
ルーチン“ＯＴＭ　ＣＬＲ”が行なわれて、ビット／り
の“θ″″が送出される。次のステップ／１４４におい
ては、ビットｉｔ〜２９からなる／コビットのデータ転
送が行なわれるが、第ｎ図はそのサブルーチン“ＤＡＴ
Ａ　ＯＵＴ″の７０−チャートである、既にメインプロ
グラムのステップｔ２においてＳＲＡＭ／には転送すべ
きデータがストアされているので、サブルーチン“ＤＡ
ＴＡ　ＯＵＴ　”″　テハデータ管理番号に従ってその
データの読み出しとシリアル転送が行なわれるっ第ｗ図
に示して匹るように、ステップｉｙｔでデータ管理番号
がクリアされ、ステップ１２７〜ｌタタで所定のデータ
管理番号に対応したＲＡＭ　／のローケーションにスト
アされているデータを読み出し、次いでそのデータが“
０１か“ｌ゛かによってアンテナ端子ＡＮＴ■が“Ｏ′
″か“ｌ゛かにセットされる。Figures 1 and 9 are step 7 of the main program.
1 is a flowchart of the subroutine "TASKj'''' of No. 1. The master side microcomputer 7 transfers data to the slave side microcomputer 3/ in this subroutine "TASKJ''''.
Referring to the flowchart in Figure 9, step 7,
/lJ with 100 sets of antenna terminals 5NT■ and sub-
The routine "OTM CLR" is executed and "θ"" of bits/l is sent out. In the next step/144, data transfer of /cobits consisting of bits it~29 is performed, but as shown in FIG. is its subroutine “DAT
Since the data to be transferred has already been stored in the SRAM/ in step t2 of the main program, which is the 70-chart of "A OUT", the subroutine "DA
TA OUT ``'' The data is read out and serially transferred according to the data management number.As shown in Figure 2, the data management number is cleared in step iyt, and the specified data management is performed in steps 127 to 1. The data stored in the RAM / location corresponding to the number is read, and then the data is “
Depending on whether it is 01 or "l", the antenna terminal ANT■ is "O'"
” or “l”.

そし、て、割夛当てられたｌビットの期間の制御が１Ｘ
テッグ−２００のナブル−チン“ｃＩＪＴ　ＯＬＲ”（
第１ダ図参照）によって行なわれたのち、ステップコＱ
ｌにおいてデータ管理番号がインクレメントされる。次
いで、データ管理番号“Ｏ″″〜’　／／″″に相当す
るデータの転送が終了すると、ステップＪＯＪでそれが
検出されるから、サブルーチン“ＤＡＴＡ　ＯＵＴ　’
″の実行が完了し、サブルーチン“？ＡＳＫｊ　’　（
７）ステラ７’　／Ｊｒｊにコントロールが移される０
前述したように、チェックビットはビット３０〜３コの
３ビツトからなり、ステップｉｔｓ〜／ＩＩはチェック
ビットの第１ビツトであるビット３ｏの値をきめるため
のものである。ステップｌｒｊでビットコ９が１１′″
かどうかがチェックされ　Ｍｌ“であれば玉テップｔｒ
ｔ　番こおいてアンテナ端子ムＮＴ■が０１にセットさ
れ、′０゛であればステップ／１７でアンテナ端子ムＮ
Ｔ■が“ｌ′″にセットされる。ことで、ステップｌｔ
ｌのサブルーチン”　（ＪＴ　ＯＬＲ”は、ステップ／
１４Ｉ−と同様に１．ｌビットの転送期間を制御するサ
ブルーチンである。　　　　□チェックビットの第２ビ
ツトに関するステップ／ｌデルｌタコは、ステップ／７
ｊ−／Ｉｔとほぼ同じであるが、ピットコの値をそのま
まビット３）の値とするルーチンが実行される。ステッ
プｌり３でアンテナ端子ムＩＴ■が１０１にセットされ
、ステップｌりｌでサブルーチン“ＯＮ’ｌ’　（３Ｌ
Ｒ″が実行されるとチェックビットの第Ｊビットである
ビット３コが伝送ラインに送出される。サブルーチン“
ＴＡＳＫＪ　”の最終ステップｌり！においては、アン
テナ端子ムＩＴ■が“／”）こセットされる。Then, the control of the allocated l bit period is 1X
TEG-200 Nab-chin “cIJT OLR” (
Step Co., Ltd. (see Figure 1).
The data management number is incremented in l. Next, when the transfer of data corresponding to the data management numbers "O"" to '//"" is completed, it is detected in step JOJ, so the subroutine "DATA OUT'
″Execution completed, subroutine″? ASKj' (
7) Stella 7' / Control is transferred to Jrj 0
As mentioned above, the check bit consists of three bits, bits 30 to 3, and steps its to /II are for determining the value of bit 3o, which is the first bit of the check bit. Bitco 9 is 11''' at step lrj
It is checked whether it is Ml", then the ball tip tr
At number t, the antenna terminal NT is set to 01, and if it is '0'', the antenna terminal NT is set to 01 in step /17.
T■ is set to "l'". Therefore, step lt
l's subroutine (JT OLR) is a step/
1. Similar to 14I-. This is a subroutine that controls the transfer period of l bits. □Step/l del l tacho regarding the second bit of the check bit is step/7
A routine is executed which is almost the same as j-/It, but uses the value of pitco as the value of bit 3). The antenna terminal IT■ is set to 101 in step 13, and the subroutine "ON'1" (3L
When "R" is executed, bit 3, which is the J-th bit of the check bit, is sent to the transmission line. Subroutine "
In the final step of ``TASKJ'', the antenna terminal ``IT'' is set to ``/'').

第２７図および第一図はメインプログラムのステップ７
コにお秒るサブルーチン“ＴＡＳＫ≠１のフローチャー
トである。このサブルーチン“ＴＡＳＫ４Ｃ１テハ、ス
レーブ側から転送されたシリアルチーｐを受信してＲＡ
Ｍ　３にストアしておき、当鋏データの転送ミスがない
かどうかをチェックｔたのち、転送ミスがなければＲＡ
ＭＪにストアしたデータをＲＡＭ−に転送するステップ
が実行される。Figure 27 and Figure 1 are step 7 of the main program.
This is a flowchart of the subroutine ``TASK≠1''.This subroutine ``TASK4C1'' receives the serial chip transferred from the slave side and sends it to the RA.
Store it in M3, check if there is a transfer error in the current scissors data, and if there is no transfer error, transfer to RA.
A step of transferring the data stored in MJ to RAM- is executed.

第２１図のフローチャートを参照すると、まずステップ
コＯＪＩこおいて割込カウンタのクリアが行なわれ、ス
テップ−２０４４ｔコｏｒでそれぞれ割込カウンタの内
容が転送りロック周期ＴＭの２倍に一致するかどうかお
よびアンテナ端子ムＮＴ■が“ノ１にセットされている
かどうかのチェックがなされる。Referring to the flowchart in FIG. 21, first, the interrupt counter is cleared in step OJI, and in step -2044t, the contents of the interrupt counter match twice the transfer lock period TM. A check is made to see if the antenna terminal MNT is set to "1".

転送りロック周期ＴＮの２倍になっても、スレーブ側が
データ転送を開始しない場合、つまりアンテナ端子ムＮ
Ｔ■が“Ｏ″″に落ちない場＆には、マスター側のマイ
クロコンビュータコｌは何もせずにコントロールをメイ
ンプログラムにリターンしてしまう。この′ようにスレ
ーブ側からデータ転送がない場合には、ＲＡＭｊからＲ
ＡＭＪに入力データの転送は行なわれない。If the slave side does not start data transfer even if the transfer lock period TN is twice, that is, the antenna terminal
If T does not fall to "O", the master side's microcontroller returns control to the main program without doing anything.In this way, when there is no data transfer from the slave side, is from RAMj to R
No input data is transferred to AMJ.

しかし、ステップコＯｊにおいて、アンテナ端子ムＩＴ
■が“０゛になっていることが検知されると、その時点
から転送周期がスタートし、ステップコｏｔでサブルー
チン“ＯＮＴ　（３ＬＲ’″が実行される。However, in the stepco Oj, the antenna terminal
When it is detected that (2) is "0", the transfer cycle starts from that point, and the subroutine "ONT (3LR'") is executed in step cott.

そして、ビット３りに相当する期間が経過すると、転送
されたデータの取り込みに入るが、転送りロック周期Ｔ
Ｍの中間点でデータのサンプリングをするために、ステ
ップ２０７においてそのタイミングが調整されてから、
ステップ゛２０１のサブルーチン”　ＤＡＴＡＩＮ″″
が実行される。このサブルーチン“ＤムＴＡ工Ｎ″は、
第ｎ図に示すように、デー夕管理番号に従って、ＲＡＭ
ｊに入力データが読み込壜れるステップ２２参〜２３０
からなる。Then, when a period corresponding to bit 3 has elapsed, the transferred data starts to be captured, but the transfer lock cycle T
The timing is adjusted in step 207 to sample the data at the midpoint of M;
Subroutine "DATAIN" of step "201"
is executed. This subroutine “DMUTAN” is
As shown in Figure n, according to the data management number, the RAM
Steps 22 to 230 where the input data is read into j
Consisting of

そこで、ステップココ≠では、データ管理番号のクリア
が行なわれ、ステップココｊ−ココアにおいてはアンテ
ナ端子ムＮＴ■に転送されたデータが所定のデータ管理
番号によってきめられたＲＡＭｊのロケーションにスト
アされる。次のステップ２２１では、サブルーチン“Ｃ
ＷＴ　ＣＬＲ’″が実行されるととｋより、転送りロッ
ク周期ＴＳに相当する期間の制御が行なわれ、さらにス
テップ２λりにおいてデータ管理番号がインクレメント
（＋ｌ）される。Therefore, in Step Coco≠, the data management number is cleared, and in Step Cocoj-Cocoa, the data transferred to the antenna terminal NT■ is stored in the location of RAMj determined by the predetermined data management number. . In the next step 221, the subroutine “C
When WT CLR''' is executed, control is performed for a period corresponding to the transfer lock period TS from k, and the data management number is incremented (+l) at step 2λ.

そして、ステップ、２３０ではデータ管理番号が”／Ｊ
’″になりたかどうかのチェックが行なわれ、′ｌコ“
ｋ満たなければステップコλｊにコントロールが戻され
、“ｌコ″”［なればサブルーチン“ＴＡＳＫ４！”ｌ
こ移される。Then, in step 230, the data management number is "/J
A check is made to see if the
If the value is less than k, control is returned to step controller λj, and the subroutine “TASK4! "l
This will be transferred.

このとき、サブルーチン“ＴＡＳＫ！“においては、ビ
ット４１７（第を図参照）の中間点でサンプリングが行
なわれ、このビット４Ｅ？は。３ビツトのチェックビッ
トの第１ビツトであり、その値はビット移の値と補数関
係にセットされている。従って、ステップ２０２〜コ１
３では、そのチェックが行なわれ、まずステップ２０り
でビット４１？が“θ″″であれば、ステップ、２１０
でピットダ６が“１１であるかどうかがチェックされる
。その結果、ビット４が“Ｏ“であれば、ピッ）　ｌＩ
７の値と補数関係にないので、ステップココではチェッ
クミスフラグレジスタがセットされ、次いでコントロー
ルはステップ２／３のサブルーチン”　ＯＮＴ　ＯＬＲ
”に移される。しかし、ビットダ６が“ｌｏであれば、
コントロールはそのままステップコ１３に移されること
になる。また、ビットダ７が“１１でビットダ６が“ｌ
ｏの場合にも、ステップ２０り、　、２／／で検知され
、フラグレジスタがセットされるが、ビット４１７が“
ｌｏでビット１７番が“θ′″であれば、コントロール
はステップコＯデ、コ／／からそのままステップ−２／
３に移される。At this time, in the subroutine "TASK!", sampling is performed at the midpoint of bit 417 (see figure), and bit 4E? teeth. This is the first bit of the 3-bit check bit, and its value is set in a complementary relationship with the bit shift value. Therefore, step 202-co1
In step 3, the check is performed and first in step 20 bit 41? is "θ"", step 210
It is checked whether pit data 6 is "11" or not. As a result, if bit 4 is "O", then pit data 6 is "11".
Since there is no complement relationship with the value of 7, the check miss flag register is set at step here, and control then goes to the subroutine of step 2/3.
”. However, if bit da6 is “lo”, then
Control will be transferred directly to Stepco 13. Also, bit d7 is “11” and bit d6 is “l”.
o is also detected in step 20, , 2// and the flag register is set, but bit 417 is “
If bit 17 is “θ′” in lo, the control goes directly from step CODE, CO // to step -2/
Moved to 3.

次のステップ２１１−２１１においては、チェックビッ
トの第コビットであるビットｌＩざとビットダコが同値
かどうかのチェックが行なわれる。さらに、ステップＪ
／りでチェックビットの第３ビツトであるビット４（９
が“／゛かどうかチェックされ、“ｌ′″であれば、チ
ェックミスフラグレジスタがステップココＯにおいてセ
ットされるが、“Ｏ゛であればコントロールはステップ
ココ／＃こ移される。最後にステップココｌでは、チェ
ックミスフラグレジスタがｌ′″かどうかが調べられ、
データ転送に際して誤りがないかどうかがチェックされ
る。そして、チェックミスフラグレジスタが“／”″で
なければ、ＲＡＭｊのデータがＲＡＭ、２に書き込まれ
るが、“Ｏ゛であればチェックミスフラグレジスタのリ
セットが行なわれたのち、コントロールはメインプログ
ツムに戻されることになり、ＲＡＭコにはＲＡＭ　Ｊの
データの書き込みは実行されない。ところで、第７９図
ないし第ｎ図を参照して、主として！スター側のサブル
ーチン“ＴＡＳＫ　３″″、　’　ＴＡＳＫ≠１を説明
したが、スレーブ側のサブルーチン″ＴＡＳＫｑ′″（
メインプログラムのステップ７３）、″ＴＡＳＫｊ”（
メインプログラムのステップ７参）についてもはぽ同様
であるからその説明を省略する。In the next step 211-211, a check is made to see if the bit lI and the bit dako, which are the cobits of the check bits, have the same value. Furthermore, step J
/ bit 4 (9), which is the third bit of the check bit.
is checked to see if it is "/", and if it is "l'", the check miss flag register is set at step here O, but if it is "O", control is transferred to step here/#. Finally, in step Coco l, it is checked whether the check miss flag register is l''',
It is checked whether there are any errors during data transfer. If the check miss flag register is not "/"", the data in RAMj is written to RAM 2, but if it is "O", the check miss flag register is reset, and then control is returned to the main program. The data in RAM J is not written to the RAM J. By the way, referring to Figures 79 to n, mainly! Although we have explained the star side subroutine "TASK 3" and ' TASK≠1, the slave side subroutine "TASKq'" (
Step 73 of the main program), "TASKj" (
Step 7) of the main program is also the same as the previous step, so its explanation will be omitted.

また、上述の実施例では変調出力を空中に放射する手段
として無線伝搬用のアンテナを用いているが、その手段
としてはこれに限定されるものではり＜、例えば電磁石
とホールＩＣの組み合せによる送受信手段、あるいは発
光素子と受光素子との組み合せによる光送受信手段でも
よいのは勿論である。Further, in the above embodiment, a wireless propagation antenna is used as a means for radiating the modulated output into the air, but the means is not limited to this. For example, a combination of an electromagnet and a Hall IC is used for transmission and reception. Of course, it is also possible to use an optical transmitting/receiving means using a combination of a light-emitting element and a light-receiving element.

以上説明したように、本発明番こよれば、複写機本体と
その付属装置にそれぞれデータの直並列変換および並直
列変換を行うマイクロコンピュータを設けるとともに、
そのデータを高周波変調による空中伝搬手段によシ複写
機本体と付加装置間で相互にデータのシリアル転送する
ので、従来からあった信号ケーブルとそれを結合するコ
ネクターを省略することができると共に、付加装置が所
定位置にあるかどうかを容易に判定できるため、よ抄信
頼性の高いシリアルデータ転送装置を提供することがで
きる。しかも本発明は簡単な構成であるから１既存の複
写機に容易に適用できる。As explained above, according to the present invention, the main body of the copying machine and its attached devices are provided with microcomputers that perform serial-to-parallel conversion and parallel-to-serial conversion of data, respectively, and
Since the data is serially transferred between the copier main body and the additional device using air propagation means using high frequency modulation, it is possible to omit the conventional signal cable and the connector that connects it. Since it can be easily determined whether the device is in a predetermined position, a highly reliable serial data transfer device can be provided. Moreover, since the present invention has a simple configuration, it can be easily applied to existing copying machines.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図および第２図は従来のデータ転送装置を示スブロ
ック図、第３図は本発明によるデータ転送装置の一例を
示すブロック図、第ｖ図はその主要部の一構成例を示す
ブロック図、第５図は第参図の送信ユニットの要部ブロ
ック図、第６図は第１図のユニットの信号波形図、第７
図は第弘図の受ａユニットの要部ブロック図、第１図は
第３図ノ装置のコミュニケーションフォーマットを示す
信号波形図、第２図は本発明に適用するマイクロコンピ
ュータの要部ブロック図、第１θ図はそのメインプログ
ラムのフローチャート、第１／図ないしｆｌｌＬＷＥは
サブルーチンの７０−チャートである。 ／／−複写機本体、　　　／コー・中央処理装置、／３
・・・Ｉｌｏ　　コントローラ、／４Ｉ・・・出力ドラ
イバー、／Ｓ・・・入力インターフェイス、／６・・・
ＣＰＵ用電源回路、／７・・・付加装置用電源回路、ｌ
ざ・・・付加装置、／９−・・シーケンスコントローラ
、 Ｘム・・・入力インター７エイス、 Ｊ／Ａ・・・出力ドライバー、ｎム・・・出力負荷、Ｘ
・・・複写機本体用送受信部、 ２１−マスター側マイクロコンピュータ、ＪＪ　、　Ｊ
コーマスター／スレーブ切換スイッチ、ｎ−為、３３〜
３６・・・増幅器、 コク・・・マスター側送信ユニット、 コ・−マスター側受信ユニット、 ３０・−付属装置用送受信部１ Ｊ／・・・スレーフ側マイクロコンピュータ、ｒ・−ス
レーブｔｓ送ｍユニット、 ３に−・・スレーブ側受信ユニット、 参コ、侵−・アンテナ、ｊｌ・・・制御記憶部、ｚ２−
　ＲＡＭ（ランダムアクセスメモリ）部、ｊｌ・・・演
算論理ユニット、 ｊ４Ｉ−−アキュムレータ、 ＤＯＲ−デプーダ、　　　ＲＯＭ・・リードオンリメ量
り、ｐｃ・・・プライムカウンタ、 ＳテＫ・・・スタック、　　　ＯＳＣ・・・発信回路、
ＭＯＤ−変調回路、ＨＦＡ・・・高周波増幅回路、ＳＡ
輩Ｐ−信号増幅回路、 ＯＤＯ・・・キャリア検出回路、 ｗｓｃ・・・波形整形回路。 第１２図 第１６図1 and 2 are block diagrams showing a conventional data transfer device, FIG. 3 is a block diagram showing an example of a data transfer device according to the present invention, and FIG. 5 is a block diagram of the main part of the transmitting unit shown in FIG. 6, a signal waveform diagram of the unit shown in FIG. 1, and FIG.
FIG. 1 is a signal waveform diagram showing the communication format of the device shown in FIG. FIG. 1θ is a flowchart of the main program, and FIGS. //- Copying machine main body, /Co/Central processing unit, /3
...Ilo controller, /4I...output driver, /S...input interface, /6...
Power supply circuit for CPU, /7...Power supply circuit for additional device, l
Z...Additional device, /9-...Sequence controller,
...transmission/reception unit for copying machine main body, 21-master side microcomputer, JJ, J
Comaster/slave selector switch, n-, 33~
36...Amplifier, Koku...Master side transmitting unit, Co--Master side receiving unit, 30--Transmitting/receiving unit for attached equipment 1 J/...Slave-side microcomputer, r--Slave TS sending unit , 3--Slave side receiving unit, reference, interfering antenna, jl...control storage unit, z2-
RAM (random access memory) section, jl... arithmetic logic unit, j4I-- accumulator, DOR-depuder, ROM... read-only weighing, pc... prime counter, STEK... stack, OSC... transmitting circuit,
MOD-modulation circuit, HFA...high frequency amplification circuit, SA
P-signal amplification circuit, ODO...carrier detection circuit, wsc...waveform shaping circuit. Figure 12 Figure 16

Claims (1)

【特許請求の範囲】[Claims] 複写機本体とその付加装置に、それぞれデータの直並列
変換および並直列変換を行なうためのプ゛ロクラムを有
するマイクロコンピユータラ設ｆｆ、前記複写機本体と
前記付加装置との間でデータのシリアル転送を行うデー
タ転送装置において、該データ化よりキャリアを変調す
る第１の手段と、諌第１の手段で得られた変調出力を空
中に放射させる第２の手段と、咳空中番こ放射された該
変調出力を受信する第３の手段と、該第３の手段で得ら
れた受信出力を復調するＩＩＩの手段とを具備したこと
を特徴とするデータ転送装置。A microcomputer equipped with a program for serial-to-parallel conversion and parallel-to-serial conversion of data in the main body of the copying machine and its additional device, respectively, and a serial transfer of data between the main body of the copying machine and the above-mentioned additional device. In a data transfer device that performs this, the first means modulates the carrier from the data conversion, the second means radiates the modulated output obtained by the first means into the air, and the second means radiates the modulated output obtained by the first means into the air. A data transfer device comprising: third means for receiving the modulated output; and III means for demodulating the received output obtained by the third means.