JPH1197994A - Mosゲート形素子の駆動回路 - Google Patents
Mosゲート形素子の駆動回路Info
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- JPH1197994A JPH1197994A JP9254417A JP25441797A JPH1197994A JP H1197994 A JPH1197994 A JP H1197994A JP 9254417 A JP9254417 A JP 9254417A JP 25441797 A JP25441797 A JP 25441797A JP H1197994 A JPH1197994 A JP H1197994A
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Abstract
素子のスイッチング動作のノイズを低減する。 【解決手段】IGBT1の駆動回路20をMOSFET
21〜24と制御回路25で構成し、駆動信号に基づい
てMOSFET21とMOSFET22とを交互にオン
・オフさせ、MOSFET21をオンさせた時から所定
の期間のみ所定の振幅でMOSFET23をオンさせ、
MOSFET22をオンさせた時から所定の期間とIG
BT1のゲート電圧が所定の値以下になったときにMO
SFET24をオンさせることにより、IGBT1のス
イッチング速度を損なわずにスイッチング動作時のノイ
ズを低減させる。
Description
器の主回路を構成するIGBT,パワーMOSFETな
どのMOSゲート形素子の駆動回路に関する。
器と称する)においては、近年、種々の法的規制から該
電力変換器を構成する前記MOSゲート形素子のスイッ
チング動作に伴って発生するノイズを低減させることが
求められている。図5はこの種の電力変換器の従来例を
示す回路構成図である。
Sゲート形素子としてのIGBT、2は誘導性負荷、3
は誘導性負荷2の環流ダイオードを示し、主回路電源
(VM)からIGBT1のオン・オフに基づいて誘導性
負荷2に電力が供給され、IGBT1がオフしたときの
誘導性負荷2の電流は環流ダイオード3に流れる。この
IGBT1をオン・オフさせる駆動回路10には、図示
の駆動回路電源(VDD)とIGBT1のエミッタ端子と
の間に直列接続されるPチャネルのMOSFET11及
びNチャネルのMOSFET12と、NチャネルのMO
SFET13と、駆動信号に基づいてMOSFET11
〜13を制御するバッファ素子15,16、アンド素子
17、比較器18からなる制御回路14とを備えてい
る。
(A,B)に示す動作波形図を参照しつつ、以下に説明
する。図6(A)はIGBT1のスイッチング動作に伴
うノイズを抑制するために、MOSFET11,12の
オン抵抗が比較的大きい素子を選定したときの動作波形
を示し、IGBT1のターンオン時には、図示の如くI
GBT1のゲート電圧VGEのdV/dtを小さくするこ
とにより、IGBT1のコレクタ電流IC (図示の太実
線)及びコレクタ−エミッタ電圧VCE(図示の細実線)
の変化を緩やかにしている。
のターンオフ時には図示の如くIGBT1のゲート電圧
VGEのdV/dtを小さくして、IGBT1のコレクタ
電流IC 及びコレクタ−エミッタ電圧(VCE)の変化を
緩やかにしている。一方、図6(B)は、IGBT1の
スイッチング動作を速くするために、MOSFET1
1,12のオン抵抗が比較的小さい素子を選定したとき
の動作波形を示し、IGBT1のターンオン時には図示
の如くIGBT1のゲート電圧VGEのdV/dtを大き
くして、IGBT1のコレクタ電流IC (図示の太実
線)及びコレクタ−エミッタ電圧VCE(図示の細実線)
の変化を速くしているが、その結果、IGBT1のター
ンオン中に図示の如くコレクタ電流IC に振動現象が発
生し、この振動とIGBT1のIC およびVCEの変化と
がノイズ源となる。
のターンオフ時には、図示の如くIGBT1のゲート電
圧VGEのdV/dtを大きくして、IGBT1のコレク
タ電流IC 及びコレクタ−エミッタ電圧VCEの変化を速
くしているが、その結果、IGBT1のターンオフ中に
図示の如くコレクタ−エミッタ電圧VCEに振動現象が発
生し、この振動とIGBT1のIC およびVCEの変化と
がノイズ源となる。
号が変化してゲート電圧VGEがVG2まで下降すると動作
をし(図6(A,B)参照)、その結果、アンド素子1
7を介してMOSFET13がオンしてゲート電圧VGE
の下降を速め、IGBT1のターンオフ時間を短縮して
オフ保持するために供されている。また、IGBT1が
ターンオンするときには、比較器18の出力に関わら
ず、オン駆動信号の入力によりアンド素子17を介して
MOSFET13がオフする。
回路10では、IGBT1のスイッチング動作に伴うノ
イズを抑制するために、MOSFET11,12のオン
抵抗が比較的大きい素子を選定している。その結果、駆
動信号が変化し、ゲート電圧VGEがVG1まで上昇してI
GBT1がターンオンを開始するまでの時間(図6
(A)のT1 )が図6(B)のT3 に比して長くなり、
同様に、駆動信号が変化してIGBT1がターンオフを
開始するまでの時間(図6(A)のT2 )が図6(B)
のT4 に比して長くなるという難点があった。
力変換器の主回路を構成するMOSゲート形素子のター
ンオン時間・ターンオフ時間の双方、又はターンオン若
しくはターンオフのいずれか一方の時間を短くしつつ、
該MOSゲート形素子のスイッチング動作に伴うノイズ
を抑制する駆動回路を提供することにある。
体電力変換器の主回路を構成するMOSゲート形素子の
駆動回路であって、該駆動回路には第1トランジスタと
第2トランジスタと第3トランジスタと第4トランジス
タと制御回路とを備え、前記駆動回路の電源の一端と前
記MOSゲート形素子のソース端子又はエミッタ端子と
の間に、第1トランジスタと第2トランジスタとを直列
に接続すると共に、第3トランジスタと第4トランジス
タとを直列に接続し、第1トランジスタと第2トランジ
スタの接続点と、第3トランジスタと第4トランジスタ
の接続点と、前記MOSゲート形素子のゲート端子とを
接続し、前記制御回路は入力される駆動信号に基づいて
第1トランジスタと第2トランジスタとを交互にオン・
オフさせ、第1トランジスタをオンさせた時から所定の
期間のみ所定の振幅で第3トランジスタをオンさせ、第
2トランジスタをオンさせた時から所定の期間及び第2
トランジスタをオンさせたことに基づいて前記MOSゲ
ート形素子のゲート電圧が所定の値以下になったときに
第4トランジスタをオンさせるものとする。
回路を構成するMOSゲート形素子の駆動回路であっ
て、該駆動回路には第1トランジスタと第2トランジス
タと第3トランジスタと制御回路とを備え、前記駆動回
路の電源の一端と前記MOSゲート形素子のソース端子
又はエミッタ端子との間に、第1トランジスタと第2ト
ランジスタとを直列に接続し、第1トランジスタと第2
トランジスタの接続点と前記MOSゲート形素子のゲー
ト端子とを接続し、第1トランジスタの両端に第3トラ
ンジスタを並列接続し、前記制御回路は入力される駆動
信号に基づいて第1トランジスタと第2トランジスタと
を交互にオン・オフさせ、第1トランジスタをオンさせ
た時から所定の期間のみ所定の振幅で第3トランジスタ
をオンさせるものとする。
主回路を構成するMOSゲート形素子の駆動回路であっ
て、該駆動回路には第1トランジスタと第2トランジス
タと第3トランジスタと制御回路とを備え、前記駆動回
路の電源の一端と前記MOSゲート形素子のソース端子
又はエミッタ端子との間に、第1トランジスタと第2ト
ランジスタとを直列に接続し、第1トランジスタと第2
トランジスタの接続点と前記MOSゲート形素子のゲー
ト端子とを接続し、第2トランジスタの両端に第3トラ
ンジスタを並列接続し、前記制御回路は入力される駆動
信号に基づいて第1トランジスタと第2トランジスタと
を交互にオン・オフさせ、第2トランジスタをオンさせ
た時から所定の期間及び第2トランジスタをオンさせた
ことに基づいて前記MOSゲート形素子のゲート電圧が
所定の値以下になったときに第3トランジスタをオンさ
せるものとする。
器の主回路を構成するMOSゲート形素子のターンオン
時間・ターンオフ時間の双方、又はターンオン若しくは
ターンオフのいずれか一方の時間を短くしつつ、該MO
Sゲート形素子のスイッチング動作に伴うノイズを抑制
することができる。
を示す電力変換器の回路構成図であり、図5に示した従
来例回路と同一機能を有するものには同一符号を付して
いる。すなわち図1において、IGBT1の駆動回路2
0には第1トランジスタとしてのPチャネルのMOSF
ET21と、第2トランジスタとしてのNチャネルのM
OSFET22と、第3トランジスタとしてのNチャネ
ルのMOSFET23と、第4トランジスタとしてのN
チャネルのMOSFET24と、制御回路25とを備え
ている。この制御回路25はバッファ素子26,27と
反転素子28と入力される信号の立ち上がり時に所定の
時間動作するワンショット回路29,30と比較器31
とアンド素子32とオア素子33とから構成されてい
る。
に示す動作波形図を参照しつつ、以下に説明する。な
お、図2の動作波形を具現するためのMOSFET21
〜24の選定条件として、MOSFET21,22はオ
ン抵抗の比較的大きい素子とし、MOSFET23,2
4はオン抵抗の比較的小さい素子としている。
の如くHighからLowに変化してIGBT1にオン
指令が発せられると、バッファ素子26(図2(ロ)参
照)によりMOSFET21がオン状態となり、ワンシ
ョット回路29(図2(ハ)参照)によりMOSFET
23も振幅VH のゲート電圧でオン状態となり、その結
果、IGBT1のゲート電圧VGE(図2(ホ)参照)は
急速に立ち上がり、IGBT1の閾値VG1を超えて平坦
期間(IGBT1のミラー容量充電期間)に入りつつ、
IGBT1がターンオン動作を開始する。
回路29の時限T2 を、図示の如くT1 より若干大きく
設定し、振幅VH はIGBT1の閾値VG1を超えない値
に設定することにより、T1 の間のゲート容量充電にM
OSFET21,23が寄与してこの時間の短縮が図ら
れ、その後、IGBT1のゲート電圧がVG1に近づくに
つれてMOSFET23のゲート・ソース電圧はMOS
FET23の閾値に近づきオフするため、IGBT1の
ゲート電圧がVG1以上の領域ではMOSFET21のみ
がオン状態となり、その結果、図示の如くIGBT1の
ゲート電圧VGEのdV/dtが小さくなり、IGBT1
のコレクタ電流IC (図2(ト)の太実線)及びコレク
タ−エミッタ電圧VCE(図2(ト)の細実線)の変化が
緩やかになる。
の如くLowからHigh変化してIGBT1にオフ指
令が発せられると、バッファ素子27(図2(ロ)参
照)によりMOSFET22がオン状態となり、ワンシ
ョット回路30とオア素子33(図2(ニ)参照)とに
よりMOSFET24もオン状態となり、その結果、I
GBT1のゲート電圧VGE(図2(ホ)参照)は急速に
立ち下がり、平坦期間(IGBT1のミラー容量放電期
間)を若干残しつつ、IGBT1がターンオフ動作を開
始する。
回路30の時限T3 を図示の如く設定することにより短
縮することができ、ワンショット回路30の時限T3 に
達した後は、一旦MOSFET22のみがオン状態とな
り、その結果、図示の如くIGBT1のゲート電圧VGE
のdV/dtが小さくなり、IGBT1のコレクタ電流
IC (図2(ト)の太実線)及びコレクタ−エミッタ電
圧VCE(図2(ト)の細実線)の変化が緩やかになる。
号が変化してゲート電圧VGEがVG2まで下降すると動作
をし(図2(ホ参照)、その結果、アンド素子32とオ
ア素子33とを介して、再度MOSFET24がオンし
てゲート電圧VGEの下降を速め、IGBT1のターンオ
フ時間を短縮してオフ保持するために供されている。ま
た、IGBT1がターンオンするときには、比較器31
の出力に関わらず、オン駆動信号の入力により、アンド
素子32とオア素子33とを介してMOSFET23が
オフする。
力変換器の回路構成図であり、図1に示した第1の実施
例回路と同一機能を有するものには同一符号を付してい
る。すなわち図3において、IGBT1の駆動回路40
には第1トランジスタとしてのPチャネルのMOSFE
T21と、第2トランジスタとしてのNチャネルのMO
SFET22と、第3トランジスタとしてのNチャネル
のMOSFET41と、制御回路42とを備えている。
この制御回路42はバッファ素子26,43と反転素子
28とワンショット回路29とから構成されている。な
お、MOSFET41のオン抵抗は比較的小さい値又は
一般的な値のものが選定される。 この駆動回路40で
は、図2の左半面の動作波形と同様にIGBT1のター
ンオン動作は緩やかにし、ターンオフ動作はより速く行
うようにしている。例えば図示しないインバータなどの
電力変換器において、MOSゲート形素子と逆並列され
たダイオードの逆回復時のノイズをより低減するときに
好適である。
力変換器の回路構成図であり、図1に示した第1の実施
例回路と同一機能を有するものには同一符号を付してい
る。すなわち図4において、IGBT1の駆動回路50
には第1トランジスタとしてのPチャネルのMOSFE
T51と、第2トランジスタとしてのNチャネルのMO
SFET22と、第3トランジスタとしてのNチャネル
のMOSFET24と、制御回路52とを備えている。
この制御回路52はバッファ素子27,53と、ワンシ
ョット回路30と、比較器31と、アンド素子32と、
オア素子33とから構成されている。なお、MOSFE
T51のオン抵抗は比較的小さい値又は一般的な値のも
のが選定される。
作波形と同様にIGBT1のターンオフ動作は緩やかに
し、ターンオン動作はより速く行うようにしている。例
えばMOSゲート形素子のターンオフのみをより緩やか
にしたい用途に好適である。
チングレギュレータなどの電力変換器の主回路を構成す
るMOSゲート形素子のターンオン時間・ターンオフ時
間の双方、又はターンオン若しくはターンオフのいずれ
か一方の時間を短くしつつ、該MOSゲート形素子のス
イッチング動作に伴うノイズを抑制することができる。
10,20,40,50…駆動回路、11〜13,21
〜24,41,51…MOSFET、14,25,4
2,52…制御回路。
回路29の時限T2 を、図示の如くT1 より若干大きく
設定し、振幅VH はIGBT1の閾値VG1を超えない値
に設定することにより、T1 の間のゲート容量充電にM
OSFET21,23が寄与してこの時間の短縮が図ら
れ、その後、IGBT1のゲート電圧がVG1に近づくに
つれてMOSFET23のゲート・ソース間電圧はMO
SFET23の閾値に近づきオフするため、IGBT1
のゲート電圧がVG1以上の領域ではMOSFET21の
みがオン状態となり、その結果、図示の如くIGBT1
のゲート電圧V GEのdV/dtが小さくなり、IGBT
1のコレクタ電流IC (図2(ト)の太実線)及びコレ
クタ−エミッタ電圧VCE(図2(ト)の細実線)の変化
が緩やかになる。
号が変化してゲート電圧VGEがVG2まで下降すると動作
をし(図2(ホ)参照)、その結果、アンド素子32と
オア素子33とを介して、再度MOSFET24がオン
してゲート電圧VGEの下降を速め、IGBT1のターン
オフ時間を短縮してオフ保持するために供されている。
また、IGBT1がターンオンするときには、比較器3
1の出力に関わらず、オン駆動信号の入力により、アン
ド素子32とオア素子33とを介してMOSFET24
がオフする。
力変換器の回路構成図であり、図1に示した第1の実施
例回路と同一機能を有するものには同一符号を付してい
る。すなわち図3において、IGBT1の駆動回路40
には第1トランジスタとしてのPチャネルのMOSFE
T21と、第2トランジスタとしてのNチャネルのMO
SFET41と、第3トランジスタとしてのNチャネル
のMOSFET23と、制御回路42とを備えている。
この制御回路42はバッファ素子26,43と反転素子
28とワンショット回路29とから構成されている。な
お、MOSFET41のオン抵抗は比較的小さい値又は
一般的な値のものが選定される。 この駆動回路40で
は、図2の左半面の動作波形と同様にIGBT1のター
ンオン動作は緩やかにし、ターンオフ動作はより速く行
うようにしている。例えば図示しないインバータなどの
電力変換器において、MOSゲート形素子と逆並列され
たダイオードの逆回復時のノイズをより低減するときに
好適である。
Claims (3)
- 【請求項1】半導体電力変換器の主回路を構成するMO
Sゲート形素子の駆動回路であって、 該駆動回路には第1トランジスタと第2トランジスタと
第3トランジスタと第4トランジスタと制御回路とを備
え、 前記駆動回路の電源の一端と前記MOSゲート形素子の
ソース端子又はエミッタ端子との間に、第1トランジス
タと第2トランジスタとを直列に接続すると共に、第3
トランジスタと第4トランジスタとを直列に接続し、 第1トランジスタと第2トランジスタの接続点と、第3
トランジスタと第4トランジスの接続点と、前記MOS
ゲート形素子のゲート端子とを接続し、 前記制御回路は入力される駆動信号に基づいて第1トラ
ンジスタと第2トランジスタとを交互にオン・オフさ
せ、第1トランジスタをオンさせた時から所定の期間の
み所定の振幅で第3トランジスタをオンさせ、第2トラ
ンジスタをオンさせた時から所定の期間及び第2トラン
ジスタをオンさせたことに基づいて前記MOSゲート形
素子のゲート電圧が所定の値以下になったときに第4ト
ランジスタをオンさせることを特徴とするMOSゲート
形素子の駆動回路。 - 【請求項2】半導体電力変換器の主回路を構成するMO
Sゲート形素子の駆動回路であって、 該駆動回路には第1トランジスタと第2トランジスタと
第3トランジスタと制御回路とを備え、 前記駆動回路の電源の一端と前記MOSゲート形素子の
ソース端子又はエミッタ端子との間に、第1トランジス
タと第2トランジスタとを直列に接続し、 第1トランジスタと第2トランジスタの接続点と前記M
OSゲート形素子のゲート端子とを接続し、 第1トランジスタの両端に第3トランジスタを並列接続
し、 前記制御回路は入力される駆動信号に基づいて第1トラ
ンジスタと第2トランジスタとを交互にオン・オフさ
せ、第1トランジスタをオンさせた時から所定の期間の
み所定の第3トランジスタをオンさせることを特徴とす
るMOSゲート形素子の駆動回路。 - 【請求項3】半導体電力変換器の主回路を構成するMO
Sゲート形素子の駆動回路であって、 該駆動回路には第1トランジスタと第2トランジスタと
第3トランジスタと制御回路とを備え、 前記駆動回路の電源の一端と前記MOSゲート形素子の
ソース端子又はエミッタ端子との間に、第1トランジス
タと第2トランジスタとを直列に接続し、 第1トランジスタと第2トランジスタの接続点と前記M
OSゲート形素子のゲート端子とを接続し、 第2トランジスタの両端に第3トランジスタを並列接続
し、 前記制御回路は入力される駆動信号に基づいて第1トラ
ンジスタと第2トランジスタとを交互にオン・オフさ
せ、第2トランジスタをオンさせた時から所定の期間及
び第2トランジスタをオンさせたことに基づいて前記M
OSゲート形素子のゲート電圧が所定の値以下になった
ときに第3トランジスタをオンさせることを特徴とする
MOSゲート形素子の駆動回路。
Priority Applications (1)
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JP25441797A JP3430878B2 (ja) | 1997-09-19 | 1997-09-19 | Mosゲート形素子の駆動回路 |
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Publication Number | Publication Date |
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JPH1197994A true JPH1197994A (ja) | 1999-04-09 |
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ID=17264697
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