JPH1196872A - 複合回路素子 - Google Patents
複合回路素子Info
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- JPH1196872A JPH1196872A JP27509097A JP27509097A JPH1196872A JP H1196872 A JPH1196872 A JP H1196872A JP 27509097 A JP27509097 A JP 27509097A JP 27509097 A JP27509097 A JP 27509097A JP H1196872 A JPH1196872 A JP H1196872A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
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Abstract
(57)【要約】
【課題】抵抗やコンデンサは、過負荷時に発熱し、特に
積層一体化のもとでは各素子の発生熱の重畳による異常
加熱が発生し易いが、その異常加熱を未然に防止できる
小型の抵抗・コンデンサ複合回路素子を提供する。 【解決手段】高誘電率基板１３と複数枚の絶縁基板１
１，１２とが積層され、高誘電率基板１３の両面にコン
デンサ電極５１，５２が配され、絶縁基板１１，１２の
積層界面に膜抵抗２０が配され、積層体１の外面に温度
ヒュ−ズエレメント３０が取付けられている。
積層一体化のもとでは各素子の発生熱の重畳による異常
加熱が発生し易いが、その異常加熱を未然に防止できる
小型の抵抗・コンデンサ複合回路素子を提供する。 【解決手段】高誘電率基板１３と複数枚の絶縁基板１
１，１２とが積層され、高誘電率基板１３の両面にコン
デンサ電極５１，５２が配され、絶縁基板１１，１２の
積層界面に膜抵抗２０が配され、積層体１の外面に温度
ヒュ−ズエレメント３０が取付けられている。
Description
【０００１】
【発明の属する技術分野】本発明は抵抗とコンデンサ等
とを複合した複合回路素子に関するものである。
とを複合した複合回路素子に関するものである。
【従来の技術】周知の通り、抵抗やコンデンサ等は回路
素子として使用され、近来、回路板に実装する抵抗やコ
ンデンサにおいては、チップ化により一層の小型化が図
られている。
素子として使用され、近来、回路板に実装する抵抗やコ
ンデンサにおいては、チップ化により一層の小型化が図
られている。
【０００２】
【発明が解決しようとする課題】しかしながら、この小
型化は抵抗単体、コンデンサ単体についてのものであ
り、実装の高密度化には限界がある。周知の通り回路板
においては、多層配線構造が公知であり、上記抵抗及び
コンデンサにおいても、多層複合化すれば実質上一層の
小型化が期待される。そこで本発明の目的は、抵抗とコ
ンデンサとを積層一体化して実装密度をより一層に高め
得る複合回路素子を提供することにある。すなわち、抵
抗やコンデンサは、過負荷時に発熱し、特に積層一体化
のもとでは各素子の発生熱の重畳による異常加熱が発生
し易いが、その異常加熱を未然に防止できる小型の抵抗
・コンデンサ複合回路素子を提供することにある。
型化は抵抗単体、コンデンサ単体についてのものであ
り、実装の高密度化には限界がある。周知の通り回路板
においては、多層配線構造が公知であり、上記抵抗及び
コンデンサにおいても、多層複合化すれば実質上一層の
小型化が期待される。そこで本発明の目的は、抵抗とコ
ンデンサとを積層一体化して実装密度をより一層に高め
得る複合回路素子を提供することにある。すなわち、抵
抗やコンデンサは、過負荷時に発熱し、特に積層一体化
のもとでは各素子の発生熱の重畳による異常加熱が発生
し易いが、その異常加熱を未然に防止できる小型の抵抗
・コンデンサ複合回路素子を提供することにある。
【０００３】
【課題を解決するための手段】本発明に係る複合回路素
子は、高誘電率基板と複数枚の絶縁基板とが積層され、
高誘電率基板の両面にコンデンサ電極が配され、絶縁基
板の積層界面に膜抵抗が配され、積層体の外面に温度ヒ
ュ−ズエレメントが取付けられていることを特徴とする
構成であり、絶縁基板上に膜回路が形成され、この膜回
路に半導体及びICが取付けられた、いわゆるハイブリッ
ドICを積層体内に設けることもできる。
子は、高誘電率基板と複数枚の絶縁基板とが積層され、
高誘電率基板の両面にコンデンサ電極が配され、絶縁基
板の積層界面に膜抵抗が配され、積層体の外面に温度ヒ
ュ−ズエレメントが取付けられていることを特徴とする
構成であり、絶縁基板上に膜回路が形成され、この膜回
路に半導体及びICが取付けられた、いわゆるハイブリッ
ドICを積層体内に設けることもできる。
【０００４】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態を説明する。図１の（イ）は本発明に係る複
合回路素子の一例を示す図面であり、図１の（ロ）は図
１の（イ）におけるｘ−ｘ断面図である。図２の（イ）
は図１の（ロ）におけるイ−イ断面図、図２の（ロ）は
図１の（ロ）におけるロ−ロ断面図であり、図２の
（ハ）は図１の（イ）の底面図である。図１及び図２に
おいて、１は二枚の絶縁基板１１，１２と一枚の高誘電
率基板１３との積層基板である。２１，２２は絶縁基板
１１と１２との積層界面に配された抵抗取付用膜電極、
２０は膜電極２１，２２間に橋設された膜抵抗であり、
膜電極２１，２２及び膜抵抗２０とも絶縁基板１１，１
２に一体的に結着されている。３１，３２は絶縁基板１
１の上面（積層基板の上面）に一体的に設けられたヒュ
−ズ取付用膜電極、３０は膜電極３１，３２間に橋設さ
れた温度ヒュ−ズエレメント、例えば低融点可溶合金片
である。これらヒュ−ズ取付用膜電極の一方３１と上記
抵抗取付用膜電極の一方２１とはスルホ−ル２３１で電
気的に導通されている。４１は同絶縁基板１１の上面に
一体的に設けられた抵抗端子用膜電極、４２はコンデン
サ端子用膜電極であり、上記抵抗取付用膜電極の他方２
２が抵抗端子用膜電極４１にスルホ−ル４２１で電気的
に導通されている。５１は絶縁基板１２と高誘電率基板
１３との積層界面に配設されたコンデンサ上側電極、５
２は高誘電率基板１３の下面に設けられたコンデンサ下
側電極であり、上側電極５１と絶縁基板１２及び高誘電
率基板１３との間、下側電極５２と高誘電率基板１３と
の間が一体的に結着され、また、コンデンサ上側電極５
１の耳部５１１がコンデンサ端子用電極４２にスルホ−
ル５４１で電気的に導通されている。４１０は抵抗端子
用膜電極４１に対する実装はんだ付け用電極、４２０は
コンデンサ端子用膜電極４２に対する実装はんだ付け用
電極、３２０はヒュ−ズ取付用膜電極の一方３２に対す
る実装はんだ付け用電極、５２０はコンデンサ下側電極
５２の端部に対する実装はんだ付け用電極である。６１
は低融点可溶合金片３０上に塗布されたフラックス、６
２は低融点可溶合金片３０の絶縁封止層、例えば、エポ
キシ樹脂層である。
実施の形態を説明する。図１の（イ）は本発明に係る複
合回路素子の一例を示す図面であり、図１の（ロ）は図
１の（イ）におけるｘ−ｘ断面図である。図２の（イ）
は図１の（ロ）におけるイ−イ断面図、図２の（ロ）は
図１の（ロ）におけるロ−ロ断面図であり、図２の
（ハ）は図１の（イ）の底面図である。図１及び図２に
おいて、１は二枚の絶縁基板１１，１２と一枚の高誘電
率基板１３との積層基板である。２１，２２は絶縁基板
１１と１２との積層界面に配された抵抗取付用膜電極、
２０は膜電極２１，２２間に橋設された膜抵抗であり、
膜電極２１，２２及び膜抵抗２０とも絶縁基板１１，１
２に一体的に結着されている。３１，３２は絶縁基板１
１の上面（積層基板の上面）に一体的に設けられたヒュ
−ズ取付用膜電極、３０は膜電極３１，３２間に橋設さ
れた温度ヒュ−ズエレメント、例えば低融点可溶合金片
である。これらヒュ−ズ取付用膜電極の一方３１と上記
抵抗取付用膜電極の一方２１とはスルホ−ル２３１で電
気的に導通されている。４１は同絶縁基板１１の上面に
一体的に設けられた抵抗端子用膜電極、４２はコンデン
サ端子用膜電極であり、上記抵抗取付用膜電極の他方２
２が抵抗端子用膜電極４１にスルホ−ル４２１で電気的
に導通されている。５１は絶縁基板１２と高誘電率基板
１３との積層界面に配設されたコンデンサ上側電極、５
２は高誘電率基板１３の下面に設けられたコンデンサ下
側電極であり、上側電極５１と絶縁基板１２及び高誘電
率基板１３との間、下側電極５２と高誘電率基板１３と
の間が一体的に結着され、また、コンデンサ上側電極５
１の耳部５１１がコンデンサ端子用電極４２にスルホ−
ル５４１で電気的に導通されている。４１０は抵抗端子
用膜電極４１に対する実装はんだ付け用電極、４２０は
コンデンサ端子用膜電極４２に対する実装はんだ付け用
電極、３２０はヒュ−ズ取付用膜電極の一方３２に対す
る実装はんだ付け用電極、５２０はコンデンサ下側電極
５２の端部に対する実装はんだ付け用電極である。６１
は低融点可溶合金片３０上に塗布されたフラックス、６
２は低融点可溶合金片３０の絶縁封止層、例えば、エポ
キシ樹脂層である。
【０００５】図３は上記複合回路素子の電気的等価回路
図であり、２０は膜抵抗を、５０はコンデンサを、３０
は温度ヒュ−ズエレメントをそれぞれ示し、これらは積
層一体化されている。３２０、４１０、４２０及び５２
０は実装はんだ付け用電極をそれぞれ示している。これ
らの電極において、複合回路素子が回路の構成要素とし
て回路に所定の結線パタ−ンで接続されて使用される。
図であり、２０は膜抵抗を、５０はコンデンサを、３０
は温度ヒュ−ズエレメントをそれぞれ示し、これらは積
層一体化されている。３２０、４１０、４２０及び５２
０は実装はんだ付け用電極をそれぞれ示している。これ
らの電極において、複合回路素子が回路の構成要素とし
て回路に所定の結線パタ−ンで接続されて使用される。
【０００６】而して、抵抗とコンデンサとが積層により
コンパクトに一体化されているために、過負荷時でのこ
れらの素子の発生熱が重畳されて温度上昇が加速・激化
されるが、温度ヒュ−ズが積層状態で、従って、前記の
抵抗・コンデンサの複合体に対し熱伝導的に密接触で配
設されているから、温度ヒュ−ズの高感度作動により複
合回路素子の異常発熱を未然に防止できる。
コンパクトに一体化されているために、過負荷時でのこ
れらの素子の発生熱が重畳されて温度上昇が加速・激化
されるが、温度ヒュ−ズが積層状態で、従って、前記の
抵抗・コンデンサの複合体に対し熱伝導的に密接触で配
設されているから、温度ヒュ−ズの高感度作動により複
合回路素子の異常発熱を未然に防止できる。
【０００７】本発明に係る複合回路素子においては、回
路の構成に応じて積層基板の積層数を増して抵抗素子ま
たはコンデンサ素子或いはその双方の数を所定の複数箇
にすることもできる。また、ハイブリッドIC、すなわ
ち、絶縁基板上に膜回路を形成し、この膜回路に半導体
やモノリシックICを取付けてパッケ−ジしたものを積層
体内に組み込むこともできる。
路の構成に応じて積層基板の積層数を増して抵抗素子ま
たはコンデンサ素子或いはその双方の数を所定の複数箇
にすることもできる。また、ハイブリッドIC、すなわ
ち、絶縁基板上に膜回路を形成し、この膜回路に半導体
やモノリシックICを取付けてパッケ−ジしたものを積層
体内に組み込むこともできる。
【０００８】上記において、絶縁基板には例えばアルミ
ナセラミックス基板を、高誘電率基板には例えば酸化チ
タン系やチタン酸バリウム系セラミックス基板を使用で
きる。上記膜抵抗には例えば酸化ルテニウム等の酸化金
属粉末のペ−ストを、電極にはＡｇ系、Ａｇ−Ｐｄ系、
Ａｕ系、Ｃｕ系等の導電ペ−スト等を使用できる。
ナセラミックス基板を、高誘電率基板には例えば酸化チ
タン系やチタン酸バリウム系セラミックス基板を使用で
きる。上記膜抵抗には例えば酸化ルテニウム等の酸化金
属粉末のペ−ストを、電極にはＡｇ系、Ａｇ−Ｐｄ系、
Ａｕ系、Ｃｕ系等の導電ペ−スト等を使用できる。
【０００９】上記図１及び図２に示す複合回路素子は次
ぎのようにして製作することができる。すなわち、
（１）未焼成の上側絶縁セラミックス基板（セラミック
ス粉末とフチラ−ルやアクリル系樹脂等のバンンダ−と
の混合物をシ−ト状に成形したもの）の上面にヒュ−ズ
取付用膜電極、抵抗端子用膜電極、コンデンサ端子用膜
電極を導電ペ−ストにより印刷する。（２）また、未焼
成の下側絶縁セラミックス基板の上面に抵抗取付用膜電
極を導電ペ−ストで印刷し、これらの膜電極間に膜抵抗
を抵抗ペ−ストで印刷する。（３）また、未焼成高誘電
率セラミックス基板の両面にコンデンサ電極を導電ペ−
ストで印刷する。（４）上記（１）〜（３）の印刷未焼
成基板を積層し、スルホ−ルを形成し、而るのち、積層
基板を焼成一体化する。この焼成により、膜抵抗及び抵
抗取付用膜電極と両絶縁セラミックス基板との間、ヒュ
−ズ取付用膜電極やコンデンサ端子用膜電極や抵抗端子
用膜電極と上側絶縁セラミックス基板との間、高誘電率
セラミックス基板と各コンデンサ電極との間が焼結一体
化されると共に各スルホ−ルが導電ペ−ストの溶融凝固
物で充填されてスルホ−ルによる電気的導通が完結され
る。（５）最後に、はんだ付け用電極を形成し、ヒュ−
ズ取付用膜電極間に低融点可溶合金片を橋設し、この低
融点可溶合金片上にフラックスを塗布と、エポキシ樹脂
で封止し、これにて複合回路素子の製作を終了する。
ぎのようにして製作することができる。すなわち、
（１）未焼成の上側絶縁セラミックス基板（セラミック
ス粉末とフチラ−ルやアクリル系樹脂等のバンンダ−と
の混合物をシ−ト状に成形したもの）の上面にヒュ−ズ
取付用膜電極、抵抗端子用膜電極、コンデンサ端子用膜
電極を導電ペ−ストにより印刷する。（２）また、未焼
成の下側絶縁セラミックス基板の上面に抵抗取付用膜電
極を導電ペ−ストで印刷し、これらの膜電極間に膜抵抗
を抵抗ペ−ストで印刷する。（３）また、未焼成高誘電
率セラミックス基板の両面にコンデンサ電極を導電ペ−
ストで印刷する。（４）上記（１）〜（３）の印刷未焼
成基板を積層し、スルホ−ルを形成し、而るのち、積層
基板を焼成一体化する。この焼成により、膜抵抗及び抵
抗取付用膜電極と両絶縁セラミックス基板との間、ヒュ
−ズ取付用膜電極やコンデンサ端子用膜電極や抵抗端子
用膜電極と上側絶縁セラミックス基板との間、高誘電率
セラミックス基板と各コンデンサ電極との間が焼結一体
化されると共に各スルホ−ルが導電ペ−ストの溶融凝固
物で充填されてスルホ−ルによる電気的導通が完結され
る。（５）最後に、はんだ付け用電極を形成し、ヒュ−
ズ取付用膜電極間に低融点可溶合金片を橋設し、この低
融点可溶合金片上にフラックスを塗布と、エポキシ樹脂
で封止し、これにて複合回路素子の製作を終了する。
【００１０】
【発明の効果】本発明に係る複合回路素子においては、
コンデンサや膜抵抗を積層により複合化しているが、温
度ヒュ−ズを積層してコンデンサ・膜抵抗複合素子に熱
伝導的に密接して一体化しているから、コンデンサ・膜
抵抗複合素子の過負荷時での異常発熱を温度ヒュ−ズの
作動により未然に防止できる。従って、積層複合化によ
り小型化され、且つ熱的安全性の保証された複合回路素
子を提供できる。
コンデンサや膜抵抗を積層により複合化しているが、温
度ヒュ−ズを積層してコンデンサ・膜抵抗複合素子に熱
伝導的に密接して一体化しているから、コンデンサ・膜
抵抗複合素子の過負荷時での異常発熱を温度ヒュ−ズの
作動により未然に防止できる。従って、積層複合化によ
り小型化され、且つ熱的安全性の保証された複合回路素
子を提供できる。
【図１】本発明に係る複合回路素子の一例を示す図面で
ある。
ある。
【図２】図２の（イ）は図１の（ロ）におけるイ−イ断
面図、図２の（ロ）は図１の（ロ）におけるロ−ロ断面
図、図２の（ハ）は図１の（イ）における底面図であ
る。
面図、図２の（ロ）は図１の（ロ）におけるロ−ロ断面
図、図２の（ハ）は図１の（イ）における底面図であ
る。
【図３】本発明に係る複合回路素子の電気等価回路図を
示す図面である。
示す図面である。
１ 積層基板 １１ 絶縁基板 １２ 絶縁基板 １３ 高誘電率基板 ２０ 膜抵抗 ２１ 抵抗取付用膜電極 ２２ 抵抗取付用膜電極 ３０ 温度ヒュ−ズエレメント ３１ ヒュ−ズ取付用膜電極 ３２ ヒュ−ズ取付用膜電極 ５１ コンデンサ電極 ５２ コンデンサ電極 ２３１ スルホ−ル ４２１ スルホ−ル ５４１ スルホ−ル
Claims (2)
- 【請求項１】高誘電率基板と複数枚の絶縁基板とが積層
され、高誘電率基板の両面にコンデンサ電極が配され、
絶縁基板の積層界面に膜抵抗が配され、積層体の外面に
温度ヒュ−ズエレメントが取付けられていることを特徴
とする複合回路素子。 - 【請求項２】絶縁基板上に膜回路が形成され、この膜回
路に半導体及びICが取付けられたハイブリッドICが積層
体内に設けられている請求項１記載の複合回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27509097A JP4036932B2 (ja) | 1997-09-22 | 1997-09-22 | 複合回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27509097A JP4036932B2 (ja) | 1997-09-22 | 1997-09-22 | 複合回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196872A true JPH1196872A (ja) | 1999-04-09 |
| JP4036932B2 JP4036932B2 (ja) | 2008-01-23 |
Family
ID=17550663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27509097A Expired - Fee Related JP4036932B2 (ja) | 1997-09-22 | 1997-09-22 | 複合回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4036932B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171031A (ja) * | 2010-02-17 | 2011-09-01 | Uchihashi Estec Co Ltd | 抵抗付き温度ヒューズの製造方法 |
| JP2011171030A (ja) * | 2010-02-17 | 2011-09-01 | Uchihashi Estec Co Ltd | 抵抗付き温度ヒューズの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101533996B1 (ko) | 2014-10-23 | 2015-07-06 | 주식회사 에스엠하이테크 | 온도 퓨즈 기능을 가진 smd형 마이크로 복합 퓨즈 및 그 제조방법 |
-
1997
- 1997-09-22 JP JP27509097A patent/JP4036932B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171031A (ja) * | 2010-02-17 | 2011-09-01 | Uchihashi Estec Co Ltd | 抵抗付き温度ヒューズの製造方法 |
| JP2011171030A (ja) * | 2010-02-17 | 2011-09-01 | Uchihashi Estec Co Ltd | 抵抗付き温度ヒューズの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4036932B2 (ja) | 2008-01-23 |
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