JPH1196779A

JPH1196779A - フラッシュ型メモリ，その管理方法，記憶装置，コンピュータシステム

Info

Publication number: JPH1196779A
Application number: JP27052097A
Authority: JP
Inventors: Kazuya Tanaka; 和也田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 1999-04-09
Anticipated expiration: 2017-09-17
Also published as: JP3552490B2

Abstract

(57)【要約】【課題】フラッシュ型メモリの書換回数を低減すると
ともに、拡張記憶装置上でプログラムの実行を可能とす
る。【解決手段】フラッシュメモリ側の物理アドレスで
は、各ブロック毎にヘッダエリア及びプログラム・デー
タエリアを配置する。しかし、プロセッサ側の論理アド
レス上では、各ブロックのヘッダエリア及びプログラム
・データエリアを連続して配置する。プログラム・デー
タエリアｎに含まれるデータを書き換えるときは、デー
タエリアｎのブロックと、対応するヘッダエリアのブロ
ックも書き換える必要がある。しかし、フラッシュメモ
リ１２の物理アドレス上でみると、プログラム・データ
エリアｎは該当するヘッダエリアとともに同一ブロック
内にある。従って、そのブロックのみを書き換えればよ
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フラッシュ型メ
モリ，その管理方法，記憶装置，コンピュータシステム
にかかり、更に具体的には、フラッシュ型メモリの効率
的な管理手法の改良に関するものである。

【０００２】

【背景技術】一般にフラッシュタイプのフローティング
ゲートトランジスタを含む電気的に消去可能なプログラ
マブル読出専用メモリ（ＥＥＰＲＯＭ）は、現在市場で
容易に入手できる。これらのいわゆるフラッシュメモリ
は、機能・性能面でＥＰＲＯＭメモリと類似した不揮発
メモリであり、メモリ内で分割されているブロックを消
去する回路内プログラマブル動作を可能にするという機
能を更に有する。フラッシュメモリでは、以前に書き込
まれたブロック領域を前もって消去することで、その内
容の書き換えが行われる。

【０００３】典型的なコンピュータシステムでは、オペ
レーティングシステム（以下、単に「ＯＳ」という）の
プログラムがそのシステムのデータ記憶装置のデータ管
理を担う。ＯＳプログラムとの互換性を達成するために
必要かつ十分であるデータ記憶装置のアトリビュート
（属性）は、データ記憶装置のいかなる位置からもデー
タを読み出すことができ、これにデータを書き込むこと
ができることである。しかし、フラッシュメモリの場
合、データが既に書き込まれている領域には、その領域
のデータを消去しなければデータを書き込むことはでき
ない。このため、フラッシュメモリは、典型的な既存の
ＯＳプログラムとは互換性がない。

【０００４】このような点に着目し、既存のＯＳプログ
ラムによってフラッシュメモリを管理することを可能に
するソフトウエアが先行技術において提案されている。
この先行技術のプログラムでは、フラッシュメモリを
「書込み１回読出し複数回」の装置として動作させる
か、「書込み複数回読出し複数回」の装置として動作さ
せている。前者は、以前に書き込まれているメモリ領域
を再利用することはできない装置であり、補助記憶装置
や拡張記憶装置として使用できる。後者は、以前に書き
込まれているメモリ領域を再利用可能とし、その領域中
にはフラッシュメモリの書き換回数を少なくするような
制御を持つ補助記憶装置（半導体ファイル記憶装置）が
ある。

【０００５】

【発明が解決しようとする課題】上述のような先行技術
に見られる装置によれば、フラッシュメモリを使用した
拡張記憶装置上では書換回数が少なくなるような制御構
造を持たずにＲＯＭエグゼキュータブルなプログラムを
動作させている。つまり、フラッシュメモリのデータを
書き換えるときは、全ブロックを一括して消去し、その
後、データを記憶させる必要がある。また、フラッシュ
メモリの書換回数を少なくするような制御構造を持つ装
置としては補助記憶装置（半導体ファイル記憶装置）が
あるものの、フラッシュメモリを使用した拡張記憶装置
上でプログラムの実行を可能とする装置にはない。補助
記憶装置において書換回数を少なくするためにその情報
（書換回数テーブル）を異なるメモリ上に記憶する方式
があるが、コスト高となる。また、同一フラッシュメモ
リ上に記憶する方式では、データを完全に連続的な配置
できることができない。

【０００６】この発明は、以上の点に着目したもので、
その目的は、フラッシュメモリを使用した拡張記憶装置
上で、フラッシュメモリの書換回数を少なくするような
制御構造を持つ装置を提供することである。また、他の
目的は、主記憶装置にプログラムをロードすることな
く、拡張記憶装置上でプログラムの実行を可能とするこ
とである。更に他の目的は、フラッショメモリを使用し
た補助記憶装置として、書換回数を少なくする制御構造
をもちながら、連続的な論理アドレスを不連続な物理ア
ドレスに変換するメモリ管理装置によって、隣接するブ
ロックのデータ領域ブロックを、アクセスのためのオー
バヘッドを低減して、高速アクセス可能とすることであ
る。

【０００７】

【課題を解決するための手段】前記目的を達成するた
め、本発明のフラッシュ型メモリは、自己のブロックの
管理情報を記憶する第１の領域と、主情報を記憶する第
２の領域とを、各ブロック毎に設けたことを特徴とす
る。本発明の記憶装置は、前記フラッシュ型メモリ、の
隣接するブロックの第１の領域もしくは第２の領域が、
連続する論理アドレスとなるように物理アドレスと論理
アドレスの変換を行うアドレス変換手段を備えたことを
特徴とする。前記アドレス変換手段は、例えば、ワイヤ
ードロジックによって構成される。また、前記管理情報
には、例えば、そのブロックの書込回数と、そのブロッ
クを消去した時刻とが含まれる。他の発明は、ブロック
をイレースする際に、書込回数が同じであれば、ブロッ
クの消去時刻が古い方を優先的に選択する制御手段を備
えたことを特徴とする。

【０００８】本発明のコンピュータシステムは、前記フ
ラッシュ型メモリ上で、前記第２の領域に記憶されてい
るプログラムを実行するプロセッサを含むことを特徴と
する。本発明のフラッシュ型メモリの管理方法は、自己
のブロックの管理情報を記憶する第１の領域と、主情報
を記憶する第２の領域とを、各ブロック毎に設けること
を特徴とする。主要な形態の一つは、隣接するブロック
の第１の領域が連続する論理アドレスとなるように、物
理アドレスと論理アドレスの変換を行うことを特徴とす
る。他の形態は、隣接するブロックの第２の領域が連続
する論理アドレスとなるように、物理アドレスと論理ア
ドレスの変換を行うことを特徴とする。

【０００９】この発明の前記及び他の目的，特徴，利点
は、以下の詳細な説明及び添付図面から明瞭になろう。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。本発明は、例えば図１に示すよう
に、プロセッサ１０，フラッシュメモリ１２およびその
制御装置１４を含む拡張もしくは補助の記憶装置，ＲＡ
Ｍ（主記憶装置）１６を含むコンピュータシステムに適
用される。フラッシュメモリ１２は、その書換回数を少
なくなるようにするために、フラッシュメモリ１２のブ
ロック単位の書換情報（イレース情報）を持つ領域（ヘ
ッダエリア）と、フラッシュメモリ１２上のプログラム
やデータを記憶する領域（プログラム・データエリア）
を持つ（後述する図４参照）。フラッシュメモリ制御装
置１４は、フラッシュメモリ１２へのリード，ライト，
チップセレクトなどの信号を生成し、プロセッサ１０か
らフラッシュメモリ１２をインターフェース（Ｉ／Ｆ）
する役割を担う。

【００１１】ヘッダエリアには、例えばイレースの回数
や時刻を記述する。ここで、プロセッサ１０の論理アド
レスをフラッシュメモリ１２のブロック数の単位に分割
してフラッシュメモリ１２に記憶することができれば、
フラッシュメモリ１２の書換回数の低減とフラッシュメ
モリ１２の管理方法が簡単になる。すなわち、書換える
べきデータが複数のブロックに跨っていると、それら複
数のブロックについて書換処理を行わなければならな
い。しかし、書換えるべきデータが一つのブロック内に
あれば、そのブロックのみを書換えればよく、フラッシ
ュメモリ１２の書換回数を低減して管理を簡略化するこ
とができる。

【００１２】そこで、図２に示す装置を用いて、図３に
示すメモリマッピングを行う。つまり、ヘッダエリアや
プログラム・データエリアを、ブロック数の単位にそれ
ぞれ分割する。そして分割された各エリアを、フラッシ
ュメモリの中に効率よくブロック単位で配置する。すな
わち、同時に書換えが必要となる分割ヘッダエリアと分
割プログラム・データエリアが、同一のブロックに含ま
れるように配置する。このような配置は、プロセッサ１
０の論理アドレスをフラッシュメモリ１２の物理アドレ
スに変換するアドレス変換装置２０によって実現する。

【００１３】図４に、ブロック構造を持つフラッシュメ
モリ１２のメモリマップの一例を示す。この例は、１ブ
ロックがＬバイトで、かつ全体でｍ＋１ブロックをも
つ、Ｌ×（ｍ＋１）バイトを記憶できるフラッシュメモ
リである。各ブロックを管理するためにフラッシュメモ
リ１２の書換回数などの情報を持つヘッダエリアとし
て、Ｐバイト必要であるとすると、全体でＰ×（ｍ＋
１）バイトのヘッダエリアが必要である。従って、この
システムは、（Ｌ−Ｐ）×（ｍ＋１）バイトのプログラ
ム・データエリアを持つことになる。

【００１４】このようなエリア構成のフラッシュメモリ
１２に対し、図２に示したアドレス変換装置１８による
変換を行う。詳述すると、図５に示すように、プロセッ
サ１０の論理アドレスでは各ブロックのヘッダエリアを
順にブロック０，ブロック１，……，ブロックｍのよう
に連続して配置する。一方、プログラム・データエリア
については、順にブロック０，ブロック１，……，ブロ
ックｍとヘッダエリア部分を抜いて連続した配置とす
る。これによって、各ブロックのヘッダエリアが、それ
ぞれ連続する論理アドレスで配置されることになる。ま
た同様に、各ブロックのプログラム・データエリアも、
それぞれ連続する論理アドレスで配置されることにな
る。

【００１５】このようなアドレス配置において、例えば
プログラム・データエリアｎに含まれるデータを書き換
える必要が生じたとする。プロセッサ１０の論理アドレ
ス上でみると、プログラム・データエリアｎのヘッダエ
リアが含まれるブロックと、プログラム・データエリア
ｎに相当するブロックの合計２つのブロックを書き換え
なければならない。しかし、フラッシュメモリ１２の物
理アドレス上でみると、プログラム・データエリアｎは
該当するヘッダエリアとともに同一ブロック内にある。
従って、そのブロックのみを書き換えればよい。

【００１６】このように、本形態によれば、フラッシュ
メモリの書換回数を低減する高速の管理プログラムがヘ
ッダエリアの情報を読み、実行プログラムやデータの書
換えや追記を簡便に実現できる。また、論理アドレス上
でプログラム・データエリアのブロック間が連続的に配
置しているため、無駄な空きスペースのないデータ構造
を持つ拡張記憶装置および補助記憶装置を実現でき、か
つフラッシュメモリ上での実行プログラムの動作が可能
となる。更に、ヘッダエリアは、自己が管理するブロッ
クの中に記憶されることになるため、ヘッダエリアのた
めの別個のメモリ領域を必要としない。

【００１７】フラッシュメモリの各ブロックの管理方法
を説明すると、最初はすべて、ヘッダエリアには「ＦＦ
ｈ（１６進表示）」が記憶されている。フラッシュメモ
リは、初期化しなければ拡張記憶装置や補助記憶装置と
して使用できないため、ブロック０のヘッダエリアに書
換回数０回と現時刻を記憶し、同様にブロック１のヘッ
ダエリアに書換回数０回と現時刻を記憶し、……という
具合に昇順で最後のブロックまで繰り返し記憶する。

【００１８】拡張記憶装置や補助記憶装置としてフラッ
シュメモリを使用するシステムでは、データや実行プロ
グラムは追記させる構造でメモリに記憶させるのが通例
である。この追記させる構造では、更新されたデータや
実行プログラムは追記されるが、以前のデータや実行プ
ログラムは無効となるような構造を持っている。そし
て、繰り返しデータや実行プログラムが更新されていく
と、無駄なメモリエリアが拡大していく。そこで、フラ
ッシュメモリ上のメモリ領域の再配置を行う必要があ
る。そのとき、イレースするブロックの候補として、書
換回数の少ないブロック優先してイレースする。このと
き、書換回数が同じブロックが複数あり、いずれかをイ
レースする必要があるときは、前回のブロック消去時刻
の古い方を優先してイレースする。

【００１９】実際にブロックを消去するときであるが、
そのブロックのヘッダエリアに記憶している以前の書換
回数「Ｕ」を一時的に別メモリあるいはレジスタに保持
し、その後フラッシュメモリのブロックを消去させるプ
ログラムによって目的とするブロック（ヘッダエリア及
びデータ・プログラムエリア）を消去して初期化する。
その後すぐに、そのブロックのヘッダエリアに以前の書
換回数に「１」インクリメントした値「Ｕ＋１」を書き
込み、同時に現時刻も書き込む。そして必要に応じて、
データ・プログラムを再配置する。以下、本形態の実施
例について説明する。

【００２０】

【実施例１】図１に示したような、汎用ＣＰＵもしくは
汎用マイコンであるプロセッサ１０，、高速にアクセス
可能なＲＡＭ１６，フラッシュメモリ１２及びその制御
装置１４を含む拡張記憶装置もしくは補助記憶装置をも
つようなシステムにおいて、本実施例では、拡張記憶装
置もしくは補助記憶装置に使用するフラッシュメモリ１
２として、２メガビット×８で合計３２個の６４Ｋバイ
トのブロックをもつものを搭載したとする。

【００２１】このフラッシュメモリ１２は、図６に示す
ような物理アドレスのメモリマップを持つ。各ブロック
は、ＯＳプログラム又は制御プログラムが管理するため
に、１ブロック毎に自己のヘッダエリアを持つ。ヘッダ
エリアには、その内容として、ブロックの消去回数や消
去した時刻などを図７に示すような構造で記録されてお
り、１６バイト分の容量をとる。なお、図７中に示すア
ドレスは、フラッシュメモリ１２の物理アドレスであ
る。ブロックｎのヘッダエリアに記憶されている内容を
参照して、ＯＳプログラム又は制御プログラムがブロッ
クｎの消去や書換えを管理する。

【００２２】フラッシュメモリ１２の物理アドレスは、
プロセッサ１０から見た論理アドレスに変換され、図３
もしくは図５に示したように、各ブロックのヘッダエリ
アや、プログラム・データエリアのブロックが連続する
ようになる。この論理アドレスと物理アドレスとの変換
の計算式の一例を示すと、以下のようになる。なお、数
値ｎは、１０進数表記で０から３１までの数字である。
このｎを１６進数に変換した数値をＮ（ｈ）とする。物
理アドレスの値を「１６進数：［ＰＡ（ｈ）］，ＰＡ
［２０：０］」とし、論理アドレスの値を「１６進数：
［ＬＡ（ｈ）］，ＬＡ［２０：０］」とし、ブロックＮ
（ｈ）を用いて変換式を示すと、以下のようになる。

【００２３】ＩＦ（００００００ｈ≦ＬＡ（ｈ）≦００ＦＦＥＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）ＥＬＳＥＩＦ（００ＦＦＦ０ｈ≦ＬＡ（ｈ）≦０１ＦＦＤＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１０（ｈ）ＥＬＳＥＩＦ（００ＦＦＥ０ｈ≦ＬＡ（ｈ）≦０２ＦＦＣＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋２０（ｈ）ＥＬＳＥＩＦ（０２ＦＦＤ０ｈ≦ＬＡ（ｈ）≦０３ＦＦＢＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋３０（ｈ）ＥＬＳＥＩＦ（０３ＦＦＣ０ｈ≦ＬＡ（ｈ）≦０４ＦＦＡＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋４０（ｈ）ＥＬＳＥＩＦ（０４ＦＦＢ０ｈ≦ＬＡ（ｈ）≦０５ＦＦ９Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋５０（ｈ）ＥＬＳＥＩＦ（０５ＦＦＡ０ｈ≦ＬＡ（ｈ）≦０６ＦＦ８Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋６０（ｈ）ＥＬＳＥＩＦ（０６ＦＦ９０ｈ≦ＬＡ（ｈ）≦０７ＦＦ７Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋７０（ｈ）ＥＬＳＥＩＦ（０７ＦＦ８０ｈ≦ＬＡ（ｈ）≦０８ＦＦ６Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋８０（ｈ）ＥＬＳＥＩＦ（０８ＦＦ７０ｈ≦ＬＡ（ｈ）≦０９ＦＦ５Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋９０（ｈ）ＥＬＳＥＩＦ（０９ＦＦ６０ｈ≦ＬＡ（ｈ）≦０ＡＦＦ４Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ａ０（ｈ）ＥＬＳＥＩＦ（０ＡＦＦ５０ｈ≦ＬＡ（ｈ）≦０ＢＦＦ３Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｂ０（ｈ）ＥＬＳＥＩＦ（０ＢＦＦ４０ｈ≦ＬＡ（ｈ）≦０ＣＦＦ２Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｃ０（ｈ）ＥＬＳＥＩＦ（０ＣＦＦ３０ｈ≦ＬＡ（ｈ）≦０ＤＦＦ１Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｄ０（ｈ）ＥＬＳＥＩＦ（０ＤＦＦ２０ｈ≦ＬＡ（ｈ）≦０ＥＦＦ０Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｅ０（ｈ）ＥＬＳＥＩＦ（０ＥＦＦ１０ｈ≦ＬＡ（ｈ）≦０ＦＦＥＦＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｆ０（ｈ）ＥＬＳＥＩＦ（０ＦＦＦ００ｈ≦ＬＡ（ｈ）≦１０ＦＥＥＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１００（ｈ）ＥＬＳＥＩＦ（１０ＦＥＦ０ｈ≦ＬＡ（ｈ）≦１１ＦＥＤＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１１０Ｆ（ｈ）ＥＬＳＥＩＦ（１１ＦＥＥ０ｈ≦ＬＡ（ｈ）≦１２ＦＥＣＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１２０（ｈ）ＥＬＳＥＩＦ（１２ＦＥＤ０ｈ≦ＬＡ（ｈ）≦１３ＦＥＢＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１３０（ｈ）ＥＬＳＥＩＦ（１３ＦＥＣ０ｈ≦ＬＡ（ｈ）≦１４ＦＥＡＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１４０（ｈ）ＥＬＳＥＩＦ（１４ＦＥＢ０ｈ≦ＬＡ（ｈ）≦１５ＦＥ９Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１５０（ｈ）ＥＬＳＥＩＦ（１５ＦＥＡ０ｈ≦ＬＡ（ｈ）≦１６ＦＥ８Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１６０（ｈ）ＥＬＳＥＩＦ（１６ＦＥ９０ｈ≦ＬＡ（ｈ）≦１７ＦＥ７Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１７０（ｈ）ＥＬＳＥＩＦ（１７ＦＥ８０ｈ≦ＬＡ（ｈ）≦１８ＦＥ６Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１８０（ｈ）ＥＬＳＥＩＦ（１８ＦＥ７０ｈ≦ＬＡ（ｈ）≦１９ＦＥ５Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１９０（ｈ）ＥＬＳＥＩＦ（１９ＦＥ６０ｈ≦ＬＡ（ｈ）≦１ＡＦＥ４Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ａ０（ｈ）ＥＬＳＥＩＦ（１ＡＦＥ５０ｈ≦ＬＡ（ｈ）≦１ＢＦＥ３Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｂ０（ｈ）ＥＬＳＥＩＦ（１ＢＦＥ４０ｈ≦ＬＡ（ｈ）≦１ＣＦＥ２Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｃ０（ｈ）ＥＬＳＥＩＦ（１ＣＦＥ３０ｈ≦ＬＡ（ｈ）≦１ＤＦＥ１Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｄ０（ｈ）ＥＬＳＥＩＦ（１ＤＦＥ２０ｈ≦ＬＡ（ｈ）≦１ＥＦＥ０Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｅ０（ｈ）ＥＬＳＥＩＦ（１ＥＦＥ１０ｈ≦ＬＡ（ｈ）≦１ＦＦＤＦＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｆ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ００ｈ≦ＬＡ（ｈ）≦１ＦＦＥ０Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＥＦＥ１０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ１０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ１Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＤＦＥ２０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ２０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ２Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＣＦＥ３０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ３０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ３Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＢＦＥ４０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ４０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ４Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＡＦＥ５０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ５０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ５Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１９ＦＥ６０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ６０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ６Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１８ＦＥ７０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ７０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ７Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１７ＦＥ８０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ８０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ８Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１６ＦＥ９０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ９０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ９Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１５ＦＥＡ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥＡ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＡＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１４ＦＥＢ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥＢ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＢＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１３ＦＥＣ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥＣ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＣＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１２ＦＥＤ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥＤ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＤＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１１ＦＥＥ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥＥ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＥＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１０ＦＥＦ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＥＦ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＦＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＦＦＦ００（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ００ｈ≦ＬＡ（ｈ）≦１ＦＦＦ０Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＥＦＦ１０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ１０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ１Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＤＦＦ２０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ２０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ２Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＣＦＦ３０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ３０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ３Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＢＦＦ４０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ４０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ４Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＡＦＦ５０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ５０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ５Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−９ＦＦ６０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ６０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ６Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−８ＦＦ７０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ７０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ７Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−７ＦＦ８０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ８０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ８Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−６ＦＦ９０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦ９０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ９Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−５ＦＦＡ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦＡ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＡＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−４ＦＦＢ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦＢ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＢＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−３ＦＦＣ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦＣ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＣＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−２ＦＦＤ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦＤ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＤＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＦＦＥ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦＥ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＥＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＦＦＦ０（ｈ）ＥＬＳＥＩＦ（１ＦＦＦＦ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＦＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）

【００２４】一例を示すと、最初のは、論理アドレスＬＡ（ｈ）が００００００ｈと００Ｆ
ＦＥＦｈの間にあるときに、物理アドレスＰＡ（ｈ）は
論理アドレスＬＡ（ｈ）と同じ値であることを意味す
る。

【００２５】同様に、ＥＬＳＥＩＦ（００ＦＦＦ０ｈ≦ＬＡ（ｈ）≦０１ＦＦＤＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１０（ｈ）は、論理アドレスＬＡ（ｈ）が００ＦＦＦ０ｈと０１Ｆ
ＦＤＦｈの間にあるときに、物理アドレスＰＡ（ｈ）は
論理アドレスＬＡ（ｈ）に１０（ｈ）加算した値である
ことを意味する。以下、同様である。

【００２６】次に、図２のアドレス変換装置１８を、上
述したアドレス変換式を用いてワイヤードロジックで構
成し、フラッシュメモリ１２の制御装置１４とともにプ
ロセッサ１０とＩ／Ｆをとる。本実施例のフラッシュメ
モリ１２のブロック管理方法を説明すると、上述したよ
うに、最初に各ブロックのヘッダエリアの初期化（イニ
シャライズ）を行う。初期化の一例を示すと、次のよう
になる。

【００２７】ブロック０のヘッダエリアでは、物理アド
レスＰＡ［２０：０］の「００ＦＦＦＤｈ」から「００
ＦＦＦＦｈ」にそれぞれ「００ｈ」を書き込み、「００
ＦＦＦ６ｈ」から「００ＦＦＦＢｈに」現在の時刻をそ
れぞれ書き込む。次に、ブロック１のヘッダエリアで
は、物理アドレスＰＡ［２０：０］の「０１ＦＦＦＤ
ｈ」から「０１ＦＦＦＦｈ」にそれぞれ「００ｈ」を書
き込み、「０１ＦＦＦ６ｈ」から「０１ＦＦＦＢｈ」に
現在の時刻をそれぞれ書き込む。…………そして、昇順
ブロックｘｘｈのヘッダエリアでは、物理アドレスＰＡ
［２０：０］の「ｘｘＦＦＦＤｈ」から「ｘｘＦＦＦＦ
ｈ」にそれぞれ「００ｈ」を書き込み、「ｘｘＦＦＦ６
ｈ」から「ｘｘＦＦＦＢｈ」に現在の時刻をそれぞれ書
き込む。…………最終ブロック１Ｆｈのヘッダエリアで
は、物理アドレスＰＡ［２０：０］の「１ＦＦＦＦＤ
ｈ」から「１ＦＦＦＦＦｈ」にそれぞれ「００ｈ」を書
き込み、「１ＦＦＦＦ６ｈ」から「１ＦＦＦＦＢｈ」に
現在の時刻をそれぞれ書き込んで初期化を終了する。

【００２８】拡張記憶装置あるいは補助記憶装置として
フラッシュメモリを用いた本システムでは、データや実
行プログラムなどは追記する手法で新たに更新していく
ことになる。この手法自体は従来の手法と同様である。
しかし、データや実行プログラムの更新を繰り返す度
に、不要なメモリエリアが拡大していく。そこで、デー
タや実行プログラムの更新により不要となったデータ・
実行プログラムやメモリフラグメンテーションを削除す
るために、メモリデータの再配置（デフラグメンテーシ
ョン）を行い、不要なメモリエリアの縮小と再利用エリ
アの拡大を図るようにする。このとき、イレースするブ
ロックの候補として、上述したように書換回数の少ない
方のブロックを優先して消去する。もし、書換回数が同
じで２つ以上の候補があるときは、その候補の以前の消
去時刻の古いブロックを優先してイレースすることにす
る。この処理は、デフラグメンテーションプログラムに
より、プロセッサ１０がフラッシュメモリ制御装置１４
を介して行う。

【００２９】具体的には、優先的に選ばれたブロックの
ヘッダエリアに記憶されている書換回数「Ｖ」を他のメ
モリあるいはレジスタに記憶し、そして次に該当ブロッ
クをイレースするためのプログラム（イレースシーケン
スルーチン）の実行に移る。このプログラムが終了後、
そのブロックはイレースされたことになる。そして直ち
に、ヘッダエリアの更新を行う。すなわち、書換回数を
以前の回数に１インクリメントした値「Ｖ＋１」として
新たに書き込み、更に現在の時刻を書き込む。この作業
の終了後、通常のデータなどの追記や読み出しができる
状態に戻す。

【００３０】

【実施例２】この実施例２では、拡張記憶装置もしくは
補助記憶装置に使用するフラッシュメモリ１２として、
１メガビット×１６で合計３２個の３２キロワードのブ
ロックをもつものを搭載したシステム構成となってい
る。このフラッシュメモリは、図８に示すような物理ア
ドレスのメモリマップを持つ。前記実施例と同様に、各
ブロックは、ＯＳプログラム又は制御プログラムが管理
するために、１ブロック毎に自己のヘッダエリアを持
つ。その内容であるブロックの消去回数や消去した時刻
などは、図９に示すような構造で８ワード分をとる。な
お、図９中に示すアドレスは、フラッシュメモリ１２の
物理アドレスである。ブロックｎのヘッダエリアに記憶
されている内容を参照して、ＯＳプログラム又は制御プ
ログラムがブロックｎのブロック消去や書き換えを管理
する。この管理方法は、前記実施例１と同様の手法で対
応できる。

【００３１】次に、各ブロックのヘッダエリアやプログ
ラム・データエリアのブロックが連続するように、アド
レス変換を行う。この論理アドレスから物理アドレスへ
のアドレス変換の計算式の一例を示すと、以下のように
なる。なお、数値ｎ，数値Ｎ（ｈ），物理アドレスの値
［ＰＡ（ｈ）］，ＰＡ［２０：１］，論理アドレスの値
［ＬＡ（ｈ）］，ＬＡ［２０：１］は、前記実施例と同
様である。

【００３２】ＩＦ（０００００ｈ≦ＬＡ（ｈ）≦０７ＦＦ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）ＥＬＳＥＩＦ（０７ＦＦ８ｈ≦ＬＡ（ｈ）≦０ＦＦＥＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋８（ｈ）ＥＬＳＥＩＦ（０ＦＦＦ０ｈ≦ＬＡ（ｈ）≦１７ＦＥ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１０（ｈ）ＥＬＳＥＩＦ（１７ＦＥ８ｈ≦ＬＡ（ｈ）≦１ＦＦＤＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋１８（ｈ）ＥＬＳＥＩＦ（１ＦＦＥ０ｈ≦ＬＡ（ｈ）≦２７ＦＤ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋２０（ｈ）ＥＬＳＥＩＦ（２７ＦＤ８ｈ≦ＬＡ（ｈ）≦２ＦＦＣＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋２８（ｈ）ＥＬＳＥＩＦ（２ＦＦＤ０ｈ≦ＬＡ（ｈ）≦３７ＦＣ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋３０（ｈ）ＥＬＳＥＩＦ（３７ＦＣ８ｈ≦ＬＡ（ｈ）≦３ＦＦＢＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋３８（ｈ）ＥＬＳＥＩＦ（３ＦＦＣ０ｈ≦ＬＡ（ｈ）≦４７ＦＢ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋４０（ｈ）ＥＬＳＥＩＦ（４７ＦＢ８ｈ≦ＬＡ（ｈ）≦４ＦＦＡＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋４８（ｈ）ＥＬＳＥＩＦ（４ＦＦＢ０ｈ≦ＬＡ（ｈ）≦５７ＦＡ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋５０（ｈ）ＥＬＳＥＩＦ（５７ＦＡ８ｈ≦ＬＡ（ｈ）≦５ＦＦ９Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋５８（ｈ）ＥＬＳＥＩＦ（５ＦＦＡ０ｈ≦ＬＡ（ｈ）≦６７Ｆ９７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋６０（ｈ）ＥＬＳＥＩＦ（６７Ｆ９８ｈ≦ＬＡ（ｈ）≦６ＦＦ８Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋６８（ｈ）ＥＬＳＥＩＦ（６ＦＦ９０ｈ≦ＬＡ（ｈ）≦７７Ｆ８７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋７０（ｈ）ＥＬＳＥＩＦ（７７Ｆ８８ｈ≦ＬＡ（ｈ）≦７ＦＦ７Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋７８（ｈ）ＥＬＳＥＩＦ（７ＦＦ８０ｈ≦ＬＡ（ｈ）≦８７Ｆ７７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋８０（ｈ）ＥＬＳＥＩＦ（８７Ｆ７８ｈ≦ＬＡ（ｈ）≦８ＦＦ６Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋８８（ｈ）ＥＬＳＥＩＦ（８ＦＦ７０ｈ≦ＬＡ（ｈ）≦９７Ｆ６７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋９０（ｈ）ＥＬＳＥＩＦ（９７Ｆ６８ｈ≦ＬＡ（ｈ）≦９ＦＦ５Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋９８（ｈ）ＥＬＳＥＩＦ（９ＦＦ６０ｈ≦ＬＡ（ｈ）≦Ａ７Ｆ５７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ａ０（ｈ）ＥＬＳＥＩＦ（Ａ７Ｆ５８ｈ≦ＬＡ（ｈ）≦ＡＦＦ４Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ａ８（ｈ）ＥＬＳＥＩＦ（ＡＦＦ５０ｈ≦ＬＡ（ｈ）≦Ｂ７Ｆ４７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｂ０（ｈ）ＥＬＳＥＩＦ（Ｂ７Ｆ４８ｈ≦ＬＡ（ｈ）≦ＢＦＦ３Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｂ８（ｈ）ＥＬＳＥＩＦ（ＢＦＦ４０ｈ≦ＬＡ（ｈ）≦Ｃ７Ｆ３７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｃ０（ｈ）ＥＬＳＥＩＦ（Ｃ７Ｆ３８ｈ≦ＬＡ（ｈ）≦ＣＦＦ２Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｃ８（ｈ）ＥＬＳＥＩＦ（ＣＦＦ３０ｈ≦ＬＡ（ｈ）≦Ｄ７Ｆ２７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｄ０（ｈ）ＥＬＳＥＩＦ（Ｄ７Ｆ２８ｈ≦ＬＡ（ｈ）≦ＤＦＦ１Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｄ８（ｈ）ＥＬＳＥＩＦ（ＤＦＦ２０ｈ≦ＬＡ（ｈ）≦Ｅ７Ｆ１７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｅ０（ｈ）ＥＬＳＥＩＦ（Ｅ７Ｆ１８ｈ≦ＬＡ（ｈ）≦ＥＦＦ０Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｅ８（ｈ）ＥＬＳＥＩＦ（ＥＦＦ１０ｈ≦ＬＡ（ｈ）≦Ｆ７Ｆ０７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｆ０（ｈ）ＥＬＳＥＩＦ（Ｆ７Ｆ０８ｈ≦ＬＡ（ｈ）≦ＦＦＥＦＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｆ８（ｈ）ＥＬＳＥＩＦ（ＦＦＦ００ｈ≦ＬＡ（ｈ）≦ＦＦＦ０７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｆ７Ｆ０８ｈＥＬＳＥＩＦ（ＦＦＦ０８ｈ≦ＬＡ（ｈ）≦ＦＦＦ０Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＥＦＦ１０ｈＥＬＳＥＩＦ（ＦＦＦ１０ｈ≦ＬＡ（ｈ）≦ＦＦＦ１７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｅ７Ｆ１８ｈＥＬＳＥＩＦ（ＦＦＦ１８ｈ≦ＬＡ（ｈ）≦ＦＦＦ１Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＤＦＦ２０ｈＥＬＳＥＩＦ（ＦＦＦ２０ｈ≦ＬＡ（ｈ）≦ＦＦＦ２７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｄ７Ｆ２８ｈＥＬＳＥＩＦ（ＦＦＦ２８ｈ≦ＬＡ（ｈ）≦ＦＦＦ２Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＣＦＦ３０ｈＥＬＳＥＩＦ（ＦＦＦ３０ｈ≦ＬＡ（ｈ）≦ＦＦＦ３７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｃ７Ｆ３８ｈＥＬＳＥＩＦ（ＦＦＦ３８ｈ≦ＬＡ（ｈ）≦ＦＦＦ３Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＢＦＦ４０ｈＥＬＳＥＩＦ（ＦＦＦ４０ｈ≦ＬＡ（ｈ）≦ＦＦＦ４７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｂ７Ｆ４８ｈＥＬＳＥＩＦ（ＦＦＦ４８ｈ≦ＬＡ（ｈ）≦ＦＦＦ４Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＡＦＦ５０ｈＥＬＳＥＩＦ（ＦＦＦ５０ｈ≦ＬＡ（ｈ）≦ＦＦＦ５７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−Ａ７Ｆ５８ｈＥＬＳＥＩＦ（ＦＦＦ５８ｈ≦ＬＡ（ｈ）≦ＦＦＦ５Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−９ＦＦ６０ｈＥＬＳＥＩＦ（ＦＦＦ６０ｈ≦ＬＡ（ｈ）≦ＦＦＦ６７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−９７Ｆ６８ｈＥＬＳＥＩＦ（ＦＦＦ６８ｈ≦ＬＡ（ｈ）≦ＦＦＦ６Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−８ＦＦ７０ｈＥＬＳＥＩＦ（ＦＦＦ７０ｈ≦ＬＡ（ｈ）≦ＦＦＦ７７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−８７Ｆ７８ｈＥＬＳＥＩＦ（ＦＦＦ７８ｈ≦ＬＡ（ｈ）≦ＦＦＦ７Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−７ＦＦ８０ｈＥＬＳＥＩＦ（ＦＦＦ８０ｈ≦ＬＡ（ｈ）≦ＦＦＦ８７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−７７Ｆ８８ｈＥＬＳＥＩＦ（ＦＦＦ８８ｈ≦ＬＡ（ｈ）≦ＦＦＦ８Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−６ＦＦ９０ｈＥＬＳＥＩＦ（ＦＦＦ９０ｈ≦ＬＡ（ｈ）≦ＦＦＦ９７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−６７Ｆ９８ｈＥＬＳＥＩＦ（ＦＦＦ９８ｈ≦ＬＡ（ｈ）≦ＦＦＦ９Ｆｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−５ＦＦＡ０ｈＥＬＳＥＩＦ（ＦＦＦＡ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＡ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−５７ＦＡ８ｈＥＬＳＥＩＦ（ＦＦＦＡ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＡＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−４ＦＦＢ０ｈＥＬＳＥＩＦ（ＦＦＦＢ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＢ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−４７ＦＢ８ｈＥＬＳＥＩＦ（ＦＦＦＢ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＢＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−３ＦＦＣ０ｈＥＬＳＥＩＦ（ＦＦＦＣ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＣ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−３７ＦＣ８ｈＥＬＳＥＩＦ（ＦＦＦＣ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＣＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−２ＦＦＤ０ｈＥＬＳＥＩＦ（ＦＦＦＤ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＤ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−２７ＦＤ８ｈＥＬＳＥＩＦ（ＦＦＦＤ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＤＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＦＦＥ０ｈＥＬＳＥＩＦ（ＦＦＦＥ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＥ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−１７ＦＥ８ｈＥＬＳＥＩＦ（ＦＦＦＥ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＥＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−ＦＦＦ０ｈＥＬＳＥＩＦ（ＦＦＦＦ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＦ７ｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）−７ＦＦ８ｈＥＬＳＥＩＦ（ＦＦＦＦ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＦＦｈ）ＰＡ（ｈ）＝ＬＡ（ｈ）

【００３３】次に、図２のアドレス変換装置１８を、上
述したアドレス変換式を用いてワイヤードロジックで構
成し、フラッシュメモリ１２の制御装置１４とともにプ
ロセッサ１０とＩ／Ｆをとる。このようにして、前記実
施例と同様に、ヘッダエリアにおける書換えの管理・制
御とプログラム・データエリアのブロック間を連続化す
るアドレスマップへの変換が可能となる。

【００３４】

【他の実施例】この発明には数多くの実施の形態があ
り、以上の開示に基づいて多様に改変することが可能で
ある。例えば、次のようなものも含まれる。 (1)前記実施例１，２では、ハードロジックによってア
ドレス変換装置を実現したが、アドレス変換用のＲＯＭ
を使用し、テーブル参照方式によって論理アドレスから
物理アドレスへのアドレス変換を行うようにしてもよ
い。すなわち、論理アドレスをＲＯＭのアドレス側に供
給し、物理アドレスをＲＯＭのデータ側から出力する。
ＲＯＭのチップイネーブルやアウトプットイネーブルは
アサートしたままにして、アドレスコントロールとす
る。このＲＯＭに、前記実施例で示したようなアドレス
変換式を展開したテーブルを記憶すればよい。

【００３５】(2)前記形態はフラッシュメモリに本発明
を適用したものであるが、他の類似するメモリがフラッ
シュメモリと同じ書込み，読出し機能を備えており、か
つ、書込前ブロック消去特性を有するメモリであれば、
同様に適用可能である。 (3)前記実施例は、バイト単位やワード（１６ビットや
３２ビット）単位による操作の場合であるが、他のデー
タ単位であっても、同様に適用可能である。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
次のような効果がある。 (1)対応するヘッダエリアとプログラム・データエリア
が、メモリの同一ブロック内となるようにアドレス変換
を行うので、ブロックの書換回数を低減して、高速のア
クセスが可能となる。また、ヘッダエリア用のメモリを
必要とせず、コストの削減を可能にする。 (2)アドレス変換によって、プロセッサ側からみたとき
にプログラム・データエリアのブロックが連続するよう
になり、メモリ領域の無駄を省くとともに、主記憶装置
に実行プログラムをロードすることなく、拡張記憶装置
もしくは補助記憶装置上でプログラムの実行が可能とな
る。

【図面の簡単な説明】

【図１】本発明を利用したシステムの一例のブロック図
である。

【図２】本発明の一形態の主要部を示すブロック図であ
る。

【図３】論理アドレスから物理アドレスにアドレス変換
するための、メモリマッピングの手法を示す概念図であ
る。

【図４】ブロック消去機能をもつ汎用のフラッシュメモ
リにおける物理アドレスのメモリマッピングと、ヘッダ
エリア及びプログラム・データエリアの関係を示す図で
ある。

【図５】フラッシュメモリの物理アドレスとプロセッサ
の論理アドレスの関係を示す図である。

【図６】実施例１におけるフラッシュメモリのメモリマ
ップを示す図である。

【図７】実施例１におけるフラッシュメモリのブロック
ｎにおける詳細な構造のメモリマップを示す図である。

【図８】実施例２におけるフラッシュメモリのメモリマ
ップを示す図である。

【図９】実施例２におけるフラッシュメモリのブロック
ｎにおける詳細な構造のメモリマップを示す図である。

【符号の説明】

１０…プロセッサ１２…フラッシュメモリ１４…フラッシュメモリ制御装置１６…ＲＡＭ１８…アドレス変換装置

Claims

【特許請求の範囲】

【請求項１】ブロック単位で記憶内容を消去するフラ
ッシュ型メモリであって、自己のブロックの管理情報を記憶する第１の領域と、主
情報を記憶する第２の領域とを、各ブロック毎に設けた
ことを特徴とするフラッシュ型メモリ。
【請求項２】請求項１記載のフラッシュ型メモリを備
えた記憶装置であって、隣接するブロックの第１の領域が、連続する論理アドレ
スとなるように物理アドレスと論理アドレスの変換を行
うアドレス変換手段を備えたことを特徴とする記憶装
置。
【請求項３】請求項１記載のフラッシュ型メモリを備
えた記憶装置であって、隣接するブロックの第２の領域が、連続する論理アドレ
スとなるように物理アドレスと論理アドレスの変換を行
うアドレス変換手段を備えたことを特徴とする請求項２
記載の記憶装置。
【請求項４】前記アドレス変換手段を、ワイヤードロ
ジックによって構成したことを特徴とする請求項３記載
の記憶装置。
【請求項５】前記アドレス変換手段を、変換用のテー
ブルを格納したＲＯＭによって構成したことを特徴とす
る請求項３記載の記憶装置。
【請求項６】前記管理情報は、そのブロックの書込回
数と、そのブロックを消去した時刻を含むことを特徴と
する請求項２又は３記載の記憶装置。
【請求項７】ブロックをイレースする際に、書込回数
が同じであれば、ブロックの消去時刻が古い方を優先的
に選択する制御手段を備えたことを特徴とする請求項４
記載の記憶装置。
【請求項８】請求項３記載の記憶装置を備えたコンピ
ュータシステムであって、前記フラッシュ型メモリ上で、前記第２の領域に記憶さ
れているプログラムを実行するプロセッサを含むことを
特徴とするコンピュータシステム。
【請求項９】ブロック単位で記憶内容を消去するフラ
ッシュ型メモリの管理方法であって、自己のブロックの管理情報を記憶する第１の領域と、主
情報を記憶する第２の領域とを、各ブロック毎に設ける
ことを特徴とするフラッシュ型メモリの管理方法。
【請求項１０】隣接するブロックの第１の領域が連続
する論理アドレスとなるように、物理アドレスと論理ア
ドレスの変換を行うことを特徴とする請求項９記載のフ
ラッシュ型メモリの管理方法。
【請求項１１】隣接するブロックの第２の領域が連続
する論理アドレスとなるように、物理アドレスと論理ア
ドレスの変換を行うことを特徴とする請求項１０記載の
フラッシュ型メモリの管理方法。