JPH1196779A - フラッシュ型メモリ,その管理方法,記憶装置,コンピュータシステム - Google Patents
フラッシュ型メモリ,その管理方法,記憶装置,コンピュータシステムInfo
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Abstract
ともに、拡張記憶装置上でプログラムの実行を可能とす
る。 【解決手段】 フラッシュメモリ側の物理アドレスで
は、各ブロック毎にヘッダエリア及びプログラム・デー
タエリアを配置する。しかし、プロセッサ側の論理アド
レス上では、各ブロックのヘッダエリア及びプログラム
・データエリアを連続して配置する。プログラム・デー
タエリアnに含まれるデータを書き換えるときは、デー
タエリアnのブロックと、対応するヘッダエリアのブロ
ックも書き換える必要がある。しかし、フラッシュメモ
リ12の物理アドレス上でみると、プログラム・データ
エリアnは該当するヘッダエリアとともに同一ブロック
内にある。従って、そのブロックのみを書き換えればよ
い。
Description
モリ,その管理方法,記憶装置,コンピュータシステム
にかかり、更に具体的には、フラッシュ型メモリの効率
的な管理手法の改良に関するものである。
ゲートトランジスタを含む電気的に消去可能なプログラ
マブル読出専用メモリ(EEPROM)は、現在市場で
容易に入手できる。これらのいわゆるフラッシュメモリ
は、機能・性能面でEPROMメモリと類似した不揮発
メモリであり、メモリ内で分割されているブロックを消
去する回路内プログラマブル動作を可能にするという機
能を更に有する。フラッシュメモリでは、以前に書き込
まれたブロック領域を前もって消去することで、その内
容の書き換えが行われる。
レーティングシステム(以下、単に「OS」という)の
プログラムがそのシステムのデータ記憶装置のデータ管
理を担う。OSプログラムとの互換性を達成するために
必要かつ十分であるデータ記憶装置のアトリビュート
(属性)は、データ記憶装置のいかなる位置からもデー
タを読み出すことができ、これにデータを書き込むこと
ができることである。しかし、フラッシュメモリの場
合、データが既に書き込まれている領域には、その領域
のデータを消去しなければデータを書き込むことはでき
ない。このため、フラッシュメモリは、典型的な既存の
OSプログラムとは互換性がない。
ラムによってフラッシュメモリを管理することを可能に
するソフトウエアが先行技術において提案されている。
この先行技術のプログラムでは、フラッシュメモリを
「書込み1回読出し複数回」の装置として動作させる
か、「書込み複数回読出し複数回」の装置として動作さ
せている。前者は、以前に書き込まれているメモリ領域
を再利用することはできない装置であり、補助記憶装置
や拡張記憶装置として使用できる。後者は、以前に書き
込まれているメモリ領域を再利用可能とし、その領域中
にはフラッシュメモリの書き換回数を少なくするような
制御を持つ補助記憶装置(半導体ファイル記憶装置)が
ある。
に見られる装置によれば、フラッシュメモリを使用した
拡張記憶装置上では書換回数が少なくなるような制御構
造を持たずにROMエグゼキュータブルなプログラムを
動作させている。つまり、フラッシュメモリのデータを
書き換えるときは、全ブロックを一括して消去し、その
後、データを記憶させる必要がある。また、フラッシュ
メモリの書換回数を少なくするような制御構造を持つ装
置としては補助記憶装置(半導体ファイル記憶装置)が
あるものの、フラッシュメモリを使用した拡張記憶装置
上でプログラムの実行を可能とする装置にはない。補助
記憶装置において書換回数を少なくするためにその情報
(書換回数テーブル)を異なるメモリ上に記憶する方式
があるが、コスト高となる。また、同一フラッシュメモ
リ上に記憶する方式では、データを完全に連続的な配置
できることができない。
その目的は、フラッシュメモリを使用した拡張記憶装置
上で、フラッシュメモリの書換回数を少なくするような
制御構造を持つ装置を提供することである。また、他の
目的は、主記憶装置にプログラムをロードすることな
く、拡張記憶装置上でプログラムの実行を可能とするこ
とである。更に他の目的は、フラッショメモリを使用し
た補助記憶装置として、書換回数を少なくする制御構造
をもちながら、連続的な論理アドレスを不連続な物理ア
ドレスに変換するメモリ管理装置によって、隣接するブ
ロックのデータ領域ブロックを、アクセスのためのオー
バヘッドを低減して、高速アクセス可能とすることであ
る。
め、本発明のフラッシュ型メモリは、自己のブロックの
管理情報を記憶する第1の領域と、主情報を記憶する第
2の領域とを、各ブロック毎に設けたことを特徴とす
る。本発明の記憶装置は、前記フラッシュ型メモリ、の
隣接するブロックの第1の領域もしくは第2の領域が、
連続する論理アドレスとなるように物理アドレスと論理
アドレスの変換を行うアドレス変換手段を備えたことを
特徴とする。前記アドレス変換手段は、例えば、ワイヤ
ードロジックによって構成される。また、前記管理情報
には、例えば、そのブロックの書込回数と、そのブロッ
クを消去した時刻とが含まれる。他の発明は、ブロック
をイレースする際に、書込回数が同じであれば、ブロッ
クの消去時刻が古い方を優先的に選択する制御手段を備
えたことを特徴とする。
ラッシュ型メモリ上で、前記第2の領域に記憶されてい
るプログラムを実行するプロセッサを含むことを特徴と
する。本発明のフラッシュ型メモリの管理方法は、自己
のブロックの管理情報を記憶する第1の領域と、主情報
を記憶する第2の領域とを、各ブロック毎に設けること
を特徴とする。主要な形態の一つは、隣接するブロック
の第1の領域が連続する論理アドレスとなるように、物
理アドレスと論理アドレスの変換を行うことを特徴とす
る。他の形態は、隣接するブロックの第2の領域が連続
する論理アドレスとなるように、物理アドレスと論理ア
ドレスの変換を行うことを特徴とする。
は、以下の詳細な説明及び添付図面から明瞭になろう。
て詳細に説明する。本発明は、例えば図1に示すよう
に、プロセッサ10,フラッシュメモリ12およびその
制御装置14を含む拡張もしくは補助の記憶装置,RA
M(主記憶装置)16を含むコンピュータシステムに適
用される。フラッシュメモリ12は、その書換回数を少
なくなるようにするために、フラッシュメモリ12のブ
ロック単位の書換情報(イレース情報)を持つ領域(ヘ
ッダエリア)と、フラッシュメモリ12上のプログラム
やデータを記憶する領域(プログラム・データエリア)
を持つ(後述する図4参照)。フラッシュメモリ制御装
置14は、フラッシュメモリ12へのリード,ライト,
チップセレクトなどの信号を生成し、プロセッサ10か
らフラッシュメモリ12をインターフェース(I/F)
する役割を担う。
や時刻を記述する。ここで、プロセッサ10の論理アド
レスをフラッシュメモリ12のブロック数の単位に分割
してフラッシュメモリ12に記憶することができれば、
フラッシュメモリ12の書換回数の低減とフラッシュメ
モリ12の管理方法が簡単になる。すなわち、書換える
べきデータが複数のブロックに跨っていると、それら複
数のブロックについて書換処理を行わなければならな
い。しかし、書換えるべきデータが一つのブロック内に
あれば、そのブロックのみを書換えればよく、フラッシ
ュメモリ12の書換回数を低減して管理を簡略化するこ
とができる。
示すメモリマッピングを行う。つまり、ヘッダエリアや
プログラム・データエリアを、ブロック数の単位にそれ
ぞれ分割する。そして分割された各エリアを、フラッシ
ュメモリの中に効率よくブロック単位で配置する。すな
わち、同時に書換えが必要となる分割ヘッダエリアと分
割プログラム・データエリアが、同一のブロックに含ま
れるように配置する。このような配置は、プロセッサ1
0の論理アドレスをフラッシュメモリ12の物理アドレ
スに変換するアドレス変換装置20によって実現する。
モリ12のメモリマップの一例を示す。この例は、1ブ
ロックがLバイトで、かつ全体でm+1ブロックをも
つ、L×(m+1)バイトを記憶できるフラッシュメモ
リである。各ブロックを管理するためにフラッシュメモ
リ12の書換回数などの情報を持つヘッダエリアとし
て、Pバイト必要であるとすると、全体でP×(m+
1)バイトのヘッダエリアが必要である。従って、この
システムは、(L−P)×(m+1)バイトのプログラ
ム・データエリアを持つことになる。
12に対し、図2に示したアドレス変換装置18による
変換を行う。詳述すると、図5に示すように、プロセッ
サ10の論理アドレスでは各ブロックのヘッダエリアを
順にブロック0,ブロック1,……,ブロックmのよう
に連続して配置する。一方、プログラム・データエリア
については、順にブロック0,ブロック1,……,ブロ
ックmとヘッダエリア部分を抜いて連続した配置とす
る。これによって、各ブロックのヘッダエリアが、それ
ぞれ連続する論理アドレスで配置されることになる。ま
た同様に、各ブロックのプログラム・データエリアも、
それぞれ連続する論理アドレスで配置されることにな
る。
プログラム・データエリアnに含まれるデータを書き換
える必要が生じたとする。プロセッサ10の論理アドレ
ス上でみると、プログラム・データエリアnのヘッダエ
リアが含まれるブロックと、プログラム・データエリア
nに相当するブロックの合計2つのブロックを書き換え
なければならない。しかし、フラッシュメモリ12の物
理アドレス上でみると、プログラム・データエリアnは
該当するヘッダエリアとともに同一ブロック内にある。
従って、そのブロックのみを書き換えればよい。
メモリの書換回数を低減する高速の管理プログラムがヘ
ッダエリアの情報を読み、実行プログラムやデータの書
換えや追記を簡便に実現できる。また、論理アドレス上
でプログラム・データエリアのブロック間が連続的に配
置しているため、無駄な空きスペースのないデータ構造
を持つ拡張記憶装置および補助記憶装置を実現でき、か
つフラッシュメモリ上での実行プログラムの動作が可能
となる。更に、ヘッダエリアは、自己が管理するブロッ
クの中に記憶されることになるため、ヘッダエリアのた
めの別個のメモリ領域を必要としない。
を説明すると、最初はすべて、ヘッダエリアには「FF
h(16進表示)」が記憶されている。フラッシュメモ
リは、初期化しなければ拡張記憶装置や補助記憶装置と
して使用できないため、ブロック0のヘッダエリアに書
換回数0回と現時刻を記憶し、同様にブロック1のヘッ
ダエリアに書換回数0回と現時刻を記憶し、……という
具合に昇順で最後のブロックまで繰り返し記憶する。
シュメモリを使用するシステムでは、データや実行プロ
グラムは追記させる構造でメモリに記憶させるのが通例
である。この追記させる構造では、更新されたデータや
実行プログラムは追記されるが、以前のデータや実行プ
ログラムは無効となるような構造を持っている。そし
て、繰り返しデータや実行プログラムが更新されていく
と、無駄なメモリエリアが拡大していく。そこで、フラ
ッシュメモリ上のメモリ領域の再配置を行う必要があ
る。そのとき、イレースするブロックの候補として、書
換回数の少ないブロック優先してイレースする。このと
き、書換回数が同じブロックが複数あり、いずれかをイ
レースする必要があるときは、前回のブロック消去時刻
の古い方を優先してイレースする。
そのブロックのヘッダエリアに記憶している以前の書換
回数「U」を一時的に別メモリあるいはレジスタに保持
し、その後フラッシュメモリのブロックを消去させるプ
ログラムによって目的とするブロック(ヘッダエリア及
びデータ・プログラムエリア)を消去して初期化する。
その後すぐに、そのブロックのヘッダエリアに以前の書
換回数に「1」インクリメントした値「U+1」を書き
込み、同時に現時刻も書き込む。そして必要に応じて、
データ・プログラムを再配置する。以下、本形態の実施
例について説明する。
汎用マイコンであるプロセッサ10,、高速にアクセス
可能なRAM16,フラッシュメモリ12及びその制御
装置14を含む拡張記憶装置もしくは補助記憶装置をも
つようなシステムにおいて、本実施例では、拡張記憶装
置もしくは補助記憶装置に使用するフラッシュメモリ1
2として、2メガビット×8で合計32個の64Kバイ
トのブロックをもつものを搭載したとする。
ような物理アドレスのメモリマップを持つ。各ブロック
は、OSプログラム又は制御プログラムが管理するため
に、1ブロック毎に自己のヘッダエリアを持つ。ヘッダ
エリアには、その内容として、ブロックの消去回数や消
去した時刻などを図7に示すような構造で記録されてお
り、16バイト分の容量をとる。なお、図7中に示すア
ドレスは、フラッシュメモリ12の物理アドレスであ
る。ブロックnのヘッダエリアに記憶されている内容を
参照して、OSプログラム又は制御プログラムがブロッ
クnの消去や書換えを管理する。
プロセッサ10から見た論理アドレスに変換され、図3
もしくは図5に示したように、各ブロックのヘッダエリ
アや、プログラム・データエリアのブロックが連続する
ようになる。この論理アドレスと物理アドレスとの変換
の計算式の一例を示すと、以下のようになる。なお、数
値nは、10進数表記で0から31までの数字である。
このnを16進数に変換した数値をN(h)とする。物
理アドレスの値を「16進数:[PA(h)],PA
[20:0]」とし、論理アドレスの値を「16進数:
[LA(h)],LA[20:0]」とし、ブロックN
(h)を用いて変換式を示すと、以下のようになる。
FEFhの間にあるときに、物理アドレスPA(h)は
論理アドレスLA(h)と同じ値であることを意味す
る。
FDFhの間にあるときに、物理アドレスPA(h)は
論理アドレスLA(h)に10(h)加算した値である
ことを意味する。以下、同様である。
述したアドレス変換式を用いてワイヤードロジックで構
成し、フラッシュメモリ12の制御装置14とともにプ
ロセッサ10とI/Fをとる。本実施例のフラッシュメ
モリ12のブロック管理方法を説明すると、上述したよ
うに、最初に各ブロックのヘッダエリアの初期化(イニ
シャライズ)を行う。初期化の一例を示すと、次のよう
になる。
レスPA[20:0]の「00FFFDh」から「00
FFFFh」にそれぞれ「00h」を書き込み、「00
FFF6h」から「00FFFBhに」現在の時刻をそ
れぞれ書き込む。次に、ブロック1のヘッダエリアで
は、物理アドレスPA[20:0]の「01FFFD
h」から「01FFFFh」にそれぞれ「00h」を書
き込み、「01FFF6h」から「01FFFBh」に
現在の時刻をそれぞれ書き込む。…………そして、昇順
ブロックxxhのヘッダエリアでは、物理アドレスPA
[20:0]の「xxFFFDh」から「xxFFFF
h」にそれぞれ「00h」を書き込み、「xxFFF6
h」から「xxFFFBh」に現在の時刻をそれぞれ書
き込む。…………最終ブロック1Fhのヘッダエリアで
は、物理アドレスPA[20:0]の「1FFFFD
h」から「1FFFFFh」にそれぞれ「00h」を書
き込み、「1FFFF6h」から「1FFFFBh」に
現在の時刻をそれぞれ書き込んで初期化を終了する。
フラッシュメモリを用いた本システムでは、データや実
行プログラムなどは追記する手法で新たに更新していく
ことになる。この手法自体は従来の手法と同様である。
しかし、データや実行プログラムの更新を繰り返す度
に、不要なメモリエリアが拡大していく。そこで、デー
タや実行プログラムの更新により不要となったデータ・
実行プログラムやメモリフラグメンテーションを削除す
るために、メモリデータの再配置(デフラグメンテーシ
ョン)を行い、不要なメモリエリアの縮小と再利用エリ
アの拡大を図るようにする。このとき、イレースするブ
ロックの候補として、上述したように書換回数の少ない
方のブロックを優先して消去する。もし、書換回数が同
じで2つ以上の候補があるときは、その候補の以前の消
去時刻の古いブロックを優先してイレースすることにす
る。この処理は、デフラグメンテーションプログラムに
より、プロセッサ10がフラッシュメモリ制御装置14
を介して行う。
ヘッダエリアに記憶されている書換回数「V」を他のメ
モリあるいはレジスタに記憶し、そして次に該当ブロッ
クをイレースするためのプログラム(イレースシーケン
スルーチン)の実行に移る。このプログラムが終了後、
そのブロックはイレースされたことになる。そして直ち
に、ヘッダエリアの更新を行う。すなわち、書換回数を
以前の回数に1インクリメントした値「V+1」として
新たに書き込み、更に現在の時刻を書き込む。この作業
の終了後、通常のデータなどの追記や読み出しができる
状態に戻す。
補助記憶装置に使用するフラッシュメモリ12として、
1メガビット×16で合計32個の32キロワードのブ
ロックをもつものを搭載したシステム構成となってい
る。このフラッシュメモリは、図8に示すような物理ア
ドレスのメモリマップを持つ。前記実施例と同様に、各
ブロックは、OSプログラム又は制御プログラムが管理
するために、1ブロック毎に自己のヘッダエリアを持
つ。その内容であるブロックの消去回数や消去した時刻
などは、図9に示すような構造で8ワード分をとる。な
お、図9中に示すアドレスは、フラッシュメモリ12の
物理アドレスである。ブロックnのヘッダエリアに記憶
されている内容を参照して、OSプログラム又は制御プ
ログラムがブロックnのブロック消去や書き換えを管理
する。この管理方法は、前記実施例1と同様の手法で対
応できる。
ラム・データエリアのブロックが連続するように、アド
レス変換を行う。この論理アドレスから物理アドレスへ
のアドレス変換の計算式の一例を示すと、以下のように
なる。なお、数値n,数値N(h),物理アドレスの値
[PA(h)],PA[20:1],論理アドレスの値
[LA(h)],LA[20:1]は、前記実施例と同
様である。
述したアドレス変換式を用いてワイヤードロジックで構
成し、フラッシュメモリ12の制御装置14とともにプ
ロセッサ10とI/Fをとる。このようにして、前記実
施例と同様に、ヘッダエリアにおける書換えの管理・制
御とプログラム・データエリアのブロック間を連続化す
るアドレスマップへの変換が可能となる。
り、以上の開示に基づいて多様に改変することが可能で
ある。例えば、次のようなものも含まれる。 (1)前記実施例1,2では、ハードロジックによってア
ドレス変換装置を実現したが、アドレス変換用のROM
を使用し、テーブル参照方式によって論理アドレスから
物理アドレスへのアドレス変換を行うようにしてもよ
い。すなわち、論理アドレスをROMのアドレス側に供
給し、物理アドレスをROMのデータ側から出力する。
ROMのチップイネーブルやアウトプットイネーブルは
アサートしたままにして、アドレスコントロールとす
る。このROMに、前記実施例で示したようなアドレス
変換式を展開したテーブルを記憶すればよい。
を適用したものであるが、他の類似するメモリがフラッ
シュメモリと同じ書込み,読出し機能を備えており、か
つ、書込前ブロック消去特性を有するメモリであれば、
同様に適用可能である。 (3)前記実施例は、バイト単位やワード(16ビットや
32ビット)単位による操作の場合であるが、他のデー
タ単位であっても、同様に適用可能である。
次のような効果がある。 (1)対応するヘッダエリアとプログラム・データエリア
が、メモリの同一ブロック内となるようにアドレス変換
を行うので、ブロックの書換回数を低減して、高速のア
クセスが可能となる。また、ヘッダエリア用のメモリを
必要とせず、コストの削減を可能にする。 (2)アドレス変換によって、プロセッサ側からみたとき
にプログラム・データエリアのブロックが連続するよう
になり、メモリ領域の無駄を省くとともに、主記憶装置
に実行プログラムをロードすることなく、拡張記憶装置
もしくは補助記憶装置上でプログラムの実行が可能とな
る。
である。
る。
するための、メモリマッピングの手法を示す概念図であ
る。
リにおける物理アドレスのメモリマッピングと、ヘッダ
エリア及びプログラム・データエリアの関係を示す図で
ある。
の論理アドレスの関係を示す図である。
ップを示す図である。
nにおける詳細な構造のメモリマップを示す図である。
ップを示す図である。
nにおける詳細な構造のメモリマップを示す図である。
Claims (11)
- 【請求項1】 ブロック単位で記憶内容を消去するフラ
ッシュ型メモリであって、 自己のブロックの管理情報を記憶する第1の領域と、主
情報を記憶する第2の領域とを、各ブロック毎に設けた
ことを特徴とするフラッシュ型メモリ。 - 【請求項2】 請求項1記載のフラッシュ型メモリを備
えた記憶装置であって、 隣接するブロックの第1の領域が、連続する論理アドレ
スとなるように物理アドレスと論理アドレスの変換を行
うアドレス変換手段を備えたことを特徴とする記憶装
置。 - 【請求項3】 請求項1記載のフラッシュ型メモリを備
えた記憶装置であって、 隣接するブロックの第2の領域が、連続する論理アドレ
スとなるように物理アドレスと論理アドレスの変換を行
うアドレス変換手段を備えたことを特徴とする請求項2
記載の記憶装置。 - 【請求項4】 前記アドレス変換手段を、ワイヤードロ
ジックによって構成したことを特徴とする請求項3記載
の記憶装置。 - 【請求項5】 前記アドレス変換手段を、変換用のテー
ブルを格納したROMによって構成したことを特徴とす
る請求項3記載の記憶装置。 - 【請求項6】 前記管理情報は、そのブロックの書込回
数と、そのブロックを消去した時刻を含むことを特徴と
する請求項2又は3記載の記憶装置。 - 【請求項7】 ブロックをイレースする際に、書込回数
が同じであれば、ブロックの消去時刻が古い方を優先的
に選択する制御手段を備えたことを特徴とする請求項4
記載の記憶装置。 - 【請求項8】 請求項3記載の記憶装置を備えたコンピ
ュータシステムであって、 前記フラッシュ型メモリ上で、前記第2の領域に記憶さ
れているプログラムを実行するプロセッサを含むことを
特徴とするコンピュータシステム。 - 【請求項9】 ブロック単位で記憶内容を消去するフラ
ッシュ型メモリの管理方法であって、 自己のブロックの管理情報を記憶する第1の領域と、主
情報を記憶する第2の領域とを、各ブロック毎に設ける
ことを特徴とするフラッシュ型メモリの管理方法。 - 【請求項10】 隣接するブロックの第1の領域が連続
する論理アドレスとなるように、物理アドレスと論理ア
ドレスの変換を行うことを特徴とする請求項9記載のフ
ラッシュ型メモリの管理方法。 - 【請求項11】 隣接するブロックの第2の領域が連続
する論理アドレスとなるように、物理アドレスと論理ア
ドレスの変換を行うことを特徴とする請求項10記載の
フラッシュ型メモリの管理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27052097A JP3552490B2 (ja) | 1997-09-17 | 1997-09-17 | フラッシュ型メモリを備えた記憶装置,フラッシュ型メモリの管理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP27052097A JP3552490B2 (ja) | 1997-09-17 | 1997-09-17 | フラッシュ型メモリを備えた記憶装置,フラッシュ型メモリの管理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1196779A true JPH1196779A (ja) | 1999-04-09 |
JP3552490B2 JP3552490B2 (ja) | 2004-08-11 |
Family
ID=17487377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27052097A Expired - Lifetime JP3552490B2 (ja) | 1997-09-17 | 1997-09-17 | フラッシュ型メモリを備えた記憶装置,フラッシュ型メモリの管理方法 |
Country Status (1)
Country | Link |
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KR100978302B1 (ko) | 2008-04-24 | 2010-08-26 | 가부시끼가이샤 도시바 | 메모리 시스템 |
US7949910B2 (en) | 2008-04-24 | 2011-05-24 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
US7958411B2 (en) | 2008-04-24 | 2011-06-07 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
JP2010067284A (ja) * | 2009-12-25 | 2010-03-25 | Toshiba Corp | メモリシステムの制御方法 |
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Publication number | Publication date |
---|---|
JP3552490B2 (ja) | 2004-08-11 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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