JPH1196752A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1196752A JPH1196752A JP9255696A JP25569697A JPH1196752A JP H1196752 A JPH1196752 A JP H1196752A JP 9255696 A JP9255696 A JP 9255696A JP 25569697 A JP25569697 A JP 25569697A JP H1196752 A JPH1196752 A JP H1196752A
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Abstract
(57)【要約】
【課題】 シリアルレジスタとメモリセルアレイのデー
タ転送の際のランダムアクセスポートの読み出し／書き
込み動作を可能にすることによって、ランダムアクセス
ポートの実効バンド幅を向上させる。 【解決手段】 タイミングジェネレータ７は、コマンド
信号、アドレス信号及びクロック信号を入力し、バンク
活性化信号、行アドレス信号、列アドレス信号及びデー
タ転送信号をバンクＢ０〜Ｂｍ毎に出力する。各バンク
Ｂ０〜Ｂｍは、それぞれバンク活性化信号を受けて独立
に動作できるとともに、行デコーダ３、列デコーダ５、
センスアンプ４、メモリセルアレイ１及びデータ転送ゲ
ート２を有している。
タ転送の際のランダムアクセスポートの読み出し／書き
込み動作を可能にすることによって、ランダムアクセス
ポートの実効バンド幅を向上させる。 【解決手段】 タイミングジェネレータ７は、コマンド
信号、アドレス信号及びクロック信号を入力し、バンク
活性化信号、行アドレス信号、列アドレス信号及びデー
タ転送信号をバンクＢ０〜Ｂｍ毎に出力する。各バンク
Ｂ０〜Ｂｍは、それぞれバンク活性化信号を受けて独立
に動作できるとともに、行デコーダ３、列デコーダ５、
センスアンプ４、メモリセルアレイ１及びデータ転送ゲ
ート２を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にランダムアクセスメモリ部（ＲＡＭ部）とシ
リアルアクセスメモリ部（ＳＡＭ部）とを有するデュア
ルポート型の半導体記憶装置に関する。
関し、特にランダムアクセスメモリ部（ＲＡＭ部）とシ
リアルアクセスメモリ部（ＳＡＭ部）とを有するデュア
ルポート型の半導体記憶装置に関する。
【０００２】
【従来の技術】デュアルポート型の半導体記憶装置は、
ＳＡＭ部を有することで汎用型ダイナミックＲＡＭより
も高速動作を実現しており、画像処理用のメモリとして
広く使用されている。
ＳＡＭ部を有することで汎用型ダイナミックＲＡＭより
も高速動作を実現しており、画像処理用のメモリとして
広く使用されている。
【０００３】図５は、従来のデュアルポート型の半導体
記憶装置の一例を示すブロック図である。以下、この図
面に基づき説明する。
記憶装置の一例を示すブロック図である。以下、この図
面に基づき説明する。
【０００４】ランダムアクセスポートは、アドレス入力
端子Ａ0 〜Ａj から入力される行アドレス及び列アドレ
スに基づき行アドレスデコーダ１０１及び列アドレスデ
コーダ１０２でメモリセルを選択し、これに対して読み
出し／書き込み動作を行う、センスアンプ１０３、Ｉ／
Ｏバス１０４及びデータ入出力バッファ１０５からな
る。シリアルアクセスポートは、アドレスバッファ１０
６からタップアドレス及びストップアドレスを入力し
て、シリアルレジスタ１０７のデータをタップアドレス
からストップアドレスまで順番に読み出し／書き込み動
作をするシリアルセレクタ１０８と、データ転送サイク
ルによってメモリセルアレイ１０９からシリアルレジス
タ１０７への読み出し、シリアルレジスタ１０７からメ
モリセルアレイ１０９への書き込み動作を行うシリアル
データ入出力バッファ１１０とからなる。
端子Ａ0 〜Ａj から入力される行アドレス及び列アドレ
スに基づき行アドレスデコーダ１０１及び列アドレスデ
コーダ１０２でメモリセルを選択し、これに対して読み
出し／書き込み動作を行う、センスアンプ１０３、Ｉ／
Ｏバス１０４及びデータ入出力バッファ１０５からな
る。シリアルアクセスポートは、アドレスバッファ１０
６からタップアドレス及びストップアドレスを入力し
て、シリアルレジスタ１０７のデータをタップアドレス
からストップアドレスまで順番に読み出し／書き込み動
作をするシリアルセレクタ１０８と、データ転送サイク
ルによってメモリセルアレイ１０９からシリアルレジス
タ１０７への読み出し、シリアルレジスタ１０７からメ
モリセルアレイ１０９への書き込み動作を行うシリアル
データ入出力バッファ１１０とからなる。
【０００５】この従来例の動作での特徴は、ランダムア
クセスポートからの読み出し／書き込み動作と、シリア
ルアクセスポートのシリアルレジスタからの読み出し／
書き込み動作とが非同期に同時にできることである。一
方、シリアルレジスタとメモリセルアレイとのデータの
読み出し／書き込み動作はデータ転送サイクルによって
行われるが、この時のランダムアクセスポートの読み出
し／書き込み動作は停止する必要がある。
クセスポートからの読み出し／書き込み動作と、シリア
ルアクセスポートのシリアルレジスタからの読み出し／
書き込み動作とが非同期に同時にできることである。一
方、シリアルレジスタとメモリセルアレイとのデータの
読み出し／書き込み動作はデータ転送サイクルによって
行われるが、この時のランダムアクセスポートの読み出
し／書き込み動作は停止する必要がある。
【０００６】
【発明が解決しようとする課題】従来技術の第１の問題
点は、ランダムアクセスポートのリード／ライト動作の
実効的なバンド幅が、メモリセルアレイとシリアルレジ
スタとのデータ転送を制御するデータ転送サイクルによ
って低下してしまうことである。その理由は、データ転
送サイクルが、メモリ全体の動作を止めてしまうからで
ある。
点は、ランダムアクセスポートのリード／ライト動作の
実効的なバンド幅が、メモリセルアレイとシリアルレジ
スタとのデータ転送を制御するデータ転送サイクルによ
って低下してしまうことである。その理由は、データ転
送サイクルが、メモリ全体の動作を止めてしまうからで
ある。
【０００７】従来技術の第２の問題点は、シリアルレジ
スタの容量がセンスアンプの数又はその半分と大きいこ
とから、メモリチップのサイズが大きくなっていること
である。その理由は、第１の問題点の影響を少なくする
ために、シリアルレジスタの容量を大きくすることによ
り、１回のデータ転送サイクルで多くのデータを転送し
ているからである。
スタの容量がセンスアンプの数又はその半分と大きいこ
とから、メモリチップのサイズが大きくなっていること
である。その理由は、第１の問題点の影響を少なくする
ために、シリアルレジスタの容量を大きくすることによ
り、１回のデータ転送サイクルで多くのデータを転送し
ているからである。
【０００８】
【発明の目的】本発明の第１の目的は、シリアルレジス
タとメモリセルアレイのデータ転送の際のランダムアク
セスポートの読み出し／書き込み動作を可能にすること
によって、ランダムアクセスポートの実効バンド幅を向
上できる半導体記憶装置を提供することにある。
タとメモリセルアレイのデータ転送の際のランダムアク
セスポートの読み出し／書き込み動作を可能にすること
によって、ランダムアクセスポートの実効バンド幅を向
上できる半導体記憶装置を提供することにある。
【０００９】本発明の第２の目的は、本発明の第１の目
的を達成することにより、従来のような大容量のシリア
ルレジスタを用いる必要がなくなるので、小容量のシリ
アルレジスタを用いてデータ転送回数を増やすことによ
りチップサイズを縮小化できる半導体記憶装置を提供す
ることにある。
的を達成することにより、従来のような大容量のシリア
ルレジスタを用いる必要がなくなるので、小容量のシリ
アルレジスタを用いてデータ転送回数を増やすことによ
りチップサイズを縮小化できる半導体記憶装置を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明のデュアルポート
型の半導体記憶装置は、コマンド信号、アドレス信号及
びクロック信号をコマンド入力端子群、アドレス入力端
子群及びクロック入力端子から入力し、バンク活性化信
号、行アドレス信号、列アドレス信号及びデータ転送信
号を出力するタイミングジェネレータと、シリアルデー
タを記憶するシリアルレジスタと、ランダムデータを記
憶するメモリセル、このメモリセルのデータを増幅する
センスアンプ、前記データ転送信号を入力することによ
り前記メモリセルと前記シリアルレジスタとの間でデー
タを転送するデータ転送ゲート、及び、前記行アドレス
信号及び前記列アドレス信号を入力し前記メモリセルよ
り当該行アドレス及び当該列アドレスに対応するデータ
を選択する行デコーダ及び列デコーダとを有する複数の
バンクと、前記シリアルレジスタと前記データ転送ゲー
トとを接続するシリアルリードライトバスと、前記シリ
アルレジスタとシリアルアクセス入出力端子との間に設
けられ入出力されるデータを増幅するシリアル入出力バ
ッファと、前記各バンクとランダムアクセス入出力端子
との間に設けられ入出力されるデータを増幅するランダ
ム入出力バッファと、このランダム入出力バッファと前
記各バンクとを接続するランダムリードライトバスとを
備えたものである。
型の半導体記憶装置は、コマンド信号、アドレス信号及
びクロック信号をコマンド入力端子群、アドレス入力端
子群及びクロック入力端子から入力し、バンク活性化信
号、行アドレス信号、列アドレス信号及びデータ転送信
号を出力するタイミングジェネレータと、シリアルデー
タを記憶するシリアルレジスタと、ランダムデータを記
憶するメモリセル、このメモリセルのデータを増幅する
センスアンプ、前記データ転送信号を入力することによ
り前記メモリセルと前記シリアルレジスタとの間でデー
タを転送するデータ転送ゲート、及び、前記行アドレス
信号及び前記列アドレス信号を入力し前記メモリセルよ
り当該行アドレス及び当該列アドレスに対応するデータ
を選択する行デコーダ及び列デコーダとを有する複数の
バンクと、前記シリアルレジスタと前記データ転送ゲー
トとを接続するシリアルリードライトバスと、前記シリ
アルレジスタとシリアルアクセス入出力端子との間に設
けられ入出力されるデータを増幅するシリアル入出力バ
ッファと、前記各バンクとランダムアクセス入出力端子
との間に設けられ入出力されるデータを増幅するランダ
ム入出力バッファと、このランダム入出力バッファと前
記各バンクとを接続するランダムリードライトバスとを
備えたものである。
【００１１】タイミングジェネレータは、コマンド入力
端子群、アドレス入力端子群及びクロック入力端子から
コマンド信号、アドレス信号及びクロック信号を入力し
て、バンク活性化信号、行アドレス信号、列アドレス信
号及びデータ転送信号を発生する。複数のバンクは、そ
れぞれ、行アドレス及び列アドレスを入力してメモリセ
ルに対しデータの読み出し／書き込み動作を行い、シリ
アルレジスタとメモリセルとの間でデータ転送信号によ
りデータの読み出し／書き込み動作を行う。
端子群、アドレス入力端子群及びクロック入力端子から
コマンド信号、アドレス信号及びクロック信号を入力し
て、バンク活性化信号、行アドレス信号、列アドレス信
号及びデータ転送信号を発生する。複数のバンクは、そ
れぞれ、行アドレス及び列アドレスを入力してメモリセ
ルに対しデータの読み出し／書き込み動作を行い、シリ
アルレジスタとメモリセルとの間でデータ転送信号によ
りデータの読み出し／書き込み動作を行う。
【００１２】共通のリードライトバスに接続され、それ
ぞれ独立にランダムリード／ライト動作又はデータ転送
動作が可能なメモリセルアレイ（バンク）を有するとと
もに、ある１つのバンクにランダムリード／ライト動作
をさせ、他のバンクにデータ転送動作をさせることによ
って、ランダムリード／ライト動作とデータ転送動作と
を同時に行うことができる。
ぞれ独立にランダムリード／ライト動作又はデータ転送
動作が可能なメモリセルアレイ（バンク）を有するとと
もに、ある１つのバンクにランダムリード／ライト動作
をさせ、他のバンクにデータ転送動作をさせることによ
って、ランダムリード／ライト動作とデータ転送動作と
を同時に行うことができる。
【００１３】
【発明の実施の形態】図１は、本発明に係る半導体記憶
装置の第一実施形態を示すブロック図である。以下、こ
の図面に基づき説明する。
装置の第一実施形態を示すブロック図である。以下、こ
の図面に基づき説明する。
【００１４】タイミングジェネレータ７は、コマンド入
力端子群７１からコマンド信号、アドレス入力端子群７
２からアドレス信号、クロック信号入力端子７３からク
ロック信号をそれぞれ入力し、バンク活性化信号線群２
００、行アドレス信号線群３００、列アドレス信号線群
４００及びデータ転送信号線群１００を介してバンク活
性化信号、行アドレス信号、列アドレス信号及びデータ
転送信号をバンクＢ０〜Ｂｍ毎に出力する。各バンクＢ
０〜Ｂｍは、それぞれバンク活性化信号を受けて独立に
動作できるとともに、行デコーダ３、列デコーダ５、セ
ンスアンプ４、メモリセルアレイ１及びデータ転送ゲー
ト２を有している。各バンクＢ０〜Ｂｍの列デコーダ５
とランダム入出力バッファ８とが、ランダムリードライ
トバス５００で接続されている。各バンクＢ０〜Ｂｍの
データ転送ゲート３は、シリアルリードライトバス６０
０を介してシリアルレジスタ６に接続されている。シリ
アルレジスタ６の他端はシリアル入出力バッファ９に接
続され、シリアル入出力バッファ９の他端はシリアルア
クセス入出力端子９１に接続されている。ランダム入出
力バッファ８の他端はランダムアクセス入出力端子８１
に接続されている。
力端子群７１からコマンド信号、アドレス入力端子群７
２からアドレス信号、クロック信号入力端子７３からク
ロック信号をそれぞれ入力し、バンク活性化信号線群２
００、行アドレス信号線群３００、列アドレス信号線群
４００及びデータ転送信号線群１００を介してバンク活
性化信号、行アドレス信号、列アドレス信号及びデータ
転送信号をバンクＢ０〜Ｂｍ毎に出力する。各バンクＢ
０〜Ｂｍは、それぞれバンク活性化信号を受けて独立に
動作できるとともに、行デコーダ３、列デコーダ５、セ
ンスアンプ４、メモリセルアレイ１及びデータ転送ゲー
ト２を有している。各バンクＢ０〜Ｂｍの列デコーダ５
とランダム入出力バッファ８とが、ランダムリードライ
トバス５００で接続されている。各バンクＢ０〜Ｂｍの
データ転送ゲート３は、シリアルリードライトバス６０
０を介してシリアルレジスタ６に接続されている。シリ
アルレジスタ６の他端はシリアル入出力バッファ９に接
続され、シリアル入出力バッファ９の他端はシリアルア
クセス入出力端子９１に接続されている。ランダム入出
力バッファ８の他端はランダムアクセス入出力端子８１
に接続されている。
【００１５】図２は、図１の半導体記憶装置の動作の一
例を示すタイミングチャートである。以下、図１及び図
２に基づき、本実施形態の半導体記憶装置の動作を説明
する。
例を示すタイミングチャートである。以下、図１及び図
２に基づき、本実施形態の半導体記憶装置の動作を説明
する。
【００１６】まず、クロック信号入力端子７３のクロッ
ク信号に同期して、コマンド入力端子群７１に「Ｒ１」
のコマンド、アドレス入力端子群７２に「Ｘ１」のアド
レスを入力する。このコマンドとアドレスを受けてタイ
ミングジェネレータ７によってバンク活性化信号線群２
００の一部２００−１が活性化される。これと同時に行
アドレス信号線群３００に「Ｘ1 」が発生する。このバ
ンク活性化信号に相当するバンクＢ０は他のバンクＢ１
〜Ｂｍとは独立して動作するので、このコマンド「Ｒ
１」から列アドレス活性化信号「Ｃ1 」及び列アドレス
「Ｙ1 」を入力することで、あるレイテンミ期間を置い
て、列アドレス活性化信号「Ｃ1 」及び列アドレス「Ｙ
1 」を入力することで、ランダムアクセス入出力端子８
１はデータ「ｑ1 」を出力する。次に、この「Ｒ１」コ
マンドによるデータ「ｑ１」の出力の終わるタイミング
に合わせて、コマンド「Ｒ2 」、行アドレス「Ｘ2 」、
列アドレス「Ｙ2 」及び列アドレス活性化コマンド「Ｃ
2 」を入力することによって、データは「ｑ1 」の直後
より「ｑ2 」を間断なく出力できる。
ク信号に同期して、コマンド入力端子群７１に「Ｒ１」
のコマンド、アドレス入力端子群７２に「Ｘ１」のアド
レスを入力する。このコマンドとアドレスを受けてタイ
ミングジェネレータ７によってバンク活性化信号線群２
００の一部２００−１が活性化される。これと同時に行
アドレス信号線群３００に「Ｘ1 」が発生する。このバ
ンク活性化信号に相当するバンクＢ０は他のバンクＢ１
〜Ｂｍとは独立して動作するので、このコマンド「Ｒ
１」から列アドレス活性化信号「Ｃ1 」及び列アドレス
「Ｙ1 」を入力することで、あるレイテンミ期間を置い
て、列アドレス活性化信号「Ｃ1 」及び列アドレス「Ｙ
1 」を入力することで、ランダムアクセス入出力端子８
１はデータ「ｑ1 」を出力する。次に、この「Ｒ１」コ
マンドによるデータ「ｑ１」の出力の終わるタイミング
に合わせて、コマンド「Ｒ2 」、行アドレス「Ｘ2 」、
列アドレス「Ｙ2 」及び列アドレス活性化コマンド「Ｃ
2 」を入力することによって、データは「ｑ1 」の直後
より「ｑ2 」を間断なく出力できる。
【００１７】この読み出し動作の間にバンクＢｍからシ
リアルデータ転送を行う場合、コマンド入力端子群７１
及びアドレス入力端子群７２にデータ転送コマンド「Ｄ
ｍ」及びデータ転送アドレス「Ｘｍ」を入力することに
よって、データ転送信号線群１００の一本１００−ｍが
活性化され、行アドレスＸｍに該当するデータ群がシリ
アルレジスタ６へシリアルリードライトバス６００を通
して転送される。このデータをシリアルレジスタ６は、
順次シリアル入出力バッファ９を経て、シリアルアクセ
ス入出力端子９１から出力する。
リアルデータ転送を行う場合、コマンド入力端子群７１
及びアドレス入力端子群７２にデータ転送コマンド「Ｄ
ｍ」及びデータ転送アドレス「Ｘｍ」を入力することに
よって、データ転送信号線群１００の一本１００−ｍが
活性化され、行アドレスＸｍに該当するデータ群がシリ
アルレジスタ６へシリアルリードライトバス６００を通
して転送される。このデータをシリアルレジスタ６は、
順次シリアル入出力バッファ９を経て、シリアルアクセ
ス入出力端子９１から出力する。
【００１８】図３は、図１の半導体記憶装置におけるバ
ンクの一例を示すブロック図である。以下、図１及び図
３に基づき説明する。
ンクの一例を示すブロック図である。以下、図１及び図
３に基づき説明する。
【００１９】公知のように、メモリセルアレイ１は、行
デコーダ３で選択されたデータをメモリセルアレイ１内
を通るビット線対７００に微小信号差として出力する。
これをＮチャネルトランジスタ４５，４６及びＰチャネ
ルトランジスタ４３，４４からなるフリップフロップで
構成されたセンスアンプ４で増幅することにより、ビッ
ト線対７００に十分な差電位をあたえる。また、ビット
線対７００はＮチャネルトランジスタ５２，５３を介し
てランダムリードライトバス５００に接続されている。
このＮチャネルトランジスタ５２，５３のゲートは列ア
ドレス選択信号線５４によって列アドレス選択回路５１
に接続されている。
デコーダ３で選択されたデータをメモリセルアレイ１内
を通るビット線対７００に微小信号差として出力する。
これをＮチャネルトランジスタ４５，４６及びＰチャネ
ルトランジスタ４３，４４からなるフリップフロップで
構成されたセンスアンプ４で増幅することにより、ビッ
ト線対７００に十分な差電位をあたえる。また、ビット
線対７００はＮチャネルトランジスタ５２，５３を介し
てランダムリードライトバス５００に接続されている。
このＮチャネルトランジスタ５２，５３のゲートは列ア
ドレス選択信号線５４によって列アドレス選択回路５１
に接続されている。
【００２０】本例では、メモリセルアレイ１内を通るビ
ット線対７００にＮチャネルトランジスタ２２，２３の
ソースを接続し、それぞれのドレインにシリアルリード
ライトバス６００を接続し、Ｎチャネルトランジスタ２
２，２３のゲートは他のビット線対と共通なデータ転送
信号線１００１と接続されている。
ット線対７００にＮチャネルトランジスタ２２，２３の
ソースを接続し、それぞれのドレインにシリアルリード
ライトバス６００を接続し、Ｎチャネルトランジスタ２
２，２３のゲートは他のビット線対と共通なデータ転送
信号線１００１と接続されている。
【００２１】次に、本例のバンクの動作について説明す
る。
る。
【００２２】まず、バンク活性化信号線群２００が活性
化され、行アドレス信号線群３００から行アドレス信号
が入力されると、メモリセルアレイ１の行アドレスに対
応するデータがそれぞれのビット線対７００に出力され
る。また、バンク活性化信号線群２００からバンク活性
化信号を受けたセンスアンプ活性化回路４１がセンスア
ンプ活性化信号４２を発生することにより、メモリセル
１に出力される各微小電位差は増幅される。
化され、行アドレス信号線群３００から行アドレス信号
が入力されると、メモリセルアレイ１の行アドレスに対
応するデータがそれぞれのビット線対７００に出力され
る。また、バンク活性化信号線群２００からバンク活性
化信号を受けたセンスアンプ活性化回路４１がセンスア
ンプ活性化信号４２を発生することにより、メモリセル
１に出力される各微小電位差は増幅される。
【００２３】ここで、ランダムリード動作の場合は、列
アドレス信号線群４００より入力される列アドレスによ
り、列アドレス選択信号線５４の１本が活性化して、セ
ンスアンプ４のデータの列アドレスによって選択された
１つのデータがランダムリードライトバス５００に出力
される。また、ランダムライト動作の場合は、リード動
作同様に列アドレス選択信号線５４の１本が活性化して
Ｎチャネルトランジスタ５２，５３をＯＮしたビット線
対７００に、ランダムリードライトバス５００のデータ
を書き込む。
アドレス信号線群４００より入力される列アドレスによ
り、列アドレス選択信号線５４の１本が活性化して、セ
ンスアンプ４のデータの列アドレスによって選択された
１つのデータがランダムリードライトバス５００に出力
される。また、ランダムライト動作の場合は、リード動
作同様に列アドレス選択信号線５４の１本が活性化して
Ｎチャネルトランジスタ５２，５３をＯＮしたビット線
対７００に、ランダムリードライトバス５００のデータ
を書き込む。
【００２４】一方、リードデータ転送動作の場合は、セ
ンスアンプ４による増幅が終了してから、データ転送信
号線１００１を活性化することによってセンスアンプ４
のすべてのデータはシリアルリードライトバス６００に
出力される。またライトデータ転送の場合は、センスア
ンプ４の活性化前にこのデータ転送信号線１００１を活
性化することによって、センスアンプ４のすべて部分に
同時にそれぞれのシリアルリードライトバス６００のデ
ータを書き込むことができる。
ンスアンプ４による増幅が終了してから、データ転送信
号線１００１を活性化することによってセンスアンプ４
のすべてのデータはシリアルリードライトバス６００に
出力される。またライトデータ転送の場合は、センスア
ンプ４の活性化前にこのデータ転送信号線１００１を活
性化することによって、センスアンプ４のすべて部分に
同時にそれぞれのシリアルリードライトバス６００のデ
ータを書き込むことができる。
【００２５】この動作を行うバンクＢ０〜Ｂｍを図１の
ように複数配置して、共通のランダムリードライトバス
５００及びシリアルリードライトバス６００に接続し、
各Ｂ０〜Ｂｍバンクを図２に示すように独立して動作さ
せることによって、ランダムアクセス入出力端子８１の
リードライト動作を休むことなく実行しながら、データ
転送も行うことができる。これにより、ランダムアクセ
ス入出力端子８１のリードライト動作の実効的なバンド
幅を向上できる。
ように複数配置して、共通のランダムリードライトバス
５００及びシリアルリードライトバス６００に接続し、
各Ｂ０〜Ｂｍバンクを図２に示すように独立して動作さ
せることによって、ランダムアクセス入出力端子８１の
リードライト動作を休むことなく実行しながら、データ
転送も行うことができる。これにより、ランダムアクセ
ス入出力端子８１のリードライト動作の実効的なバンド
幅を向上できる。
【００２６】図４は、本発明に係る半導体記憶装置の第
二実施形態を示すブロック図である。以下、この図面に
基づき説明する。
二実施形態を示すブロック図である。以下、この図面に
基づき説明する。
【００２７】本実施形態は、シリアルレジスタ６１の容
量を小さくするとともに、データ転送ゲート２１を複数
に分割することによって、全体のチップサイズを小さく
することを目的としたものである。本実施形態では、シ
リアルレジスタ６１の容量が小さいため、データ転送の
回数を増やすことで、シリアルアクセスメモリの入出力
バンド幅を下げずにチップサイズの低減が図れる。
量を小さくするとともに、データ転送ゲート２１を複数
に分割することによって、全体のチップサイズを小さく
することを目的としたものである。本実施形態では、シ
リアルレジスタ６１の容量が小さいため、データ転送の
回数を増やすことで、シリアルアクセスメモリの入出力
バンド幅を下げずにチップサイズの低減が図れる。
【００２８】
【発明の効果】第１の効果は、ランダムアクセスポート
の実効的なバンド幅を向上できることである。その理由
は、独立してランダムリードライト動作又はデータ転送
動作を行う複数のバンクを有することで、一方のバンク
でランダムリードライト動作、他方のバンクでデータ転
送動作を同時に行えるためである。
の実効的なバンド幅を向上できることである。その理由
は、独立してランダムリードライト動作又はデータ転送
動作を行う複数のバンクを有することで、一方のバンク
でランダムリードライト動作、他方のバンクでデータ転
送動作を同時に行えるためである。
【００２９】第２の効果は、チップサイズを低減できる
ことである。その理由は、ランダムアクセスポートの実
効バンド幅が改善できるため、シリアルレジスタの容量
を小さくしても、データ転送の回数を増やせば良いから
である。
ことである。その理由は、ランダムアクセスポートの実
効バンド幅が改善できるため、シリアルレジスタの容量
を小さくしても、データ転送の回数を増やせば良いから
である。
【図１】本発明に係る半導体記憶装置の第一実施形態を
示すブロック図である。
示すブロック図である。
【図２】図１の半導体記憶装置の動作の一例を示すタイ
ミングチャートである。
ミングチャートである。
【図３】図１の半導体記憶装置におけるバンクの一例を
示すブロック図である。
示すブロック図である。
【図４】本発明に係る半導体記憶装置の第二実施形態を
示すブロック図である。
示すブロック図である。
【図５】従来の半導体記憶装置を示すブロック図であ
る。
る。
Ｂ０〜Ｂｍ バンク １ メモリセルアレイ ２ データ転送ゲート ３ 行デコーダ ４ センスアンプ ５ 列デコーダ ６ シリアルレジスタ ７ タイミングジェネレータ ８ ランダム入出力バッファ ９ シリアル入出力バッファ ２１ 分割されたデータ転送ゲート ２２，２３，４５，４６，５２，５３ Ｎチャネルトラ
ンジスタ ４１ センスアンプ活性化回路 ４２ センスアンプ活性化信号線群 ４３，４４ Ｐチャネルトランジスタ ５１ 列アドレス選択回路 ５４ 列アドレス選択信号線 ６１ 小容量のシリアルレジスタ ７１ コマンド入力端子群 ７２ アドレス入力端子群 ７３ クロック信号入力端子 ８１ ランダムアクセス入出力端子 ９１ シリアルアクセス入出力端子 １００ データ転送信号線群 ２００ バンク活性化信号線群 ３００ 行アドレス信号線群 ４００ 列アドレス信号線群 ５００ ランダムリードライトバス ６００ シリアルリードライトバス ７００ ビット線対
ンジスタ ４１ センスアンプ活性化回路 ４２ センスアンプ活性化信号線群 ４３，４４ Ｐチャネルトランジスタ ５１ 列アドレス選択回路 ５４ 列アドレス選択信号線 ６１ 小容量のシリアルレジスタ ７１ コマンド入力端子群 ７２ アドレス入力端子群 ７３ クロック信号入力端子 ８１ ランダムアクセス入出力端子 ９１ シリアルアクセス入出力端子 １００ データ転送信号線群 ２００ バンク活性化信号線群 ３００ 行アドレス信号線群 ４００ 列アドレス信号線群 ５００ ランダムリードライトバス ６００ シリアルリードライトバス ７００ ビット線対
Claims (3)
- 【請求項１】 メモリセルアレイを有するランダムアク
セスメモリ部と、シリアルレジスタを有するシリアルア
クセスメモリ部とを備えたデュアルポート型の半導体記
憶装置において、 前記ランダムアクセスメモリ部は、前記メモリセルアレ
イが複数に分割された複数のバンクからなり、 これらのバンクには、前記シリアルレジスタと前記分割
されたメモリセルアレイとの間でデータの読み出し／書
き込み動作を行うデータ転送ゲートがそれぞれ設けられ
ていることを特徴とする半導体記憶装置。 - 【請求項２】 コマンド信号、アドレス信号及びクロッ
ク信号をコマンド入力端子群、アドレス入力端子群及び
クロック入力端子から入力し、バンク活性化信号、行ア
ドレス信号、列アドレス信号及びデータ転送信号を出力
するタイミングジェネレータと、 シリアルデータを記憶するシリアルレジスタと、 ランダムデータを記憶するメモリセル、このメモリセル
のデータを増幅するセンスアンプ、前記データ転送信号
を入力することにより前記メモリセルと前記シリアルレ
ジスタとの間でデータを転送するデータ転送ゲート、及
び、前記行アドレス信号及び前記列アドレス信号を入力
し前記メモリセルより当該行アドレス及び当該列アドレ
スに対応するデータを選択する行デコーダ及び列デコー
ダとを有する複数のバンクと、 前記シリアルレジスタと前記データ転送ゲートとを接続
するシリアルリードライトバスと、 前記シリアルレジスタとシリアルアクセス入出力端子と
の間に設けられ入出力されるデータを増幅するシリアル
入出力バッファと、 前記各バンクとランダムアクセス入出力端子との間に設
けられ入出力されるデータを増幅するランダム入出力バ
ッファと、 このランダム入出力バッファと前記各バンクとを接続す
るランダムリードライトバスと、 を備えた半導体記憶装置。 - 【請求項３】 前記バンク内において前記データ転送ゲ
ートが複数に分割され、この分割されたデータ転送ゲー
トの一個の容量に合わせて前記シリアルレジスタの容量
が縮小された、請求項１又は２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255696A JPH1196752A (ja) | 1997-09-19 | 1997-09-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255696A JPH1196752A (ja) | 1997-09-19 | 1997-09-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196752A true JPH1196752A (ja) | 1999-04-09 |
Family
ID=17282375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9255696A Pending JPH1196752A (ja) | 1997-09-19 | 1997-09-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1196752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331276B1 (ko) * | 1999-08-17 | 2002-04-06 | 박종섭 | 디램의 회로배치 |
| US6928006B2 (en) | 2003-04-30 | 2005-08-09 | Hynix Semiconductor Inc. | Semiconductor memory device capable of reducing noise during operation thereof |
| US7428179B2 (en) | 2005-10-19 | 2008-09-23 | Hynix Semiconductor Inc. | Apparatus for controlling activation of semiconductor integrated circuit and controlling method of the same |
-
1997
- 1997-09-19 JP JP9255696A patent/JPH1196752A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331276B1 (ko) * | 1999-08-17 | 2002-04-06 | 박종섭 | 디램의 회로배치 |
| US6928006B2 (en) | 2003-04-30 | 2005-08-09 | Hynix Semiconductor Inc. | Semiconductor memory device capable of reducing noise during operation thereof |
| US7428179B2 (en) | 2005-10-19 | 2008-09-23 | Hynix Semiconductor Inc. | Apparatus for controlling activation of semiconductor integrated circuit and controlling method of the same |
| US7885126B2 (en) | 2005-10-19 | 2011-02-08 | Hynix Semiconductor Inc. | Apparatus for controlling activation of semiconductor integrated circuit |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010130 |