JPH0296997A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0296997A JPH0296997A JP63249358A JP24935888A JPH0296997A JP H0296997 A JPH0296997 A JP H0296997A JP 63249358 A JP63249358 A JP 63249358A JP 24935888 A JP24935888 A JP 24935888A JP H0296997 A JPH0296997 A JP H0296997A
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- 230000004044 response Effects 0.000 claims abstract description 43
- 239000000872 buffer Substances 0.000 claims abstract description 35
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- 230000005540 biological transmission Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に半導体メモリ装置に関し、特に、１
つの動作サイクル中において読出動作および書込動作を
順次行なう半導体メモリ装置に関する。
つの動作サイクル中において読出動作および書込動作を
順次行なう半導体メモリ装置に関する。
［従来の技術］
第５図は、一般に知られる、従来のダイナミックランダ
ムアクセスメモリ（以下ＤＲＡＭと称す）の−例を示す
ブロック図である。第５図を参照して、このＤＲＡＭは
、データ信号をストアするためのメモリセルを備えたメ
モリアレイ５８と、外部からアドレス信号を受けるアド
レスバッファ５４と、アドレス信号をデコードするロウ
デコーダ５５およびカラムデコーダ５６と、メモリアレ
イ５８に接続されメモリセルにストアされた信号を増幅
して読出すセンスアンプ６３とを含む。データ信号を人
力するための入力バッファ５つおよびデータ信号を出力
するための出力バッファ６０は、Ｉ／Ｏ線６８およびＩ
／Ｏゲート５７を介してメモリアレイ５８に接続される
。
ムアクセスメモリ（以下ＤＲＡＭと称す）の−例を示す
ブロック図である。第５図を参照して、このＤＲＡＭは
、データ信号をストアするためのメモリセルを備えたメ
モリアレイ５８と、外部からアドレス信号を受けるアド
レスバッファ５４と、アドレス信号をデコードするロウ
デコーダ５５およびカラムデコーダ５６と、メモリアレ
イ５８に接続されメモリセルにストアされた信号を増幅
して読出すセンスアンプ６３とを含む。データ信号を人
力するための入力バッファ５つおよびデータ信号を出力
するための出力バッファ６０は、Ｉ／Ｏ線６８およびＩ
／Ｏゲート５７を介してメモリアレイ５８に接続される
。
クロックジェネレータ５１は、外部から与えられる、ロ
ウアドレスス！・ローブ信号ＲＡＳ、カラムアドレスス
トローブ信号ＣＡＳ、出力可能信号ＯＥ、および書込可
能信号ＷＥを受けるように接続され、これらの信号の波
形整形と各種のクロック信号を発生する。Ｉ／Ｏコント
ローラ６５ａは、クロックジェネレータ５１によって出
力された信号を受けるように接続され、データ人力バッ
ファ５９およびデータ出力バッファ６０を制御する。
ウアドレスス！・ローブ信号ＲＡＳ、カラムアドレスス
トローブ信号ＣＡＳ、出力可能信号ＯＥ、および書込可
能信号ＷＥを受けるように接続され、これらの信号の波
形整形と各種のクロック信号を発生する。Ｉ／Ｏコント
ローラ６５ａは、クロックジェネレータ５１によって出
力された信号を受けるように接続され、データ人力バッ
ファ５９およびデータ出力バッファ６０を制御する。
第６Ａ図は、第５図に示されたＤ ＲＡ Ｍのメモリア
レイ５８の周辺回路を示す回路図である。また、第６Ｂ
図は、その動作を説明するための夕・ｒミングチャート
である。これらは、たとえば、１９８５年に開（１ｒさ
れた国際固体回路会議（ＩＳＳＣＣ８５）のダイジェス
ト・オン・テクニカルペーパー１２５２頁ないし２５３
頁に示されている。
レイ５８の周辺回路を示す回路図である。また、第６Ｂ
図は、その動作を説明するための夕・ｒミングチャート
である。これらは、たとえば、１９８５年に開（１ｒさ
れた国際固体回路会議（ＩＳＳＣＣ８５）のダイジェス
ト・オン・テクニカルペーパー１２５２頁ないし２５３
頁に示されている。
第６Ａ図を２照して、ビット線ＢＬｊおよびワード♀！
ＡＷＬｉとの間にメモリセルＭＣか接続される。メモリ
セルＭＣは、データ信号をストアするためのキャパシタ
Ｃｓと、スイッチングのためのＮＭＯ５）ランジスタＱ
ｓとを含む。センスアンプ６３は、ビット線ＢＬＪおよ
びＢＬｊとの間に接続されたＣＭＯＳフリップフロップ
を含む。ＣＭＯＳフリップフロップは、ＰＭＯ５）ラン
ジスタＱｌｌおよびＮＭＯ５Ｉ−ランジスタＱ１２を介
して電ｉ＋＋ｉｉ Ｖ ｃ ｃおよび接地ＶＳＳに接続
される。
ＡＷＬｉとの間にメモリセルＭＣか接続される。メモリ
セルＭＣは、データ信号をストアするためのキャパシタ
Ｃｓと、スイッチングのためのＮＭＯ５）ランジスタＱ
ｓとを含む。センスアンプ６３は、ビット線ＢＬＪおよ
びＢＬｊとの間に接続されたＣＭＯＳフリップフロップ
を含む。ＣＭＯＳフリップフロップは、ＰＭＯ５）ラン
ジスタＱｌｌおよびＮＭＯ５Ｉ−ランジスタＱ１２を介
して電ｉ＋＋ｉｉ Ｖ ｃ ｃおよび接地ＶＳＳに接続
される。
トランジスタＱｌｌおよびＱ１２は、呂々のゲートかセ
ンス１−リガに、Ｚ号ＳｏおよびＳｏを受けるように接
続される。
ンス１−リガに、Ｚ号ＳｏおよびＳｏを受けるように接
続される。
ビット線プリチャージ電圧（以下ＶＢＬという）を牛回
路かイコライズ回路６１を介してビット線対ＢＬｊおよ
びＢＬｊに接続される。また、ビット線対ＢＬｊおよび
Ｗで了とＩ／Ｏ線処Ｊ６８との間にＮＭＯ３）ランジス
タＱ８およびＱ９により構成されたＩ／Ｏゲート５７が
接続される。トランジスタＱ８およびＱ９はそれらのゲ
ートがカラムデコーダからの信号Ｙｊを受けるように接
続される。信号発生回路６３は、これらの回路を制御す
るための制御信号ＰＲ，ＥＱ、Ｓｏ、およびｇＯを発生
するために設けられる。
路かイコライズ回路６１を介してビット線対ＢＬｊおよ
びＢＬｊに接続される。また、ビット線対ＢＬｊおよび
Ｗで了とＩ／Ｏ線処Ｊ６８との間にＮＭＯ３）ランジス
タＱ８およびＱ９により構成されたＩ／Ｏゲート５７が
接続される。トランジスタＱ８およびＱ９はそれらのゲ
ートがカラムデコーダからの信号Ｙｊを受けるように接
続される。信号発生回路６３は、これらの回路を制御す
るための制御信号ＰＲ，ＥＱ、Ｓｏ、およびｇＯを発生
するために設けられる。
次に、第６Ａ図および第６Ｂ図を参照して、ＤＲＡＭの
読出動作および書込動作について説明する。
読出動作および書込動作について説明する。
ます、最１ツノに信号発生回路６３からイコライズ回路
号ＥＱおよびプリチャージ１３号ＰＲが発生される。こ
れらの１３号に応答して、トランジスタＱ１つ、Ｑ５、
Ｑ６、Ｑ７かオンし、ビット線対ＢＬｊおよびＢＬｊか
イコライズされてＶＢＬ（一般に１゛ヒ圧Ｖ ｃ ｃ
／ ２ ）にもたらされる。信号ＲＡ Ｓか立下がった
後、信号ＥＱおよびＰ Ｒか低レベルに立上がる。これ
に続いて、ワード線ＩＣ５号ＷＬｉが薗しヘルに立上が
り、メモリセルＭＣのス・ｒソチングトランジスタＱｓ
がオンする。ピッＩ−線ＢＬ」の゛ｉヒ圧は、メモリセ
ルＭＣからの（６号を受けてわずかに変化する。これに
より、ＶＢＬを白−するビット線ＢＬｊとビット線ＢＬ
ｊとの間に微小な電圧差か）ｒしる。
号ＥＱおよびプリチャージ１３号ＰＲが発生される。こ
れらの１３号に応答して、トランジスタＱ１つ、Ｑ５、
Ｑ６、Ｑ７かオンし、ビット線対ＢＬｊおよびＢＬｊか
イコライズされてＶＢＬ（一般に１゛ヒ圧Ｖ ｃ ｃ
／ ２ ）にもたらされる。信号ＲＡ Ｓか立下がった
後、信号ＥＱおよびＰ Ｒか低レベルに立上がる。これ
に続いて、ワード線ＩＣ５号ＷＬｉが薗しヘルに立上が
り、メモリセルＭＣのス・ｒソチングトランジスタＱｓ
がオンする。ピッＩ−線ＢＬ」の゛ｉヒ圧は、メモリセ
ルＭＣからの（６号を受けてわずかに変化する。これに
より、ＶＢＬを白−するビット線ＢＬｊとビット線ＢＬ
ｊとの間に微小な電圧差か）ｒしる。
一方、このとき信号ＳｏおよびＳｏか変化し、センスア
ンプ６３が活性化される。これにより、ビット線間に生
じた微小な電圧差がセンスアンプ６３により増幅される
。この後、高レベルの信号Ｙｊを与えることにより、増
幅されたデータ信号がトランジスタＱ８およびＱ９を介
してＩ／Ｏ線対６８に与えられる。
ンプ６３が活性化される。これにより、ビット線間に生
じた微小な電圧差がセンスアンプ６３により増幅される
。この後、高レベルの信号Ｙｊを与えることにより、増
幅されたデータ信号がトランジスタＱ８およびＱ９を介
してＩ／Ｏ線対６８に与えられる。
なお、書込動作においては、書込みすべきデータ信号が
データ人力バッファ５９を介して外部からＩ／Ｏ線対６
８に与えられる。このデータ信号か第６Ａ図に示された
メモリセルＭＣに書込まれる場合、高レベル信号Ｙｊお
よびＷＬｉが与えられる。その結果、書込すべきデータ
信号がトランジスタＱ８、ビット線ＢＬｊ、およびスイ
ッチングトランジスタＱｓを介してキャパシタＣｓにス
トアされる。
データ人力バッファ５９を介して外部からＩ／Ｏ線対６
８に与えられる。このデータ信号か第６Ａ図に示された
メモリセルＭＣに書込まれる場合、高レベル信号Ｙｊお
よびＷＬｉが与えられる。その結果、書込すべきデータ
信号がトランジスタＱ８、ビット線ＢＬｊ、およびスイ
ッチングトランジスタＱｓを介してキャパシタＣｓにス
トアされる。
第７図は、第５図に示されたデータ人力バッファ５９、
データ出力バッファ６０．およヒエ／Ｏコントローラ６
５ａとそれらの周辺回路との回路接続を示すブロック図
である。第７図を参照して、データ出力バッファ６０は
、Ｉ／Ｏ線対６８がらの信号を受けるように接続された
プリアンプ６゜１と、プリアンプ６０１の出力に接続さ
れたメインアンプ６０２とを含む。プリアンプ６０１は
、１／Ｏ：Ｉシトローラ６５ａがら活性化するための信
号ＰＥを受けるように接続される。また、メインアンプ
６０２も、活性化の信号ＭＥを受けるように接続される
。メインアンプ６０２の出力はデータ人出力端子に接続
される。一方、データ人力バッファ５９は、データ人出
力端子を介して外部から書込みすべきデータ信号を受け
るように接続される。データ人力バッファ５９の出力は
Ｉ／Ｏ線対６８に接続される。データ人力バッファ５９
は、Ｉ／Ｏコントローラ６５ａからスイッチング制御の
ための信号ＤＢＥを受けるように接続される。
データ出力バッファ６０．およヒエ／Ｏコントローラ６
５ａとそれらの周辺回路との回路接続を示すブロック図
である。第７図を参照して、データ出力バッファ６０は
、Ｉ／Ｏ線対６８がらの信号を受けるように接続された
プリアンプ６゜１と、プリアンプ６０１の出力に接続さ
れたメインアンプ６０２とを含む。プリアンプ６０１は
、１／Ｏ：Ｉシトローラ６５ａがら活性化するための信
号ＰＥを受けるように接続される。また、メインアンプ
６０２も、活性化の信号ＭＥを受けるように接続される
。メインアンプ６０２の出力はデータ人出力端子に接続
される。一方、データ人力バッファ５９は、データ人出
力端子を介して外部から書込みすべきデータ信号を受け
るように接続される。データ人力バッファ５９の出力は
Ｉ／Ｏ線対６８に接続される。データ人力バッファ５９
は、Ｉ／Ｏコントローラ６５ａからスイッチング制御の
ための信号ＤＢＥを受けるように接続される。
Ｉ／Ｏコントローラ６５ａは、クロックジェネレータ５
１により波形整形された信号ＲＡＳ、ＣＡＳ、ＷＥ、お
よびＯＥを受けるように接続される。Ｉ／Ｏコントロー
ラ６５ａは、データ出力バッファ６０を制御するための
出力制御回路１と、データ人力バッファ５９を制御する
ための書込制御回路２とを含む。出力制御回路１は、プ
リアンプ６０１に対しｔｄ号ＰＥを供給じ、メインアン
プ６０２に対し信号ＭＥを供給する。また、書込制御回
路２は、データ人力バッファ５９に対し信号ＤＢＥを供
給する。
１により波形整形された信号ＲＡＳ、ＣＡＳ、ＷＥ、お
よびＯＥを受けるように接続される。Ｉ／Ｏコントロー
ラ６５ａは、データ出力バッファ６０を制御するための
出力制御回路１と、データ人力バッファ５９を制御する
ための書込制御回路２とを含む。出力制御回路１は、プ
リアンプ６０１に対しｔｄ号ＰＥを供給じ、メインアン
プ６０２に対し信号ＭＥを供給する。また、書込制御回
路２は、データ人力バッファ５９に対し信号ＤＢＥを供
給する。
ところで、外部から与えられるｔｇ号ＲＡ ＳとでＡＳ
は、ＤＲＡＭの状態を制御する信号として認識すること
ができる。Ｄ ＲＡ Ｍの１つの動作サイクルは、状態
制御信号の１サイクルにより規定される。たとえば、信
号ＲＡＳが立下がり、それが立上がった後、再び立下が
るまでの期間を１つの動作サイクルと呼ぶ。
は、ＤＲＡＭの状態を制御する信号として認識すること
ができる。Ｄ ＲＡ Ｍの１つの動作サイクルは、状態
制御信号の１サイクルにより規定される。たとえば、信
号ＲＡＳが立下がり、それが立上がった後、再び立下が
るまでの期間を１つの動作サイクルと呼ぶ。
Ｄ ＲＡ Ｍは、１つの動作サイクルにおいて、１回の
読出動作を行なう通常の読出サイクル（または読出モー
ド）と、１回の書込動作を行なう通常の書込サイクル（
または書込モード）とを有する。
読出動作を行なう通常の読出サイクル（または読出モー
ド）と、１回の書込動作を行なう通常の書込サイクル（
または書込モード）とを有する。
これに加えて、ＤＲＡＭは、１つの動作サイクルにおい
て読出動作および書込動作を順次行なうモードを有する
。すなわち、リードライトサイクル（モード）や、リー
ドモディファイライトサイクル（モード）での動作を行
なうことができる。
て読出動作および書込動作を順次行なうモードを有する
。すなわち、リードライトサイクル（モード）や、リー
ドモディファイライトサイクル（モード）での動作を行
なうことができる。
第８Ａ図は、第７図に示されたＤＲＡＭの通常の読出サ
イクルでの動作を説明するタイミングチャートである。
イクルでの動作を説明するタイミングチャートである。
第７図および第８Ａ図を参照して、通常の、読出動作に
おいて、まず、信号ＲＡＳおよびＣＡＳが順次立下がる
。アドレス信号ＡＤはこれらの信号に応答して入力され
、ロウアドレス信号ＲＡおよびカラムアドレス信号ＣＡ
がＤ ＲＡ Ｍ内に保持される。メモリセルＭＣは保持
された信号ＲＡおよびＣＡをデコードすることによって
指定される。センスアンプ６３はメモリセルＭＣ中にス
トアされたデータ信号を増幅して読出す。Ｉ／Ｏゲート
５７が信号ＣＡをデコードすることによってｉりられた
信号Ｙに応答してオンし、メモリセルＭＣからのデータ
信号がＩ／Ｏ線対６８にＩｉえられる。
おいて、まず、信号ＲＡＳおよびＣＡＳが順次立下がる
。アドレス信号ＡＤはこれらの信号に応答して入力され
、ロウアドレス信号ＲＡおよびカラムアドレス信号ＣＡ
がＤ ＲＡ Ｍ内に保持される。メモリセルＭＣは保持
された信号ＲＡおよびＣＡをデコードすることによって
指定される。センスアンプ６３はメモリセルＭＣ中にス
トアされたデータ信号を増幅して読出す。Ｉ／Ｏゲート
５７が信号ＣＡをデコードすることによってｉりられた
信号Ｙに応答してオンし、メモリセルＭＣからのデータ
信号がＩ／Ｏ線対６８にＩｉえられる。
次に、出力可能信号ＯＥが立下がる。Ｉ／Ｏコントロー
ラ６５ａ中の出力制御信号１は、信号■Ｅに応答して活
性化信号ＰＥおよびＭＥを順次出力する。プリアンプ６
０１およびメインアンプ６０２は、信号ＰＥおよびＭＥ
に応答してそれぞれ活性化され、Ｉ／Ｏ線えｊ６Ｂのデ
ータ信号を増幅する。増幅されたデータ信号Ｄ ｏ ｕ
−１がデータ入出力端子を介して外部へ出力される。こ
れらの動作、すなわち、通常の読出サイクルに要する時
間Ｔｒは、信号ＲＡＳが立下がってから再び立下がるま
での時間であり、たとえば、約１９０ｎｓである。
ラ６５ａ中の出力制御信号１は、信号■Ｅに応答して活
性化信号ＰＥおよびＭＥを順次出力する。プリアンプ６
０１およびメインアンプ６０２は、信号ＰＥおよびＭＥ
に応答してそれぞれ活性化され、Ｉ／Ｏ線えｊ６Ｂのデ
ータ信号を増幅する。増幅されたデータ信号Ｄ ｏ ｕ
−１がデータ入出力端子を介して外部へ出力される。こ
れらの動作、すなわち、通常の読出サイクルに要する時
間Ｔｒは、信号ＲＡＳが立下がってから再び立下がるま
での時間であり、たとえば、約１９０ｎｓである。
第８Ｂ図は、第７図に示されたＤＲＡＭの通常の書込サ
イクルでの動作を説明するタイミングチャートである。
イクルでの動作を説明するタイミングチャートである。
第７図および第８Ｂ図を参照して、通常の書込動作にお
いて、まず、信号ＲＡＳおよびＣＡＳの立上がりに応答
してロウアドレス信号ＲＡおよびカラムアドレス信号Ｃ
Ａが保持される。
いて、まず、信号ＲＡＳおよびＣＡＳの立上がりに応答
してロウアドレス信号ＲＡおよびカラムアドレス信号Ｃ
Ａが保持される。
また、書込すべきデータ信号Ｄｉｎかデータ人出力端子
を介して与えられる。データ人力バッファ５つは、この
データ信号Ｄｉｎを受け、書込制御回路２からの信号Ｄ
ＢＥに応答してＩ／Ｏ線対６８に与える。第７図に示さ
れたメモリセルＭＣにデータ信号Ｄｉｎが書込まれる場
合、信号ＣＡをデコードすることによって得られた信号
Ｙに応答してＩ／Ｏゲート５７がオンする。メモリセル
ＭＣ中のスイッチングトランジスタＱｓがロウアドレス
信号ＲＡをデコードすることにより得られた信号に応答
してオンするので、データ信号ＤｉｎかキャパシタＣｓ
にストアされる。これらの動作、ずなわぢ、通常の書込
サイクルに要する時間Ｔｗは、たとえば、約１９０ｎｓ
である。
を介して与えられる。データ人力バッファ５つは、この
データ信号Ｄｉｎを受け、書込制御回路２からの信号Ｄ
ＢＥに応答してＩ／Ｏ線対６８に与える。第７図に示さ
れたメモリセルＭＣにデータ信号Ｄｉｎが書込まれる場
合、信号ＣＡをデコードすることによって得られた信号
Ｙに応答してＩ／Ｏゲート５７がオンする。メモリセル
ＭＣ中のスイッチングトランジスタＱｓがロウアドレス
信号ＲＡをデコードすることにより得られた信号に応答
してオンするので、データ信号ＤｉｎかキャパシタＣｓ
にストアされる。これらの動作、ずなわぢ、通常の書込
サイクルに要する時間Ｔｗは、たとえば、約１９０ｎｓ
である。
第８Ｃ図は、第７図に示されたＤ ＲＡ Ｍのり一ドラ
イトサイクルでの動作を説明するタイミングチャートで
ある。ｉ７図および第８Ｃ図を参照して、リードライト
動作サイクルの前半において、ます、信号ＲＡＳおよび
ＣＡＳか順次立下がる。
イトサイクルでの動作を説明するタイミングチャートで
ある。ｉ７図および第８Ｃ図を参照して、リードライト
動作サイクルの前半において、ます、信号ＲＡＳおよび
ＣＡＳか順次立下がる。
ロウアドレス信号ＲＡおよびカラムアドレス信号ＣＡが
これらの信号に応答して保持される。通常の読出動作と
同様に、アドレス信号ＲＡおよびＣＡによって指定され
たメモリセルＭＣにストアされていたデータ信号がＩ／
Ｏ線対６８に読出される。プリアンプ６０１およびメイ
ンアンプ６０２が出力制御回路ｌからの信号ＰＥおよび
ＭＥに応答して順次活性化される。その結果、読出され
たデータ信号Ｄｏｕｔがデータ人出力端子を介して出力
される。
これらの信号に応答して保持される。通常の読出動作と
同様に、アドレス信号ＲＡおよびＣＡによって指定され
たメモリセルＭＣにストアされていたデータ信号がＩ／
Ｏ線対６８に読出される。プリアンプ６０１およびメイ
ンアンプ６０２が出力制御回路ｌからの信号ＰＥおよび
ＭＥに応答して順次活性化される。その結果、読出され
たデータ信号Ｄｏｕｔがデータ人出力端子を介して出力
される。
動作サイクルの後半では、信号ＯＥの立上がりに応答し
てメインアンプ６０２の活性化が終了する。次に、書込
すべきデータ信号Ｄｉｎがデータ人出力端子を介して与
えられる。データ人力バッファ５９は、このデータ信号
Ｄｉｎを受け、書込制御回路２からの信号ＤＢＥに応答
してＩ／Ｏ線対６８に与える。Ｉ／Ｏ線対６８に与えら
れたデータ信号Ｄｉｎは、通常の書込動作と同様に、ア
ドレス信号ＲＡおよびＣＡにより指定されたメモリセル
ＭＣに書込まれる。これらの動作、すなわち、リードラ
イトサイクルに要する時間Ｔｒｗは、たとえば、約２４
５ｎｓとなる。
てメインアンプ６０２の活性化が終了する。次に、書込
すべきデータ信号Ｄｉｎがデータ人出力端子を介して与
えられる。データ人力バッファ５９は、このデータ信号
Ｄｉｎを受け、書込制御回路２からの信号ＤＢＥに応答
してＩ／Ｏ線対６８に与える。Ｉ／Ｏ線対６８に与えら
れたデータ信号Ｄｉｎは、通常の書込動作と同様に、ア
ドレス信号ＲＡおよびＣＡにより指定されたメモリセル
ＭＣに書込まれる。これらの動作、すなわち、リードラ
イトサイクルに要する時間Ｔｒｗは、たとえば、約２４
５ｎｓとなる。
［発明が解決しようとする課題］
従来のＤ ＲＡ Ｍでは、上記のリードライトサイクル
や、リードモディファイライトサイクルでの動作に要す
る時間（たとえば約２４５ｎｓ）が通常の読出動作また
は書込動作に要する時間（たとえば１９０ｎｓ）よりも
長くかかる。その理由は、１つの動作サイクル中におい
て、読出動作を完了させた後、書込動作が始められるか
らである。
や、リードモディファイライトサイクルでの動作に要す
る時間（たとえば約２４５ｎｓ）が通常の読出動作また
は書込動作に要する時間（たとえば１９０ｎｓ）よりも
長くかかる。その理由は、１つの動作サイクル中におい
て、読出動作を完了させた後、書込動作が始められるか
らである。
この発明は、上記のような課題を解決するためになされ
たしので、１つの動作サイクル中で読出動作および書込
動作を順次行なうのに要する時間を減じることを目的と
する。
たしので、１つの動作サイクル中で読出動作および書込
動作を順次行なうのに要する時間を減じることを目的と
する。
［課題を解決するための手段コ
この発明に係る半・９体メモリ装置は、データ信号をス
トアするためのメモリセルをイアするメモリアレイと、
メモリアレイに接続されメモリアレイにデータ信号を入
出力するためのＩ／Ｏ線手段と、外部から与えられる状
態制御信号に応答して書込すべきデータ信号をラッチす
るラッチ手段と、状態制御信号に応答してメモリアレイ
から読出されたデータ信号をＩ／Ｏ線手段を介して受け
るように接続された出力バッファ手段と、ラッチ手段と
１／Ｏ線手段との間に接続され、外部からの書込制御信
号に応答してオンするスイッチング手段とを含む。
トアするためのメモリセルをイアするメモリアレイと、
メモリアレイに接続されメモリアレイにデータ信号を入
出力するためのＩ／Ｏ線手段と、外部から与えられる状
態制御信号に応答して書込すべきデータ信号をラッチす
るラッチ手段と、状態制御信号に応答してメモリアレイ
から読出されたデータ信号をＩ／Ｏ線手段を介して受け
るように接続された出力バッファ手段と、ラッチ手段と
１／Ｏ線手段との間に接続され、外部からの書込制御信
号に応答してオンするスイッチング手段とを含む。
［作用］
この発明における半導体メモリ装置では、状態制御信号
の１サイクルによって規定される１つの動作サイクル中
において次の読出動作および書込動作が順次行なわれる
。すなわち、まず、メモリアレイのメモリセル中にスト
アされたデータ信号が状態制御信号に応答して読出され
る。読Ｈ）されたデータ信号は１／Ｏ線手段を介して出
力バッファ手段に与えられる。出力バッファ手段は外部
から与えられる読出制御信号に応答してデータ信号を出
力する。メモリアレイからのデータ信号の読出しと平行
して、書込みすべきデータ信号か状態制御信号に応答し
てラッチ手段中にラッチされる。
の１サイクルによって規定される１つの動作サイクル中
において次の読出動作および書込動作が順次行なわれる
。すなわち、まず、メモリアレイのメモリセル中にスト
アされたデータ信号が状態制御信号に応答して読出され
る。読Ｈ）されたデータ信号は１／Ｏ線手段を介して出
力バッファ手段に与えられる。出力バッファ手段は外部
から与えられる読出制御信号に応答してデータ信号を出
力する。メモリアレイからのデータ信号の読出しと平行
して、書込みすべきデータ信号か状態制御信号に応答し
てラッチ手段中にラッチされる。
読出されたデータ信号か出力バッファ手段から出力され
た後、すぐにスイッチング手段か書込制御信号に応答し
てオンする。書込みすべきデータ信号は既にラッチ手段
中にラッチされているので、スイッチング１１段を介し
てすぐにＩ／Ｏ線丁段に与えられる。このように、メモ
リアレイ中のデータ信号の読出しと書込みすべきデータ
信号の入力とか並行して、すなわち、同時に行なわれる
ので、サイクル時間を減じることができる。
た後、すぐにスイッチング手段か書込制御信号に応答し
てオンする。書込みすべきデータ信号は既にラッチ手段
中にラッチされているので、スイッチング１１段を介し
てすぐにＩ／Ｏ線丁段に与えられる。このように、メモ
リアレイ中のデータ信号の読出しと書込みすべきデータ
信号の入力とか並行して、すなわち、同時に行なわれる
ので、サイクル時間を減じることができる。
［発明の実施例］
第１Ａ図は、この発明の一実施例を示す、データ人力バ
ッファ５つ、データ出力バッファ６０゜およびＩ／Ｏ切
換制御回路６５ｂとそれらの周辺回路との回路接続を示
すブロック図ｔある。第１Ａ図を参照して、Ｉ／Ｏ！；
ＩＴＩ換制御回路６５ｂは、データ入出力端子を介して
書込みすべきデータ信号Ｄ ｉ ｎを受けるように接続
されたデータ入力ラッチ回路７と、データ入力ハッフ７
５９およびデータ人力ラッチ７からの信号を受けるよう
に接続され、いずれかの信号をＩ／Ｏ線対６８に与える
ための切換回路８と、タロツクジェネレータ５１を介し
て信号ＲＡＳ、ＣＡＳ、ＷＥ、およびＯＥを受けるよう
に接続された３つの制御回路１．３、および４とを含む
。
ッファ５つ、データ出力バッファ６０゜およびＩ／Ｏ切
換制御回路６５ｂとそれらの周辺回路との回路接続を示
すブロック図ｔある。第１Ａ図を参照して、Ｉ／Ｏ！；
ＩＴＩ換制御回路６５ｂは、データ入出力端子を介して
書込みすべきデータ信号Ｄ ｉ ｎを受けるように接続
されたデータ入力ラッチ回路７と、データ入力ハッフ７
５９およびデータ人力ラッチ７からの信号を受けるよう
に接続され、いずれかの信号をＩ／Ｏ線対６８に与える
ための切換回路８と、タロツクジェネレータ５１を介し
て信号ＲＡＳ、ＣＡＳ、ＷＥ、およびＯＥを受けるよう
に接続された３つの制御回路１．３、および４とを含む
。
書込／切換制御回路３は、信号ＲＡＳ、ＣＡＳ。
およびＷＥを受けるように接続され、２つのｔｌＪ換制
御信号ＤＬＥおよびＤＢＥを出力する。書込命令回路４
は、信号ＤＢＥおよびＰＥを受けるように接続され、こ
れらの信号に応答してスイッチング信号ＤＩＯを出力す
る。出力制御回路１は、ブノアンプ６０１およびメイン
アンプ６０２をｌ舌性化するための信号ＰＥおよびＭＥ
を出力するために設けられる。第１Ａ図に示されるＤＲ
ＡＭは、第７図に示された従来のものと比較して、Ｉ／
Ｏコントローラ６５ａの代イ〕りにＩ／Ｏ切換制御回路
６５ｂか設けられていることを除き、他の回路構成は同
様であるので説明が省略される。
御信号ＤＬＥおよびＤＢＥを出力する。書込命令回路４
は、信号ＤＢＥおよびＰＥを受けるように接続され、こ
れらの信号に応答してスイッチング信号ＤＩＯを出力す
る。出力制御回路１は、ブノアンプ６０１およびメイン
アンプ６０２をｌ舌性化するための信号ＰＥおよびＭＥ
を出力するために設けられる。第１Ａ図に示されるＤＲ
ＡＭは、第７図に示された従来のものと比較して、Ｉ／
Ｏコントローラ６５ａの代イ〕りにＩ／Ｏ切換制御回路
６５ｂか設けられていることを除き、他の回路構成は同
様であるので説明が省略される。
第１Ｂ図は、第１Ａ図に示されたＤ ＲＡ Ｍのリード
ライトサイクルでの動作を説明するタイミングチャート
である。第１Ａ図および第１Ｂ図を参照して、次にこの
Ｄ ＲＡ Ｍのり一トライトサ・ｒクルでの動作につい
て説明する。
ライトサイクルでの動作を説明するタイミングチャート
である。第１Ａ図および第１Ｂ図を参照して、次にこの
Ｄ ＲＡ Ｍのり一トライトサ・ｒクルでの動作につい
て説明する。
まず、書込みすべきデータ信号Ｄｉｎがデータ入出力端
子に与えられ、同時に、書込可能信号ＷＥか立下がる。
子に与えられ、同時に、書込可能信号ＷＥか立下がる。
続いて、信号ＲＡＳおよびＣＡＳか順次立下がり、ロウ
アドレス信号ＲＡおよびカラムアドレスら号ＣＡがＤＲ
ＡＭ中に１呆持される。
アドレス信号ＲＡおよびカラムアドレスら号ＣＡがＤＲ
ＡＭ中に１呆持される。
データ入出力端子に与えられたデータ信号Ｄ ｉ ｎは
、信号ＲＡＳの立下がりに応答してデータ入力ラッチ回
路７中に保持される。なお、このとき、切換回路８は、
低レベルの信号ＤＩＯに応答してオフしている。
、信号ＲＡＳの立下がりに応答してデータ入力ラッチ回
路７中に保持される。なお、このとき、切換回路８は、
低レベルの信号ＤＩＯに応答してオフしている。
一方、メモリセルＭＣ中にストアされたデータ信号がロ
ウアドレス信号ＲＡをデコードすることによって得られ
た信号に応答して、ビット線ＢＬにうえられる。センス
アンプ６３はこの信号を増幅する。Ｉ／Ｏゲート５７は
、カラムアドレス信号ＣＡをデコードすることによって
得られた信号Ｙに応答してオンするので、増幅されたデ
ータ信号かＩ／Ｏ線χ・１６８に＋３えられる。
ウアドレス信号ＲＡをデコードすることによって得られ
た信号に応答して、ビット線ＢＬにうえられる。センス
アンプ６３はこの信号を増幅する。Ｉ／Ｏゲート５７は
、カラムアドレス信号ＣＡをデコードすることによって
得られた信号Ｙに応答してオンするので、増幅されたデ
ータ信号かＩ／Ｏ線χ・１６８に＋３えられる。
出力制御回路１は、ｔＡ号ＣＡＳおよびＯＥの立下がり
に応答して活性化信号ＰＥおよびＭＥを順次出力する。
に応答して活性化信号ＰＥおよびＭＥを順次出力する。
プリアンプ６０１およびメインアンプ６０２は、１．；
号ＰＥおよびＭＥに応答して順次活性化される。その結
果、Ｉ／Ｏ線λ・＋６８に与えられているメモリセルＭ
Ｃからのデータ信号は増幅されデータ入出力端子を介し
て出力される。
号ＰＥおよびＭＥに応答して順次活性化される。その結
果、Ｉ／Ｏ線λ・＋６８に与えられているメモリセルＭ
Ｃからのデータ信号は増幅されデータ入出力端子を介し
て出力される。
一方、書込命令回路４は、プリアンプ６０１の活性化に
応答してスイッチングのための信号ＤＩＯを切換回路８
に出力する。切換回路８は、信号ＤＩＯに応答してオン
し、既にデータ入力ラッチ回路７に保持されている書込
みすべきデータ信号Ｄｉｎか切換回路８を介してＩ／Ｏ
線対６８に与えられる。Ｉ／Ｏ線対６８にり、えられた
データ信号Ｄｉｎは、カラムアドレス信号ＣＡおよびロ
ウアドレス信号ＲＡにより指定されたメモリセルＭＣ中
にストアされる。
応答してスイッチングのための信号ＤＩＯを切換回路８
に出力する。切換回路８は、信号ＤＩＯに応答してオン
し、既にデータ入力ラッチ回路７に保持されている書込
みすべきデータ信号Ｄｉｎか切換回路８を介してＩ／Ｏ
線対６８に与えられる。Ｉ／Ｏ線対６８にり、えられた
データ信号Ｄｉｎは、カラムアドレス信号ＣＡおよびロ
ウアドレス信号ＲＡにより指定されたメモリセルＭＣ中
にストアされる。
上記のように、このＤＲＡＭでは、信号ＲＡＳおよびＣ
ＡＳが順次立下がるのと並行して、書込１−ＩＪ能信号
ＷＥか立下がる。その結果、アドレス信号ＲＡおよびＣ
Ａの取込みと、書込みすべきデータ信号Ｄ ｉ ＋１の
取込みとが並行して（または同時に）行なわれる。した
かって、リードライトサイクルでの動作に要する時間Ｔ
ｒｗを通常の読出しまたは書込動作に要する時間とほぼ
同じ約１９０ｎｓにすることかできる。
ＡＳが順次立下がるのと並行して、書込１−ＩＪ能信号
ＷＥか立下がる。その結果、アドレス信号ＲＡおよびＣ
Ａの取込みと、書込みすべきデータ信号Ｄ ｉ ＋１の
取込みとが並行して（または同時に）行なわれる。した
かって、リードライトサイクルでの動作に要する時間Ｔ
ｒｗを通常の読出しまたは書込動作に要する時間とほぼ
同じ約１９０ｎｓにすることかできる。
第１Ｃ図は、第１Ａ図に示されたＤ ＲＡ Ｍの通常の
書込サイクルでの動作を説明するタイミングチャートで
ある。第１Ａ図および第１Ｃ図を参照して、次に通常の
書込動作について説明する。
書込サイクルでの動作を説明するタイミングチャートで
ある。第１Ａ図および第１Ｃ図を参照して、次に通常の
書込動作について説明する。
信号ＲＡＳおよびＣＡＳが順次立下がり、アドレス信号
ＲＡおよびＣＡかＤＲＡＭ内に保持される。信号ＷＥが
立下がり、書込みすべきデータ信号Ｄｉｎがデータ人出
力端子にりえられる。書込／切換制御回路３は、（，４
号ＣＡＳおよびＷＥの立下がりに応答して切換制御信号
ＤＤＥを出力する。
ＲＡおよびＣＡかＤＲＡＭ内に保持される。信号ＷＥが
立下がり、書込みすべきデータ信号Ｄｉｎがデータ人出
力端子にりえられる。書込／切換制御回路３は、（，４
号ＣＡＳおよびＷＥの立下がりに応答して切換制御信号
ＤＤＥを出力する。
書込命令回路４は、信号ＤＢＨに応答して高レベルの信
号ＤＩＯを出力する。切換回路８は、信号ＤＢＥおよび
ＤＩＯに応答してオンし、データ人力バッファ５つに保
持されている書込みすべきデータ信号Ｄ ｉ ｎを選択
的にＩ／Ｏ線対６８に与える。Ｉ／Ｏ線対６８に与えら
れたデータ信号Ｄｉｎは、アドレス信号ＲＡおよびＣＡ
によって指定されたメモリセルＭＣ中に書込まれる。上
記の通常の書込動作を行なうのに要する時間Ｔｗは、従
来と同し約１９０ｎｓである。
号ＤＩＯを出力する。切換回路８は、信号ＤＢＥおよび
ＤＩＯに応答してオンし、データ人力バッファ５つに保
持されている書込みすべきデータ信号Ｄ ｉ ｎを選択
的にＩ／Ｏ線対６８に与える。Ｉ／Ｏ線対６８に与えら
れたデータ信号Ｄｉｎは、アドレス信号ＲＡおよびＣＡ
によって指定されたメモリセルＭＣ中に書込まれる。上
記の通常の書込動作を行なうのに要する時間Ｔｗは、従
来と同し約１９０ｎｓである。
なお、第１Ａ図に示されたＤＲＡＭの通常の読出サイク
ルでの動作は、第８Ａ図を使って説明された従来の動作
と同じであるので説明は省略される。
ルでの動作は、第８Ａ図を使って説明された従来の動作
と同じであるので説明は省略される。
第２図は、第１Ａ図に示された書込／切換制御回路３の
一例を示す回路図である。第２図を参照して、書込／ｉ
；ＩＪ換制御回路３は、信号ＣＡＳおよびＷＥに応答し
て書込制御信号ＤＢＥを発生するための書込制御部と、
信号ＲＡＳおよびＷＥに応答して切換制御信号ＤＬＥを
発生するための切換制御部とを含む。書込制御部は、偶
数個のインバータの直列接続によって＋７．ｓ成された
遅延回路３１および３２と、ＮＯＲゲート３３と、奇数
個のインバータの直タリ接続により構成された遅延回路
３４と、ＮＡＮＤゲート３５とを含む。切換制御部は、
偶数個のインバータの直列接続によって４１．ｊ、成さ
れた遅延回路３６と、ＮＯＲゲート３８と、偶数個のイ
ンバータの直列接続によって構成された遅延回路３７と
、２つのインバータ３９および４０と、電源Ｖｃｃと接
地Ｖｓｓとの間に接続されたＰＭＯＳ）ランジスタおよ
びＮＭＯＳｌ−ランジスタの直列接続４１と、ラッチ回
路４２と、ＮＯＲゲート４３とを含む。なお、遅延回路
３７による遅延時間は遅延回路３６による遅延時間より
も大きく設定されている。
一例を示す回路図である。第２図を参照して、書込／ｉ
；ＩＪ換制御回路３は、信号ＣＡＳおよびＷＥに応答し
て書込制御信号ＤＢＥを発生するための書込制御部と、
信号ＲＡＳおよびＷＥに応答して切換制御信号ＤＬＥを
発生するための切換制御部とを含む。書込制御部は、偶
数個のインバータの直列接続によって＋７．ｓ成された
遅延回路３１および３２と、ＮＯＲゲート３３と、奇数
個のインバータの直タリ接続により構成された遅延回路
３４と、ＮＡＮＤゲート３５とを含む。切換制御部は、
偶数個のインバータの直列接続によって４１．ｊ、成さ
れた遅延回路３６と、ＮＯＲゲート３８と、偶数個のイ
ンバータの直列接続によって構成された遅延回路３７と
、２つのインバータ３９および４０と、電源Ｖｃｃと接
地Ｖｓｓとの間に接続されたＰＭＯＳ）ランジスタおよ
びＮＭＯＳｌ−ランジスタの直列接続４１と、ラッチ回
路４２と、ＮＯＲゲート４３とを含む。なお、遅延回路
３７による遅延時間は遅延回路３６による遅延時間より
も大きく設定されている。
第′３Ａ図は、第１Ａ図に示されたデータ人力ラッチ回
路７およびデータ人カバソファ５つの一例を噌す回路図
である。第３Ａ図を参照して、データ人力ラッチ回路７
は、偶数個のインバータの直列接続により構成された遅
延回路７１および７２と、ＮＯＲケ−１・７３と、２つ
のインバータ７４および７５と、電源Ｖｃｃおよび接地
Ｖｓｓとの間に接続されたＰＭＯ３＋−ランジスタおよ
びＮＭＯＳトランジスタの直列接続７６と、ラッチ回路
７７とを含む。遅延回路７２による遅延時間は遅延回路
７１による遅延時間よりも大きく設定されている。デー
タ人力バッファ５９は、ＮＯＲゲー１−５９１と、偶数
個のインバータの直列接続により構成された遅延回路５
９２と、電Δ＋、’ｊ、 Ｖ ｃ ｃと接地Ｖｓｓとの
間に接続されたＰＭＯ５Ｉ−ランジスタおよびＮＭＯＳ
ｌ−ランジスタの直列接続５９３と、ラッチ回路５９４
とを含む。
路７およびデータ人カバソファ５つの一例を噌す回路図
である。第３Ａ図を参照して、データ人力ラッチ回路７
は、偶数個のインバータの直列接続により構成された遅
延回路７１および７２と、ＮＯＲケ−１・７３と、２つ
のインバータ７４および７５と、電源Ｖｃｃおよび接地
Ｖｓｓとの間に接続されたＰＭＯ３＋−ランジスタおよ
びＮＭＯＳトランジスタの直列接続７６と、ラッチ回路
７７とを含む。遅延回路７２による遅延時間は遅延回路
７１による遅延時間よりも大きく設定されている。デー
タ人力バッファ５９は、ＮＯＲゲー１−５９１と、偶数
個のインバータの直列接続により構成された遅延回路５
９２と、電Δ＋、’ｊ、 Ｖ ｃ ｃと接地Ｖｓｓとの
間に接続されたＰＭＯ５Ｉ−ランジスタおよびＮＭＯＳ
ｌ−ランジスタの直列接続５９３と、ラッチ回路５９４
とを含む。
第３Ｂ図は、第１Ａ図に示された１、ＩＪ換回路８の一
例を示す回路図である。第３Ｂ図を５照して、この切換
回路８は、ＰＭＯ３）ランジスタおよびＮＭＯ３Ｉ−ラ
ンジスタの並列接続によって構成された４つのトランス
ミッションゲート８１ないし８４と、スイッチングのた
めのＭＯＳ）ランジスタ８５および８６とを含む。
例を示す回路図である。第３Ｂ図を５照して、この切換
回路８は、ＰＭＯ３）ランジスタおよびＮＭＯ３Ｉ−ラ
ンジスタの並列接続によって構成された４つのトランス
ミッションゲート８１ないし８４と、スイッチングのた
めのＭＯＳ）ランジスタ８５および８６とを含む。
第４図は、第１Ａ図に示された書込命令回路４の一例を
示す回路図である。第４図を参照して、書込命令回路４
は、信号ＰＥおよびＤＢＥを受けるように接続されたＯ
Ｒゲート４４を含む。
示す回路図である。第４図を参照して、書込命令回路４
は、信号ＰＥおよびＤＢＥを受けるように接続されたＯ
Ｒゲート４４を含む。
なお、第１Ａ図に示された例では、この発明がＤ ＲＡ
Ｍについて適用された場合について説明がなされたか
、この発明は、一般に１つの動作サイクルにおいて読出
しおよび書込動作が順次行なわれるモードを有する半専
体メモリ装置に適用できる。
Ｍについて適用された場合について説明がなされたか
、この発明は、一般に１つの動作サイクルにおいて読出
しおよび書込動作が順次行なわれるモードを有する半専
体メモリ装置に適用できる。
また、切換回路８として、データ人力ラッチ回路７とＩ
／Ｏ線対６８との間の少なくとも接続を制御するための
スイッチング回路を設けれ（ｆよい。
／Ｏ線対６８との間の少なくとも接続を制御するための
スイッチング回路を設けれ（ｆよい。
［発明の効果］
以上のように、この発明では、外部からの状態制御信号
に応答して書込みすべきデータ信号をラッチするラッチ
手段と、ラッチ手段とＩ／Ｏ線手段との間に接続され、
外部からの書込制御信号に応答して動作するスイッチン
グ手段とを設けたので、メモリアレイ中のデータ信号の
読出動作と書込みすべきデータ信号をラッチ手段中にラ
ッチするための動作とを並行して同時に行なうことがで
きる。したがって、読出動作および書込動作を順次行な
うための動作サイクルに要する時間か減じられる。
に応答して書込みすべきデータ信号をラッチするラッチ
手段と、ラッチ手段とＩ／Ｏ線手段との間に接続され、
外部からの書込制御信号に応答して動作するスイッチン
グ手段とを設けたので、メモリアレイ中のデータ信号の
読出動作と書込みすべきデータ信号をラッチ手段中にラ
ッチするための動作とを並行して同時に行なうことがで
きる。したがって、読出動作および書込動作を順次行な
うための動作サイクルに要する時間か減じられる。
第１Ａ図は、この発明の一実施例を示す、Ｉ／Ｏ切換制
御回路、データ人カバソファ、データ出力バッファ、お
よびそれらの周辺回路の回路接続を示すブロック図であ
る。第１Ｂ図および第１Ｃ図は、第１Ａ図に示された回
路の動作を説明するためのタイミングチャートである。 第２図は、第１Ａ図に示された書込／切換制御回路の一
例を示す回路図である。第３Ａ図は、第１Ａ図に示され
たデータ入力ラッチ回路およびデータ人力バッファの一
例を示す回路図である。第３Ｂ図は、第１Ａ図に示され
た切換回路の一例を示す回路図である。第４図は、第１
Ａ図に示された書込命令回路の一例を示す回路図である
。第５図は、従来のＤＲＡ Ｍを示すブロック図である
。第６Ａ図は、第５図に示されたＤＲＡＭ中のビット線
対に接続された回路を示す回路図である。第６Ｂ図は、
第６Ａ図に示された回路の動作を説明するためのタイミ
ングチャートである。第７図は、第５図に示されたデー
タ人力バッファ、データ出力バッファ、Ｉ／Ｏコントロ
ーラ、およびそれらの周辺回路との回路接続を示すブロ
ック図である。第８八図ないし第８Ｃ図は、第７図に示
された回路の動作を説明するためのタイミングチャート
である。 図において、１は出力制御回路、２は書込制御回路、３
は書込／切換制御回路、４は書込命令回路、７はデータ
入力ラッチ回路、８は切換回路、５つはデータ人力バッ
ファ、６（’）はデータ出力バッファ、６５ｂはＩ／Ｏ
切換制御回路である。 なお、図中、同一符号は同一または相当部分を示す。
御回路、データ人カバソファ、データ出力バッファ、お
よびそれらの周辺回路の回路接続を示すブロック図であ
る。第１Ｂ図および第１Ｃ図は、第１Ａ図に示された回
路の動作を説明するためのタイミングチャートである。 第２図は、第１Ａ図に示された書込／切換制御回路の一
例を示す回路図である。第３Ａ図は、第１Ａ図に示され
たデータ入力ラッチ回路およびデータ人力バッファの一
例を示す回路図である。第３Ｂ図は、第１Ａ図に示され
た切換回路の一例を示す回路図である。第４図は、第１
Ａ図に示された書込命令回路の一例を示す回路図である
。第５図は、従来のＤＲＡ Ｍを示すブロック図である
。第６Ａ図は、第５図に示されたＤＲＡＭ中のビット線
対に接続された回路を示す回路図である。第６Ｂ図は、
第６Ａ図に示された回路の動作を説明するためのタイミ
ングチャートである。第７図は、第５図に示されたデー
タ人力バッファ、データ出力バッファ、Ｉ／Ｏコントロ
ーラ、およびそれらの周辺回路との回路接続を示すブロ
ック図である。第８八図ないし第８Ｃ図は、第７図に示
された回路の動作を説明するためのタイミングチャート
である。 図において、１は出力制御回路、２は書込制御回路、３
は書込／切換制御回路、４は書込命令回路、７はデータ
入力ラッチ回路、８は切換回路、５つはデータ人力バッ
ファ、６（’）はデータ出力バッファ、６５ｂはＩ／Ｏ
切換制御回路である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 状態を制御するための信号の１サイクルによって規定さ
れる１つの動作サイクル中において、読出動作および書
込動作を順次行なう半導体メモリ装置であって、 外部から前記状態制御信号を受ける手段と、データ信号
をストアするためのメモリセルを有するメモリアレイと
を含み、 前記メモリアレイのメモリセル中にストアされたデータ
信号は状態制御信号に応答して読出され、前記メモリア
レイに接続され、前記メモリアレイにデータ信号を入出
力するためのＩ／Ｏ線手段と、 外部から書込みすべきデータ信号を受けるように接続さ
れ、状態制御信号に応答してラッチするラッチ手段と、 前記メモリアレイのメモリセルからのデータ信号を前記
Ｉ／Ｏ線手段を介して受けるように接続された出力バッ
ファ手段と、 外部から読出動作を制御するための読出制御信号を受け
る手段とを含み、 前記出力バッファ手段は、読出制御信号に応答して、前
記メモリアレイからの信号を受け、かつ、出力し、 前記ラッチ手段と前記Ｉ／Ｏ線手段との間に接続された
スイッチング手段と、 外部から書込動作を制御するための書込制御信号を受け
る手段とを含み、 前記スイッチング手段は書込制御信号に応答してオンし
、 前記ラッチ手段によりラッチされた書込みすべきデータ
信号は、前記スイッチング手段および前記Ｉ／Ｏ線手段
を介して前記メモリアレイに与えられる、半導体メモリ
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249358A JPH0770213B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体メモリ装置 |
| US07/663,787 US5065365A (en) | 1988-10-03 | 1991-03-04 | Semiconductor memory device carrying out reading and writing operations in order in one operating cycle and operating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249358A JPH0770213B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296997A true JPH0296997A (ja) | 1990-04-09 |
| JPH0770213B2 JPH0770213B2 (ja) | 1995-07-31 |
Family
ID=17191839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249358A Expired - Lifetime JPH0770213B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5065365A (ja) |
| JP (1) | JPH0770213B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778989B2 (ja) * | 1989-06-21 | 1995-08-23 | 株式会社東芝 | 半導体メモリ装置 |
| JP3178859B2 (ja) * | 1991-06-05 | 2001-06-25 | 株式会社東芝 | ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法 |
| US5381363A (en) * | 1991-12-12 | 1995-01-10 | Intel Corporation | Method and circuitry for performing a hidden read-modify-write |
| JP2865469B2 (ja) * | 1992-01-24 | 1999-03-08 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH05217367A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
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