JPH1188181A - D/a変換装置 - Google Patents
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- JPH1188181A JPH1188181A JP9248910A JP24891097A JPH1188181A JP H1188181 A JPH1188181 A JP H1188181A JP 9248910 A JP9248910 A JP 9248910A JP 24891097 A JP24891097 A JP 24891097A JP H1188181 A JPH1188181 A JP H1188181A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
- H03M1/0665—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using data dependent selection of the elements, e.g. data weighted averaging
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 出力階調数を大きくしても、回路規模増大の
小さいD/A変換装置を提供する。 【解決手段】 ディジタル入力は、まずディジタルフィ
ルタ10とノイズシェーパ11でサンプリング周波数が
高く、語長制限されたディジタル信号に変換される。ノ
イズシェーパ11の出力はデコーダ12でn個のm値信
号A1 〜An に“1”ずつ順に巡回するように割り当て
る変換が行われた後、n個のm値D/A変換器131 〜
13n でアナログ信号に変換され、さらにアナログ加算
器14で総合されてアナログ出力信号となる。
小さいD/A変換装置を提供する。 【解決手段】 ディジタル入力は、まずディジタルフィ
ルタ10とノイズシェーパ11でサンプリング周波数が
高く、語長制限されたディジタル信号に変換される。ノ
イズシェーパ11の出力はデコーダ12でn個のm値信
号A1 〜An に“1”ずつ順に巡回するように割り当て
る変換が行われた後、n個のm値D/A変換器131 〜
13n でアナログ信号に変換され、さらにアナログ加算
器14で総合されてアナログ出力信号となる。
Description
【0001】
【発明の属する技術分野】本発明はディジタル信号をア
ナログ信号に変換するD/A(ディジタル/アナログ)
変換装置に関し、特にディジタル入力信号のサンプリン
グ周波数よりも高いサンプリング周波数でD/A変換を
行う、オーバーサンプリング型D/A変換装置に関する
ものである。
ナログ信号に変換するD/A(ディジタル/アナログ)
変換装置に関し、特にディジタル入力信号のサンプリン
グ周波数よりも高いサンプリング周波数でD/A変換を
行う、オーバーサンプリング型D/A変換装置に関する
ものである。
【0002】
【従来の技術】D/A変換装置の一つとして、ノイズシ
ェーパと1ビットD/A変換器列を用いたD/A変換装
置が知られている。従来知られていたこの方式のD/A
変換装置について図6を用いて説明する。なおこの技術
については、以下に示す文献A,Bにその記載がある。
ェーパと1ビットD/A変換器列を用いたD/A変換装
置が知られている。従来知られていたこの方式のD/A
変換装置について図6を用いて説明する。なおこの技術
については、以下に示す文献A,Bにその記載がある。
【0003】 文献A;「特開平5−335963号公報」 文献B;「信学技報CAS94−9」 図6は従来のD/A変換装置の一例を示すブロック図で
ある。図6において、10はディジタルフィルタであ
り、入力されたディジタル信号のサンプリング周波数f
s をk倍(kは整数)にするものである。ここでは、説
明のためにk=64とする。
ある。図6において、10はディジタルフィルタであ
り、入力されたディジタル信号のサンプリング周波数f
s をk倍(kは整数)にするものである。ここでは、説
明のためにk=64とする。
【0004】11はノイズシェーパであり、ディジタル
フィルタ10から出力されるディジタル信号の量子化
(語長制限)を行うとともにノイズの周波数特性を所定
の特性に変化させるものである。ここでは2次特性のノ
イズシェーパとし、入力Xに対する出力Yは(数1)で
表されるものとする。
フィルタ10から出力されるディジタル信号の量子化
(語長制限)を行うとともにノイズの周波数特性を所定
の特性に変化させるものである。ここでは2次特性のノ
イズシェーパとし、入力Xに対する出力Yは(数1)で
表されるものとする。
【0005】
【数1】
【0006】ただし、Vq :量子化誤差 z-1: cosθ−j・ sinθ j :虚数単位 またここでは、出力Yが7(=p)レベルの出力(0〜
6)として説明を行う。
6)として説明を行う。
【0007】50はポインタであり、入力信号の累算値
の剰余を出力するものである。ここでは、ノイズシェー
パ11の出力を累算して6の剰余を出力するものとす
る。ある時刻tのポインタ50の入力をXt とすると
き、出力Yt は(数2)で表される。
の剰余を出力するものである。ここでは、ノイズシェー
パ11の出力を累算して6の剰余を出力するものとす
る。ある時刻tのポインタ50の入力をXt とすると
き、出力Yt は(数2)で表される。
【0008】
【数2】
【0009】ただし、Xt-1 :1サンプル前の入力 Yt-1 :1サンプル前の出力 51はROM(読み出し専用メモリ)であり、入力信号
を下位、ポインタ50の出力を上位とするアドレスに対
応して6ビットのデータを出力するものである。
を下位、ポインタ50の出力を上位とするアドレスに対
応して6ビットのデータを出力するものである。
【0010】52は一連の1ビットD/A変換器からな
る1ビットD/A変換器列であり、第1のD/A変換器
521 から第6のD/A変換器526 までの、全て均一
な6個(=n)の1ビットD/A変換器521 〜526
で構成され、ROM51の出力である6ビットのデータ
をアナログ信号に変換する。14はアナログ加算器であ
り、1ビットD/A変換器521 〜526 から出力され
る6個のアナログ信号を総合し、アナログ信号として出
力する。
る1ビットD/A変換器列であり、第1のD/A変換器
521 から第6のD/A変換器526 までの、全て均一
な6個(=n)の1ビットD/A変換器521 〜526
で構成され、ROM51の出力である6ビットのデータ
をアナログ信号に変換する。14はアナログ加算器であ
り、1ビットD/A変換器521 〜526 から出力され
る6個のアナログ信号を総合し、アナログ信号として出
力する。
【0011】15はD/A変換回路であり、1ビットD
/A変換器521 〜526 とアナログ加算器14とで構
成される。図6のD/A変換装置は、ディジタルフィル
タ10とノイズシェーパ11によりディジタル入力信号
をサンプリング周波数64fs 、7(=p)レベルの信
号とした後に、ポインタ50およびROM51で6個の
1ビット信号とし、さらにD/A変換回路15でアナロ
グ信号に変換するものであり、ディジタル信号をより高
いサンプリング周波数でアナログ信号に変換する、いわ
ゆるオーバーサンプリング型のD/A変換装置となって
いる。
/A変換器521 〜526 とアナログ加算器14とで構
成される。図6のD/A変換装置は、ディジタルフィル
タ10とノイズシェーパ11によりディジタル入力信号
をサンプリング周波数64fs 、7(=p)レベルの信
号とした後に、ポインタ50およびROM51で6個の
1ビット信号とし、さらにD/A変換回路15でアナロ
グ信号に変換するものであり、ディジタル信号をより高
いサンプリング周波数でアナログ信号に変換する、いわ
ゆるオーバーサンプリング型のD/A変換装置となって
いる。
【0012】図6のD/A変換装置の出力信号スペクト
ラムを、D/A変換回路15が理想的な場合についてコ
ンピュータ・シミュレーションで求めた結果を図7に示
す。簡単のためここでは、0〜2fs までの信号を示し
ている。前記したように僅か7レベルのディジタル信号
をアナログ信号に変換したものながら、図7に示したよ
うにノイズシェーパ11によって、0〜fs /2の信号
帯域では90dB以上のダイナミックレンジが得られる
ものである。
ラムを、D/A変換回路15が理想的な場合についてコ
ンピュータ・シミュレーションで求めた結果を図7に示
す。簡単のためここでは、0〜2fs までの信号を示し
ている。前記したように僅か7レベルのディジタル信号
をアナログ信号に変換したものながら、図7に示したよ
うにノイズシェーパ11によって、0〜fs /2の信号
帯域では90dB以上のダイナミックレンジが得られる
ものである。
【0013】さて、実際の回路では1ビットD/A変換
器521 〜526 を完全に均一に製造することは不可能
であり、出力間には必ず何らかのバラツキ(相対誤差)
が存在してノイズ発生の原因となる。このノイズを抑圧
するために、1ビットD/A変換器521 〜526 を巡
回するように用いる方法について、以下に説明する。ま
ず、ポインタ50は、図6のノイズシェーパ11から出
力される7レベルの信号(0〜6)を累算し、6の剰余
を求めて出力する。したがって、ポインタ50の出力は
0〜5の6通りとなる。
器521 〜526 を完全に均一に製造することは不可能
であり、出力間には必ず何らかのバラツキ(相対誤差)
が存在してノイズ発生の原因となる。このノイズを抑圧
するために、1ビットD/A変換器521 〜526 を巡
回するように用いる方法について、以下に説明する。ま
ず、ポインタ50は、図6のノイズシェーパ11から出
力される7レベルの信号(0〜6)を累算し、6の剰余
を求めて出力する。したがって、ポインタ50の出力は
0〜5の6通りとなる。
【0014】つぎに、入力信号(ノイズシェーパ11の
出力信号)を下位、ポインタ50の出力信号を上位とす
るアドレスをROM51に入力し、6ビットのデータを
得る。この6ビットのデータは、重み付けのない1ビッ
ト信号6個を表すものである。この時のアドレス(10
進数)とデータ(1ビット信号6個)の関係を(表1)
に示す。なお(表1)では表を見やすくするためにデー
タ“0”を“.”と表記している。
出力信号)を下位、ポインタ50の出力信号を上位とす
るアドレスをROM51に入力し、6ビットのデータを
得る。この6ビットのデータは、重み付けのない1ビッ
ト信号6個を表すものである。この時のアドレス(10
進数)とデータ(1ビット信号6個)の関係を(表1)
に示す。なお(表1)では表を見やすくするためにデー
タ“0”を“.”と表記している。
【0015】
【表1】
【0016】(表1)を説明すると、6ビットデータは
アドレス下位すなわち入力信号の数値が示すだけ“1”
となっており、各ビットの総和が入力信号に等しくなる
ようになっている。また、アドレス上位すなわちポイン
タ50の出力信号の数値が示すだけ左にシフトされ、あ
ふれた桁は右から現れるように巡回している。(表1)
のようにROM51を定義することにより、例えば(表
2)のようにデータが出力される。
アドレス下位すなわち入力信号の数値が示すだけ“1”
となっており、各ビットの総和が入力信号に等しくなる
ようになっている。また、アドレス上位すなわちポイン
タ50の出力信号の数値が示すだけ左にシフトされ、あ
ふれた桁は右から現れるように巡回している。(表1)
のようにROM51を定義することにより、例えば(表
2)のようにデータが出力される。
【0017】
【表2】
【0018】(表2)からも判るように、入力信号の数
値が示すだけの“1”が6ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と6ビッ
トデータのうちの特定ビットとの相関がないことを示し
ている。このため、6ビットデータがそれぞれ接続され
る1ビットD/A変換器列52の出力間にバラツキがあ
る場合でも、信号帯域でのノイズの発生を小さくするこ
とができる。
値が示すだけの“1”が6ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と6ビッ
トデータのうちの特定ビットとの相関がないことを示し
ている。このため、6ビットデータがそれぞれ接続され
る1ビットD/A変換器列52の出力間にバラツキがあ
る場合でも、信号帯域でのノイズの発生を小さくするこ
とができる。
【0019】
【発明が解決しようとする課題】しかしながら、図6に
示す構成では、ノイズシェーパ11の出力階調数だけの
個数の1ビットD/A変換器521 〜526 が必要であ
る。一般に、オーバーサンプリング型D/A変換装置で
は、ノイズシェーパの出力階調数に比例して大きなダイ
ナミックレンジが得られるため、ダイナミックレンジを
大きくするためにはそれだけ多くの1ビットD/A変換
器を必要とし、その分回路規模が大きくなるという課題
があった。
示す構成では、ノイズシェーパ11の出力階調数だけの
個数の1ビットD/A変換器521 〜526 が必要であ
る。一般に、オーバーサンプリング型D/A変換装置で
は、ノイズシェーパの出力階調数に比例して大きなダイ
ナミックレンジが得られるため、ダイナミックレンジを
大きくするためにはそれだけ多くの1ビットD/A変換
器を必要とし、その分回路規模が大きくなるという課題
があった。
【0020】また、D/A変換装置を平衡回路化する場
合、一般には同一のD/A変換回路を2個用いて逆相の
ディジタル信号をアナログ信号に変換した後に、アナロ
グ逆相加算によって平衡回路化していた。これでは回路
規模が2倍になり、その分回路規模が大きくなるという
課題を有していた。したがって、本発明は、上記課題を
解決するため、出力階調数を大きくしても、回路規模増
大の小さいD/A変換装置を提供することを第1の目的
とする。
合、一般には同一のD/A変換回路を2個用いて逆相の
ディジタル信号をアナログ信号に変換した後に、アナロ
グ逆相加算によって平衡回路化していた。これでは回路
規模が2倍になり、その分回路規模が大きくなるという
課題を有していた。したがって、本発明は、上記課題を
解決するため、出力階調数を大きくしても、回路規模増
大の小さいD/A変換装置を提供することを第1の目的
とする。
【0021】また、回路を平衡化しても、回路規模増大
の小さいD/A変換装置を提供することを第2の目的と
する。
の小さいD/A変換装置を提供することを第2の目的と
する。
【0022】
【課題を解決するための手段】この目的を達成するため
に、本発明は以下の構成とする。すなわち、請求項1記
載のD/A変換装置は、ディジタル入力値をその振幅レ
ベルに対応したn個のm値信号(m,nは整数、0,
1,2,…,m−1のm値)に変換するデコーダと、デ
コーダの出力をアナログ信号に変換する等しいn個のm
値D/A変換器と、n個のm値D/A変換器の出力を総
合するアナログ加算器とを備え、デコーダはディジタル
入力値をn個のm値信号に“1”ずつ順に巡回するよう
に割り当て、n個のm値信号の和がディジタル入力値に
等しくなるようにしたことを特徴とする。
に、本発明は以下の構成とする。すなわち、請求項1記
載のD/A変換装置は、ディジタル入力値をその振幅レ
ベルに対応したn個のm値信号(m,nは整数、0,
1,2,…,m−1のm値)に変換するデコーダと、デ
コーダの出力をアナログ信号に変換する等しいn個のm
値D/A変換器と、n個のm値D/A変換器の出力を総
合するアナログ加算器とを備え、デコーダはディジタル
入力値をn個のm値信号に“1”ずつ順に巡回するよう
に割り当て、n個のm値信号の和がディジタル入力値に
等しくなるようにしたことを特徴とする。
【0023】また、請求項2記載のD/A変換装置は、
請求項1記載のD/A変換装置において、数値xを超え
ない最大の整数を[x]とするとき、ディジタル入力値
D(0≦D≦mn−n+1,Dは整数)をn個のm値信
号A1 ,A2 ,…,An (0≦Ai ≦m−1、i=1,
2,…,n)に変換するデコーダの動作を、ディジタル
入力値Dに対するm値信号Ai が、 Ai =[(D+Li )÷n] (ただし、i=1,2,
…,n) となるようにしている。
請求項1記載のD/A変換装置において、数値xを超え
ない最大の整数を[x]とするとき、ディジタル入力値
D(0≦D≦mn−n+1,Dは整数)をn個のm値信
号A1 ,A2 ,…,An (0≦Ai ≦m−1、i=1,
2,…,n)に変換するデコーダの動作を、ディジタル
入力値Dに対するm値信号Ai が、 Ai =[(D+Li )÷n] (ただし、i=1,2,
…,n) となるようにしている。
【0024】ここで、Li (0≦Li ≦m−1、Li は
整数)は、1サンプリングクロック後の該Li の値
Li ′との関係が、 Li ′=(Li +D) mod n で表され、初期値として、 Li =n−i (i=1,2,…,n) が与えられる。
整数)は、1サンプリングクロック後の該Li の値
Li ′との関係が、 Li ′=(Li +D) mod n で表され、初期値として、 Li =n−i (i=1,2,…,n) が与えられる。
【0025】請求項3記載のD/A変換装置は、請求項
1または2記載のD/A変換装置において、デコーダか
ら出力されるn個のm値信号の一部を反転出力とし、m
値D/A変換器を介した後に他のm値信号とは逆相でア
ナログ加算するように構成したことを特徴とする。請求
項4記載のD/A変換装置は、請求項3記載のD/A変
換装置において、反転出力とするm値信号を、巡回信号
割り当ての順で非反転出力のm値信号と交互に配置する
ようにしたことを特徴とする。
1または2記載のD/A変換装置において、デコーダか
ら出力されるn個のm値信号の一部を反転出力とし、m
値D/A変換器を介した後に他のm値信号とは逆相でア
ナログ加算するように構成したことを特徴とする。請求
項4記載のD/A変換装置は、請求項3記載のD/A変
換装置において、反転出力とするm値信号を、巡回信号
割り当ての順で非反転出力のm値信号と交互に配置する
ようにしたことを特徴とする。
【0026】上述したように、本発明のD/A変換装置
は、1ビットD/A変換器の代わりに、m値D/A変換
器を用いることによって、出力階調数を大きくしても回
路規模増大の小さなD/A変換装置を実現できる。ま
ず、上記従来の技術で説明したように複数の1ビットD
/A変換器を用いたD/A変換装置では、D/A変換器
相互の出力振幅誤差がD/A変換精度を劣化させる要因
となり、これを抑圧するためには1ビットD/A変換器
を巡回するように用いればよい。
は、1ビットD/A変換器の代わりに、m値D/A変換
器を用いることによって、出力階調数を大きくしても回
路規模増大の小さなD/A変換装置を実現できる。ま
ず、上記従来の技術で説明したように複数の1ビットD
/A変換器を用いたD/A変換装置では、D/A変換器
相互の出力振幅誤差がD/A変換精度を劣化させる要因
となり、これを抑圧するためには1ビットD/A変換器
を巡回するように用いればよい。
【0027】さて、本発明における第1のm値D/A変
換器の出力を(m−1)個の1ビットD/A変換器の出
力の和と考えて、この1ビットD/A変換器を、 DA11,DA12,DA13,…,DA1(m-1) とし、同様に第2〜第nのm値D/A変換器を、 DA21,DA22,DA23,…,DA2(m-1) ‥‥‥ ‥‥‥ ‥‥‥ DAn1,DAn2,DAn3,…,DAn(m-1) とする。このとき、ディジタル入力値を各1ビットD/
A変換器へ割り当てるに当たり、これらの1ビットD/
A変換器が、DA11,DA21,…,DAn1,DA12,
…,DAn2,DA13,…,DAn(m-1)という一列の並び
であると考え、この順に巡回するように信号を割り当て
れば、各1ビットD/A変換器相互の出力振幅誤差は前
記従来のD/A変換装置と同様に抑圧することができ
る。すなわち、この信号割り当て結果を元へ戻して当初
のm値D/A変換器へ割り当てれば良い。
換器の出力を(m−1)個の1ビットD/A変換器の出
力の和と考えて、この1ビットD/A変換器を、 DA11,DA12,DA13,…,DA1(m-1) とし、同様に第2〜第nのm値D/A変換器を、 DA21,DA22,DA23,…,DA2(m-1) ‥‥‥ ‥‥‥ ‥‥‥ DAn1,DAn2,DAn3,…,DAn(m-1) とする。このとき、ディジタル入力値を各1ビットD/
A変換器へ割り当てるに当たり、これらの1ビットD/
A変換器が、DA11,DA21,…,DAn1,DA12,
…,DAn2,DA13,…,DAn(m-1)という一列の並び
であると考え、この順に巡回するように信号を割り当て
れば、各1ビットD/A変換器相互の出力振幅誤差は前
記従来のD/A変換装置と同様に抑圧することができ
る。すなわち、この信号割り当て結果を元へ戻して当初
のm値D/A変換器へ割り当てれば良い。
【0028】また、本発明によれば、各m値D/A変換
器はアナログ的には振幅の重み付けや出力信号成分は対
等であるから、一部のm値D/A変換器に逆相信号を入
力し、その出力を他のm値D/A変換器の出力とは逆相
でアナログ加算すれば平衡回路化することができる。さ
らに、一般に同一回路で製造したm値D/A変換器の相
互の出力振幅誤差よりも、逆相加算回路の正相/逆相間
の精度誤差の方が大きい。したがって、その誤差の影響
を低周波から高周波領域へ分布させるためには、信号の
巡回割り当ての順に対して正相/逆相を交互に割り当て
るようにすれば良い。
器はアナログ的には振幅の重み付けや出力信号成分は対
等であるから、一部のm値D/A変換器に逆相信号を入
力し、その出力を他のm値D/A変換器の出力とは逆相
でアナログ加算すれば平衡回路化することができる。さ
らに、一般に同一回路で製造したm値D/A変換器の相
互の出力振幅誤差よりも、逆相加算回路の正相/逆相間
の精度誤差の方が大きい。したがって、その誤差の影響
を低周波から高周波領域へ分布させるためには、信号の
巡回割り当ての順に対して正相/逆相を交互に割り当て
るようにすれば良い。
【0029】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。 〔第1の実施の形態〕図1は、本発明によるD/A変換
装置の第1の実施の形態を示すブロック図である。図1
において、10はディジタルフィルタ、11はノイズシ
ェーパであり、それぞれ図6で示したものと同一の構成
・機能を有する。
て図面を参照しながら説明する。 〔第1の実施の形態〕図1は、本発明によるD/A変換
装置の第1の実施の形態を示すブロック図である。図1
において、10はディジタルフィルタ、11はノイズシ
ェーパであり、それぞれ図6で示したものと同一の構成
・機能を有する。
【0030】12はデコーダであり、ノイズシェーパ1
1から出力されるディジタル信号Dに対応してn個のm
値信号A1 〜An (0≦D≦A1 +…+An )を出力す
るものである。なお、mは3以上の整数で、nは2以上
の整数である。131 〜13n はm値信号をアナログ信
号に変換する均一なn個のm値D/A変換器である。
1から出力されるディジタル信号Dに対応してn個のm
値信号A1 〜An (0≦D≦A1 +…+An )を出力す
るものである。なお、mは3以上の整数で、nは2以上
の整数である。131 〜13n はm値信号をアナログ信
号に変換する均一なn個のm値D/A変換器である。
【0031】14はアナログ加算器であり、n個のm値
D/A変換器131 〜13n から出力されるn個のアナ
ログ信号を総合し、アナログ信号として出力する。n個
のm値D/A変換器131 〜13n とアナログ加算器1
4とでD/A変換回路15を構成している。図2は図1
のD/A変換装置において、m=4、n=2とした場合
の構成を示すブロック図である。図2において、10は
ディジタルフィルタ、11はノイズシェーパであり、そ
れぞれ図6で示したものと同一の構成・機能を有する。
D/A変換器131 〜13n から出力されるn個のアナ
ログ信号を総合し、アナログ信号として出力する。n個
のm値D/A変換器131 〜13n とアナログ加算器1
4とでD/A変換回路15を構成している。図2は図1
のD/A変換装置において、m=4、n=2とした場合
の構成を示すブロック図である。図2において、10は
ディジタルフィルタ、11はノイズシェーパであり、そ
れぞれ図6で示したものと同一の構成・機能を有する。
【0032】12′はデコーダであり、ノイズシェーパ
11から出力されるディジタル信号Dに対応して2個の
4値信号A1 ,A2 (0≦D≦A1 +A2 )を出力する
ものである。131 ′,132 ′は4値信号をアナログ
信号に変換する均一な2個の4値D/A変換器である。
11から出力されるディジタル信号Dに対応して2個の
4値信号A1 ,A2 (0≦D≦A1 +A2 )を出力する
ものである。131 ′,132 ′は4値信号をアナログ
信号に変換する均一な2個の4値D/A変換器である。
【0033】14′はアナログ加算器であり、2個の4
値D/A変換器131 ′,132 ′から出力される2個
のアナログ信号を総合し、アナログ信号として出力す
る。4値D/A変換器131 ′,132 ′とアナログ加
算器14′とでD/A変換回路15′を構成している。
図2のD/A変換装置は、ディジタルフィルタ10とノ
イズシェーパ11によりディジタル入力信号をサンプリ
ング周波数64fs 、7レベルの信号とした後に、デコ
ーダ12′で2個の4値信号とし、さらにD/A変換回
路15′でアナログ信号に変換するものであり、ディジ
タル信号をより高いサンプリング周波数でアナログ信号
に変換する、いわゆるオーバーサンプリング型のD/A
変換装置となっている。
値D/A変換器131 ′,132 ′から出力される2個
のアナログ信号を総合し、アナログ信号として出力す
る。4値D/A変換器131 ′,132 ′とアナログ加
算器14′とでD/A変換回路15′を構成している。
図2のD/A変換装置は、ディジタルフィルタ10とノ
イズシェーパ11によりディジタル入力信号をサンプリ
ング周波数64fs 、7レベルの信号とした後に、デコ
ーダ12′で2個の4値信号とし、さらにD/A変換回
路15′でアナログ信号に変換するものであり、ディジ
タル信号をより高いサンプリング周波数でアナログ信号
に変換する、いわゆるオーバーサンプリング型のD/A
変換装置となっている。
【0034】図2のD/A変換回路15′の具体例を図
3に示す。図3において、131 ′,132 ′は4値D
/A変換器、14′はアナログ加算器であり、それぞれ
図2に対応している。201 ,202 はそれぞれパルス
幅変調回路であり、入力される4値ディジタル信号に対
応したパルス幅を持つ1ビット信号に変換するものであ
る。211 ,212 はそれぞれインバータであり、1ビ
ット入力信号を反転して出力する。221 ,222 ,2
3はそれぞれ抵抗器、24は演算増幅器である。
3に示す。図3において、131 ′,132 ′は4値D
/A変換器、14′はアナログ加算器であり、それぞれ
図2に対応している。201 ,202 はそれぞれパルス
幅変調回路であり、入力される4値ディジタル信号に対
応したパルス幅を持つ1ビット信号に変換するものであ
る。211 ,212 はそれぞれインバータであり、1ビ
ット入力信号を反転して出力する。221 ,222 ,2
3はそれぞれ抵抗器、24は演算増幅器である。
【0035】図3の動作を説明すると、まず演算増幅器
24の非反転入力端子は接地されているため、反転入力
端子は仮想接地点となっている。また4値入力信号
A1 ,A 2 はそれぞれパルス幅変調回路201 ,202
により1ビット信号となり、さらにインバータ211 ,
212 および抵抗器221 ,222 を介して全て演算増
幅器24の反転入力端子に接続され、さらに抵抗器23
を介して演算増幅器24の出力端子に接続されている。
すなわち、抵抗器221 ,222 ,23による電流加算
回路を構成している。いま、4値D/A変換器131 ′
の抵抗器221 の抵抗値をR1 、4値D/A変換器13
2 ′の抵抗器222 の抵抗値をR2 とし、抵抗器23の
抵抗値をRf とするとき、アナログ出力電圧Eo は(数
3)で求められる。なお、ここではパルス幅変調回路2
01 ,202 によって発生する高周波成分を無視し、イ
ンバータ211 ,212 から出力される信号を等価的に
4値の振幅を持つ信号と見なしている。
24の非反転入力端子は接地されているため、反転入力
端子は仮想接地点となっている。また4値入力信号
A1 ,A 2 はそれぞれパルス幅変調回路201 ,202
により1ビット信号となり、さらにインバータ211 ,
212 および抵抗器221 ,222 を介して全て演算増
幅器24の反転入力端子に接続され、さらに抵抗器23
を介して演算増幅器24の出力端子に接続されている。
すなわち、抵抗器221 ,222 ,23による電流加算
回路を構成している。いま、4値D/A変換器131 ′
の抵抗器221 の抵抗値をR1 、4値D/A変換器13
2 ′の抵抗器222 の抵抗値をR2 とし、抵抗器23の
抵抗値をRf とするとき、アナログ出力電圧Eo は(数
3)で求められる。なお、ここではパルス幅変調回路2
01 ,202 によって発生する高周波成分を無視し、イ
ンバータ211 ,212 から出力される信号を等価的に
4値の振幅を持つ信号と見なしている。
【0036】
【数3】
【0037】ただし、V :インバータ出力電圧 S1 ,S2 :インバータ出力振幅 ここで、4値D/A変換器131 ′,132 ′は全て均
一な構成であるから、抵抗器221 ,222 の抵抗値R
1 ,R2 も R1 =R2 であり、演算増幅器24の出力電圧すなわちアナログ出
力電圧Eo としては入力信号の和(A1 +A2 )に比例
した電圧値が出力されることになる。
一な構成であるから、抵抗器221 ,222 の抵抗値R
1 ,R2 も R1 =R2 であり、演算増幅器24の出力電圧すなわちアナログ出
力電圧Eo としては入力信号の和(A1 +A2 )に比例
した電圧値が出力されることになる。
【0038】実際の回路では、4値D/A変換器1
31 ′,132 ′の抵抗器221 ,22 2 を完全に均一
に製造することは不可能であり、何らかの相対誤差が存
在する。この場合は(数3)からも明らかなように、2
個の4値信号A1 ,A2 には異なる重み付けがなされた
状態で電圧値が出力される。図2のデコーダ12′の具
体例を図4に示す。図4において、301 は加算器、3
11 は減算器、321 は入力xに対して[x÷2](x
を超えない最大の整数)を出力する量子化器、331 は
量子化器321 の出力に2(=n)を乗ずる乗算器、3
41 は1サンプリングクロックの遅延を行うD型フリッ
プフロップであり、以上でデコーダユニット121 が構
成されている。
31 ′,132 ′の抵抗器221 ,22 2 を完全に均一
に製造することは不可能であり、何らかの相対誤差が存
在する。この場合は(数3)からも明らかなように、2
個の4値信号A1 ,A2 には異なる重み付けがなされた
状態で電圧値が出力される。図2のデコーダ12′の具
体例を図4に示す。図4において、301 は加算器、3
11 は減算器、321 は入力xに対して[x÷2](x
を超えない最大の整数)を出力する量子化器、331 は
量子化器321 の出力に2(=n)を乗ずる乗算器、3
41 は1サンプリングクロックの遅延を行うD型フリッ
プフロップであり、以上でデコーダユニット121 が構
成されている。
【0039】302 は加算器、312 は減算器、322
は入力xに対して[x÷2](xを超えない最大の整
数)を出力する量子化器、332 は量子化器322 の出
力に2(=n)を乗ずる乗算器、342 は1サンプリン
グクロックの遅延を行うD型フリップフロップであり、
以上でデコーダユニット122 が構成されている。そし
て、デコーダ12′は、2個(=n)のデコーダユニッ
ト121 ,122で構成されている。なお、以下では、
ディジタル入力値Dを7レベルの信号(0〜6)として
説明を進める。
は入力xに対して[x÷2](xを超えない最大の整
数)を出力する量子化器、332 は量子化器322 の出
力に2(=n)を乗ずる乗算器、342 は1サンプリン
グクロックの遅延を行うD型フリップフロップであり、
以上でデコーダユニット122 が構成されている。そし
て、デコーダ12′は、2個(=n)のデコーダユニッ
ト121 ,122で構成されている。なお、以下では、
ディジタル入力値Dを7レベルの信号(0〜6)として
説明を進める。
【0040】図4の動作を説明すると、まずデコーダユ
ニット121 のD型フリップフロップ341 は初期値i
nitとして“1”を保持し、デコーダユニット122
のD型フリップフロップ342 は初期値initとして
“0”を保持している。つぎに、ディジタル入力値Dが
デコーダユニット121 ,122 に与えられると、デコ
ーダユニット121 では、加算器301 によりD型フリ
ップフロップ341 の出力L1 と加算され、さらに量子
化器321 で量子化されて出力される。また、デコーダ
ユニット122 では、加算器302 によりD型フリップ
フロップ342 の出力L2 と加算され、さらに量子化器
322 で量子化されて出力される。このときの各デコー
ダユニット121 ,122 の入出力の関係は、 A1 =[(D+L1 )÷2] A2 =[(D+L2 )÷2] となり、したがって、D=A1 +A2 である。
ニット121 のD型フリップフロップ341 は初期値i
nitとして“1”を保持し、デコーダユニット122
のD型フリップフロップ342 は初期値initとして
“0”を保持している。つぎに、ディジタル入力値Dが
デコーダユニット121 ,122 に与えられると、デコ
ーダユニット121 では、加算器301 によりD型フリ
ップフロップ341 の出力L1 と加算され、さらに量子
化器321 で量子化されて出力される。また、デコーダ
ユニット122 では、加算器302 によりD型フリップ
フロップ342 の出力L2 と加算され、さらに量子化器
322 で量子化されて出力される。このときの各デコー
ダユニット121 ,122 の入出力の関係は、 A1 =[(D+L1 )÷2] A2 =[(D+L2 )÷2] となり、したがって、D=A1 +A2 である。
【0041】つぎに、量子化器321 の出力は、乗算器
331 で2を乗じられ、さらに減算器311 で量子化器
321 の入力から減算され、D型フリップフロップ33
1 へ出力する。この出力値L1 ′, L2 ′は量子化器3
21 の入力の2による剰余であるから、 L1 ′=(D+L1 ) mod 2 L2 ′=(D+L2 ) mod 2 と表される。したがって、L1 ,L2 の初期値により任
意の時刻の(L1 ,L2)の値は、(0,1)または
(1,0)の何れかの組み合わせとなる。
331 で2を乗じられ、さらに減算器311 で量子化器
321 の入力から減算され、D型フリップフロップ33
1 へ出力する。この出力値L1 ′, L2 ′は量子化器3
21 の入力の2による剰余であるから、 L1 ′=(D+L1 ) mod 2 L2 ′=(D+L2 ) mod 2 と表される。したがって、L1 ,L2 の初期値により任
意の時刻の(L1 ,L2)の値は、(0,1)または
(1,0)の何れかの組み合わせとなる。
【0042】以上のデコーダの出力の様子を(表3)を
用いて説明する。作用の項でも説明したように、本発明
は、m値D/A変換器を1ビットD/A変換器(m−
1)個の集合と仮想し、n個の1ビットD/A変換器か
らなる組が合計(m−1)個一列に並んだものとして信
号を巡回するように割り当てるようにしたものである。
したがって、この実施の形態では3個の1ビットD/A
変換器からなる組が2個一列に並んだものと仮想するこ
とができる。(表3)はディジタル入力値Dに対応する
これら1ビットD/A変換器への仮想信号割り当てデー
タと、出力信号A 1 ,A2 の対応関係を示したものであ
る。なお、表を見やすくするためデータ“0”を“.”
で表記している。
用いて説明する。作用の項でも説明したように、本発明
は、m値D/A変換器を1ビットD/A変換器(m−
1)個の集合と仮想し、n個の1ビットD/A変換器か
らなる組が合計(m−1)個一列に並んだものとして信
号を巡回するように割り当てるようにしたものである。
したがって、この実施の形態では3個の1ビットD/A
変換器からなる組が2個一列に並んだものと仮想するこ
とができる。(表3)はディジタル入力値Dに対応する
これら1ビットD/A変換器への仮想信号割り当てデー
タと、出力信号A 1 ,A2 の対応関係を示したものであ
る。なお、表を見やすくするためデータ“0”を“.”
で表記している。
【0043】
【表3】
【0044】このように、ディジタル入力値Dを“1”
ずつ順に出力信号A1 〜A2 に割り当てている様子が判
る。また、ディジタル入力値Dが偶数値の時には
(L1 ,L 2 )の値が変化しないため、つぎのサンプリ
ングクロックでも同じ表となり、ディジタル入力値Dが
奇数値の時には(L1 ,L2 )の値が変化して、つぎの
サンプリングクロックでは反対側の表となるように動作
する。
ずつ順に出力信号A1 〜A2 に割り当てている様子が判
る。また、ディジタル入力値Dが偶数値の時には
(L1 ,L 2 )の値が変化しないため、つぎのサンプリ
ングクロックでも同じ表となり、ディジタル入力値Dが
奇数値の時には(L1 ,L2 )の値が変化して、つぎの
サンプリングクロックでは反対側の表となるように動作
する。
【0045】この動作は本質的に(表2)のような巡回
動作と等価であり、m値D/A変換器相互の出力振幅誤
差は同様の原理で抑圧される。ただ、m値D/A変換器
には、1ビットD/A変換器列のような位置の概念がな
く、数値のみである点が異なる。 〔第2の実施の形態〕つぎに、本発明の第2の実施の形
態について図面を参照しながら説明する。
動作と等価であり、m値D/A変換器相互の出力振幅誤
差は同様の原理で抑圧される。ただ、m値D/A変換器
には、1ビットD/A変換器列のような位置の概念がな
く、数値のみである点が異なる。 〔第2の実施の形態〕つぎに、本発明の第2の実施の形
態について図面を参照しながら説明する。
【0046】図5は、図2に示した本発明の第1の実施
の形態におけるD/A変換装置のD/A変換回路15′
に代えて、用いられる/A変換回路15″をブロック図
を示すものである。図5において、131 ′,132 ′
は4値D/A変換器、14′はアナログ加算器であり、
それぞれは図2に対応している。201 ,202 はパル
ス幅変調回路であり、入力される4値ディジタル信号に
対応したパルス幅を持つ1ビット信号に変換するもので
ある。211 ,212 はインバータであり、1ビット入
力信号を反転して出力する。221 ,222 ,23,2
5は抵抗器、24は演算増幅器である。
の形態におけるD/A変換装置のD/A変換回路15′
に代えて、用いられる/A変換回路15″をブロック図
を示すものである。図5において、131 ′,132 ′
は4値D/A変換器、14′はアナログ加算器であり、
それぞれは図2に対応している。201 ,202 はパル
ス幅変調回路であり、入力される4値ディジタル信号に
対応したパルス幅を持つ1ビット信号に変換するもので
ある。211 ,212 はインバータであり、1ビット入
力信号を反転して出力する。221 ,222 ,23,2
5は抵抗器、24は演算増幅器である。
【0047】図5の動作を説明すると、4値入力信号A
1 と4値入力信号A2 の反転信号/A2 とは、それぞれ
パルス幅変調回路201 ,202 により1ビット信号と
なり、さらにインバータ211 ,212 、抵抗器2
21 ,222 を介してそれぞれ演算増幅器24の反転入
力端子と非反転入力端子に入力されている。さらに、演
算増幅器24の反転入力端子の信号は抵抗器23を介し
て演算増幅器24の出力端子へ送られ、また非反転入力
端子は抵抗器25を介して接地されている。すなわち、
抵抗器221 ,222 ,23,24と演算増幅器24に
よりアナログ逆相加算回路を構成している。
1 と4値入力信号A2 の反転信号/A2 とは、それぞれ
パルス幅変調回路201 ,202 により1ビット信号と
なり、さらにインバータ211 ,212 、抵抗器2
21 ,222 を介してそれぞれ演算増幅器24の反転入
力端子と非反転入力端子に入力されている。さらに、演
算増幅器24の反転入力端子の信号は抵抗器23を介し
て演算増幅器24の出力端子へ送られ、また非反転入力
端子は抵抗器25を介して接地されている。すなわち、
抵抗器221 ,222 ,23,24と演算増幅器24に
よりアナログ逆相加算回路を構成している。
【0048】いま、4値D/A変換器131 ′の抵抗器
221 の抵抗値をR1 とし、4値D/A変換器132 ′
の抵抗器222 の抵抗値をR2 とし、抵抗器23の抵抗
値をRf とし、抵抗器25の抵抗値をRs とすれば、ア
ナログ出力電圧Eo は(数4)で求められる。なお、こ
こではパルス幅変調回路201 ,202 によって発生す
る高周波成分を無視し、インバータ211 ,212 から
出力される信号を等価的に4値の振幅を持つ信号と見な
している。
221 の抵抗値をR1 とし、4値D/A変換器132 ′
の抵抗器222 の抵抗値をR2 とし、抵抗器23の抵抗
値をRf とし、抵抗器25の抵抗値をRs とすれば、ア
ナログ出力電圧Eo は(数4)で求められる。なお、こ
こではパルス幅変調回路201 ,202 によって発生す
る高周波成分を無視し、インバータ211 ,212 から
出力される信号を等価的に4値の振幅を持つ信号と見な
している。
【0049】
【数4】
【0050】ただし、V :インバータ出力電圧 S1 ,S2 :インバータ出力振幅 ここで、4値D/A変換器131 ′,132 ′は全て均
一な構成であるから、抵抗器221 ,222 の抵抗値R
1 ,R2 も R1 =R2 であり、さらに抵抗器23,25の抵抗値Rf ,Rs も
同じ抵抗値とすると、演算増幅器24の出力すなわちア
ナログ出力は(−S1 +S2 )に比例することが判る。
一な構成であるから、抵抗器221 ,222 の抵抗値R
1 ,R2 も R1 =R2 であり、さらに抵抗器23,25の抵抗値Rf ,Rs も
同じ抵抗値とすると、演算増幅器24の出力すなわちア
ナログ出力は(−S1 +S2 )に比例することが判る。
【0051】このインバータ出力振幅S1 ,S2 はイン
バータ211 ,212 の出力であるから、すなわちアナ
ログ出力電圧Eo は4値入力信号A1 ,A2 の差(A1
−A 2 )に比例した電圧値となることとなる。ここで、
前述のように、予め4値入力信号A2 を反転して与える
ようにすれば、アナログ出力は(A1 +A2 )となり、
図3のD/A変換回路と同じ出力値が得られることとな
る。
バータ211 ,212 の出力であるから、すなわちアナ
ログ出力電圧Eo は4値入力信号A1 ,A2 の差(A1
−A 2 )に比例した電圧値となることとなる。ここで、
前述のように、予め4値入力信号A2 を反転して与える
ようにすれば、アナログ出力は(A1 +A2 )となり、
図3のD/A変換回路と同じ出力値が得られることとな
る。
【0052】実際の回路では、インバータ211 ,21
2 などの電源にはノイズが存在し、これが同相のノイズ
として各D/A変換器131 ′,132 ′から出力され
るが、逆相加算回路で反転・加算されるためにこの同相
成分は相殺され、信号成分(A1 +A2 )のみが出力さ
れるようになっている。以上の原理はいわゆる平衡回路
として知られるものであり、従来のD/A変換方式では
ディジタル入力値Dの信号階調をD/A変換する回路を
最低2個用いる必要があったが、本発明の実施の形態に
よれば、D/A変換器131 ′,132′の出力振幅の
重み付けや信号成分が対等であるために、一部を反転し
ても誤差の問題が生じにくいという特徴がある。
2 などの電源にはノイズが存在し、これが同相のノイズ
として各D/A変換器131 ′,132 ′から出力され
るが、逆相加算回路で反転・加算されるためにこの同相
成分は相殺され、信号成分(A1 +A2 )のみが出力さ
れるようになっている。以上の原理はいわゆる平衡回路
として知られるものであり、従来のD/A変換方式では
ディジタル入力値Dの信号階調をD/A変換する回路を
最低2個用いる必要があったが、本発明の実施の形態に
よれば、D/A変換器131 ′,132′の出力振幅の
重み付けや信号成分が対等であるために、一部を反転し
ても誤差の問題が生じにくいという特徴がある。
【0053】さらにこの反転する信号と非反転しない信
号とを、n個の信号のなかで交互に配置すれば、誤差に
より発生するノイズは、より高周波に分布するため信号
帯域への影響は最も小さいものにできる。以上説明した
ように、D/A変換装置を構成するものである。なおこ
こでは、ノイズシェーパ11として、(数1)で表され
るものを用いたが、ノイズシェーパとして機能するもの
であれば、異なる次数、特性、出力階調数であってもよ
いことはもちろんである。また、図4に示したデコーダ
12′の構成は説明のための一例であり、もちろんこれ
に限ったものではない。また、D/A変換回路15′,
15″の構成方法は図3および図5に限ったものではな
く、例えばパルス幅変調回路201 ,202 は多値のD
/A変換を行う他の回路方式であっても良い。要は多値
信号列をそれぞれD/A変換しアナログ加算することが
できれば良いものである。
号とを、n個の信号のなかで交互に配置すれば、誤差に
より発生するノイズは、より高周波に分布するため信号
帯域への影響は最も小さいものにできる。以上説明した
ように、D/A変換装置を構成するものである。なおこ
こでは、ノイズシェーパ11として、(数1)で表され
るものを用いたが、ノイズシェーパとして機能するもの
であれば、異なる次数、特性、出力階調数であってもよ
いことはもちろんである。また、図4に示したデコーダ
12′の構成は説明のための一例であり、もちろんこれ
に限ったものではない。また、D/A変換回路15′,
15″の構成方法は図3および図5に限ったものではな
く、例えばパルス幅変調回路201 ,202 は多値のD
/A変換を行う他の回路方式であっても良い。要は多値
信号列をそれぞれD/A変換しアナログ加算することが
できれば良いものである。
【0054】
【発明の効果】本発明のD/A変換装置によれば、ディ
ジタル入力をn個のm値信号に変換するデコーダと、こ
のデコーダの出力をアナログ信号に変換するn個のm値
D/A変換器を設けたので、アナログ回路に高い精度を
要求せずに高精度のD/A変換を可能とし、また出力階
調数を大きくしても回路規模増大の小さいD/A変換装
置を実現できるものである。また一部の信号を反転する
だけで、回路規模の増大を伴うことなく平衡化すること
ができるという優れたD/A変換装置を実現しうるもの
である。
ジタル入力をn個のm値信号に変換するデコーダと、こ
のデコーダの出力をアナログ信号に変換するn個のm値
D/A変換器を設けたので、アナログ回路に高い精度を
要求せずに高精度のD/A変換を可能とし、また出力階
調数を大きくしても回路規模増大の小さいD/A変換装
置を実現できるものである。また一部の信号を反転する
だけで、回路規模の増大を伴うことなく平衡化すること
ができるという優れたD/A変換装置を実現しうるもの
である。
【図1】本発明による第1の実施の形態におけるD/A
変換装置を示すブロック図である。
変換装置を示すブロック図である。
【図2】本発明による第1の実施の形態におけるD/A
変換装置の特に、m=4、n=2の場合の構成を示すブ
ロック図である。
変換装置の特に、m=4、n=2の場合の構成を示すブ
ロック図である。
【図3】図2のD/A変換装置におけるD/A変換回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図4】図2のD/A変換装置におけるデコーダの具体
例を示すブロック図である。
例を示すブロック図である。
【図5】本発明による第2の実施の形態におけるD/A
変換装置のうちのD/A変換回路の具体例を示す回路図
である。
変換装置のうちのD/A変換回路の具体例を示す回路図
である。
【図6】従来のD/A変換装置の一例を示すブロック図
である。
である。
【図7】コンピュータ・シミュレーションで求めた、図
6のD/A変換装置の出力信号スペクトラムである。
6のD/A変換装置の出力信号スペクトラムである。
10 ディジタルフィルタ 11 ノイズシェーパ 12,12′ デコーダ 131 〜13n m値D/A変換器 131 ′,132 ′ 4値D/A変換器 14,14′ アナログ加算器 15′,15″ D/A変換回路 201 ,202 パルス幅変調回路 211 ,212 インバータ 221 ,222 抵抗器 23,25 抵抗器 24 演算増幅器 301 ,302 加算器 311 ,312 減算器 321 ,322 量子化器 331 ,322 乗算器 341 ,342 D型フリップフロップ
Claims (4)
- 【請求項1】 ディジタル入力値をその振幅レベルに対
応したn個のm値信号(mは3以上の整数,nは2以上
の整数、0,1,2,…,m−1のm値)に変換するデ
コーダと、前記デコーダの出力をアナログ信号に変換す
るn個のm値D/A変換器と、前記n個のm値D/A変
換器の出力を総合するアナログ加算器とを備え、 前記デコーダは前記ディジタル入力値を前記n個のm値
信号に“1”ずつ順に巡回するように割り当て、前記n
個のm値信号の和が前記ディジタル入力値に等しくなる
ようにしたことを特徴とするD/A変換装置。 - 【請求項2】 数値xを超えない最大の整数を[x]と
するとき、ディジタル入力値D(0≦D≦mn−n+
1,Dは整数)をn個のm値信号A1 ,A2 ,…,An
(0≦Ai ≦m−1、i=1,2,…,n)に変換する
デコーダの動作を、前記ディジタル入力値Dに対する前
記m値信号Ai が、 Ai =[(D+Li )÷n] (ただし、i=1,2,
…,n) となるようにしたこと特徴とする請求項1記載のD/A
変換装置。ここで、Li (0≦Li ≦m−1、Li は整
数)は、1サンプリングクロック後の該Li の値Li ′
との関係が、 Li ′=(Li +D) mod n で表され、初期値として、 Li =n−i (i=1,2,…,n) が与えられる。 - 【請求項3】 デコーダから出力されるn個のm値信号
の一部を反転出力とし、m値D/A変換器を介した後に
他のm値信号とは逆相でアナログ加算するように構成し
たことを特徴とする請求項1または2記載のD/A変換
装置。 - 【請求項4】 反転出力とするm値信号を、巡回信号割
り当ての順で非反転出力のm値信号と交互に配置するよ
うにしたことを特徴とする請求項3記載のD/A変換装
置。
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- 1999-03-11 US US09/266,601 patent/US6300891B1/en not_active Expired - Fee Related
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EP1033816A1 (en) | 2000-09-06 |
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