JPH0887876A - Ｎａｎｄ形フラッシュメモリｉｃカード - Google Patents
Ｎａｎｄ形フラッシュメモリｉｃカードInfo
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- JPH0887876A JPH0887876A JP18752095A JP18752095A JPH0887876A JP H0887876 A JPH0887876 A JP H0887876A JP 18752095 A JP18752095 A JP 18752095A JP 18752095 A JP18752095 A JP 18752095A JP H0887876 A JPH0887876 A JP H0887876A
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- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】 （修正有）
【課題】 ＮＡＮＤ形フラッシュメモリコンポーネント
を多数備え、大量の情報を記憶する。 【解決手段】 ゾーンアドレスデータ、命令データ、ア
ドレスデータ及び情報データの入力並びに情報データの
出力のための入出力バス、並びに印加される命令ラッチ
イネーブル信号、アドレスラッチイネーブル信号、書き
込みイネーブル信号及び読み出しイネーブル信号に応じ
て前記入出力バスを通じた入力データを命令データ、ア
ドレスデータ及び情報データに区分し、区分された命令
データ及びアドレスデータに応じて情報データを貯蔵、
削除又は出力する複数個のＮＡＮＤ形フラッシュメモリ
コンポーネントを有し、入出力バスを通じた入力データ
のうち、ゾーンアドレスラッチイネーブル信号に応じて
区分されるゾーンアドレスデータに応じて、複数個のＮ
ＡＮＤ形フラッシュメモリコンポーネントの一つをイネ
ーブルさせる。
を多数備え、大量の情報を記憶する。 【解決手段】 ゾーンアドレスデータ、命令データ、ア
ドレスデータ及び情報データの入力並びに情報データの
出力のための入出力バス、並びに印加される命令ラッチ
イネーブル信号、アドレスラッチイネーブル信号、書き
込みイネーブル信号及び読み出しイネーブル信号に応じ
て前記入出力バスを通じた入力データを命令データ、ア
ドレスデータ及び情報データに区分し、区分された命令
データ及びアドレスデータに応じて情報データを貯蔵、
削除又は出力する複数個のＮＡＮＤ形フラッシュメモリ
コンポーネントを有し、入出力バスを通じた入力データ
のうち、ゾーンアドレスラッチイネーブル信号に応じて
区分されるゾーンアドレスデータに応じて、複数個のＮ
ＡＮＤ形フラッシュメモリコンポーネントの一つをイネ
ーブルさせる。
Description
【０００１】
【発明の属する技術分野】本発明はＮＡＮＤ形フラッシ
ュメモリを備えた貯蔵媒体に係り、特に情報を貯蔵する
ための多数個のＮＡＮＤ形フラッシュメモリコンポーネ
ントを備えたＮＡＮＤ形フラッシュメモリＩＣカードに
関する。
ュメモリを備えた貯蔵媒体に係り、特に情報を貯蔵する
ための多数個のＮＡＮＤ形フラッシュメモリコンポーネ
ントを備えたＮＡＮＤ形フラッシュメモリＩＣカードに
関する。
【０００２】
【従来の技術】フラッシュメモリはＤＲＡＭやＳＲＡＭ
とは異なり電源をオフしても記憶された情報がなくなら
ない不揮発性メモリの一種で、貯蔵された情報を保つに
おいて別途のバッテリを必要としない。のみならず、フ
ラッシュメモリと占める空間及び使用時の電力消耗が少
なく高速プログラミングできる。この長所によりフラッ
シュメモリはミニコンピュータ、ワークステーション、
メモリカードなどはもちろん、スチルカメラ、電子ゲー
ム機などの各種の機器に幅広く使われている。
とは異なり電源をオフしても記憶された情報がなくなら
ない不揮発性メモリの一種で、貯蔵された情報を保つに
おいて別途のバッテリを必要としない。のみならず、フ
ラッシュメモリと占める空間及び使用時の電力消耗が少
なく高速プログラミングできる。この長所によりフラッ
シュメモリはミニコンピュータ、ワークステーション、
メモリカードなどはもちろん、スチルカメラ、電子ゲー
ム機などの各種の機器に幅広く使われている。
【０００３】フラッシュメモリはメモリのアクセス方式
により区分されるＮＯＲ形とＮＡＮＤ形の２種がある。
ＮＯＲ形フラッシュメモリはアドレスバスＢＵＳ、デー
タバス及びコントロールバスを別途に有する構造であ
る。一方、ＮＡＮＤ形フラッシュメモリは入出力バス
（Ｉ／Ｏ ＢＵＳ）を通じて命令、アドレス及びデータ
を伝達し、入出力バスを通じて伝達される情報を区分す
るための別途の制御信号を使う。
により区分されるＮＯＲ形とＮＡＮＤ形の２種がある。
ＮＯＲ形フラッシュメモリはアドレスバスＢＵＳ、デー
タバス及びコントロールバスを別途に有する構造であ
る。一方、ＮＡＮＤ形フラッシュメモリは入出力バス
（Ｉ／Ｏ ＢＵＳ）を通じて命令、アドレス及びデータ
を伝達し、入出力バスを通じて伝達される情報を区分す
るための別途の制御信号を使う。
【０００４】フラッシュメモリを貯蔵媒体として使う場
合、磁気テープやコンパクトディスクのように着脱でき
小型のＩＣカードに製作するのが望ましい。多数のフラ
ッシュメモリコンポーネントを備えたフラッシュメモリ
ＩＣカードはメモリコンポーネントを制御するための制
御装置を必要とする。ＮＯＲ形フラッシュメモリコンポ
ーネントを備えたＩＣカードはデータ貯蔵容量が多くな
るほどアクセスのためのアドレスピンの個数が多くなる
短所があるにもかかわらず、現在ＩＮＴＥＬ社で製作し
て使っている。しかし、ＮＡＮＤ形フラッシュメモリコ
ンポーネントを備えたＩＣカードは未だ製作されず、Ｎ
ＡＮＤ形フラッシュメモリを貯蔵媒体として使い難い問
題点があった。
合、磁気テープやコンパクトディスクのように着脱でき
小型のＩＣカードに製作するのが望ましい。多数のフラ
ッシュメモリコンポーネントを備えたフラッシュメモリ
ＩＣカードはメモリコンポーネントを制御するための制
御装置を必要とする。ＮＯＲ形フラッシュメモリコンポ
ーネントを備えたＩＣカードはデータ貯蔵容量が多くな
るほどアクセスのためのアドレスピンの個数が多くなる
短所があるにもかかわらず、現在ＩＮＴＥＬ社で製作し
て使っている。しかし、ＮＡＮＤ形フラッシュメモリコ
ンポーネントを備えたＩＣカードは未だ製作されず、Ｎ
ＡＮＤ形フラッシュメモリを貯蔵媒体として使い難い問
題点があった。
【０００５】
【発明が解決しようとする課題】本発明は前述した問題
点を解決するために案出されたもので、その目的はＮＡ
ＮＤ形フラッシュメモリＩＣカードを使う応用製品から
供給される制御信号に応じてフラッシュメモリコンポー
ネントに情報を書き込み、削除及び読み出しできるよう
にすることにより大容量の貯蔵媒体として使えるように
したＮＡＮＤ形フラッシュメモリを有する貯蔵媒体を提
供することである。
点を解決するために案出されたもので、その目的はＮＡ
ＮＤ形フラッシュメモリＩＣカードを使う応用製品から
供給される制御信号に応じてフラッシュメモリコンポー
ネントに情報を書き込み、削除及び読み出しできるよう
にすることにより大容量の貯蔵媒体として使えるように
したＮＡＮＤ形フラッシュメモリを有する貯蔵媒体を提
供することである。
【０００６】
【課題を解決するための手段】前述した本発明の目的を
達成するための貯蔵媒体は、ゾーンアドレスデータ、命
令データ、アドレスデータ及び情報データの入力及び情
報データの出力のための入出力バスと、それぞれのメモ
リコンポーネントに印加される命令ラッチイネーブル信
号と、アドレスラッチイネーブル信号、書き込みイネー
ブル信号及び読み出しイネーブル信号に応じて前記入出
力バスを通じた入力データを命令データ、アドレスデー
タ及び情報データに区分し、区分された命令データとア
ドレスデータに応じて情報データを貯蔵、削除及び出力
する複数個のＮＡＮＤ形フラッシュメモリコンポーネン
トと、前記入出力バスを通じた入力データのうちゾーン
アドレスラッチイネーブル信号に応じて区分されるゾー
ンアドレスデータに応じて前記複数個のＮＡＮＤ形フラ
ッシュメモリコンポーネントのうちの一つをイネーブル
させる制御手段とを含む。
達成するための貯蔵媒体は、ゾーンアドレスデータ、命
令データ、アドレスデータ及び情報データの入力及び情
報データの出力のための入出力バスと、それぞれのメモ
リコンポーネントに印加される命令ラッチイネーブル信
号と、アドレスラッチイネーブル信号、書き込みイネー
ブル信号及び読み出しイネーブル信号に応じて前記入出
力バスを通じた入力データを命令データ、アドレスデー
タ及び情報データに区分し、区分された命令データとア
ドレスデータに応じて情報データを貯蔵、削除及び出力
する複数個のＮＡＮＤ形フラッシュメモリコンポーネン
トと、前記入出力バスを通じた入力データのうちゾーン
アドレスラッチイネーブル信号に応じて区分されるゾー
ンアドレスデータに応じて前記複数個のＮＡＮＤ形フラ
ッシュメモリコンポーネントのうちの一つをイネーブル
させる制御手段とを含む。
【０００７】本発明の目的を達成するための他の貯蔵媒
体は、ゾーンアドレスデータ、命令データ、アドレスデ
ータ及び情報データの入力、及び情報データの出力のた
めの第１ライン及び情報データの入力及び出力のための
第２ラインを有する入出力バスと、前記入出力バスの第
１ラインのデータのバッファリングのための第１及び第
２バッファと、前記入出力バスの第２ラインのデータの
バッファリングのための第３バッファと、前記第１バッ
ファを通じて前記入出力バスとデータを取り交わすＮＡ
ＮＤ形フラッシュメモリコンポーネントよりなる第１グ
ループと、前記第２及び第３バッファを通じて前記入出
力バスとデータを取り交わすＮＡＮＤ形フラッシュメモ
リコンポーネントよりなる第２グループに区分され、そ
れぞれのＮＡＮＤ形フラッシュメモリコンポーネントに
印加される命令ラッチイネーブル信号、アドレスラッチ
イネーブル信号、書き込みイネーブル信号及び読み出し
イネーブル信号に応じて対応バッファを通じた入力デー
タを命令データ、アドレスデータ及び情報データに区分
し、区分結果による命令データとアドレスデータに応じ
て情報データを貯蔵、削除及び出力する複数個のＮＡＮ
Ｄ形フラッシュメモリコンポーネントと、１６ビットよ
りなるワード単位に並列伝達される情報データを書き込
み及び読み出すためのワードモード、ワード単位に並列
伝達されるデータのＭＳＢからの上位８ビットだけの情
報データを書き込み及び読み出すためのハーフワードモ
ード、８ビットのバイト単位に並列伝達される情報デー
タを書き込み及び読み出すためのバイトモード及び全て
のＮＡＮＤ形フラッシュメモリコンポーネントに対する
データ入出力を待機させる待機モードのうち一つのモー
ドを指示するためにモード制御信号と、ゾーンアドレス
ラッチイネーブル信号及びアドレスラッチイネーブル信
号に応じて前記入出力バスを通じた入力データから個別
的に区分されたゾーンアドレスデータ及びアドレスデー
タにより前記複数個のＮＡＮＤ形フラッシュメモリコン
ポーネントのうち少なくとも一つと前記第１ないし第３
ラッチのうち少なくとも一つをイネーブルさせる制御手
段とを含む。
体は、ゾーンアドレスデータ、命令データ、アドレスデ
ータ及び情報データの入力、及び情報データの出力のた
めの第１ライン及び情報データの入力及び出力のための
第２ラインを有する入出力バスと、前記入出力バスの第
１ラインのデータのバッファリングのための第１及び第
２バッファと、前記入出力バスの第２ラインのデータの
バッファリングのための第３バッファと、前記第１バッ
ファを通じて前記入出力バスとデータを取り交わすＮＡ
ＮＤ形フラッシュメモリコンポーネントよりなる第１グ
ループと、前記第２及び第３バッファを通じて前記入出
力バスとデータを取り交わすＮＡＮＤ形フラッシュメモ
リコンポーネントよりなる第２グループに区分され、そ
れぞれのＮＡＮＤ形フラッシュメモリコンポーネントに
印加される命令ラッチイネーブル信号、アドレスラッチ
イネーブル信号、書き込みイネーブル信号及び読み出し
イネーブル信号に応じて対応バッファを通じた入力デー
タを命令データ、アドレスデータ及び情報データに区分
し、区分結果による命令データとアドレスデータに応じ
て情報データを貯蔵、削除及び出力する複数個のＮＡＮ
Ｄ形フラッシュメモリコンポーネントと、１６ビットよ
りなるワード単位に並列伝達される情報データを書き込
み及び読み出すためのワードモード、ワード単位に並列
伝達されるデータのＭＳＢからの上位８ビットだけの情
報データを書き込み及び読み出すためのハーフワードモ
ード、８ビットのバイト単位に並列伝達される情報デー
タを書き込み及び読み出すためのバイトモード及び全て
のＮＡＮＤ形フラッシュメモリコンポーネントに対する
データ入出力を待機させる待機モードのうち一つのモー
ドを指示するためにモード制御信号と、ゾーンアドレス
ラッチイネーブル信号及びアドレスラッチイネーブル信
号に応じて前記入出力バスを通じた入力データから個別
的に区分されたゾーンアドレスデータ及びアドレスデー
タにより前記複数個のＮＡＮＤ形フラッシュメモリコン
ポーネントのうち少なくとも一つと前記第１ないし第３
ラッチのうち少なくとも一つをイネーブルさせる制御手
段とを含む。
【０００８】
【発明の実施の形態】以下、添付した図１ないし図５に
基づき本発明の望ましい一実施例を詳細に説明する。図
１は本発明の好適な一実施例によるＮＡＮＤ形フラッシ
ュメモリＩＣカード１００の構成を示したブロック図で
ある。
基づき本発明の望ましい一実施例を詳細に説明する。図
１は本発明の好適な一実施例によるＮＡＮＤ形フラッシ
ュメモリＩＣカード１００の構成を示したブロック図で
ある。
【０００９】図１のＩＣカード１００の搭載された電子
製品はピン（図示せず）によるＩＣカード搭載検出信号
ＣＤ１，ＣＤ２に基づきＩＣカード１００の搭載を感知
する。この電子製品は入出力バスＩ／Ｏ ＢＵＳを通じ
てＩＣカード１００とデータを取り交わす。そして、こ
の電子製品はゾーンアドレスラッチイネーブル信号ＺＡ
ＬＥ、命令ラッチイネーブル信号ＣＬＥ、アドレスラッ
チイネーブル信号ＡＬＥ、書き込みイネーブル信号／Ｗ
Ｅ及び読み出しイネーブル信号／ＲＥを活性化ゾーン制
御部２０に供給し、モード制御信号ＭＳ１，ＭＳ２をデ
ータ入出力制御部３０に供給する。入出力バスＩ／Ｏ
ＢＵＳはゾーンアドレスデータ、命令データ、アドレス
データ及び情報データを伝達するための８本の第１ライ
ン２３と、情報データのみを伝達するための８本の第２
ライン２５よりなる。入出力バスＩ／Ｏ ＢＵＳの第１
ライン２３は活性化ゾーン制御部２０、第１バッファ５
１及び第２バッファ５２に連なり、その第２ライン２５
は第３バッファ５３に連なる。第１バッファ５１は８本
のラインよりなる内部バスを通じて八つのＮＡＮＤ形フ
ラッシュメモリコンポーネント１〜８のそれぞれに連な
り、第２及び第３バッファ５２，５３もやはり８本のラ
インよりなる内部バスを通じて八つのＮＡＮＤ形フラッ
シュメモリコンポーネント９〜１６のそれぞれに連結さ
れる。かかる連結により第１バッファ５１は同一なデー
タを同時に八つのＮＡＮＤ形フラッシュメモリコンポー
ネント１〜８に供給し、第２及び第３バッファ５２，５
３のそれぞれは同一なデータを同時に八つのＮＡＮＤ形
フラッシュメモリコンポーネント９〜１６に供給する。
製品はピン（図示せず）によるＩＣカード搭載検出信号
ＣＤ１，ＣＤ２に基づきＩＣカード１００の搭載を感知
する。この電子製品は入出力バスＩ／Ｏ ＢＵＳを通じ
てＩＣカード１００とデータを取り交わす。そして、こ
の電子製品はゾーンアドレスラッチイネーブル信号ＺＡ
ＬＥ、命令ラッチイネーブル信号ＣＬＥ、アドレスラッ
チイネーブル信号ＡＬＥ、書き込みイネーブル信号／Ｗ
Ｅ及び読み出しイネーブル信号／ＲＥを活性化ゾーン制
御部２０に供給し、モード制御信号ＭＳ１，ＭＳ２をデ
ータ入出力制御部３０に供給する。入出力バスＩ／Ｏ
ＢＵＳはゾーンアドレスデータ、命令データ、アドレス
データ及び情報データを伝達するための８本の第１ライ
ン２３と、情報データのみを伝達するための８本の第２
ライン２５よりなる。入出力バスＩ／Ｏ ＢＵＳの第１
ライン２３は活性化ゾーン制御部２０、第１バッファ５
１及び第２バッファ５２に連なり、その第２ライン２５
は第３バッファ５３に連なる。第１バッファ５１は８本
のラインよりなる内部バスを通じて八つのＮＡＮＤ形フ
ラッシュメモリコンポーネント１〜８のそれぞれに連な
り、第２及び第３バッファ５２，５３もやはり８本のラ
インよりなる内部バスを通じて八つのＮＡＮＤ形フラッ
シュメモリコンポーネント９〜１６のそれぞれに連結さ
れる。かかる連結により第１バッファ５１は同一なデー
タを同時に八つのＮＡＮＤ形フラッシュメモリコンポー
ネント１〜８に供給し、第２及び第３バッファ５２，５
３のそれぞれは同一なデータを同時に八つのＮＡＮＤ形
フラッシュメモリコンポーネント９〜１６に供給する。
【００１０】ＮＡＮＤ形フラッシュメモリコンポーネン
ト１〜１６のそれぞれは活性化ゾーン制御部２０から供
給される命令ラッチイネーブル信号ＣＬＥ、アドレスラ
ッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／
ＷＥ及び読み出しイネーブル信号／ＲＥに基づき内部バ
スを通じて印加されるデータを処理する。前述した信号
ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥは１６個のＮＡＮＤ形
フラッシュメモリコンポーネント１〜１６に個別的に供
給される。
ト１〜１６のそれぞれは活性化ゾーン制御部２０から供
給される命令ラッチイネーブル信号ＣＬＥ、アドレスラ
ッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／
ＷＥ及び読み出しイネーブル信号／ＲＥに基づき内部バ
スを通じて印加されるデータを処理する。前述した信号
ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥは１６個のＮＡＮＤ形
フラッシュメモリコンポーネント１〜１６に個別的に供
給される。
【００１１】本発明の一実施例による１６個のＮＡＮＤ
形フラッシュメモリコンポーネント１〜１６はそれぞれ
１Ｍバイトのデータ貯蔵容量を有する。このＮＡＮＤ形
フラッシュメモリコンポーネント１〜１６は第１デコー
ダ４１によりイネーブルされるＮＡＮＤ形フラッシュメ
モリコンポーネント１〜８よりなる“第１グループ”と
第２デコーダ４２によりイネーブルされるＮＡＮＤ形フ
ラッシュメモリコンポーネント９〜１６よりなる“第２
グループ”に区別される。第１デコーダ４１はＮＡＮＤ
形フラッシュメモリコンポーネント１〜８を個別的にイ
ネーブルさせるためのイネーブル信号ＣＥ０〜ＣＥ７を
発生し、第２デコーダ４２はＮＡＮＤ形フラッシュメモ
リコンポーネント９〜１６を個別的にイネーブルさせる
ためのイネーブル信号ＣＥ８〜ＣＥ１５を発生する。こ
のデコーダ４１，４２はデータ入出力制御部３０から印
加されるイネーブル信号Ｇ１，Ｇ２のそれぞれによりイ
ネーブルされる。デコーダ４１，４２はまた活性化ゾー
ン制御部２０から同一なゾーンアドレスデータＺＡ０〜
ＺＡ２を供給される。データ入出力制御部３０は活性化
ゾーン制御部２０から供給されるグループ選択信号ＧＳ
と外部からのモード制御信号ＭＳ１，ＭＳ２及びＯＲゲ
ート２１からの二進信号ＡＣＥに応じてイネーブル信号
Ｇ１，Ｇ２，ＥＮＢ１，ＥＮＢ２，ＥＮＢ３を発生す
る。イネーブル信号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３は第
１ないし第３バッファ５１，５２，５３を個別的にイネ
ーブルさせる。
形フラッシュメモリコンポーネント１〜１６はそれぞれ
１Ｍバイトのデータ貯蔵容量を有する。このＮＡＮＤ形
フラッシュメモリコンポーネント１〜１６は第１デコー
ダ４１によりイネーブルされるＮＡＮＤ形フラッシュメ
モリコンポーネント１〜８よりなる“第１グループ”と
第２デコーダ４２によりイネーブルされるＮＡＮＤ形フ
ラッシュメモリコンポーネント９〜１６よりなる“第２
グループ”に区別される。第１デコーダ４１はＮＡＮＤ
形フラッシュメモリコンポーネント１〜８を個別的にイ
ネーブルさせるためのイネーブル信号ＣＥ０〜ＣＥ７を
発生し、第２デコーダ４２はＮＡＮＤ形フラッシュメモ
リコンポーネント９〜１６を個別的にイネーブルさせる
ためのイネーブル信号ＣＥ８〜ＣＥ１５を発生する。こ
のデコーダ４１，４２はデータ入出力制御部３０から印
加されるイネーブル信号Ｇ１，Ｇ２のそれぞれによりイ
ネーブルされる。デコーダ４１，４２はまた活性化ゾー
ン制御部２０から同一なゾーンアドレスデータＺＡ０〜
ＺＡ２を供給される。データ入出力制御部３０は活性化
ゾーン制御部２０から供給されるグループ選択信号ＧＳ
と外部からのモード制御信号ＭＳ１，ＭＳ２及びＯＲゲ
ート２１からの二進信号ＡＣＥに応じてイネーブル信号
Ｇ１，Ｇ２，ＥＮＢ１，ＥＮＢ２，ＥＮＢ３を発生す
る。イネーブル信号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３は第
１ないし第３バッファ５１，５２，５３を個別的にイネ
ーブルさせる。
【００１２】前記の構成を有する本発明の一実施例によ
るＩＣカード１００は入出力バスＩ／Ｏ ＢＵＳのため
の１６個の外部ピン（図示せず）、活性化ゾーン制御部
２０に供給される信号ＺＡＬＥ，ＣＬＥ，ＡＬＥ，／Ｗ
Ｅ，／ＲＥのそれぞれのための外部ピン（図示せず）、
そしてモード制御信号ＭＳ１，ＭＳ２のための外部ピン
（図示せず）によりＩＣカード１００が搭載された電子
製品と電気的に連結される。
るＩＣカード１００は入出力バスＩ／Ｏ ＢＵＳのため
の１６個の外部ピン（図示せず）、活性化ゾーン制御部
２０に供給される信号ＺＡＬＥ，ＣＬＥ，ＡＬＥ，／Ｗ
Ｅ，／ＲＥのそれぞれのための外部ピン（図示せず）、
そしてモード制御信号ＭＳ１，ＭＳ２のための外部ピン
（図示せず）によりＩＣカード１００が搭載された電子
製品と電気的に連結される。
【００１３】図１のＩＣカード１００の動作を説明する
前にＮＡＮＤ形フラッシュメモリコンポーネント１〜１
６の書き込み、削除及び読み出し動作を図２（Ａ）〜図
２（Ｇ）、図３（Ａ）〜図３（Ｇ）及び図４（Ａ）〜図
４（Ｇ）に基づき説明する。ＮＡＮＤ形フラッシュメモ
リコンポーネント１〜１６のそれぞれは図２（Ａ）〜図
２（Ｇ）、図３（Ａ）〜図３（Ｇ）及び図４（Ａ）〜図
４（Ｇ）に示した波形図について同一な動作を行うの
で、ＮＡＮＤ形フラッシュメモリコンポーネント１の動
作のみを説明する。
前にＮＡＮＤ形フラッシュメモリコンポーネント１〜１
６の書き込み、削除及び読み出し動作を図２（Ａ）〜図
２（Ｇ）、図３（Ａ）〜図３（Ｇ）及び図４（Ａ）〜図
４（Ｇ）に基づき説明する。ＮＡＮＤ形フラッシュメモ
リコンポーネント１〜１６のそれぞれは図２（Ａ）〜図
２（Ｇ）、図３（Ａ）〜図３（Ｇ）及び図４（Ａ）〜図
４（Ｇ）に示した波形図について同一な動作を行うの
で、ＮＡＮＤ形フラッシュメモリコンポーネント１の動
作のみを説明する。
【００１４】ここで、全てのＮＡＮＤ形フラッシュメモ
リコンポーネント１〜１６はデコーダ４１または４２か
らそれぞれのイネーブル端子に印加されるローレベルの
イネーブル信号／ＣＥに応じて書き込み、削除及び読み
出し動作を行い得るようにイネーブルされる。図２
（Ａ）〜図２（Ｇ）はＮＡＮＤ形フラッシュメモリコン
ポーネント１の書き込み動作を説明するための波形図で
ある。
リコンポーネント１〜１６はデコーダ４１または４２か
らそれぞれのイネーブル端子に印加されるローレベルの
イネーブル信号／ＣＥに応じて書き込み、削除及び読み
出し動作を行い得るようにイネーブルされる。図２
（Ａ）〜図２（Ｇ）はＮＡＮＤ形フラッシュメモリコン
ポーネント１の書き込み動作を説明するための波形図で
ある。
【００１５】図２（Ａ）〜図２（Ｃ）及び図２（Ｆ）に
示したハッチングされた部分は無定義（don't care) 領
域に当たる。この無定義領域は削除及び読み出しと関連
した図面においてもハッチングで示された。ＮＡＮＤ形
フラッシュメモリコンポーネント１は書き込みイネーブ
ル信号／ＷＥに応じて入力されるデータをラッチング
し、命令ラッチイネーブル信号ＣＬＥ及びアドレスラッ
チイネーブル信号ＡＬＥに基づきラッチングされるデー
タを判別する。ＮＡＮＤ形フラッシュメモリコンポーネ
ント１はラッチングされた命令データが書き込み命令デ
ータの値“８０ｈｅｘ”を有すれば、図２（Ｄ）のアド
レスラッチイネーブル信号ＡＬＥにより判別されたアド
レスデータにより情報データを貯蔵する。アドレスデー
タは“列（column）アドレス”と行（row)アドレスとも
言われる“ページアドレス”よりなる。従って、ＮＡＮ
Ｄ形フラッシュメモリコンポーネント１に１Ｍバイトの
情報データを貯蔵するために８ビットの列アドレスデー
タＡ０〜Ａ７と１２ビットのページアドレスデータＡ１
２〜Ａ１９が使われる。このアドレスデータを使うＮＡ
ＮＤ形フラッシュメモリコンポーネント１は２５６バイ
トよりなるページ単位に１Ｍバイトのデータを貯蔵する
もので、ページアドレス及び列アドレスにより指定され
るページの列から始まり１ページ分のデータを貯蔵す
る。ＮＡＮＤ形フラッシュメモリコンポーネント１が書
き込み動作を行う間の書き込みイネーブル信号／ＷＥ及
び読み出しイネーブル信号／ＲＥの波形図は図２（Ｃ）
及び図２（Ｅ）にそれぞれ示した。
示したハッチングされた部分は無定義（don't care) 領
域に当たる。この無定義領域は削除及び読み出しと関連
した図面においてもハッチングで示された。ＮＡＮＤ形
フラッシュメモリコンポーネント１は書き込みイネーブ
ル信号／ＷＥに応じて入力されるデータをラッチング
し、命令ラッチイネーブル信号ＣＬＥ及びアドレスラッ
チイネーブル信号ＡＬＥに基づきラッチングされるデー
タを判別する。ＮＡＮＤ形フラッシュメモリコンポーネ
ント１はラッチングされた命令データが書き込み命令デ
ータの値“８０ｈｅｘ”を有すれば、図２（Ｄ）のアド
レスラッチイネーブル信号ＡＬＥにより判別されたアド
レスデータにより情報データを貯蔵する。アドレスデー
タは“列（column）アドレス”と行（row)アドレスとも
言われる“ページアドレス”よりなる。従って、ＮＡＮ
Ｄ形フラッシュメモリコンポーネント１に１Ｍバイトの
情報データを貯蔵するために８ビットの列アドレスデー
タＡ０〜Ａ７と１２ビットのページアドレスデータＡ１
２〜Ａ１９が使われる。このアドレスデータを使うＮＡ
ＮＤ形フラッシュメモリコンポーネント１は２５６バイ
トよりなるページ単位に１Ｍバイトのデータを貯蔵する
もので、ページアドレス及び列アドレスにより指定され
るページの列から始まり１ページ分のデータを貯蔵す
る。ＮＡＮＤ形フラッシュメモリコンポーネント１が書
き込み動作を行う間の書き込みイネーブル信号／ＷＥ及
び読み出しイネーブル信号／ＲＥの波形図は図２（Ｃ）
及び図２（Ｅ）にそれぞれ示した。
【００１６】図２（Ｆ）に示したように、データ伝送完
了を示す値“１０ｈｅｘ”が１ページ分のデータを追従
する場合、ＮＡＮＤ形フラッシュメモリコンポーネント
１は命令ラッチイネーブル信号ＣＬＥによりラッチング
されたこのデータ値“１０ｈｅｘ”に基づき書き込み動
作を終了する。図２（Ｇ）、図３（Ｇ）及び図４（Ｇ）
に示したそれぞれのＲ／Ｂ信号はメモリに関連して通常
に使われる準備（ready)／待機（busy）信号を意味す
る。
了を示す値“１０ｈｅｘ”が１ページ分のデータを追従
する場合、ＮＡＮＤ形フラッシュメモリコンポーネント
１は命令ラッチイネーブル信号ＣＬＥによりラッチング
されたこのデータ値“１０ｈｅｘ”に基づき書き込み動
作を終了する。図２（Ｇ）、図３（Ｇ）及び図４（Ｇ）
に示したそれぞれのＲ／Ｂ信号はメモリに関連して通常
に使われる準備（ready)／待機（busy）信号を意味す
る。
【００１７】ＮＡＮＤ形フラッシュメモリコンポーネン
ト１は書き込み動作により貯蔵された情報データを削除
命令データとブロックアドレスデータにより削除する。
ＮＡＮＤ形フラッシュメモリコンポーネント１の削除動
作を説明するための波形図を図３（Ａ）〜図３（Ｇ）に
示した。ＮＡＮＤ形フラッシュメモリコンポーネント１
は書き込みイネーブル信号／ＷＥに応じてラッチングさ
れたデータのうち命令ラッチイネーブル信号ＣＬＥがハ
イレベルの間の命令データがブロック削除命令値“２０
ｈｅｘ”及び“Ｄ０ｈｅｘ”を有すれば、アドレスラッ
チイネーブル信号ＡＬＥがハイレベルの間のアドレスデ
ータを用いて削除動作を行う。削除動作は１６ページの
データ量である４Ｋバイトよりなる“ブロック”単位よ
りなる。従って、ＮＡＮＤ形フラッシュメモリコンポー
ネント１に貯蔵された全ての情報データを削除するため
に８ビットのアドレスデータＡ１２〜Ａ１９が使われ
る。
ト１は書き込み動作により貯蔵された情報データを削除
命令データとブロックアドレスデータにより削除する。
ＮＡＮＤ形フラッシュメモリコンポーネント１の削除動
作を説明するための波形図を図３（Ａ）〜図３（Ｇ）に
示した。ＮＡＮＤ形フラッシュメモリコンポーネント１
は書き込みイネーブル信号／ＷＥに応じてラッチングさ
れたデータのうち命令ラッチイネーブル信号ＣＬＥがハ
イレベルの間の命令データがブロック削除命令値“２０
ｈｅｘ”及び“Ｄ０ｈｅｘ”を有すれば、アドレスラッ
チイネーブル信号ＡＬＥがハイレベルの間のアドレスデ
ータを用いて削除動作を行う。削除動作は１６ページの
データ量である４Ｋバイトよりなる“ブロック”単位よ
りなる。従って、ＮＡＮＤ形フラッシュメモリコンポー
ネント１に貯蔵された全ての情報データを削除するため
に８ビットのアドレスデータＡ１２〜Ａ１９が使われ
る。
【００１８】ＮＡＮＤ形フラッシュメモリコンポーネン
ト１は書き込み動作により貯蔵された情報データをアド
レスデータにより出力する。ＮＡＮＤ形フラッシュメモ
リコンポーネント１の読み出し動作を説明するための波
形図は図４（Ａ）〜図４（Ｇ）に示した。ＮＡＮＤ形フ
ラッシュメモリコンポーネント１は書き込みイネーブル
信号／ＷＥによりラッチングされたデータのうちアドレ
スラッチイネーブル信号ＡＬＥがハイレベルの間のアド
レスデータを使って貯蔵していたデータを外部に出力す
る。読み出し動作のためのアドレスデータは書き込み動
作と同様に８ビットの列アドレスデータＡ０〜Ａ７と１
２ビットのページアドレスデータＡ８〜Ａ１９よりな
る。
ト１は書き込み動作により貯蔵された情報データをアド
レスデータにより出力する。ＮＡＮＤ形フラッシュメモ
リコンポーネント１の読み出し動作を説明するための波
形図は図４（Ａ）〜図４（Ｇ）に示した。ＮＡＮＤ形フ
ラッシュメモリコンポーネント１は書き込みイネーブル
信号／ＷＥによりラッチングされたデータのうちアドレ
スラッチイネーブル信号ＡＬＥがハイレベルの間のアド
レスデータを使って貯蔵していたデータを外部に出力す
る。読み出し動作のためのアドレスデータは書き込み動
作と同様に８ビットの列アドレスデータＡ０〜Ａ７と１
２ビットのページアドレスデータＡ８〜Ａ１９よりな
る。
【００１９】前述したＮＡＮＤ形フラッシュメモリコン
ポーネント１〜１６を備えた図１のＩＣカード１００の
動作を図５（Ａ）〜図５（Ｆ）に基づき説明する。活性
化ゾーン制御部２０は入出力バスＩ／Ｏ ＢＵＳの第１
ライン２３を通じて供給されるデータを書き込みイネー
ブル信号／ＷＥに応じてラッチングする。活性化ゾーン
制御部２０はラッチングされるデータのうちゾーンアド
レスラッチイネーブル信号ＺＡＬＥがハイレベルの間の
データをゾーンアドレスデータＺＡ０〜ＺＡ２と判断
し、ラッチングされたゾーンアドレスデータＺＡ０〜Ｚ
Ａ２を第１及び第２デコーダ４１，４２に出力する。こ
のデコーダ４１，４２により１６のフラッシュメモリコ
ンポーネント１〜１６のうち一つないし二つが活性化さ
れる。活性化ゾーン制御部２０はまた命令ラッチイネー
ブル信号ＣＬＥに応じて判断された命令データとアドレ
スラッチイネーブル信号ＡＬＥに応じて判断されたアド
レスデータＡ０〜Ａ２０を書き込みイネーブル信号／Ｗ
Ｅに応じてラッチングする。活性化ゾーン制御部２０は
ラッチングされた命令データ及びアドレスデータに基づ
きグループ選択信号ＧＳを発生する。グループ選択信号
ＧＳはＩＣカード１００に対するバイト単位に伝達され
る情報データの書き込みまたは読み出し動作のために前
述した第１及び第２グループのうちいずれかのグループ
に属するＮＡＮＤ形フラッシュメモリコンポーネントを
用いるかを示す。このグループ選択信号ＧＳはＩＣカー
ド１００が第１グループのＮＡＮＤ形フラッシュメモリ
コンポーネント１〜８を使う場合ローレベル値を有し、
第２グループのＮＡＮＤ形フラッシュメモリコンポーネ
ント９〜１６のみを使う場合ハイレベル値を有する。従
って、入出力バスＩ／Ｏ ＢＵＳのラインの全体を使っ
た情報データの並列伝達がなされたり、入出力バスＩ／
Ｏ ＢＵＳの第１ライン２３を使った情報データの並列
伝達がなされる場合、グループ選択信号ＧＳはローレベ
ル値を有する。反面、入出力バスＩ／Ｏ ＢＵＳの第２
ライン２５のみを用いた情報データの並列伝達かなされ
る場合、グループ選択信号ＧＳはハイレベル値を有す
る。活性化ゾーン制御部２０はアドレスデータに基づき
発生するグループ選択信号ＧＳをデータ入出力制御部３
０に出力する。
ポーネント１〜１６を備えた図１のＩＣカード１００の
動作を図５（Ａ）〜図５（Ｆ）に基づき説明する。活性
化ゾーン制御部２０は入出力バスＩ／Ｏ ＢＵＳの第１
ライン２３を通じて供給されるデータを書き込みイネー
ブル信号／ＷＥに応じてラッチングする。活性化ゾーン
制御部２０はラッチングされるデータのうちゾーンアド
レスラッチイネーブル信号ＺＡＬＥがハイレベルの間の
データをゾーンアドレスデータＺＡ０〜ＺＡ２と判断
し、ラッチングされたゾーンアドレスデータＺＡ０〜Ｚ
Ａ２を第１及び第２デコーダ４１，４２に出力する。こ
のデコーダ４１，４２により１６のフラッシュメモリコ
ンポーネント１〜１６のうち一つないし二つが活性化さ
れる。活性化ゾーン制御部２０はまた命令ラッチイネー
ブル信号ＣＬＥに応じて判断された命令データとアドレ
スラッチイネーブル信号ＡＬＥに応じて判断されたアド
レスデータＡ０〜Ａ２０を書き込みイネーブル信号／Ｗ
Ｅに応じてラッチングする。活性化ゾーン制御部２０は
ラッチングされた命令データ及びアドレスデータに基づ
きグループ選択信号ＧＳを発生する。グループ選択信号
ＧＳはＩＣカード１００に対するバイト単位に伝達され
る情報データの書き込みまたは読み出し動作のために前
述した第１及び第２グループのうちいずれかのグループ
に属するＮＡＮＤ形フラッシュメモリコンポーネントを
用いるかを示す。このグループ選択信号ＧＳはＩＣカー
ド１００が第１グループのＮＡＮＤ形フラッシュメモリ
コンポーネント１〜８を使う場合ローレベル値を有し、
第２グループのＮＡＮＤ形フラッシュメモリコンポーネ
ント９〜１６のみを使う場合ハイレベル値を有する。従
って、入出力バスＩ／Ｏ ＢＵＳのラインの全体を使っ
た情報データの並列伝達がなされたり、入出力バスＩ／
Ｏ ＢＵＳの第１ライン２３を使った情報データの並列
伝達がなされる場合、グループ選択信号ＧＳはローレベ
ル値を有する。反面、入出力バスＩ／Ｏ ＢＵＳの第２
ライン２５のみを用いた情報データの並列伝達かなされ
る場合、グループ選択信号ＧＳはハイレベル値を有す
る。活性化ゾーン制御部２０はアドレスデータに基づき
発生するグループ選択信号ＧＳをデータ入出力制御部３
０に出力する。
【００２０】一方、ＯＲゲート２１は活性化ゾーン制御
部２０から出力される命令ラッチイネーブル信号ＣＬＥ
とアドレスラッチイネーブル信号ＡＬＥを論理和し、論
理和した結果による二進信号ＡＣＥをデータ入出力制御
部３０に出力する。この二進信号ＡＣＥは命令ラッチイ
ネーブル信号ＣＬＥまたはアドレスラッチイネーブル信
号ＡＬＥが印加される間ハイレベル値を有し、二つの信
号ＣＬＥ，ＡＬＥのうちいずれも印加されない間はロー
レベル値を有する。この二進信号ＡＣＥにより現在のデ
ータがアドレスまたは命令、または情報データであるか
分かる。
部２０から出力される命令ラッチイネーブル信号ＣＬＥ
とアドレスラッチイネーブル信号ＡＬＥを論理和し、論
理和した結果による二進信号ＡＣＥをデータ入出力制御
部３０に出力する。この二進信号ＡＣＥは命令ラッチイ
ネーブル信号ＣＬＥまたはアドレスラッチイネーブル信
号ＡＬＥが印加される間ハイレベル値を有し、二つの信
号ＣＬＥ，ＡＬＥのうちいずれも印加されない間はロー
レベル値を有する。この二進信号ＡＣＥにより現在のデ
ータがアドレスまたは命令、または情報データであるか
分かる。
【００２１】モード制御信号ＭＳ１，ＭＳ２がデータ入
出力制御部３０に印加されれば、データ入出力制御部３
０は活性化ゾーン制御部２０からのグループ選択信号Ｇ
Ｓと、ＯＲゲート２１からの二進信号ＡＣＥ及びモード
制御信号ＭＳ１，ＭＳ２を内蔵している論理テーブルに
適用してイネーブル信号Ｇ１，Ｇ２，ＥＮＢ１，ＥＮＢ
２，ＥＮＢ３を発生する。データ入出力制御部３０に内
蔵された論理テーブルを表１に示した。
出力制御部３０に印加されれば、データ入出力制御部３
０は活性化ゾーン制御部２０からのグループ選択信号Ｇ
Ｓと、ＯＲゲート２１からの二進信号ＡＣＥ及びモード
制御信号ＭＳ１，ＭＳ２を内蔵している論理テーブルに
適用してイネーブル信号Ｇ１，Ｇ２，ＥＮＢ１，ＥＮＢ
２，ＥＮＢ３を発生する。データ入出力制御部３０に内
蔵された論理テーブルを表１に示した。
【００２２】データ入出力部３０に供給されるモード制
御信号ＭＳ１，ＭＳ２は各モード制御信号ＭＳ１及びＭ
Ｓ２の二進値の組み合わせによりワードモード、ハーフ
ワードモード、バイトモード、待機モードを決定する。
ここで、ワードモードは１６ビットよりなるワード単位
に並列伝達される情報データを書き込み及び読み出すた
めのもので、ハーフワードモードはワード単位に並列伝
達されるデータのＭＳＢからの上位８ビットのみの情報
データを書き込み及び読み出すためのものである。そし
て、バイトモードは８ビットのバイト単位に並列伝達さ
れる情報データを書き込み及び読み出すためのものであ
る。待機モードはＩＣカード１００がいずれの動作も行
わないようにするためのものである。
御信号ＭＳ１，ＭＳ２は各モード制御信号ＭＳ１及びＭ
Ｓ２の二進値の組み合わせによりワードモード、ハーフ
ワードモード、バイトモード、待機モードを決定する。
ここで、ワードモードは１６ビットよりなるワード単位
に並列伝達される情報データを書き込み及び読み出すた
めのもので、ハーフワードモードはワード単位に並列伝
達されるデータのＭＳＢからの上位８ビットのみの情報
データを書き込み及び読み出すためのものである。そし
て、バイトモードは８ビットのバイト単位に並列伝達さ
れる情報データを書き込み及び読み出すためのものであ
る。待機モードはＩＣカード１００がいずれの動作も行
わないようにするためのものである。
【００２３】
【表１】
【００２４】第１及び第２デコーダ４１，４２のそれぞ
れはデータ入出力制御部３０から供給されるイネーブル
信号Ｇ１，Ｇ２がハイレベル値を有すればイネーブルさ
れ、ローレベルを有すればディスエーブルされ、ＩＣチ
ップ“７４ＨＣ１３８”を用いて具現できる。イネーブ
ル信号Ｇ１，Ｇ２によりイネーブルされる第１デコーダ
４１または第２デコーダ４２は活性化ゾーン制御部２０
から印加されるゾーンアドレスデータＺＡ０〜ＺＡ２を
デコーディングし、デコーディング結果に基づき該当Ｎ
ＡＮＤ形フラッシュメモリコンポーネントをイネーブル
させる。従って、第１デコーダ４１がイネーブルされる
場合、第１デコーダ４１は第１グループのＮＡＮＤ形フ
ラッシュメモリコンポーネント１〜８のうち一つをイネ
ーブルさせる。第２デコーダ４２の場合も同様である。
一方、第１ないし第３バッファ５１〜５３はデータ入出
力制御部３０から供給されるローレベルのイネーブル信
号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３のそれぞれににより個
別にイネーブルされる。このバッファ５１〜５３はＩＣ
チップである“７４ＨＣ２４５”でそれぞれ具現でき
る。
れはデータ入出力制御部３０から供給されるイネーブル
信号Ｇ１，Ｇ２がハイレベル値を有すればイネーブルさ
れ、ローレベルを有すればディスエーブルされ、ＩＣチ
ップ“７４ＨＣ１３８”を用いて具現できる。イネーブ
ル信号Ｇ１，Ｇ２によりイネーブルされる第１デコーダ
４１または第２デコーダ４２は活性化ゾーン制御部２０
から印加されるゾーンアドレスデータＺＡ０〜ＺＡ２を
デコーディングし、デコーディング結果に基づき該当Ｎ
ＡＮＤ形フラッシュメモリコンポーネントをイネーブル
させる。従って、第１デコーダ４１がイネーブルされる
場合、第１デコーダ４１は第１グループのＮＡＮＤ形フ
ラッシュメモリコンポーネント１〜８のうち一つをイネ
ーブルさせる。第２デコーダ４２の場合も同様である。
一方、第１ないし第３バッファ５１〜５３はデータ入出
力制御部３０から供給されるローレベルのイネーブル信
号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３のそれぞれににより個
別にイネーブルされる。このバッファ５１〜５３はＩＣ
チップである“７４ＨＣ２４５”でそれぞれ具現でき
る。
【００２５】このバッファ５１〜５３はそれぞれ該当イ
ネーブル信号ＥＮＢ１，ＥＮＢ２またはＥＮＢ３がロー
レベル値を有すれば活性化される。前述した表１を使っ
たデータ入出力制御部３０から出力される信号に対する
理解のため、データ入出力部３０にバイトモードのため
のモード制御信号ＭＳ１，ＭＳ２、ローレベル値を有す
るグループ選択信号ＧＳ及びローレベル値を有する二進
信号ＡＣＥが印加される場合を説明すれば次の通りであ
る。
ネーブル信号ＥＮＢ１，ＥＮＢ２またはＥＮＢ３がロー
レベル値を有すれば活性化される。前述した表１を使っ
たデータ入出力制御部３０から出力される信号に対する
理解のため、データ入出力部３０にバイトモードのため
のモード制御信号ＭＳ１，ＭＳ２、ローレベル値を有す
るグループ選択信号ＧＳ及びローレベル値を有する二進
信号ＡＣＥが印加される場合を説明すれば次の通りであ
る。
【００２６】この場合、データ入出力制御部３０は第１
バッファ５１と第１デコーダ４１のみをイネーブルさせ
る。従って、第１グループのＮＡＮＤ形フラッシュメモ
リコンポーネント１〜８のうちゾーンアドレスデータＺ
Ａ０〜ＺＡ２により指定されるＮＡＮＤ形フラッシュメ
モリコンポーネントに対する情報データの書き込み及び
読み出し動作が行われる。該当技術分野の通常の技術者
は前述した例と表１の論理テーブルに基づきデータ入出
力制御部３０の動作をよく理解でき、ひいては図１の装
置の動作もやはりよく理解できるであろう。
バッファ５１と第１デコーダ４１のみをイネーブルさせ
る。従って、第１グループのＮＡＮＤ形フラッシュメモ
リコンポーネント１〜８のうちゾーンアドレスデータＺ
Ａ０〜ＺＡ２により指定されるＮＡＮＤ形フラッシュメ
モリコンポーネントに対する情報データの書き込み及び
読み出し動作が行われる。該当技術分野の通常の技術者
は前述した例と表１の論理テーブルに基づきデータ入出
力制御部３０の動作をよく理解でき、ひいては図１の装
置の動作もやはりよく理解できるであろう。
【００２７】この図１のＩＣカード１００はバイト単位
に並列伝達される情報データを第１グループのＮＡＮＤ
形フラッシュメモリコンポーネントまたは第２グループ
のＮＡＮＤ形フラッシュメモリコンポーネントに貯蔵で
きる。ＩＣカード１００は１６ビットのワード単位に並
列伝達される情報データを同一なゾーンアドレスにより
指定される第１グループのＮＡＮＤ形フラッシュメモリ
コンポーネントと第２グループのＮＡＮＤ形フラッシュ
メモリコンポーネントを用いて貯蔵できる。ＩＣカード
１００は１６ビットのワード単位に並列伝達される情報
データの上位８ビットのみの情報データを第２グループ
のＮＡＮＤ形フラッシュメモリコンポーネントに貯蔵で
きる。図５（Ａ）〜図５（Ｆ）に示した波形図は図１の
ＩＣカード１００が書き込み動作を行う場合を説明する
ためである。
に並列伝達される情報データを第１グループのＮＡＮＤ
形フラッシュメモリコンポーネントまたは第２グループ
のＮＡＮＤ形フラッシュメモリコンポーネントに貯蔵で
きる。ＩＣカード１００は１６ビットのワード単位に並
列伝達される情報データを同一なゾーンアドレスにより
指定される第１グループのＮＡＮＤ形フラッシュメモリ
コンポーネントと第２グループのＮＡＮＤ形フラッシュ
メモリコンポーネントを用いて貯蔵できる。ＩＣカード
１００は１６ビットのワード単位に並列伝達される情報
データの上位８ビットのみの情報データを第２グループ
のＮＡＮＤ形フラッシュメモリコンポーネントに貯蔵で
きる。図５（Ａ）〜図５（Ｆ）に示した波形図は図１の
ＩＣカード１００が書き込み動作を行う場合を説明する
ためである。
【００２８】活性化ゾーン制御部２０にラッチングされ
た命令データの値が削除命令データの場合、図１のＩＣ
カード１００はラッチングされたゾーンアドレスデータ
ＺＡ０〜ＺＡ２、命令データ及びアドレスデータに基づ
き削除動作を行う。削除動作は個別ＮＡＮＤ形フラッシ
ュメモリコンポーネントと同様に１６ページよりなるブ
ロックに対するアドレスを使うことによりなる。従っ
て、ＩＣカード１００は同一な削除命令データとブロッ
クアドレスに加えて可変的なゾーンアドレスの指定のみ
で各グループのＮＡＮＤ形フラッシュメモリコンポーネ
ント１〜８または０〜１６の全てに対する削除動作を行
いうる。
た命令データの値が削除命令データの場合、図１のＩＣ
カード１００はラッチングされたゾーンアドレスデータ
ＺＡ０〜ＺＡ２、命令データ及びアドレスデータに基づ
き削除動作を行う。削除動作は個別ＮＡＮＤ形フラッシ
ュメモリコンポーネントと同様に１６ページよりなるブ
ロックに対するアドレスを使うことによりなる。従っ
て、ＩＣカード１００は同一な削除命令データとブロッ
クアドレスに加えて可変的なゾーンアドレスの指定のみ
で各グループのＮＡＮＤ形フラッシュメモリコンポーネ
ント１〜８または０〜１６の全てに対する削除動作を行
いうる。
【００２９】前述した本発明の一実施例は各グループが
八つのＮＡＮＤ形フラッシュメモリコンポーネントより
構成された場合を説明したが、ゾーンアドレスを指定す
るためのビット数を増やすことのみで各グループが八つ
より多いＮＡＮＤ形フラッシュメモリコンポーネントを
有するように変形することもできる。
八つのＮＡＮＤ形フラッシュメモリコンポーネントより
構成された場合を説明したが、ゾーンアドレスを指定す
るためのビット数を増やすことのみで各グループが八つ
より多いＮＡＮＤ形フラッシュメモリコンポーネントを
有するように変形することもできる。
【００３０】
【発明の効果】以上述べたように、本発明の貯蔵媒体は
ＮＡＮＤ形フラッシュメモリコンポーネントを多数個実
装し、このコンポーネントのそれぞれに対するデータ入
出力を制御するための装置を具体化することにより、ワ
ード単位に並列伝達される情報データを貯蔵及び出力で
きる機能のように、個別ＮＡＮＤ形フラッシュメモリコ
ンポーネントのみで提供できない機能を提供することが
できる。また、この貯蔵媒体をＩＣカードに製作するこ
とにより大容量の貯蔵媒体を簡便に使える。
ＮＡＮＤ形フラッシュメモリコンポーネントを多数個実
装し、このコンポーネントのそれぞれに対するデータ入
出力を制御するための装置を具体化することにより、ワ
ード単位に並列伝達される情報データを貯蔵及び出力で
きる機能のように、個別ＮＡＮＤ形フラッシュメモリコ
ンポーネントのみで提供できない機能を提供することが
できる。また、この貯蔵媒体をＩＣカードに製作するこ
とにより大容量の貯蔵媒体を簡便に使える。
【図１】本発明の好適な一実施例によるＮＡＮＤ形フラ
ッシュメモリＩＣカードの構成を示したブロック図であ
る。
ッシュメモリＩＣカードの構成を示したブロック図であ
る。
【図２】（Ａ）〜（Ｇ）はＮＡＮＤ形フラッシュメモリ
コンポーネントに対する書き込み動作を説明するための
波形図である。
コンポーネントに対する書き込み動作を説明するための
波形図である。
【図３】（Ａ）〜（Ｇ）はＮＡＮＤ形フラッシュメモリ
コンポーネントに対する削除動作を説明するための波形
図である。
コンポーネントに対する削除動作を説明するための波形
図である。
【図４】（Ａ）〜（Ｇ）はＮＡＮＤ形フラッシュメモリ
コンポーネントに対する読み出し動作を説明するための
波形図である。
コンポーネントに対する読み出し動作を説明するための
波形図である。
【図５】（Ａ）〜（Ｆ）は図１のＩＣカードに対する書
き込み動作に関連した波形図である。
き込み動作に関連した波形図である。
１〜１６ ＮＡＮＤ形フラッシュメモリコンポーネント ２０ 活性化ゾーン制御部 ２１ ＯＲゲート ３０ データ入出力制御部 ４１，４２ デコーダ ５１〜５３ バッファ
Claims (13)
- 【請求項１】 貯蔵媒体において、ゾーンアドレスデー
タ、命令データ、アドレスデータ及び情報データの入力
及び情報データの外部への出力のための入出力バスと、 それぞれのメモリコンポーネントに印加される命令ラッ
チイネーブル信号と、アドレスラッチイネーブル信号、
書き込みイネーブル信号及び読み出しイネーブル信号に
応じて前記入出力バスを通じた入力データを命令デー
タ、アドレスデータ及び情報データに区分し、区分され
た命令データとアドレスデータに応じて情報データを貯
蔵、削除及び出力する複数個のＮＡＮＤ形フラッシュメ
モリコンポーネントと、 前記入出力バスを通じた入力データのうちゾーンアドレ
スラッチイネーブル信号に応じて区分されるゾーンアド
レスデータに応じて前記複数個のＮＡＮＤ形フラッシュ
メモリコンポーネントのうちの一つをイネーブルさせる
制御手段とを含む貯蔵媒体。 - 【請求項２】 前記制御手段はゾーンアドレスラッチイ
ネーブル信号がハイレベルの間データを検出し、検出結
果によるゾーンアドレスデータを出力する第１手段と、
前記複数個のＮＡＮＤ形フラッシュメモリコンポーネン
トのうち前記第１手段から出力されるゾーンアドレスデ
ータに応ずるＮＡＮＤ形フラッシュメモリコンポーネン
トをイネーブルさせる第２手段とを含むことを特徴とす
る請求項１に記載の貯蔵媒体。 - 【請求項３】 前記第１手段はゾーンアドレスラッチイ
ネーブル信号、命令ラッチイネーブル信号、アドレスラ
ッチイネーブル信号、書き込みイネーブル信号及び読み
出しイネーブル信号を印加され、命令ラッチイネーブル
信号、アドレスラッチイネーブル信号、書き込みイネー
ブル信号及び読み出しイネーブル信号を前記複数個のＮ
ＡＮＤ形フラッシュメモリコンポーネントのそれぞれに
個別的に供給することを特徴とする請求項２に記載の貯
蔵媒体。 - 【請求項４】 前記貯蔵媒体はＩＣカードであることを
特徴とする請求項１に記載の貯蔵媒体。 - 【請求項５】 前記ＩＣカードはゾーンアドレスラッチ
イネーブル信号、命令ラッチイネーブル信号、アドレス
ラッチイネーブル信号、書き込みイネーブル信号、読み
出しイネーブル信号のそれぞれのための外部ピンと、前
記入出力バスのための外部ピンを有することを特徴とす
る請求項４に記載の貯蔵媒体。 - 【請求項６】 貯蔵媒体において、ゾーンアドレスデー
タ、命令データ、アドレスデータ及び情報データの入
力、及び情報データの出力他のための第１ライン及び情
報データの入力及び出力のための第２ラインを有する入
出力バスと、 前記入出力バスの第１ラインのデータのための第１及び
第２バッファと、 前記入出力バスの第２ラインのデータのための第３バッ
ファと、 前記第１バッファを通じて前記入出力バスとデータを取
り交わすＮＡＮＤ形フラッシュメモリコンポーネントよ
りなる第１グループと、前記第２及び第３バッファを通
じて前記入出力バスとデータを取り交わすＮＡＮＤ形フ
ラッシュメモリコンポーネントよりなる第２グループに
区分され、それぞれのＮＡＮＤ形フラッシュメモリコン
ポーネントは命令ラッチイネーブル信号、アドレスラッ
チイネーブル信号、書き込みイネーブル信号及び読み出
しイネーブル信号に応じて対応バッファを通じた入力デ
ータを命令データ、アドレスデータ及び情報データに区
分し、区分結果による命令データとアドレスデータに応
じて情報データを貯蔵、削除及び出力する複数個のＮＡ
ＮＤ形フラッシュメモリコンポーネントと、 １６ビットよりなるワード単位に並列伝達される情報デ
ータを書き込み及び読み出すためのワードモード、ワー
ド単位に並列伝達されるデータのＭＳＢからの上位８ビ
ットだけの情報データを書き込み及び読み出すためのハ
ーフワードモード、８ビットのバイト単位に並列伝達さ
れる情報データを書き込み及び読み出すためのバイトモ
ード及び全てのＮＡＮＤ形フラッシュメモリコンポーネ
ントに対するデータ入出力を待機させる待機モードのう
ち一つのモードを指示するためにモード制御信号と、ゾ
ーンアドレスラッチイネーブル信号及びアドレスラッチ
イネーブル信号に応じて前記入出力バスを通じた入力デ
ータから個別的に区分されたゾーンアドレスデータ及び
アドレスデータにより前記複数個のＮＡＮＤ形フラッシ
ュメモリコンポーネントのうち少なくとも一つと前記第
１ないし第３ラッチのうち少なくとも一つをイネーブル
させる制御手段とを含む貯蔵媒体。 - 【請求項７】 前記制御手段は、 ゾーンアドレスラッチイネーブル信号及びアドレスラッ
チイネーブル信号のそれぞれに基づき前記入出力バスを
通じた入力データからゾーンアドレスデータとアドレス
データのそれぞれを区分し、区分されたゾーンアドレス
データ及びアドレスデータに基づき活性化する少なくと
も一つのＮＡＮＤ形フラッシュメモリコンポーネントの
属するグループを選択するためのグループ選択信号と、
前記区分されたゾーンアドレスデータを出力する活性化
ゾーン制御部と、 前記複数個のＮＡＮＤ形フラッシュメモリコンポーネン
トに供給される命令ラッチイネーブル信号とアドレスラ
ッチイネーブル信号を論理和するように連結され、論理
和した結果による二進信号を出力するＯＲゲートと、 活性化ゾーン制御部からのゾーンアドレスデータに応じ
て前記第１グループのＮＡＮＤ形フラッシュメモリコン
ポーネントのうち一つをイネーブルさせる第１デコーダ
と、 前記第１デコーダに印加されるゾーンアドレスデータに
応じて前記第２グループのＮＡＮＤ形フラッシュメモリ
コンポーネントのうち一つをイネーブルさせる第２デコ
ーダと、 グループ選択信号、二進信号及びモード制御信号に基づ
き前記第１ないし第３バッファと前記第１及び第２デコ
ーダのそれぞれを個別的にイネーブルさせるデータ入出
力制御部とを含む請求項６に記載の貯蔵媒体。 - 【請求項８】 前記グループ選択信号は前記第２グルー
プのＮＡＮＤ形フラッシュメモリコンポーネントだけを
使う場合とその他の場合を区分するためのものであるこ
とを特徴とする請求項７に記載の貯蔵媒体。 - 【請求項９】 前記第１及び第２デコーダのそれぞれは
一つのゾーンアドレスデータ値について前記第１グルー
プに属する一つのＮＡＮＤ形フラッシュメモリコンポー
ネントとそれに応ずる第２グループに属する一つのＮＡ
ＮＤ形フラッシュメモリコンポーネントをそれぞれイネ
ーブルさせうるように前記複数個のＮＡＮＤ形フラッシ
ュメモリコンポーネントのそれぞれに連結されることを
特徴とする請求項７に記載の貯蔵媒体。 - 【請求項１０】 前記データ入出力制御部は、 前記モード制御信号がワードモードのための信号であ
り、前記二進信号が命令ラッチイネーブル信号とアドレ
スラッチイネーブル信号のうち一つがＮＡＮＤ形フラッ
シュメモリに供給されないことを示す第１値を有する場
合、前記第１及び第３バッファ、そして前記第１及び第
２デコーダをイネーブルさせ、 前記モード制御信号がワードモードのための信号であ
り、前記二進信号が命令ラッチイネーブル信号とアドレ
スラッチイネーブル信号のうち一つがＮＡＮＤ形フラッ
シュメモリに供給されることを示す第２値を有する場
合、前記第１及び第２バッファ、そして前記第１及び第
２デコーダをイネーブルさせ、 前記モード制御信号がハーフワードモードのための信号
の場合、前記第３バッファと前記第２デコーダをイネー
ブルさせ、 前記モード制御信号がバイトモードのための信号であ
り、前記グループ選択信号が前記第１グループを選択す
るための信号の場合、前記第１バッファ及び前記第１デ
コーダをイネーブルさせ、 前記モード制御信号がバイトモードのための信号であ
り、前記グループ選択信号が前記第２グループを選択す
るための信号の場合、前記第２バッファ及び前記第２デ
コーダをイネーブルさせ、 前記モード制御信号が待機モードのための信号の場合、
前記第１及び第２デコーダと前記第１ないし第３バッフ
ァの全てをディスエーブルさせることを特徴とする請求
項９に記載の貯蔵媒体。 - 【請求項１１】 前記貯蔵媒体はＩＣカードであること
を特徴とする請求項６に記載の貯蔵媒体。 - 【請求項１２】 前記ＩＣカードはゾーンアドレスラッ
チイネーブル信号、命令ラッチイネーブル信号、アドレ
スラッチイネーブル信号、書き込みイネーブル信号、読
み出しイネーブル信号のそれぞれのための外部ピンと、
前記入出力バスのための外部ピン及び前記モード制御信
号のための外部ピンを有することを特徴とする請求項１
１に記載の貯蔵媒体。 - 【請求項１３】 前記制御手段は、 ワードモードのためのモード制御信号が印加されれば前
記第１グループに属する一つのＮＡＮＤ形フラッシュメ
モリコンポーネントとそれに対応する第２グループに属
する一つのＮＡＮＤ形フラッシュメモリコンポーネント
の両方をイネーブルさせ、 ハーフワードモードのためのモード制御信号が印加され
れば前記第２グループに属する一つのＮＡＮＤ形フラッ
シュメモリコンポーネントをイネーブルさせ、 バイトモードのためのモード制御信号が印加されれば前
記第１グループと前記第２グループのうち一つのグルー
プに属する一つのＮＡＮＤ形フラッシュメモリコンポー
ネントをイネーブルさせることを特徴とする請求項６に
記載の貯蔵媒体。
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|---|---|---|---|
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