JP3323045B2 - 情報処理装置 - Google Patents
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- JP3323045B2 JP3323045B2 JP30139695A JP30139695A JP3323045B2 JP 3323045 B2 JP3323045 B2 JP 3323045B2 JP 30139695 A JP30139695 A JP 30139695A JP 30139695 A JP30139695 A JP 30139695A JP 3323045 B2 JP3323045 B2 JP 3323045B2
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- clock signal
- power supply
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Electronic Switches (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、電源として電池
の使用が可能な情報処理装置における電源電圧の立ち上
がり及び立ち下がり時のクロック信号とリセット信号の
供給タイミングの技術に関する。
の使用が可能な情報処理装置における電源電圧の立ち上
がり及び立ち下がり時のクロック信号とリセット信号の
供給タイミングの技術に関する。
【０００２】
【従来の技術】電源として電池の使用が可能な情報処理
装置、例えば携帯可能な従来のマイクロコンピュータ
（マイコン）としては、図２に示すように構成されたも
のが知られている。
装置、例えば携帯可能な従来のマイクロコンピュータ
（マイコン）としては、図２に示すように構成されたも
のが知られている。
【０００３】図２において、マイコン２１は、マイコン
２１とは独立した発振回路２２から出力される正弦波の
基準信号を受けるクロック信号発生回路２３により発生
されるクロック信号を受けて、このクロック信号に同期
して動作し、マイコン２１とは独立したリセット回路２
４から出力されるリセット信号を受けて、このリセット
信号によりリセットされ、またリセット回路２４から出
力されるリセット解除信号によりリセット状態が解除さ
れる。
２１とは独立した発振回路２２から出力される正弦波の
基準信号を受けるクロック信号発生回路２３により発生
されるクロック信号を受けて、このクロック信号に同期
して動作し、マイコン２１とは独立したリセット回路２
４から出力されるリセット信号を受けて、このリセット
信号によりリセットされ、またリセット回路２４から出
力されるリセット解除信号によりリセット状態が解除さ
れる。
【０００４】このようなマイコン２１において、マイコ
ン２１、発振回路２２、クロック信号発生回路２３なら
びにリセット回路２４に共通な電源の電源電圧の立ち上
がり時は、マイコン２１にクロック信号が入力された後
リセット解除信号が入力され、電源電圧の立ち下がり時
には、マイコン２１にリセット信号が入力されてリセッ
ト状態になった後クロック信号の入力が停止されること
により、正常な動作が可能となる。
ン２１、発振回路２２、クロック信号発生回路２３なら
びにリセット回路２４に共通な電源の電源電圧の立ち上
がり時は、マイコン２１にクロック信号が入力された後
リセット解除信号が入力され、電源電圧の立ち下がり時
には、マイコン２１にリセット信号が入力されてリセッ
ト状態になった後クロック信号の入力が停止されること
により、正常な動作が可能となる。
【０００５】すなわち、図３に示すように、電源電圧の
立ち上がり時に、電源電圧（ＶDD）の上昇とともに正弦
波の基準信号（ＯＳＣ）が所定の周波数及び振幅に達す
る過程において、基準信号がクロック信号を発生させる
周波数及び振幅に達してクロック信号がマイコン２１に
入力される時の発振回路２２の電源電圧（ＶSTA ）と、
リセット解除信号が出力されてマイコン２１に入力され
る時のリセット回路２４の電源電圧（ＶRSR ）とは、Ｖ
STA ＜ＶRSR に設定され、電源電圧の立ち下がり時に、
電源電圧（ＶDD）の下降とともに基準信号（ＯＳＣ）が
徐々に停止する過程において、リセット信号が発生して
マイコン２１に入力される時のリセット回路２４の電源
電圧（ＶRST ）と、クロック信号のマイコン２１への供
給が停止される発振回路２２の電源電圧（ＶHLD ）と
は、ＶRST ＞ＶHLD に設定される必要がある。
立ち上がり時に、電源電圧（ＶDD）の上昇とともに正弦
波の基準信号（ＯＳＣ）が所定の周波数及び振幅に達す
る過程において、基準信号がクロック信号を発生させる
周波数及び振幅に達してクロック信号がマイコン２１に
入力される時の発振回路２２の電源電圧（ＶSTA ）と、
リセット解除信号が出力されてマイコン２１に入力され
る時のリセット回路２４の電源電圧（ＶRSR ）とは、Ｖ
STA ＜ＶRSR に設定され、電源電圧の立ち下がり時に、
電源電圧（ＶDD）の下降とともに基準信号（ＯＳＣ）が
徐々に停止する過程において、リセット信号が発生して
マイコン２１に入力される時のリセット回路２４の電源
電圧（ＶRST ）と、クロック信号のマイコン２１への供
給が停止される発振回路２２の電源電圧（ＶHLD ）と
は、ＶRST ＞ＶHLD に設定される必要がある。
【０００６】発振回路２２は、例えば図４に示すよう
に、否定論理積（ＮＡＮＤ）ゲート２６の入出力端子間
に振動子２７が接続されて構成され、イネーブル信号が
ＮＡＮＤゲート２６に入力されることにより正弦波の基
準信号（ＯＳＣ）が発生される。ＮＡＮＤゲート２６
は、例えばＰチャネルのＦＥＴ（電界効果トランジス
タ）とＮチャネルのＦＥＴとで構成される。
に、否定論理積（ＮＡＮＤ）ゲート２６の入出力端子間
に振動子２７が接続されて構成され、イネーブル信号が
ＮＡＮＤゲート２６に入力されることにより正弦波の基
準信号（ＯＳＣ）が発生される。ＮＡＮＤゲート２６
は、例えばＰチャネルのＦＥＴ（電界効果トランジス
タ）とＮチャネルのＦＥＴとで構成される。
【０００７】リセット回路２４は、例えば図５に示すよ
うに、ＰチャネルのＦＥＴＭ１〜Ｍ４、ＮチャネルのＦ
ＥＴＭ５，Ｍ６、定電流源Ｉ１〜Ｉ４及びヒステリシス
機能を有するバッファゲートＧ１を備えて構成され、電
源電圧（ＶDD）＜ＦＥＴＭ４のしきい値の絶対値（｜Ｖ
thp ｜）＋ＦＥＴＭ５のしきい値（Ｖthn ）になると、
ＦＥＴＭ５は非導通状態、ＦＥＴＭ６は導通状態とな
り、ロウレベルのリセット信号（／Ｒｅｓｅｔ）を出力
し、電源電圧（ＶDD）＞ＦＥＴＭ４のしきい値の絶対値
（｜Ｖthp ｜）＋ＦＥＴＭ５のしきい値（Ｖthn ）にな
ると、ＦＥＴＭ５は導通状態、ＦＥＴＭ６は非導通状態
となり、ハイレベルのリセット解除信号（／Ｒｅｓｅ
ｔ）を出力する。なお、ＦＥＴＭ１〜Ｍ３，定電流源Ｉ
１，Ｉ２及び反転ゲートＧ２で構成される回路は、ａ点
の電位がチャタリング等の中間電位となることを防止す
るためのものである。
うに、ＰチャネルのＦＥＴＭ１〜Ｍ４、ＮチャネルのＦ
ＥＴＭ５，Ｍ６、定電流源Ｉ１〜Ｉ４及びヒステリシス
機能を有するバッファゲートＧ１を備えて構成され、電
源電圧（ＶDD）＜ＦＥＴＭ４のしきい値の絶対値（｜Ｖ
thp ｜）＋ＦＥＴＭ５のしきい値（Ｖthn ）になると、
ＦＥＴＭ５は非導通状態、ＦＥＴＭ６は導通状態とな
り、ロウレベルのリセット信号（／Ｒｅｓｅｔ）を出力
し、電源電圧（ＶDD）＞ＦＥＴＭ４のしきい値の絶対値
（｜Ｖthp ｜）＋ＦＥＴＭ５のしきい値（Ｖthn ）にな
ると、ＦＥＴＭ５は導通状態、ＦＥＴＭ６は非導通状態
となり、ハイレベルのリセット解除信号（／Ｒｅｓｅ
ｔ）を出力する。なお、ＦＥＴＭ１〜Ｍ３，定電流源Ｉ
１，Ｉ２及び反転ゲートＧ２で構成される回路は、ａ点
の電位がチャタリング等の中間電位となることを防止す
るためのものである。
【０００８】このように、発振回路２２とリセット回路
２３とは、通常回路構成が異なるため、電源電圧の立ち
上がり及び立ち下がりに対する出力の特性が異なる。こ
のため、発振回路２３及びリセット回路２４が、図４、
図５に示すようにＰチャネルのＦＥＴとＮチャネルのＦ
ＥＴを含んで構成されている場合に、マイコン２１に正
常な動作が保証されるためには、ＰチャネルＦＥＴのし
きい値の絶対値とＮチャネルＦＥＴのしきい値との和
（ΣＶth）に対する上記ＶSTA ，ＶRSR ，ＶRST，ＶHLD
は、常に図６に示すような関係が保たれなければなら
ない。
２３とは、通常回路構成が異なるため、電源電圧の立ち
上がり及び立ち下がりに対する出力の特性が異なる。こ
のため、発振回路２３及びリセット回路２４が、図４、
図５に示すようにＰチャネルのＦＥＴとＮチャネルのＦ
ＥＴを含んで構成されている場合に、マイコン２１に正
常な動作が保証されるためには、ＰチャネルＦＥＴのし
きい値の絶対値とＮチャネルＦＥＴのしきい値との和
（ΣＶth）に対する上記ＶSTA ，ＶRSR ，ＶRST，ＶHLD
は、常に図６に示すような関係が保たれなければなら
ない。
【０００９】しかしながら、製造ばらつきによりΣＶth
が変動し、ΣＶthとＶSTA ，ＶRSR，ＶRST ，ＶHLD と
の関係は、図７に示すようにＶSTA ＞ＶRSR 、ＶRST ＜
ＶHLD となる場合がある。このような場合には、ΣＶth
が図７のＡで示す電圧以上でなければ、マイコン２１は
正常な動作を行うことができなくなる。すなわち、ΣＶ
thがＡで示す電圧以下では、ＶSTA とＶRSR の関係が逆
となり、電源電圧の立ち上がり時にマイコン２１にリセ
ット解除信号が入力された後クロック信号が入力され、
また、ＶRST とＶHLD の関係が逆となり、電源電圧の立
ち下がり時にマイコン２１へのクロック信号の入力が停
止した後リセット信号が入力されることになる。このよ
うな順序でクロック信号とリセット信号及びリセット解
除信号がマイコン２１に入力されると、マイコン２１が
暴走するおそれがあった。
が変動し、ΣＶthとＶSTA ，ＶRSR，ＶRST ，ＶHLD と
の関係は、図７に示すようにＶSTA ＞ＶRSR 、ＶRST ＜
ＶHLD となる場合がある。このような場合には、ΣＶth
が図７のＡで示す電圧以上でなければ、マイコン２１は
正常な動作を行うことができなくなる。すなわち、ΣＶ
thがＡで示す電圧以下では、ＶSTA とＶRSR の関係が逆
となり、電源電圧の立ち上がり時にマイコン２１にリセ
ット解除信号が入力された後クロック信号が入力され、
また、ＶRST とＶHLD の関係が逆となり、電源電圧の立
ち下がり時にマイコン２１へのクロック信号の入力が停
止した後リセット信号が入力されることになる。このよ
うな順序でクロック信号とリセット信号及びリセット解
除信号がマイコン２１に入力されると、マイコン２１が
暴走するおそれがあった。
【００１０】そこで、このような事態を防止するため
に、発振回路２２とリセット回路２３の試作を何度か繰
り返し、ΣＶthの変動に対しても常に図６に示すような
関係が維持されるようにしなければならなかった。
に、発振回路２２とリセット回路２３の試作を何度か繰
り返し、ΣＶthの変動に対しても常に図６に示すような
関係が維持されるようにしなければならなかった。
【００１１】また、図２に示すように、リセット回路２
４の出力ラインにコンデンサ２５を付加し、図８に示す
ようにリセット解除信号のマイコン２１への入力を遅ら
せていた。しかし、このような手法においては、コンデ
ンサ２４はある程度の大きな容量が必要となるため、構
成をＩＣ化した場合にコンデンサ２４はＩＣ化が困難と
なり外付けになってしまう。さらに、リセット信号のマ
イコン２１への入力が遅れることなる。
４の出力ラインにコンデンサ２５を付加し、図８に示す
ようにリセット解除信号のマイコン２１への入力を遅ら
せていた。しかし、このような手法においては、コンデ
ンサ２４はある程度の大きな容量が必要となるため、構
成をＩＣ化した場合にコンデンサ２４はＩＣ化が困難と
なり外付けになってしまう。さらに、リセット信号のマ
イコン２１への入力が遅れることなる。
【００１２】したがって、このような手法では、電源電
圧の立ち上がり時にリセット解除信号を遅延させてマイ
コン２１に入力させることと、電源電圧の立ち下がり時
にリセット信号を迅速にマイコン２１に与えることを両
立させることは極めて困難であった。
圧の立ち上がり時にリセット解除信号を遅延させてマイ
コン２１に入力させることと、電源電圧の立ち下がり時
にリセット信号を迅速にマイコン２１に与えることを両
立させることは極めて困難であった。
【００１３】
【発明が解決しようとする課題】以上説明したように、
それぞれ独立した構成の発振回路ならびにリセット回路
からクロック信号及びリセット信号、リセット解除信号
が供給される従来のマイコンにおいては、電源電圧の立
ち上がり時又は電源電圧の立ち下がり時に、ΣＶthの変
動によりクロック信号とリセット解除信号あるいはクロ
ック信号とリセット信号の入力順序が逆転し、マイコン
が暴走するおそれがあった。これを回避するために、従
来では発振回路ならびにリセット回路の試作を幾度も繰
り返し行い、ΣＶthの変動により上記信号の入力順序が
逆転しないように発振回路ならびにリセット回路を設計
していた。このため、多大な労力が必要になっていた。
それぞれ独立した構成の発振回路ならびにリセット回路
からクロック信号及びリセット信号、リセット解除信号
が供給される従来のマイコンにおいては、電源電圧の立
ち上がり時又は電源電圧の立ち下がり時に、ΣＶthの変
動によりクロック信号とリセット解除信号あるいはクロ
ック信号とリセット信号の入力順序が逆転し、マイコン
が暴走するおそれがあった。これを回避するために、従
来では発振回路ならびにリセット回路の試作を幾度も繰
り返し行い、ΣＶthの変動により上記信号の入力順序が
逆転しないように発振回路ならびにリセット回路を設計
していた。このため、多大な労力が必要になっていた。
【００１４】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、クロック信
号、リセット信号、リセット解除信号を生成する構成な
らびにΣＶthの変動にかかわることなく、電源電圧の立
ち上がり時及び立ち下がり時に、クロック信号、リセッ
ト信号、リセット解除信号が正しいタイミングで入力さ
れる情報処理装置を提供することにある。
たものであり、その目的とするところは、クロック信
号、リセット信号、リセット解除信号を生成する構成な
らびにΣＶthの変動にかかわることなく、電源電圧の立
ち上がり時及び立ち下がり時に、クロック信号、リセッ
ト信号、リセット解除信号が正しいタイミングで入力さ
れる情報処理装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、クロック信号に同期して動
作し、リセット解除信号によりリセット状態が解除さ
れ、リセット信号によりリセットされる情報処理手段
と、前記情報処理手段に供給されるクロック信号を発生
するクロック信号発生手段と、リセット信号及びリセッ
ト解除信号を発生するリセット信号発生手段と、前記ク
ロック信号発生手段により発生されるクロック信号を監
視して、クロック信号の発生及びクロック信号の停止前
の状態を検出する監視手段と、リセット信号、リセット
解除信号ならびに前記監視手段の検出結果を受けて、電
源電圧の立ち上がり時にクロック信号の発生が検出され
て所定時間経過後にリセット解除信号を前記情報処理手
段に供給し、電源電圧の立ち下がり時にクロック信号の
停止前の状態が検出されるとリセット信号を前記情報処
理手段に供給する制御手段とから構成される。
に、請求項１記載の発明は、クロック信号に同期して動
作し、リセット解除信号によりリセット状態が解除さ
れ、リセット信号によりリセットされる情報処理手段
と、前記情報処理手段に供給されるクロック信号を発生
するクロック信号発生手段と、リセット信号及びリセッ
ト解除信号を発生するリセット信号発生手段と、前記ク
ロック信号発生手段により発生されるクロック信号を監
視して、クロック信号の発生及びクロック信号の停止前
の状態を検出する監視手段と、リセット信号、リセット
解除信号ならびに前記監視手段の検出結果を受けて、電
源電圧の立ち上がり時にクロック信号の発生が検出され
て所定時間経過後にリセット解除信号を前記情報処理手
段に供給し、電源電圧の立ち下がり時にクロック信号の
停止前の状態が検出されるとリセット信号を前記情報処
理手段に供給する制御手段とから構成される。
【００１６】請求項２記載の発明は、クロック信号に同
期して動作し、リセット解除信号によりリセット状態が
解除され、リセット信号によりリセットされる情報処理
部と、クロック信号を発生させる基準信号を発振する発
振回路と、前記発振回路により発振された基準信号を受
けて、基準信号が所定の周波数及び振幅に達するとクロ
ック信号を発生するクロック信号発生回路と、前記発振
回路が発振する基準信号の周波数及び振幅を監視して、
電源電圧の立ち上がり時は基準信号の周波数及び振幅が
クロック信号が発生される値に達するとイネーブル信号
を出力し、電源電圧の立ち下がり時には基準信号の周波
数及び振幅がクロック信号が発生されなくなる値に達す
る前にディセーブル信号を出力する監視回路と、リセッ
ト信号及びリセット解除信号を出力するリセット回路
と、電源電圧の立ち上がり時に前記クロック信号発生回
路により最初のクロック信号が発生されて所定時間経過
後に遅延信号を出力する遅延回路と、電源電圧の立ち上
がり時はリセット解除信号又はイネーブル信号によりク
ロック信号を前記情報処理部に供給し、電源電圧の立ち
下がり時にはリセット信号及びディセーブル信号により
クロック信号の前記情報処理部への供給を停止する第１
の制御ゲートと、電源電圧の立ち上がり時はイネーブル
信号と遅延信号及びリセット解除信号により前記情報処
理部にリセット解除信号を供給し、電源電圧の立ち下が
り時にはリセット信号又はディセーブル信号により前記
情報処理部にリセット信号を供給する第２の制御ゲート
とから構成される。
期して動作し、リセット解除信号によりリセット状態が
解除され、リセット信号によりリセットされる情報処理
部と、クロック信号を発生させる基準信号を発振する発
振回路と、前記発振回路により発振された基準信号を受
けて、基準信号が所定の周波数及び振幅に達するとクロ
ック信号を発生するクロック信号発生回路と、前記発振
回路が発振する基準信号の周波数及び振幅を監視して、
電源電圧の立ち上がり時は基準信号の周波数及び振幅が
クロック信号が発生される値に達するとイネーブル信号
を出力し、電源電圧の立ち下がり時には基準信号の周波
数及び振幅がクロック信号が発生されなくなる値に達す
る前にディセーブル信号を出力する監視回路と、リセッ
ト信号及びリセット解除信号を出力するリセット回路
と、電源電圧の立ち上がり時に前記クロック信号発生回
路により最初のクロック信号が発生されて所定時間経過
後に遅延信号を出力する遅延回路と、電源電圧の立ち上
がり時はリセット解除信号又はイネーブル信号によりク
ロック信号を前記情報処理部に供給し、電源電圧の立ち
下がり時にはリセット信号及びディセーブル信号により
クロック信号の前記情報処理部への供給を停止する第１
の制御ゲートと、電源電圧の立ち上がり時はイネーブル
信号と遅延信号及びリセット解除信号により前記情報処
理部にリセット解除信号を供給し、電源電圧の立ち下が
り時にはリセット信号又はディセーブル信号により前記
情報処理部にリセット信号を供給する第２の制御ゲート
とから構成される。
【００１７】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１８】図１は請求項１又は２記載の発明の一実施
形態に係わる情報処理装置の構成を示す図である。
形態に係わる情報処理装置の構成を示す図である。
【００１９】図１において、情報処理装置は電源として
電池の使用が可能であり、クロック信号に同期して動作
し、リセット解除信号によりリセット状態が解除され、
リセット信号によりリセットされる情報処理部のマイコ
ン１と、クロック信号を発生させる正弦波の基準信号を
発振する発振回路２と、発振回路２により発振された基
準信号を受けて、クロック信号を発生するバッッファゲ
ート３と、発振回路２が発振する基準信号の周波数及び
振幅を監視する監視回路４と、リセット信号及びリセッ
ト解除信号を出力するリセット回路５と、マイコン１に
クロック信号の供給を制御する論理和（ＯＲ）ゲート６
及び論理積（ＡＮＤ）ゲート７と、遅延回路を構成する
ＯＲゲート８及びフリップフロップ（Ｆ／Ｆ）列９と、
マイコン１にリセット解除信号及びリセット信号の供給
を制御するＡＮＤゲート１０を備えて構成されている。
電池の使用が可能であり、クロック信号に同期して動作
し、リセット解除信号によりリセット状態が解除され、
リセット信号によりリセットされる情報処理部のマイコ
ン１と、クロック信号を発生させる正弦波の基準信号を
発振する発振回路２と、発振回路２により発振された基
準信号を受けて、クロック信号を発生するバッッファゲ
ート３と、発振回路２が発振する基準信号の周波数及び
振幅を監視する監視回路４と、リセット信号及びリセッ
ト解除信号を出力するリセット回路５と、マイコン１に
クロック信号の供給を制御する論理和（ＯＲ）ゲート６
及び論理積（ＡＮＤ）ゲート７と、遅延回路を構成する
ＯＲゲート８及びフリップフロップ（Ｆ／Ｆ）列９と、
マイコン１にリセット解除信号及びリセット信号の供給
を制御するＡＮＤゲート１０を備えて構成されている。
【００２０】マイコン１は、電源電圧（ＶDD）の立ち上
がり時にはクロック信号がＸＩＮ端子から入力され、そ
の後リセット解除信号が／Ｒｅｓｅｔ端子から入力され
ることにより正常な立ち上げ動作が行われ、電源電圧の
立ち下がり時にはリセット信号が／Ｒｅｓｅｔ端子から
入力された後クロック信号の供給が停止されて、正常な
立ち下がり動作が行われる。
がり時にはクロック信号がＸＩＮ端子から入力され、そ
の後リセット解除信号が／Ｒｅｓｅｔ端子から入力され
ることにより正常な立ち上げ動作が行われ、電源電圧の
立ち下がり時にはリセット信号が／Ｒｅｓｅｔ端子から
入力された後クロック信号の供給が停止されて、正常な
立ち下がり動作が行われる。
【００２１】発振回路２は、例えば図４に示すように構
成され、電源電圧の立ち上がり時にはマイコン１からハ
イレベルのイネーブル信号を受けて発振を開始し、正弦
波の基準信号を出力する。
成され、電源電圧の立ち上がり時にはマイコン１からハ
イレベルのイネーブル信号を受けて発振を開始し、正弦
波の基準信号を出力する。
【００２２】バッファゲート３は、波形整形用のヒステ
リシス機能を有するゲートであり、発振回路２から出力
される正弦波の基準信号を受けて波形整形し、基準信号
が所定の周波数及び振幅に達すると矩形波のクロック信
号を生成する。バッファゲート３は、ヒステリシス機能
により多少のノイズで出力が反転することを防止するよ
うにしている。
リシス機能を有するゲートであり、発振回路２から出力
される正弦波の基準信号を受けて波形整形し、基準信号
が所定の周波数及び振幅に達すると矩形波のクロック信
号を生成する。バッファゲート３は、ヒステリシス機能
により多少のノイズで出力が反転することを防止するよ
うにしている。
【００２３】監視回路４は、発振回路２から出力される
基準信号の周波数及び振幅を監視して、電源電圧の立ち
上がり時は基準信号の周波数及び振幅がクロック信号が
発生される値に達するとイネーブル信号を出力し、電源
電圧の立ち下がり時には、基準信号の周波数及び振幅が
電源電圧の低下とともにクロック信号が発生されなくな
る値に達する前、例えば基準信号の振幅が正常時の８０
％程度に達した時にディセーブル信号を出力する。監視
回路４は、電源電圧の低下とともにクロック信号が停止
する前に、ディセーブル信号の出力によりマイコン１が
リセットされるタイミングでディセーブル信号を出力す
る。
基準信号の周波数及び振幅を監視して、電源電圧の立ち
上がり時は基準信号の周波数及び振幅がクロック信号が
発生される値に達するとイネーブル信号を出力し、電源
電圧の立ち下がり時には、基準信号の周波数及び振幅が
電源電圧の低下とともにクロック信号が発生されなくな
る値に達する前、例えば基準信号の振幅が正常時の８０
％程度に達した時にディセーブル信号を出力する。監視
回路４は、電源電圧の低下とともにクロック信号が停止
する前に、ディセーブル信号の出力によりマイコン１が
リセットされるタイミングでディセーブル信号を出力す
る。
【００２４】リセット回路５は、例えが図５に示すよう
に構成され、電源電圧の立ち上がり時に例えばハイレベ
ルのリセット解除信号を出力し、電源電圧の立ち下がり
時に例えばロウレベルのリセット信号を出力する。
に構成され、電源電圧の立ち上がり時に例えばハイレベ
ルのリセット解除信号を出力し、電源電圧の立ち下がり
時に例えばロウレベルのリセット信号を出力する。
【００２５】ＯＲゲート６及び論理積ＡＮＤゲート７
は、電源電圧の立ち上がり時はリセット回路５から出力
されるリセット解除信号又は監視回路４から出力される
イネーブル信号によりバッファゲート３から出力される
クロック信号をマイコン１に供給し、電源電圧の立ち下
がり時にはリセット回路５から出力されるリセット信号
及び監視回路４から出力されるディセーブル信号により
クロック信号のマイコン１への供給を停止させる。
は、電源電圧の立ち上がり時はリセット回路５から出力
されるリセット解除信号又は監視回路４から出力される
イネーブル信号によりバッファゲート３から出力される
クロック信号をマイコン１に供給し、電源電圧の立ち下
がり時にはリセット回路５から出力されるリセット信号
及び監視回路４から出力されるディセーブル信号により
クロック信号のマイコン１への供給を停止させる。
【００２６】ＯＲゲート８及びｎ個のＦ／Ｆが縦続接続
されてなるＦ／Ｆ列９は、電源電圧の立ち上がり時にバ
ッファゲート３から最初のクロック信号が発生される
と、監視回路４から出力されるイネーブル信号によりＦ
／Ｆ列９がセットされ、バッファゲート３から出力され
るクロック信号がＡＮＤゲート７及びＯＲゲート８を介
してＦ／Ｆ列９のそれぞれのＦ／Ｆのクロック端子ＣＰ
に入力されると、ｎ個のクロック信号が発生される時間
が経過した後にハイレベルの遅延信号が最終段のＦ／Ｆ
から出力され、この遅延信号がＯＲゲート８及びＡＮＤ
ゲート１０に与えられ、Ｆ／Ｆ列９のクロック端子ＣＰ
へのクロック信号の入力が停止される。このような状態
は、監視回路４からディセーブル信号が与えられるとリ
セットされて解除される。
されてなるＦ／Ｆ列９は、電源電圧の立ち上がり時にバ
ッファゲート３から最初のクロック信号が発生される
と、監視回路４から出力されるイネーブル信号によりＦ
／Ｆ列９がセットされ、バッファゲート３から出力され
るクロック信号がＡＮＤゲート７及びＯＲゲート８を介
してＦ／Ｆ列９のそれぞれのＦ／Ｆのクロック端子ＣＰ
に入力されると、ｎ個のクロック信号が発生される時間
が経過した後にハイレベルの遅延信号が最終段のＦ／Ｆ
から出力され、この遅延信号がＯＲゲート８及びＡＮＤ
ゲート１０に与えられ、Ｆ／Ｆ列９のクロック端子ＣＰ
へのクロック信号の入力が停止される。このような状態
は、監視回路４からディセーブル信号が与えられるとリ
セットされて解除される。
【００２７】ＡＮＤゲート１０は、電源電圧の立ち上が
り時は監視回路４から出力されるイネーブル信号と遅延
回路から出力される遅延信号及びリセット回路５から出
力されるリセット解除信号によりマイコン１にリセット
解除信号を供給し、電源電圧の立ち下がり時にはリセッ
ト回路５から出力されるリセット信号又は監視回路４か
ら出力されるディセーブル信号によりマイコン１にリセ
ット信号を供給する。
り時は監視回路４から出力されるイネーブル信号と遅延
回路から出力される遅延信号及びリセット回路５から出
力されるリセット解除信号によりマイコン１にリセット
解除信号を供給し、電源電圧の立ち下がり時にはリセッ
ト回路５から出力されるリセット信号又は監視回路４か
ら出力されるディセーブル信号によりマイコン１にリセ
ット信号を供給する。
【００２８】このような構成において、正常な状態で電
源電圧が立ち上がる場合に、電源電圧がの上昇して前述
したＶSTA に達し、発振回路２から出力される基準信号
が所定の周波数及び振幅に達すると、クロック信号がバ
ッファゲート３から出力され、ハイレベルのイネーブル
信号が監視回路４からＯＲゲート６及びＡＮＤゲート１
０に与えられ、クロック信号がＡＮＤゲート７を介して
マイコン１に供給される。
源電圧が立ち上がる場合に、電源電圧がの上昇して前述
したＶSTA に達し、発振回路２から出力される基準信号
が所定の周波数及び振幅に達すると、クロック信号がバ
ッファゲート３から出力され、ハイレベルのイネーブル
信号が監視回路４からＯＲゲート６及びＡＮＤゲート１
０に与えられ、クロック信号がＡＮＤゲート７を介して
マイコン１に供給される。
【００２９】また、ＡＮＤゲート７から最初のクロック
信号が出力された後最初のクロック信号を含めてｎ個の
クロック信号が出力されると、ハイレベルの遅延信号が
遅延回路からＡＮＤゲート１０に与えられる。この後、
電源電圧が前述したＶRSR に達すると、ハイレベルのリ
セット解除信号がリセット回路５から出力され、リセッ
ト解除信号はＡＮＤゲート１０を介してマイコン１に供
給される。
信号が出力された後最初のクロック信号を含めてｎ個の
クロック信号が出力されると、ハイレベルの遅延信号が
遅延回路からＡＮＤゲート１０に与えられる。この後、
電源電圧が前述したＶRSR に達すると、ハイレベルのリ
セット解除信号がリセット回路５から出力され、リセッ
ト解除信号はＡＮＤゲート１０を介してマイコン１に供
給される。
【００３０】このように、クロック信号がマイコン１に
入力された後リセット解除信号がマイコン１に入力され
て、正常な立ち上げシーケンスが行われる。
入力された後リセット解除信号がマイコン１に入力され
て、正常な立ち上げシーケンスが行われる。
【００３１】これに対して、クロック信号が発生される
前にリセット解除信号がリセット回路５から出力される
という、異常状態においては、イネーブル信号及び遅延
信号がＡＮＤゲート１０に与えられていないので、リセ
ット解除信号はリセット回路５から出力されてはいるが
マイコン１には供給されていない。
前にリセット解除信号がリセット回路５から出力される
という、異常状態においては、イネーブル信号及び遅延
信号がＡＮＤゲート１０に与えられていないので、リセ
ット解除信号はリセット回路５から出力されてはいるが
マイコン１には供給されていない。
【００３２】このような状態において、クロック信号が
リセット解除信号の発生に遅れてバッファゲート３から
出力されると、イネーブル信号が監視回路４からＯＲゲ
ート６及びＡＮＤゲート１０に与えられ、クロック信号
はＡＮＤゲート７を介してマイコン１に供給される。こ
の後、遅延信号がＡＮＤゲート１０に与えられ、これに
より、リセット解除信号がＡＮＤゲート１０を介してマ
イコン１に供給される。
リセット解除信号の発生に遅れてバッファゲート３から
出力されると、イネーブル信号が監視回路４からＯＲゲ
ート６及びＡＮＤゲート１０に与えられ、クロック信号
はＡＮＤゲート７を介してマイコン１に供給される。こ
の後、遅延信号がＡＮＤゲート１０に与えられ、これに
より、リセット解除信号がＡＮＤゲート１０を介してマ
イコン１に供給される。
【００３３】このように、クロック信号が発生される前
にリセット解除信号がリセット回路５から出力されると
いう、異常な状態においても、クロック信号がマイコン
１に入力された後リセット解除信号がマイコン１に入力
されるので、正常な立ち上げシーケンスが行われ、マイ
コン１が暴走するといった不具合を防止することができ
る。
にリセット解除信号がリセット回路５から出力されると
いう、異常な状態においても、クロック信号がマイコン
１に入力された後リセット解除信号がマイコン１に入力
されるので、正常な立ち上げシーケンスが行われ、マイ
コン１が暴走するといった不具合を防止することができ
る。
【００３４】次に、正常な状態で電源電圧が立ち下がる
場合に、電源電圧が下降して前述したＶRST に達すると
ロウレベルのリセット信号がリセット回路５から出力さ
れて、リセット信号がＡＮＤゲート１０を介してマイコ
ン１に供給され、マイコン１がリセットされる。
場合に、電源電圧が下降して前述したＶRST に達すると
ロウレベルのリセット信号がリセット回路５から出力さ
れて、リセット信号がＡＮＤゲート１０を介してマイコ
ン１に供給され、マイコン１がリセットされる。
【００３５】そして、電源電圧が下降して前述したＶHL
D に達して発振回路２から発振される基準信号の振幅が
クロック信号を発生できなくなる前、すなわち電源電圧
がＶHLD に達する前に例えば基準信号の振幅が正常時の
８０％程度に低下したことが監視回路４によって検出さ
れると、ディセーブル信号が監視回路４からＯＲゲート
６に与えられる。また、ロウレベルのリセット信号がＯ
Ｒゲート６に与えられているので、ＡＮＤゲート７の一
方の入力はロウレベルとなり、クロック信号がバッファ
ゲート３から出力されているが、クロック信号のマイコ
ン１への供給は停止される。
D に達して発振回路２から発振される基準信号の振幅が
クロック信号を発生できなくなる前、すなわち電源電圧
がＶHLD に達する前に例えば基準信号の振幅が正常時の
８０％程度に低下したことが監視回路４によって検出さ
れると、ディセーブル信号が監視回路４からＯＲゲート
６に与えられる。また、ロウレベルのリセット信号がＯ
Ｒゲート６に与えられているので、ＡＮＤゲート７の一
方の入力はロウレベルとなり、クロック信号がバッファ
ゲート３から出力されているが、クロック信号のマイコ
ン１への供給は停止される。
【００３６】このように、リセット信号がマイコン１に
入力された後クロック信号のマイコン１への供給が停止
されて、正常な立ち下げシーケンスが行われる。
入力された後クロック信号のマイコン１への供給が停止
されて、正常な立ち下げシーケンスが行われる。
【００３７】これに対して、リセット信号がリセット回
路５から出力される前にクロック信号が停止するとい
う、異常状態においては、電源電圧の下降にともなって
クロック信号が停止する前に監視回路４により上述した
ように基準信号の振幅の低下が検出され、ロウレベルの
ディセーブル信号が監視回路４からＡＮＤゲート１０に
与えられ、これにより、リセット信号がリセット回路５
から出力されずとも、リセット信号と同等のロウレベル
の信号がＡＮＤゲート１０からマイコン１のリセット端
子に供給されて、マイコン１がリセットされる。
路５から出力される前にクロック信号が停止するとい
う、異常状態においては、電源電圧の下降にともなって
クロック信号が停止する前に監視回路４により上述した
ように基準信号の振幅の低下が検出され、ロウレベルの
ディセーブル信号が監視回路４からＡＮＤゲート１０に
与えられ、これにより、リセット信号がリセット回路５
から出力されずとも、リセット信号と同等のロウレベル
の信号がＡＮＤゲート１０からマイコン１のリセット端
子に供給されて、マイコン１がリセットされる。
【００３８】この後、電源電圧の下降とともに発振回路
２から出力される基準信号の振幅が低下してクロック信
号の発生が停止し、クロック信号のマイコン１への供給
が停止される。
２から出力される基準信号の振幅が低下してクロック信
号の発生が停止し、クロック信号のマイコン１への供給
が停止される。
【００３９】このように、リセット信号がリセット回路
５から出力される前にクロック信号が停止するという、
異常状態においても、マイコン１がリセットされた後ク
ロック信号のマイコン１への供給が停止されるので、正
常な立ち下げシーケンスが行われ、マイコン１が暴走す
るといった不具合を防止することができる。
５から出力される前にクロック信号が停止するという、
異常状態においても、マイコン１がリセットされた後ク
ロック信号のマイコン１への供給が停止されるので、正
常な立ち下げシーケンスが行われ、マイコン１が暴走す
るといった不具合を防止することができる。
【００４０】したがって、上記実施形態の構成を採用す
ることにより、製造ばらつきを考慮してＶSTA 、ＶRSR
、ＶRST 、ＶHLD が常に図６に示すように保たれるよ
うに発振回路ならびにリセット回路の設計を繰り返し行
う必要はなくなり、常に正常な状態でマイコン１の立ち
上げ及び立ち下げを行うことができる。
ることにより、製造ばらつきを考慮してＶSTA 、ＶRSR
、ＶRST 、ＶHLD が常に図６に示すように保たれるよ
うに発振回路ならびにリセット回路の設計を繰り返し行
う必要はなくなり、常に正常な状態でマイコン１の立ち
上げ及び立ち下げを行うことができる。
【００４１】
【発明の効果】以上説明したように、この発明によれ
ば、電源電圧の立ち上がり時は、クロック信号が情報処
理部に供給されて所定時間経過後にリセット解除信号が
情報処理部に供給され、電源電圧の立ち下がり時には、
クロック信号の停止前の状態を検出してリセット信号を
情報処理部に供給するようにしたので、製造ばらつきや
回路構成に依存することなく、電源電圧の立ち上がり時
及び立ち下がり時にクロック信号、リセット信号、リセ
ット解除信号を正しいタイミングで情報処理部に供給す
ることができる。
ば、電源電圧の立ち上がり時は、クロック信号が情報処
理部に供給されて所定時間経過後にリセット解除信号が
情報処理部に供給され、電源電圧の立ち下がり時には、
クロック信号の停止前の状態を検出してリセット信号を
情報処理部に供給するようにしたので、製造ばらつきや
回路構成に依存することなく、電源電圧の立ち上がり時
及び立ち下がり時にクロック信号、リセット信号、リセ
ット解除信号を正しいタイミングで情報処理部に供給す
ることができる。
【００４２】これにより、従来のように設計を何度も繰
り返す必要はなくなり、常に正常な状態で情報処理部の
立ち上げ及び立ち下げを行うことができ、情報処理部に
おける暴走等の誤動作を防止することができる。
り返す必要はなくなり、常に正常な状態で情報処理部の
立ち上げ及び立ち下げを行うことができ、情報処理部に
おける暴走等の誤動作を防止することができる。
【図１】請求項１又は２記載の発明の一実施形態に係わ
る情報処理装置の構成を示す図である。
る情報処理装置の構成を示す図である。
【図２】従来の情報処理装置の構成を示す図である。
【図３】ＶSTA 、ＶRSR 、ＶRST 、ＶHLD の関係を示す
図である。
図である。
【図４】発振回路の構成を示す図である。
【図５】リセット回路の構成を示す図である。
【図６】ＶSTA 、ＶRSR 、ＶRST 、ＶHLD とΣＶthとの
関係を示す図である。
関係を示す図である。
【図７】ＶSTA 、ＶRSR 、ＶRST 、ＶHLD とΣＶthとの
関係を示す図である。
関係を示す図である。
【図８】正弦波の基準信号とリセット信号のタイミング
を示す図である。
を示す図である。
１ マイコン ２ 発振回路 ３ バッファゲート ４ 監視回路 ５ リセット回路 ６，７，８，１０ 論理ゲート ９ Ｆ／Ｆ列
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−171516（ＪＰ，Ａ) 特開 平６−96238（ＪＰ，Ａ) 特開 平１−248216（ＪＰ，Ａ) 特開 平６−301452（ＪＰ，Ａ) 特開 平５−88775（ＪＰ，Ａ) 特開 平２−22716（ＪＰ，Ａ) 特開 昭62−86419（ＪＰ，Ａ) 実開 平５−75852（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 G06F 1/24 G06F 15/78
Claims (2)
- 【請求項１】 クロック信号に同期して動作し、リセッ
ト解除信号によりリセット状態が解除され、リセット信
号によりリセットされる情報処理手段と、 前記情報処理手段に供給されるクロック信号を発生する
クロック信号発生手段と、 リセット信号及びリセット解除信号を発生するリセット
信号発生手段と、 前記クロック信号発生手段により発生されるクロック信
号を監視して、クロック信号の発生及びクロック信号の
停止前の状態を検出する監視手段と、 リセット信号、リセット解除信号ならびに前記監視手段
の検出結果を受けて、電源電圧の立ち上がり時にクロッ
ク信号の発生が検出されて所定時間経過後にリセット解
除信号を前記情報処理手段に供給し、電源電圧の立ち下
がり時にクロック信号の停止前の状態が検出されるとリ
セット信号を前記情報処理手段に供給する制御手段とを
有することを特徴とする情報処理装置。 - 【請求項２】 クロック信号に同期して動作し、リセッ
ト解除信号によりリセット状態が解除され、リセット信
号によりリセットされる情報処理部と、 クロック信号を発生させる基準信号を発振する発振回路
と、 前記発振回路により発振された基準信号を受けて、基準
信号が所定の周波数及び振幅に達するとクロック信号を
発生するクロック信号発生回路と、 前記発振回路が発振する基準信号の周波数及び振幅を監
視して、電源電圧の立ち上がり時は基準信号の周波数及
び振幅がクロック信号が発生される値に達するとイネー
ブル信号を出力し、電源電圧の立ち下がり時には基準信
号の周波数及び振幅がクロック信号が発生されなくなる
値に達する前にディセーブル信号を出力する監視回路
と、 リセット信号及びリセット解除信号を出力するリセット
回路と、 電源電圧の立ち上がり時に前記クロック信号発生回路に
より最初のクロック信号が発生されて所定時間経過後に
遅延信号を出力する遅延回路と、 電源電圧の立ち上がり時はリセット解除信号又はイネー
ブル信号によりクロック信号を前記情報処理部に供給
し、電源電圧の立ち下がり時にはリセット信号及びディ
セーブル信号によりクロック信号の前記情報処理部への
供給を停止する第１の制御ゲートと、 電源電圧の立ち上がり時はイネーブル信号と遅延信号及
びリセット解除信号により前記情報処理部にリセット解
除信号を供給し、電源電圧の立ち下がり時にはリセット
信号又はディセーブル信号により前記情報処理部にリセ
ット信号を供給する第２の制御ゲートとを有することを
特徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30139695A JP3323045B2 (ja) | 1995-11-20 | 1995-11-20 | 情報処理装置 |
| TW085114127A TW377408B (en) | 1995-11-20 | 1996-11-18 | Information processing apparatus |
| US08/751,948 US5794022A (en) | 1995-11-20 | 1996-11-19 | Information processing device with improved timing of clock and reset signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30139695A JP3323045B2 (ja) | 1995-11-20 | 1995-11-20 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09146653A JPH09146653A (ja) | 1997-06-06 |
| JP3323045B2 true JP3323045B2 (ja) | 2002-09-09 |
Family
ID=17896367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30139695A Expired - Lifetime JP3323045B2 (ja) | 1995-11-20 | 1995-11-20 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5794022A (ja) |
| JP (1) | JP3323045B2 (ja) |
| TW (1) | TW377408B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3376306B2 (ja) | 1998-12-25 | 2003-02-10 | エヌイーシーマイクロシステム株式会社 | データ処理装置、そのデータ処理方法 |
| US7100061B2 (en) | 2000-01-18 | 2006-08-29 | Transmeta Corporation | Adaptive power control |
| KR100400395B1 (ko) * | 2001-05-25 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 오동작 방지회로 |
| US7170732B2 (en) * | 2004-08-10 | 2007-01-30 | Micrel Incorporated | Surge delay for current limiter |
| CN100498649C (zh) * | 2007-03-28 | 2009-06-10 | 威盛电子股份有限公司 | 复位***及复位方法 |
| US9223365B2 (en) | 2013-03-16 | 2015-12-29 | Intel Corporation | Method and apparatus for controlled reset sequences without parallel fuses and PLL'S |
| JP6700014B2 (ja) * | 2015-09-09 | 2020-05-27 | ラピスセミコンダクタ株式会社 | 半導体装置および周波数安定フラグの生成方法 |
| CN114114211B (zh) * | 2021-12-03 | 2022-09-06 | 武汉市聚芯微电子有限责任公司 | Tdc单元、tdc阵列以及测距*** |
| US11784635B1 (en) * | 2022-08-23 | 2023-10-10 | Nuvoton Technology Corporation | Control circuit and operation system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3036926C2 (de) * | 1980-09-30 | 1984-07-26 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zur Steuerung des Arbeitsablaufes in Datenverarbeitungsanlagen mit Mikroprogrammsteuerung |
| JPS58182758A (ja) * | 1982-04-20 | 1983-10-25 | Toshiba Corp | 演算制御装置 |
| US5179693A (en) * | 1985-03-29 | 1993-01-12 | Fujitsu Limited | System for controlling operation of processor by adjusting duty cycle of performance control pulse based upon target performance value |
| US5511203A (en) * | 1994-02-02 | 1996-04-23 | Advanced Micro Devices | Power management system distinguishing between primary and secondary system activity |
-
1995
- 1995-11-20 JP JP30139695A patent/JP3323045B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-18 TW TW085114127A patent/TW377408B/zh not_active IP Right Cessation
- 1996-11-19 US US08/751,948 patent/US5794022A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW377408B (en) | 1999-12-21 |
| JPH09146653A (ja) | 1997-06-06 |
| US5794022A (en) | 1998-08-11 |
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