JPH1174777A - 半導体装置の入力バッファ - Google Patents
半導体装置の入力バッファInfo
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- JPH1174777A JPH1174777A JP9283590A JP28359097A JPH1174777A JP H1174777 A JPH1174777 A JP H1174777A JP 9283590 A JP9283590 A JP 9283590A JP 28359097 A JP28359097 A JP 28359097A JP H1174777 A JPH1174777 A JP H1174777A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】
【課題】 参照電位ＶＲが１．６５Ｖでも２．９Ｖでも
正常に動作する半導体装置の入力バッファを提供する。 【解決手段】 電圧シフト回路１は、１．６５Ｖまたは
２．９Ｖに小振幅論理信号が重畳された入力信号ＶＩ
を、２．９Ｖまたは１．６５Ｖに小振幅論理信号の相補
信号が重畳された信号Ｖ１に変換する。電圧シフト回路
２は、１．６５Ｖまたは２．９Ｖの参照電位ＶＲを２．
９Ｖまたは１．６５Ｖの信号Ｖ１に変換する。差動増幅
器３は、参照電位ＶＲが１．６５Ｖの場合は参照電位Ｖ
Ｒと入力信号ＶＩを比較し、参照電位ＶＲが２．９Ｖの
場合は信号Ｖ１とＶ２を比較する。
正常に動作する半導体装置の入力バッファを提供する。 【解決手段】 電圧シフト回路１は、１．６５Ｖまたは
２．９Ｖに小振幅論理信号が重畳された入力信号ＶＩ
を、２．９Ｖまたは１．６５Ｖに小振幅論理信号の相補
信号が重畳された信号Ｖ１に変換する。電圧シフト回路
２は、１．６５Ｖまたは２．９Ｖの参照電位ＶＲを２．
９Ｖまたは１．６５Ｖの信号Ｖ１に変換する。差動増幅
器３は、参照電位ＶＲが１．６５Ｖの場合は参照電位Ｖ
Ｒと入力信号ＶＩを比較し、参照電位ＶＲが２．９Ｖの
場合は信号Ｖ１とＶ２を比較する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の入力
バッファに関し、特に、外部参照電位と外部信号とを比
較し、比較結果に応じた内部信号を内部回路に与える半
導体装置の入力バッファに関する。
バッファに関し、特に、外部参照電位と外部信号とを比
較し、比較結果に応じた内部信号を内部回路に与える半
導体装置の入力バッファに関する。
【０００２】
【従来の技術】近年のマイクロプロセッサの高速化に伴
いメモリも高速化されているが、デバイス間のデータ伝
送に関しては、従来のＴＴＬ（Ttansistor Transistor
Logic）系のインタフェースでは速度に限界がある。Ｔ
ＴＬ系インタフェースでは、動作周波数が低い場合は問
題がないが、動作周波数が高くなると、出力信号のオー
バーシュートやアンダーシュートが目立つようになり、
さらに、バス伝送系においては反射による信号の割れも
深刻な問題となっている。そのため、信号の振幅を抑え
た高速インタフェースが実用化されてきている。
いメモリも高速化されているが、デバイス間のデータ伝
送に関しては、従来のＴＴＬ（Ttansistor Transistor
Logic）系のインタフェースでは速度に限界がある。Ｔ
ＴＬ系インタフェースでは、動作周波数が低い場合は問
題がないが、動作周波数が高くなると、出力信号のオー
バーシュートやアンダーシュートが目立つようになり、
さらに、バス伝送系においては反射による信号の割れも
深刻な問題となっている。そのため、信号の振幅を抑え
た高速インタフェースが実用化されてきている。
【０００３】図１０は、ＴＴＬ系インタフェースである
ＬＶＴＴＬ（Low Voltage Ttansistor Transistor Logi
c ）インタフェースが採用された半導体集積回路装置
（たとえばＤＲＡＭ）の構成を示す一部省略した回路ブ
ロック図である。
ＬＶＴＴＬ（Low Voltage Ttansistor Transistor Logi
c ）インタフェースが採用された半導体集積回路装置
（たとえばＤＲＡＭ）の構成を示す一部省略した回路ブ
ロック図である。
【０００４】図１０を参照して、この半導体集積回路装
置は、入力バッファ８１．１〜８１．ｍ、内部回路８２
および出力バッファ８３．１〜８３．ｎを備える。入力
バッファ８１．１〜８１．ｍは、それぞれ外部信号ＥＸ
Ｔ１〜ＥＸＴｍを受け、内部信号を生成して内部回路８
２に与える。内部回路８２は、入力バッファ８１．１〜
８１．ｍから与えられた内部信号に従って所定の動作
（ＤＲＡＭであればデータの書込・読出動作）を行な
う。出力バッファ８３．１〜８３．ｎは、内部回路８２
で生成された信号Ｄ１〜Ｄｎを増幅して外部に出力す
る。
置は、入力バッファ８１．１〜８１．ｍ、内部回路８２
および出力バッファ８３．１〜８３．ｎを備える。入力
バッファ８１．１〜８１．ｍは、それぞれ外部信号ＥＸ
Ｔ１〜ＥＸＴｍを受け、内部信号を生成して内部回路８
２に与える。内部回路８２は、入力バッファ８１．１〜
８１．ｍから与えられた内部信号に従って所定の動作
（ＤＲＡＭであればデータの書込・読出動作）を行な
う。出力バッファ８３．１〜８３．ｎは、内部回路８２
で生成された信号Ｄ１〜Ｄｎを増幅して外部に出力す
る。
【０００５】図１１は、図１０で示した入力バッファ８
１．ｍの構成を示す回路図である。図１１を参照して、
入力バッファ８１．ｍは、ＰチャネルＭＯＳトランジス
タ８４，８５およびＮチャネルＭＯＳトランジスタ８
６，８７を含む。ＰチャネルＭＯＳトランジスタ８４，
８５は、それぞれ電源電位Ｖｄｄ（３．３Ｖ）のライン
と出力ノードＮ８６との間に接続される。ＮチャネルＭ
ＯＳトランジスタ８６，８７は、出力ノードＮ８６と接
地電位Ｖｓｓのラインとの間に直列接続される。ＭＯＳ
トランジスタ８４，８７のゲートは、入力信号ＶＩ（外
部信号ＥＸＴｍ）を受け、ＭＯＳトランジスタ８５，８
６のゲートは活性化信号ＳＥＬを受ける。活性化信号Ｓ
ＥＬは、消費電力の低減化のため、半導体集積回路装置
のスタンバイモード（パワーダウンモード、スリープモ
ード）時に非活性化レベルの「Ｌ」レベルにされる。出
力ノードＮ８６の電位が出力信号ＶＯとなる。
１．ｍの構成を示す回路図である。図１１を参照して、
入力バッファ８１．ｍは、ＰチャネルＭＯＳトランジス
タ８４，８５およびＮチャネルＭＯＳトランジスタ８
６，８７を含む。ＰチャネルＭＯＳトランジスタ８４，
８５は、それぞれ電源電位Ｖｄｄ（３．３Ｖ）のライン
と出力ノードＮ８６との間に接続される。ＮチャネルＭ
ＯＳトランジスタ８６，８７は、出力ノードＮ８６と接
地電位Ｖｓｓのラインとの間に直列接続される。ＭＯＳ
トランジスタ８４，８７のゲートは、入力信号ＶＩ（外
部信号ＥＸＴｍ）を受け、ＭＯＳトランジスタ８５，８
６のゲートは活性化信号ＳＥＬを受ける。活性化信号Ｓ
ＥＬは、消費電力の低減化のため、半導体集積回路装置
のスタンバイモード（パワーダウンモード、スリープモ
ード）時に非活性化レベルの「Ｌ」レベルにされる。出
力ノードＮ８６の電位が出力信号ＶＯとなる。
【０００６】活性化信号ＳＥＬが非活性化レベルの
「Ｌ」レベルである場合は、ＰチャネルＭＯＳトランジ
スタ８５が導通しＮチャネルＭＯＳトランジスタ８６が
非導通となり、入力信号ＶＩに関係なく出力信号ＶＯは
「Ｈ」レベルに固定される。活性化信号ＳＥＬが活性化
レベルの「Ｈ」レベルに立上がると、ＰチャネルＭＯＳ
トランジスタ８５が非導通となりＮチャネルＭＯＳトラ
ンジスタ８６が導通して、入力バッファ８１．ｍが活性
化される。
「Ｌ」レベルである場合は、ＰチャネルＭＯＳトランジ
スタ８５が導通しＮチャネルＭＯＳトランジスタ８６が
非導通となり、入力信号ＶＩに関係なく出力信号ＶＯは
「Ｈ」レベルに固定される。活性化信号ＳＥＬが活性化
レベルの「Ｈ」レベルに立上がると、ＰチャネルＭＯＳ
トランジスタ８５が非導通となりＮチャネルＭＯＳトラ
ンジスタ８６が導通して、入力バッファ８１．ｍが活性
化される。
【０００７】入力信号ＶＩが「Ｈ」レベル（２Ｖ）に立
上がると、ＰチャネルＭＯＳトランジスタ８４が非導通
となりＮチャネルＭＯＳトランジスタ８７が導通して、
出力信号ＶＯが「Ｌ」レベルに立下がる。入力信号ＶＩ
が「Ｌ」レベル（０．８Ｖ）に立下がると、Ｐチャネル
ＭＯＳトランジスタ８４が導通しＮチャネルＭＯＳトラ
ンジスタ８７が非導通となって、出力信号ＶＯが「Ｈ」
レベルに立上がる。
上がると、ＰチャネルＭＯＳトランジスタ８４が非導通
となりＮチャネルＭＯＳトランジスタ８７が導通して、
出力信号ＶＯが「Ｌ」レベルに立下がる。入力信号ＶＩ
が「Ｌ」レベル（０．８Ｖ）に立下がると、Ｐチャネル
ＭＯＳトランジスタ８４が導通しＮチャネルＭＯＳトラ
ンジスタ８７が非導通となって、出力信号ＶＯが「Ｈ」
レベルに立上がる。
【０００８】図１２は、高速インタフェースであるＳＳ
ＴＬ＿３（Stub Series TerminatedLogic for 3.3 Volt
e）インタフェースを示す一部省略した回路ブロック図
である。
ＴＬ＿３（Stub Series TerminatedLogic for 3.3 Volt
e）インタフェースを示す一部省略した回路ブロック図
である。
【０００９】図１２を参照して、ＳＳＴＬ＿３インタフ
ェースでは、送信側半導体集積回路装置９０内の出力バ
ッファ９１の出力ノード９１ａと受信側半導体集積回路
装置９２内の入力バッファ９３の一方入力ノード９３ａ
とが信号伝送線９４で接続される。出力バッファ９１の
出力ノード９１ａおよび入力バッファ９３の一方入力ノ
ード９３ａは、それぞれ抵抗素子９５，９６を介して終
端電位Ｖｔｔ（１．６５Ｖ）を受ける。入力バッファ９
３の他方入力ノード９３ｂは、参照電位ＶＲ（１．６５
Ｖ）を受ける。
ェースでは、送信側半導体集積回路装置９０内の出力バ
ッファ９１の出力ノード９１ａと受信側半導体集積回路
装置９２内の入力バッファ９３の一方入力ノード９３ａ
とが信号伝送線９４で接続される。出力バッファ９１の
出力ノード９１ａおよび入力バッファ９３の一方入力ノ
ード９３ａは、それぞれ抵抗素子９５，９６を介して終
端電位Ｖｔｔ（１．６５Ｖ）を受ける。入力バッファ９
３の他方入力ノード９３ｂは、参照電位ＶＲ（１．６５
Ｖ）を受ける。
【００１０】入力バッファ９３は、図１３に示すよう
に、差動増幅器で構成され、ＰチャネルＭＯＳトランジ
スタ１００〜１０２およびＮチャネルＭＯＳトランジス
タ１０３，１０４を含む。ＰチャネルＭＯＳトランジス
タ１００は、電源電位ＶｄｄのラインとノードＮ１００
との間に接続され、そのゲートは活性化信号／ＳＥＬを
受ける。ＭＯＳトランジスタ１０１，１０３およびＭＯ
Ｓトランジスタ１０２，１０４は、それぞれノードＮ１
００と接地電位Ｖｓｓのラインとの間に直列接続され
る。ＰチャネルＭＯＳトランジスタ１０１，１０２のゲ
ートは、ともにＰチャネルＭＯＳトランジスタ１０１の
ドレイン（ノードＮ１０１）に接続される。Ｐチャネル
ＭＯＳトランジスタ１０１と１０２は、カレントミラー
回路を構成する。ＮチャネルＭＯＳトランジスタ１０
３，１０４のゲートは、それぞれ参照電位ＶＲおよび入
力信号ＶＩを受ける。ＮチャネルＭＯＳトランジスタ１
０３と１０４は、差動トランジスタ対を構成する。入力
信号ＶＩは、図１４に示すように、参照電位ＶＲに小振
幅論理信号が重畳された信号であり、１．６５＋０．４
Ｖと１．６５−０．４Ｖとの間で振幅する。Ｐチャネル
ＭＯＳトランジスタ１０２とＮチャネルＭＯＳトランジ
スタ１０４の間のノードＮ１０２の電位が出力信号ＶＯ
となる。
に、差動増幅器で構成され、ＰチャネルＭＯＳトランジ
スタ１００〜１０２およびＮチャネルＭＯＳトランジス
タ１０３，１０４を含む。ＰチャネルＭＯＳトランジス
タ１００は、電源電位ＶｄｄのラインとノードＮ１００
との間に接続され、そのゲートは活性化信号／ＳＥＬを
受ける。ＭＯＳトランジスタ１０１，１０３およびＭＯ
Ｓトランジスタ１０２，１０４は、それぞれノードＮ１
００と接地電位Ｖｓｓのラインとの間に直列接続され
る。ＰチャネルＭＯＳトランジスタ１０１，１０２のゲ
ートは、ともにＰチャネルＭＯＳトランジスタ１０１の
ドレイン（ノードＮ１０１）に接続される。Ｐチャネル
ＭＯＳトランジスタ１０１と１０２は、カレントミラー
回路を構成する。ＮチャネルＭＯＳトランジスタ１０
３，１０４のゲートは、それぞれ参照電位ＶＲおよび入
力信号ＶＩを受ける。ＮチャネルＭＯＳトランジスタ１
０３と１０４は、差動トランジスタ対を構成する。入力
信号ＶＩは、図１４に示すように、参照電位ＶＲに小振
幅論理信号が重畳された信号であり、１．６５＋０．４
Ｖと１．６５−０．４Ｖとの間で振幅する。Ｐチャネル
ＭＯＳトランジスタ１０２とＮチャネルＭＯＳトランジ
スタ１０４の間のノードＮ１０２の電位が出力信号ＶＯ
となる。
【００１１】活性化信号／ＳＥＬが非活性化レベルの
「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジ
スタ１００が非導通となり、出力信号ＶＯは入力信号Ｖ
Ｉに関係なく「Ｌ」レベルに固定される。活性化信号／
ＳＥＬが活性化レベルの「Ｌ」レベルに立下がると、Ｐ
チャネルＭＯＳトランジスタ１００が導通し、ノードＮ
１０１，Ｎ１０２の各々に電流が供給され、入力バッフ
ァ９３が活性化される。
「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジ
スタ１００が非導通となり、出力信号ＶＯは入力信号Ｖ
Ｉに関係なく「Ｌ」レベルに固定される。活性化信号／
ＳＥＬが活性化レベルの「Ｌ」レベルに立下がると、Ｐ
チャネルＭＯＳトランジスタ１００が導通し、ノードＮ
１０１，Ｎ１０２の各々に電流が供給され、入力バッフ
ァ９３が活性化される。
【００１２】入力信号ＶＩが「Ｈ」レベル（２．０５
Ｖ）に立上がると、ＮチャネルＭＯＳトランジスタ１０
４の抵抗値がＮチャネルＭＯＳトランジスタ１０３の抵
抗値によりも小さくなって出力信号ＶＯが「Ｌ」レベル
に立下がる。入力信号ＶＩが「Ｌ」レベル（１．２５
Ｖ）に立下がると、ＮチャネルＭＯＳトランジスタ１０
４の抵抗値がＮチャネルＭＯＳトランジスタ１０３の抵
抗値よりも大きくなって出力信号ＶＯが「Ｈ」レベルに
立上がる。
Ｖ）に立上がると、ＮチャネルＭＯＳトランジスタ１０
４の抵抗値がＮチャネルＭＯＳトランジスタ１０３の抵
抗値によりも小さくなって出力信号ＶＯが「Ｌ」レベル
に立下がる。入力信号ＶＩが「Ｌ」レベル（１．２５
Ｖ）に立下がると、ＮチャネルＭＯＳトランジスタ１０
４の抵抗値がＮチャネルＭＯＳトランジスタ１０３の抵
抗値よりも大きくなって出力信号ＶＯが「Ｈ」レベルに
立上がる。
【００１３】このＳＳＴＬ＿３インタフェースでは、信
号伝送線９４の電位の振幅が小さくてすむので、高速で
信号を伝送することができるほか、消費電力の交流成分
を小さくすることができるという利点がある。また、出
力バッファ９１の消費電力が小さいので、出力バッファ
９１を容易に集積化することもできる。
号伝送線９４の電位の振幅が小さくてすむので、高速で
信号を伝送することができるほか、消費電力の交流成分
を小さくすることができるという利点がある。また、出
力バッファ９１の消費電力が小さいので、出力バッファ
９１を容易に集積化することもできる。
【００１４】
【発明が解決しようとする課題】しかし、ＳＳＴＬ＿３
インタフェースでは、信号伝送線９４を終端電位Ｖｔｔ
に保持する必要があるので、電源電位Ｖｄｄから終端電
位Ｖｔｔ（＝Ｖｄｄ／２）を生成するための消費電力が
必要となり、システム全体としては消費電力が大きくな
ってしまうという問題がある。これは、携帯装置のよう
にバッテリで駆動する必要があるシステムでは、特に問
題となる。
インタフェースでは、信号伝送線９４を終端電位Ｖｔｔ
に保持する必要があるので、電源電位Ｖｄｄから終端電
位Ｖｔｔ（＝Ｖｄｄ／２）を生成するための消費電力が
必要となり、システム全体としては消費電力が大きくな
ってしまうという問題がある。これは、携帯装置のよう
にバッテリで駆動する必要があるシステムでは、特に問
題となる。
【００１５】そこで、図１５に示すように、終端電位Ｖ
ｔｔを電源電位Ｖｄｄ（３．３Ｖ）とし、参照電位ＶＲ
を２．９Ｖとし、入力信号ＶＩを２．９＋０．４Ｖと
２．９−０．４Ｖとの間で振幅させる方法が提案され
た。この方法によれば、終端電位Ｖｔｔを生成するため
の消費電力が不要となるので、システム全体としての消
費電力も低減化される。しかし、この方法は、終端電位
Ｖｔｔと参照電位ＶＲが一致せず、信号ＶＩの「Ｈ」レ
ベルから「Ｌ」レベルへの変化と「Ｌ」レベルから
「Ｈ」レベルへの変化がアンバランスになるため、高速
動作に適さない。
ｔｔを電源電位Ｖｄｄ（３．３Ｖ）とし、参照電位ＶＲ
を２．９Ｖとし、入力信号ＶＩを２．９＋０．４Ｖと
２．９−０．４Ｖとの間で振幅させる方法が提案され
た。この方法によれば、終端電位Ｖｔｔを生成するため
の消費電力が不要となるので、システム全体としての消
費電力も低減化される。しかし、この方法は、終端電位
Ｖｔｔと参照電位ＶＲが一致せず、信号ＶＩの「Ｈ」レ
ベルから「Ｌ」レベルへの変化と「Ｌ」レベルから
「Ｈ」レベルへの変化がアンバランスになるため、高速
動作に適さない。
【００１６】そこで、システムがバッテリで駆動される
場合は終端電位Ｖｔｔを電源電位Ｖｄｄとして高速動作
よりも消費電力の低減化を優先させ、システムがバッテ
リで駆動されずコンセントからの電力で駆動される場合
は終端電位Ｖｔｔを中間電位Ｖｄｄ／２として消費電力
の低減化よりも高速動作を優先させる方法が提案され
た。
場合は終端電位Ｖｔｔを電源電位Ｖｄｄとして高速動作
よりも消費電力の低減化を優先させ、システムがバッテ
リで駆動されずコンセントからの電力で駆動される場合
は終端電位Ｖｔｔを中間電位Ｖｄｄ／２として消費電力
の低減化よりも高速動作を優先させる方法が提案され
た。
【００１７】しかし、図１３の入力バッファ９３におい
て終端電位Ｖｔｔを電源電位Ｖｄｄとし参照電位ＶＲを
２．９Ｖとすると、終端電位Ｖｔｔを中間電位Ｖｄｄ／
２にし参照電位ＶＲを１．６５Ｖにしていた場合に比べ
てＮチャネルＭＯＳトランジスタ１０３，１０４の抵抗
値が小さくなり、図１６に示すように、出力信号ＶＯの
論理振幅の中間レベルが低下してしまい内部回路８２に
誤動作が生じる。
て終端電位Ｖｔｔを電源電位Ｖｄｄとし参照電位ＶＲを
２．９Ｖとすると、終端電位Ｖｔｔを中間電位Ｖｄｄ／
２にし参照電位ＶＲを１．６５Ｖにしていた場合に比べ
てＮチャネルＭＯＳトランジスタ１０３，１０４の抵抗
値が小さくなり、図１６に示すように、出力信号ＶＯの
論理振幅の中間レベルが低下してしまい内部回路８２に
誤動作が生じる。
【００１８】それゆえに、この発明の主たる目的は、第
１および第２の電位のうちのいずれの電位が外部参照電
位として与えられても正常に動作する半導体装置の入力
バッファを提供することである。
１および第２の電位のうちのいずれの電位が外部参照電
位として与えられても正常に動作する半導体装置の入力
バッファを提供することである。
【００１９】
【課題を解決するための手段】請求項１に係る発明は、
第１および第２の電源電位間の第１の電位、または第１
の電源電位と第１の電位との間の第２の電位が外部参照
電位として与えられるとともに、外部参照電位に小振幅
論理信号が重畳された外部信号が与えられ、外部参照電
位と外部信号とを比較し、比較結果に応じた内部信号を
内部回路に与える半導体装置の入力バッファであって、
信号変換手段、電位変換手段、第１〜第４のトランジス
タ、およびカレントミラー回路を備える。信号変換手段
は、第１または第２の電位に小振幅論理信号が重畳され
た外部信号を、第２または第１の電位に小振幅論理信号
の相補信号が重畳された信号に変換して出力する。電位
変換手段は、外部参照電位として与えられた第１または
第２の電位を第２または第１の電位に変換して出力す
る。第１および第２のトランジスタは、第１のノードと
第２の電源電位のラインとの間に直列接続され、一方の
トランジスタの入力電極が外部参照電位を受け、他方の
トランジスタの入力電極が信号変換手段の出力信号を受
ける。第３および第４のトランジスタは、内部信号が出
力される第２のノードと第２の電源電位のラインとの間
に直列接続され、一方のトランジスタの入力電極が前記
外部信号を受け、他方のトランジスタの入力電極が電位
変換手段の出力電位を受ける。カレントミラー回路は、
基準電位のラインと第１および第２のノードとの間に接
続され、第１のノードに流れる電流に等しい電流を第２
のノードに与える。
第１および第２の電源電位間の第１の電位、または第１
の電源電位と第１の電位との間の第２の電位が外部参照
電位として与えられるとともに、外部参照電位に小振幅
論理信号が重畳された外部信号が与えられ、外部参照電
位と外部信号とを比較し、比較結果に応じた内部信号を
内部回路に与える半導体装置の入力バッファであって、
信号変換手段、電位変換手段、第１〜第４のトランジス
タ、およびカレントミラー回路を備える。信号変換手段
は、第１または第２の電位に小振幅論理信号が重畳され
た外部信号を、第２または第１の電位に小振幅論理信号
の相補信号が重畳された信号に変換して出力する。電位
変換手段は、外部参照電位として与えられた第１または
第２の電位を第２または第１の電位に変換して出力す
る。第１および第２のトランジスタは、第１のノードと
第２の電源電位のラインとの間に直列接続され、一方の
トランジスタの入力電極が外部参照電位を受け、他方の
トランジスタの入力電極が信号変換手段の出力信号を受
ける。第３および第４のトランジスタは、内部信号が出
力される第２のノードと第２の電源電位のラインとの間
に直列接続され、一方のトランジスタの入力電極が前記
外部信号を受け、他方のトランジスタの入力電極が電位
変換手段の出力電位を受ける。カレントミラー回路は、
基準電位のラインと第１および第２のノードとの間に接
続され、第１のノードに流れる電流に等しい電流を第２
のノードに与える。
【００２０】請求項２に係る発明では、請求項１に係る
発明の信号変換手段は、第５のトランジスタおよび第１
の抵抗素子を含み、電位変換手段は、第６のトランジス
タおよび第２の抵抗素子を含む。第５のトランジスタ
は、その入力電極が外部信号を受け、その第１の電極が
第２の電源電位を受け、その第２の電極が変換された信
号を出力する。第１の抵抗素子は、第５のトランジスタ
の第２の電極と第１の電源電位のラインとの間に接続さ
れる。第６のトランジスタは、その入力電極が外部参照
電位を受け、その第１の電極が第２の電源電位を受け、
その第２の電極が変換された電位を出力する。第２の抵
抗素子は、第６のトランジスタの第２の電極と第１の電
源電位のラインとの間に接続される。
発明の信号変換手段は、第５のトランジスタおよび第１
の抵抗素子を含み、電位変換手段は、第６のトランジス
タおよび第２の抵抗素子を含む。第５のトランジスタ
は、その入力電極が外部信号を受け、その第１の電極が
第２の電源電位を受け、その第２の電極が変換された信
号を出力する。第１の抵抗素子は、第５のトランジスタ
の第２の電極と第１の電源電位のラインとの間に接続さ
れる。第６のトランジスタは、その入力電極が外部参照
電位を受け、その第１の電極が第２の電源電位を受け、
その第２の電極が変換された電位を出力する。第２の抵
抗素子は、第６のトランジスタの第２の電極と第１の電
源電位のラインとの間に接続される。
【００２１】請求項３に係る発明では、請求項１または
２に係る発明に、さらに、第７〜第１０のトランジスタ
が設けられる。第７および第８のトランジスタは、第１
のノードと第２の電源電位のラインとの間に直列接続さ
れ、一方のトランジスタの入力電極が信号変換手段の出
力信号を受け、他方のトランジスタの入力電極が外部参
照電位を受ける。第９および第１０のトランジスタは、
第２のノードと第２の電源電位のラインとの間に直列接
続され、一方のトランジスタの入力電極が電位変換手段
の出力電位を受け、他方のトランジスタの入力電極が外
部信号を受ける。
２に係る発明に、さらに、第７〜第１０のトランジスタ
が設けられる。第７および第８のトランジスタは、第１
のノードと第２の電源電位のラインとの間に直列接続さ
れ、一方のトランジスタの入力電極が信号変換手段の出
力信号を受け、他方のトランジスタの入力電極が外部参
照電位を受ける。第９および第１０のトランジスタは、
第２のノードと第２の電源電位のラインとの間に直列接
続され、一方のトランジスタの入力電極が電位変換手段
の出力電位を受け、他方のトランジスタの入力電極が外
部信号を受ける。
【００２２】請求項４に係る発明は、請求項１から３の
いずれかに係る発明の基準電位は、第１の電源電位であ
る。
いずれかに係る発明の基準電位は、第１の電源電位であ
る。
【００２３】請求項５に係る発明では、請求項１から３
のいずれかに係る発明の基準電位は、第１および第２の
電源電位間の安定化電位であり、さらに、第１および第
２の電源電位を受け、安定化電位を生成する安定化電位
発生手段がさらに設けられる。
のいずれかに係る発明の基準電位は、第１および第２の
電源電位間の安定化電位であり、さらに、第１および第
２の電源電位を受け、安定化電位を生成する安定化電位
発生手段がさらに設けられる。
【００２４】請求項６に係る発明は、第１および第２の
電源電位間の第１の電位、または第１の電源電位と第１
の電位との間の第２の電位が外部参照電位として与えら
れるとともに、外部参照電位に小振幅論理信号が重畳さ
れた外部信号が与えられ、外部参照電位と外部信号とを
比較し、比較結果に応じた内部信号を内部回路に与える
半導体装置の入力バッファであって、第１〜第６のトラ
ンジスタ、およびカレントミラー回路を備える。第１の
トランジスタは、第１のノードと第２の電源電位のライ
ンとの間に接続され、その入力電極が外部参照電位を受
ける。第２のトランジスタは、内部信号が出力される第
２のノードと第２の電源電位のラインとの間に接続さ
れ、その入力電極が外部信号を受ける。第３および第４
のトランジスタは、第１のノードと第２の電源電位のラ
インとの間に直列接続され、一方のトランジスタの入力
電極が第１のトランジスタの入力電極に接続され、他方
のトランジスタの入力電極が第１のノードに接続され、
第１のノードに流れる電流の変化を抑制する。第５およ
び第６のトランジスタは、第２のノードと第２の電源電
位のラインとの間に直列接続され、一方のトランジスタ
の入力電極が第２のトランジスタの入力電極に接続さ
れ、他方のトランジスタの入力電極が第２のノードに接
続され、第２のノードに流れる電流を抑制する。カレン
トミラー回路は、第１の電源電位のラインと第１および
第２のノードとの間に接続され、第１のノードに流れる
電流に等しい電流を第２のノードに与える。
電源電位間の第１の電位、または第１の電源電位と第１
の電位との間の第２の電位が外部参照電位として与えら
れるとともに、外部参照電位に小振幅論理信号が重畳さ
れた外部信号が与えられ、外部参照電位と外部信号とを
比較し、比較結果に応じた内部信号を内部回路に与える
半導体装置の入力バッファであって、第１〜第６のトラ
ンジスタ、およびカレントミラー回路を備える。第１の
トランジスタは、第１のノードと第２の電源電位のライ
ンとの間に接続され、その入力電極が外部参照電位を受
ける。第２のトランジスタは、内部信号が出力される第
２のノードと第２の電源電位のラインとの間に接続さ
れ、その入力電極が外部信号を受ける。第３および第４
のトランジスタは、第１のノードと第２の電源電位のラ
インとの間に直列接続され、一方のトランジスタの入力
電極が第１のトランジスタの入力電極に接続され、他方
のトランジスタの入力電極が第１のノードに接続され、
第１のノードに流れる電流の変化を抑制する。第５およ
び第６のトランジスタは、第２のノードと第２の電源電
位のラインとの間に直列接続され、一方のトランジスタ
の入力電極が第２のトランジスタの入力電極に接続さ
れ、他方のトランジスタの入力電極が第２のノードに接
続され、第２のノードに流れる電流を抑制する。カレン
トミラー回路は、第１の電源電位のラインと第１および
第２のノードとの間に接続され、第１のノードに流れる
電流に等しい電流を第２のノードに与える。
【００２５】請求項７に係る発明は、第１および第２の
電源電位間の第１の電位、第１の電源電位と第１の電位
との間の第２の電位が外部参照電位として与えられると
ともに、外部参照電位に小振幅論理信号が重畳された外
部信号が与えられ、外部参照電位と外部信号とを比較
し、比較結果に応じた内部信号を内部回路に与える半導
体装置の入力バッファであって、第１の差動増幅器、第
２の差動増幅器、判別手段、および切換手段を備える。
第１の差動増幅器は、一方のトランジスタの入力電極が
外部参照電位を受け、他方のトランジスタの入力電極が
外部信号を受ける差動トランジスタ対を含み、各トラン
ジスタの入力電極に第１の電位が与えられた場合に内部
信号の論理振幅の中間レベルを出力するように構成され
る。第２の差動増幅器は、一方のトランジスタの入力電
極が外部参照電位を受け、他方のトランジスタの入力電
極が外部信号を受ける差動トランジスタ対を含み、各ト
ランジスタの入力電極に第２の電位が与えられた場合に
内部信号の論理振幅の中間レベルを出力するように構成
される。判別手段は、外部参照電位が第１の電位である
か第２の電位であるかを判別する。切換手段は、判別手
段の判別結果に基づいて、外部参照電位が第１の電位で
ある場合は第１の差動増幅器を活性化させ、外部参照電
位が第２の電位である場合は第２の差動増幅器を活性化
させる。
電源電位間の第１の電位、第１の電源電位と第１の電位
との間の第２の電位が外部参照電位として与えられると
ともに、外部参照電位に小振幅論理信号が重畳された外
部信号が与えられ、外部参照電位と外部信号とを比較
し、比較結果に応じた内部信号を内部回路に与える半導
体装置の入力バッファであって、第１の差動増幅器、第
２の差動増幅器、判別手段、および切換手段を備える。
第１の差動増幅器は、一方のトランジスタの入力電極が
外部参照電位を受け、他方のトランジスタの入力電極が
外部信号を受ける差動トランジスタ対を含み、各トラン
ジスタの入力電極に第１の電位が与えられた場合に内部
信号の論理振幅の中間レベルを出力するように構成され
る。第２の差動増幅器は、一方のトランジスタの入力電
極が外部参照電位を受け、他方のトランジスタの入力電
極が外部信号を受ける差動トランジスタ対を含み、各ト
ランジスタの入力電極に第２の電位が与えられた場合に
内部信号の論理振幅の中間レベルを出力するように構成
される。判別手段は、外部参照電位が第１の電位である
か第２の電位であるかを判別する。切換手段は、判別手
段の判別結果に基づいて、外部参照電位が第１の電位で
ある場合は第１の差動増幅器を活性化させ、外部参照電
位が第２の電位である場合は第２の差動増幅器を活性化
させる。
【００２６】請求項８に係る発明は、第１および第２の
電源電位間の第１の電位、または第１の電源電位と第１
の電位との間の第２の電位が外部参照電位として与えら
れるとともに、外部参照電位に小振幅論理信号が重畳さ
れた外部信号が与えられ、外部参照電位と外部信号とを
比較し、比較結果に応じた内部信号を内部回路に与える
半導体装置の入力バッファであって、差動増幅器、判別
手段、および切換手段を備える。差動増幅器は、一方の
トランジスタの入力電極が外部参照電位を受け、他方の
トランジスタの入力電極が外部信号を受ける差動トラン
ジスタ対と、第１および第２の電源ノードとを含む。こ
の差動増幅器は、各トランジスタの入力電極に第２の電
位が与えられ、かつ第１および第２の電源ノードにそれ
ぞれ第１および第２の電源電位が与えられた場合に内部
信号の論理振幅の中間レベルを出力し、各トランジスタ
の入力電極に第１の電位が与えられ、かつ第１および第
２の電源ノードにそれぞれ第１の電源電位と第１の電位
との間の第３の電源電位および第２の電源電位が与えら
れた場合に内部信号の論理振幅の中間レベルを出力する
ように構成される。判別手段は、外部参照電位が第１の
電位であるか第２の電位であるかを判別する。切換手段
は、判別手段の判別結果に基づいて、外部参照電位が第
１の電位である場合は第１および第２の電源ノードにそ
れぞれ第３および第２の電源電位を与え、外部参照電位
が第２の電位である場合は第１および第２の電源ノード
にそれぞれ第１および第２の電源電位を与える。
電源電位間の第１の電位、または第１の電源電位と第１
の電位との間の第２の電位が外部参照電位として与えら
れるとともに、外部参照電位に小振幅論理信号が重畳さ
れた外部信号が与えられ、外部参照電位と外部信号とを
比較し、比較結果に応じた内部信号を内部回路に与える
半導体装置の入力バッファであって、差動増幅器、判別
手段、および切換手段を備える。差動増幅器は、一方の
トランジスタの入力電極が外部参照電位を受け、他方の
トランジスタの入力電極が外部信号を受ける差動トラン
ジスタ対と、第１および第２の電源ノードとを含む。こ
の差動増幅器は、各トランジスタの入力電極に第２の電
位が与えられ、かつ第１および第２の電源ノードにそれ
ぞれ第１および第２の電源電位が与えられた場合に内部
信号の論理振幅の中間レベルを出力し、各トランジスタ
の入力電極に第１の電位が与えられ、かつ第１および第
２の電源ノードにそれぞれ第１の電源電位と第１の電位
との間の第３の電源電位および第２の電源電位が与えら
れた場合に内部信号の論理振幅の中間レベルを出力する
ように構成される。判別手段は、外部参照電位が第１の
電位であるか第２の電位であるかを判別する。切換手段
は、判別手段の判別結果に基づいて、外部参照電位が第
１の電位である場合は第１および第２の電源ノードにそ
れぞれ第３および第２の電源電位を与え、外部参照電位
が第２の電位である場合は第１および第２の電源ノード
にそれぞれ第１および第２の電源電位を与える。
【００２７】
［実施の形態１］図１は、この発明の実施の形態１によ
る半導体集積回路装置の入力バッファの構成を示す回路
図である。図１を参照して、この入力バッファは、電圧
シフト回路１，２および差動増幅器３を備える。
る半導体集積回路装置の入力バッファの構成を示す回路
図である。図１を参照して、この入力バッファは、電圧
シフト回路１，２および差動増幅器３を備える。
【００２８】電圧シフト回路１は、電源電位Ｖｄｄのラ
インと接地電位Ｖｓｓのラインとの間に直列接続された
ＰチャネルＭＯＳトランジスタ４、抵抗素子５およびＮ
チャネルＭＯＳトランジスタ６を含む。ＰチャネルＭＯ
Ｓトランジスタ４のゲートは、活性化信号／ＳＥＬを受
ける。抵抗素子５は、図２（ａ）（ｂ）に示すように、
そのゲートが接地電位Ｖｓｓのラインに接続されたＰチ
ャネルＭＯＳトランジスタ１７、またはそのゲートがそ
のドレインに接続されたＰチャネルＭＯＳトランジスタ
１８で構成される。ＮチャネルＭＯＳトランジスタ６の
ゲートは入力信号ＶＩを受ける。抵抗素子５とＮチャネ
ルＭＯＳトランジスタ６との間のノードＮ５の電位が電
圧シフト回路１の出力信号Ｖ１となる。
インと接地電位Ｖｓｓのラインとの間に直列接続された
ＰチャネルＭＯＳトランジスタ４、抵抗素子５およびＮ
チャネルＭＯＳトランジスタ６を含む。ＰチャネルＭＯ
Ｓトランジスタ４のゲートは、活性化信号／ＳＥＬを受
ける。抵抗素子５は、図２（ａ）（ｂ）に示すように、
そのゲートが接地電位Ｖｓｓのラインに接続されたＰチ
ャネルＭＯＳトランジスタ１７、またはそのゲートがそ
のドレインに接続されたＰチャネルＭＯＳトランジスタ
１８で構成される。ＮチャネルＭＯＳトランジスタ６の
ゲートは入力信号ＶＩを受ける。抵抗素子５とＮチャネ
ルＭＯＳトランジスタ６との間のノードＮ５の電位が電
圧シフト回路１の出力信号Ｖ１となる。
【００２９】入力信号ＶＩが中間電位Ｖｄｄ／２（１．
６５Ｖ）に小振幅論理信号が重畳された信号である場合
は、ＮチャネルＭＯＳトランジスタ６の抵抗値が比較的
高いレベルで変化し、電圧シフト回路１の出力信号Ｖ１
は２．９Ｖに小振幅論理の相補信号が重畳された信号と
なる。入力信号ＶＩが２．９Ｖに小振幅論理信号が重畳
された信号である場合は、ＮチャネルＭＯＳトランジス
タ６の抵抗値が比較的低いレベルで変化し、電圧シフト
回路１の出力信号Ｖ１は１．６５Ｖに小振幅論理信号の
相補信号が重畳された信号となる。
６５Ｖ）に小振幅論理信号が重畳された信号である場合
は、ＮチャネルＭＯＳトランジスタ６の抵抗値が比較的
高いレベルで変化し、電圧シフト回路１の出力信号Ｖ１
は２．９Ｖに小振幅論理の相補信号が重畳された信号と
なる。入力信号ＶＩが２．９Ｖに小振幅論理信号が重畳
された信号である場合は、ＮチャネルＭＯＳトランジス
タ６の抵抗値が比較的低いレベルで変化し、電圧シフト
回路１の出力信号Ｖ１は１．６５Ｖに小振幅論理信号の
相補信号が重畳された信号となる。
【００３０】電圧シフト回路２は、電源電位Ｖｄｄのラ
インと接地電位Ｖｓｓのラインとの間に直列接続された
ＰチャネルＭＯＳトランジスタ７、抵抗素子８およびＮ
チャネルＭＯＳトランジスタ９を含む。ＰチャネルＭＯ
Ｓトランジスタ９のゲートは、活性化信号／ＳＥＬを受
ける。抵抗素子８は、抵抗素子５と同様に構成される。
ＮチャネルＭＯＳトランジスタ９のゲートは参照電位Ｖ
Ｒを受ける。抵抗素子８とＮチャネルＭＯＳトランジス
タ９との間のノードＮ８の電位が電圧シフト回路２の出
力信号Ｖ２となる。
インと接地電位Ｖｓｓのラインとの間に直列接続された
ＰチャネルＭＯＳトランジスタ７、抵抗素子８およびＮ
チャネルＭＯＳトランジスタ９を含む。ＰチャネルＭＯ
Ｓトランジスタ９のゲートは、活性化信号／ＳＥＬを受
ける。抵抗素子８は、抵抗素子５と同様に構成される。
ＮチャネルＭＯＳトランジスタ９のゲートは参照電位Ｖ
Ｒを受ける。抵抗素子８とＮチャネルＭＯＳトランジス
タ９との間のノードＮ８の電位が電圧シフト回路２の出
力信号Ｖ２となる。
【００３１】参照電位ＶＲが１．６５Ｖである場合は、
ＮチャネルＭＯＳトランジスタ９の抵抗値が比較的高く
なり、電圧シフト回路２の出力信号Ｖ２は２．９Ｖとな
る。参照電位ＶＲが２．９Ｖである場合は、Ｎチャネル
ＭＯＳトランジスタ９の抵抗値が比較的低くなり、電圧
シフト回路２の出力信号Ｖ２は１．６５Ｖとなる。
ＮチャネルＭＯＳトランジスタ９の抵抗値が比較的高く
なり、電圧シフト回路２の出力信号Ｖ２は２．９Ｖとな
る。参照電位ＶＲが２．９Ｖである場合は、Ｎチャネル
ＭＯＳトランジスタ９の抵抗値が比較的低くなり、電圧
シフト回路２の出力信号Ｖ２は１．６５Ｖとなる。
【００３２】差動増幅器３は、ＰチャネルＭＯＳトラン
ジスタ１０〜１２およびＮチャネルＭＯＳトランジスタ
１３〜１６を含む。ＰチャネルＭＯＳトランジスタ１０
は、電源電位ＶｄｄのラインとノードＮ１０との間に接
続され、そのゲートは活性化信号／ＳＥＬを受ける。Ｍ
ＯＳトランジスタ１１，１３，１５およびＭＯＳトラン
ジスタ１２，１４，１６は、それぞれノードＮ１０と接
地電位Ｖｓｓのラインとの間に直列接続される。Ｐチャ
ネルＭＯＳトランジスタ１１，１２のゲートは、ともに
ＰチャネルＭＯＳトランジスタ１１のドレインに接続さ
れる。ＰチャネルＭＯＳトランジスタ１１と１２は、カ
レントミラー回路を構成する。ＮチャネルＭＯＳトラン
ジスタ１３，１４のゲートは、それぞれ参照電位ＶＲお
よび入力信号ＶＩを受ける。ＮチャネルＭＯＳトランジ
スタ１５，１６のゲートは、それぞれ電圧シフト回路
１，２の出力信号Ｖ１，Ｖ２を受ける。ＮチャネルＭＯ
Ｓトランジスタ１３，１４およびＮチャネルＭＯＳトラ
ンジスタ１５，１６は、それぞれ差動トランジスタ対を
構成する。ＰチャネルＭＯＳトランジスタ１２とＮチャ
ネルＭＯＳトランジスタ１４の間のノードＮ１２の電位
が出力信号ＶＯとなる。
ジスタ１０〜１２およびＮチャネルＭＯＳトランジスタ
１３〜１６を含む。ＰチャネルＭＯＳトランジスタ１０
は、電源電位ＶｄｄのラインとノードＮ１０との間に接
続され、そのゲートは活性化信号／ＳＥＬを受ける。Ｍ
ＯＳトランジスタ１１，１３，１５およびＭＯＳトラン
ジスタ１２，１４，１６は、それぞれノードＮ１０と接
地電位Ｖｓｓのラインとの間に直列接続される。Ｐチャ
ネルＭＯＳトランジスタ１１，１２のゲートは、ともに
ＰチャネルＭＯＳトランジスタ１１のドレインに接続さ
れる。ＰチャネルＭＯＳトランジスタ１１と１２は、カ
レントミラー回路を構成する。ＮチャネルＭＯＳトラン
ジスタ１３，１４のゲートは、それぞれ参照電位ＶＲお
よび入力信号ＶＩを受ける。ＮチャネルＭＯＳトランジ
スタ１５，１６のゲートは、それぞれ電圧シフト回路
１，２の出力信号Ｖ１，Ｖ２を受ける。ＮチャネルＭＯ
Ｓトランジスタ１３，１４およびＮチャネルＭＯＳトラ
ンジスタ１５，１６は、それぞれ差動トランジスタ対を
構成する。ＰチャネルＭＯＳトランジスタ１２とＮチャ
ネルＭＯＳトランジスタ１４の間のノードＮ１２の電位
が出力信号ＶＯとなる。
【００３３】次に、この入力バッファの動作について説
明する。活性化信号／ＳＥＬが非活性化レベルの「Ｈ」
レベルである場合は、ＰチャネルＭＯＳトランジスタ
４，７，１０が非導通となり、入力バッファは非活性状
態となる。活性化信号／ＳＥＬが活性化レベルの「Ｌ」
レベルに立下がると、ＰチャネルＭＯＳトランジスタ
４，７，１０が導通し、入力バッファが活性化される。
明する。活性化信号／ＳＥＬが非活性化レベルの「Ｈ」
レベルである場合は、ＰチャネルＭＯＳトランジスタ
４，７，１０が非導通となり、入力バッファは非活性状
態となる。活性化信号／ＳＥＬが活性化レベルの「Ｌ」
レベルに立下がると、ＰチャネルＭＯＳトランジスタ
４，７，１０が導通し、入力バッファが活性化される。
【００３４】終端電位Ｖｔｔおよび参照電位ＶＲが中間
電位Ｖｄｄ／２（１．６５Ｖ）である場合（図１４の状
態）は、電圧シフト回路１，２の出力信号Ｖ１，Ｖ２の
レベルが高くなり、差動増幅器３のＮチャネルＭＯＳト
ランジスタ１５，１６の抵抗値がＮチャネルＭＯＳトラ
ンジスタ１３，１４の抵抗値に比べて小さくなる。この
ため、差動増幅器３では、電圧シフト回路１，２の出力
信号Ｖ１，Ｖ２よりも、ＭＯＳトランジスタ１３，１４
に直接入力される参照電位ＶＲおよび入力信号ＶＩが支
配的となる。したがって、入力バッファの動作は、図１
３で示した入力バッファの動作と同じになる。
電位Ｖｄｄ／２（１．６５Ｖ）である場合（図１４の状
態）は、電圧シフト回路１，２の出力信号Ｖ１，Ｖ２の
レベルが高くなり、差動増幅器３のＮチャネルＭＯＳト
ランジスタ１５，１６の抵抗値がＮチャネルＭＯＳトラ
ンジスタ１３，１４の抵抗値に比べて小さくなる。この
ため、差動増幅器３では、電圧シフト回路１，２の出力
信号Ｖ１，Ｖ２よりも、ＭＯＳトランジスタ１３，１４
に直接入力される参照電位ＶＲおよび入力信号ＶＩが支
配的となる。したがって、入力バッファの動作は、図１
３で示した入力バッファの動作と同じになる。
【００３５】また、終端電位Ｖｔｔが電源電位Ｖｄｄ
（３．３Ｖ）であり、参照電位ＶＲが２．９Ｖの場合
（図１５の状態）は、電圧シフト回路１，２の出力信号
Ｖ１，Ｖ２のレベルが低くなり、差動増幅器３のＮチャ
ネルＭＯＳトランジスタ１３，１４の抵抗値がＮチャネ
ルＭＯＳトランジスタ１５，１６の抵抗値に比べて小さ
くなる。このため、差動増幅器３では、ＭＯＳトランジ
スタ１３，１４に直接入力される参照電位ＶＲおよび入
力信号ＶＩよりも、電圧シフト回路１，２の出力信号Ｖ
１，Ｖ２が支配的となる。
（３．３Ｖ）であり、参照電位ＶＲが２．９Ｖの場合
（図１５の状態）は、電圧シフト回路１，２の出力信号
Ｖ１，Ｖ２のレベルが低くなり、差動増幅器３のＮチャ
ネルＭＯＳトランジスタ１３，１４の抵抗値がＮチャネ
ルＭＯＳトランジスタ１５，１６の抵抗値に比べて小さ
くなる。このため、差動増幅器３では、ＭＯＳトランジ
スタ１３，１４に直接入力される参照電位ＶＲおよび入
力信号ＶＩよりも、電圧シフト回路１，２の出力信号Ｖ
１，Ｖ２が支配的となる。
【００３６】入力信号ＶＩが参照電位ＶＲよりも高い場
合は、信号Ｖ１のレベルが信号Ｖ２のレベルよりも低く
なり、出力信号ＶＯが「Ｌ」レベルとなる。逆に、入力
信号ＶＩが参照電位ＶＲよりも低い場合は、信号Ｖ１の
レベルが信号Ｖ２のレベルよりも高くなり、出力信号Ｖ
Ｏは「Ｈ」レベルとなる。したがって、入力信号ＶＩと
出力信号ＶＯの関係は、図１３の入力バッファと同じに
なる。
合は、信号Ｖ１のレベルが信号Ｖ２のレベルよりも低く
なり、出力信号ＶＯが「Ｌ」レベルとなる。逆に、入力
信号ＶＩが参照電位ＶＲよりも低い場合は、信号Ｖ１の
レベルが信号Ｖ２のレベルよりも高くなり、出力信号Ｖ
Ｏは「Ｈ」レベルとなる。したがって、入力信号ＶＩと
出力信号ＶＯの関係は、図１３の入力バッファと同じに
なる。
【００３７】この実施の形態では、入力バッファは、参
照電位ＶＲが１．６５Ｖの場合は１．６５Ｖの参照電位
ＶＲと１．６５Ｖに小振幅論理信号が重畳された入力信
号ＶＩとを比較し、参照電位ＶＲが２．９Ｖの場合は電
圧シフト回路１で生成された１．６５Ｖに小振幅論理信
号の相補信号が重畳された信号Ｖ１と電圧シフト回路２
で生成された１．６５Ｖの信号Ｖ２とを比較する。した
がって、参照電位ＶＲが１．６５Ｖおよび２．９Ｖのい
ずれの場合も正常に動作し、出力信号ＶＯの論理振幅お
よびその中間レベルは一定に保たれる。
照電位ＶＲが１．６５Ｖの場合は１．６５Ｖの参照電位
ＶＲと１．６５Ｖに小振幅論理信号が重畳された入力信
号ＶＩとを比較し、参照電位ＶＲが２．９Ｖの場合は電
圧シフト回路１で生成された１．６５Ｖに小振幅論理信
号の相補信号が重畳された信号Ｖ１と電圧シフト回路２
で生成された１．６５Ｖの信号Ｖ２とを比較する。した
がって、参照電位ＶＲが１．６５Ｖおよび２．９Ｖのい
ずれの場合も正常に動作し、出力信号ＶＯの論理振幅お
よびその中間レベルは一定に保たれる。
【００３８】なお、図１の入力バッファでは、外部電源
電圧Ｖｄｄが変動すると、入力バッファ内を流れる電流
値が変動し、入力信号ＶＩの入力から出力信号ＶＯの出
力までの時間が変動してしまう。これは入力信号ＶＩの
セットアップタイムおよびホールドタイムを長くするこ
とにつながり好ましくない。そこで、外部電源電圧Ｖｄ
ｄを降圧して安定化電圧を生成し、その安定化電圧を入
力バッファの電源電圧として用いることが考えられる。
しかし、終端電位Ｖｔｔを電源電位Ｖｄｄとするインタ
フェース（図１５参照）では、入力信号ＶＩのレベルが
電源電位Ｖｄｄに近いので、電源電圧Ｖｄｄを降圧した
安定化電圧を入力バッファの電源電圧として用いると入
力バッファが正常に動作しなくなる。
電圧Ｖｄｄが変動すると、入力バッファ内を流れる電流
値が変動し、入力信号ＶＩの入力から出力信号ＶＯの出
力までの時間が変動してしまう。これは入力信号ＶＩの
セットアップタイムおよびホールドタイムを長くするこ
とにつながり好ましくない。そこで、外部電源電圧Ｖｄ
ｄを降圧して安定化電圧を生成し、その安定化電圧を入
力バッファの電源電圧として用いることが考えられる。
しかし、終端電位Ｖｔｔを電源電位Ｖｄｄとするインタ
フェース（図１５参照）では、入力信号ＶＩのレベルが
電源電位Ｖｄｄに近いので、電源電圧Ｖｄｄを降圧した
安定化電圧を入力バッファの電源電圧として用いると入
力バッファが正常に動作しなくなる。
【００３９】そこで、図３に示すように、電圧シフト回
路１，２には外部電源電圧ｅｘｔＶｄｄを与え、差動増
幅器３には安定化電圧である内部電源電圧ｉｎｔＶｄｄ
を与える。内部電源電位ｉｎｔＶｄｄは、図４に示すよ
うに、内部電源電位発生回路１９によって生成される。
内部電源電位発生回路１９は、周知の安定化電位発生回
路で構成され、外部電源電位ｅｘｔＶｄｄおよび接地電
位Ｖｓｓを受け、外部電源電位ｅｘｔＶｄｄを降圧して
内部電源電位ｉｎｔＶｄｄを生成する。これにより、外
部電源電圧ｅｘｔＶｄｄが変動した場合における入力信
号ＶＩの入力から出力信号ＶＯの出力までの時間の変動
が抑制される。
路１，２には外部電源電圧ｅｘｔＶｄｄを与え、差動増
幅器３には安定化電圧である内部電源電圧ｉｎｔＶｄｄ
を与える。内部電源電位ｉｎｔＶｄｄは、図４に示すよ
うに、内部電源電位発生回路１９によって生成される。
内部電源電位発生回路１９は、周知の安定化電位発生回
路で構成され、外部電源電位ｅｘｔＶｄｄおよび接地電
位Ｖｓｓを受け、外部電源電位ｅｘｔＶｄｄを降圧して
内部電源電位ｉｎｔＶｄｄを生成する。これにより、外
部電源電圧ｅｘｔＶｄｄが変動した場合における入力信
号ＶＩの入力から出力信号ＶＯの出力までの時間の変動
が抑制される。
【００４０】また、図５に示すように、ノードＮ１１と
接地電位Ｖｓｓのラインとの間にＮチャネルＭＯＳトラ
ンジスタ２０，２１を直列接続し、ノードＮ１２と接地
電位Ｖｓｓのラインとの間にＮチャネルＭＯＳトランジ
スタ２２，２３を直列接続し、ＮチャネルＭＯＳトラン
ジスタ２０〜２３のゲートにそれぞれＶ１，ＶＲ，Ｖ
２，ＶＩを与えれば、ＮチャネルＭＯＳトランジスタ１
３と１５，１４と１６の接続順に起因して、参照電位Ｖ
Ｒが１．６５Ｖの場合の動作特性と参照電位ＶＲが２．
９Ｖの場合の動作特性とに差が生じることを防止するこ
とができる。なお、この入力バッファにおいても、図６
に示すように、差動増幅器３に内部電源電圧ｉｎｔＶｄ
ｄを与えれば、外部電源電圧ｅｘｔＶｄｄが変動した場
合における入力信号ＶＩの入力から出力信号ＶＯの出力
までの時間の変動が抑制される。
接地電位Ｖｓｓのラインとの間にＮチャネルＭＯＳトラ
ンジスタ２０，２１を直列接続し、ノードＮ１２と接地
電位Ｖｓｓのラインとの間にＮチャネルＭＯＳトランジ
スタ２２，２３を直列接続し、ＮチャネルＭＯＳトラン
ジスタ２０〜２３のゲートにそれぞれＶ１，ＶＲ，Ｖ
２，ＶＩを与えれば、ＮチャネルＭＯＳトランジスタ１
３と１５，１４と１６の接続順に起因して、参照電位Ｖ
Ｒが１．６５Ｖの場合の動作特性と参照電位ＶＲが２．
９Ｖの場合の動作特性とに差が生じることを防止するこ
とができる。なお、この入力バッファにおいても、図６
に示すように、差動増幅器３に内部電源電圧ｉｎｔＶｄ
ｄを与えれば、外部電源電圧ｅｘｔＶｄｄが変動した場
合における入力信号ＶＩの入力から出力信号ＶＯの出力
までの時間の変動が抑制される。
【００４１】［実施の形態２］図７は、この発明の実施
の形態２による半導体集積回路装置の入力バッファの構
成を示す回路図である。
の形態２による半導体集積回路装置の入力バッファの構
成を示す回路図である。
【００４２】図７を参照して、この入力バッファは、Ｐ
チャネルＭＯＳトランジスタ３０〜３２およびＮチャネ
ルＭＯＳトランジスタ３５〜３８を含む。ＰチャネルＭ
ＯＳトランジスタ３０は、電源電位Ｖｄｄのラインとノ
ードＮ３０との間に接続され、そのゲートは活性化信号
／ＳＥＬを受ける。ＭＯＳトランジスタ３１，３３およ
びＭＯＳトランジスタ３２，３４は、それぞれノードＮ
３０と接地電位Ｖｓｓのラインとの間に直列接続され
る。ＮチャネルＭＯＳトランジスタ３５，３７は、Ｐチ
ャネルＭＯＳトランジスタ３１のドレイン（ノードＮ３
１）と接地電位Ｖｓｓのラインとの間に直列接続され
る。ＮチャネルＭＯＳトランジスタ３６，３８は、Ｐチ
ャネルＭＯＳトランジスタ３２のドレイン（出力ノード
Ｎ３２）と接地電位Ｖｓｓのラインとの間に直列接続さ
れる。ＭＯＳトランジスタ３１，３２，３７，３８のゲ
ートは、ともにノードＮ３１に接続される。Ｎチャネル
ＭＯＳトランジスタ３３，３５のゲートは参照電位ＶＲ
を受け、ＭＯＳトランジスタ３４，３６のゲートは入力
信号ＶＩを受ける。
チャネルＭＯＳトランジスタ３０〜３２およびＮチャネ
ルＭＯＳトランジスタ３５〜３８を含む。ＰチャネルＭ
ＯＳトランジスタ３０は、電源電位Ｖｄｄのラインとノ
ードＮ３０との間に接続され、そのゲートは活性化信号
／ＳＥＬを受ける。ＭＯＳトランジスタ３１，３３およ
びＭＯＳトランジスタ３２，３４は、それぞれノードＮ
３０と接地電位Ｖｓｓのラインとの間に直列接続され
る。ＮチャネルＭＯＳトランジスタ３５，３７は、Ｐチ
ャネルＭＯＳトランジスタ３１のドレイン（ノードＮ３
１）と接地電位Ｖｓｓのラインとの間に直列接続され
る。ＮチャネルＭＯＳトランジスタ３６，３８は、Ｐチ
ャネルＭＯＳトランジスタ３２のドレイン（出力ノード
Ｎ３２）と接地電位Ｖｓｓのラインとの間に直列接続さ
れる。ＭＯＳトランジスタ３１，３２，３７，３８のゲ
ートは、ともにノードＮ３１に接続される。Ｎチャネル
ＭＯＳトランジスタ３３，３５のゲートは参照電位ＶＲ
を受け、ＭＯＳトランジスタ３４，３６のゲートは入力
信号ＶＩを受ける。
【００４３】次に、この入力バッファの動作について説
明する。入力バッファは、活性化信号／ＳＥＬが活性化
レベルの「Ｌ」レベルに立下がったことに応じて活性化
される。
明する。入力バッファは、活性化信号／ＳＥＬが活性化
レベルの「Ｌ」レベルに立下がったことに応じて活性化
される。
【００４４】終端電位Ｖｔｔおよび参照電位ＶＲが中間
電位Ｖｄｄ／２（１．６５Ｖ）である場合（図１４の状
態）は、ＮチャネルＭＯＳトランジスタ３３〜３８は比
較的高い抵抗値となり、入力バッファは図１３で示した
入力バッファと同様に動作する。
電位Ｖｄｄ／２（１．６５Ｖ）である場合（図１４の状
態）は、ＮチャネルＭＯＳトランジスタ３３〜３８は比
較的高い抵抗値となり、入力バッファは図１３で示した
入力バッファと同様に動作する。
【００４５】また、終端電位Ｖｔｔが電源電位Ｖｄｄ
（３．３Ｖ）であり、参照電位ＶＲが２．９Ｖの場合
（図１５の状態）は、ＮチャネルＭＯＳトランジスタ３
３，３４，３５，３６は比較的低い抵抗値となる一方、
ノードＮ３１の電位が下がろうとするとＮチャネルＭＯ
Ｓトランジスタ３７，３８の抵抗値が高くなるので、ノ
ードＮ３１，３２から接地電位Ｖｓｓのラインに流れる
電流の増加が抑制される。したがって、出力信号ＶＯの
論理振幅およびその中間レベルの変化が抑制される。
（３．３Ｖ）であり、参照電位ＶＲが２．９Ｖの場合
（図１５の状態）は、ＮチャネルＭＯＳトランジスタ３
３，３４，３５，３６は比較的低い抵抗値となる一方、
ノードＮ３１の電位が下がろうとするとＮチャネルＭＯ
Ｓトランジスタ３７，３８の抵抗値が高くなるので、ノ
ードＮ３１，３２から接地電位Ｖｓｓのラインに流れる
電流の増加が抑制される。したがって、出力信号ＶＯの
論理振幅およびその中間レベルの変化が抑制される。
【００４６】この実施の形態でも、実施の形態１と同じ
効果が得られる。 ［実施の形態３］図８は、この発明の実施の形態３によ
る半導体集積回路装置の入力バッファの構成を示す回路
図である。
効果が得られる。 ［実施の形態３］図８は、この発明の実施の形態３によ
る半導体集積回路装置の入力バッファの構成を示す回路
図である。
【００４７】図８を参照して、この入力バッファは、３
組の差動増幅器４１〜４３と、ＰチャネルＭＯＳトラン
ジスタ４４〜５０と、インバータ５１〜５３とを含む。
ＰチャネルＭＯＳトランジスタ４４は、電源電位Ｖｄｄ
（３．３Ｖ）のラインと差動増幅器４１の電源ノードＮ
５４との間に接続される。ＰチャネルＭＯＳトランジス
タ４５，４６は、電源電位Ｖｄｄのラインと差動増幅器
４２の電源ノード５４との間に直列接続される。Ｐチャ
ネルＭＯＳトランジスタ４７，４８は、電源電位Ｖｄｄ
のラインと差動増幅器４３の電源ノードＮ５４との間に
直列接続される。ＰチャネルＭＯＳトランジスタ４９，
５０は、それぞれ差動増幅器４２，４３の出力ノードＮ
５５と入力バッファの出力ノードＮ５０との間に接続さ
れる。ＰチャネルＭＯＳトランジスタ４４，４５，４７
のゲートは、ともに活性化信号／ＳＥＬを受ける。差動
増幅器４１の出力ノードＮ５５は、インバータ５１，５
２を介してＰチャネルＭＯＳトランジスタ４６，４９の
ゲートに接続されるとともに、インバータ５１〜５３を
介してＰチャネルＭＯＳトランジスタ４８，５０のゲー
トに接続される。
組の差動増幅器４１〜４３と、ＰチャネルＭＯＳトラン
ジスタ４４〜５０と、インバータ５１〜５３とを含む。
ＰチャネルＭＯＳトランジスタ４４は、電源電位Ｖｄｄ
（３．３Ｖ）のラインと差動増幅器４１の電源ノードＮ
５４との間に接続される。ＰチャネルＭＯＳトランジス
タ４５，４６は、電源電位Ｖｄｄのラインと差動増幅器
４２の電源ノード５４との間に直列接続される。Ｐチャ
ネルＭＯＳトランジスタ４７，４８は、電源電位Ｖｄｄ
のラインと差動増幅器４３の電源ノードＮ５４との間に
直列接続される。ＰチャネルＭＯＳトランジスタ４９，
５０は、それぞれ差動増幅器４２，４３の出力ノードＮ
５５と入力バッファの出力ノードＮ５０との間に接続さ
れる。ＰチャネルＭＯＳトランジスタ４４，４５，４７
のゲートは、ともに活性化信号／ＳＥＬを受ける。差動
増幅器４１の出力ノードＮ５５は、インバータ５１，５
２を介してＰチャネルＭＯＳトランジスタ４６，４９の
ゲートに接続されるとともに、インバータ５１〜５３を
介してＰチャネルＭＯＳトランジスタ４８，５０のゲー
トに接続される。
【００４８】差動増幅器４１〜４３の各々は、Ｐチャネ
ルＭＯＳトランジスタ５４，５５およびＮチャネルＭＯ
Ｓトランジスタ５６，５７を含む。ＭＯＳトランジスタ
５４，５６およびＭＯＳトランジスタ５５，５７は、そ
れぞれ電源ノードＮ５４と接地電位Ｖｓｓのラインとの
間に直列接続される。ＰチャネルＭＯＳトランジスタ５
４，５５のゲートは、ともにＰチャネルＭＯＳトランジ
スタ５４のドレイン（ノードＮ５６）に接続される。Ｍ
ＯＳトランジスタ５５と５７の間のノードが出力ノード
Ｎ５５となる。
ルＭＯＳトランジスタ５４，５５およびＮチャネルＭＯ
Ｓトランジスタ５６，５７を含む。ＭＯＳトランジスタ
５４，５６およびＭＯＳトランジスタ５５，５７は、そ
れぞれ電源ノードＮ５４と接地電位Ｖｓｓのラインとの
間に直列接続される。ＰチャネルＭＯＳトランジスタ５
４，５５のゲートは、ともにＰチャネルＭＯＳトランジ
スタ５４のドレイン（ノードＮ５６）に接続される。Ｍ
ＯＳトランジスタ５５と５７の間のノードが出力ノード
Ｎ５５となる。
【００４９】差動増幅器４１のＮチャネルＭＯＳトラン
ジスタ５６，５７のゲートは、それぞれ内部参照電位ｉ
ｎｔＶＲ（２Ｖ）および外部参照電位ｅｘｔＶＲ（１．
６５Ｖまたは２．９Ｖ）を受ける。内部参照電位ｉｎｔ
ＶＲは、半導体集積回路装置内で生成される。外部参照
電位ｅｘｔＶＲは、外部から半導体集積回路装置に与え
られる。
ジスタ５６，５７のゲートは、それぞれ内部参照電位ｉ
ｎｔＶＲ（２Ｖ）および外部参照電位ｅｘｔＶＲ（１．
６５Ｖまたは２．９Ｖ）を受ける。内部参照電位ｉｎｔ
ＶＲは、半導体集積回路装置内で生成される。外部参照
電位ｅｘｔＶＲは、外部から半導体集積回路装置に与え
られる。
【００５０】差動増幅器４２のＮチャネルＭＯＳトラン
ジスタ５６，５７のゲートは、それぞれ外部参照電位ｅ
ｘｔＶＲおよび入力信号ＶＩを受ける。差動増幅器４２
では、ＮチャネルＭＯＳトランジスタ５６，５７のゲー
ト幅はＰチャネルＭＯＳトランジスタ５４，５５のゲー
ト幅に対して比較的小さく形成されており、Ｎチャネル
ＭＯＳトランジスタ５６，５７のゲートに２．９Ｖが与
えられた場合にノードＮ５５が中間電位Ｖｄｄ／２とな
る。
ジスタ５６，５７のゲートは、それぞれ外部参照電位ｅ
ｘｔＶＲおよび入力信号ＶＩを受ける。差動増幅器４２
では、ＮチャネルＭＯＳトランジスタ５６，５７のゲー
ト幅はＰチャネルＭＯＳトランジスタ５４，５５のゲー
ト幅に対して比較的小さく形成されており、Ｎチャネル
ＭＯＳトランジスタ５６，５７のゲートに２．９Ｖが与
えられた場合にノードＮ５５が中間電位Ｖｄｄ／２とな
る。
【００５１】差動増幅器４３のＮチャネルＭＯＳトラン
ジスタ５６，５７のゲートは、それぞれ外部参照電位ｅ
ｘｔＶＲおよび入力信号ＶＩを受ける。差動増幅器４３
では、ＮチャネルＭＯＳトランジスタ５６，５７のゲー
ト幅はＰチャネルＭＯＳトランジスタ５４，５５のゲー
ト幅に対して比較的大きく形成されており、Ｎチャネル
ＭＯＳトランジスタ５６，５７のゲートに１．６５Ｖが
与えられた場合にノードＮ５５が中間電位Ｖｄｄ／２と
なる。
ジスタ５６，５７のゲートは、それぞれ外部参照電位ｅ
ｘｔＶＲおよび入力信号ＶＩを受ける。差動増幅器４３
では、ＮチャネルＭＯＳトランジスタ５６，５７のゲー
ト幅はＰチャネルＭＯＳトランジスタ５４，５５のゲー
ト幅に対して比較的大きく形成されており、Ｎチャネル
ＭＯＳトランジスタ５６，５７のゲートに１．６５Ｖが
与えられた場合にノードＮ５５が中間電位Ｖｄｄ／２と
なる。
【００５２】次に、この入力バッファの動作について説
明する。入力バッファは、活性化信号／ＳＥＬが活性化
レベルの「Ｌ」レベルに立下がったことに応じて活性化
される。
明する。入力バッファは、活性化信号／ＳＥＬが活性化
レベルの「Ｌ」レベルに立下がったことに応じて活性化
される。
【００５３】終端電位Ｖｔｔが電源電位Ｖｄｄ（３．３
Ｖ）であり、参照電位ＶＲが２．９Ｖの場合（図１５の
状態）は、外部参照電位ｅｘｔＶＲは内部参照電位ｉｎ
ｔＶＲよりも高いので、差動増幅器４１の出力ノードＮ
５５は「Ｌ」レベルとなる。応じて、ＰチャネルＭＯＳ
トランジスタ４８が非導通となって差動増幅器４３が非
活性化されるとともに、ＰチャネルＭＯＳトランジスタ
４６が導通して差動増幅器４２が活性化される。同時
に、ＰチャネルＭＯＳトランジスタ５０が非導通となっ
て差動増幅器４３と入力バッファの出力ノードＮ５０と
が切り離されるとともに、ＰチャネルＭＯＳトランジス
タ４９が導通して差動増幅器４２と入力バッファの出力
ノードＮ５０とが結合される。
Ｖ）であり、参照電位ＶＲが２．９Ｖの場合（図１５の
状態）は、外部参照電位ｅｘｔＶＲは内部参照電位ｉｎ
ｔＶＲよりも高いので、差動増幅器４１の出力ノードＮ
５５は「Ｌ」レベルとなる。応じて、ＰチャネルＭＯＳ
トランジスタ４８が非導通となって差動増幅器４３が非
活性化されるとともに、ＰチャネルＭＯＳトランジスタ
４６が導通して差動増幅器４２が活性化される。同時
に、ＰチャネルＭＯＳトランジスタ５０が非導通となっ
て差動増幅器４３と入力バッファの出力ノードＮ５０と
が切り離されるとともに、ＰチャネルＭＯＳトランジス
タ４９が導通して差動増幅器４２と入力バッファの出力
ノードＮ５０とが結合される。
【００５４】入力信号ＶＩが「Ｈ」レベル（３．３Ｖ）
に立上がると、差動増幅器４２のＮチャネルＭＯＳトラ
ンジスタ５７の抵抗値がＮチャネルＭＯＳトランジスタ
５６の抵抗値よりも小さくなって出力信号ＶＯが「Ｌ」
に立下がる。入力信号ＶＩが「Ｌ」（２．５Ｖ）に立下
がると、差動増幅器４２のＮチャネルＭＯＳトランジス
タ５９の抵抗値がＮチャネルＭＯＳトランジスタ５６の
抵抗値よりも大きくなって出力信号ＶＯが「Ｈ」レベル
に立上がる。
に立上がると、差動増幅器４２のＮチャネルＭＯＳトラ
ンジスタ５７の抵抗値がＮチャネルＭＯＳトランジスタ
５６の抵抗値よりも小さくなって出力信号ＶＯが「Ｌ」
に立下がる。入力信号ＶＩが「Ｌ」（２．５Ｖ）に立下
がると、差動増幅器４２のＮチャネルＭＯＳトランジス
タ５９の抵抗値がＮチャネルＭＯＳトランジスタ５６の
抵抗値よりも大きくなって出力信号ＶＯが「Ｈ」レベル
に立上がる。
【００５５】また、終端電位Ｖｔｔおよび参照電位ＶＲ
が中間電位Ｖｄｄ／２（１．６５Ｖ）である場合（図１
４の状態）は、外部参照電位ｅｘｔＶＲは内部参照電位
ｉｎｔＶＲよりも低いので、差動増幅器４１の出力ノー
ドＮ５５は「Ｈ」レベルとなる。応じて、ＰチャネルＭ
ＯＳトランジスタ４６が非導通となって差動増幅器４２
が非活性化されるとともに、ＰチャネルＭＯＳトランジ
スタ４８が導通して差動増幅器４３が活性化される。同
時に、ＰチャネルＭＯＳトランジスタ４９が非導通とな
って差動増幅器４２と入力バッファの出力ノードＮ５０
とが切り離されるとともに、ＰチャネルＭＯＳトランジ
スタ５０が導通して差動増幅器４３と入力バッファの出
力ノードＮ５０とが結合される。
が中間電位Ｖｄｄ／２（１．６５Ｖ）である場合（図１
４の状態）は、外部参照電位ｅｘｔＶＲは内部参照電位
ｉｎｔＶＲよりも低いので、差動増幅器４１の出力ノー
ドＮ５５は「Ｈ」レベルとなる。応じて、ＰチャネルＭ
ＯＳトランジスタ４６が非導通となって差動増幅器４２
が非活性化されるとともに、ＰチャネルＭＯＳトランジ
スタ４８が導通して差動増幅器４３が活性化される。同
時に、ＰチャネルＭＯＳトランジスタ４９が非導通とな
って差動増幅器４２と入力バッファの出力ノードＮ５０
とが切り離されるとともに、ＰチャネルＭＯＳトランジ
スタ５０が導通して差動増幅器４３と入力バッファの出
力ノードＮ５０とが結合される。
【００５６】入力信号ＶＩが「Ｈ」レベル（２．０５
Ｖ）に立上がると、差動増幅器４３のＮチャネルＭＯＳ
トランジスタ５７の抵抗値がＮチャネルＭＯＳトランジ
スタ５６の抵抗値よりも小さくなって出力信号ＶＯが
「Ｌ」レベルに立下がる。入力信号ＶＩが「Ｌ」レベル
（１．２５Ｖ）に立下がると、差動増幅器４３のＮチャ
ネルＭＯＳトランジスタ５７の抵抗値がＮチャネルＭＯ
Ｓトランジスタ５６の抵抗値よりも大きくなって出力信
号ＶＯが「Ｈ」レベルに立上がる。
Ｖ）に立上がると、差動増幅器４３のＮチャネルＭＯＳ
トランジスタ５７の抵抗値がＮチャネルＭＯＳトランジ
スタ５６の抵抗値よりも小さくなって出力信号ＶＯが
「Ｌ」レベルに立下がる。入力信号ＶＩが「Ｌ」レベル
（１．２５Ｖ）に立下がると、差動増幅器４３のＮチャ
ネルＭＯＳトランジスタ５７の抵抗値がＮチャネルＭＯ
Ｓトランジスタ５６の抵抗値よりも大きくなって出力信
号ＶＯが「Ｈ」レベルに立上がる。
【００５７】この実施の形態でも、実施の形態１と同じ
効果が得られる。 ［実施の形態４］図９は、この発明の実施の形態４によ
る半導体集積回路装置の入力バッファの構成を示す回路
図である。
効果が得られる。 ［実施の形態４］図９は、この発明の実施の形態４によ
る半導体集積回路装置の入力バッファの構成を示す回路
図である。
【００５８】図９を参照して、この入力バッファは、２
組の差動増幅器６１，６２と、ＰチャネルＭＯＳトラン
ジスタ６３〜６７と、インバータ６８〜７０とを含む。
ＰチャネルＭＯＳトランジスタ６３は、内部電源電位ｉ
ｎｔＶｄｄ（２Ｖ）のラインと差動増幅器６１の電源ノ
ードＮ７１との間に接続される。ＰチャネルＭＯＳトラ
ンジスタ６４，６５は、外部電源電位ｅｘｔＶｄｄ
（３．３Ｖ）のラインと差動増幅器６２の電源ノードＮ
７１との間に直列接続される。内部電源電位ｉｎｔＶｄ
ｄは半導体集積回路装置内で生成される。外部電源電位
ｅｘｔＶｄｄは外部から半導体集積回路装置に与えられ
る。
組の差動増幅器６１，６２と、ＰチャネルＭＯＳトラン
ジスタ６３〜６７と、インバータ６８〜７０とを含む。
ＰチャネルＭＯＳトランジスタ６３は、内部電源電位ｉ
ｎｔＶｄｄ（２Ｖ）のラインと差動増幅器６１の電源ノ
ードＮ７１との間に接続される。ＰチャネルＭＯＳトラ
ンジスタ６４，６５は、外部電源電位ｅｘｔＶｄｄ
（３．３Ｖ）のラインと差動増幅器６２の電源ノードＮ
７１との間に直列接続される。内部電源電位ｉｎｔＶｄ
ｄは半導体集積回路装置内で生成される。外部電源電位
ｅｘｔＶｄｄは外部から半導体集積回路装置に与えられ
る。
【００５９】ＰチャネルＭＯＳトランジスタ６６，６７
は、内部電源電位ｉｎｔＶｄｄのラインと差動増幅器６
２の電源ノードＮ７１との間に直列接続される。Ｐチャ
ネルＭＯＳトランジスタ６３，６４，６６のゲートは、
ともに活性化信号／ＳＥＬを受ける。差動増幅器６１の
出力ノードＮ７２は、インバータ６８，６９を介してＰ
チャネルＭＯＳトランジスタ６５のゲートに接続される
とともに、インバータ６８〜７０を介してＰチャネルＭ
ＯＳトランジスタ６７のゲートに接続される。
は、内部電源電位ｉｎｔＶｄｄのラインと差動増幅器６
２の電源ノードＮ７１との間に直列接続される。Ｐチャ
ネルＭＯＳトランジスタ６３，６４，６６のゲートは、
ともに活性化信号／ＳＥＬを受ける。差動増幅器６１の
出力ノードＮ７２は、インバータ６８，６９を介してＰ
チャネルＭＯＳトランジスタ６５のゲートに接続される
とともに、インバータ６８〜７０を介してＰチャネルＭ
ＯＳトランジスタ６７のゲートに接続される。
【００６０】差動増幅器６１，６２の各々は、Ｐチャネ
ルＭＯＳトランジスタ７１，７２およびＮチャネルＭＯ
Ｓトランジスタ７３，７４を含む。ＭＯＳトランジスタ
７１，７３およびＭＯＳトランジスタ７２，７４は、そ
れぞれ電源ノードＮ７１と接地電位Ｖｓｓのラインとの
間に直列接続される。ＰチャネルＭＯＳトランジスタ７
１，７２のゲートは、ともにＰチャネルＭＯＳトランジ
スタ７１のドレイン（ノードＮ７３）に接続される。Ｍ
ＯＳトランジスタ７２と７４の間のノードが出力ノード
Ｎ７２となる。
ルＭＯＳトランジスタ７１，７２およびＮチャネルＭＯ
Ｓトランジスタ７３，７４を含む。ＭＯＳトランジスタ
７１，７３およびＭＯＳトランジスタ７２，７４は、そ
れぞれ電源ノードＮ７１と接地電位Ｖｓｓのラインとの
間に直列接続される。ＰチャネルＭＯＳトランジスタ７
１，７２のゲートは、ともにＰチャネルＭＯＳトランジ
スタ７１のドレイン（ノードＮ７３）に接続される。Ｍ
ＯＳトランジスタ７２と７４の間のノードが出力ノード
Ｎ７２となる。
【００６１】差動増幅器６１のＮチャネルＭＯＳトラン
ジスタ７３，７４のゲートは、それぞれ内部参照電位ｉ
ｎｔＶＲ（２Ｖ）および外部参照電位ｅｘｔＶＲ（１．
６５Ｖまたは２．９Ｖ）を受ける。内部参照電位ｉｎｔ
ＶＲは、半導体集積回路装置内で生成される。外部参照
電位ｅｘｔＶＲは、外部から半導体集積回路装置に与え
られる。
ジスタ７３，７４のゲートは、それぞれ内部参照電位ｉ
ｎｔＶＲ（２Ｖ）および外部参照電位ｅｘｔＶＲ（１．
６５Ｖまたは２．９Ｖ）を受ける。内部参照電位ｉｎｔ
ＶＲは、半導体集積回路装置内で生成される。外部参照
電位ｅｘｔＶＲは、外部から半導体集積回路装置に与え
られる。
【００６２】差動増幅器６２のＮチャネルＭＯＳトラン
ジスタ７３，７４のゲートは、それぞれ外部参照電位ｅ
ｘｔＶＲおよび入力信号ＶＩを受ける。差動増幅器６２
は、ＮチャネルＭＯＳトランジスタ７３，７４のゲート
に２．９Ｖが与えられ電源ノードＮ７１に外部電源電位
ｅｘｔＶｄｄ（３．３Ｖ）が与えられた場合のノードＮ
７２の電位と、ＮチャネルＭＯＳトランジスタ７３，７
４のゲートに１．６５Ｖが与えられ電源ノードＮ７１に
内部電源電位ｉｎｔＶｄｄ（２Ｖ）が与えられた場合の
ノードＮ７２の電位とが同じになるように構成されてい
る。
ジスタ７３，７４のゲートは、それぞれ外部参照電位ｅ
ｘｔＶＲおよび入力信号ＶＩを受ける。差動増幅器６２
は、ＮチャネルＭＯＳトランジスタ７３，７４のゲート
に２．９Ｖが与えられ電源ノードＮ７１に外部電源電位
ｅｘｔＶｄｄ（３．３Ｖ）が与えられた場合のノードＮ
７２の電位と、ＮチャネルＭＯＳトランジスタ７３，７
４のゲートに１．６５Ｖが与えられ電源ノードＮ７１に
内部電源電位ｉｎｔＶｄｄ（２Ｖ）が与えられた場合の
ノードＮ７２の電位とが同じになるように構成されてい
る。
【００６３】次に、この入力バッファの動作について説
明する。入力バッファは、活性化信号／ＳＥＬが活性化
レベルの「Ｌ」レベルに立下がったことに応じて活性化
される。
明する。入力バッファは、活性化信号／ＳＥＬが活性化
レベルの「Ｌ」レベルに立下がったことに応じて活性化
される。
【００６４】終端電位Ｖｔｔが外部電源電位Ｖｄｄ
（３．３Ｖ）であり、外部参照電位ｅｘｔＶＲが２．９
Ｖの場合（図１５の状態）は、外部参照電位ｅｘｔＶＲ
は内部参照電位ｉｎｔＶＲよりも高いので、差動増幅器
６１の出力ノードＮ７２は「Ｌ」レベルとなる。応じ
て、ＰチャネルＭＯＳトランジスタ６５が導通しＰチャ
ネルＭＯＳトランジスタ６７が非導通となって、外部電
源電位ｅｘｔＶｄｄが差動増幅器６２の電源ノードＮ７
１に与えられる。差動増幅器６２は、入力信号ＶＩが
「Ｈ」レベルに立上がると「Ｌ」レベルを出力し、入力
信号ＶＩが「Ｌ」レベルめに立下がると「Ｈ」レベルを
出力する。
（３．３Ｖ）であり、外部参照電位ｅｘｔＶＲが２．９
Ｖの場合（図１５の状態）は、外部参照電位ｅｘｔＶＲ
は内部参照電位ｉｎｔＶＲよりも高いので、差動増幅器
６１の出力ノードＮ７２は「Ｌ」レベルとなる。応じ
て、ＰチャネルＭＯＳトランジスタ６５が導通しＰチャ
ネルＭＯＳトランジスタ６７が非導通となって、外部電
源電位ｅｘｔＶｄｄが差動増幅器６２の電源ノードＮ７
１に与えられる。差動増幅器６２は、入力信号ＶＩが
「Ｈ」レベルに立上がると「Ｌ」レベルを出力し、入力
信号ＶＩが「Ｌ」レベルめに立下がると「Ｈ」レベルを
出力する。
【００６５】また、終端電位Ｖｔｔおよび外部参照電位
ｅｘｔＶＲが中間電位ｅｘｔＶｄｄ／２（１．６５Ｖ）
である場合（図１４の状態）は、外部参照電位ｅｘｔＶ
Ｒは内部参照電位ｉｎｔＶＲよりも低いので、差動増幅
器６１の出力ノードＮ７２は「Ｈ」レベルとなる。応じ
て、ＰチャネルＭＯＳトランジスタ６７が導通しＰチャ
ネルＭＯＳトランジスタ６５が非導通となって、内部電
源電位ｉｎｔＶｄｄが差動増幅器６２の電源ノードＮ７
１に与えられる。差動増幅器６２は、入力信号ＶＩが
「Ｈ」レベルに立上がると「Ｌ」レベルを出力し、入力
信号ＶＩが「Ｌ」レベルに立下がると「Ｈ」レベルを出
力する。
ｅｘｔＶＲが中間電位ｅｘｔＶｄｄ／２（１．６５Ｖ）
である場合（図１４の状態）は、外部参照電位ｅｘｔＶ
Ｒは内部参照電位ｉｎｔＶＲよりも低いので、差動増幅
器６１の出力ノードＮ７２は「Ｈ」レベルとなる。応じ
て、ＰチャネルＭＯＳトランジスタ６７が導通しＰチャ
ネルＭＯＳトランジスタ６５が非導通となって、内部電
源電位ｉｎｔＶｄｄが差動増幅器６２の電源ノードＮ７
１に与えられる。差動増幅器６２は、入力信号ＶＩが
「Ｈ」レベルに立上がると「Ｌ」レベルを出力し、入力
信号ＶＩが「Ｌ」レベルに立下がると「Ｈ」レベルを出
力する。
【００６６】この実施の形態でも、実施の形態１と同じ
効果が得られる。
効果が得られる。
【００６７】
【発明の効果】以上のように、請求項１に係る発明で
は、信号変換手段が第１または第２の電位に小振幅論理
信号が重畳された外部信号を、第２または第１の電位に
小振幅論理信号の相補信号が重畳された信号に変換し、
電位変換手段が外部参照電位として与えられた第１また
は第２の電位を第２または第１の電位に変換する。第１
〜第４のトランジスタおよびカレントミラー回路からな
る差動増幅器は、参照電位が第１の電位の場合は外部参
照電位と外部信号を比較し、参照電位が第２の電位の場
合は信号変換手段の出力信号と電位変換手段の出力電位
とを比較するように構成される。したがって、外部参照
電位が第１および第２の電位のいずれの場合でも正常に
動作し、内部信号の論理振幅およびその中間レベルは一
定に保たれる。
は、信号変換手段が第１または第２の電位に小振幅論理
信号が重畳された外部信号を、第２または第１の電位に
小振幅論理信号の相補信号が重畳された信号に変換し、
電位変換手段が外部参照電位として与えられた第１また
は第２の電位を第２または第１の電位に変換する。第１
〜第４のトランジスタおよびカレントミラー回路からな
る差動増幅器は、参照電位が第１の電位の場合は外部参
照電位と外部信号を比較し、参照電位が第２の電位の場
合は信号変換手段の出力信号と電位変換手段の出力電位
とを比較するように構成される。したがって、外部参照
電位が第１および第２の電位のいずれの場合でも正常に
動作し、内部信号の論理振幅およびその中間レベルは一
定に保たれる。
【００６８】請求項２に係る発明では、請求項１に係る
発明の信号変換手段は第１および第２の電源電位のライ
ン間に直列接続された第１の抵抗素子および外部信号が
入力される第５のトランジスタを含み、電位変換手段は
第１および第２の電源電位のライン間に直列接続された
第２の抵抗素子および外部参照電位が入力される第６の
トランジスタを含む。これにより、信号変換手段および
電位変換手段を容易に構成できる。
発明の信号変換手段は第１および第２の電源電位のライ
ン間に直列接続された第１の抵抗素子および外部信号が
入力される第５のトランジスタを含み、電位変換手段は
第１および第２の電源電位のライン間に直列接続された
第２の抵抗素子および外部参照電位が入力される第６の
トランジスタを含む。これにより、信号変換手段および
電位変換手段を容易に構成できる。
【００６９】請求項３に係る発明では、請求項１または
２に係る発明の第１および第２のトランジスタの直列接
続体に並列に第７および第８のトランジスタが直列接続
され、第３および第４のトランジスタの直列接続体に並
列に第９および第１０のトランジスタが直列接続され
る。第１および第８のトランジスタの入力電極、第２お
よび第７の入力電極、第３および第１０のトランジスタ
の入力電極、第４および第９のトランジスタの入力電極
は、それぞれ互いに接続される。この場合は、参照電位
が第１の電位の場合と参照電位が第２の場合とにおける
第１〜第４のトランジスタの接続順に起因する動作特性
の差がなくなり、動作特性の同一性が一層向上する。
２に係る発明の第１および第２のトランジスタの直列接
続体に並列に第７および第８のトランジスタが直列接続
され、第３および第４のトランジスタの直列接続体に並
列に第９および第１０のトランジスタが直列接続され
る。第１および第８のトランジスタの入力電極、第２お
よび第７の入力電極、第３および第１０のトランジスタ
の入力電極、第４および第９のトランジスタの入力電極
は、それぞれ互いに接続される。この場合は、参照電位
が第１の電位の場合と参照電位が第２の場合とにおける
第１〜第４のトランジスタの接続順に起因する動作特性
の差がなくなり、動作特性の同一性が一層向上する。
【００７０】請求項４に係る発明では、請求項１から３
のいずれかに係る発明の基準電位は第１の電源電位とさ
れる。この場合は入力バッファの回路構成の簡単化が図
られる。
のいずれかに係る発明の基準電位は第１の電源電位とさ
れる。この場合は入力バッファの回路構成の簡単化が図
られる。
【００７１】請求項５に係る発明では、請求項１から３
のいずれかに係る発明の基準電位は第１および第２の電
源電位間の安定化電位とされ、その安定化電位を生成す
るための安定化電位発生手段がさらに設けられる。この
場合は電源電圧が変動しても安定した動作が行なわれ
る。
のいずれかに係る発明の基準電位は第１および第２の電
源電位間の安定化電位とされ、その安定化電位を生成す
るための安定化電位発生手段がさらに設けられる。この
場合は電源電圧が変動しても安定した動作が行なわれ
る。
【００７２】請求項６に係る発明では、第１のノードと
第２の電源電位のラインとの間に第１のトランジスタが
接続され、第２のノードと第２の電源電位のラインとの
間に第２のトランジスタが接続され、第１のトランジス
タと並列に第３および第４のトランジスタの直列接続体
が接続され、第２のトランジスタと並列に第５および第
６のトランジスタの直列接続体が接続される。第１およ
び第３のトランジスタの入力電極に外部参照電位が与え
られ、第２および第５のトランジスタの入力電極に外部
信号が与えられ、第４および第６のトランジスタの入力
電極は第１のノードに接続される。この場合は、外部参
照電位が第１の電位から第２の電位になって第１および
第２のノードの電位が下がろうとすると第４および第６
のトランジスタの抵抗値が高くなる。したがって、外部
参照電位が第１の電位の場合と外部参照電位が第２の電
位の場合とで、内部信号の論理振幅およびその中間レベ
ルが一定に保たれる。
第２の電源電位のラインとの間に第１のトランジスタが
接続され、第２のノードと第２の電源電位のラインとの
間に第２のトランジスタが接続され、第１のトランジス
タと並列に第３および第４のトランジスタの直列接続体
が接続され、第２のトランジスタと並列に第５および第
６のトランジスタの直列接続体が接続される。第１およ
び第３のトランジスタの入力電極に外部参照電位が与え
られ、第２および第５のトランジスタの入力電極に外部
信号が与えられ、第４および第６のトランジスタの入力
電極は第１のノードに接続される。この場合は、外部参
照電位が第１の電位から第２の電位になって第１および
第２のノードの電位が下がろうとすると第４および第６
のトランジスタの抵抗値が高くなる。したがって、外部
参照電位が第１の電位の場合と外部参照電位が第２の電
位の場合とで、内部信号の論理振幅およびその中間レベ
ルが一定に保たれる。
【００７３】請求項７に係る発明では、外部参照電位が
第１の電位である場合に内部信号の論理振幅の中間レベ
ルを出力する第１の差動増幅器と、外部参照電位が第２
の電位である場合に内部信号の論理振幅の中間レベルを
出力する第２の差動増幅器とが設けられる。そして、外
部参照電位が第１の電位である場合は第１の差動増幅器
が活性化され、外部参照電位が第２の電位である場合は
第２の差動増幅器が活性化される。したがって、外部参
照電位が第１および第２の電位のいずれの場合でも正常
に動作し、内部信号の論理振幅およびその中間レベルは
一定に保たれる。
第１の電位である場合に内部信号の論理振幅の中間レベ
ルを出力する第１の差動増幅器と、外部参照電位が第２
の電位である場合に内部信号の論理振幅の中間レベルを
出力する第２の差動増幅器とが設けられる。そして、外
部参照電位が第１の電位である場合は第１の差動増幅器
が活性化され、外部参照電位が第２の電位である場合は
第２の差動増幅器が活性化される。したがって、外部参
照電位が第１および第２の電位のいずれの場合でも正常
に動作し、内部信号の論理振幅およびその中間レベルは
一定に保たれる。
【００７４】請求項８に係る発明では、差動増幅器は、
差動トランジスタ対の各入力電極に第２の電位が与えら
れ、かつ第１および第２の電源ノードにそれぞれ第１お
よび第２の電源電位が与えられた場合に内部信号の論理
振幅の中間レベルを出力し、差動トランジスタ対の各入
力電極に第１の電位が与えられ、かつ第１および第２の
電源ノードにそれぞれ第１の電源電位と第１の電位との
間の第３の電源電位および第２の電源電位が与えられた
場合に内部信号の論理振幅の中間レベルを出力するよう
に構成される。そして、外部参照電位が第１の電位であ
る場合は第１および第２の電源ノードにそれぞれ第３お
よび第２の電位が与えられ、外部参照電位が第２の電位
である場合は第１および第２の電源ノードにそれぞれ第
１および第２の電源電位が与えられる。したがって、外
部参照電位が第１および第２の電位のいずれの場合でも
正常に動作し、内部信号の論理振幅およびその中間レベ
ルは一定に保たれる。
差動トランジスタ対の各入力電極に第２の電位が与えら
れ、かつ第１および第２の電源ノードにそれぞれ第１お
よび第２の電源電位が与えられた場合に内部信号の論理
振幅の中間レベルを出力し、差動トランジスタ対の各入
力電極に第１の電位が与えられ、かつ第１および第２の
電源ノードにそれぞれ第１の電源電位と第１の電位との
間の第３の電源電位および第２の電源電位が与えられた
場合に内部信号の論理振幅の中間レベルを出力するよう
に構成される。そして、外部参照電位が第１の電位であ
る場合は第１および第２の電源ノードにそれぞれ第３お
よび第２の電位が与えられ、外部参照電位が第２の電位
である場合は第１および第２の電源ノードにそれぞれ第
１および第２の電源電位が与えられる。したがって、外
部参照電位が第１および第２の電位のいずれの場合でも
正常に動作し、内部信号の論理振幅およびその中間レベ
ルは一定に保たれる。
【図１】 この発明の実施の形態１による半導体集積回
路装置の入力バッファの構成を示す回路図である。
路装置の入力バッファの構成を示す回路図である。
【図２】 図１に示した抵抗素子の構成を例示する回路
図である。
図である。
【図３】 図１に示した入力バッファの改良例を示す回
路図である。
路図である。
【図４】 図３に示した内部電源電位を生成するための
内部電源電位発生回路の構成を示すブロック図である。
内部電源電位発生回路の構成を示すブロック図である。
【図５】 図１に示した入力バッファの他の改良例を示
す回路図である。
す回路図である。
【図６】 図１に示した入力バッファのさらに他の改良
例を示す回路図である。
例を示す回路図である。
【図７】 この発明の実施の形態２による半導体集積回
路装置の入力バッファの構成を示す回路図である。
路装置の入力バッファの構成を示す回路図である。
【図８】 この発明の実施の形態３による半導体集積回
路装置の入力バッファの構成を示す回路図である。
路装置の入力バッファの構成を示す回路図である。
【図９】 この発明の実施の形態４による半導体集積回
路装置の入力バッファの構成を示す回路図である。
路装置の入力バッファの構成を示す回路図である。
【図１０】 従来のＬＶＴＴＬインタフェースが採用さ
れた半導体集積回路装置の構成を示す一部省略した回路
ブロック図である。
れた半導体集積回路装置の構成を示す一部省略した回路
ブロック図である。
【図１１】 図１０に示した入力バッファの構成を示す
回路図である。
回路図である。
【図１２】 従来のＳＳＴＬ＿３インタフェースが採用
された半導体集積回路装置間の信号伝送方法を説明する
ための一部省略した回路ブロック図である。
された半導体集積回路装置間の信号伝送方法を説明する
ための一部省略した回路ブロック図である。
【図１３】 図１２に示した入力バッファの構成を示す
回路図である。
回路図である。
【図１４】 図１２に示した入力信号ＶＩ、参照電位Ｖ
Ｒ、終端電位Ｖｔｔおよび電源電位Ｖｄｄの関係を示す
波形図である。
Ｒ、終端電位Ｖｔｔおよび電源電位Ｖｄｄの関係を示す
波形図である。
【図１５】 図１２に示したＳＳＴＬ＿３インタフェー
スの改良案を説明するための波形図である。
スの改良案を説明するための波形図である。
【図１６】 図１５で説明した改良案の問題点を説明す
るための波形図である。
るための波形図である。
１，２ 電圧シフト回路、３，４１〜４３，６１，６２
差動増幅器、４，７，１０〜１２，１７，１８，３０
〜３２，４４〜５０，５４〜５７，６３〜６７，７１，
７２，８４，８５，１００〜１０２ ＰチャネルＭＯＳ
トランジスタ、５，８，９５，９６ 抵抗素子、６，
９，１３〜１６，２０〜２３，３３〜３８，５６，５
７，７３，７４，８６，８７，１０３，１０４ Ｎチャ
ネルＭＯＳトランジスタ、１９ 内部電源電位発生回
路、５１〜５３，６８〜７０ インバータ、８０，９
０，９２ 半導体集積回路装置、８１，９３ 入力バッ
ファ、８２内部回路、８３，９１ 出力バッファ。
差動増幅器、４，７，１０〜１２，１７，１８，３０
〜３２，４４〜５０，５４〜５７，６３〜６７，７１，
７２，８４，８５，１００〜１０２ ＰチャネルＭＯＳ
トランジスタ、５，８，９５，９６ 抵抗素子、６，
９，１３〜１６，２０〜２３，３３〜３８，５６，５
７，７３，７４，８６，８７，１０３，１０４ Ｎチャ
ネルＭＯＳトランジスタ、１９ 内部電源電位発生回
路、５１〜５３，６８〜７０ インバータ、８０，９
０，９２ 半導体集積回路装置、８１，９３ 入力バッ
ファ、８２内部回路、８３，９１ 出力バッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 渉 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (8)
- 【請求項１】 第１および第２の電源電位間の第１の電
位、または前記第１の電源電位と前記第１の電位との間
の第２の電位が外部参照電位として与えられるととも
に、前記外部参照電位に小振幅論理信号が重畳された外
部信号が与えられ、前記外部参照電位と前記外部信号と
を比較し、比較結果に応じた内部信号を内部回路に与え
る半導体装置の入力バッファであって、 前記第１または第２の電位に前記小振幅論理信号が重畳
された前記外部信号を、前記第２または第１の電位に前
記小振幅論理信号の相補信号が重畳された信号に変換し
て出力する信号変換手段、 前記外部参照電位として与えられた前記第１または第２
の電位を前記第２または第１の電位に変換して出力する
電位変換手段、 第１のノードと前記第２の電源電位のラインとの間に直
列接続され、一方のトランジスタの入力電極が前記外部
参照電位を受け、他方のトランジスタの入力電極が前記
信号変換手段の出力信号を受ける第１および第２のトラ
ンジスタ、 前記内部信号が出力される第２のノードと前記第２の電
源電位のラインとの間に直列接続され、一方のトランジ
スタの入力電極が前記外部信号を受け、他方のトランジ
スタの入力電極が前記電位変換手段の出力電位を受ける
第３および第４のトランジスタ、および基準電位のライ
ンと前記第１および第２のノードとの間に接続され、前
記第１のノードに流れる電流に等しい電流を前記第２の
ノードに与えるカレントミラー回路を備える、半導体装
置の入力バッファ。 - 【請求項２】 前記信号変換手段は、 その入力電極が前記外部信号を受け、その第１の電極が
前記第２の電源電位を受け、その第２の電極が前記変換
された信号を出力する第５のトランジスタ、および前記
第５のトランジスタの前記第２の電極と前記第１の電源
電位のラインとの間に接続された第１の抵抗素子を含
み、 前記電位変換手段は、 その入力電極が前記外部参照電位を受け、その第１の電
極が前記第２の電源電位を受け、その第２の電極が前記
変換された電位を出力する第６のトランジスタ、および
前記第６のトランジスタの前記第２の電極と前記第１の
電源電位のラインとの間に接続された第２の抵抗素子を
含む、請求項１に記載の半導体装置の入力バッファ。 - 【請求項３】 さらに、前記第１のノードと前記第２の
電源電位のラインとの間に直列接続され、一方のトラン
ジスタの入力電極が前記信号変換手段の出力信号を受
け、他方のトランジスタの入力電極が前記外部参照電位
を受ける第７および第８のトランジスタ、および前記第
２のノードと前記第２の電源電位のラインとの間に直列
接続され、一方のトランジスタの入力電極が前記電位変
換手段の出力電位を受け、他方のトランジスタの入力電
極が前記外部信号を受ける第９および第１０のトランジ
スタを備える、請求項１または請求項２に記載の半導体
装置の入力バッファ。 - 【請求項４】 前記基準電位は、前記第１の電源電位で
ある、請求項１から請求項３のいずれかに記載の半導体
装置の入力バッファ。 - 【請求項５】 前記基準電位は、前記第１および第２の
電源電位間の安定化電位であり、 さらに、前記第１および第２の電源電位を受け、前記安
定化電位を生成する安定化電位発生手段を備える、請求
項１から請求項３のいずれかに記載の半導体装置の入力
バッファ。 - 【請求項６】 第１および第２の電源電位間の第１の電
位、または前記第１の電源電位と前記第１の電位との間
の第２の電位が外部参照電位として与えられるととも
に、前記外部参照電位に小振幅論理信号が重畳された外
部信号が与えられ、前記外部参照電位と前記外部信号と
を比較し、比較結果に応じた内部信号を内部回路に与え
る半導体装置の入力バッファであって、 第１のノードと前記第２の電源電位のラインとの間に接
続され、その入力電極が前記外部参照電位を受ける第１
のトランジスタ、 前記内部信号が出力される第２のノードと前記第２の電
源電位のラインとの間に接続され、その入力電極が前記
外部信号を受ける第２のトランジスタ、 前記第１のノードと前記第２の電源電位のラインとの間
に直列接続され、一方のトランジスタの入力電極が前記
第１のトランジスタの入力電極に接続され、他方のトラ
ンジスタの入力電極が前記第１のノードに接続され、前
記第１のノードに流れる電流の変化を抑制するための第
３および第４のトランジスタ、 前記第２のノードと前記第２の電源電位のラインとの間
に直列接続され、一方のトランジスタの入力電極が前記
第２のトランジスタの入力電極に接続され、他方のトラ
ンジスタの入力電極が前記第２のノードに接続され、前
記第２のノードに流れる電流を抑制するための第５およ
び第６のトランジスタ、および前記第１の電源電位のラ
インと前記第１および第２のノードとの間に接続され、
前記第１のノードに流れる電流に等しい電流を前記第２
のノードに与えるカレントミラー回路を備える、半導体
装置の入力バッファ。 - 【請求項７】 第１および第２の電源電位間の第１の電
位、または前記第１の電源電位と前記第１の電位との間
の第２の電位が外部参照電位として与えられるととも
に、前記外部参照電位に小振幅論理信号が重畳された外
部信号が与えられ、前記外部参照電位と前記外部信号と
を比較し、比較結果に応じた内部信号を内部回路に与え
る半導体装置の入力バッファであって、 一方のトランジスタの入力電極が前記外部参照電位を受
け、他方のトランジスタの入力電極が前記外部信号を受
ける差動トランジスタ対を含み、各トランジスタの入力
電極に前記第１の電位が与えられた場合に前記内部信号
の論理振幅の中間レベルを出力するように構成された第
１の差動増幅器、 一方のトランジスタの入力電極が前記外部参照電位を受
け、他方のトランジスタの入力電極が前記外部信号を受
ける差動トランジスタ対を含み、各トランジスタの入力
電極に前記第２の電位が与えられた場合に前記内部信号
の論理振幅の中間レベルを出力するように構成された第
２の差動増幅器、 前記外部参照電位が前記第１の電位であるか前記第２の
電位であるかを判別する判別手段、および前記判別手段
の判別結果に基づいて、前記外部参照電位が前記第１の
電位である場合は前記第１の差動増幅器を活性化させ、
前記外部参照電位が前記第２の電位である場合は前記第
２の差動増幅器を活性化させる切換手段を備える、半導
体装置の入力バッファ。 - 【請求項８】 第１および第２の電源電位間の第１の電
位、または前記第１の電源電位と前記第１の電位との間
の第２の電位が外部参照電位として与えられるととも
に、前記外部参照電位に小振幅論理信号が重畳された外
部信号が与えられ、前記外部参照電位と前記外部信号と
を比較し、比較結果に応じた内部信号を内部回路に与え
る半導体装置の入力バッファであって、 一方のトランジスタの入力電極が前記外部参照電位を受
け、他方のトランジスタの入力電極が前記外部信号を受
ける差動トランジスタ対と、第１および第２の電源ノー
ドとを含み、各トランジスタの入力電極に前記第２の電
位が与えられ、かつ前記第１および第２の電源ノードに
それぞれ前記第１および第２の電源電位が与えられた場
合に前記内部信号の論理振幅の中間レベルを出力し、各
トランジスタの入力電極に前記第１の電位が与えられ、
かつ前記第１および第２の電源ノードにそれぞれ前記第
１の電源電位と前記第１の電位との間の第３の電源電位
および前記第２の電源電位が与えられた場合に前記内部
信号の論理振幅の中間レベルを出力するように構成され
た差動増幅器、 前記外部参照電位が前記第１の電位であるか前記第２の
電位であるかを判別する判別手段、および前記判別手段
の判別結果に基づいて、前記外部参照電位が前記第１の
電位である場合は前記第１および第２の電源ノードにそ
れぞれ前記第３および第２の電源電位を与え、前記外部
参照電位が前記第２の電位である場合は前記第１および
第２の電源ノードにそれぞれ前記第１および第２の電源
電位を与える切換手段を備える、半導体装置の入力バッ
ファ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9283590A JPH1174777A (ja) | 1997-06-16 | 1997-10-16 | 半導体装置の入力バッファ |
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Applications Claiming Priority (3)
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| JP9-158760 | 1997-06-16 | ||
| JP15876097 | 1997-06-16 | ||
| JP9283590A JPH1174777A (ja) | 1997-06-16 | 1997-10-16 | 半導体装置の入力バッファ |
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Family
ID=26485779
Family Applications (1)
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|---|---|---|---|
| JP9283590A Withdrawn JPH1174777A (ja) | 1997-06-16 | 1997-10-16 | 半導体装置の入力バッファ |
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| JP (1) | JPH1174777A (ja) |
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| KR100422011B1 (ko) * | 2001-11-05 | 2004-03-11 | 주식회사 티엘아이 | 출력 신호의 직류 전압 성분이 설정 전압으로 제어되며,입력 신호의 교류 전압 성분에 신속히 응답하는 입력 버퍼 |
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1998
- 1998-02-05 US US09/019,199 patent/US6184738B1/en not_active Expired - Fee Related
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