KR20030060176A - 출력 버퍼 회로 - Google Patents

Abstract

평균 소비 전류를 줄여서 노이즈에 의한 오동작을 방지할 수 있는 출력 버퍼 회로가 개시된다. 제1 PMOS 트랜지스터의 소오스는 전원 단자에 연결되고, 드레인은 출력 버퍼 회로의 출력 단자에 연결되며, 출력 버퍼 회로의 입력 단자로 하이 레벨의 신호가 입력될 때 턴온 된다. 제1 NMOS 트랜지스터의 소오스는 접지 단자에 연결되고, 드레인은 출력 버퍼 회로의 출력 단자에 연결되며, 출력 버퍼 회로의 입력 단자로 로우 레벨의 신호가 입력될 때 턴온된다. 로우 펄스 발생부는 출력 버퍼 회로의 입력 단자로 하이 레벨의 신호가 수신되면, 하이 레벨의 신호가 수신된 직후부터 소정 기간 동안 로우 펄스를 발생한다. 하이 펄스 발생부는 출력 버퍼 회로의 입력 단자로 로우 레벨의 신호가 수신되면, 로우 레벨의 신호가 수신된 직후부터 소정 기간 동안 하이 펄스를 발생한다. 제2 PMOS 트랜지스터의 소오스는 전원 단자에 연결되고, 드레인은 상기 제1 PMOS 트랜지스터의 드레인에 연결되며, 게이트에는 로우 펄스 발생부의 출력 신호가 인가된다. 제2 NMOS 트랜지스터의 소오스는 접지 단자에 연결되고, 드레인은 제1 NMOS 트랜지스터의 드레인에 연결되며, 게이트에는 하이 펄스 발생부의 출력 신호가 인가된다.

Description

출력 버퍼 회로{AN OUTPUT BUFFER CIRCUIT}

본 발명은 출력 버퍼 회로에 관한 것으로서, 특히 노이즈 개선 효과가 있는 출력 버퍼 회로에 관한 것이다. 본 발명은 반도체 메모리 장치에 특히 유용하게 적용될 수 있으나, 모든 종류의 반도체 소자에도 적용될 수 있다.

반도체 메모리 장치의 출력 버퍼 회로는 칩 외부의 용량성 부하를 구동하기 위하여 큰 사이즈를 갖는 풀업 트랜지스터 및 풀다운 트랜지스터로 이루어진다. 따라서 반도체 메모리 장치에서 16개의 입력/출력 라인(이하, "I/O"라고 함)이 동시에 판독 동작을 수행하는 경우, 출력 버퍼 회로에 의해 매우 큰 노이즈가 발생하여오동작이 일어날 수 있다.

도 1은 종래 출력 버퍼 회로의 회로도이다. 도 1에 도시되어 있는 출력 버퍼 회로(100)는 PMOS 풀업 트랜지스터(P1)와 NMOS 풀다운 트랜지스터(N1)로 이루어진 CMOS 형이다. 출력 버퍼 회로(100)는 펄스형 출력 인에이블 신호(pulsed output enable signal : 이하, "poe"라고 함)가 하이 레벨일 때 인에이블되며, 센스 앰프 출력 신호(sense amplifier output signal : 이하, "saout"라고 함)가 하이 레벨이면 블록(102)에 의해 노드(dp1)에 로우 레벨의 신호가 인가되고, 블록(104)에 의해 노드(dn1)에 로우 레벨의 신호가 인가된다. 따라서 PMOS 풀업 트랜지스터(P1)는 턴온되고, NMOS 풀다운 트랜지스터(N1)는 턴오프되어 출력단자(dout1)에서 하이 레벨의 신호가 출력된다. 반면 센스 앰프 출력 신호(saout)가 로우 레벨이면 블록(102)에 의해 노드(dp1)에 하이 레벨의 신호가 인가되고, 블록(104)에 의해 노드(dn1)에 하이 레벨의 신호가 인가된다. 따라서 PMOS 풀업 트랜지스터(P1)는 턴오프되고, NMOS 풀다운 트랜지스터(N1)는 턴온되어 출력단자(dout1)에서 로우 레벨의 신호가 출력된다.

출력 버퍼 회로(100)에서 PMOS 풀업 트랜지스터(P1)와 NMOS 풀다운 트랜지스터(N1)는 출력단자(dout1)의 용량성 부하를 빠른 속도로 구동하기 위하여 큰 사이즈를 갖는 트랜지스터로 구성된다. 따라서 반도체 메모리 장치의 16개의 I/0에서 동시에 판독 동작이 수행되면 짧은 순간 동안 많은 전류가 흐르게 되어 큰 노이즈가 발생하게 되며, 이는 반도체 메모리 장치의 오동작을 야기할 가능성이 크다.

본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 출력 버퍼 회로의 속도는 그대로 유지하면서 평균 소비 전류를 줄여서 노이즈에 의한 오동작을 방지할 수 있는 출력 버퍼 회로를 제공하는 것을 목적으로 한다.

도 1은 종래의 출력 버퍼 회로의 회로도.

도 2는 본 발명의 일 실시예에 의한 출력 버퍼 회로의 회로도.

도 3은 도 1 회로의 전압 파형도.

도 4는 도 2 회로의 전압 파형도.

도 5는 도 1 회로의 출력 단자에서의 전류 파형도.

도 6은 도 2 회로의 출력 단자에서의 전류 파형도.

이러한 목적을 이루기 위한 본 발명은 출력 버퍼 회로에 있어서, 소오스는 전원 단자에 연결되고, 드레인은 상기 출력 버퍼 회로의 출력 단자에 연결되며, 상기 출력 버퍼 회로의 입력 단자로 하이 레벨의 신호가 입력될 때 턴온 되는 제1 PMOS 트랜지스터와, 소오스는 접지 단자에 연결되고, 드레인은 상기 출력 버퍼 회로의 출력 단자에 연결되며, 상기 출력 버퍼 회로의 입력 단자로 로우 레벨의 신호가 입력될 때 턴온 되는 제1 NMOS 트랜지스터를 구비한다. 또한 상기 출력 버퍼 회로의 입력 단자로 하이 레벨의 신호가 수신되면, 상기 하이 레벨의 신호가 수신된 직후부터 소정 기간 동안 로우 펄스를 발생하는 로우 펄스 발생부와, 상기 출력 버퍼 회로의 입력 단자로 로우 레벨의 신호가 수신되면, 상기 로우 레벨의 신호가 수신된 직후부터 소정 기간 동안 하이 펄스를 발생하는 하이 펄스 발생부를 구비한다. 또한 소오스는 전원 단자에 연결되고, 드레인은 상기 제1 PMOS 트랜지스터의 드레인에 연결되며, 게이트에는 상기 로우 펄스 발생부의 출력 신호가 인가되는 제2 PMOS 트랜지스터와, 소오스는 접지 단자에 연결되고, 드레인은 상기 제1 NMOS 트랜지스터의 드레인에 연결되며, 게이트에는 상기 하이 펄스 발생부의 출력 신호가 인가되는 제2 NMOS 트랜지스터를 구비한다.

로우 펄스 발생부는 상기 제1 PMOS 트랜지스터의 드레인에 인가되는 신호를반전시키는 제1 인버터와, 입력 단자는 상기 제1 PMOS 트랜지스터의 게이트에 연결되고, 비반전 제어단자는 상기 제1 PMOS 트랜지스터의 드레인에 연결되며, 반전 제어단자는 상기 제1 인버터의 출력 단자에 연결되는 제1 전송 게이트와, 상기 제1 전송 게이트의 출력 신호를 반전시키는 제2 인버터와, 상기 제2 인버터의 출력 신호와 상기 제1 PMOS 트랜지스터의 게이트에 인가되는 신호에 대해 논리합 연산을 수행하고, 연산 결과를 상기 로우 펄스 발생부의 출력 신호로서 출력하는 제1 논리 수단을 포함하여 이루어질 수 있다. 그리고 하이 펄스 발생부는 상기 제1 NMOS 트랜지스터의 드레인에 인가되는 신호를 반전시키는 제3 인버터와, 입력 단자는 상기 제1 NMOS 트랜지스터의 게이트에 연결되고, 반전 제어단자는 상기 제1 NMOS 트랜지스터의 드레인에 연결되며, 비반전 제어단자는 상기 제1 인버터의 출력 단자에 연결되는 제2 전송 게이트와, 상기 제2 전송 게이트의 출력 신호를 반전시키는 제4 인버터와, 상기 제4 인버터의 출력 신호와 상기 제1 NMOS 트랜지스터의 게이트에 인가되는 신호에 대해 논리합 연산을 수행하고, 연산 결과를 상기 하이 펄스 발생부의 출력 신호로서 출력하는 제2 논리 수단을 포함하여 이루어질 수 있다.

제1 PMOS 트랜지스터는 종래의 PMOS 풀업 트랜지스터에 비해 상대적으로 작은 사이즈의 PMOS 트랜지스터로 구성되며, 제1 NMOS 트랜지스터는 종래의 NMOS 풀다운 트랜지스터에 비해 상대적으로 작은 사이즈의 NMOS 트랜지스터로 구성되는 것이 바람직하다.

이와 같은 본 발명의 구성에 의하면, 종전의 출력 버퍼 회로에 비해 구동 속도는 그대로 유지하면서도 풀업용 PMOS 트랜지스터와 풀다운용 NMOS 트랜지스터에흐르는 전류를 10% 정도 낮출 수 있다. 이로써 16개의 I/O가 동시에 판독(READ) 동작을 수행하는 경우에 높은 전류로 인해 노이즈가 발생하여 반도체 메모리 장치에서 오동작이 발생하는 것을 방지할 수 있게 되었다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.

도 2는 본 발명의 일 실시예에 의한 출력 버퍼 회로의 회로도이다. 도 2에 도시되어 있는 바와 같이, 출력 버퍼 회로(200)는 하이 레벨 신호 경로(202)와 풀업 트랜지스터부(204)와 피드백 로우 펄스 발생부(206)와 로우 레벨 신호 경로(210)와 풀다운 트랜지스터부(212)와 피드백 하이 펄스 발생부(214)를 주요 구성요소로 한다.

하이 레벨 신호 경로(202)는 도 2에 도시되어 있는 바와 같이, 센스 앰프 출력 신호(saout)와 펄스형 출력 인에이블 신호(poe)를 2개의 입력 신호로 하는 NAND 게이트(I11)와, NAND 게이트(I11)의 출력 신호를 반전시키는 인버터(I12)와, 인버터(I12)의 출력 신호를 반전시키는 인버터(I13)로 이루어진다. 하이 레벨 신호 경로(202)는 인에이블 신호(poe)가 하이 레벨일 때, 하이 레벨의 센스 앰프 출력 신호(saout)가 노드(dp2)에 로우 레벨로 인가되도록 하여 PMOS 풀업 트랜지스터(P11)가 턴온되도록 한다. 이에 비해 로우 레벨 신호 경로(210)는 센스 앰프 출력 신호(saout)를 반전시키는 인버터(I14)와, 인버터(I14)의 출력 신호와 펄스형 출력 인에이블 신호(poe)를 2개의 입력 신호로 하는 NAND 게이트(I15)와, NAND게이트(I15)의 출력 신호를 반전시키는 인버터(I16)로 이루어진다. 로우 레벨 신호 경로(210)는 인에이블 신호(poe)가 하이 레벨일 때, 로우 레벨의 센스 앰프 출력 신호(saout)가 노드(dn2)에 하이 레벨로 인가되도록 하여 NMOS 풀다운 트랜지스터(N11)가 턴온되도록 한다.

풀업 트랜지스터부(204)는 2개의 PMOS 트랜지스터(P11, P12)로 이루어진다. PMOS 트랜지스터(P11)의 소오스에는 전원 전압(Vcc)이 제공되며, 게이트에는 노드(dp2)의 신호가 인가되고, 드레인은 출력 버퍼(200)의 출력 단자(dout2)에 연결되어 있다. PMOS 트랜지스터(P11)의 사이즈는 종래의 풀업용 PMOS 트랜지스터 사이즈의 1/2 로 한다. PMOS 트랜지스터(P12)의 소오스에는 전원 전압(Vcc)이 제공되며, 게이트에는 노드(pp2)의 신호가 인가되고, 드레인은 PMOS 트랜지스터(P11)와 마찬가지로 출력 버퍼(200)의 출력 단자(dout2)에 연결되어 있다. 풀업 트랜지스터부(204)는 노드(dp2)에 인가된 신호와 노드(pp2)에 인가된 신호에 의해 제어되어 출력 단자(dout2)를 전원 전압(Vcc)으로 풀업하는 역할을 한다. 이에 비해 풀다운 트랜지스터부(212)는 2개의 NMOS 트랜지스터(N11, N12)로 이루어진다. NMOS 트랜지스터(N11)의 소오스에는 접지 전압(Vss)이 제공되며, 게이트에는 노드(dn2)의 신호가 인가되고, 드레인은 출력 버퍼(200)의 출력 단자(dout2)에 연결되어 있다. NMOS 트랜지스터(N11)의 사이즈는 종래의 풀다운용 NMOS 트랜지스터 사이즈의 1/2 로 한다. PMOS 트랜지스터(N12)의 소오스에는 접지 전압(Vss)이 제공되며, 게이트에는 노드(nn2)의 신호가 인가되고, 드레인은 NMOS 트랜지스터(N11)와 마찬가지로 출력 버퍼(200)의 출력 단자(dout2)에 연결되어 있다. 풀다운 트랜지스터부(212)는노드(dn2)에 인가된 신호와 노드(nn2)에 인가된 신호에 의해 제어되어 출력 단자(dout2)를 접지 전압(Vss)으로 풀다운하는 역할을 한다.

피드백 로우 펄스 발생부(206)는 3개의 인버터(I21, I22, I24)와 전송 게이트(208)와 NOR 게이트(123)로 이루어진다. 인버터(I21)는 출력 단자(dout2)에 인가된 신호를 반전시켜서 전송 게이트(208)의 반전 제어단자로 인가한다. 전송 게이트(208)의 비반전 제어단자(또는 NMOS 트랜지스터(N21)의 게이트)에는 출력 단자(dout2)의 신호가 인가되며, 반전 제어단자(또는 PMOS 트랜지스터(P21)의 게이트)에는 인버터(I21)의 출력 신호가 인가된다. 전송 게이트(208)의 입력 단자는 노드(dp2)에 연결되어 있고, 출력 단자는 노드(pp0)에 연결되어 있다. 인버터(I22)의 입력 단자는 노드(pp0)에 연결되어 있고, 출력 단자는 노드(pp1)에 연결되어 있다. NOR 게이트(I23)는 노드(dp2)의 신호와 노드(pp1)의 신호를 입력 신호로 한다. 인버터(I24)는 NOR 게이트(I23)의 출력 신호를 반전시켜서 노드(pp2)로 인가하고, 이 신호는 PMOS 트랜지스터(P12)의 게이트로 입력된다. 피드백 로우 펄스 발생부(206)는 인에이블 신호(poe)가 활성화된 상태에서 센스 앰프 출력 신호(saout)가 로우 레벨에서 하이 레벨로 전위가 바뀌면, 전위가 바뀐 직후부터 소정 시간 동안 로우 레벨을 갖는 펄스를 발생하는 역할을 한다.

피드백 하이 펄스 발생부(214)는 3개의 인버터(I31, I32, I34)와 전송 게이트(216)와 NAND 게이트(133)로 이루어진다. 인버터(I31)는 출력 단자(dout2)에 인가된 신호를 반전시켜서 전송 게이트(216)의 비반전 제어단자로 인가한다. 전송 게이트(216)의 비반전 제어단자(또는 NMOS 트랜지스터(N31)의 게이트)에는인버터(I31)의 출력 신호가 인가되며, 반전 제어단자(또는 PMOS 트랜지스터(P31)의 게이트)에는 출력 단자(dout2)의 신호가 인가된다. 전송 게이트(216)의 입력 단자는 노드(dn2)에 연결되어 있고, 출력 단자는 노드(nn0)에 연결되어 있다. 인버터(I32)의 입력 단자는 노드(nn0)에 연결되어 있고, 출력 단자는 노드(nn1)에 연결되어 있다. NAND 게이트(I33)는 노드(dn2)의 신호와 노드(nn1)의 신호를 입력 신호로 한다. 인버터(I34)는 NAND 게이트(I33)의 출력 신호를 반전시켜서 노드(nn2)로 인가하고, 이 신호는 NMOS 트랜지스터(N12)의 게이트로 입력된다. 피드백 하이 펄스 발생부(214)는 인에이블 신호(poe)가 활성화된 상태에서 센스 앰프 출력 신호(saout)가 하이 레벨에서 로우 레벨로 전위가 바뀌면, 전위가 바뀐 직후부터 소정 시간 동안 하이 레벨을 갖는 펄스를 발생하는 역할을 한다.

이하에서는 도 3 내지 도 4를 함께 참조하면서 출력 버퍼 회로(200)의 동작에 대해 상술한다. 도 3은 도 1 회로의 전압 파형도이고, 도 4는 도 2 회로의 전압 파형도이다. 센스 앰프 출력 신호(saout)가 로우 레벨이거나 인에이블 신호(poe)가 로우 레벨이면 하이 레벨 신호 경로(202)를 통해 노드(dp2)에 하이 레벨의 신호가 인가되므로, PMOS 트랜지스터(P11)는 턴오프되어 있고, 노드(pp1)에는 로우 레벨의 신호가 인가되어 있다. 따라서 NOR 게이트(I23)는 로우 레벨의 신호를 출력하므로 노드(pp2)에 하이 레벨의 신호가 인가되어 PMOS 트랜지스터(P12) 역시 턴오프되어 있다. 그러다가 인에이블 신호(poe)가 하이 레벨로 되어 활성화되고, 하이 레벨의 센스 앰프 출력 신호(saout)가 들어오면 하이 레벨 신호 경로(202)를 통해 노드(dp2)에 로우 레벨의 신호가 인가된다. 이렇게 노드(dp2)에 로우 레벨의 신호가 인가되면 PMOS 트랜지스터(P11)가 턴온되므로 출력 단자(dout2)의 신호는 하이 레벨로 가게 된다. 이 때 출력 단자(dout2)에 인가된 신호가 충분히 하이 레벨로 가기 전에는 전송 게이트(208)가 노드(dp2)와 노드(pp0)를 연결시키지 않으므로, 노드(pp1)는 여전히 로우 레벨을 유지하고 있다. 따라서 노드(dp2)가 로우 레벨로 바뀌면 NOR 게이트(I23)는 하이 레벨을 출력하게 되므로 노드(pp2)에 로우 레벨의 신호가 인가되어 PMOS 트랜지스터(P12) 역시 턴온된다. PMOS 트랜지스터(P11, P12)가 턴온되면, 출력 단자(dout2)는 전원 전압(Vcc)으로 풀업되기 시작한다. 그러다가 출력 단자(dout2)가 충분히 하이 레벨로 가면 전송 게이트(208)가 노드(dp2)와 노드(pp0)를 연결하므로, 노드(dp2)의 로우 레벨의 신호가 노드(pp0)에 걸리게 된다. 인버터(I22)는 노드(pp0)에 인가된 로우 레벨의 신호를 반전시켜 노드(pp1)에 하이 레벨의 신호를 인가하므로, NOR 게이트(I23)는 로우 레벨의 신호를 출력하게 되고, 인버터(I24)는 이를 하이 레벨로 반전시켜 PMOS 트랜지스터(P12)의 게이트로 인가하므로 PMOS 트랜지스터(P12)는 턴오프된다.

즉, 피드백 로우 펄스 발생부(208)의 출력 신호는 노드(dp2)가 로우 레벨로 변하면 거의 동시에 로우 레벨로 변하고, 출력 단자(dout2)에 충분한 하이 레벨의 신호가 인가되면 하이 레벨로 변해서 결국 로우 펄스를 발생하게 되는 것이다. 이렇게 피드백 로우 펄스 발생부(208)에서 생성된 로우 펄스는 PMOS 트랜지스터(P12)를 제어하여, 인에이블 신호(poe)가 활성화되어 있고 하이 레벨의 센스 앰프 출력 신호(saout)가 인가되는 순간 PMOS 트랜지스터(P12)를 턴온시키고, 출력 단자(dout2)에 충분한 하이 레벨의 신호가 인가되면 PMOS 트랜지스터(P12)를 턴오프시키는 역할을 한다.

센스 앰프 출력 신호(saout)가 로우 레벨일 때에 인에이블 신호(poe)가 하이 레벨로 되어 활성화되면, 로우 레벨 신호 경로(210)를 통해 노드(dn2)에 하이 레벨의 신호가 인가되므로, NMOS 트랜지스터(N11)는 턴온된다. 이 때 노드(nn1)에는 하이 레벨의 신호가 인가되어 있으므로, NAND 게이트(I33)는 로우 레벨의 신호를 출력하게 되고, 이 신호는 인버터(I34)에 의해 반전되므로 노드(nn2)에 하이 레벨의 신호가 인가되어 NMOS 트랜지스터(N12) 역시 턴온된다. NMOS 트랜지스터(N11, N12)가 턴온되면, 출력 단자(dout2)는 접지 전압(Vss)으로 풀다운되기 시작한다. 그러다가 출력 단자(dout2)가 충분히 로우 레벨로 가면 전송 게이트(216)가 노드(dn2)와 노드(nn0)를 연결하므로, 노드(dn2)의 하이 레벨의 신호가 노드(nn0)에 걸리게 된다. 인버터(I32)는 노드(nn0)에 인가된 하이 레벨의 신호를 반전시켜 노드(nn1)에 로우 레벨의 신호를 인가하므로, NAND 게이트(I33)는 하이 레벨의 신호를 출력하게 되고, 인버터(I34)는 이를 로우 레벨로 반전시켜 NMOS 트랜지스터(N12)의 게이트로 인가하므로 NMOS 트랜지스터(N12)는 턴오프된다.

즉, 피드백 하이 펄스 발생부(216)의 출력 신호는 노드(dn2)가 하이 레벨로 변하면 거의 동시에 하이 레벨로 변하고, 출력 단자(dout2)에 충분한 로우 레벨의 신호가 인가되면 로우 레벨로 변해서 결국 하이 펄스를 발생하게 되는 것이다. 이렇게 피드백 하이 펄스 발생부(216)에서 생성된 하이 펄스는 NMOS 트랜지스터(N12)를 제어하여, 인에이블 신호(poe)가 활성화되어 있고 로우 레벨의 센스 앰프 출력 신호(saout)가 인가되는 순간 NMOS 트랜지스터(N12)를 턴온시키고, 출력단자(dout2)에 충분한 로우 레벨의 신호가 인가되면 NMOS 트랜지스터(N12)를 턴오프시키는 역할을 한다.

도 3과 도 4에서 출력 단자(도 1의 dout1)와 출력 단자(도 2의 dout2)의 로우-하이 속도(low-to-high speed)를 비교해 보면, 각각 43.5ns, 42.9ns이고, 하이-로우 속도(high-to-low speed)를 비교해 보면, 각각 90.5ns, 90.2ns로서 본 발명에 의한 출력 버퍼 회로(200)의 속도가 종래의 출력 버퍼 회로(100)에 비해 늦어지지 않음을 알 수 있다. 도 5는 도 1 회로의 출력 단자에서의 전류 파형도이고, 도 6은 도 2 회로의 출력 단자에서의 전류 파형도이다. 도 5에서 전류 파형(501)은 도 1의 NMOS 트랜지스터(N1)를 통하여 흐른 전류로서 50ns 동안의 평균 전류값은 3.4mA이다. 그리고 전류 파형(503)은 PMOS 트랜지스터(P1)를 통하여 흐른 전류로서 50ns 동안의 평균 전류값은 2.8mA이다. 도 6에서 전류 파형(601)은 NMOS 트랜지스터(N11, N12)를 통하여 흐른 전류로서 50ns 동안의 평균 전류값은 3.1 mA이다. 그리고 전류 파형(603)은 PMOS 트랜지스터(P11, P12)를 통하여 흐른 전류로서 50ns 동안의 평균 전류값은 2.5mA이다. 이를 통해 본 발명에 의한 출력 버퍼 회로(200)에서의 전류가 종래의 출력 버퍼 회로(100)에 비해 10% 정도 작아졌음을 알 수 있다. 이로써 16개의 I/O가 동시에 판독 동작을 수행하는 경우에 높은 전류로 인해 노이즈가 발생하여 반도체 메모리 장치에서 오동작이 발생하는 것을 방지할 수 있게 되었다.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

이와 같은 본 발명의 구성에 의하면, 종전의 출력 버퍼 회로에 비해 구동 속도는 그대로 유지하면서도 풀업용 PMOS 트랜지스터와 풀다운용 NMOS 트랜지스터에 흐르는 전류를 10% 정도 낮출 수 있다. 이로써 16개의 I/O가 동시에 판독(READ) 동작을 수행하는 경우에 높은 전류로 인해 노이즈가 발생하여 반도체 메모리 장치에서 오동작이 발생하는 것을 방지할 수 있게 되었다.

Claims (5)

1. 출력 버퍼 회로에 있어서,

   소오스는 전원 단자에 연결되고, 드레인은 상기 출력 버퍼 회로의 출력 단자에 연결되며, 상기 출력 버퍼 회로의 입력 단자로 하이 레벨의 신호가 입력될 때 턴온 되는 제1 PMOS 트랜지스터와,

   소오스는 접지 단자에 연결되고, 드레인은 상기 출력 버퍼 회로의 출력 단자에 연결되며, 상기 출력 버퍼 회로의 입력 단자로 로우 레벨의 신호가 입력될 때 턴온 되는 제1 NMOS 트랜지스터와,

   상기 출력 버퍼 회로의 입력 단자로 하이 레벨의 신호가 수신되면, 상기 하이 레벨의 신호가 수신된 직후부터 소정 기간 동안 로우 펄스를 발생하는 로우 펄스 발생부와,

   상기 출력 버퍼 회로의 입력 단자로 로우 레벨의 신호가 수신되면, 상기 로우 레벨의 신호가 수신된 직후부터 소정 기간 동안 하이 펄스를 발생하는 하이 펄스 발생부와,

   소오스는 전원 단자에 연결되고, 드레인은 상기 제1 PMOS 트랜지스터의 드레인에 연결되며, 게이트에는 상기 로우 펄스 발생부의 출력 신호가 인가되는 제2 PMOS 트랜지스터와,

   소오스는 접지 단자에 연결되고, 드레인은 상기 제1 NMOS 트랜지스터의 드레인에 연결되며, 게이트에는 상기 하이 펄스 발생부의 출력 신호가 인가되는 제2NMOS 트랜지스터를

   구비하는 것을 특징으로 하는 출력 버퍼 회로.
2. 제 1 항에 있어서,

   상기 로우 펄스 발생부는

   상기 제1 PMOS 트랜지스터의 드레인에 인가되는 신호를 반전시키는 제1 인버터와,

   입력 단자는 상기 제1 PMOS 트랜지스터의 게이트에 연결되고, 비반전 제어단자는 상기 제1 PMOS 트랜지스터의 드레인에 연결되며, 반전 제어단자는 상기 제1 인버터의 출력 단자에 연결되는 제1 전송 게이트와,

   상기 제1 전송 게이트의 출력 신호를 반전시키는 제2 인버터와,

   상기 제2 인버터의 출력 신호와 상기 제1 PMOS 트랜지스터의 게이트에 인가되는 신호에 대해 논리합 연산을 수행하고, 연산 결과를 상기 로우 펄스 발생부의 출력 신호로서 출력하는 제1 논리 수단을

   구비하는 것을 특징으로 하는 출력 버퍼 회로.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 하이 펄스 발생부는

   상기 제1 NMOS 트랜지스터의 드레인에 인가되는 신호를 반전시키는 제3 인버터와,

   입력 단자는 상기 제1 NMOS 트랜지스터의 게이트에 연결되고, 반전 제어단자는 상기 제1 NMOS 트랜지스터의 드레인에 연결되며, 비반전 제어단자는 상기 제1 인버터의 출력 단자에 연결되는 제2 전송 게이트와,

   상기 제2 전송 게이트의 출력 신호를 반전시키는 제4 인버터와,

   상기 제4 인버터의 출력 신호와 상기 제1 NMOS 트랜지스터의 게이트에 인가되는 신호에 대해 논리곱 연산을 수행하고, 연산 결과를 상기 하이 펄스 발생부의 출력 신호로서 출력하는 제2 논리 수단을

   구비하는 것을 특징으로 하는 출력 버퍼 회로.
4. 제 1 항에 있어서,

   상기 제1 PMOS 트랜지스터는 상대적으로 작은 사이즈의 PMOS 트랜지스터인 것을 특징으로 하는 출력 버퍼 회로.
5. 제 1 항 또는 제 4 항에 있어서,

   상기 제1 NMOS 트랜지스터는 상대적으로 작은 사이즈의 NMOS 트랜지스터인 것을 특징으로 하는 출력 버퍼 회로.