JPH1174481A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1174481A JPH1174481A JP9249503A JP24950397A JPH1174481A JP H1174481 A JPH1174481 A JP H1174481A JP 9249503 A JP9249503 A JP 9249503A JP 24950397 A JP24950397 A JP 24950397A JP H1174481 A JPH1174481 A JP H1174481A
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- insulating film
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Abstract
(57)【要約】
【課題】 微細なストレージコンタクト孔及びストレー
ジノードパターンを高精度に形成できるようにする。 【解決手段】 トランジスタの上に、層間絶縁膜６、ビ
ットコンタクト７-a、ビット線７-bが形成された半導体
基板１上に、酸化膜８、BPSG膜９を形成して平坦化し、
BPSG膜９上に窒化膜によるマスクパターン１０を形成
し、その上にBPSG膜１２を形成及び平坦化し、BPSG膜１
２上にレジストパターンを形成してマスクとし、前記BP
SG膜１２をエッチングし、次いで連続して前記BPSG膜
９、酸化膜８、及び層間絶縁膜６をエッチングし、次
に、多結晶シリコン膜１５、酸化膜１６を全面に形成
し、その後これらの膜１５及び１６をBPSG膜１２が露出
するまでCMP処理し、次いで前記膜１２及び１６を除去
し、ストレージノード電極１５上に誘電体膜１９を形成
し、前記誘電体膜１９上にセルプレート電極２０を形成
する。
ジノードパターンを高精度に形成できるようにする。 【解決手段】 トランジスタの上に、層間絶縁膜６、ビ
ットコンタクト７-a、ビット線７-bが形成された半導体
基板１上に、酸化膜８、BPSG膜９を形成して平坦化し、
BPSG膜９上に窒化膜によるマスクパターン１０を形成
し、その上にBPSG膜１２を形成及び平坦化し、BPSG膜１
２上にレジストパターンを形成してマスクとし、前記BP
SG膜１２をエッチングし、次いで連続して前記BPSG膜
９、酸化膜８、及び層間絶縁膜６をエッチングし、次
に、多結晶シリコン膜１５、酸化膜１６を全面に形成
し、その後これらの膜１５及び１６をBPSG膜１２が露出
するまでCMP処理し、次いで前記膜１２及び１６を除去
し、ストレージノード電極１５上に誘電体膜１９を形成
し、前記誘電体膜１９上にセルプレート電極２０を形成
する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、DRAM半導体装置の製造方法におけるス
トレージノードコンタクト孔及びストレージノード電極
形状の加工方法に関する。
法に関し、特に、DRAM半導体装置の製造方法におけるス
トレージノードコンタクト孔及びストレージノード電極
形状の加工方法に関する。
【０００２】
【従来の技術】従来技術として、特開平６−１５１７４
８号公報や特開平６- ２１３９３号公報に示されるよう
なキャパシター電極の製造方法がある。前記特開平６-
１５１７４８号公報に記載の製造方法においては、酸化
膜１１６上に多結晶シリコン１１１を堆積し、その上に
酸化膜１１２を堆積して異方性エッチングにより酸化膜
１１２を断面台形状の支持体１１２ａに加工し、前記支
持体１１２ａをマスクとして多結晶シリコン１１１をエ
ッチング加工して底部電極１１１ａを形成する。
８号公報や特開平６- ２１３９３号公報に示されるよう
なキャパシター電極の製造方法がある。前記特開平６-
１５１７４８号公報に記載の製造方法においては、酸化
膜１１６上に多結晶シリコン１１１を堆積し、その上に
酸化膜１１２を堆積して異方性エッチングにより酸化膜
１１２を断面台形状の支持体１１２ａに加工し、前記支
持体１１２ａをマスクとして多結晶シリコン１１１をエ
ッチング加工して底部電極１１１ａを形成する。
【０００３】次に、多結晶シリコン１１３を堆積して異
方性エッチングにより筒状電極１１３ａを形成する。次
に、前記エッチングにより支持体１１２ａ及び酸化膜１
１６を除去する。
方性エッチングにより筒状電極１１３ａを形成する。次
に、前記エッチングにより支持体１１２ａ及び酸化膜１
１６を除去する。
【０００４】また、特開平６- ２１３９３号公報に記載
の製造方法においては、層間絶縁膜７、９上にシリコン
窒化膜２０を形成し、前記層間絶縁膜７、９及びシリコ
ン窒化膜２０にコンタクト孔１０を形成し、多結晶シリ
コン２１、酸化膜２２を順次形成して、これらをパター
ニングして下部電極２３を形成する。
の製造方法においては、層間絶縁膜７、９上にシリコン
窒化膜２０を形成し、前記層間絶縁膜７、９及びシリコ
ン窒化膜２０にコンタクト孔１０を形成し、多結晶シリ
コン２１、酸化膜２２を順次形成して、これらをパター
ニングして下部電極２３を形成する。
【０００５】
【発明が解決しようとする課題】特開平６- １５１７４
８号公報に記載の製造方法においては、微細化によりス
トレージノードコンタクトの寸法が細くなるに従い、ウ
ェットエッチング時のスピンドライヤー等による乾燥時
にキャパシター下部電極が倒れたりする異常が発生し、
歩留まり低下の原因となっていた。
８号公報に記載の製造方法においては、微細化によりス
トレージノードコンタクトの寸法が細くなるに従い、ウ
ェットエッチング時のスピンドライヤー等による乾燥時
にキャパシター下部電極が倒れたりする異常が発生し、
歩留まり低下の原因となっていた。
【０００６】また、特開平６- ２１３９３号公報に示さ
れるようなキャパシター電極の製造方法では、高容量の
キャパシター電極を製造することが可能であるが、微細
化ができないという問題があった。
れるようなキャパシター電極の製造方法では、高容量の
キャパシター電極を製造することが可能であるが、微細
化ができないという問題があった。
【０００７】また、従来の半導体装置の製造方法におい
ては、寸法０. ２５μm 以下となるコンタクト孔をドラ
イエッチングにより形成する場合、コンタクト孔のアス
ペクト比が大きいと、厚さ１μm 程度のレジストをマス
クとして用いなければならない。すると、レジストの解
像が良好に行われなかったり、レジストパターンと被エ
ッチング材である絶縁膜とのエッチング選択比が十分と
れずにレジストパターンが膜減りしてしまい、良好な形
状のコンタクト孔が形成できないという問題があった。
ては、寸法０. ２５μm 以下となるコンタクト孔をドラ
イエッチングにより形成する場合、コンタクト孔のアス
ペクト比が大きいと、厚さ１μm 程度のレジストをマス
クとして用いなければならない。すると、レジストの解
像が良好に行われなかったり、レジストパターンと被エ
ッチング材である絶縁膜とのエッチング選択比が十分と
れずにレジストパターンが膜減りしてしまい、良好な形
状のコンタクト孔が形成できないという問題があった。
【０００８】そこで本発明においては、微細なストレー
ジコンタクト孔及びストレージノードパターンを高精度
に形成することができる半導体装置の製造方法を提供す
ることを目的とする。
ジコンタクト孔及びストレージノードパターンを高精度
に形成することができる半導体装置の製造方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート絶縁膜、前記ゲート絶縁膜上のゲート
電極、前記ゲート電極上のキャップ絶縁膜、前記ゲート
電極側面のサイドウォール絶縁膜、一対の拡散層から成
るトランジスタが形成された半導体基板上に、第一の層
間絶縁膜を形成する第一の工程と、前記第一の工程後、
前記第一の層間絶縁膜に第一のコンタクト孔を形成する
第二の工程と、前記第一の層間絶縁膜上に、前記第一の
コンタクト孔を介して前記一対の拡散層のうちの一方の
拡散層と電気的に接続するビット線を形成する第三の工
程と、前記第三の工程後、前記半導体基板上に第二の層
間絶縁膜を形成する第四の工程と、前記第二の層間絶縁
膜上に、前記第一及び第二の層間絶縁膜とは異なるマス
ク膜を形成する第五の工程と、前記マスク膜を、エッチ
ングによりパターニングする第六の工程と、前記第六の
工程後、前記半導体基板上に前記マスク膜と異なる第三
の層間絶縁膜を形成する第七の工程と、前記第三の層間
絶縁膜上に、レジストパターンを形成する第八の工程
と、前記レジストパターン及び前記マスク膜をマスクに
して、前記第一、第二、及び第三の層間絶縁膜をエッチ
ングする第九の工程と、前記第九の工程後、前記半導体
基板上に第一の多結晶シリコン膜を形成する第十の工程
と、前記第三の層間絶縁膜が露出するように前記第一の
多結晶シリコン膜を研磨して前記第一の多結晶シリコン
膜をストレージノード電極形状に加工する第十一の工程
と、前記第十一の工程後、前記第三の層間絶縁膜を除去
する第十二の工程とを備えることを特徴としている。
造方法は、ゲート絶縁膜、前記ゲート絶縁膜上のゲート
電極、前記ゲート電極上のキャップ絶縁膜、前記ゲート
電極側面のサイドウォール絶縁膜、一対の拡散層から成
るトランジスタが形成された半導体基板上に、第一の層
間絶縁膜を形成する第一の工程と、前記第一の工程後、
前記第一の層間絶縁膜に第一のコンタクト孔を形成する
第二の工程と、前記第一の層間絶縁膜上に、前記第一の
コンタクト孔を介して前記一対の拡散層のうちの一方の
拡散層と電気的に接続するビット線を形成する第三の工
程と、前記第三の工程後、前記半導体基板上に第二の層
間絶縁膜を形成する第四の工程と、前記第二の層間絶縁
膜上に、前記第一及び第二の層間絶縁膜とは異なるマス
ク膜を形成する第五の工程と、前記マスク膜を、エッチ
ングによりパターニングする第六の工程と、前記第六の
工程後、前記半導体基板上に前記マスク膜と異なる第三
の層間絶縁膜を形成する第七の工程と、前記第三の層間
絶縁膜上に、レジストパターンを形成する第八の工程
と、前記レジストパターン及び前記マスク膜をマスクに
して、前記第一、第二、及び第三の層間絶縁膜をエッチ
ングする第九の工程と、前記第九の工程後、前記半導体
基板上に第一の多結晶シリコン膜を形成する第十の工程
と、前記第三の層間絶縁膜が露出するように前記第一の
多結晶シリコン膜を研磨して前記第一の多結晶シリコン
膜をストレージノード電極形状に加工する第十一の工程
と、前記第十一の工程後、前記第三の層間絶縁膜を除去
する第十二の工程とを備えることを特徴としている。
【００１０】また、本発明の他の特徴とするところは、
前記第十二の工程後、前記半導体基板上に、誘電体膜を
形成する第十三の工程と、前記誘電体膜上に、第二の多
結晶シリコン膜を形成する第十四の工程と、前記第二の
多結晶シリコン膜をセルプレート電極形状に加工する第
十五の工程とを更に備えることを特徴としている。
前記第十二の工程後、前記半導体基板上に、誘電体膜を
形成する第十三の工程と、前記誘電体膜上に、第二の多
結晶シリコン膜を形成する第十四の工程と、前記第二の
多結晶シリコン膜をセルプレート電極形状に加工する第
十五の工程とを更に備えることを特徴としている。
【００１１】また、本発明のその他の特徴とするところ
は、前記マスク膜は、シリコン窒化膜であることを特徴
としている。
は、前記マスク膜は、シリコン窒化膜であることを特徴
としている。
【００１２】また、本発明のその他の特徴とするところ
は、前記第十の工程後、前記第一の多結晶シリコン膜上
に、第四の絶縁膜を形成する工程を更に含み、前記第十
一の工程において、前記第三の層間絶縁膜が露出するよ
うに前記第四の絶縁膜及び前記第一の多結晶シリコン膜
を研磨することを特徴としている。
は、前記第十の工程後、前記第一の多結晶シリコン膜上
に、第四の絶縁膜を形成する工程を更に含み、前記第十
一の工程において、前記第三の層間絶縁膜が露出するよ
うに前記第四の絶縁膜及び前記第一の多結晶シリコン膜
を研磨することを特徴としている。
【００１３】
【発明の実施の形態】本発明の半導体装置の製造方法の
実施の形態を図１〜図４を用いて説明する。本実施の形
態は本発明を高集積半導体装置のコンタクト孔の開口と
メタル配線形成に適用した実施の形態である。
実施の形態を図１〜図４を用いて説明する。本実施の形
態は本発明を高集積半導体装置のコンタクト孔の開口と
メタル配線形成に適用した実施の形態である。
【００１４】図１（ａ）においては、公知の技術を用い
て、主表面近傍には予め必要な領域に必要な不純物を導
入した半導体基板１上にフィールドシールド法の素子分
離領域２を形成した後、ゲート絶縁膜、ゲート配線３、
キャップ絶縁膜、サイドウォール４を形成する。
て、主表面近傍には予め必要な領域に必要な不純物を導
入した半導体基板１上にフィールドシールド法の素子分
離領域２を形成した後、ゲート絶縁膜、ゲート配線３、
キャップ絶縁膜、サイドウォール４を形成する。
【００１５】次に、公知のイオン注入により拡散層を形
成する。次に、ポリシリコン膜５を成膜し、半導体基板
１上のアクティブ領域を被い素子分離領域２、ゲート配
線３にオーバーラップするポリシリコンのパッド５を形
成する。
成する。次に、ポリシリコン膜５を成膜し、半導体基板
１上のアクティブ領域を被い素子分離領域２、ゲート配
線３にオーバーラップするポリシリコンのパッド５を形
成する。
【００１６】次に、BPSG膜６を成長、リフローして平坦
化を行い、BPSG膜６をポリパッド５が露出するように開
孔し、そこにビットコンタクト７-aを形成して、ビット
配線７-bを形成する。
化を行い、BPSG膜６をポリパッド５が露出するように開
孔し、そこにビットコンタクト７-aを形成して、ビット
配線７-bを形成する。
【００１７】次に、図１（ｂ）に示すように、公知の減
圧化学気相成長法で膜厚１０００Åのシリコン酸化膜８
を成長し、次いで、膜厚４０００ÅのBPSG膜９を成長、
リフローした後、BPSG膜９表面を公知のCMP(Chemical M
echanical Polishing)法にて２０００〜３０００Å除去
し平坦化を行う。
圧化学気相成長法で膜厚１０００Åのシリコン酸化膜８
を成長し、次いで、膜厚４０００ÅのBPSG膜９を成長、
リフローした後、BPSG膜９表面を公知のCMP(Chemical M
echanical Polishing)法にて２０００〜３０００Å除去
し平坦化を行う。
【００１８】図２においては、BPSG膜９上に減圧化学気
相成長法で膜厚５００Åのシリコン窒化膜１０を成長
し、シリコン窒化膜１０上に図示しない反射防止膜、化
学増幅型レジストを塗布し、公知のKrF エキシマレーザ
ー光線リソグラフィー技術を用いた露光、現像を行いス
トレージノードコンタクト孔のマスクパターンを形成
し、このマスクパターンをマスクにしてシリコン窒化膜
１０をドライエッチングし、BPSG膜９に開口するストレ
ージノードコンタクト孔のマスク１１を形成する。
相成長法で膜厚５００Åのシリコン窒化膜１０を成長
し、シリコン窒化膜１０上に図示しない反射防止膜、化
学増幅型レジストを塗布し、公知のKrF エキシマレーザ
ー光線リソグラフィー技術を用いた露光、現像を行いス
トレージノードコンタクト孔のマスクパターンを形成
し、このマスクパターンをマスクにしてシリコン窒化膜
１０をドライエッチングし、BPSG膜９に開口するストレ
ージノードコンタクト孔のマスク１１を形成する。
【００１９】ここで、反射防止膜は、露光時の化学増幅
型レジストの定在波効果の防止と、シリコン窒化膜によ
る化学増幅型レジスト中の酸の損失防止を目的として用
い、解像寸法の制御性の向上、解像不良の防止を行う。
型レジストの定在波効果の防止と、シリコン窒化膜によ
る化学増幅型レジスト中の酸の損失防止を目的として用
い、解像寸法の制御性の向上、解像不良の防止を行う。
【００２０】次に、図３（ａ）に示すように、膜厚５０
００ÅのBPSG膜１２を成長、リフローし、その後、図示
しないノボラック型レジストを塗布し、i 線リソグラフ
ィー技術を用いた露光及び現像を行い、BPSG膜１２上に
図示しないキャパシター下部電極のマスクパターンを形
成する。
００ÅのBPSG膜１２を成長、リフローし、その後、図示
しないノボラック型レジストを塗布し、i 線リソグラフ
ィー技術を用いた露光及び現像を行い、BPSG膜１２上に
図示しないキャパシター下部電極のマスクパターンを形
成する。
【００２１】そして、前記マスクパターンをマスクとし
て、ドライエッチング法を用いてBPSG膜１２を除去し、
シリコン窒化膜１０をエッチングストッパ膜とすること
でキャパシター下部電極パターン１３を形成し、予めキ
ャパシター下部電極パターン１３内のシリコン窒化膜１
０を除去しストレージノードコンタクト孔１４のマスク
１１を形成した部分は、継続してシリコン窒化膜１０を
マスクとしてBPSG膜９、シリコン酸化膜８、BPSG膜６を
エッチングし、パッド５を介して半導体基板上１に接続
するストレージノードコンタクト孔１４を形成する。
て、ドライエッチング法を用いてBPSG膜１２を除去し、
シリコン窒化膜１０をエッチングストッパ膜とすること
でキャパシター下部電極パターン１３を形成し、予めキ
ャパシター下部電極パターン１３内のシリコン窒化膜１
０を除去しストレージノードコンタクト孔１４のマスク
１１を形成した部分は、継続してシリコン窒化膜１０を
マスクとしてBPSG膜９、シリコン酸化膜８、BPSG膜６を
エッチングし、パッド５を介して半導体基板上１に接続
するストレージノードコンタクト孔１４を形成する。
【００２２】BPSG膜等のシリコン酸化膜のドライエッチ
ングではCF系ガスが用いられるが、F はシリコン酸化膜
とシリコン窒化膜の両方に対してエッチング性があるの
で、シリコン酸化膜にのみF が供給されるようにしない
と選択比がでない。
ングではCF系ガスが用いられるが、F はシリコン酸化膜
とシリコン窒化膜の両方に対してエッチング性があるの
で、シリコン酸化膜にのみF が供給されるようにしない
と選択比がでない。
【００２３】当社の実験によれば、シリコン酸化膜とシ
リコン窒化膜の選択比を出すためには、エッチングガス
にCOガスを混合することにより、シリコン窒化膜上にエ
ッチング保護膜としてCF膜を堆積させることで選択比１
７程度を実現できた。
リコン窒化膜の選択比を出すためには、エッチングガス
にCOガスを混合することにより、シリコン窒化膜上にエ
ッチング保護膜としてCF膜を堆積させることで選択比１
７程度を実現できた。
【００２４】次に、図３（ｂ）に示すように、減圧化学
気相成長法で膜厚１５００Åのポリシリコン膜１５、膜
厚１５００Å程度のシリコン酸化膜１６を成長し、 CMP
法を用いてBPSG膜１２が露出するまでシリコン酸化膜１
６、ポリシリコン膜１５を研磨除去する。
気相成長法で膜厚１５００Åのポリシリコン膜１５、膜
厚１５００Å程度のシリコン酸化膜１６を成長し、 CMP
法を用いてBPSG膜１２が露出するまでシリコン酸化膜１
６、ポリシリコン膜１５を研磨除去する。
【００２５】シリコン酸化膜１６はCMP 研磨時に、接触
せずに機械研磨されないキャパシター下部電極パターン
１３内のキャパシター下部電極となるポリシリコン膜１
５が化学研磨剤との化学的なエッチングを防止するため
に用いている。
せずに機械研磨されないキャパシター下部電極パターン
１３内のキャパシター下部電極となるポリシリコン膜１
５が化学研磨剤との化学的なエッチングを防止するため
に用いている。
【００２６】次に、バファード沸酸液にてウェットエッ
チングにてBPSG膜１２、シリコン酸化膜１６を除去し、
図４（ａ）に示すように、キャパシター下部電極１５を
形成する。この後、図４（ｂ）に示すように、キャパシ
ター誘電体膜となるONO 膜１９、キャパシター上部電極
２０を形成し、キャパシター電極を実現した。
チングにてBPSG膜１２、シリコン酸化膜１６を除去し、
図４（ａ）に示すように、キャパシター下部電極１５を
形成する。この後、図４（ｂ）に示すように、キャパシ
ター誘電体膜となるONO 膜１９、キャパシター上部電極
２０を形成し、キャパシター電極を実現した。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
窒化膜を、ストレージノードコンタクト孔の形成のため
のエッチングマスクとして用い、さらに、キャパシター
下部電極パターンとストレージノードコンタクト孔を一
括して形成することにより、フォトレジストのドライエ
ッチング耐性や解像性能によらずに、微細なストレージ
ノードコンタクト孔を、工程数を従来通りのままで、高
精度に形成することができる。
窒化膜を、ストレージノードコンタクト孔の形成のため
のエッチングマスクとして用い、さらに、キャパシター
下部電極パターンとストレージノードコンタクト孔を一
括して形成することにより、フォトレジストのドライエ
ッチング耐性や解像性能によらずに、微細なストレージ
ノードコンタクト孔を、工程数を従来通りのままで、高
精度に形成することができる。
【図１】本発明の一実施の形態の半導体装置の製造方法
を示す工程順断面図である。
を示す工程順断面図である。
【図２】本発明の一実施の形態の半導体装置の製造方法
を示す工程順断面図である。
を示す工程順断面図である。
【図３】本発明の一実施の形態の半導体装置の製造方法
を示す工程順断面図である。
を示す工程順断面図である。
【図４】本発明の一実施の形態の半導体装置の製造方法
を示す工程順断面図である。
を示す工程順断面図である。
１ 半導体基板 ２ 素子分離領域 ３ ゲート配線 ４ サイドウォール ５ パッド ６ BPSG膜 ７-a ビットコンタクト ７-b ビット配線 ８ シリコン酸化膜 ９ BPSG膜 １０ シリコン窒化膜マスク １２ BPSG膜 １３ キャパシター下部電極パターン １４ ストレージノードコンタクト孔 １５ ポリシリコン膜（キャパシター下部電極） １６ シリコン酸化膜 １９ ONO 膜 ２０ キャパシター上部電極
Claims (4)
- 【請求項１】 ゲート絶縁膜、前記ゲート絶縁膜上のゲ
ート電極、前記ゲート電極上のキャップ絶縁膜、前記ゲ
ート電極側面のサイドウォール絶縁膜、一対の拡散層か
ら成るトランジスタが形成された半導体基板上に、第一
の層間絶縁膜を形成する第一の工程と、 前記第一の工程後、前記第一の層間絶縁膜に第一のコン
タクト孔を形成する第二の工程と、 前記第一の層間絶縁膜上に、前記第一のコンタクト孔を
介して前記一対の拡散層のうちの一方の拡散層と電気的
に接続するビット線を形成する第三の工程と、 前記第三の工程後、前記半導体基板上に第二の層間絶縁
膜を形成する第四の工程と、 前記第二の層間絶縁膜上に、前記第一及び第二の層間絶
縁膜とは異なるマスク膜を形成する第五の工程と、 前記マスク膜を、エッチングによりパターニングする第
六の工程と、 前記第六の工程後、前記半導体基板上に前記マスク膜と
異なる第三の層間絶縁膜を形成する第七の工程と、 前記第三の層間絶縁膜上に、レジストパターンを形成す
る第八の工程と、 前記レジストパターン及び前記マスク膜をマスクにし
て、前記第一、第二、及び第三の層間絶縁膜をエッチン
グする第九の工程と、 前記第九の工程後、前記半導体基板上に第一の多結晶シ
リコン膜を形成する第十の工程と、 前記第三の層間絶縁膜が露出するように前記第一の多結
晶シリコン膜を研磨して前記第一の多結晶シリコン膜を
ストレージノード電極形状に加工する第十一の工程と、 前記第十一の工程後、前記第三の層間絶縁膜を除去する
第十二の工程とを備えることを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第十二の工程後、前記半導体基板上
に、誘電体膜を形成する第十三の工程と、 前記誘電体膜上に、第二の多結晶シリコン膜を形成する
第十四の工程と、 前記第二の多結晶シリコン膜をセルプレート電極形状に
加工する第十五の工程とを更に備えることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記マスク膜は、シリコン窒化膜である
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記第十の工程後、前記第一の多結晶シ
リコン膜上に、第四の絶縁膜を形成する工程を更に含
み、 前記第十一の工程において、前記第三の層間絶縁膜が露
出するように前記第四の絶縁膜及び前記第一の多結晶シ
リコン膜を研磨することを特徴とする請求項１に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9249503A JPH1174481A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9249503A JPH1174481A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174481A true JPH1174481A (ja) | 1999-03-16 |
Family
ID=17193944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9249503A Withdrawn JPH1174481A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587034B1 (ko) * | 1999-07-28 | 2006-06-07 | 주식회사 하이닉스반도체 | 디램의 커패시터 제조방법 |
-
1997
- 1997-08-29 JP JP9249503A patent/JPH1174481A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587034B1 (ko) * | 1999-07-28 | 2006-06-07 | 주식회사 하이닉스반도체 | 디램의 커패시터 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |