JPH1174466A - 半導体集積回路のためのクロック回路 - Google Patents
半導体集積回路のためのクロック回路Info
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- JPH1174466A JPH1174466A JP9246178A JP24617897A JPH1174466A JP H1174466 A JPH1174466 A JP H1174466A JP 9246178 A JP9246178 A JP 9246178A JP 24617897 A JP24617897 A JP 24617897A JP H1174466 A JPH1174466 A JP H1174466A
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- circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
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Abstract
(57)【要約】
【課題】 不要な電力の消費を防止し得るクロック回路
を提供する。 【解決手段】 クロックパルス源１１からクロックパル
スの供給を受けるトランクライン１３、１３′と、該ト
ランクラインに接続された複数のブランチライン１４、
１４′とを備える階層型のツリー構造を備え、少なくと
も１つの階層におけるブランチライン１４は、クロック
パルスの下方階層への伝達を断続するためのスイッチイ
ング素子１６を介して、下方階層に接続されている。
を提供する。 【解決手段】 クロックパルス源１１からクロックパル
スの供給を受けるトランクライン１３、１３′と、該ト
ランクラインに接続された複数のブランチライン１４、
１４′とを備える階層型のツリー構造を備え、少なくと
も１つの階層におけるブランチライン１４は、クロック
パルスの下方階層への伝達を断続するためのスイッチイ
ング素子１６を介して、下方階層に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
各部にクロックパルスを供給するためのクロック回路に
関する。
各部にクロックパルスを供給するためのクロック回路に
関する。
【０００２】
【従来の技術】半導体集積回路には、該半導体集積回路
に設けられた多数のラッチ、フリップフロップおよびメ
モリ素子などで構成されるカウンタあるいはレジスタの
ような各部に、同期的な信号としてクロックパルスを供
給するためのクロック回路が組み込まれている。
に設けられた多数のラッチ、フリップフロップおよびメ
モリ素子などで構成されるカウンタあるいはレジスタの
ような各部に、同期的な信号としてクロックパルスを供
給するためのクロック回路が組み込まれている。
【０００３】ところが、例えばクロックパルスの供給先
である各部への配線長に違いがあると、半導体集積回路
の各部に供給されるクロックパルスにクロック位相の相
対的なずれであるクロックスキューが発生する。そこ
で、このクロックスキューの発生を防止するために、ク
ロック回路として、クロックパルス源からクロックパル
スの供給を受けるトランクラインと、該トランクライン
に接続された複数のブランチラインとを備える階層型の
ツリー構造が提案されている。階層型のツリー構造を有
するクロック回路によれば、同期動作を必要とする各部
分に、ツリー構造の同一階層で、クロックパルスを供給
することにより、クロックスキューを生じることなく各
部の動作を同期させることができる。
である各部への配線長に違いがあると、半導体集積回路
の各部に供給されるクロックパルスにクロック位相の相
対的なずれであるクロックスキューが発生する。そこ
で、このクロックスキューの発生を防止するために、ク
ロック回路として、クロックパルス源からクロックパル
スの供給を受けるトランクラインと、該トランクライン
に接続された複数のブランチラインとを備える階層型の
ツリー構造が提案されている。階層型のツリー構造を有
するクロック回路によれば、同期動作を必要とする各部
分に、ツリー構造の同一階層で、クロックパルスを供給
することにより、クロックスキューを生じることなく各
部の動作を同期させることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記し
たような従来のクロック回路では、カウントタイマー系
ブロックの他、例えば画像処理機能部分、音声処理機能
部分のような各機能ブロック毎にクロックスキューを発
生させないために、ツリー構造の同一階層毎のブランチ
ラインからそれぞれの機能ブロック内の各部に供給され
ており、当該機能ブロックの動作が例えばプログラム的
に休止状態にあるか否かに拘わらず、クロック回路に接
続された全ての機能部分に絶えずクロックパルスが供給
されている。
たような従来のクロック回路では、カウントタイマー系
ブロックの他、例えば画像処理機能部分、音声処理機能
部分のような各機能ブロック毎にクロックスキューを発
生させないために、ツリー構造の同一階層毎のブランチ
ラインからそれぞれの機能ブロック内の各部に供給され
ており、当該機能ブロックの動作が例えばプログラム的
に休止状態にあるか否かに拘わらず、クロック回路に接
続された全ての機能部分に絶えずクロックパルスが供給
されている。
【０００５】動作が休止状態におかれた機能ブロックへ
のクロックパルスの供給は電力の浪費となる。このこと
から、不要な電力の消費を防止し得るクロック回路の出
現が強く望まれていた。
のクロックパルスの供給は電力の浪費となる。このこと
から、不要な電力の消費を防止し得るクロック回路の出
現が強く望まれていた。
【０００６】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明は、半導体集積回路の各部にクロックパ
ルス源からのクロックパルスを供給するためのクロック
回路であって、クロックパルス源からクロックパルスの
供給を受けるトランクラインと、該トランクラインに接
続された複数のブランチラインとを備える階層型のツリ
ー構造を備え、少なくとも１つの階層におけるブランチ
ラインは、クロックパルスの下方階層への伝達を断続す
るためのスイッチイング素子を介して、下方階層に接続
されていることを特徴とする。
決するために、次の構成を採用する。 〈構成〉本発明は、半導体集積回路の各部にクロックパ
ルス源からのクロックパルスを供給するためのクロック
回路であって、クロックパルス源からクロックパルスの
供給を受けるトランクラインと、該トランクラインに接
続された複数のブランチラインとを備える階層型のツリ
ー構造を備え、少なくとも１つの階層におけるブランチ
ラインは、クロックパルスの下方階層への伝達を断続す
るためのスイッチイング素子を介して、下方階層に接続
されていることを特徴とする。
【０００７】〈作用〉本発明に係る前記クロック回路で
は、階層型のツリー構造に、下方階層へのクロックパル
スの伝達を断続するスイッチング素子が設けられている
ことから、このスイッチング素子の制御により、該スイ
ッチング素子を介して接続された下方階層の分岐路部分
へのクロックパルスの供給を休止させることができる。
は、階層型のツリー構造に、下方階層へのクロックパル
スの伝達を断続するスイッチング素子が設けられている
ことから、このスイッチング素子の制御により、該スイ
ッチング素子を介して接続された下方階層の分岐路部分
へのクロックパルスの供給を休止させることができる。
【０００８】従って、前記スイッチング素子を選択的に
断続操作することにより、動作が休止状態にある機能ブ
ロックへのクロックパルスの供給を休止し、その他の機
能ブロックに選択的にクロックパルスを供給し続けるこ
とができることから、不要な電力の消費を防止すること
ができる。
断続操作することにより、動作が休止状態にある機能ブ
ロックへのクロックパルスの供給を休止し、その他の機
能ブロックに選択的にクロックパルスを供給し続けるこ
とができることから、不要な電力の消費を防止すること
ができる。
【０００９】スイッチング素子は、これをある１つの階
層のブランチラインのそれぞれに設けることができ、こ
れにより、例えば第１階層とその下方の第２階層との間
にそれぞれスイッチング素子を挿入することができる。
このスイッチング素子の挿入により、第２階層を含むそ
れより下方の階層の全てのクロックパルスの供給を制御
することができる。
層のブランチラインのそれぞれに設けることができ、こ
れにより、例えば第１階層とその下方の第２階層との間
にそれぞれスイッチング素子を挿入することができる。
このスイッチング素子の挿入により、第２階層を含むそ
れより下方の階層の全てのクロックパルスの供給を制御
することができる。
【００１０】スイッチング素子は、一方の入力端子への
イネーブル信号の入力により他方の入力端子に入力する
クロックパルスを出力端子に出力するアンド論理回路で
構成することができる。このアンド論理回路に、出力信
号の波形の鈍りを整えて該出力信号を増幅するためのド
ライバ機能を付加することが望ましい。
イネーブル信号の入力により他方の入力端子に入力する
クロックパルスを出力端子に出力するアンド論理回路で
構成することができる。このアンド論理回路に、出力信
号の波形の鈍りを整えて該出力信号を増幅するためのド
ライバ機能を付加することが望ましい。
【００１１】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例〉図１は、本発明に係るクロック回路の具体例
を示す。本発明に係るクロック回路１０は、図示しない
半導体集積回路のラッチ、フリップフロップおよびメモ
リ素子などで構成されるカウンタあるいはレジスタのよ
うな各部に、同期的な信号としてクロックパルスを供給
するために、前記半導体集積回路に設けられる。
について詳細に説明する。 〈具体例〉図１は、本発明に係るクロック回路の具体例
を示す。本発明に係るクロック回路１０は、図示しない
半導体集積回路のラッチ、フリップフロップおよびメモ
リ素子などで構成されるカウンタあるいはレジスタのよ
うな各部に、同期的な信号としてクロックパルスを供給
するために、前記半導体集積回路に設けられる。
【００１２】クロック回路１０は、クロックパルス発生
源１１からクロックパルスの供給を受けるべく、クロッ
クパルス発生源１１に接続線１２を介して接続されたト
ランクライン１３と、該トランクラインに交差して配置
され、それぞれが該トランクラインに接続された相互に
平行なブランチライン１４とを備える。接続線１２に
は、クロックパルスの波形のなまりを整えて、出力信号
を増幅するための従来よく知られたドライバ１５が挿入
されている。トランクライン１３および該トランクライ
ンに接続されたブランチライン１４は、第１階層を構成
する。
源１１からクロックパルスの供給を受けるべく、クロッ
クパルス発生源１１に接続線１２を介して接続されたト
ランクライン１３と、該トランクラインに交差して配置
され、それぞれが該トランクラインに接続された相互に
平行なブランチライン１４とを備える。接続線１２に
は、クロックパルスの波形のなまりを整えて、出力信号
を増幅するための従来よく知られたドライバ１５が挿入
されている。トランクライン１３および該トランクライ
ンに接続されたブランチライン１４は、第１階層を構成
する。
【００１３】トランクライン１３の両側から突出して配
置された各ブランチライン１４の両端には、それぞれス
イッチング素子１６を介して、第２階層を構成する各ト
ランクライン１３′、および該トランクラインに交差し
て配置されそれぞれがトランクライン１３′に接続され
たブランチライン１４′が、第１階層の各ブランチライ
ン１４に対するそれぞれの分岐路を構成すべく、接続さ
れている。従って、図示の例では、１つのトランクライ
ン１３および複数のブランチライン１４からなる第１階
層と、複数のトランクライン１３′および複数のブラン
チライン１４′からなる第２階層とが、それぞれスイッ
チング素子１６を介して接続されてなる全２階層のツリ
ー構造が構成されている。
置された各ブランチライン１４の両端には、それぞれス
イッチング素子１６を介して、第２階層を構成する各ト
ランクライン１３′、および該トランクラインに交差し
て配置されそれぞれがトランクライン１３′に接続され
たブランチライン１４′が、第１階層の各ブランチライ
ン１４に対するそれぞれの分岐路を構成すべく、接続さ
れている。従って、図示の例では、１つのトランクライ
ン１３および複数のブランチライン１４からなる第１階
層と、複数のトランクライン１３′および複数のブラン
チライン１４′からなる第２階層とが、それぞれスイッ
チング素子１６を介して接続されてなる全２階層のツリ
ー構造が構成されている。
【００１４】各ブランチライン１４′は、それぞれ半導
体集積回路の各機能ブロックを構成する、例えばフリッ
プフロップのクロック入力端子に接続されている（図示
せず）。
体集積回路の各機能ブロックを構成する、例えばフリッ
プフロップのクロック入力端子に接続されている（図示
せず）。
【００１５】図示の例では、各スイッチング素子１６
（１６ａ、１６ｂ）は、２つの入力端子および１つの出
力端子を有するアンド論理回路からなる。アンド論理回
路１６は、第１階層のブランチライン１４の両端に対応
して、２系列に配列されている。
（１６ａ、１６ｂ）は、２つの入力端子および１つの出
力端子を有するアンド論理回路からなる。アンド論理回
路１６は、第１階層のブランチライン１４の両端に対応
して、２系列に配列されている。
【００１６】図中左方に位置する第１系列に配列された
アンド論理回路１６ａは、それぞれの一方の入力端子が
第１のイネーブル信号端子１７ａに並列的に接続されて
いる。また、アンド論理回路１６ａの他方の入力端子
は、対応する各ブランチライン１４の一方の端部に接続
されている。さらに、各アンド論理回路１６ａの出力端
子は、第２階層の対応する各トランクライン１３′に接
続されている。
アンド論理回路１６ａは、それぞれの一方の入力端子が
第１のイネーブル信号端子１７ａに並列的に接続されて
いる。また、アンド論理回路１６ａの他方の入力端子
は、対応する各ブランチライン１４の一方の端部に接続
されている。さらに、各アンド論理回路１６ａの出力端
子は、第２階層の対応する各トランクライン１３′に接
続されている。
【００１７】また、図中右方に位置する第２系列に配列
されたアンド論理回路１６ｂには、それぞれの一方の入
力端子が第２のイネーブル信号端子１７ｂに並列的に接
続されている。また、アンド論理回路１６ｂの他方の入
力端子は、対応する各ブランチライン１４の他方の端部
に接続されている。さらに、各アンド論理回路１６ｂの
出力端子は、第２階層の対応する各トランクライン１
３′に接続されている。
されたアンド論理回路１６ｂには、それぞれの一方の入
力端子が第２のイネーブル信号端子１７ｂに並列的に接
続されている。また、アンド論理回路１６ｂの他方の入
力端子は、対応する各ブランチライン１４の他方の端部
に接続されている。さらに、各アンド論理回路１６ｂの
出力端子は、第２階層の対応する各トランクライン１
３′に接続されている。
【００１８】各アンド論理回路１６は、２入力端子への
信号の入力により、その出力端に信号を出力する。従っ
て、クロックパルス発生源１１からのクロックパルスを
トランクライン１３およびブランチライン１４を経て、
各アンド論理回路１６の前記他方の入力端子に入力した
状態で、前記一方の入力端子に入力されるイネーブル信
号を制御することにより、このイネーブル信号に応じ
て、クロックパルスを前記出力端子から出力させること
ができる。
信号の入力により、その出力端に信号を出力する。従っ
て、クロックパルス発生源１１からのクロックパルスを
トランクライン１３およびブランチライン１４を経て、
各アンド論理回路１６の前記他方の入力端子に入力した
状態で、前記一方の入力端子に入力されるイネーブル信
号を制御することにより、このイネーブル信号に応じ
て、クロックパルスを前記出力端子から出力させること
ができる。
【００１９】このイネーブル信号は、図示の例では、イ
ネーブル信号端子１７ａおよび１７ｂの２系列で個々に
制御可能であることから、それぞれの系列毎に、アンド
論理回路１６ａの前記出力端子に接続された第１系列の
前記機能部分と、アンド論理回路１６ｂの前記出力端子
に接続された第２系列の前記機能部分とへのクロックパ
ルスの供給を個々に制御することが可能となる。
ネーブル信号端子１７ａおよび１７ｂの２系列で個々に
制御可能であることから、それぞれの系列毎に、アンド
論理回路１６ａの前記出力端子に接続された第１系列の
前記機能部分と、アンド論理回路１６ｂの前記出力端子
に接続された第２系列の前記機能部分とへのクロックパ
ルスの供給を個々に制御することが可能となる。
【００２０】これにより、イネーブル信号端子１７への
イネーブル信号の制御により、第１系列または第２系列
に接続された前記機能部分へのクロックパルスの供給を
選択的に行うことができ、不要なクロックラインでの電
力の消費を防止することができる。
イネーブル信号の制御により、第１系列または第２系列
に接続された前記機能部分へのクロックパルスの供給を
選択的に行うことができ、不要なクロックラインでの電
力の消費を防止することができる。
【００２１】各アンド論理回路１６に、出力信号の波形
を整え、これにより出力の増幅を図る従来よく知られた
ドライバ機能を持たせることが望ましい。
を整え、これにより出力の増幅を図る従来よく知られた
ドライバ機能を持たせることが望ましい。
【００２２】以下、図１に示したクロック回路１０の各
イネーブル信号の出力制御方法に応じた適用例について
説明する。図２に示す適用例は、第１系列に接続された
機能ブロック１８ａと、第２系列に接続された機能ブロ
ック１８ｂとの間に、主従関係がある場合である。この
主従関係として、例えばノート型パソコンとこれに使用
されるＰＣＩカードの例がある。
イネーブル信号の出力制御方法に応じた適用例について
説明する。図２に示す適用例は、第１系列に接続された
機能ブロック１８ａと、第２系列に接続された機能ブロ
ック１８ｂとの間に、主従関係がある場合である。この
主従関係として、例えばノート型パソコンとこれに使用
されるＰＣＩカードの例がある。
【００２３】ノート型パソコンである本体側の機能ブロ
ック１８ａは、常時動作するが、例えばＰＣＩカードの
ためのＰＣＩブリッジチップのような従機能ブロック１
８ｂは、主機能ブロック１８ａからの動作要求がある迄
は動作しない。このような例では、図２に示すとおり、
主機能ブロック１８ａのためのイネーブル信号端子１７
ａには、パソコンの駆動時に常時イネーブル信号が入力
される。他方、従機能ブロック１８ｂのための第２系列
における各アンド論理回路１６ｂの前記一方の入力端
子、すなわちイネーブル信号入力端子には、主機能ブロ
ック１８ａから伸びるイネーブル信号線１７ｂを経て、
イネーブル信号が入力される。
ック１８ａは、常時動作するが、例えばＰＣＩカードの
ためのＰＣＩブリッジチップのような従機能ブロック１
８ｂは、主機能ブロック１８ａからの動作要求がある迄
は動作しない。このような例では、図２に示すとおり、
主機能ブロック１８ａのためのイネーブル信号端子１７
ａには、パソコンの駆動時に常時イネーブル信号が入力
される。他方、従機能ブロック１８ｂのための第２系列
における各アンド論理回路１６ｂの前記一方の入力端
子、すなわちイネーブル信号入力端子には、主機能ブロ
ック１８ａから伸びるイネーブル信号線１７ｂを経て、
イネーブル信号が入力される。
【００２４】従って、図２に示す例では、主機能ブロッ
ク１８ａが、従機能ブロック１８ｂへのクロックパルス
の供給を制御する。
ク１８ａが、従機能ブロック１８ｂへのクロックパルス
の供給を制御する。
【００２５】図３に示す例は、パワー管理ブロック１９
が各機能ブロック１８および１８′の動作をモニタ線２
０を経て入力されるモニタ信号により、集中的に監視す
る。パワー管理ブロック１９は、その監視情報に応じ
て、クロックパルスを必要とする機能ブロック１８およ
び／または１８′に選択的にクロックパルスを供給すべ
く、イネーブル信号線１７ａおよび１７ｂを経て、アン
ド論理回路１６を動作させる。
が各機能ブロック１８および１８′の動作をモニタ線２
０を経て入力されるモニタ信号により、集中的に監視す
る。パワー管理ブロック１９は、その監視情報に応じ
て、クロックパルスを必要とする機能ブロック１８およ
び／または１８′に選択的にクロックパルスを供給すべ
く、イネーブル信号線１７ａおよび１７ｂを経て、アン
ド論理回路１６を動作させる。
【００２６】図４に示す例は、パワー管理レジスタ２１
に格納されたプログラムに沿って、機能ブロック１８お
よび１８′へのクロックパルスの供給をソフト的に制御
する。パワー管理レジスタ２１のプログラムを外部から
書き込むことにより、そのプログラムに応じて各機能ブ
ロック１８ａおよび機能ブロック１８′へのクロックパ
ルスの供給を制御すべく、パワー管理レジスタ２１が、
イネーブル信号線１７ａおよび１７ｂを経て、アンド論
理回路１６（１６ａおよび１６ｂ）を動作させる。
に格納されたプログラムに沿って、機能ブロック１８お
よび１８′へのクロックパルスの供給をソフト的に制御
する。パワー管理レジスタ２１のプログラムを外部から
書き込むことにより、そのプログラムに応じて各機能ブ
ロック１８ａおよび機能ブロック１８′へのクロックパ
ルスの供給を制御すべく、パワー管理レジスタ２１が、
イネーブル信号線１７ａおよび１７ｂを経て、アンド論
理回路１６（１６ａおよび１６ｂ）を動作させる。
【００２７】図５に示す例は、制御入力端子２２を有す
るデコーダ２３に制御信号を入力し、このデコーダ２３
を経て、第１系列および第２系列の各アンド論理回路１
６ａおよび１６ｂへのイネーブル信号の入力を制御す
る。
るデコーダ２３に制御信号を入力し、このデコーダ２３
を経て、第１系列および第２系列の各アンド論理回路１
６ａおよび１６ｂへのイネーブル信号の入力を制御す
る。
【００２８】図６は、本発明に係るスイッチング素子の
変形例を示す。図６に示すスイッチング素子２４では、
多数のアンド論理回路１６が集約的に配置されている。
各アンド論理回路１６の前記一方の入力端子には、多数
のイネーブル信号入力端子Ｅnb０〜ｋがそれぞれ接続さ
れており、また、それぞれのアンド論理回路１６の前記
他方の入力端子は、クロックパルス発生源１１からのク
ロックパルス入力端子Ｃinに並列的に接続されている。
また、図示の例では、各アンド論理回路１６にドライバ
２５が直列的に挿入されており、各ドライバ２５の出力
端が対応するそれぞれのクロック出力端子Ｃout１〜ｍ
に接続されている。
変形例を示す。図６に示すスイッチング素子２４では、
多数のアンド論理回路１６が集約的に配置されている。
各アンド論理回路１６の前記一方の入力端子には、多数
のイネーブル信号入力端子Ｅnb０〜ｋがそれぞれ接続さ
れており、また、それぞれのアンド論理回路１６の前記
他方の入力端子は、クロックパルス発生源１１からのク
ロックパルス入力端子Ｃinに並列的に接続されている。
また、図示の例では、各アンド論理回路１６にドライバ
２５が直列的に挿入されており、各ドライバ２５の出力
端が対応するそれぞれのクロック出力端子Ｃout１〜ｍ
に接続されている。
【００２９】このスイッチング素子２４によれば、１入
力多イネーブル入力多出力のクロックドライバ２４が形
成されることから、このクロックドライバ２４を用いる
ことにより、多層階層のクロック回路における分岐路の
構成の簡素化を図ることができる。
力多イネーブル入力多出力のクロックドライバ２４が形
成されることから、このクロックドライバ２４を用いる
ことにより、多層階層のクロック回路における分岐路の
構成の簡素化を図ることができる。
【００３０】前記したところでは、本発明に係るクロッ
ク回路を２階層の例について説明したが、本発明を、さ
らに多層の階層に適用することができる。
ク回路を２階層の例について説明したが、本発明を、さ
らに多層の階層に適用することができる。
【００３１】
【発明の効果】本発明によれば、前記したように、階層
型のツリー構造に設けられたスイッチング素子の制御に
より、該スイッチング素子を介して接続された下方階層
の分岐路部分へのクロックパルスの供給を選択的に休止
させることができることから、動作が休止状態にある機
能ブロックへのクロックパルスの供給を休止し、その他
の機能ブロックに選択的にクロックパルスを供給し続け
ることができ、これにより、不要な電力の消費を防止す
ることができる。
型のツリー構造に設けられたスイッチング素子の制御に
より、該スイッチング素子を介して接続された下方階層
の分岐路部分へのクロックパルスの供給を選択的に休止
させることができることから、動作が休止状態にある機
能ブロックへのクロックパルスの供給を休止し、その他
の機能ブロックに選択的にクロックパルスを供給し続け
ることができ、これにより、不要な電力の消費を防止す
ることができる。
【図１】本発明に係るクロック回路の具体例を概略的に
示す回路図である。
示す回路図である。
【図２】本発明に係るクロック回路の適用例１を示す図
１と同様な回路図である。
１と同様な回路図である。
【図３】本発明に係るクロック回路の適用例２を示す図
１と同様な回路図である。
１と同様な回路図である。
【図４】本発明に係るクロック回路の適用例３を示す図
１と同様な回路図である。
１と同様な回路図である。
【図５】本発明に係るクロック回路の適用例４を示す図
１と同様な回路図である。
１と同様な回路図である。
【図６】本発明に係るスイッチング素子の変形例を示す
回路図である。
回路図である。
１０ クロック回路 １１ クロックパルス発生源 １３、１３′ トランクライン １４、１４′ ブランチライン １６（１６ａ、１６ｂ）、２４ （アンド論理回路）ス
イッチング素子
イッチング素子
Claims (4)
- 【請求項１】 半導体集積回路の各部にクロックパルス
源からのクロックパルスを供給するためのクロック回路
であって、前記クロックパルス源からクロックパルスの
供給を受けるトランクラインと、該トランクラインに接
続された複数のブランチラインとを備える階層型のツリ
ー構造を備え、少なくとも１つの階層における前記ブラ
ンチラインは、クロックパルスの下方階層への伝達を断
続するためのスイッチイング素子を介して、下方階層に
接続されていることを特徴とする、半導体集積回路のた
めのクロック回路。 - 【請求項２】 前記スイッチング素子は、ある１つの階
層の前記ブランチラインのそれぞれに設けられている請
求項１記載のクロック回路。 - 【請求項３】 前記スイッチング素子は、一方の入力端
子へのイネーブル信号の入力により他方の入力端子に入
力するクロックパルスを出力端子に出力するアンド論理
回路である請求項１記載のクロック回路。 - 【請求項４】 前記アンド論理回路には、出力信号の波
形の鈍りを整えて該出力信号を増幅するためのドライバ
機能が付加されている請求項３記載のクロック回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9246178A JPH1174466A (ja) | 1997-08-27 | 1997-08-27 | 半導体集積回路のためのクロック回路 |
| US09/038,237 US6034559A (en) | 1995-08-07 | 1998-03-11 | Clock circuit employable for sequential regulation systems having multiple functions |
| KR10-1998-0034691A KR100357426B1 (ko) | 1997-08-27 | 1998-08-26 | 다기능을갖는순차제어시스템에적합한클록회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9246178A JPH1174466A (ja) | 1997-08-27 | 1997-08-27 | 半導体集積回路のためのクロック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174466A true JPH1174466A (ja) | 1999-03-16 |
Family
ID=17144685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9246178A Pending JPH1174466A (ja) | 1995-08-07 | 1997-08-27 | 半導体集積回路のためのクロック回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1174466A (ja) |
| KR (1) | KR100357426B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721932B2 (en) | 2000-12-11 | 2004-04-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device including circuit block having hierarchical structure and method of designing the same |
| US6737903B2 (en) | 2001-09-28 | 2004-05-18 | Renesas Technology Corp. | Semiconductor integrated circuit device with clock distribution configuration therein |
| US7403447B2 (en) | 2003-05-14 | 2008-07-22 | Fujitsu Limited | Method for stabilizing electronic circuit operation and electronic apparatus using the same |
-
1997
- 1997-08-27 JP JP9246178A patent/JPH1174466A/ja active Pending
-
1998
- 1998-08-26 KR KR10-1998-0034691A patent/KR100357426B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721932B2 (en) | 2000-12-11 | 2004-04-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device including circuit block having hierarchical structure and method of designing the same |
| US6737903B2 (en) | 2001-09-28 | 2004-05-18 | Renesas Technology Corp. | Semiconductor integrated circuit device with clock distribution configuration therein |
| US7403447B2 (en) | 2003-05-14 | 2008-07-22 | Fujitsu Limited | Method for stabilizing electronic circuit operation and electronic apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100357426B1 (ko) | 2003-01-15 |
| KR19990023894A (ko) | 1999-03-25 |
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