JPH1167761A - 半導体素子の金属配線及びその形成方法 - Google Patents
半導体素子の金属配線及びその形成方法Info
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- JPH1167761A JPH1167761A JP10059332A JP5933298A JPH1167761A JP H1167761 A JPH1167761 A JP H1167761A JP 10059332 A JP10059332 A JP 10059332A JP 5933298 A JP5933298 A JP 5933298A JP H1167761 A JPH1167761 A JP H1167761A
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- conductive layer
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【課題】金属配線の信頼性を向上させるようにした半導
体素子の金属配線及びその形成方法を提供すること。 【解決手段】 本発明の金属配線は、基板２１上に形成
された第１導電層２４ａと、前記第１導電層２４ａ内に
形成された複数の第２導電層２６ａとを含んでいる。こ
のような半導体素子の金属配線を形成するには、基板２
１上に第１導電層２４ａを形成してから、前記基板２１
の表面が露出されるように、前記第１導電層２４ａを選
択的にパターニングし、複数のホールを形成する第１ス
テップと、前記複数のホール内に第２導電層２４ａを形
成する第２ステップとを実行する。
体素子の金属配線及びその形成方法を提供すること。 【解決手段】 本発明の金属配線は、基板２１上に形成
された第１導電層２４ａと、前記第１導電層２４ａ内に
形成された複数の第２導電層２６ａとを含んでいる。こ
のような半導体素子の金属配線を形成するには、基板２
１上に第１導電層２４ａを形成してから、前記基板２１
の表面が露出されるように、前記第１導電層２４ａを選
択的にパターニングし、複数のホールを形成する第１ス
テップと、前記複数のホール内に第２導電層２４ａを形
成する第２ステップとを実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
金属配線に関するもので、特に金属配線の信頼性を向上
させるようにした半導体素子の金属配線及びその形成方
法に関する。
金属配線に関するもので、特に金属配線の信頼性を向上
させるようにした半導体素子の金属配線及びその形成方
法に関する。
【０００２】
【従来の技術】一般に、半導体素子の製造工程に最も多
く使用される金属材料は、アルミニウムとアルミニウム
合金である。その理由は、電気伝導性がよく、酸化膜と
の接着力が優れるだけでなく成形が容易であるためであ
る。
く使用される金属材料は、アルミニウムとアルミニウム
合金である。その理由は、電気伝導性がよく、酸化膜と
の接着力が優れるだけでなく成形が容易であるためであ
る。
【０００３】しかし、アルミニウムやアルミニウム合金
では、電気的な物質移動、ヒルロック及びスパイク等が
生じるという問題点を有している。前記の金属配線用の
アルミニウムに電流を流すと、シリコンとの接触領域や
階段領域などの高電流密度地域でアルミニウム原子の拡
散が発生して、その部位の金属線が薄くなり、最後には
短絡を生じる。このような現象を電気的な物質移動（エ
レクトロマイグレーション）といい、アルミニウム原子
の拡散は、徐々に生じるため、電流が金属配線に流され
てから相当な時間が経過して後に誘発される。
では、電気的な物質移動、ヒルロック及びスパイク等が
生じるという問題点を有している。前記の金属配線用の
アルミニウムに電流を流すと、シリコンとの接触領域や
階段領域などの高電流密度地域でアルミニウム原子の拡
散が発生して、その部位の金属線が薄くなり、最後には
短絡を生じる。このような現象を電気的な物質移動（エ
レクトロマイグレーション）といい、アルミニウム原子
の拡散は、徐々に生じるため、電流が金属配線に流され
てから相当な時間が経過して後に誘発される。
【０００４】前記のような問題点を解決するためには、
アルミニウムに少量の銅(Cu)を添加したアルミニウム−
銅の合金を使用するか、またはステップカバーリッジ(S
tepcoverage)を向上させ、接触領域を十分に広く設計す
ればよい。
アルミニウムに少量の銅(Cu)を添加したアルミニウム−
銅の合金を使用するか、またはステップカバーリッジ(S
tepcoverage)を向上させ、接触領域を十分に広く設計す
ればよい。
【０００５】金属配線にアルミニウムを使用する場合の
他の問題点としては、熱処理時にアルミニウム薄膜に対
するシリコンの物質移動が生じて、そのシリコンが局部
的にアルミニウムと過剰に反応し、素子を破壊すること
がある。このような現象をスパイクという。
他の問題点としては、熱処理時にアルミニウム薄膜に対
するシリコンの物質移動が生じて、そのシリコンが局部
的にアルミニウムと過剰に反応し、素子を破壊すること
がある。このような現象をスパイクという。
【０００６】前記スパイクに関する問題は、溶解度以上
にシリコンを添加したアルミニウム−シリコンの合金を
使用するか、または、アルミニウムとシリコンとの間に
薄い金属層(TiW、PtSi)を挿入させ、拡散障壁を作るこ
とにより解決することができる。
にシリコンを添加したアルミニウム−シリコンの合金を
使用するか、または、アルミニウムとシリコンとの間に
薄い金属層(TiW、PtSi)を挿入させ、拡散障壁を作るこ
とにより解決することができる。
【０００７】以下、添付図面を参照して従来の半導体素
子の金属配線及びその形成方法を説明する。図１は、従
来の半導体素子の金属配線を示した平面図であり、図２
ａ乃至図２ｂは、従来の半導体素子の金属配線方法を示
した工程断面図である。
子の金属配線及びその形成方法を説明する。図１は、従
来の半導体素子の金属配線を示した平面図であり、図２
ａ乃至図２ｂは、従来の半導体素子の金属配線方法を示
した工程断面図である。
【０００８】図１及び図２ｂに示すとおり、従来の半導
体素子は、半導体基板１１上に形成される酸化膜１２を
備え、かつ、前記酸化膜１２上の所定の領域に形成され
るバリア層１３及びアルミニウム層１４と、トップＡＲ
Ｃ層(Anti-Reflective Coating Layer, 抗反射被覆層)
１５とから形成される金属配線１０を備えている。
体素子は、半導体基板１１上に形成される酸化膜１２を
備え、かつ、前記酸化膜１２上の所定の領域に形成され
るバリア層１３及びアルミニウム層１４と、トップＡＲ
Ｃ層(Anti-Reflective Coating Layer, 抗反射被覆層)
１５とから形成される金属配線１０を備えている。
【０００９】従来の半導体素子の金属配線を形成するに
は、図２ａに示すように、半導体基板１１上に酸化膜１
２を形成し、その酸化膜１２上にバリア層１３、アルミ
ニウム層１４及びトップＡＲＣ層１５を順次形成する。
は、図２ａに示すように、半導体基板１１上に酸化膜１
２を形成し、その酸化膜１２上にバリア層１３、アルミ
ニウム層１４及びトップＡＲＣ層１５を順次形成する。
【００１０】次いで、トップＡＲＣ層１５を含む半導体
基板１１の全面にフォトレジスト１６を塗布してから、
露光及び現像工程により前記のフォトレジスト１６をパ
ターニングする。
基板１１の全面にフォトレジスト１６を塗布してから、
露光及び現像工程により前記のフォトレジスト１６をパ
ターニングする。
【００１１】更に、図２ｂに示すように、前記のパター
ニングされたフォトレジスト１６をマスクとして利用
し、トップＡＲＣ層１５、アルミニウム層１４及びバリ
ア層１３を選択的に除去し、金属配線１０を形成する。
ニングされたフォトレジスト１６をマスクとして利用
し、トップＡＲＣ層１５、アルミニウム層１４及びバリ
ア層１３を選択的に除去し、金属配線１０を形成する。
【００１２】
【発明が解決しようとする課題】しかし、このような従
来の半導体素子の金属配線及びその形成方法には、下記
のような問題点がある。
来の半導体素子の金属配線及びその形成方法には、下記
のような問題点がある。
【００１３】すなわち、半導体集積回路の集積度の向上
により、金属配線の幅が狭くなって、同一面積に流れる
電流密度が増加している場合、金属配線から電気的な物
質移動が誘発されると、ボイド及び原子の蓄積層が生成
され、金属配線の信頼性を低下させる。
により、金属配線の幅が狭くなって、同一面積に流れる
電流密度が増加している場合、金属配線から電気的な物
質移動が誘発されると、ボイド及び原子の蓄積層が生成
され、金属配線の信頼性を低下させる。
【００１４】本発明は、前記のような問題点を解決する
ために案出されたもので、バックフロー効果を利用する
ことにより、金属配線の電気的な物質移動特性を改善
し、金属配線の信頼性を向上させるようにした半導体素
子の金属配線及びその形成方法を提供することにその目
的がある。
ために案出されたもので、バックフロー効果を利用する
ことにより、金属配線の電気的な物質移動特性を改善
し、金属配線の信頼性を向上させるようにした半導体素
子の金属配線及びその形成方法を提供することにその目
的がある。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１に記載の半導体素子の金属配線は、基板上
に形成された第１導電層と、前記の第１導電層内に形成
された複数の第２導電層を含んで構成されることを特徴
とする。
め、請求項１に記載の半導体素子の金属配線は、基板上
に形成された第１導電層と、前記の第１導電層内に形成
された複数の第２導電層を含んで構成されることを特徴
とする。
【００１６】請求項２に記載の金属配線においては、前
記第２導電層は、前記の第１導電層と同一な厚さで形成
され、ブラッシュ長さに相当する間隔をおいて配置され
ている。
記第２導電層は、前記の第１導電層と同一な厚さで形成
され、ブラッシュ長さに相当する間隔をおいて配置され
ている。
【００１７】請求項３に記載の金属配線においては、前
記第１導電層は、アルミニウム又はアルミニウム合金か
ら形成され、第２導電層はタングステンから形成されて
いる。
記第１導電層は、アルミニウム又はアルミニウム合金か
ら形成され、第２導電層はタングステンから形成されて
いる。
【００１８】また、請求項４に記載の半導体素子の金属
配線形成方法は、基板上に第１導電層を形成してから、
前記基板の表面が露出されるように、前記第１導電層を
選択的にパターニングし、複数のホールを形成する第１
ステップと、前記複数のホール内に第２導電層を形成す
る第２ステップとを含んでいる。
配線形成方法は、基板上に第１導電層を形成してから、
前記基板の表面が露出されるように、前記第１導電層を
選択的にパターニングし、複数のホールを形成する第１
ステップと、前記複数のホール内に第２導電層を形成す
る第２ステップとを含んでいる。
【００１９】請求項５に記載の方法によれば、前記複数
のホールはブラッシュ長さに相当する間隔をおいて形成
される。
のホールはブラッシュ長さに相当する間隔をおいて形成
される。
【００２０】
【発明の実施の形態】以下、添付図面を参照して、本発
明による半導体素子の金属配線及びその形成方法を詳細
に説明する。
明による半導体素子の金属配線及びその形成方法を詳細
に説明する。
【００２１】図３は本発明による半導体素子の金属配線
を示した平面図であり、図４ａ，４ｂ，４ｃ，及び４ｄ
は、本発明による半導体素子の金属配線形成方法の工程
を示した断面図である。
を示した平面図であり、図４ａ，４ｂ，４ｃ，及び４ｄ
は、本発明による半導体素子の金属配線形成方法の工程
を示した断面図である。
【００２２】まず、本発明による半導体素子は、図３及
び図４ｄに示すように、半導体基板２１上に順次に形成
される酸化膜２２及びバリア層２３と、前記のバリア層
２３上に形成されると共に、ブラッシュ長さ(Blech len
gth)に相当する間隔をおいて形成された複数のホールを
有する複数のアルミニウムパターン２４ａ、すなわち第
１導電層と、各ホール内に形成されるタングステンプラ
グ２６ａ、すなわち第２導電層とを備えている。
び図４ｄに示すように、半導体基板２１上に順次に形成
される酸化膜２２及びバリア層２３と、前記のバリア層
２３上に形成されると共に、ブラッシュ長さ(Blech len
gth)に相当する間隔をおいて形成された複数のホールを
有する複数のアルミニウムパターン２４ａ、すなわち第
１導電層と、各ホール内に形成されるタングステンプラ
グ２６ａ、すなわち第２導電層とを備えている。
【００２３】そして、前記バリア層２３は、窒化チタニ
ウム(TiN)から形成され、前記アルミニウムパターン２
４ａは、アルミニウムやアルミニウム合金から形成され
ている。前記タングステンプラグ２６ａは、前記アルミ
ニウムパターン２４ａの幅と同一であるかまたは小さく
形成され、前記タングステンプラグ２６ａと前記アルミ
ニウムパターン２４ａの厚さは同一に形成される。
ウム(TiN)から形成され、前記アルミニウムパターン２
４ａは、アルミニウムやアルミニウム合金から形成され
ている。前記タングステンプラグ２６ａは、前記アルミ
ニウムパターン２４ａの幅と同一であるかまたは小さく
形成され、前記タングステンプラグ２６ａと前記アルミ
ニウムパターン２４ａの厚さは同一に形成される。
【００２４】前記のように構成された半導体素子の金属
配線形成方法は、まず、図４ａに示すように、半導体基
板２１上に酸化膜２２を形成し、前記酸化膜２２上にバ
リア層２３とアルミニウム層（図示略）を順次蒸着す
る。
配線形成方法は、まず、図４ａに示すように、半導体基
板２１上に酸化膜２２を形成し、前記酸化膜２２上にバ
リア層２３とアルミニウム層（図示略）を順次蒸着す
る。
【００２５】次いで、前記アルミニウム層を写真石版術
及び蝕刻工程でパターニングし、一定した間隔を有する
複数個のアルミニウムライン２４を形成する。前記アル
ミニウムライン２４は、金属配線を構成している。
及び蝕刻工程でパターニングし、一定した間隔を有する
複数個のアルミニウムライン２４を形成する。前記アル
ミニウムライン２４は、金属配線を構成している。
【００２６】そして、前記アルミニウムライン２４上に
フォトレジスト２５を塗布してから、露光及び現像工程
により、前記フォトレジスト２５をパターニングする。
図４ｂに示すように、前記パターニングされたフォトレ
ジスト２５をマスクとして利用し、前記アルミニウムラ
イン２４がブラッシュ長さを有するようにパターニング
することにより、複数のホールを有する複数のアルミニ
ウムパターン２４ａを形成する。
フォトレジスト２５を塗布してから、露光及び現像工程
により、前記フォトレジスト２５をパターニングする。
図４ｂに示すように、前記パターニングされたフォトレ
ジスト２５をマスクとして利用し、前記アルミニウムラ
イン２４がブラッシュ長さを有するようにパターニング
することにより、複数のホールを有する複数のアルミニ
ウムパターン２４ａを形成する。
【００２７】ここにおいて、前記のアルミニウムパター
ン２４ａは、アルミニウムまたはアルミニウム合金（例
えば、AlCu、AlCuTi等)を利用して形成する。図４ｃに
示すように、前記のフォトレジスト２５を除去し、前記
複数のアルミニウムパターン２４ａ間の複数のホールを
含む半導体基板２１上の全面に、ＣＶＤ法(化学蒸着法)
によりタングステン膜２６を蒸着する。
ン２４ａは、アルミニウムまたはアルミニウム合金（例
えば、AlCu、AlCuTi等)を利用して形成する。図４ｃに
示すように、前記のフォトレジスト２５を除去し、前記
複数のアルミニウムパターン２４ａ間の複数のホールを
含む半導体基板２１上の全面に、ＣＶＤ法(化学蒸着法)
によりタングステン膜２６を蒸着する。
【００２８】次に、図４ｄに示すように、前記タングス
テン膜２６上の全面に、エッチバック工程や、化学機械
的研磨(CMP: Chemical Mechanical Polishing)等によ
り、前記複数のアルミニウムライン２４のホール内に、
タングステンプラグ２６ａを形成することにより、前記
アルミニウムパターン２４ａとタングステンプラグ２６
ａとからなる複数の金属配線を形成する。
テン膜２６上の全面に、エッチバック工程や、化学機械
的研磨(CMP: Chemical Mechanical Polishing)等によ
り、前記複数のアルミニウムライン２４のホール内に、
タングステンプラグ２６ａを形成することにより、前記
アルミニウムパターン２４ａとタングステンプラグ２６
ａとからなる複数の金属配線を形成する。
【００２９】前記のように構成された半導体素子の金属
配線に電流を印加すると、一側のアルミニウムパターン
２４ａから他側のアルミニウムパターン２４ａに電流が
流れる。ここで、アルミニウムパターン２４ａの間に形
成された前記タングステンプラグ２６ａを通して、電流
が前記一側のアルミニウムパターン２４ａから他側のア
ルミニウムパターン２４ａに流れる。
配線に電流を印加すると、一側のアルミニウムパターン
２４ａから他側のアルミニウムパターン２４ａに電流が
流れる。ここで、アルミニウムパターン２４ａの間に形
成された前記タングステンプラグ２６ａを通して、電流
が前記一側のアルミニウムパターン２４ａから他側のア
ルミニウムパターン２４ａに流れる。
【００３０】そして、前記アルミニウムパターン２４ａ
を電気的に接続するタングステンプラグ２６ａを通して
一側方向に電子が流れる時、各アルミニウムパターン２
４ａに形成されたプラグ２６ａによりバックフロー効果
が発生して、反対方向（他側方向）に電子が移動する。
従って、タングステンプラグ２６ａに入力される電子量
と出力される電子量が同一である。
を電気的に接続するタングステンプラグ２６ａを通して
一側方向に電子が流れる時、各アルミニウムパターン２
４ａに形成されたプラグ２６ａによりバックフロー効果
が発生して、反対方向（他側方向）に電子が移動する。
従って、タングステンプラグ２６ａに入力される電子量
と出力される電子量が同一である。
【００３１】これは、バックフロー効果による原子の移
動量と、エレクトロマイグレーションによる原子の移動
量が同じになるためである。すなわち、ブラッシュ長さ
で電流の流れの不連続的な部分（タングステンプラグ２
６ａ）を形成することにより、エレクトロマイグレーシ
ョンによる原子の移動に起因して発生する原子の蓄積量
と、バックフロー効果による原子の移動量が同一に維持
され、よって、原子の蓄積量が実質的に減少させられ
る。それにより、電子の流れ（電流）が円滑になり、ボ
イド及び蓄積層の生成が抑制される。
動量と、エレクトロマイグレーションによる原子の移動
量が同じになるためである。すなわち、ブラッシュ長さ
で電流の流れの不連続的な部分（タングステンプラグ２
６ａ）を形成することにより、エレクトロマイグレーシ
ョンによる原子の移動に起因して発生する原子の蓄積量
と、バックフロー効果による原子の移動量が同一に維持
され、よって、原子の蓄積量が実質的に減少させられ
る。それにより、電子の流れ（電流）が円滑になり、ボ
イド及び蓄積層の生成が抑制される。
【００３２】
【発明の効果】本発明による半導体素子の金属配線及び
その形成方法は下記のような効果を有する。
その形成方法は下記のような効果を有する。
【００３３】請求項１及び請求項４の発明においては、
第１導電層内に第２導電層を挿入することにより、バッ
クフロー効果を利用してボイド及び蓄積層の発生を防止
することができ、よって、金属配線の信頼性を向上させ
得る。
第１導電層内に第２導電層を挿入することにより、バッ
クフロー効果を利用してボイド及び蓄積層の発生を防止
することができ、よって、金属配線の信頼性を向上させ
得る。
【００３４】請求項２及び請求項５の発明においては、
第２導電層をブラッシュ長さに相当する間隔をおいて第
１導電層に配置することにより、最適のバックフロー効
果が得られる。
第２導電層をブラッシュ長さに相当する間隔をおいて第
１導電層に配置することにより、最適のバックフロー効
果が得られる。
【００３５】請求項３の発明においては、第２導電物質
をタングステン、第１導電層をアルミニウムから構成す
ることにより、電気伝導性を向上させ、かつ、絶縁膜と
の接着力を向上させることができる。
をタングステン、第１導電層をアルミニウムから構成す
ることにより、電気伝導性を向上させ、かつ、絶縁膜と
の接着力を向上させることができる。
【図１】従来の半導体素子の金属配線を示した平面図、
【図２】（ａ），（ｂ）は、従来の半導体素子の金属配
線形成方法の工程を示した断面図、
線形成方法の工程を示した断面図、
【図３】本発明による半導体素子の金属配線を示した平
面図、
面図、
【図４】（ａ），（ｂ），（ｃ），（ｄ）は、本発明に
よる半導体素子の金属配線形成方法の工程を示した断面
図である。
よる半導体素子の金属配線形成方法の工程を示した断面
図である。
２１：半導体基板、２２：酸化膜、２３：バリア層、２
４：アルミニウムライン、２４ａ：アルミニウムパター
ン、２５：フォトレジスト、２６：タングステン膜、２
６ａ：タングステンプラグ。
４：アルミニウムライン、２４ａ：アルミニウムパター
ン、２５：フォトレジスト、２６：タングステン膜、２
６ａ：タングステンプラグ。
Claims (5)
- 【請求項１】 基板上に形成された第１導電層と、 前記第１導電層内に形成された複数の第２導電層とを含
んで構成されることを特徴とする半導体素子の金属配
線。 - 【請求項２】 前記第２導電層は前記の第１導電層と同
一な厚さで形成され、ブラッシュ長さに相当する間隔を
おいて配置されていることを特徴とする請求項１記載の
半導体素子の金属配線。 - 【請求項３】 前記第１導電層は、アルミニウム又はア
ルミニウム合金から形成され、第２導電層はタングステ
ンから形成されたことを特徴とする請求項１記載の半導
体素子の金属配線。 - 【請求項４】 基板上に第１導電層を形成してから、前
記基板の表面が露出されるように、前記第１導電層を選
択的にパターニングし、複数のホールを形成する第１ス
テップと、 前記複数のホール内に第２導電層を形成する第２ステッ
プとを含むことを特徴とする半導体素子の金属配線形成
方法。 - 【請求項５】 前記複数のホールはブラッシュ長さに相
当する間隔をおいて形成することを特徴とする請求項４
記載の半導体素子の金属配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970038884A KR100268900B1 (ko) | 1997-08-14 | 1997-08-14 | 반도체소자의금속배선및그형성방법 |
| KR38884-1997 | 1997-08-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167761A true JPH1167761A (ja) | 1999-03-09 |
Family
ID=19517509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10059332A Pending JPH1167761A (ja) | 1997-08-14 | 1998-03-11 | 半導体素子の金属配線及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1167761A (ja) |
| KR (1) | KR100268900B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6444918B1 (en) | 2001-02-14 | 2002-09-03 | Oki Electric Industry Co., Ltd. | Interconnection structure of semiconductor element |
| KR100832004B1 (ko) | 2006-06-30 | 2008-05-26 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조방법 |
| KR101055754B1 (ko) | 2004-10-18 | 2011-08-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 금속배선 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797473B2 (ja) * | 1989-07-05 | 1998-09-17 | 日本電気株式会社 | 半導体装置の配線構造 |
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1997
- 1997-08-14 KR KR1019970038884A patent/KR100268900B1/ko not_active IP Right Cessation
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1998
- 1998-03-11 JP JP10059332A patent/JPH1167761A/ja active Pending
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| KR101055754B1 (ko) | 2004-10-18 | 2011-08-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 금속배선 형성방법 |
| KR100832004B1 (ko) | 2006-06-30 | 2008-05-26 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR100268900B1 (ko) | 2000-10-16 |
| KR19990016354A (ko) | 1999-03-05 |
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