KR940007466B1 - BiCMOS 소자의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

BiCMOS 소자의 제조방법
제 1 도는 종래 기술에 따른 BiCMOS 소자의 수직형 PNP 트랜지스터의 수직 단면도.
제 2 도는 이 발명에 따른 BiCMOS 소자의 제조 공정도를 설명하기 위한 수직 단면도이다.
이 발명은 BiCMOS 소자의 제조방법에 관한 것으로, 특히 폴리실리콘게이트 CMOS 트랜지스터와 자기 정합된 NPN 트랜지스터와 수직형 PNP 트랜지스터를 1칩에 형성시키는 BiCMOS 소자의 제조방법에 관한 것이다.
종래의 BiCMOS 소자의 제조방법은 베이스 확산용 포토마스크를 이용하여 수직형 PNP 트랜지스터의 베이스를 형성하게 되고 에미터 확산용 포토마스크를 이용하여 베이스상에 에미터를 형성하게 된다. 따라서 제 1 도에 도시한 바와같이 P웰(well)상에 형성된 저농도(n)의 베이스(B)에 고농도(n+)의 확산영역을 형성함으로써 저농도의 베이스(B)와 베이스전극은 고농도(n+)의 확산영역인 베이스 콘택영역(BC)에 의하여 저항성 접촉을 하게 된다.
따라서 종래기술은 저항성 접촉을 위한 고농도의 확산공정을 추가로 필요하게 되고 베이스 콘택영역(BC)과 저농도의 베이스(B) 사이의 커플링(coupling)은 비교적 양호하지 못하여 외인성(extrinsic) 베이스 저항이 생기게 된다. 또한, 에미터/베이스를 자기정합(self-algn)되지 않게 형성함으로써 트랜지스터의 집적도 및 동작속도는 비교적 열세하게 된다.
이 발명은 상기한 문제점을 해결하기 위하여 저항성 콘택을 위한 n+ 베이스 확산공정을 생략하여 공정을 단순화하고 에미터/베이스가 자기정합된 바이폴라 트랜지스터를 갖는 BiCMOS 소자의 제조방법을 제공하는데 그 목적이 있다.
이 발명은 상기한 목적을 달성하기 위하여 CMOS 트랜지스터의 n+ 폴리실리콘 게이트와 산화막 스페이서(Spacer)를 이용하여 P형 에미터와 n형 베이스를 자기정합하여 형성시키고, n+ 폴리실리콘을 n형 베이스의 전극으로 이용하고, n+ 폴리실리콘을 확산 소오스로하여 n형 베이스를 확산시켜 n형 베이스영역과 베이스전극 사이의 저항을 줄이는 공정을 포함하여 구성된다.
이하, 이 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제 2a도에 도시한 바와같이 P형 실리콘기판(1)과 수직형 PNP 트랜지스터의 콜렉터영역이 될 고농도(p+)의 바텀층(bottom layer ; 3)을 분리시키기 위하여 고농도(n+)의 매몰층(2)을 기판(1)에 형성한다. 통상의 방법에 의하여 p+ 바텀층(bottom layer ; 3)과 n+ 바텀층(4)을 기판(1)에 형성한다. 기판 전면에 진성(intrinsic) 에피층을 성장시키고 통상의 트윈 웰(twin well) 공정에 의하여 n웰(well ; 5)과 p웰(6)을 상기 에피층에 형성한다. 필드 반전(inversion)을 방지하기 위하여 채널 스톱(channel stop)영역(7)을 형성하고 통상의 LOCOS(Local Oxidation of Silicon) 공정에 의하여 선택적 산화막(9)을 형성한다.
제 2b도에 도시한 바와같이 기판 전면에 희생산화막(11)을 400~600Å 정도 성장시킨 후 통상의 사진공정으로 도포된 감광막(13)의 창(14)을 형성하여 수직형 PNP 트랜지스터의 콜렉터영역을 한정한다. p형 불순물인 보론(B)을 5×10E14~2×10E15ions/㎠로 이온주입하여 상기 콜렉터영역을 도핑(doping)한다.
제 2c도에 도시한 바와같이 상기 감광막(13)을 제거하고 통상의 사진공정으로 도포된 감광막(15)의 창(16)을 형성하여 NPN 트랜지스터의 콜렉터영역을 한정한다. n형 불순물의 인(p)을 5×10E14~2×10E15ions/cm2로 이온주입하여 상기 콜렉터영역을 도핑(doping)한다. 상기 감광막(15)을 제거하고 통상의 방법으로 기판을 어닐링하여 NPN 트랜지스터의 콜렉터 확산영역(17)과 수직형 PNP 트랜지스터의 콜렉터 확산영역(19)을 형성한다. 통상의 습식식각법에 의하여 희생산화막(11)을 제거하고 통상의 산화법에 의하여 게이트 산화막(21)을 100~300Å 정도 성장시킨다.
기판 전면에 폴리실리콘층(23)을 300~500Å 정도 침적시킨다. 통상의 사진공정으로 도포된 감광막(25)의 창(26)을 형성하여 NPN 트랜지스터의 진성(intrinsic) 베이스영역을 한정한다. p형 불순물인 보론(9B)을 1×10E14~5×10E15ions/㎠로 이온주입하여 상기 전성 베이스영역을 도핑한다.
제 2e도에 도시한 바와같이 상기 감광막(25)을 제거하고 통상의 방법으로 기판을 어닐링하여 NPN 트랜지스터의 진성(intrinsic) 베이스 확산영역(31)을 형성한다.
제 2f도에 도시한 바와같이 통상의 사진식각공정으로 도포된 감광막(37)의 창을 형성한 후 폴리실리콘층(23)과 게이트 산화막(21)을 제거하여 NPN 트랜지스터영역(41)과 수직형 PNP 트랜지스터영역(43)을 노출시킨다.
제 2g도에 도시한 바와같이 상기 감광막(37)을 제거한 후 기판 전면에 폴리실리콘층(45)을 2000~4000Å 정도 침적하고, n형 불순물인 비소(As)를 6×10E15~1×10E16ions/㎠로 이온주입하여 n+ 폴리실리콘층(45)으로 도핑한다. 상기 n+ 폴리실리콘층(45)의 상부에 질화막(47)을 침적한다.
제 2h도에 도시한 바와같이 통상의 사진식각공정으로 도포된 감광막의 창을 통하여 질화막(47)과 폴리실리콘층(45)을 제거한 후 CMOS 트랜지스터영역의 폴리실리콘층(23)과 게이트 산화막(21)을 제거하고 상기 감광막을 제거하여 N-MOS 트랜지스터의 게이트(51), P-MOS 트랜지스터의 게이트(53), NPN 트랜지스터의 에미터전극(55)과 콜렉터전극(57), 에미터영역을 위한 창이 한정된 수직형 PNP 트랜지스터의 베이스전극(59)을 형성한다.
제 2 도i에 도시한 바와같이 통상의 사진공정으로 기판전면에 도포된 감광막 (61)의 창을 형성하여 N-MOS 트랜지스터의 영역(63)과 수직형 PNP 트랜지스터의 베이스영역(65)을 한정한 후 N-MOS 트랜지스터의 소오스/드레인영역과 수직형 PNP 트랜지스터의 베이스영역을 형성하기 위하여 n형 불순물의 인(p)을 이온주입한다.
제 2 도j에 도시한 바와같이 상기 감광막(61)을 제거하고 통상적인 어닐링을 실시하여 이온 주입된 불순물을 확산함으로써 N-MOS 트랜지스터의 소오스/드레인영역(73)과 수직형 PNP 트랜지스터의 진성 베이스영역(75)을 형성한다.
통상의 사진공정으로 기판전면에 도포된 감광막(71)의 창을 형성하여 P-MOS 트랜지스터의 영역(67)을 한정한다. P-MOS 트랜지스터의 소오스/드레인영역을 형성하기 위하여 P형 불순물의 붕소(B)를 이온주입한다.
제 2 도k에 도시한 바와같이 상기 감광막(71)을 제거하고 통상적인 어닐링을 실시하여 P-MOS 트랜지스터의 소오스/드레인영역(77)을 형성한다. 저온에서 침적된 산화막(LTO)을 3000~7000Å 두께로 형성하고 반응성 이온식각(RIE)법을 이용하여 측벽 산화막(79)을 형성한다.
제 2 도l에 도시한 바와같이 통상적인 사진공정에 의하여 기판전면에 도포된 감광막(81)의 창을 형성하여 N-MOS 트랜지스터의 영역(63)을 한정한다. n형 불순물의 인(p)을 1×10E15~9×10E15ions/㎠로 이온주입하여 N-MOS 트랜지스터의 n+ 소오스/드레인을 도핑한다.
제 2 도m에 도시한 바와같이 상기 감광막(81)을 제거하고 통상적인 사진공정에 의하여 기판전면에 도포된 감광막(83)의 창을 형성하여 P-MOS 트랜지스터의 영역(67), 수직형 PNP 트랜지스터의 영역(43) 및 NPN 트랜지스터의 베이스영역(26)을 노출시킨다.
P형 불순물인 보론(B)을 1×10E15~5×10E15ions/㎠ 이온주입하여 P-MOS 트랜지스터의 P+ 소오스/드레인, 수직형 PNP 트랜지스터의 P+ 에미터영역과 P+ 콜렉터영역 및 NPN 트랜지스터의 외인성(extrinsic) 베이스영역을 도핑한다.
제 2 도n에 도시한 바와같이 상기 감광막(83)을 제거하고 통상적인 식각공정으로 질화막(47)을 제거한다.
통상적인 어닐링 공정을 실시하여 이온주입된 불순물을 확산함과 동시에 n+ 폴리실리콘층을 확산 소오스로하여 확산함으로써 N-MOS 트랜지스터의 소오스/드레인영역(85), PMOS 트랜지스터의 소오스/드레인영역(86), 수직형 PNP 트랜지스터의 베이스영역(87)과 에미터영역(88), NPN 트랜지스터의 베이스영역(89)과 외인성 에미터영역(90)을 형성한다. 상기 베이스영역(87)은 폴리실리콘층에 의해 확산된 외인성 베이스영역과 진성 베이스영역과(75)으로 이루어진다. 또한 P-MOS 트랜지스터와 N-MOS 트랜지스터의 소오스/드레인(85), (86)은 LDD(Lightly Doped Drain) 구조로 이루어진다.
제 2 도o에 도시한 바와같이 산화막을 침적한 후 통상적인 콘택공정과 배선공정을 실시하여 C-MOS 트랜지스터의 소오스전극(S), 드레인전극(D)과 바이폴라 트랜지스터의 에미터전극(E), 베이스전극(B), 콜렉터전극(C)을 형성한다.
따라서 이 발명은 수직형 PNP 트랜지스터의 베이스전극인 n+ 폴리실리콘층을 마스크층으로 이용하여 수직형 PNP 트랜지스터의 진성(intrinsic) 베이스를 형성하고 상기 n+ 폴리실리콘층을 확산소오스로 하여 수직형 PNP 트랜지스터의 외인성(extrinsic) 베이스를 형성함으로써 진성 베이스의 콘택을 위한 공정을 단순화하고 진성 베이스외 커플링(coupling)하여 외인성 베이스의 저항을 줄일 수 있게 된다. 또한 CMOS 트랜지스터의 LDD(Lightly Doped Drain)을 생성하기 위한 측벽 산화막을 이용하여 자기 정합(self-align)된 수직형 PNP 트랜지스터의 에미터를 형성할 수 있게 된다.

Claims (8)

  1. BiCMOS 소자의 제조방법에 있어서, 제 1 도전형의 실리콘 기판에 제 2 도전형의 매몰층을 형성하고 고농도의 제 1 도전형의 바텀(bottom)층과 제 2 도전층 바텀층을 형성하는 공정과, 진성(intrinsic) 에피층을 성장시키는 공정과, 상기 에피층에 제 1 도전형의 웰(well)과 제 2 도전형의 웰을 형성하는 통상적인 트윈 웰(twin well) 공정과, 필드 반전을 방지하기 위한 채널 스톱(channel stop)영역을 형성하는 공정과, 선택적으로 절연막을 형성하는 통상 LOCOS(Local Oxidation of Silicon) 공정과, 통상의 사진공정으로 한정된 수직형 PNP 트랜지스터의 콜렉터영영과 NPN 트랜지스터의 콜렉터영역을 제 1 도전형의 불순물과 제 2 도전형의 불순물로 각각 도핑하는 공정과, 제 1 절연막을 성장시킨 후 제 1 폴리실리콘층을 침적시키는 공정과, 통상의 사진공정으로 한정된 NPN 트랜지스터의 진성(intrinsic) 베이스영역을 제 1 도전형의 불순물로 도핑하는 공정과, 통상의 사진식각공정에 의하여 한정된 NPN 트랜지스터의 영역과 수직형 PNP 트랜지스터의 영역의 제 1 폴리실리콘층과 제 1 절연막을 제거하는 공정과, 침적된 제 2 폴리실리콘층을 고농도의 제 2 불순물로 도핑한 후 상기 제 2 폴리실리콘층의 상부에 제 2 절연막을 침적하는 공정과, 통상의 사진식각공정으로 제 2 절연막과 제 2 폴리실리콘층의 소정영역을 제거하여 CMOS 트랜지스터의 게이트, NPN 트랜지스터의 에미터전극과 콜렉터전극 및 수직형 PNP 트랜지스터의 베이스전극을 형성하는 공정과, 통상의 사진공정으로 한정된 N-MOS 트랜지스터의 영역과 수직형 PNP 트랜지스터의 진성 베이스영역을 제 2 도전형의 불순물로 도핑하는 공정과, 통상의 사진공정으로 한정된 P-MOS 트랜지스터의 소오스/드레인영역을 제 1 도전형의 불순물로 도핑하는 공정과, 제 3 절연막을 침적하고 반응성 이온식각을 실시하여 측벽 절연막을 형성하는 공정과, 통상의 사진공정으로 한정된 N-MOS 트랜지스터의 소오스/드레인영역을 제 2 불순물로 도핑하는 공정과, 통상의 사진공정으로 한정된 P-MOS 트랜지스터의 소오스/드레인, 수직형 PNP 트랜지스터의 에미터/콜렉터 및 NPN 트랜지스터의 베이스영역을 고농도로 도핑하는 공정과, 제 2 절연막을 제거하고 제 2 폴리실리콘층을 확산소오스로 하여 수직형 PNP 트랜지스터의 외인성 베이스를 형성하는 공정과, 이후 통상적인 콘택공정과 배선공정을 실시하는 공정을 포함하여 이루어지는 BiCMOS 소자의 제조방법.
  2. 제 1 항에 있어서, 수직형 PNP 트랜지스터의 진성 베이스는 N-MOS 트랜지스터의 소오스/드레인과 함께 도핑되어짐을 특징으로 하는 BiCMOS 소자의 제조방법.
  3. 제 2 항에 있어서, 진성 베이스는 제 2 폴리실리콘층에 형성된 창을 통하여 도핑되어짐을 특징으로 하는 BiCMOS 소자의 제조방법.
  4. 제 1 항에 있어서, 수직형 PNP 트랜지스터의 에미터는 P-MOS 트랜지스터의 소오스/드레인과 동시에 도핑되어짐을 특징으로 하는 BiCMOS 소자의 제조방법.
  5. 제 4 항에 있어서, 에미터는 제 2 폴리실리콘층에 형성된 창을 통하여 도핑되어짐을 특징으로 하는 BiCMOS 소자의 제조방법.
  6. 제 1 항에 있어서, 수직형 PNP 트랜지스터의 외인성 베이스는 제 2 폴리실리콘층을 확산소오스로 하여 형성되어짐을 특징으로 하는 BiCMOS 소자의 제조방법.
  7. 제 3 항, 제 5 항 또는 제 6 항에 있어서, 폴리실리콘층은 수직형 PNP 트랜지스터의 베이스전극으로 이용되어짐을 특징으로 하는 BiCMOS 소자의 제조방법.
  8. 제 1 항에 있어서, 수직형 PNP 트랜지스터의 외인성 베이스는 진성 베이스 주위에 형성되어짐을 특징으로 하는 BiCMOS 소자의 제조방법.
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