JP3163092B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、絶縁性基板上例えばSOI（Silicon−On−In
sulator）膜に形成するバイポーラ型トランジスタ（以
下BIP素子）の改良に関する。
（従来の技術） SOI膜上に形成したBIP素子は、低浮遊容量のために、
バルクシリコン基板に形成されるBIP素子に較べて、高
速動作が期待される。例えばIEEE,EDL−8,NO.3,p.104,1
987,by J.C.Sturm et al.で知られたものを第６図に示
した。
これはSi基板１上にSiO2膜２を介し、この上にｐ型層
63、及びp+型層632を積層にしてベース領域Ｂが形成さ
れている。また、この領域の両側にはn+型層68,67のエ
ミッタ領域Ｅ及びコレクタ領域Ｃが形成されている。こ
れらの領域には引き出し配線60が接続されている。61は
層間絶縁膜である。
しかし、SOIラテラルBIP素子は、本質的に優れている
と考えられるにも拘らず、以下に述べる短所のために期
待されたほどの高性能を示さなかった。
即ち、ベース領域631の不純物分布がエミッタ68から
コレクタ67方向に掛けて均一濃度で構成されているた
め、キャリア走行時間が大きく、遮断周波数など高周波
特性の低下を招いていた点である。これらは構造上、基
板１表面と平行方向の不純物分布を変化させることが困
難であることに起因している。
（発明が解決しようとする課題） 従来の半導体装置のキャリアのベース領域での走行時
間が長く、そのために高速動作性に劣るという問題があ
った。
本発明は上記問題点に鑑みなされたもので、キャリア
のベース走行時間が短く、極めて高速動作性に優れた半
導体装置を容易に形成できる半導体装置の製造方法を提
供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 上記目的を達成するために、第１の発明は絶縁性基板
表面に第２導電型の第１の半導体層を形成する工程と、
前記第１の半導体層の上にこの第１の半導体層よりも高
濃度な不純物濃度となるよう第２導電型の第２の半導体
層を形成する工程と、前記第２の半導体層の上にレジス
トパターンを形成する工程と、前記レジストパターンを
マスクにして、前記第２の半導体層を除去し第２のベー
ス領域を残存形成する工程と、前記レジストパターンを
マスクにして、前記第１の半導体層の表層を除去し、前
記第２の半導体層の下部に凸部を有する第１のベース領
域形成する工程と、前記第１のベース領域にエミッタ領
域となる側の前記凸部からイオン注入法を用いて第２導
電型となる不純物を注入する工程と、前記凸部の周辺に
第１導電型となる不純物を注入し、エミッタ領域および
コレクタ領域を形成する工程を有する半導体装置の製造
方法を提供するものである。
また、第２の発明は、前記第１の発明において前記レ
ジストをマスクとしたイオン注入法を用いて、前記エミ
ッタ領域の前記第１のベース領域と接する側に、第１導
電型の不純物濃度を低くした低濃度部を形成する工程を
さらに有することを特徴とする半導体装置の製造方法を
提供するものである。
（作用） BIP素子のベース領域中の不純物濃度は、エミッタ側
よりもコレクタ側で低濃度にし、必要以上に高めていな
いため、ベース領域中でのキャリアの走行時間を短くで
き、遮断周波数等の高周波特性を向上できる。
本発明の製造方法は、この様な不純物濃度分布を得る
ためにベース領域中へ斜めからイオン注入を行っている
ために、極めて容易にこのBIP素子を形成できる。
さらに、BIP素子のエミッタ・コレクタ領域とFETのソ
ース・ドレイン領域を、同一の半導体層から形成するた
めに、製造工程が簡単である。
（実施例） 本発明の詳細を実施例によって説明する。
本発明の第１の実施例に係る半導体装置の平面図を第
１図に示した。また夫々の断面Ａ−Ａ′,B−Ｂ′及びＣ
−Ｃ′は夫々第２図（ａ）、第２図（ｂ）、及び第２図
（ｃ）に示した。
この半導体装置はシリコン基板１上にSiO2膜２を介し
て形成したSOI膜にMOSFETとNPNBIP素子を作り込んだも
ので所謂BiCMOSになっている。NPNBIP素子は、Ｐ型Si層
（内部ベース領域）39、p+型Si層（外部ベース領域）35
を積層したベース領域と、この両側に形成したn+型Si層
のコレクタ領域72、エミッタ領域82とを有する。
このBiCMOSには３つの特徴がある。第１に、ベース領
域の一部であるｐ型Si層39がエミッタ領域82よりもコレ
クタ領域72側で不純物濃度が低くなっている事である。
ここでは、ｐ型Si層39にｐ型のイオン注入層６を重ねて
形成する事により達成された。これにより、キャリア走
行時間を短縮でき、遮断周波数などの高周波特性を向上
できる。
また第２に、コレクタ領域72とエミッタ領域82の夫々
のベース領域近傍には、これらの領域に比べて不純物濃
度が低い領域73,83を形成している事である。これによ
り、第６図に示した様な従来構造のBIP素子では、ベー
ス・コレクタ接合部のコレクタ側の不純物濃度が高いた
め、この接合部で高電界を発生しやすくアバランシェ破
壊を生じベース開放エミッタ・コレクタ耐圧（VECO）が
著しく低くなるという問題があったが、本実施例のBIP
素子は、上述した構造により、この様な問題が生じ難
い。
さらに第３に、BIP素子のみでは、集積化と共に消費
電力は著しく増大し大きな問題になる。特にSOI膜上で
は放熱が悪いため消費電力の問題はさらに深刻になる。
低消費電力化のためには、CMOS構造との混用が考えられ
る。そこで、本実施例では、BIP素子をCMOSFETと混用し
ているために、全てBIP素子を使用した場合と比べ、全
体の消費電力を大幅に低減できるのである。
ところで、MOSFETのチャネル形領域38とBIP素子のエ
ミッタ・コレクタ領域82,72の膜厚（t0）は同一厚が良
いがなかでも特に以下に示した実験式（Ａ）の膜厚にす
る方が好ましい。
ここで、φF:半導体のフェルミレベル q :電子電荷 NA :半導体の不純物濃度 ε :半導体の誘電率 また、内部ベース領域39の厚さＴとt0との間には次式
（Ｂ）の関係がある事が好ましい。
Ｔ≧２・t0 ……（Ｂ） ただし、 100Å≦t0≦3000Å t0が100Åよりも薄くなるとhFEが低下し、LSI用のス
イッチング素子として不適当なものしか得ることができ
ない。また、t0が3000Åを超えると特性がバルクSi基板
に形成したトランジスタに近くなり、SOI薄膜の利点を
生かした高速動作ができなくなってしまうからである。
さらに、ベース領域の幅Ｗはt0以下である事がより好
ましい、 次ぎに、第２図及び第３図に沿って本実施例の半導体
装置の製造方法を具体的に説明する。
まず、Ｐ型単結晶シリコン基板１に、酸素イオンを加
速電圧180kV、ドーズ量２×1018cm-2で打ち込んだ後、1
300度Ｃ、20時間のアニールで厚さ4000ÅのSiO2層２と
厚さ2500ÅのSOI膜31を形成する。この形成方法はイオ
ン注入に限るものではなく、Si基板上にCVD−SiO2膜を
形成し、さらにこの上にポリSiを堆積した後これを液
相、或は固相で単結晶化してSOI膜を形成しても良い。
（第３図（ａ）） 次にボロンイオンを加速電圧50kV、ドーズ量２×1011
cm-2でイオン注入し、1000度Ｃ、２時間のアニールを加
え、前記SOI膜を濃度約1017cm-3のＰ型領域32とする。
次にボロンイオンを加速電圧30kV、ドーズ量３×1015cm
-2で注入した後、900度Ｃ、30分間のアニールを施し、S
OI膜31表面に高濃度Ｐ型領域33を形成する。次に、CVD
酸化膜を4000Å堆積した後、周知のパターニング技術を
用いてBIP素子のベース領域となる部分にレジストパタ
ーン51を形成し、さらに反応性イオンエッチング技術を
用いてCVD酸化膜41を形成する。（第３図（ｂ）） さらに露出したSOI膜32,33をエッチングしてＰ型層34
を形成する。このとき、SOI膜32の残存膜厚は1000Åで
あり、Ｐ型高濃度領域33はBIP素子のベース領域以外を
除去した。（第３図（ｃ）） 次に、レジスト51を除去した後、BIP素子、MOS素子と
なる領域をレジストパターン52,53で覆い、エッチング
しSOI膜を除去島状の素子領域36,37を形成した。（第３
図（ｄ））。
さらにMOS素子部と、BIP素子のコレクタ領域をレジス
ト54,55で覆い、ボロンイオンを、基板に垂直方向から
斜め方向例えば45度傾けた方向から、加速電圧50kV、ド
ーズ量１×1013cm-2で注入しイオン注入層６を形成し
た。このとき、シリコン基板１はイオン注入時に回転さ
せ、様々な方向を向いているBIP素子のベース領域に対
しイオン注入を施しても良い。（第３図（ｅ）） 次に、酸化膜111,112を200Åの厚さで残存形成し、ボ
ロンドープのポリシリコン膜を堆積させた後、パターニ
ングによりMOS素子のゲート電極42とBIP素子のベース電
極41を形成した。次に、基板１にほぼ垂直方向からリン
イオンを加速電圧50kV、ドーズ量１×1013cm-2で注入
し、Ｎ型MOS素子のいわゆるLDD（Lightly−Doped Drai
n）領域となるＮ型低濃度拡散領域91,101を形成すると
共に、BIP素子における高耐圧化のための低濃度Ｎ型領
域71,81を形成した。（第３図（ｆ）） 次にCVDSiO2膜を2000Åの厚さで形成した後、反応性
イオンエッチング技術によりMOS型素子のゲート側壁にS
iO2114を、またBIP素子のベース領域のSOI膜段差部ひSi
O2113を夫々形成した。さらに、ヒ素イオンを加速電圧6
0kV、ドーズ量３×1016cm-2でイオン注入し、900度Ｃ、
１時間のアニールを施し、MOS素子のソース・ドレイン9
2,102、BIP素子のエミッタ、コレクタ部82,72を同時に
形成した。（第３図（ｇ）） 次に層間絶縁膜のCVDSiO2膜511或はこれにBPSG膜を積
層した後、周知の方法でアルミ配線60を形成し、最後に
パッシベーション用のPSG膜512を堆積させ素子を完成さ
せた。（第２図（ａ）） この様にして得られたBIP素子の断面（第２図（ａ）
に示した方向から視たもの）の不純物濃度分布を調べた
のが第４図（ａ）である。第４図（ｂ）は比較のために
挙げた第６図に示す従来構造のBIP素子の同様の図であ
る。この図から明らかな様に、本実施例の素子ではベー
ス領域の不純物濃度がコレクタ領域側で低くなってお
り、しかもエミッタ領域からコレクタ領域方向にかけて
徐々に減少している事が判る。また、ベース領域とコレ
クタ領域との間には、コレクタ領域に比べて不純物濃度
の低い低不純物濃度層が形成できている事も判る。第４
図（ｃ）は、この本実施例のBIP素子と同時に形成したM
OSFETの不純物濃度分布を示す。ソース・ドレイン領域
とチャネル形成領域との夫々の間には低濃度不純物層が
形成できている事が判る。これにより、LDD構造のMOSFE
Tを構成できる。
本実施例の製造方法により高性能CMOSFETと高性能BIP
素子とを同時に形成でき、従来にない高性能のBiCMOS構
造を実現することができる。さらに、ラテラルBIPトラ
ンジスタの特長を生かすため、SOI膜を用い、工程数を
最小限にしてMOS構造との同時作製を可能にしている。
さらに、コレクタ領域に低濃度不純物領域をMOS構造のL
DD構造と同時に作製することにより、BIP素子の耐圧向
上と、MOS素子の信頼性をやはり素子作製工程を複雑に
することなく同時に実現している。
ここでは、斜めイオン注入によってベース領域内の不
純物濃度を変えたが、この角度は45゜に限るものではな
く、チャネリングが起きない様な角度例えば基板表面と
のなす角が20゜〜80゜の範囲であればより好ましい。
次ぎに、本発明の第２の実施例を第５図に沿って説明
する。本実施例の装置は相補型のBiCMOS構造を実現した
ものである。先の実施例と同一部分の詳細な説明は以下
省略する。
PchMOSFETは、NchMOSFETと同一部分に付した番号の50
番代で示す。また、PNPBIPも同様にNPNBIPに付した番号
の50番代をつけた。このBiCMOS構造の先の実施例と異な
る大きな特徴はBIP素子のベース領域をエミッタ・コレ
クタ領域より厚く残置した事に加え、MOSFETのソース・
ドレイン領域をチャネル形成領域より厚く同様に残置し
た事にある。これは、同一膜厚の半導体層を同じエッチ
ング工程で削って形成する事によって得た。
この実施例では、先の実施例で得た効果に加えて、さ
らにＮ型MOSFETとNPN型BIP素子だけでなく、Ｐ型MOSFET
とPNP型BIP素子にも適用でき、しかも、同一基板上に全
てを作り込むことができるのである。
本発明は上述した実施例に限定されるものではなく、
以下の様にしても良い。
絶縁性基板は、ここではSiの基体の表面にSiO2膜を形
成したものを用いたが、基板の表面が絶縁性のものであ
れば良く、例えばサファイアやスピネル等の絶縁性単結
晶基板を用いても良い。
素子形成に使用する半導体材料はSiに限るものではな
く、他のIV族半導体例えばGe,Cや、化合物半導体例えば
SiGe,GaAs,InP等でも良い。
BIP素子と同時に形成する素子はMOSFETに限るもので
はなく、他のFET例えば、MIS型FETやショットキー接合
型FET或はSIS型FET等でも良い。
〔発明の効果〕
本発明によれば、キャリアのベース走行時間が短く、
極めて高速動作性に優れた半導体装置を容易に形成でき
る半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す平面図、第２図は
本発明の第１の実施例を示す断面図、第３図は本発明の
第１の実施例を示す工程順の断面図、第４図は本発明の
第１の実施例を説明する図、第５図は本発明の第２の実
施例を示す断面図、第６図は従来例を示す断面図であ
る。 １……Si基板、２……SiO2膜、35,39……ベース領域、3
8……チャネル形成領域、42……ゲート電極、６……イ
オン注入層、72……エミッタ領域、82……コレクタ領
域、92……ソース領域、102……ドレイン領域、51……
層間絶縁膜、60……電極配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 29/786 (56)参考文献 特開 平１−192171（ＪＰ，Ａ) 特開 平１−298767（ＪＰ，Ａ) 特開 昭60−157252（ＪＰ，Ａ) 特開 昭63−7665（ＪＰ，Ａ) 特開 昭60−57643（ＪＰ，Ａ) 特開 昭61−216469（ＪＰ，Ａ) 特開 昭62−271472（ＪＰ，Ａ) 特開 平２−49464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/33 - 21/331 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 21/8234 - 21/82385 H01L 21/8249 H01L 27/06 H01L 27/08 H01L 27/082 H01L 27/085 - 27/092 H01L 29/68 - 29/737

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】絶縁性基板表面に第２導電型の第１の半導
    体層を形成する工程と、 前記第１の半導体層の上にこの第１の半導体層よりも高
    濃度な不純物濃度となるよう第２導電型の第２の半導体
    層を形成する工程と、 前記第２の半導体層の上にレジストパターンを形成する
    工程と、 前記レジストパターンをマスクにして、前記第２の半導
    体層を除去し第２のベース領域を残存形成する工程と、 前記レジストパターンをマスクにして、前記第１の半導
    体層の表層を除去し、前記第２の半導体層の下部に凸部
    を有する第１のベース領域形成する工程と、 前記第１のベース領域にエミッタ領域となる側の前記凸
    部からイオン注入法を用いて第２導電型となる不純物を
    注入する工程と、 前記凸部の周辺に第１導電型となる不純物を注入し、エ
    ミッタ領域およびコレクタ領域を形成する工程を有する
    半導体装置の製造方法。
  2. 【請求項２】前記レジストをマスクとしたイオン注入法
    を用いて、前記エミッタ領域の前記第１のベース領域と
    接する側に、第１導電型の不純物濃度を低くした低濃度
    部を形成する工程をさらに有することを特徴とする請求
    項１記載の半導体装置の製造方法。
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