JPH1145852A - 半導体基板のアライメントマーク及びその製造方法 - Google Patents
半導体基板のアライメントマーク及びその製造方法Info
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- JPH1145852A JPH1145852A JP9215667A JP21566797A JPH1145852A JP H1145852 A JPH1145852 A JP H1145852A JP 9215667 A JP9215667 A JP 9215667A JP 21566797 A JP21566797 A JP 21566797A JP H1145852 A JPH1145852 A JP H1145852A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
(57)【要約】
【課題】 半導体素子の各回路要素と同時進行で製造で
き，明確で倒壊や剥離の心配のないアライメントマーク
を提供する。 【解決手段】 半導体素子の製造工程として行われるリ
ソグラフィーにおいて利用される半導体基板３の位置合
わせをするためのアライメントマーク２であって，半導
体基板３の表面に設けられた回路要素１と略等しい幅を
有する樋状パターン１１からなることを特徴としてい
る。樋状パターン１１の幅が回路要素１と略等しくなっ
ているので，回路要素１と同時進行で作成しても，エッ
チバックなどの工程によって必要以上に除去されていな
いしっかりとした樋状パターン１１を半導体基板３の表
面に形成できる。
き，明確で倒壊や剥離の心配のないアライメントマーク
を提供する。 【解決手段】 半導体素子の製造工程として行われるリ
ソグラフィーにおいて利用される半導体基板３の位置合
わせをするためのアライメントマーク２であって，半導
体基板３の表面に設けられた回路要素１と略等しい幅を
有する樋状パターン１１からなることを特徴としてい
る。樋状パターン１１の幅が回路要素１と略等しくなっ
ているので，回路要素１と同時進行で作成しても，エッ
チバックなどの工程によって必要以上に除去されていな
いしっかりとした樋状パターン１１を半導体基板３の表
面に形成できる。
Description
【０００１】
【発明の属する技術分野】この発明は，半導体集積回路
（以下「ＬＳＩ」という）などの半導体素子の製造にお
いて，位置合わせに用いられる半導体基板のアライメン
トマーク及びその製造方法に関するものである。
（以下「ＬＳＩ」という）などの半導体素子の製造にお
いて，位置合わせに用いられる半導体基板のアライメン
トマーク及びその製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩなどの半導体素子の製造工程とし
て行われるリソグラフィーでは，露光光に対して遮光性
を有するクロム等によって所望の形状のパターンを設け
たガラス板からなるマスクを用い，半導体基板上に等倍
もしくは適当な倍率で伸縮させたパターンを転写する転
写法が行われている。この転写法は，反射あるいは投影
光学系により，レジストと呼ばれる半導体基板上の感光
性高分子にマスクのパターンを結像させ，レジストを露
光，感光させることによって行われる。
て行われるリソグラフィーでは，露光光に対して遮光性
を有するクロム等によって所望の形状のパターンを設け
たガラス板からなるマスクを用い，半導体基板上に等倍
もしくは適当な倍率で伸縮させたパターンを転写する転
写法が行われている。この転写法は，反射あるいは投影
光学系により，レジストと呼ばれる半導体基板上の感光
性高分子にマスクのパターンを結像させ，レジストを露
光，感光させることによって行われる。
【０００３】レジストを露光させる工程では，マスクと
半導体基板を極めて高精度に位置合わせする必要があ
る。両者の位置合わせが不正確では，ＬＳＩを構成する
各回路要素を半導体基板表面の所定の位置に設けること
ができなくなってしまう。通常，この位置合わせは，マ
スク上に形成したアライメントマークと，半導体基板表
面に形成したアライメントマークを用いることによって
行われる。即ち，露光装置のアライメント機構によっ
て，マスク上のアライメントマークと半導体基板表面の
アライメントマークの相互の位置関係を計測，把握し，
合致させることにより，位置合わせを行っている。
半導体基板を極めて高精度に位置合わせする必要があ
る。両者の位置合わせが不正確では，ＬＳＩを構成する
各回路要素を半導体基板表面の所定の位置に設けること
ができなくなってしまう。通常，この位置合わせは，マ
スク上に形成したアライメントマークと，半導体基板表
面に形成したアライメントマークを用いることによって
行われる。即ち，露光装置のアライメント機構によっ
て，マスク上のアライメントマークと半導体基板表面の
アライメントマークの相互の位置関係を計測，把握し，
合致させることにより，位置合わせを行っている。
【０００４】このように半導体基板の表面に形成される
アライメントマークの形状としては，その検出手段に応
じて様々なものが考案され，実用化されている。ここ
で，従来のアライメントマークの一例を示すと，例えば
図６のようなものが知られている。即ち，図示のアライ
メントマーク１００は，半導体基板表面の絶縁膜など
に，縦長形状の凹部からなるスリットパターン１０１〜
１０５を所定の間隔で配置した構成であり，図６中の矢
印１０６で示したように，これら５本のスリットパター
ン１０１〜１０５の全部を横切るように光学的に走査し
て信号を検出し，例えば３本目のスリットパターン１０
３を検出した位置を中央位置と認識するようにしてい
る。このような従来の一般的なアライメントマーク１０
０に用いられているスリットパターン１０１〜１０５の
幅Ａ100は，目的や絶縁膜の膜種，膜厚などによって種
々設計されるが，いずれも１μｍ以上であって，通常は
数μｍ程度の幅を有している。また，各スリットパター
ン１０１〜１０５の長さＢ100は，走査を容易にさせる
ために約１０μｍ以上程度に設定されており，深さＣ
100は，絶縁膜の厚さに等しく，約０．１〜５μｍに設
定されている。なお，アライメントマーク１００を例え
ばタングステン等の不透明膜を介して検出する為には，
その膜厚の２倍以上の幅が必要となる。
アライメントマークの形状としては，その検出手段に応
じて様々なものが考案され，実用化されている。ここ
で，従来のアライメントマークの一例を示すと，例えば
図６のようなものが知られている。即ち，図示のアライ
メントマーク１００は，半導体基板表面の絶縁膜など
に，縦長形状の凹部からなるスリットパターン１０１〜
１０５を所定の間隔で配置した構成であり，図６中の矢
印１０６で示したように，これら５本のスリットパター
ン１０１〜１０５の全部を横切るように光学的に走査し
て信号を検出し，例えば３本目のスリットパターン１０
３を検出した位置を中央位置と認識するようにしてい
る。このような従来の一般的なアライメントマーク１０
０に用いられているスリットパターン１０１〜１０５の
幅Ａ100は，目的や絶縁膜の膜種，膜厚などによって種
々設計されるが，いずれも１μｍ以上であって，通常は
数μｍ程度の幅を有している。また，各スリットパター
ン１０１〜１０５の長さＢ100は，走査を容易にさせる
ために約１０μｍ以上程度に設定されており，深さＣ
100は，絶縁膜の厚さに等しく，約０．１〜５μｍに設
定されている。なお，アライメントマーク１００を例え
ばタングステン等の不透明膜を介して検出する為には，
その膜厚の２倍以上の幅が必要となる。
【０００５】
【発明が解決しようとする課題】ところで，このアライ
メントマーク１００を製造する方法として，次の二つの
方法が考えられる。先ず一つの方法は，アライメントマ
ーク１００を構成する各スリットパターン１０１〜１０
５を，半導体素子の各回路要素を製造する工程と独立さ
せて，別途の工程によって製造する方法である。しかし
この方法は，アライメントマーク１００の製造工程の分
だけ工程数が増加し，半導体素子の製造時間の長期化，
コストの高騰を招いてしまう。
メントマーク１００を製造する方法として，次の二つの
方法が考えられる。先ず一つの方法は，アライメントマ
ーク１００を構成する各スリットパターン１０１〜１０
５を，半導体素子の各回路要素を製造する工程と独立さ
せて，別途の工程によって製造する方法である。しかし
この方法は，アライメントマーク１００の製造工程の分
だけ工程数が増加し，半導体素子の製造時間の長期化，
コストの高騰を招いてしまう。
【０００６】もう一つの方法は，アライメントマーク１
００を構成する各スリットパターン１０１〜１０５を，
半導体素子の各回路要素を製造する工程と同じ工程によ
って同時に製造していく方法である。この方法によれ
ば，アライメントマーク１００を製造するために別途の
工程を行う必要が無くなるので，上述の別途の工程を行
う方法に比べ，全体的な工程数を少なくすることがで
き，製造時間の短縮化，コストの低減がはかれる。
００を構成する各スリットパターン１０１〜１０５を，
半導体素子の各回路要素を製造する工程と同じ工程によ
って同時に製造していく方法である。この方法によれ
ば，アライメントマーク１００を製造するために別途の
工程を行う必要が無くなるので，上述の別途の工程を行
う方法に比べ，全体的な工程数を少なくすることがで
き，製造時間の短縮化，コストの低減がはかれる。
【０００７】しかし，この方法は，ＬＳＩの回路要素の
製造工程によっては，スリットパターン１０１〜１０５
をうまく製造できない場合がある。ここで，図７，８に
基づいて，回路要素の一例である円筒形状のストレージ
・ノード１１０を半導体基板１１１の表面に形成する場
合について具体的に説明すると次のようになる。なお，
ストレージ・ノード１１０とは，ＬＳＩの一種であるダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
を構成する回路要素のひとつである電荷蓄積電極（以下
「ストレージ・ノード」）である。ストレージ・ノード
１１０の形状，方式には種々のものがあるが，図７，８
では，円筒（シリンダ）形状のストレージ・ノード１１
０を例にして説明する。
製造工程によっては，スリットパターン１０１〜１０５
をうまく製造できない場合がある。ここで，図７，８に
基づいて，回路要素の一例である円筒形状のストレージ
・ノード１１０を半導体基板１１１の表面に形成する場
合について具体的に説明すると次のようになる。なお，
ストレージ・ノード１１０とは，ＬＳＩの一種であるダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
を構成する回路要素のひとつである電荷蓄積電極（以下
「ストレージ・ノード」）である。ストレージ・ノード
１１０の形状，方式には種々のものがあるが，図７，８
では，円筒（シリンダ）形状のストレージ・ノード１１
０を例にして説明する。
【０００８】図７，８において，左側にストレージ・ノ
ード１１０の製造工程を示し，右側に，ストレージ・ノ
ード１１０と同時進行で製造されていくアライメントマ
ーク１００のスリットパターン１０１〜１０５の各過程
を示している。なお，各スリットパターン１０１〜１０
５の構成はいずれも同様であるため，アライメントマー
ク１００についてはスリットパターン１０１を代表して
示した。
ード１１０の製造工程を示し，右側に，ストレージ・ノ
ード１１０と同時進行で製造されていくアライメントマ
ーク１００のスリットパターン１０１〜１０５の各過程
を示している。なお，各スリットパターン１０１〜１０
５の構成はいずれも同様であるため，アライメントマー
ク１００についてはスリットパターン１０１を代表して
示した。
【０００９】半導体基板（シリコンウェハ）１１１の表
面のストレージ・ノード１１０を製造する箇所において
は，図７（ａ）に示すように，予め，素子分離領域１２
１で区画された能動素子領域１２２に，酸化ケイ素から
なる第１の絶縁膜１２３と，例えば窒化ケイ素からなる
エッチング阻止膜１２４が設けられており，更に，これ
ら絶縁膜１２３とエッチング阻止膜１２４を貫通する接
続孔１２５が形成されている。また，接続孔１２５は，
酸化ケイ素等の第２の絶縁膜１２６で埋め込まれ，か
つ，絶縁膜１２３とエッチング阻止膜１２４も第２の絶
縁膜１２６で覆われている。
面のストレージ・ノード１１０を製造する箇所において
は，図７（ａ）に示すように，予め，素子分離領域１２
１で区画された能動素子領域１２２に，酸化ケイ素から
なる第１の絶縁膜１２３と，例えば窒化ケイ素からなる
エッチング阻止膜１２４が設けられており，更に，これ
ら絶縁膜１２３とエッチング阻止膜１２４を貫通する接
続孔１２５が形成されている。また，接続孔１２５は，
酸化ケイ素等の第２の絶縁膜１２６で埋め込まれ，か
つ，絶縁膜１２３とエッチング阻止膜１２４も第２の絶
縁膜１２６で覆われている。
【００１０】一方，半導体基板１１１の表面のアライメ
ントマーク１００を製造する箇所においても，図７
（ａ’）に示すように，予め，第１の絶縁膜１２３’と
エッチング阻止膜１２４’と第２の絶縁膜１２６’が設
けられている。これら第１の絶縁膜１２３’，エッチン
グ阻止膜１２４’及び第２の絶縁膜１２６’は，図７
（ａ）に示した第１の絶縁膜１２３，エッチング阻止膜
１２４及び第２の絶縁膜１２６と，それぞれ同じ材料で
構成されており，両者はそれぞれ同一の工程で形成され
たものである。
ントマーク１００を製造する箇所においても，図７
（ａ’）に示すように，予め，第１の絶縁膜１２３’と
エッチング阻止膜１２４’と第２の絶縁膜１２６’が設
けられている。これら第１の絶縁膜１２３’，エッチン
グ阻止膜１２４’及び第２の絶縁膜１２６’は，図７
（ａ）に示した第１の絶縁膜１２３，エッチング阻止膜
１２４及び第２の絶縁膜１２６と，それぞれ同じ材料で
構成されており，両者はそれぞれ同一の工程で形成され
たものである。
【００１１】そして，先ずエッチングにより第２の絶縁
膜１２６，１２６’を所望のパターン形状に除去する。
即ち，ストレージ・ノード１１０を製造する箇所におい
ては，図７（ｂ）に示すように，ストレージ・ノード１
１０のパターン１１０ｘを，第２の絶縁膜１２６の表面
に設けたレジスト１２７に転写，現像し，これをエッチ
ングマスクとして第２の絶縁膜１２６を垂直方向に異方
性エッチングし，接続孔１２５内を含む図７（ｂ）中破
線で示す要素領域１２６ｘから第２の絶縁膜１２６を除
去する。この場合，例えば２５６メガビットＤＲＡＭの
ストレージ・ノードのような回路要素についていえば，
この要素領域１２６ｘの幅Ａ110は，高々０．５μｍ程
度である。
膜１２６，１２６’を所望のパターン形状に除去する。
即ち，ストレージ・ノード１１０を製造する箇所におい
ては，図７（ｂ）に示すように，ストレージ・ノード１
１０のパターン１１０ｘを，第２の絶縁膜１２６の表面
に設けたレジスト１２７に転写，現像し，これをエッチ
ングマスクとして第２の絶縁膜１２６を垂直方向に異方
性エッチングし，接続孔１２５内を含む図７（ｂ）中破
線で示す要素領域１２６ｘから第２の絶縁膜１２６を除
去する。この場合，例えば２５６メガビットＤＲＡＭの
ストレージ・ノードのような回路要素についていえば，
この要素領域１２６ｘの幅Ａ110は，高々０．５μｍ程
度である。
【００１２】また同時に，アライメントマーク１００を
製造する箇所においても，図７（ｂ’）に示すように，
スリットパターン１０１のパターン１０１ｘを，第２の
絶縁膜１２６’の表面に設けたレジスト１２７’に転
写，現像し，これをエッチングマスクとして第２の絶縁
膜１２６’を垂直方向に異方性エッチングし，図７
（ｂ’）中破線で示すスリット領域１２６ｘ’から第２
の絶縁膜１２６’を除去する。このスリット領域１２６
ｘ’の幅Ａ100は，先に図６で説明したように，通常は
数μｍ程度である。なお，ストレージ・ノード１１０を
製造する箇所とアライメントマーク１００を製造する箇
所のいずれにおいても，エッチング阻止膜１２４，１２
４’があるために，第１の絶縁膜１２３，１２３’はい
ずれもエッチングされない。
製造する箇所においても，図７（ｂ’）に示すように，
スリットパターン１０１のパターン１０１ｘを，第２の
絶縁膜１２６’の表面に設けたレジスト１２７’に転
写，現像し，これをエッチングマスクとして第２の絶縁
膜１２６’を垂直方向に異方性エッチングし，図７
（ｂ’）中破線で示すスリット領域１２６ｘ’から第２
の絶縁膜１２６’を除去する。このスリット領域１２６
ｘ’の幅Ａ100は，先に図６で説明したように，通常は
数μｍ程度である。なお，ストレージ・ノード１１０を
製造する箇所とアライメントマーク１００を製造する箇
所のいずれにおいても，エッチング阻止膜１２４，１２
４’があるために，第１の絶縁膜１２３，１２３’はい
ずれもエッチングされない。
【００１３】次に，ポリシリコンを半導体基板の全面に
成膜する。即ち，ストレージ・ノード１１０を製造する
箇所においては，図７（ｃ）に示すように，ストレージ
・ノード材料としてのポリシリコン１２８が全面に成膜
される。また同時に，アライメントマーク１００を製造
する箇所においても，図７（ｃ’）に示すように，ポリ
シリコン１２８’の成膜が行われる。
成膜する。即ち，ストレージ・ノード１１０を製造する
箇所においては，図７（ｃ）に示すように，ストレージ
・ノード材料としてのポリシリコン１２８が全面に成膜
される。また同時に，アライメントマーク１００を製造
する箇所においても，図７（ｃ’）に示すように，ポリ
シリコン１２８’の成膜が行われる。
【００１４】次に，第３の絶縁膜を半導体基板３の全面
に成膜する。即ち，ストレージ・ノード１１０を製造す
る箇所においては，図７（ｄ）に示すように，酸化ケイ
素等の第３の絶縁膜１２９がポリシリコン１２８の上に
成膜される。この場合，ストレージ・ノード１１０を製
造する箇所においては，要素領域１２６ｘの幅Ａ110が
高々０．５μｍ程度と非常に狭いため，第３の絶縁膜１
２９の表面はほぼ水平面となり，要素領域１２６ｘにお
ける第３の絶縁膜１２９の厚さＴ2と，その他の領域で
のポリシリコン１２８上の絶縁膜１２９の厚さＴ1は，
Ｔ1＜Ｔ2となる。
に成膜する。即ち，ストレージ・ノード１１０を製造す
る箇所においては，図７（ｄ）に示すように，酸化ケイ
素等の第３の絶縁膜１２９がポリシリコン１２８の上に
成膜される。この場合，ストレージ・ノード１１０を製
造する箇所においては，要素領域１２６ｘの幅Ａ110が
高々０．５μｍ程度と非常に狭いため，第３の絶縁膜１
２９の表面はほぼ水平面となり，要素領域１２６ｘにお
ける第３の絶縁膜１２９の厚さＴ2と，その他の領域で
のポリシリコン１２８上の絶縁膜１２９の厚さＴ1は，
Ｔ1＜Ｔ2となる。
【００１５】また同時に，アライメントマーク１００を
製造する箇所においても，図７（ｄ’）に示すように，
第３の絶縁膜１２９’がポリシリコン１２８’の上に成
膜される。この場合，上述したように，スリット領域１
２６ｘ’の幅Ａ100は数μｍ程度と比較的広くなってい
るため，アライメントマーク１００を製造する箇所にお
いては，ポリシリコン１２８’の表面はスリット領域１
２６ｘ’の形状に沿って凹んだ形状となる。このため，
スリット領域１２６ｘ’の中央付近での第３の絶縁膜１
２９’の厚さＴ2’と，その他の領域でのポリシリコン
１２８’上の絶縁膜１２９’の厚さＴ1’は，ほぼＴ1’
＝Ｔ2’となる。
製造する箇所においても，図７（ｄ’）に示すように，
第３の絶縁膜１２９’がポリシリコン１２８’の上に成
膜される。この場合，上述したように，スリット領域１
２６ｘ’の幅Ａ100は数μｍ程度と比較的広くなってい
るため，アライメントマーク１００を製造する箇所にお
いては，ポリシリコン１２８’の表面はスリット領域１
２６ｘ’の形状に沿って凹んだ形状となる。このため，
スリット領域１２６ｘ’の中央付近での第３の絶縁膜１
２９’の厚さＴ2’と，その他の領域でのポリシリコン
１２８’上の絶縁膜１２９’の厚さＴ1’は，ほぼＴ1’
＝Ｔ2’となる。
【００１６】次に，第３の絶縁膜のエッチバックを行
う。即ち，ストレージ・ノード１１０を製造する箇所に
おいては，第３の絶縁膜１２９を全面エッチバックし，
図７（ｅ）に示すように，ポリシリコン１２８の表面を
露出させる。この場合，ストレージ・ノード１１０を製
造する箇所においては，要素領域１２６ｘにおける第３
の絶縁膜１２９の厚さＴ2と，その他の領域でのポリシ
リコン１２８上の絶縁膜１２９の厚さＴ1がＴ1＜Ｔ2と
なっているため，ポリシリコン１２８に形成された，前
述の要素領域１２６ｘに対応する凹部１２８ｘには，第
３の絶縁膜１２９が残ることとなる。
う。即ち，ストレージ・ノード１１０を製造する箇所に
おいては，第３の絶縁膜１２９を全面エッチバックし，
図７（ｅ）に示すように，ポリシリコン１２８の表面を
露出させる。この場合，ストレージ・ノード１１０を製
造する箇所においては，要素領域１２６ｘにおける第３
の絶縁膜１２９の厚さＴ2と，その他の領域でのポリシ
リコン１２８上の絶縁膜１２９の厚さＴ1がＴ1＜Ｔ2と
なっているため，ポリシリコン１２８に形成された，前
述の要素領域１２６ｘに対応する凹部１２８ｘには，第
３の絶縁膜１２９が残ることとなる。
【００１７】また同時に，アライメントマーク１００を
製造する箇所においても，第３の絶縁膜１２９’の全面
エッチバックが行われる。この場合，アライメントマー
ク１００を製造する箇所においては，スリット領域１２
６ｘ’の中央付近での第３の絶縁膜１２９’の厚さ
Ｔ2’と，その他の領域でのポリシリコン１２８’上の
絶縁膜１２９’の厚さＴ1’がほぼ等しいため，ポリシ
リコン１２８’に形成された，前述のスリット領域１２
６ｘ’に対応する凹部１２８ｘ’には，第３の絶縁膜１
２９’がほとんど残らず，図７（ｅ’）に示すように，
凹部１２８ｘ’内であっても，ポリシリコン１２８’の
表面がほとんど露出した状態となる。
製造する箇所においても，第３の絶縁膜１２９’の全面
エッチバックが行われる。この場合，アライメントマー
ク１００を製造する箇所においては，スリット領域１２
６ｘ’の中央付近での第３の絶縁膜１２９’の厚さ
Ｔ2’と，その他の領域でのポリシリコン１２８’上の
絶縁膜１２９’の厚さＴ1’がほぼ等しいため，ポリシ
リコン１２８’に形成された，前述のスリット領域１２
６ｘ’に対応する凹部１２８ｘ’には，第３の絶縁膜１
２９’がほとんど残らず，図７（ｅ’）に示すように，
凹部１２８ｘ’内であっても，ポリシリコン１２８’の
表面がほとんど露出した状態となる。
【００１８】次に，ポリシリコンのエッチバックを行
う。即ち，ストレージ・ノード１１０を製造する箇所に
おいては，図８（ｆ）に示すように，ポリシリコン１２
８をエッチバックしても，第３の絶縁膜１２９が残って
いるため，前述の凹部１２８ｘ及び接続孔１２５内を含
む部分は，除去されず残ることになる。また同時に，ア
ライメントマーク１００を製造する箇所においても，ポ
リシリコン１２８’がエッチバックされるが，この場合
は，凹部１２８ｘ’に第３の絶縁膜１２９’がほとんど
残っていないので，図８（ｆ’）に示すように，ポリシ
リコン１２８’は凹部１２８ｘ’を含めてほとんど除去
されてしまう。
う。即ち，ストレージ・ノード１１０を製造する箇所に
おいては，図８（ｆ）に示すように，ポリシリコン１２
８をエッチバックしても，第３の絶縁膜１２９が残って
いるため，前述の凹部１２８ｘ及び接続孔１２５内を含
む部分は，除去されず残ることになる。また同時に，ア
ライメントマーク１００を製造する箇所においても，ポ
リシリコン１２８’がエッチバックされるが，この場合
は，凹部１２８ｘ’に第３の絶縁膜１２９’がほとんど
残っていないので，図８（ｆ’）に示すように，ポリシ
リコン１２８’は凹部１２８ｘ’を含めてほとんど除去
されてしまう。
【００１９】次に，第３の絶縁膜と第２の絶縁膜を弗酸
等で除去する。即ち，ストレージ・ノード１１０を製造
する箇所においては，図８（ｇ）に示すように，凹部１
２８ｘに残った第３の絶縁膜１２９と，第２の絶縁膜１
２６を除去することにより，ポリシリコンからなる円筒
形状のストレージ・ノード１１０を形成することができ
る。また同時に，図８（ｇ’）に示すように，アライメ
ントマーク１００を製造する箇所においても，第３の絶
縁膜１２９’と，第２の絶縁膜１２６’が除去される
が，この場合は，凹部１２８ｘ’に第３の絶縁膜１２
９’がほとんど残っていないので，図８（ｆ’）に示す
ように，ポリシリコン１２８’はほとんど残らない。
等で除去する。即ち，ストレージ・ノード１１０を製造
する箇所においては，図８（ｇ）に示すように，凹部１
２８ｘに残った第３の絶縁膜１２９と，第２の絶縁膜１
２６を除去することにより，ポリシリコンからなる円筒
形状のストレージ・ノード１１０を形成することができ
る。また同時に，図８（ｇ’）に示すように，アライメ
ントマーク１００を製造する箇所においても，第３の絶
縁膜１２９’と，第２の絶縁膜１２６’が除去される
が，この場合は，凹部１２８ｘ’に第３の絶縁膜１２
９’がほとんど残っていないので，図８（ｆ’）に示す
ように，ポリシリコン１２８’はほとんど残らない。
【００２０】このように，半導体素子の各回路要素を製
造する工程と同じ工程によってアライメントマークを同
時に製造した場合は，図８（ｇ’）で説明したように，
半導体基板１１１の表面には，きわめて幅の狭い線状の
形状のスリットパターン１０１しか残らなくなり，明確
なアライメントマーク１００を製造することができな
い。また，こうして製造されたアライメントマーク１０
０の各スリットパターン１０１〜１０５と半導体基板１
１１（この例では，エッチング阻止膜１２４’）との接
触面の幅Ｗは０．２μｍ〜０．１μｍ程度の非常に細い
ものとなってしまう。このような細い接触幅では，その
後の基板洗浄工程等でアライメントマーク１００の各ス
リットパターン１０１〜１０５が，倒壊したり，剥離す
るといった不具合を生ずる。かかる場合には，アライメ
ントマーク１００としての機能を果たさないばかりか，
剥離した各スリットパターン１０１〜１０５の破片が，
ＬＳＩの回路領域に飛散し，回路の短絡といった致命的
な欠陥を生ずる原因となりかねない。
造する工程と同じ工程によってアライメントマークを同
時に製造した場合は，図８（ｇ’）で説明したように，
半導体基板１１１の表面には，きわめて幅の狭い線状の
形状のスリットパターン１０１しか残らなくなり，明確
なアライメントマーク１００を製造することができな
い。また，こうして製造されたアライメントマーク１０
０の各スリットパターン１０１〜１０５と半導体基板１
１１（この例では，エッチング阻止膜１２４’）との接
触面の幅Ｗは０．２μｍ〜０．１μｍ程度の非常に細い
ものとなってしまう。このような細い接触幅では，その
後の基板洗浄工程等でアライメントマーク１００の各ス
リットパターン１０１〜１０５が，倒壊したり，剥離す
るといった不具合を生ずる。かかる場合には，アライメ
ントマーク１００としての機能を果たさないばかりか，
剥離した各スリットパターン１０１〜１０５の破片が，
ＬＳＩの回路領域に飛散し，回路の短絡といった致命的
な欠陥を生ずる原因となりかねない。
【００２１】従って，本発明の目的は，半導体素子の各
回路要素を製造する工程と同じ工程によってアライメン
トマークを同時に製造することにより，半導体素子の全
体的な製造工程数を少なくでき，しかも，明確で倒壊や
剥離の心配のないアライメントマークを提供することに
ある。
回路要素を製造する工程と同じ工程によってアライメン
トマークを同時に製造することにより，半導体素子の全
体的な製造工程数を少なくでき，しかも，明確で倒壊や
剥離の心配のないアライメントマークを提供することに
ある。
【００２２】
【課題を解決するための手段】かかる課題達成のため，
請求項１の発明は，半導体素子の製造工程として行われ
るリソグラフィーにおいて利用される半導体基板の位置
合わせをするためのアライメントマークであって，半導
体基板の表面に設けられた回路要素と略等しい幅を有す
る樋状パターンからなることを特徴としている。
請求項１の発明は，半導体素子の製造工程として行われ
るリソグラフィーにおいて利用される半導体基板の位置
合わせをするためのアライメントマークであって，半導
体基板の表面に設けられた回路要素と略等しい幅を有す
る樋状パターンからなることを特徴としている。
【００２３】この請求項１のアライメントマークによれ
ば，樋状パターンの幅が半導体基板の表面に設けられた
回路要素と略等しくなっているので，回路要素と同時進
行で作成しても，エッチバックなどの工程によって必要
以上に除去されていないしっかりとした樋状パターンを
導体基板の表面に形成でき，明確で倒壊や剥離の心配の
ないアライメントマークを得ることができる。本発明に
おいて，「回路要素と略等しい幅」とは，回路要素の幅
と樋状パターンの幅がまったく同一の長さであることを
必要とせず，回路要素を形成する際のエッチバック等の
工程を同時進行で行っても，必要以上に除去されること
とない樋状パターンを形成できるような範囲の幅であれ
ばよい。
ば，樋状パターンの幅が半導体基板の表面に設けられた
回路要素と略等しくなっているので，回路要素と同時進
行で作成しても，エッチバックなどの工程によって必要
以上に除去されていないしっかりとした樋状パターンを
導体基板の表面に形成でき，明確で倒壊や剥離の心配の
ないアライメントマークを得ることができる。本発明に
おいて，「回路要素と略等しい幅」とは，回路要素の幅
と樋状パターンの幅がまったく同一の長さであることを
必要とせず，回路要素を形成する際のエッチバック等の
工程を同時進行で行っても，必要以上に除去されること
とない樋状パターンを形成できるような範囲の幅であれ
ばよい。
【００２４】この請求項１のアライメントマークにおい
て，請求項２に記載したように，前記回路要素は，例え
ばストレージ・ノードである。この場合，例えば請求項
３に記載したように，前記ストレージ・ノードが円筒形
状であれば，前記樋状パターンの幅は該円筒形状のスト
レージ・ノードの外径と略等しくすればよい。また，請
求項４に記載したように，前記樋状パターンは，ストレ
ージ・ノードと同じ材料で構成されていることが好まし
い。そうすれば，回路要素と樋状パターンを同様の条件
で製造することができるようになる。更に，請求項５に
記載したように，前記半導体基板の表面に対する樋状パ
ターンの取り付けを強固にすべく，半導体基板表面の絶
縁膜内に埋め込まれた支持部を有することが好ましい。
これにより，より倒壊や剥離の心配のないアライメント
マークを提供することができるようになる。
て，請求項２に記載したように，前記回路要素は，例え
ばストレージ・ノードである。この場合，例えば請求項
３に記載したように，前記ストレージ・ノードが円筒形
状であれば，前記樋状パターンの幅は該円筒形状のスト
レージ・ノードの外径と略等しくすればよい。また，請
求項４に記載したように，前記樋状パターンは，ストレ
ージ・ノードと同じ材料で構成されていることが好まし
い。そうすれば，回路要素と樋状パターンを同様の条件
で製造することができるようになる。更に，請求項５に
記載したように，前記半導体基板の表面に対する樋状パ
ターンの取り付けを強固にすべく，半導体基板表面の絶
縁膜内に埋め込まれた支持部を有することが好ましい。
これにより，より倒壊や剥離の心配のないアライメント
マークを提供することができるようになる。
【００２５】また，請求項６の発明は，半導体基板の表
面にレジスト膜を形成する工程と，回路要素材料を成膜
する工程と，回路要素材料を所望の形状にエッチングす
る工程とを行うことにより回路要素を製造するに際し，
これら各工程と同時に並行して同じ工程を行うことによ
り，回路要素と略等しい幅を有する樋状パターンを半導
体基板の表面に形成することを特徴としている。
面にレジスト膜を形成する工程と，回路要素材料を成膜
する工程と，回路要素材料を所望の形状にエッチングす
る工程とを行うことにより回路要素を製造するに際し，
これら各工程と同時に並行して同じ工程を行うことによ
り，回路要素と略等しい幅を有する樋状パターンを半導
体基板の表面に形成することを特徴としている。
【００２６】この請求項６の製造方法によれば，半導体
素子の各回路要素を製造する工程と同時進行でアライメ
ントマークを製造できるので，アライメントマークを別
途の工程で製造する方法に比べて，全体的な工程数を少
なくすることができ，製造時間の短縮化，コストの低減
がはかれる。なお，この請求項６の製造方法において，
請求項７に記載したように，前記回路要素は，例えば円
筒形状のストレージ・ノードである。
素子の各回路要素を製造する工程と同時進行でアライメ
ントマークを製造できるので，アライメントマークを別
途の工程で製造する方法に比べて，全体的な工程数を少
なくすることができ，製造時間の短縮化，コストの低減
がはかれる。なお，この請求項６の製造方法において，
請求項７に記載したように，前記回路要素は，例えば円
筒形状のストレージ・ノードである。
【００２７】
【発明の実施の形態】以下，本発明の好ましい実施の形
態を図面に基づいて説明する。図１，２において，左側
に示した図１（ａ）〜（ｅ）及び図２（ｆ）（ｇ）は，
回路要素の一例である円筒形状のストレージ・ノード１
の製造工程を示し，右側に示した図１（ａ’）〜
（ｅ’）及び図２（ｆ’）（ｇ’）は，ストレージ・ノ
ード１と同時進行で製造されていく本発明の第１の実施
の形態にかかるアライメントマーク２の樋状パターン１
１についての各過程を示している。なお，図１（ａ）〜
（ｅ）及び図２（ｆ）（ｇ）で説明するストレージ・ノ
ード１の製造工程は，先に図７，８で説明した従来例と
実質的に異ならない。また，後述する図３の説明で理解
されるように，アライメントマーク２は，環状（長方形
の枠状）の樋状パターン１１〜１５を全部で５箇所に配
置した構成を有するが，各樋状パターン１１〜１５の構
成はいずれも同様であるので，図１，２では，代表して
樋状パターン１１について説明する。
態を図面に基づいて説明する。図１，２において，左側
に示した図１（ａ）〜（ｅ）及び図２（ｆ）（ｇ）は，
回路要素の一例である円筒形状のストレージ・ノード１
の製造工程を示し，右側に示した図１（ａ’）〜
（ｅ’）及び図２（ｆ’）（ｇ’）は，ストレージ・ノ
ード１と同時進行で製造されていく本発明の第１の実施
の形態にかかるアライメントマーク２の樋状パターン１
１についての各過程を示している。なお，図１（ａ）〜
（ｅ）及び図２（ｆ）（ｇ）で説明するストレージ・ノ
ード１の製造工程は，先に図７，８で説明した従来例と
実質的に異ならない。また，後述する図３の説明で理解
されるように，アライメントマーク２は，環状（長方形
の枠状）の樋状パターン１１〜１５を全部で５箇所に配
置した構成を有するが，各樋状パターン１１〜１５の構
成はいずれも同様であるので，図１，２では，代表して
樋状パターン１１について説明する。
【００２８】半導体基板（シリコンウェハ）３の表面の
ストレージ・ノード１を製造する箇所においては，図１
（ａ）に示すように，予め，素子分離領域２１で区画さ
れた能動素子領域２２に，酸化ケイ素からなる第１の絶
縁膜２３と，例えば窒化ケイ素からなるエッチング阻止
膜２４が設けられており，更に，これら絶縁膜２３とエ
ッチング阻止膜２４を貫通する接続孔２５が形成されて
いる。また，エッチング阻止膜２４の上に酸化ケイ素等
の第２の絶縁膜２６を成膜することにより，接続孔２５
は第２の絶縁膜２６で埋め込まれ，かつ，絶縁膜２３と
エッチング阻止膜２４も第２の絶縁膜２６で覆われてい
る。
ストレージ・ノード１を製造する箇所においては，図１
（ａ）に示すように，予め，素子分離領域２１で区画さ
れた能動素子領域２２に，酸化ケイ素からなる第１の絶
縁膜２３と，例えば窒化ケイ素からなるエッチング阻止
膜２４が設けられており，更に，これら絶縁膜２３とエ
ッチング阻止膜２４を貫通する接続孔２５が形成されて
いる。また，エッチング阻止膜２４の上に酸化ケイ素等
の第２の絶縁膜２６を成膜することにより，接続孔２５
は第２の絶縁膜２６で埋め込まれ，かつ，絶縁膜２３と
エッチング阻止膜２４も第２の絶縁膜２６で覆われてい
る。
【００２９】一方，半導体基板３の表面のアライメント
マーク２を製造する箇所においても，図１（ａ’）に示
すように，予め，第１の絶縁膜２３’とエッチング阻止
膜２４’と第２の絶縁膜２６’が設けられている。これ
ら第１の絶縁膜２３’，エッチング阻止膜２４’及び第
２の絶縁膜２６’は，図１（ａ）に示した第１の絶縁膜
２３，エッチング阻止膜２４及び第２の絶縁膜２６と，
それぞれ同じ材料で構成されており，両者はそれぞれ同
一の工程で形成されたものである。
マーク２を製造する箇所においても，図１（ａ’）に示
すように，予め，第１の絶縁膜２３’とエッチング阻止
膜２４’と第２の絶縁膜２６’が設けられている。これ
ら第１の絶縁膜２３’，エッチング阻止膜２４’及び第
２の絶縁膜２６’は，図１（ａ）に示した第１の絶縁膜
２３，エッチング阻止膜２４及び第２の絶縁膜２６と，
それぞれ同じ材料で構成されており，両者はそれぞれ同
一の工程で形成されたものである。
【００３０】そして，先ずエッチングにより第２の絶縁
膜２６，２６’を所望のパターン形状に除去する。即
ち，ストレージ・ノード１を製造する箇所においては，
図１（ｂ）に示すように，ストレージ・ノード１のパタ
ーン１ｘを，第２の絶縁膜２６の表面に設けたレジスト
２７に転写，現像し，これをエッチングマスクとして第
２の絶縁膜２６を垂直方向に異方性エッチングする。そ
して，接続孔２５内を含む図１（ｂ）中破線で示す要素
領域２６ｘから第２の絶縁膜２６を除去する。この場
合，回路要素が例えば２５６メガビットＤＲＡＭにおけ
る円筒形状のストレージ・ノード１であれば，この要素
領域２６ｘの形状は内径Ａ1が０．４μｍ程度の円筒形
状に形成される。
膜２６，２６’を所望のパターン形状に除去する。即
ち，ストレージ・ノード１を製造する箇所においては，
図１（ｂ）に示すように，ストレージ・ノード１のパタ
ーン１ｘを，第２の絶縁膜２６の表面に設けたレジスト
２７に転写，現像し，これをエッチングマスクとして第
２の絶縁膜２６を垂直方向に異方性エッチングする。そ
して，接続孔２５内を含む図１（ｂ）中破線で示す要素
領域２６ｘから第２の絶縁膜２６を除去する。この場
合，回路要素が例えば２５６メガビットＤＲＡＭにおけ
る円筒形状のストレージ・ノード１であれば，この要素
領域２６ｘの形状は内径Ａ1が０．４μｍ程度の円筒形
状に形成される。
【００３１】また同時に，アライメントマーク２を製造
する箇所においては，図１（ｂ’）に示すように，第２
の絶縁膜２６’の表面に設けたレジスト２７’に，樋状
パターン１１を形成するためのパターン１１ｘが転写，
現像される（なお，図１（ｂ’）に示すように，断面で
表した場合は，樋状パターン１１を形成するための一対
のパターン１１ｘ，１１ｘが転写，現像される）。そし
て，これをエッチングマスクとして第２の絶縁膜２６’
が垂直方向に異方性エッチングされる。そして，図１
（ｂ’）中破線で示す一対のスリット領域２６ｘ’，２
６ｘ’から第２の絶縁膜２６’がそれぞれ除去される。
なお，ストレージ・ノード１を製造する箇所とアライメ
ントマーク２を製造する箇所のいずれにおいても，エッ
チング阻止膜２４，２４’があるために，第１の絶縁膜
２３，２３’はいずれもエッチングされない。
する箇所においては，図１（ｂ’）に示すように，第２
の絶縁膜２６’の表面に設けたレジスト２７’に，樋状
パターン１１を形成するためのパターン１１ｘが転写，
現像される（なお，図１（ｂ’）に示すように，断面で
表した場合は，樋状パターン１１を形成するための一対
のパターン１１ｘ，１１ｘが転写，現像される）。そし
て，これをエッチングマスクとして第２の絶縁膜２６’
が垂直方向に異方性エッチングされる。そして，図１
（ｂ’）中破線で示す一対のスリット領域２６ｘ’，２
６ｘ’から第２の絶縁膜２６’がそれぞれ除去される。
なお，ストレージ・ノード１を製造する箇所とアライメ
ントマーク２を製造する箇所のいずれにおいても，エッ
チング阻止膜２４，２４’があるために，第１の絶縁膜
２３，２３’はいずれもエッチングされない。
【００３２】ここで，図３は，本発明の第１の実施の形
態にかかるアライメントマーク２の各樋状パターン１１
〜１５を製造するための，各パターン１１ｘ〜１５ｘを
示し，（ａ）は各パターン１１ｘ〜１５ｘの平面図，
（ｂ）は（ａ）におけるＹ−Ｙ断面矢視図である。な
お，図３（ｂ）のように断面で表した場合は，樋状パタ
ーン１１を形成するための各パターン１１ｘ〜１５ｘ
は，いずれも一対ずつ現れる。図示の例では，各パター
ン１１ｘ〜１５ｘは，半導体基板３の表面において絶縁
膜２６’上に設けたレジスト２７’に所定の間隔で凹部
３１〜３５を全部で５本配置し，凹部３１〜３５の中央
にエッチング除去されていない島部３６〜４０を形成し
た構成になっている。そして，各凹部３１〜３５の内側
壁と各島部３６〜４０の外側壁との間に，長方形状の各
パターン１１ｘ〜１５ｘが環状にそれぞれ形成されてい
る。このように構成することにより，凹部３１〜３５の
幅Ａ2自体の幅は約４μｍ程度と比較的広いが，各パタ
ーン１１ｘ〜１５ｘの幅Ａ11は，先に説明したストレー
ジ・ノード１を形成するための要素領域２６ｘの内径Ａ
1と同程度の約０．４μｍになっている。なお，島部３
６〜４０の幅は約３．２μｍ程度である。各パターン１
１ｘ〜１５ｘの長さＢ11は，各樋状パターン１１を長く
して走査を容易にさせるために約１０μｍ以上程度に設
定されており，深さＣ11は，絶縁膜の厚さに等しく，約
０．１〜５μｍに設定されている。そして，このような
狭い幅を有するパターン１１ｘ，１１ｘを利用して第２
の絶縁膜２６’をエッチング除去したことにより，スリ
ット領域２６ｘ’，２６ｘ’の幅も，先に説明したスト
レージ・ノード１の要素領域２６ｘの内径Ａ1と同程度
の約０．４μｍにすることができる。
態にかかるアライメントマーク２の各樋状パターン１１
〜１５を製造するための，各パターン１１ｘ〜１５ｘを
示し，（ａ）は各パターン１１ｘ〜１５ｘの平面図，
（ｂ）は（ａ）におけるＹ−Ｙ断面矢視図である。な
お，図３（ｂ）のように断面で表した場合は，樋状パタ
ーン１１を形成するための各パターン１１ｘ〜１５ｘ
は，いずれも一対ずつ現れる。図示の例では，各パター
ン１１ｘ〜１５ｘは，半導体基板３の表面において絶縁
膜２６’上に設けたレジスト２７’に所定の間隔で凹部
３１〜３５を全部で５本配置し，凹部３１〜３５の中央
にエッチング除去されていない島部３６〜４０を形成し
た構成になっている。そして，各凹部３１〜３５の内側
壁と各島部３６〜４０の外側壁との間に，長方形状の各
パターン１１ｘ〜１５ｘが環状にそれぞれ形成されてい
る。このように構成することにより，凹部３１〜３５の
幅Ａ2自体の幅は約４μｍ程度と比較的広いが，各パタ
ーン１１ｘ〜１５ｘの幅Ａ11は，先に説明したストレー
ジ・ノード１を形成するための要素領域２６ｘの内径Ａ
1と同程度の約０．４μｍになっている。なお，島部３
６〜４０の幅は約３．２μｍ程度である。各パターン１
１ｘ〜１５ｘの長さＢ11は，各樋状パターン１１を長く
して走査を容易にさせるために約１０μｍ以上程度に設
定されており，深さＣ11は，絶縁膜の厚さに等しく，約
０．１〜５μｍに設定されている。そして，このような
狭い幅を有するパターン１１ｘ，１１ｘを利用して第２
の絶縁膜２６’をエッチング除去したことにより，スリ
ット領域２６ｘ’，２６ｘ’の幅も，先に説明したスト
レージ・ノード１の要素領域２６ｘの内径Ａ1と同程度
の約０．４μｍにすることができる。
【００３３】次に，ポリシリコンを半導体基板３の全面
に成膜する。即ち，ストレージ・ノード１を製造する箇
所においては，図１（ｃ）に示すように，ストレージ・
ノード材料としてのポリシリコン２８が成膜される。ま
た同時に，アライメントマーク２を製造する箇所におい
ても，図１（ｃ’）に示すように，ポリシリコン２８’
の成膜が行われる。
に成膜する。即ち，ストレージ・ノード１を製造する箇
所においては，図１（ｃ）に示すように，ストレージ・
ノード材料としてのポリシリコン２８が成膜される。ま
た同時に，アライメントマーク２を製造する箇所におい
ても，図１（ｃ’）に示すように，ポリシリコン２８’
の成膜が行われる。
【００３４】次に，第３の絶縁膜を半導体基板３の全面
に成膜する。即ち，ストレージ・ノード１を製造する箇
所においては，図１（ｄ）に示すように，酸化ケイ素等
の第３の絶縁膜２９がポリシリコン２８の上に成膜され
る。この場合，ストレージ・ノード１を製造する箇所に
おいては，要素領域２６ｘの幅Ａ1が高々０．４μｍ程
度と非常に狭いため，第３の絶縁膜２９の表面はほぼ水
平面となり，要素領域２６ｘにおける第３の絶縁膜２９
の厚さＴ2と，その他の領域でのポリシリコン２８上の
絶縁膜２９の厚さＴ1は，Ｔ1＜Ｔ2となる。
に成膜する。即ち，ストレージ・ノード１を製造する箇
所においては，図１（ｄ）に示すように，酸化ケイ素等
の第３の絶縁膜２９がポリシリコン２８の上に成膜され
る。この場合，ストレージ・ノード１を製造する箇所に
おいては，要素領域２６ｘの幅Ａ1が高々０．４μｍ程
度と非常に狭いため，第３の絶縁膜２９の表面はほぼ水
平面となり，要素領域２６ｘにおける第３の絶縁膜２９
の厚さＴ2と，その他の領域でのポリシリコン２８上の
絶縁膜２９の厚さＴ1は，Ｔ1＜Ｔ2となる。
【００３５】また同時に，アライメントマーク２を製造
する箇所においても，図１（ｄ’）に示すように，第３
の絶縁膜２９’がポリシリコン２８’の上に成膜され
る。この場合，先に図３で説明したように，パターン１
１ｘ，１１ｘの幅が狭く，スリット領域２６ｘ’の幅Ａ
11も先に説明した要素領域２６ｘの内径Ａ1と同程度の
約０．４μｍになっているため，アライメントマーク２
を製造する箇所においても，第３の絶縁膜２９’の表面
はほぼ水平面となる。このため，スリット領域２６ｘ’
の中央付近での第３の絶縁膜２９’の厚さＴ2’と，そ
の他の領域でのポリシリコン２８’上の第３の絶縁膜２
９’の厚さＴ1’も，同様にＴ1’＜Ｔ2’となる。
する箇所においても，図１（ｄ’）に示すように，第３
の絶縁膜２９’がポリシリコン２８’の上に成膜され
る。この場合，先に図３で説明したように，パターン１
１ｘ，１１ｘの幅が狭く，スリット領域２６ｘ’の幅Ａ
11も先に説明した要素領域２６ｘの内径Ａ1と同程度の
約０．４μｍになっているため，アライメントマーク２
を製造する箇所においても，第３の絶縁膜２９’の表面
はほぼ水平面となる。このため，スリット領域２６ｘ’
の中央付近での第３の絶縁膜２９’の厚さＴ2’と，そ
の他の領域でのポリシリコン２８’上の第３の絶縁膜２
９’の厚さＴ1’も，同様にＴ1’＜Ｔ2’となる。
【００３６】次に，第３の絶縁膜のエッチバックを行
う。即ち，ストレージ・ノード１を製造する箇所におい
ては，第３の絶縁膜２９をエッチバックし，図１（ｅ）
に示すように，ポリシリコン２８の表面を露出させる。
この場合，ストレージ・ノード１を製造する箇所におい
ては，要素領域２６ｘにおける第３の絶縁膜２９の厚さ
Ｔ2と，その他の領域でのポリシリコン２８上の絶縁膜
２９の厚さＴ1がＴ1＜Ｔ2となっているため，ポリシリ
コン２８に形成された，前述の要素領域２６ｘに対応す
る凹部２８ｘには，第３の絶縁膜２９が残ることとな
る。
う。即ち，ストレージ・ノード１を製造する箇所におい
ては，第３の絶縁膜２９をエッチバックし，図１（ｅ）
に示すように，ポリシリコン２８の表面を露出させる。
この場合，ストレージ・ノード１を製造する箇所におい
ては，要素領域２６ｘにおける第３の絶縁膜２９の厚さ
Ｔ2と，その他の領域でのポリシリコン２８上の絶縁膜
２９の厚さＴ1がＴ1＜Ｔ2となっているため，ポリシリ
コン２８に形成された，前述の要素領域２６ｘに対応す
る凹部２８ｘには，第３の絶縁膜２９が残ることとな
る。
【００３７】また同時に，アライメントマーク２を製造
する箇所においても，第３の絶縁膜２９’の全面エッチ
バックが行われる。この場合，アライメントマーク２を
製造する箇所においても，スリット領域２６ｘ’の中央
付近での第３の絶縁膜２９’の厚さＴ2’と，その他の
領域でのポリシリコン２８’上の絶縁膜２９’の厚さＴ
1’がＴ1’＜Ｔ2’となっているため，ポリシリコン２
８’に形成された，前述のスリット領域２６ｘ’に対応
する凹部２８ｘ’には，同様に第３の絶縁膜２９’が残
ることとなる。
する箇所においても，第３の絶縁膜２９’の全面エッチ
バックが行われる。この場合，アライメントマーク２を
製造する箇所においても，スリット領域２６ｘ’の中央
付近での第３の絶縁膜２９’の厚さＴ2’と，その他の
領域でのポリシリコン２８’上の絶縁膜２９’の厚さＴ
1’がＴ1’＜Ｔ2’となっているため，ポリシリコン２
８’に形成された，前述のスリット領域２６ｘ’に対応
する凹部２８ｘ’には，同様に第３の絶縁膜２９’が残
ることとなる。
【００３８】次に，ポリシリコンのエッチバックを行
う。即ち，ストレージ・ノード１を製造する箇所におい
ては，図２（ｆ）に示すように，ポリシリコン２８をエ
ッチバックしても，第３の絶縁膜２９が残っているた
め，前述の凹部２８ｘ及び接続孔２５内を含む部分は，
除去されず残ることになる。また同時に，アライメント
マーク２を製造する箇所においても，ポリシリコン２
８’がエッチバックされるが，この場合も同様に，凹部
２８ｘ’に第３の絶縁膜２９’が残っているので，図２
（ｆ’）に示すように，前述の凹部２８ｘ’を含む部分
が，除去されずに残る。
う。即ち，ストレージ・ノード１を製造する箇所におい
ては，図２（ｆ）に示すように，ポリシリコン２８をエ
ッチバックしても，第３の絶縁膜２９が残っているた
め，前述の凹部２８ｘ及び接続孔２５内を含む部分は，
除去されず残ることになる。また同時に，アライメント
マーク２を製造する箇所においても，ポリシリコン２
８’がエッチバックされるが，この場合も同様に，凹部
２８ｘ’に第３の絶縁膜２９’が残っているので，図２
（ｆ’）に示すように，前述の凹部２８ｘ’を含む部分
が，除去されずに残る。
【００３９】次に，第３の絶縁膜と第２の絶縁膜を弗酸
等で除去する。即ち，ストレージ・ノード１を製造する
箇所においては，図２（ｇ）に示すように，凹部２８ｘ
に残った第３の絶縁膜２９と，第２の絶縁膜２６を除去
することにより，ポリシリコンからなる円筒形状のスト
レージ・ノード１を形成することができる。このように
形成されたストレージ・ノード１の外径は，要素領域２
６ｘの内径Ａ1と同程度であり約０．４μｍとなる。
等で除去する。即ち，ストレージ・ノード１を製造する
箇所においては，図２（ｇ）に示すように，凹部２８ｘ
に残った第３の絶縁膜２９と，第２の絶縁膜２６を除去
することにより，ポリシリコンからなる円筒形状のスト
レージ・ノード１を形成することができる。このように
形成されたストレージ・ノード１の外径は，要素領域２
６ｘの内径Ａ1と同程度であり約０．４μｍとなる。
【００４０】また同時に，図２（ｇ’）に示すように，
アライメントマーク２を製造する箇所においても，第３
の絶縁膜２９’と，第２の絶縁膜２６’を除去すること
により，ストレージ・ノード１の外径とほぼ等しく約
０．４μｍ程度の幅Ａ11を備えた樋状パターン１１（図
２（ｇ’）では断面を示しているため，一対の樋状パタ
ーン１１，１１として現れる）が形成されることとな
る。なお，こうして形成された樋状パターン１１の長さ
Ｂ11は約１０μｍ以上である。また，樋状パターン１１
以外の樋状パターン１２〜１５も，樋状パターン１１と
同時進行で形成され，樋状パターン１１と同様の大きさ
及び形状を有する。
アライメントマーク２を製造する箇所においても，第３
の絶縁膜２９’と，第２の絶縁膜２６’を除去すること
により，ストレージ・ノード１の外径とほぼ等しく約
０．４μｍ程度の幅Ａ11を備えた樋状パターン１１（図
２（ｇ’）では断面を示しているため，一対の樋状パタ
ーン１１，１１として現れる）が形成されることとな
る。なお，こうして形成された樋状パターン１１の長さ
Ｂ11は約１０μｍ以上である。また，樋状パターン１１
以外の樋状パターン１２〜１５も，樋状パターン１１と
同時進行で形成され，樋状パターン１１と同様の大きさ
及び形状を有する。
【００４１】このように，半導体素子の回路要素の一つ
であるストレージ・ノード１を製造する工程と同じ工程
によって樋状パターン１１〜１５を形成し，アライメン
トマーク２を同時に製造することができる。このため，
アライメントマーク２を製造するために別途の工程を行
う必要が無く，アライメントマークを別途の工程で製造
する方法に比べ，全体的な工程数を少なくすることがで
き，製造時間の短縮化，コストの低減がはかれる。こう
して製造されたアライメントマーク２の幅は，図２
（ｇ’）で説明したように，ストレージ・ノード１の外
径と同じ程度の幅を有しており，明確なアライメントマ
ーク２を製造することができる。また，こうして製造さ
れたアライメントマーク２の各樋状パターン１１〜１５
と半導体基板３（エッチング阻止膜２４）との接触面の
幅も約０．４μｍ程度となるので，その後の基板洗浄工
程等でも各樋状パターン１１〜１５が，倒壊したり，剥
離するといった問題を生じない。このため，半導体基板
３の表面から剥離したアライメントマーク３の破片がＬ
ＳＩの回路領域へ飛散する心配が無く，回路の短絡とい
った欠陥も生じない。従って，高品質のＬＳＩが得られ
るようになる。
であるストレージ・ノード１を製造する工程と同じ工程
によって樋状パターン１１〜１５を形成し，アライメン
トマーク２を同時に製造することができる。このため，
アライメントマーク２を製造するために別途の工程を行
う必要が無く，アライメントマークを別途の工程で製造
する方法に比べ，全体的な工程数を少なくすることがで
き，製造時間の短縮化，コストの低減がはかれる。こう
して製造されたアライメントマーク２の幅は，図２
（ｇ’）で説明したように，ストレージ・ノード１の外
径と同じ程度の幅を有しており，明確なアライメントマ
ーク２を製造することができる。また，こうして製造さ
れたアライメントマーク２の各樋状パターン１１〜１５
と半導体基板３（エッチング阻止膜２４）との接触面の
幅も約０．４μｍ程度となるので，その後の基板洗浄工
程等でも各樋状パターン１１〜１５が，倒壊したり，剥
離するといった問題を生じない。このため，半導体基板
３の表面から剥離したアライメントマーク３の破片がＬ
ＳＩの回路領域へ飛散する心配が無く，回路の短絡とい
った欠陥も生じない。従って，高品質のＬＳＩが得られ
るようになる。
【００４２】次に，図４，５において，左側に示した図
４（ａ）〜（ｅ）及び図５（ｆ）（ｇ）は，先と同様，
回路要素の一例である円筒形状のストレージ・ノード５
の製造工程を示し，右側に示した図４（ａ’）〜
（ｅ’）及び図５（ｆ’）（ｇ’）は，ストレージ・ノ
ード５と同時進行で製造されていく本発明の第２の実施
の形態にかかるアライメントマーク６の樋状パターン４
１についての各過程を示している。なお，第１の実施の
形態と同様に，第２の実施の形態においても，樋状パタ
ーン４１は環状の長方形状に形成されている（なお，図
４（ａ’）〜（ｅ’）及び図５（ｆ’）（ｇ’）でも，
樋状パターン４１の製造過程を断面で示しているため，
各図において，樋状パターン４１，パターン４１ｘなど
は，いずれも一対ずつ現れている）。そして，この樋状
パターン４１と，樋状パターン４１と同様の構成を有す
る他の樋状パターン４２〜４５（樋状パターン４２〜４
５については，図５（ｆ’）に番号のみを示した）の，
全部で５つの樋状パターン４１〜４５によってアライメ
ントマーク６が構成されている。なお，各樋状パターン
４１〜４５の構成はいずれも同様であるので，図４，５
では，代表して一対の樋状パターン４１の製造過程につ
いて説明する。
４（ａ）〜（ｅ）及び図５（ｆ）（ｇ）は，先と同様，
回路要素の一例である円筒形状のストレージ・ノード５
の製造工程を示し，右側に示した図４（ａ’）〜
（ｅ’）及び図５（ｆ’）（ｇ’）は，ストレージ・ノ
ード５と同時進行で製造されていく本発明の第２の実施
の形態にかかるアライメントマーク６の樋状パターン４
１についての各過程を示している。なお，第１の実施の
形態と同様に，第２の実施の形態においても，樋状パタ
ーン４１は環状の長方形状に形成されている（なお，図
４（ａ’）〜（ｅ’）及び図５（ｆ’）（ｇ’）でも，
樋状パターン４１の製造過程を断面で示しているため，
各図において，樋状パターン４１，パターン４１ｘなど
は，いずれも一対ずつ現れている）。そして，この樋状
パターン４１と，樋状パターン４１と同様の構成を有す
る他の樋状パターン４２〜４５（樋状パターン４２〜４
５については，図５（ｆ’）に番号のみを示した）の，
全部で５つの樋状パターン４１〜４５によってアライメ
ントマーク６が構成されている。なお，各樋状パターン
４１〜４５の構成はいずれも同様であるので，図４，５
では，代表して一対の樋状パターン４１の製造過程につ
いて説明する。
【００４３】図４（ａ）に示すように，半導体基板（シ
リコンウェハ）７の表面のストレージ・ノード５を製造
する箇所においては，図４（ａ）に示すように，予め，
素子分離領域５１で区画された能動素子領域５２に，酸
化ケイ素からなる第１の絶縁膜５３と，例えば窒化ケイ
素からなるエッチング阻止膜５４が設けられており，更
に，エッチング阻止膜５４の上には，能動素子領域５２
との接続に用いる接続孔５５のパターン５６を形成した
レジスト５７が設けられている。そして先ず，このレジ
スト５７をエッチングマスクとしてエッチング阻止膜５
４と第１の絶縁膜５３を図中垂直方向に異方性エッチン
グし，接続孔５５を形成する。
リコンウェハ）７の表面のストレージ・ノード５を製造
する箇所においては，図４（ａ）に示すように，予め，
素子分離領域５１で区画された能動素子領域５２に，酸
化ケイ素からなる第１の絶縁膜５３と，例えば窒化ケイ
素からなるエッチング阻止膜５４が設けられており，更
に，エッチング阻止膜５４の上には，能動素子領域５２
との接続に用いる接続孔５５のパターン５６を形成した
レジスト５７が設けられている。そして先ず，このレジ
スト５７をエッチングマスクとしてエッチング阻止膜５
４と第１の絶縁膜５３を図中垂直方向に異方性エッチン
グし，接続孔５５を形成する。
【００４４】一方，半導体基板７の表面のアライメント
マーク６を製造する箇所においても，図４（ａ’）に示
すように，予め，第１の絶縁膜５３’とエッチング阻止
膜５４’が設けられており，更に，エッチング阻止膜５
４’の上には，半導体基板７の表面との接続に用いる接
続孔５５’のパターン５６’を形成したレジスト５７’
が設けられている。これら第１の絶縁膜５３’，エッチ
ング阻止膜５４’及びレジスト５７’は，図４（ａ）に
示した第１の絶縁膜５３，エッチング阻止膜５４及びレ
ジスト５７と，それぞれ同じ材料で構成されており，両
者はそれぞれ同一の工程で形成されたものである（な
お，アライメントマーク６を製造する箇所においては，
樋状パターン４１，４１を形成するためのパターン５
６’は２箇所に現れている）。そして先ず，図４（ａ）
で説明した工程を同時に行うことにより，レジスト５
７’をエッチングマスクとしてエッチング阻止膜５４’
と第１の絶縁膜５３’を図中垂直方向に異方性エッチン
グし，接続孔５５’，５５’を形成する。
マーク６を製造する箇所においても，図４（ａ’）に示
すように，予め，第１の絶縁膜５３’とエッチング阻止
膜５４’が設けられており，更に，エッチング阻止膜５
４’の上には，半導体基板７の表面との接続に用いる接
続孔５５’のパターン５６’を形成したレジスト５７’
が設けられている。これら第１の絶縁膜５３’，エッチ
ング阻止膜５４’及びレジスト５７’は，図４（ａ）に
示した第１の絶縁膜５３，エッチング阻止膜５４及びレ
ジスト５７と，それぞれ同じ材料で構成されており，両
者はそれぞれ同一の工程で形成されたものである（な
お，アライメントマーク６を製造する箇所においては，
樋状パターン４１，４１を形成するためのパターン５
６’は２箇所に現れている）。そして先ず，図４（ａ）
で説明した工程を同時に行うことにより，レジスト５
７’をエッチングマスクとしてエッチング阻止膜５４’
と第１の絶縁膜５３’を図中垂直方向に異方性エッチン
グし，接続孔５５’，５５’を形成する。
【００４５】次に，接続孔の内部にプラグを形成する。
即ち，ストレージ・ノード５を製造する箇所において
は，レジスト５７を除去した後，導電性の膜として例え
ばポリシリコンを成膜し，全面をエッチバックすること
によって，図４（ｂ）に示すように，接続孔５５の内部
にポリシリコンのプラグ５８を形成する。
即ち，ストレージ・ノード５を製造する箇所において
は，レジスト５７を除去した後，導電性の膜として例え
ばポリシリコンを成膜し，全面をエッチバックすること
によって，図４（ｂ）に示すように，接続孔５５の内部
にポリシリコンのプラグ５８を形成する。
【００４６】また同時に，アライメントマーク６を製造
する箇所においても，レジスト５７’が除去された後，
ポリシリコンが成膜され，その後のエッチバックによっ
て，図４（ｂ’）に示すように，接続孔５５’，５５’
の内部に支持部としてのポリシリコンのプラグ５８’，
５８’がそれぞれ形成される。
する箇所においても，レジスト５７’が除去された後，
ポリシリコンが成膜され，その後のエッチバックによっ
て，図４（ｂ’）に示すように，接続孔５５’，５５’
の内部に支持部としてのポリシリコンのプラグ５８’，
５８’がそれぞれ形成される。
【００４７】次に，第２の絶縁膜の成膜及びそのエッチ
ングを行う。即ち，ストレージ・ノード５を製造する箇
所においては，図４（ｃ）に示すように，エッチング阻
止膜５４の上に酸化ケイ素等の第２の絶縁膜６０を成膜
し，更にその上に設けたレジスト６１にストレージ・ノ
ード５のパターン５ｘを転写，現像する。この場合，回
路要素が例えば２５６メガビットＤＲＡＭにおける円筒
形状のストレージ・ノード５であれば，このパターン５
ｘの形状は内径Ａ5が約０．４μｍ程度の円筒形状に形
成される。更に，これをエッチングマスクとして第２の
絶縁膜６０を垂直方向に異方性エッチングする。そし
て，図４（ｃ）中破線で示す要素領域６０ｘから第２の
絶縁膜６０を除去する。なお，第１の絶縁膜５３はエッ
チング阻止膜５４で覆われているので，エッチングされ
ない。
ングを行う。即ち，ストレージ・ノード５を製造する箇
所においては，図４（ｃ）に示すように，エッチング阻
止膜５４の上に酸化ケイ素等の第２の絶縁膜６０を成膜
し，更にその上に設けたレジスト６１にストレージ・ノ
ード５のパターン５ｘを転写，現像する。この場合，回
路要素が例えば２５６メガビットＤＲＡＭにおける円筒
形状のストレージ・ノード５であれば，このパターン５
ｘの形状は内径Ａ5が約０．４μｍ程度の円筒形状に形
成される。更に，これをエッチングマスクとして第２の
絶縁膜６０を垂直方向に異方性エッチングする。そし
て，図４（ｃ）中破線で示す要素領域６０ｘから第２の
絶縁膜６０を除去する。なお，第１の絶縁膜５３はエッ
チング阻止膜５４で覆われているので，エッチングされ
ない。
【００４８】また同時に，アライメントマーク６を製造
する箇所においても，図４（ｃ’）に示すように，エッ
チング阻止膜５４’の上に第２の絶縁膜６０’が成膜さ
れ，更にその上にレジスト６１’が設けられる。このレ
ジスト６１’に樋状パターン４１，４１を形成するため
のパターン４１ｘ，４１ｘを転写，現像する。このパタ
ーン１１ｘ，１１ｘの幅は，先に説明したパターン５ｘ
の内径Ａ5と同程度の約０．４μｍとする。その後，第
２の絶縁膜６０が垂直方向に異方性エッチングされて，
図４（ｃ’）中破線で示す要素領域６０ｘ’から第２の
絶縁膜６０’が除去される。
する箇所においても，図４（ｃ’）に示すように，エッ
チング阻止膜５４’の上に第２の絶縁膜６０’が成膜さ
れ，更にその上にレジスト６１’が設けられる。このレ
ジスト６１’に樋状パターン４１，４１を形成するため
のパターン４１ｘ，４１ｘを転写，現像する。このパタ
ーン１１ｘ，１１ｘの幅は，先に説明したパターン５ｘ
の内径Ａ5と同程度の約０．４μｍとする。その後，第
２の絶縁膜６０が垂直方向に異方性エッチングされて，
図４（ｃ’）中破線で示す要素領域６０ｘ’から第２の
絶縁膜６０’が除去される。
【００４９】次に，レジスト６１を除去した後，ストレ
ージ・ノード材料である，例えばポリシリコンを半導体
基板７の全面に成膜する。即ち，ストレージ・ノード５
を製造する箇所においては，図４（ｄ）に示すように，
ストレージ・ノード材料としてのポリシリコン６２が成
膜される。また同時に，アライメントマーク６を製造す
る箇所においても，図４（ｄ’）に示すように，ポリシ
リコン６２’の成膜が行われる。
ージ・ノード材料である，例えばポリシリコンを半導体
基板７の全面に成膜する。即ち，ストレージ・ノード５
を製造する箇所においては，図４（ｄ）に示すように，
ストレージ・ノード材料としてのポリシリコン６２が成
膜される。また同時に，アライメントマーク６を製造す
る箇所においても，図４（ｄ’）に示すように，ポリシ
リコン６２’の成膜が行われる。
【００５０】次に，ストレージ・ノード５を製造する箇
所においては，先に図１（ｄ）（ｅ）で説明した工程と
同様の工程が行われ，図４（ｅ）に示すように，ポリシ
リコン６２の表面が露出する。そして，ポリシリコン６
２に形成された凹部６２ｘに第３の絶縁膜６３が残った
状態となる。また同時に，アライメントマーク６を製造
する箇所においても，先に図１（ｄ’）（ｅ’）で説明
した工程と同様の工程が行われ，図４（ｅ’）に示すよ
うに，ポリシリコン６２’の表面が露出する。そして，
ポリシリコン６２’に形成された凹部６２ｘ’，６２
ｘ’に第３の絶縁膜６３’，６３’がそれぞれ残った状
態となる。
所においては，先に図１（ｄ）（ｅ）で説明した工程と
同様の工程が行われ，図４（ｅ）に示すように，ポリシ
リコン６２の表面が露出する。そして，ポリシリコン６
２に形成された凹部６２ｘに第３の絶縁膜６３が残った
状態となる。また同時に，アライメントマーク６を製造
する箇所においても，先に図１（ｄ’）（ｅ’）で説明
した工程と同様の工程が行われ，図４（ｅ’）に示すよ
うに，ポリシリコン６２’の表面が露出する。そして，
ポリシリコン６２’に形成された凹部６２ｘ’，６２
ｘ’に第３の絶縁膜６３’，６３’がそれぞれ残った状
態となる。
【００５１】次に，ポリシリコンのエッチバックを行
う。これにより，ストレージ・ノード５を製造する箇所
においては，図５（ｆ）に示すように，ポリシリコン６
２の内，凹部６２ｘ及び接続孔５５内を含む部分が除去
されずに残り，アライメントマーク６を製造する箇所に
おいても，図５（ｆ’）に示すように，ポリシリコン６
２’の内，前述の凹部６２ｘ’，６２ｘ’及び接続孔５
５’，５５’内を含む部分が除去されずにそれぞれ残る
こととなる。
う。これにより，ストレージ・ノード５を製造する箇所
においては，図５（ｆ）に示すように，ポリシリコン６
２の内，凹部６２ｘ及び接続孔５５内を含む部分が除去
されずに残り，アライメントマーク６を製造する箇所に
おいても，図５（ｆ’）に示すように，ポリシリコン６
２’の内，前述の凹部６２ｘ’，６２ｘ’及び接続孔５
５’，５５’内を含む部分が除去されずにそれぞれ残る
こととなる。
【００５２】次に，第３の絶縁膜と第２の絶縁膜を弗酸
等で除去する。これにより，ストレージ・ノード５を製
造する箇所においては，図５（ｇ）に示すように，ポリ
シリコンからなる円筒形状のストレージ・ノード５を形
成することができる。このように形成されたストレージ
・ノード５の外径は，パターン５ｘの内径Ａ5と同程度
であり約０．４μｍとなる。
等で除去する。これにより，ストレージ・ノード５を製
造する箇所においては，図５（ｇ）に示すように，ポリ
シリコンからなる円筒形状のストレージ・ノード５を形
成することができる。このように形成されたストレージ
・ノード５の外径は，パターン５ｘの内径Ａ5と同程度
であり約０．４μｍとなる。
【００５３】また同時に，図５（ｆ’）に示すように，
アライメントマーク６を製造する箇所においては，スト
レージ・ノード５の外径とほぼ等しく約０．４μｍ程度
の幅Ａ41を備えた一対の樋状パターン４１，４１が形成
されることとなる。なお，第１の実施の形態と同様に，
こうして形成された樋状パターン４１の長さＢ41は約１
０μｍ以上である。また，樋状パターン４１以外の他の
樋状パターン４２〜４５（樋状パターン４２〜４５につ
いては，図５（ｆ’）に番号のみを示した）も，樋状パ
ターン４１と同時進行で形成され，樋状パターン４１と
同様の大きさ及び形状を有する。
アライメントマーク６を製造する箇所においては，スト
レージ・ノード５の外径とほぼ等しく約０．４μｍ程度
の幅Ａ41を備えた一対の樋状パターン４１，４１が形成
されることとなる。なお，第１の実施の形態と同様に，
こうして形成された樋状パターン４１の長さＢ41は約１
０μｍ以上である。また，樋状パターン４１以外の他の
樋状パターン４２〜４５（樋状パターン４２〜４５につ
いては，図５（ｆ’）に番号のみを示した）も，樋状パ
ターン４１と同時進行で形成され，樋状パターン４１と
同様の大きさ及び形状を有する。
【００５４】この第２の実施の形態のアライメントマー
ク６は，先に説明した第１の実施の形態のアライメント
マーク２と同様の効果を奏することができることに加
え，更に次のような特徴がある。即ち，この第２の実施
の形態のアライメントマーク６は，各樋状パターン４１
〜４５と半導体基板７（エッチング阻止膜５４）との接
触面の幅が約０．４μｍ程度となることに加えて，絶縁
膜５３中に設けた支持部としてのプラグ５８’によって
各樋状パターン４１〜４５を更に強固に固定することが
可能となる。従って，この後の工程である基板洗浄等で
のアライメントマーク６の倒壊，剥離といった不具合を
より確実に防止することができる。また，これにより半
導体基板７の表面から剥離したアライメントマーク６の
破片がＬＳＩの回路領域へ飛散する心配がより少なくな
り，回路の短絡といった欠陥も生じない。従って，更に
高品質のＬＳＩが得られるようになる。
ク６は，先に説明した第１の実施の形態のアライメント
マーク２と同様の効果を奏することができることに加
え，更に次のような特徴がある。即ち，この第２の実施
の形態のアライメントマーク６は，各樋状パターン４１
〜４５と半導体基板７（エッチング阻止膜５４）との接
触面の幅が約０．４μｍ程度となることに加えて，絶縁
膜５３中に設けた支持部としてのプラグ５８’によって
各樋状パターン４１〜４５を更に強固に固定することが
可能となる。従って，この後の工程である基板洗浄等で
のアライメントマーク６の倒壊，剥離といった不具合を
より確実に防止することができる。また，これにより半
導体基板７の表面から剥離したアライメントマーク６の
破片がＬＳＩの回路領域へ飛散する心配がより少なくな
り，回路の短絡といった欠陥も生じない。従って，更に
高品質のＬＳＩが得られるようになる。
【００５５】以上，本発明の好ましい実施の形態を説明
したが，本発明は以上の形態に限らず，適宜変更するこ
とができる。例えば，第１及び第２の実施の形態では，
リソグラフィー工程の露光過程におけるマスクと半導体
基板のアライメントマークに適用した例を説明したが，
アライメントマークの形状や大きさを変形させれば，露
光，現像によって得られるレジストによる集積回路パタ
ーンと，下地基板上に構成されている集積回路パターン
との相対位置誤差量（合わせずれ量）の計測用マークに
も適用可能である。また，第１及び第２の実施の形態で
は，一重の円筒形状（シリンダ型）のストレージ・ノー
ドを製造する工程に基づいて説明したが，複数の円筒を
組み合わせたストレージ・ノードを製造する場合にも適
用可能である。更に，半導体素子の回路要素の一つであ
るストレージ・ノードを製造する工程に基づいて説明し
たが，本発明のアライメントマークはストレージ・ノー
ド以外の半導体素子の他の回路要素についても適用でき
る。また，アライメントマークを構成する各樋状パター
ンは，環状とせずに細いスリットを２本設けても良く，
スリットは１本または３本以上でも良い。
したが，本発明は以上の形態に限らず，適宜変更するこ
とができる。例えば，第１及び第２の実施の形態では，
リソグラフィー工程の露光過程におけるマスクと半導体
基板のアライメントマークに適用した例を説明したが，
アライメントマークの形状や大きさを変形させれば，露
光，現像によって得られるレジストによる集積回路パタ
ーンと，下地基板上に構成されている集積回路パターン
との相対位置誤差量（合わせずれ量）の計測用マークに
も適用可能である。また，第１及び第２の実施の形態で
は，一重の円筒形状（シリンダ型）のストレージ・ノー
ドを製造する工程に基づいて説明したが，複数の円筒を
組み合わせたストレージ・ノードを製造する場合にも適
用可能である。更に，半導体素子の回路要素の一つであ
るストレージ・ノードを製造する工程に基づいて説明し
たが，本発明のアライメントマークはストレージ・ノー
ド以外の半導体素子の他の回路要素についても適用でき
る。また，アライメントマークを構成する各樋状パター
ンは，環状とせずに細いスリットを２本設けても良く，
スリットは１本または３本以上でも良い。
【００５６】
【発明の効果】本発明によれば，半導体素子の回路要素
を製造する工程と同じ工程によってアライメントマーク
を同時に製造できるので，アライメントマークを製造す
るために別途の工程を行う必要が無く，アライメントマ
ークを別途の工程で製造する方法に比べ，全体的な工程
数を少なくすることができる。このため，製造時間の短
縮化，コストの低減がはかれる。本発明のアライメント
マークは，回路要素と同じ程度の幅を有しており，明確
なアライメントマークを製造することができる。また，
こうして製造されたアライメントマークの各樋状パター
ンは，その後の基板洗浄工程等でも倒壊したり，剥離す
るといった問題を生じない。このため，半導体基板の表
面から剥離したアライメントマークの破片がＬＳＩの回
路領域へ飛散する心配が無く，回路の短絡といった欠陥
も生じない。従って，高品質のＬＳＩが得られるように
なる。また，半導体基板表面の絶縁膜内に例えばプラグ
のごとき支持部を埋め込むことにより，半導体基板の表
面に対する樋状パターンの取り付けを強固にすることが
でき，より倒壊や剥離の心配のないアライメントマーク
を提供できるようになる。
を製造する工程と同じ工程によってアライメントマーク
を同時に製造できるので，アライメントマークを製造す
るために別途の工程を行う必要が無く，アライメントマ
ークを別途の工程で製造する方法に比べ，全体的な工程
数を少なくすることができる。このため，製造時間の短
縮化，コストの低減がはかれる。本発明のアライメント
マークは，回路要素と同じ程度の幅を有しており，明確
なアライメントマークを製造することができる。また，
こうして製造されたアライメントマークの各樋状パター
ンは，その後の基板洗浄工程等でも倒壊したり，剥離す
るといった問題を生じない。このため，半導体基板の表
面から剥離したアライメントマークの破片がＬＳＩの回
路領域へ飛散する心配が無く，回路の短絡といった欠陥
も生じない。従って，高品質のＬＳＩが得られるように
なる。また，半導体基板表面の絶縁膜内に例えばプラグ
のごとき支持部を埋め込むことにより，半導体基板の表
面に対する樋状パターンの取り付けを強固にすることが
でき，より倒壊や剥離の心配のないアライメントマーク
を提供できるようになる。
【図１】本発明の第１の実施の形態のアライメントマー
クをストレージ・ノードと同じ工程で製造した各過程を
示す説明図である。
クをストレージ・ノードと同じ工程で製造した各過程を
示す説明図である。
【図２】本発明の第１の実施の形態のアライメントマー
クをストレージ・ノードと同じ工程で製造した各過程を
示す説明図である。
クをストレージ・ノードと同じ工程で製造した各過程を
示す説明図である。
【図３】本発明の第１の実施の形態で使用される各パタ
ーンを示し，（ａ）は各パターンの平面図，（ｂ）は
（ａ）におけるＹ−Ｙ断面矢視図である。
ーンを示し，（ａ）は各パターンの平面図，（ｂ）は
（ａ）におけるＹ−Ｙ断面矢視図である。
【図４】本発明の第２の実施の形態のアライメントマー
クをストレージ・ノードと同じ工程で製造した各過程を
示す説明図である。
クをストレージ・ノードと同じ工程で製造した各過程を
示す説明図である。
【図５】本発明の第２の実施の形態のアライメントマー
クをストレージ・ノードと同じ工程で製造した各過程を
示す説明図である。
クをストレージ・ノードと同じ工程で製造した各過程を
示す説明図である。
【図６】従来のアライメントマークの説明図であり，
（ａ）は平面図，（ｂ）は（ａ）におけるＹ−Ｙ断面矢
視図である。
（ａ）は平面図，（ｂ）は（ａ）におけるＹ−Ｙ断面矢
視図である。
【図７】従来のアライメントマークをストレージ・ノー
ドと同じ工程で製造した場合の不具合を示す説明図であ
る。
ドと同じ工程で製造した場合の不具合を示す説明図であ
る。
【図８】従来のアライメントマークをストレージ・ノー
ドと同じ工程で製造した場合の不具合を示す説明図であ
る。
ドと同じ工程で製造した場合の不具合を示す説明図であ
る。
１ ストレージ・ノード ２ アライメントマーク ３ 半導体基板 １１ 樋状パターン
Claims (7)
- 【請求項１】 半導体素子の製造工程として行われるリ
ソグラフィーにおいて利用される半導体基板の位置合わ
せをするためのアライメントマークであって，半導体基
板の表面に設けられた回路要素と略等しい幅を有する樋
状パターンからなることを特徴とする半導体基板のアラ
イメントマーク。 - 【請求項２】 前記回路要素が，ストレージ・ノードで
あることを特徴とする請求項１に記載の半導体基板のア
ライメントマーク。 - 【請求項３】 前記ストレージ・ノードが円筒形状であ
り，前記樋状パターンの幅が該円筒形状のストレージ・
ノードの外径と略等しいことを特徴とする請求項２に記
載の半導体基板のアライメントマーク。 - 【請求項４】 前記樋状パターンは，ストレージ・ノー
ドと同じ材料で構成されていることを特徴とする請求項
２又は３に記載の半導体基板のアライメントマーク。 - 【請求項５】 前記半導体基板の表面に対する樋状パタ
ーンの取り付けを強固にすべく，半導体基板表面の絶縁
膜内に埋め込まれた支持部を有することを特徴とする請
求項１，２，３又は４のいずれかに記載の半導体基板の
アライメントマーク。 - 【請求項６】 半導体基板の表面にレジスト膜を形成す
る工程と，回路要素材料を成膜する工程と，回路要素材
料を所望の形状にエッチングする工程とを行うことによ
り回路要素を製造するに際し，これら各工程と同時に並
行して同じ工程を行うことにより，回路要素と略等しい
幅を有する樋状パターンを半導体基板の表面に形成する
ことを特徴とする半導体基板のアライメントマークの製
造方法。 - 【請求項７】 前記回路要素が，円筒形状のストレージ
・ノードであることを特徴とする請求項６に記載の半導
体基板のアライメントマークの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21566797A JP3553327B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体基板のアライメントマーク及びその製造方法 |
| US09/108,969 US6140711A (en) | 1997-07-25 | 1998-07-02 | Alignment marks of semiconductor substrate and manufacturing method thereof |
| KR10-1998-0029905A KR100448309B1 (ko) | 1997-07-25 | 1998-07-24 | 반도체기판의정렬마크및그제조방법 |
| CN98116374A CN1131550C (zh) | 1997-07-25 | 1998-07-24 | 半导体衬底上的对准标记及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21566797A JP3553327B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体基板のアライメントマーク及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145852A true JPH1145852A (ja) | 1999-02-16 |
| JP3553327B2 JP3553327B2 (ja) | 2004-08-11 |
Family
ID=16676184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21566797A Expired - Fee Related JP3553327B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体基板のアライメントマーク及びその製造方法 |
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|---|---|
| US (1) | US6140711A (ja) |
| JP (1) | JP3553327B2 (ja) |
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| CN (1) | CN1131550C (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002064055A (ja) * | 2000-06-08 | 2002-02-28 | Toshiba Corp | アライメント方法、重ね合わせ検査方法及びフォトマスク |
| JP2002299203A (ja) * | 2001-03-29 | 2002-10-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100383420B1 (ko) * | 2000-03-27 | 2003-05-12 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| KR100632627B1 (ko) * | 2000-11-17 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100975544B1 (ko) * | 2006-12-29 | 2010-08-13 | 브로드콤 코포레이션 | 조정가능 집적회로 안테나 구조체 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7522931B2 (en) * | 1998-06-05 | 2009-04-21 | Netnumber, Inc. | Method and apparatus for accessing a network computer to establish a push-to-talk session |
| US6630746B1 (en) * | 2000-05-09 | 2003-10-07 | Motorola, Inc. | Semiconductor device and method of making the same |
| JP3970546B2 (ja) | 2001-04-13 | 2007-09-05 | 沖電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| DE10154981A1 (de) * | 2001-10-31 | 2003-05-15 | Infineon Technologies Ag | Markenanordnung, Wafer mit mindestens einer Markenanordnung und ein Verfahren zur Herstellung mindestens einer Markenanordnung |
| KR100850144B1 (ko) * | 2006-08-31 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 얼라인먼트 마크 보호 방법 |
| CN112054010A (zh) * | 2020-09-18 | 2020-12-08 | 上海华虹宏力半导体制造有限公司 | 一种半导体对准结构和制造方法及其掩膜版组 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5478782A (en) * | 1992-05-25 | 1995-12-26 | Sony Corporation | Method bonding for production of SOI transistor device |
| JP3301114B2 (ja) * | 1992-06-29 | 2002-07-15 | ソニー株式会社 | Ｓｏｉ構造形成における位置合わせ方法、及び位置合わせ確認方法 |
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| US6307273B1 (en) * | 1996-06-07 | 2001-10-23 | Vanguard International Semiconductor Corporation | High contrast, low noise alignment mark for laser trimming of redundant memory arrays |
| US5811331A (en) * | 1996-09-24 | 1998-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Formation of a stacked cylindrical capacitor module in the DRAM technology |
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| JP3519579B2 (ja) * | 1997-09-09 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
-
1997
- 1997-07-25 JP JP21566797A patent/JP3553327B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-02 US US09/108,969 patent/US6140711A/en not_active Expired - Fee Related
- 1998-07-24 CN CN98116374A patent/CN1131550C/zh not_active Expired - Fee Related
- 1998-07-24 KR KR10-1998-0029905A patent/KR100448309B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| JP3553327B2 (ja) | 2004-08-11 |
| US6140711A (en) | 2000-10-31 |
| KR19990014171A (ko) | 1999-02-25 |
| CN1211817A (zh) | 1999-03-24 |
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| CN1131550C (zh) | 2003-12-17 |
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