JPH0945094A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0945094A JPH0945094A JP19560395A JP19560395A JPH0945094A JP H0945094 A JPH0945094 A JP H0945094A JP 19560395 A JP19560395 A JP 19560395A JP 19560395 A JP19560395 A JP 19560395A JP H0945094 A JPH0945094 A JP H0945094A
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- G11C11/5635—Erasing circuits
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Abstract
(57)【要約】
【課題】多値を取る書込データをブロック単位で多値メ
モリに書き込む場合にこのブロック書込を高速化する。 【解決手段】1ブロック分の多値データをこのブロック
に含まれる複数のビット線それぞれに対応させて保持し
(ST10);多値データの内の1つを発生し(ST1
4);ステップST10で保持されている多値データと
ステップST14で発生された多値データの1つとを比
較し、発生された多値データの1つと一致する多値デー
タを保持している部分に対応したビット線(BL1、B
L8)だけを活性化し(ST16);ステップST16
で活性化されたビット線(BL1、BL8)に繋がった
多値メモリセル(M11、M81)に、ステップST1
4で発生された多値データの1つを同時に書き込む(S
T20)。
モリに書き込む場合にこのブロック書込を高速化する。 【解決手段】1ブロック分の多値データをこのブロック
に含まれる複数のビット線それぞれに対応させて保持し
(ST10);多値データの内の1つを発生し(ST1
4);ステップST10で保持されている多値データと
ステップST14で発生された多値データの1つとを比
較し、発生された多値データの1つと一致する多値デー
タを保持している部分に対応したビット線(BL1、B
L8)だけを活性化し(ST16);ステップST16
で活性化されたビット線(BL1、BL8)に繋がった
多値メモリセル(M11、M81)に、ステップST1
4で発生された多値データの1つを同時に書き込む(S
T20)。
Description
【0001】
【発明の属する技術分野】この発明は、情報の電気的な
書換/消去が可能な不揮発性半導体記憶装置(EEPR
OM)の改良に関する。とくに、1つのメモリセルトラ
ンジスタに複数種類のデータを格納する多値メモリにお
ける、ブロック単位のデータ書込の高速化技術に関す
る。
書換/消去が可能な不揮発性半導体記憶装置(EEPR
OM)の改良に関する。とくに、1つのメモリセルトラ
ンジスタに複数種類のデータを格納する多値メモリにお
ける、ブロック単位のデータ書込の高速化技術に関す
る。
【0002】
【従来の技術】不揮発性半導体記憶装置は、その記憶情
報書換え動作を大別すると、(1)ホット・エレクトロ
ンによる書き込み/トンネル電流による消去方式と、
(2)トンネル電流による書き込み/トンネル電流によ
る消去方式とに分けられる。
報書換え動作を大別すると、(1)ホット・エレクトロ
ンによる書き込み/トンネル電流による消去方式と、
(2)トンネル電流による書き込み/トンネル電流によ
る消去方式とに分けられる。
【0003】前者の方式(1)を採用する不揮発性半導
体記憶装置の代表例としては、フラッシュEEPROM
がある。フラッシュEEPROMでは、メモリセルを構
成するMOSトランジスタのコントロールゲートおよび
ドレイン電極の双方に書き込み用電圧(高電圧Vpp)
を印加してホット・エレクトロンをフローティングゲー
トに注入することにより、書き込みを行なっている。
体記憶装置の代表例としては、フラッシュEEPROM
がある。フラッシュEEPROMでは、メモリセルを構
成するMOSトランジスタのコントロールゲートおよび
ドレイン電極の双方に書き込み用電圧(高電圧Vpp)
を印加してホット・エレクトロンをフローティングゲー
トに注入することにより、書き込みを行なっている。
【0004】このようなEEPROMでは、メモリセル
用MOSトランジスタのチャネル長、フローティングゲ
ート下のトンネル電流通過絶縁膜厚(トンネル酸化膜
厚)、あるいはソース・ドレイン間の電極電圧などの変
化により、メモリセルトランジスタのしきい値が変化す
る。その結果、各メモリセルトランジスタへの情報書き
込み後のしきい値電圧Vthの分布(データ”0”)
は、図7(a)あるいは図7(b)の斜線で塗りつぶさ
れた上側分布図に示すように大きくばらついたものとな
る。
用MOSトランジスタのチャネル長、フローティングゲ
ート下のトンネル電流通過絶縁膜厚(トンネル酸化膜
厚)、あるいはソース・ドレイン間の電極電圧などの変
化により、メモリセルトランジスタのしきい値が変化す
る。その結果、各メモリセルトランジスタへの情報書き
込み後のしきい値電圧Vthの分布(データ”0”)
は、図7(a)あるいは図7(b)の斜線で塗りつぶさ
れた上側分布図に示すように大きくばらついたものとな
る。
【0005】一方、消去時は、メモリセル用MOSトラ
ンジスタのコントロールゲートを接地し、ソース電極
(あるいはドレイン電極)に消去電圧(Vpp)を印加
し、フローティングゲートに捕獲された電子をトンネル
電流の形でソース電極(あるいはドレイン電極)に引き
抜いている。この消去動作においても、消去後のメモリ
セルトランジスタのしきい値Vthの分布(データ”
1”)は、書き込み時と同様に、コントロールゲートの
電圧(ワード線電圧)、ドレイン電圧(ビット線電圧)
あるいはトンネル酸化膜の膜厚などのばらつきに依存し
て、図7(a)あるいは図7(b)の斜線で塗りつぶさ
れた下側分布図に示すように大きくばらついたものとな
る。
ンジスタのコントロールゲートを接地し、ソース電極
(あるいはドレイン電極)に消去電圧(Vpp)を印加
し、フローティングゲートに捕獲された電子をトンネル
電流の形でソース電極(あるいはドレイン電極)に引き
抜いている。この消去動作においても、消去後のメモリ
セルトランジスタのしきい値Vthの分布(データ”
1”)は、書き込み時と同様に、コントロールゲートの
電圧(ワード線電圧)、ドレイン電圧(ビット線電圧)
あるいはトンネル酸化膜の膜厚などのばらつきに依存し
て、図7(a)あるいは図7(b)の斜線で塗りつぶさ
れた下側分布図に示すように大きくばらついたものとな
る。
【0006】後者の方式(2)を採用する不揮発性半導
体記憶装置の代表例としては、NAND型EEPROM
がある。このNAND型EEPROMでは、メモリセル
を構成するMOSトランジスタのフローティングゲート
からのトンネル電流によって書き込みおよび消去が行わ
れる。
体記憶装置の代表例としては、NAND型EEPROM
がある。このNAND型EEPROMでは、メモリセル
を構成するMOSトランジスタのフローティングゲート
からのトンネル電流によって書き込みおよび消去が行わ
れる。
【0007】方式(2)のトンネル電流は、前述した方
式(1)の消去の場合と同様に、ワード線電圧(コント
ロールゲート電圧)、ビット線電圧(ドレイン電圧)あ
るいはトンネル酸化膜の膜厚のばらつきになど依存して
変動する。このため、方式(2)の場合も、書き込み時
および消去時のメモリセルトランジスタのしきい値電圧
Vthの分布は、図7(c)斜線で塗りつぶされた上下
分布図に示すように大きくばらつく。
式(1)の消去の場合と同様に、ワード線電圧(コント
ロールゲート電圧)、ビット線電圧(ドレイン電圧)あ
るいはトンネル酸化膜の膜厚のばらつきになど依存して
変動する。このため、方式(2)の場合も、書き込み時
および消去時のメモリセルトランジスタのしきい値電圧
Vthの分布は、図7(c)斜線で塗りつぶされた上下
分布図に示すように大きくばらつく。
【0008】たとえば図7(b)の例でみると、しきい
値電圧Vthのばらつきのうち高電圧側(データ”0”
書込)は、EEPROMの読取動作電圧(TTLレベル
の+5V)より上側に分布しているので、問題は少な
い。しかし、低電圧側(データ”1”消去)のしきい値
電圧VthのばらつきはEEPROMの読取動作電圧
(TTLレベルの+5V)の内側に分布するので、デー
タ読み取りに大きく影響する。
値電圧Vthのばらつきのうち高電圧側(データ”0”
書込)は、EEPROMの読取動作電圧(TTLレベル
の+5V)より上側に分布しているので、問題は少な
い。しかし、低電圧側(データ”1”消去)のしきい値
電圧VthのばらつきはEEPROMの読取動作電圧
(TTLレベルの+5V)の内側に分布するので、デー
タ読み取りに大きく影響する。
【0009】とくに、書込後のしきい値を種々な値に設
定することによって1つのメモリセルに複数種類のデー
タを格納する多値メモリでは、図7(a)〜(c)の下
側しきい値分布(しきい値Vthのばらつき)は通常の
2値メモリ(0/1バイナリメモリ)よりも遥かに狭い
ものでなければならない。さもないと、複数種類の書込
データ(複数のVth)のばらつき分布が互いにオーバ
ーラップすることになり、書き込んだ多値データが読み
出し時に区別できずエラーが発生する。
定することによって1つのメモリセルに複数種類のデー
タを格納する多値メモリでは、図7(a)〜(c)の下
側しきい値分布(しきい値Vthのばらつき)は通常の
2値メモリ(0/1バイナリメモリ)よりも遥かに狭い
ものでなければならない。さもないと、複数種類の書込
データ(複数のVth)のばらつき分布が互いにオーバ
ーラップすることになり、書き込んだ多値データが読み
出し時に区別できずエラーが発生する。
【0010】
【発明が解決しようとする課題】EEPROMを構成す
るメモリセルトランジスタのしきい値電圧が上述のよう
に大きくばらつくと、多値メモリ構成を取る場合では、
固定された所定のしきい値電圧を基準とする情報読み取
り操作を正確に行うことができなくなる。
るメモリセルトランジスタのしきい値電圧が上述のよう
に大きくばらつくと、多値メモリ構成を取る場合では、
固定された所定のしきい値電圧を基準とする情報読み取
り操作を正確に行うことができなくなる。
【0011】さらに、1つのメモリブロック中に存在す
る多数の多値メモリセルトランジスタにバラバラなデー
タ(別々のしきい値Vth)を書き込もうとする場合
に、個々のメモリセルトランジスタへ順に個別データを
書き込んでいたのでは、1ブロック中の多値メモリセル
全てにデータを書き終えるまでに比較的長い時間が掛か
り、記憶装置としての動作速度が遅くなってしまう。
る多数の多値メモリセルトランジスタにバラバラなデー
タ(別々のしきい値Vth)を書き込もうとする場合
に、個々のメモリセルトランジスタへ順に個別データを
書き込んでいたのでは、1ブロック中の多値メモリセル
全てにデータを書き終えるまでに比較的長い時間が掛か
り、記憶装置としての動作速度が遅くなってしまう。
【0012】この発明は上記事情に鑑みなされたもの
で、複数種類の書込データをブロック単位で多値メモリ
に書き込む場合にこのブロック書込を高速化できる不揮
発性半導体記憶装置を提供することを第1の目的として
いる。
で、複数種類の書込データをブロック単位で多値メモリ
に書き込む場合にこのブロック書込を高速化できる不揮
発性半導体記憶装置を提供することを第1の目的として
いる。
【0013】この発明の第2の目的は、複数種類の書込
データに対応したメモリセルトランジスタの複数種類の
しきい値のばらつきを小さく抑さえることができ、また
これら複数種類の書込データの書込をブロック単位で行
う場合にこのブロック書込を高速化できる不揮発性半導
体記憶装置を提供することである。
データに対応したメモリセルトランジスタの複数種類の
しきい値のばらつきを小さく抑さえることができ、また
これら複数種類の書込データの書込をブロック単位で行
う場合にこのブロック書込を高速化できる不揮発性半導
体記憶装置を提供することである。
【0014】この発明の第3の目的は、複数種類の書込
データをブロック単位で多値メモリに書き込む場合にこ
のブロック書込を高速化する方法を提供することであ
る。
データをブロック単位で多値メモリに書き込む場合にこ
のブロック書込を高速化する方法を提供することであ
る。
【0015】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、複数のワード線(W1〜Wm)および複
数のビット線(BL1〜BL8)を持ち、各ワード線と
各ビット線との交点位置にメモリセルが配設されるもの
であって、各ワード線(たとえばW1)に前記複数のビ
ット線(BL1〜BL8)に相当する数のメモリセルか
らなるメモリブロック(M11〜M81の集合)が配置
されたメモリセルアレイ(M11〜M8mの集合)に適
用できる。
体記憶装置は、複数のワード線(W1〜Wm)および複
数のビット線(BL1〜BL8)を持ち、各ワード線と
各ビット線との交点位置にメモリセルが配設されるもの
であって、各ワード線(たとえばW1)に前記複数のビ
ット線(BL1〜BL8)に相当する数のメモリセルか
らなるメモリブロック(M11〜M81の集合)が配置
されたメモリセルアレイ(M11〜M8mの集合)に適
用できる。
【0016】このメモリセルアレイ(M11〜M8mの
集合)は、前記ビット線(BL1)に接続されるソース
またはドレインと、不揮発性多値情報(書込時Vth1
〜Vth3;消去時Vth0にそれぞれ対応)を保持す
るフローティングゲートと、このフローティングゲート
に保持される情報の書込、消去または読取を制御するも
のであって前記ワード線(W1)に接続されるコントロ
ールゲートとを持つ複数のメモリセルトランジスタ(M
11〜M8m)で構成される。
集合)は、前記ビット線(BL1)に接続されるソース
またはドレインと、不揮発性多値情報(書込時Vth1
〜Vth3;消去時Vth0にそれぞれ対応)を保持す
るフローティングゲートと、このフローティングゲート
に保持される情報の書込、消去または読取を制御するも
のであって前記ワード線(W1)に接続されるコントロ
ールゲートとを持つ複数のメモリセルトランジスタ(M
11〜M8m)で構成される。
【0017】前記メモリブロック(M11〜M81の集
合)それぞれのメモリセルトランジスタ(M11〜M8
1)に書き込まれる書込多値データ(A1/A2の組み
合わせ)は、書込データ発生手段(130)により発生
される。
合)それぞれのメモリセルトランジスタ(M11〜M8
1)に書き込まれる書込多値データ(A1/A2の組み
合わせ)は、書込データ発生手段(130)により発生
される。
【0018】前記書込多値データ(A1/A2)の特定
の内容(特定の0/1組み合わせ)に対応する特定の前
記ビット線(BL1、BL8)だけが、ビット線活性化
手段(170、180、Tg1〜Tg8)により活性化
される。
の内容(特定の0/1組み合わせ)に対応する特定の前
記ビット線(BL1、BL8)だけが、ビット線活性化
手段(170、180、Tg1〜Tg8)により活性化
される。
【0019】前記書込多値データ(A1/A2)の特定
の内容(0/1)に対応した第1電位(+1、2または
3V)およびこの第1電位と異なる第2電位(ー10
V)が交互に反復する駆動信号(WDPOUT)が、駆
動信号手段(2)により、書込対象となる前記メモリブ
ロック(M11〜M81の集合)のメモリセルトランジ
スタ(M11〜M81)それぞれのコントロールゲート
に与えられる。
の内容(0/1)に対応した第1電位(+1、2または
3V)およびこの第1電位と異なる第2電位(ー10
V)が交互に反復する駆動信号(WDPOUT)が、駆
動信号手段(2)により、書込対象となる前記メモリブ
ロック(M11〜M81の集合)のメモリセルトランジ
スタ(M11〜M81)それぞれのコントロールゲート
に与えられる。
【0020】この発明の不揮発性半導体記憶装置ではさ
らに、書込対象となる前記メモリブロック(M11〜M
81の集合)のメモリセルトランジスタ(M11〜M8
1)それぞれのコントロールゲートに前記駆動信号(W
DPOUT)が与えられている期間において、活性化さ
れた前記特定のビット線(BL1、BL8)の電位(V
D/VBL)が所定の割合(指数関数的変化)で変化す
る(図28のVD3)ように、前記特定のビット線(B
L1、BL8)の電位が制御される。
らに、書込対象となる前記メモリブロック(M11〜M
81の集合)のメモリセルトランジスタ(M11〜M8
1)それぞれのコントロールゲートに前記駆動信号(W
DPOUT)が与えられている期間において、活性化さ
れた前記特定のビット線(BL1、BL8)の電位(V
D/VBL)が所定の割合(指数関数的変化)で変化す
る(図28のVD3)ように、前記特定のビット線(B
L1、BL8)の電位が制御される。
【0021】また、この発明のブロック書込高速化方法
では、1ブロック分の多値データをこのブロックに含ま
れる複数のビット線それぞれに対応させて保持し(ステ
ップST10);多値データの内の1つ(たとえば「0
0」)を発生し(ステップST14);前記保持ステッ
プ(ST10)で保持されている多値データと前記発生
ステップ(ST14)で発生された多値データの1つ
(「00」)とを比較し、前記発生ステップ(ST1
4)で発生された多値データの1つ(「00」)と一致
する多値データを保持している部分に対応するビット線
(たとえばBL1、BL8)だけを活性化(アクティブ
に)し(ステップST16);前記活性化ステップ(S
T16)で活性化されたビット線(BL1、BL8)に
繋がった多値メモリセル(M11、M81)に、前記発
生ステップ(ST14)で発生された多値データの1つ
(「00」)を書き込んでいる(ステップST20)。
では、1ブロック分の多値データをこのブロックに含ま
れる複数のビット線それぞれに対応させて保持し(ステ
ップST10);多値データの内の1つ(たとえば「0
0」)を発生し(ステップST14);前記保持ステッ
プ(ST10)で保持されている多値データと前記発生
ステップ(ST14)で発生された多値データの1つ
(「00」)とを比較し、前記発生ステップ(ST1
4)で発生された多値データの1つ(「00」)と一致
する多値データを保持している部分に対応するビット線
(たとえばBL1、BL8)だけを活性化(アクティブ
に)し(ステップST16);前記活性化ステップ(S
T16)で活性化されたビット線(BL1、BL8)に
繋がった多値メモリセル(M11、M81)に、前記発
生ステップ(ST14)で発生された多値データの1つ
(「00」)を書き込んでいる(ステップST20)。
【0022】この発明の不揮発性半導体記憶装置では、
まずワード線駆動信号(WDP)の一方電位(+3V)
を注目メモリセルトランジスタ(Ma1/M11)のコ
ントロールゲートに与え、この一方電位(+3V)でこ
のメモリセルトランジスタがオンするかどうかチェック
する。
まずワード線駆動信号(WDP)の一方電位(+3V)
を注目メモリセルトランジスタ(Ma1/M11)のコ
ントロールゲートに与え、この一方電位(+3V)でこ
のメモリセルトランジスタがオンするかどうかチェック
する。
【0023】もしオンすれば注目メモリセルトランジス
タのドレイン・ソース間を通じてビット線(副ビット
線)電位が低下し、その後ワード線駆動信号(WDP)
の他方電位(ー10V)がメモリセルトランジスタのコ
ントロールゲートに与えられてもそのフローティングゲ
ートからトンネル電流による電荷放出は起きないように
なる(過消去防止)。
タのドレイン・ソース間を通じてビット線(副ビット
線)電位が低下し、その後ワード線駆動信号(WDP)
の他方電位(ー10V)がメモリセルトランジスタのコ
ントロールゲートに与えられてもそのフローティングゲ
ートからトンネル電流による電荷放出は起きないように
なる(過消去防止)。
【0024】最初のワード線駆動信号(WDP)の一方
電位(+3V)によりメモリセルトランジスタがオンし
ない(注目メモリセルトランジスタのしきい値が所望値
より高い)ときはビット線電位の低下は起きない。その
直後にコントロールゲートにワード線駆動信号(WD
P)の他方電位(ー10V)が与えられると、注目メモ
リセルトランジスタのフローティングゲートから蓄積電
荷がトンネル電流の形で僅かに引き抜かれる。すると引
き抜かれた電荷分だけ注目メモリセルトランジスタのし
きい値が若干低下する。
電位(+3V)によりメモリセルトランジスタがオンし
ない(注目メモリセルトランジスタのしきい値が所望値
より高い)ときはビット線電位の低下は起きない。その
直後にコントロールゲートにワード線駆動信号(WD
P)の他方電位(ー10V)が与えられると、注目メモ
リセルトランジスタのフローティングゲートから蓄積電
荷がトンネル電流の形で僅かに引き抜かれる。すると引
き抜かれた電荷分だけ注目メモリセルトランジスタのし
きい値が若干低下する。
【0025】しきい値が若干低下したメモリセルトラン
ジスタに再びワード線駆動信号(WDP)の一方電位
(+3V)が与えられてもこのメモリセルトランジスタ
がまだオンしない(注目メモリセルトランジスタのしき
い値がまだ所望値より高い)ときは、やはりビット線電
位の低下は起きない。その直後にコントロールゲートに
ワード線駆動信号(WDP)の他方電位(ー10V)が
与えられると、注目メモリセルトランジスタのフローテ
ィングゲートから蓄積電荷がトンネル電流の形で再び引
き抜かれる。すると引き抜かれた電荷分だけ注目メモリ
セルトランジスタのしきい値がさらに低下する。
ジスタに再びワード線駆動信号(WDP)の一方電位
(+3V)が与えられてもこのメモリセルトランジスタ
がまだオンしない(注目メモリセルトランジスタのしき
い値がまだ所望値より高い)ときは、やはりビット線電
位の低下は起きない。その直後にコントロールゲートに
ワード線駆動信号(WDP)の他方電位(ー10V)が
与えられると、注目メモリセルトランジスタのフローテ
ィングゲートから蓄積電荷がトンネル電流の形で再び引
き抜かれる。すると引き抜かれた電荷分だけ注目メモリ
セルトランジスタのしきい値がさらに低下する。
【0026】しきい値がさらに低下したメモリセルトラ
ンジスタに再びワード線駆動信号(WDP)の一方電位
(+3V)が与えられてこのメモリセルトランジスタが
オンすると(つまり注目メモリセルトランジスタのしき
い値が所望値まで低下すると)、オンした注目メモリセ
ルトランジスタのドレイン・ソース間を通じてビット線
電位が低下する。すると、その後にワード線駆動信号
(WDP)の他方電位(ー10V)がメモリセルトラン
ジスタのコントロールゲートに与えられても、そのフロ
ーティングゲートからトンネル電流による電荷放出は起
きないようになる(過消去防止)。この時点で、注目メ
モリセルトランジスタは、過消去にならずに正確に所望
のしきい値となるように消去されたことになる。(つま
り消去後のメモリセルトランジスタのしきい値のばらつ
きが極めて小さくなる。)上述したメモリセルにおい
て、消去後にメモリセルトランジスタのしきい値を複数
種類の書込データに対応した複数種類の電圧値に設定す
れば、多値メモリが得られる。
ンジスタに再びワード線駆動信号(WDP)の一方電位
(+3V)が与えられてこのメモリセルトランジスタが
オンすると(つまり注目メモリセルトランジスタのしき
い値が所望値まで低下すると)、オンした注目メモリセ
ルトランジスタのドレイン・ソース間を通じてビット線
電位が低下する。すると、その後にワード線駆動信号
(WDP)の他方電位(ー10V)がメモリセルトラン
ジスタのコントロールゲートに与えられても、そのフロ
ーティングゲートからトンネル電流による電荷放出は起
きないようになる(過消去防止)。この時点で、注目メ
モリセルトランジスタは、過消去にならずに正確に所望
のしきい値となるように消去されたことになる。(つま
り消去後のメモリセルトランジスタのしきい値のばらつ
きが極めて小さくなる。)上述したメモリセルにおい
て、消去後にメモリセルトランジスタのしきい値を複数
種類の書込データに対応した複数種類の電圧値に設定す
れば、多値メモリが得られる。
【0027】この発明の不揮発性多値メモリが、たとえ
ば1ブロックあたり8個の4値メモリで構成された場
合、各ブロックのフラッシュ消去後の書込は、次のよう
に行われる。
ば1ブロックあたり8個の4値メモリで構成された場
合、各ブロックのフラッシュ消去後の書込は、次のよう
に行われる。
【0028】(1)各メモリブロックは、たとえば1本
のワード線W1に8個のメモリセルトランジスタM11
〜M81のゲートが繋がって構成される(実際は256
〜1024個くらいのメモリセルトランジスタで1ブロ
ックが構成される)。各メモリセルトランジスタM11
〜M81のドレインは8本のビット線BL1〜BL8に
繋がっている。4値メモリの場合、4種類のデータ「0
0」、「01」、「10」、「11」のいずれかが各メ
モリセルトランジスタM11〜M81に「4種類のしき
い値の違いとして」格納される。
のワード線W1に8個のメモリセルトランジスタM11
〜M81のゲートが繋がって構成される(実際は256
〜1024個くらいのメモリセルトランジスタで1ブロ
ックが構成される)。各メモリセルトランジスタM11
〜M81のドレインは8本のビット線BL1〜BL8に
繋がっている。4値メモリの場合、4種類のデータ「0
0」、「01」、「10」、「11」のいずれかが各メ
モリセルトランジスタM11〜M81に「4種類のしき
い値の違いとして」格納される。
【0029】各ビット線には、4値(「00」、「0
1」、「10」、「11」)の記憶が可能なビット線レ
ジスタRG1〜RG8(2ビットメモリ;高速書込が可
能なSRAMまたはDRAM構成でもよい)が割り当て
られる。
1」、「10」、「11」)の記憶が可能なビット線レ
ジスタRG1〜RG8(2ビットメモリ;高速書込が可
能なSRAMまたはDRAM構成でもよい)が割り当て
られる。
【0030】(2)8個のメモリセルトランジスタM1
1〜M81それぞれに書き込もうとする4値データ
(「00」、「01」、「10」、「11」)を、ビッ
ト線BL1〜BL8毎に割り当てられたビット線レジス
タRG1〜RG8に、まず記憶させる。
1〜M81それぞれに書き込もうとする4値データ
(「00」、「01」、「10」、「11」)を、ビッ
ト線BL1〜BL8毎に割り当てられたビット線レジス
タRG1〜RG8に、まず記憶させる。
【0031】すると、書込多値データの内容(「0
0」、「01」、「10」、「11」)毎にビット線レ
ジスタRG1〜RG8が4分類される(「00」格納レ
ジスタと、「01」格納レジスタと、「10」格納レジ
スタと、「11」格納レジスタ)。
0」、「01」、「10」、「11」)毎にビット線レ
ジスタRG1〜RG8が4分類される(「00」格納レ
ジスタと、「01」格納レジスタと、「10」格納レジ
スタと、「11」格納レジスタ)。
【0032】(3)データ「00」を不揮発性メモリセ
ルに実際に書き込む場合、データ「00」を格納したレ
ジスタを検索し、「00」格納レジスタ(たとえばRG
1、RG8)のビット線(BL1、BL8)を選択す
る。選択されたビット線だけが、所定電位(たとえば+
5V)にプリチャージされる(選択ビット線に繋がった
トランジスタTg1、Tg8だけがオフされる)。
ルに実際に書き込む場合、データ「00」を格納したレ
ジスタを検索し、「00」格納レジスタ(たとえばRG
1、RG8)のビット線(BL1、BL8)を選択す
る。選択されたビット線だけが、所定電位(たとえば+
5V)にプリチャージされる(選択ビット線に繋がった
トランジスタTg1、Tg8だけがオフされる)。
【0033】そして、データ「00」に相当する正電圧
振幅(たとえば+5V)を持つワード線駆動パルスを特
定ワード線(W1)に数パルス〜10パルス程度印加す
る。すると、書込データの検証をしなくても、トランジ
スタM11、M81のしきい値Vthが、正確に(少な
いばらつきで)、データ「00」に対応する電圧値(た
とえば+4.4V)になる。
振幅(たとえば+5V)を持つワード線駆動パルスを特
定ワード線(W1)に数パルス〜10パルス程度印加す
る。すると、書込データの検証をしなくても、トランジ
スタM11、M81のしきい値Vthが、正確に(少な
いばらつきで)、データ「00」に対応する電圧値(た
とえば+4.4V)になる。
【0034】あるいは、消去後の状態(たとえばしきい
値+6.5〜7.0V)でデータ「00」を定義している
場合は、特定ワード線(W1)にワード線駆動パルスを
印加せず、メモリセルトランジスタM11、M81のし
きい値Vthを消去時の電圧値(+6.5〜7.0V)の
ままにしておく。
値+6.5〜7.0V)でデータ「00」を定義している
場合は、特定ワード線(W1)にワード線駆動パルスを
印加せず、メモリセルトランジスタM11、M81のし
きい値Vthを消去時の電圧値(+6.5〜7.0V)の
ままにしておく。
【0035】(4)データ「01」を不揮発性メモリセ
ルに実際に書き込む場合、データ「01」を格納したレ
ジスタを検索し、「01」格納レジスタ(たとえばRG
2、RG7)のビット線(BL2、BL7)だけを選択
する。選択されたビット線だけが、所定電位(+5V)
にプリチャージされる(選択ビット線に繋がったトラン
ジスタTg2、Tg7だけがオフされる)。
ルに実際に書き込む場合、データ「01」を格納したレ
ジスタを検索し、「01」格納レジスタ(たとえばRG
2、RG7)のビット線(BL2、BL7)だけを選択
する。選択されたビット線だけが、所定電位(+5V)
にプリチャージされる(選択ビット線に繋がったトラン
ジスタTg2、Tg7だけがオフされる)。
【0036】そして、データ「01」に相当する正電圧
振幅(たとえば+3V)を持つワード線駆動パルスを特
定ワード線(W1)に数パルス〜10パルス程度印加す
る。
振幅(たとえば+3V)を持つワード線駆動パルスを特
定ワード線(W1)に数パルス〜10パルス程度印加す
る。
【0037】すると、書込データの検証をしなくても、
トランジスタM21、M71のしきい値Vthが、正確
に(少ないばらつきで)、データ「01」に対応する電
圧値(たとえば+3.7V)になる。
トランジスタM21、M71のしきい値Vthが、正確
に(少ないばらつきで)、データ「01」に対応する電
圧値(たとえば+3.7V)になる。
【0038】(5)データ「10」を不揮発性メモリセ
ルに実際に書き込む場合、データ「10」を格納したレ
ジスタを検索し、「10」格納レジスタ(たとえばRG
3、RG6)のビット線(BL3、BL6)だけを選択
する。選択されたビット線だけが、所定電位(+5V)
にプリチャージされる(選択ビット線に繋がったトラン
ジスタTg3、Tg6だけがオフされる)。
ルに実際に書き込む場合、データ「10」を格納したレ
ジスタを検索し、「10」格納レジスタ(たとえばRG
3、RG6)のビット線(BL3、BL6)だけを選択
する。選択されたビット線だけが、所定電位(+5V)
にプリチャージされる(選択ビット線に繋がったトラン
ジスタTg3、Tg6だけがオフされる)。
【0039】そして、データ「10」に相当する正電圧
振幅(たとえば+2V)を持つワード線駆動パルスを特
定ワード線(W1)に数パルス〜10パルス程度印加す
る。
振幅(たとえば+2V)を持つワード線駆動パルスを特
定ワード線(W1)に数パルス〜10パルス程度印加す
る。
【0040】すると、書込データの検証をしなくても、
トランジスタM31、M61のしきい値Vthが、正確
に(少ないばらつきで)、データ「10」に対応する電
圧値(たとえば+3.0V)になる。
トランジスタM31、M61のしきい値Vthが、正確
に(少ないばらつきで)、データ「10」に対応する電
圧値(たとえば+3.0V)になる。
【0041】(6)データ「11」を不揮発性メモリセ
ルに実際に書き込む場合、データ「11」を格納したレ
ジスタを検索し、「11」格納レジスタ(たとえばRG
4、RG5)のビット線(BL4、BL5)だけを選択
する。選択されたビット線だけが、所定電位(+5V)
にプリチャージされる(選択ビット線に繋がったトラン
ジスタTg4、Tg5だけがオフされる)。
ルに実際に書き込む場合、データ「11」を格納したレ
ジスタを検索し、「11」格納レジスタ(たとえばRG
4、RG5)のビット線(BL4、BL5)だけを選択
する。選択されたビット線だけが、所定電位(+5V)
にプリチャージされる(選択ビット線に繋がったトラン
ジスタTg4、Tg5だけがオフされる)。
【0042】そして、データ「11」に相当する正電圧
振幅(たとえば+1V)を持つワード線駆動パルスを特
定ワード線(W1)に数パルス〜10パルス程度印加す
る。
振幅(たとえば+1V)を持つワード線駆動パルスを特
定ワード線(W1)に数パルス〜10パルス程度印加す
る。
【0043】すると、書込データの検証をしなくても、
トランジスタM41、M51のしきい値Vthが、正確
に(少ないばらつきで)、データ「11」に対応する電
圧値(たとえば+2.3V)になる。
トランジスタM41、M51のしきい値Vthが、正確
に(少ないばらつきで)、データ「11」に対応する電
圧値(たとえば+2.3V)になる。
【0044】上記(3)〜(6)のデータ書込におい
て、同一データ(たとえば「11」)が一括して複数の
メモリセルトランジスタ(たとえばM41、M51)へ
同時に書き込まれるので、1つのメモリブロックのデー
タ書込が早くなる。
て、同一データ(たとえば「11」)が一括して複数の
メモリセルトランジスタ(たとえばM41、M51)へ
同時に書き込まれるので、1つのメモリブロックのデー
タ書込が早くなる。
【0045】なお、上記(3)〜(6)の書込順序は、
データ「00」、データ「01」、データ「10」、デ
ータ「11」の順に限定されない。この順序は任意に設
定してよい。たとえば、同一データの書き込まれたレジ
スタRGの数の多いデータから(または少ないものか
ら)先に書き込むようにしてもよい。
データ「00」、データ「01」、データ「10」、デ
ータ「11」の順に限定されない。この順序は任意に設
定してよい。たとえば、同一データの書き込まれたレジ
スタRGの数の多いデータから(または少ないものか
ら)先に書き込むようにしてもよい。
【0046】また、選択されたビット線のプリチャージ
は、+5V一定ではなく駆動パルス印加数に対応して
(指数関数的に)徐々にビット線電位が上昇するように
した方が、書込後のしきい値のばらつきが少ない。すな
わち、前記ワード線駆動信号(WDP)の反復印加によ
りメモリセルトランジスタへ所定のデータを書き込む
(しきい値を所定の値に設定する)際に、ワード線駆動
信号の印加初期ではビット線電位を低く抑え、この印加
が繰り返されるにしたがってビット線電位を徐々に上昇
させる。すると、ワード線駆動信号の印加反復数に対す
るメモリセルトランジスタしきい値の変化率が(とくに
ワード線駆動信号印加初期において)小さくなり、一定
のワード線駆動信号の印加によって得られたしきい値の
ばらつきを小さくすることができる。
は、+5V一定ではなく駆動パルス印加数に対応して
(指数関数的に)徐々にビット線電位が上昇するように
した方が、書込後のしきい値のばらつきが少ない。すな
わち、前記ワード線駆動信号(WDP)の反復印加によ
りメモリセルトランジスタへ所定のデータを書き込む
(しきい値を所定の値に設定する)際に、ワード線駆動
信号の印加初期ではビット線電位を低く抑え、この印加
が繰り返されるにしたがってビット線電位を徐々に上昇
させる。すると、ワード線駆動信号の印加反復数に対す
るメモリセルトランジスタしきい値の変化率が(とくに
ワード線駆動信号印加初期において)小さくなり、一定
のワード線駆動信号の印加によって得られたしきい値の
ばらつきを小さくすることができる。
【0047】また、消去完了後のデータ書込時に特定の
ビット線にリーク電流が流れても、そのビット線にこの
リーク電流を補償するような微少電流を微少電流供給手
段(201)から供給することで、ビット線の電位変動
を抑え込むことができる。
ビット線にリーク電流が流れても、そのビット線にこの
リーク電流を補償するような微少電流を微少電流供給手
段(201)から供給することで、ビット線の電位変動
を抑え込むことができる。
【0048】
【発明の実施の形態】以下、この発明の不揮発性半導体
記憶装置(EEPROM)の構成および動作について、
図面を参照しながら説明する。
記憶装置(EEPROM)の構成および動作について、
図面を参照しながら説明する。
【0049】図1は、この発明の一実施の形態に係るE
EPROMの要部を示す回路図である。同図において、
メモリセルアレイ1は、主ビット線BLa1を副ビット
線BLsa1へ選択的に接続するビット線選択トランジ
スタTsa1と、副ビット線BLsa1にドレインが接
続された不揮発性メモリセルトランジスタMa1および
Ma2と、メモリセルトランジスタMa1およびMa2
の共通ソース回路と副ビット線BLsa1との間に接続
されるビット線キャパシタCa1を含んでいる。不揮発
性メモリセルトランジスタMa1およびMa2は、それ
ぞれコントロールゲートおよびフローティングゲートを
備えたNチャネルMOSトランジスタ構造を持ち、それ
らのフローティングゲートに不揮発性の電荷情報が保持
される。
EPROMの要部を示す回路図である。同図において、
メモリセルアレイ1は、主ビット線BLa1を副ビット
線BLsa1へ選択的に接続するビット線選択トランジ
スタTsa1と、副ビット線BLsa1にドレインが接
続された不揮発性メモリセルトランジスタMa1および
Ma2と、メモリセルトランジスタMa1およびMa2
の共通ソース回路と副ビット線BLsa1との間に接続
されるビット線キャパシタCa1を含んでいる。不揮発
性メモリセルトランジスタMa1およびMa2は、それ
ぞれコントロールゲートおよびフローティングゲートを
備えたNチャネルMOSトランジスタ構造を持ち、それ
らのフローティングゲートに不揮発性の電荷情報が保持
される。
【0050】ここで、副ビット線とは、メモリセルトラ
ンジスタのドレイン(あるいはソース)に接続される導
体線をいう。また、主ビット線とは、副ビット線にスイ
ッチ手段を介して接続される導体線をいう。
ンジスタのドレイン(あるいはソース)に接続される導
体線をいう。また、主ビット線とは、副ビット線にスイ
ッチ手段を介して接続される導体線をいう。
【0051】メモリセルアレイ1はさらに、主ビット線
BLb1を副ビット線BLsb1へ選択的に接続するビ
ット線選択トランジスタTsb1と、副ビット線BLs
b1にドレインが接続された不揮発性メモリセルトラン
ジスタMb1およびMb2と、メモリセルトランジスタ
Mb1およびMb2の共通ソース回路と副ビット線BL
sb1との間に接続されるビット線キャパシタCb1を
含んでいる。不揮発性メモリセルトランジスタMb1お
よびMb2もそれぞれコントロールゲートおよびフロー
ティングゲートを持ち、それらのフローティングゲート
に不揮発性の電荷情報が保持される。
BLb1を副ビット線BLsb1へ選択的に接続するビ
ット線選択トランジスタTsb1と、副ビット線BLs
b1にドレインが接続された不揮発性メモリセルトラン
ジスタMb1およびMb2と、メモリセルトランジスタ
Mb1およびMb2の共通ソース回路と副ビット線BL
sb1との間に接続されるビット線キャパシタCb1を
含んでいる。不揮発性メモリセルトランジスタMb1お
よびMb2もそれぞれコントロールゲートおよびフロー
ティングゲートを持ち、それらのフローティングゲート
に不揮発性の電荷情報が保持される。
【0052】メモリセルトランジスタMa1、Ma2、
Mb1およびMb2の共通ソース回路は、ソース側選択
トランジスタTrs1を介して接地回路(あるいは負電
源Vss/0V回路)に選択的に接続される。
Mb1およびMb2の共通ソース回路は、ソース側選択
トランジスタTrs1を介して接地回路(あるいは負電
源Vss/0V回路)に選択的に接続される。
【0053】ビット線選択トランジスタTsa1および
Tsb1のゲートにはビット線選択ゲート線ST1が接
続され、ソース側選択トランジスタTrs1のゲートに
はソース側選択ゲート線SL1が接続される。また、メ
モリセルトランジスタMa1およびMb1のゲートには
ワード線W1が接続され、メモリセルトランジスタMa
2およびMb2のゲートにはワード線W2が接続され
る。
Tsb1のゲートにはビット線選択ゲート線ST1が接
続され、ソース側選択トランジスタTrs1のゲートに
はソース側選択ゲート線SL1が接続される。また、メ
モリセルトランジスタMa1およびMb1のゲートには
ワード線W1が接続され、メモリセルトランジスタMa
2およびMb2のゲートにはワード線W2が接続され
る。
【0054】ここで、各メモリセルトランジスタ(Ma
1〜Ma2/Mb1〜Mb2)の構成を具体的に例示す
ると、たとえば以下のようになる。
1〜Ma2/Mb1〜Mb2)の構成を具体的に例示す
ると、たとえば以下のようになる。
【0055】*フローティングゲートは、3μmx1μ
mのサイズで、チャネルおよびソース/ドレインの一部
とゲート酸化膜を挟んで接している。
mのサイズで、チャネルおよびソース/ドレインの一部
とゲート酸化膜を挟んで接している。
【0056】*チャネルのサイズは1μmx1μmであ
り、ゲート酸化膜の厚みは10nmである。
り、ゲート酸化膜の厚みは10nmである。
【0057】*フローティングゲートとコントロールゲ
ートとの間の絶縁膜は、シリコン酸化膜換算で15nm
のONO膜(シリコン酸化膜/シリコン窒化膜/シリコ
ン酸化膜)で構成される。
ートとの間の絶縁膜は、シリコン酸化膜換算で15nm
のONO膜(シリコン酸化膜/シリコン窒化膜/シリコ
ン酸化膜)で構成される。
【0058】ビット線選択トランジスタTsa1、メモ
リセルトランジスタMa1〜Ma2およびビット線キャ
パシタCa1はメモリセルブロック1aを構成し、ビッ
ト線選択トランジスタTsb1、メモリセルトランジス
タMb1〜Mb2およびビット線キャパシタCb1はメ
モリセルブロック1bを構成している。
リセルトランジスタMa1〜Ma2およびビット線キャ
パシタCa1はメモリセルブロック1aを構成し、ビッ
ト線選択トランジスタTsb1、メモリセルトランジス
タMb1〜Mb2およびビット線キャパシタCb1はメ
モリセルブロック1bを構成している。
【0059】なお図1では、分りやすくするために、各
メモリセルブロック中のメモリセルトランジスタ(Ma
1〜Ma2あるいはMb1〜Mb2)を2個にしてある
が、実際には各メモリセルブロックを構成するメモリセ
ルトランジスタの数はもっと多くすることができる(た
とえば1ブロックあたり256ないし1024個のメモ
リセルトランジスタ)。この場合、ワード線(W1〜W
2)の本数も実際のメモリセルトランジスタの数に対応
して増加する。
メモリセルブロック中のメモリセルトランジスタ(Ma
1〜Ma2あるいはMb1〜Mb2)を2個にしてある
が、実際には各メモリセルブロックを構成するメモリセ
ルトランジスタの数はもっと多くすることができる(た
とえば1ブロックあたり256ないし1024個のメモ
リセルトランジスタ)。この場合、ワード線(W1〜W
2)の本数も実際のメモリセルトランジスタの数に対応
して増加する。
【0060】メモリセルブロック1aは、ビット線キャ
パシタCa1と副ビット線BLsa1の浮遊容量(寄生
容量)との合成容量(ビット線等価容量Co;100f
F〜300fF程度)を情報記憶手段とするDRAMの
機能を有することができる。すなわち、ビット線選択ト
ランジスタTsa1がオンしたときの主ビット線BLa
1の電圧でビット線等価容量Coを充電し、充電された
容量Coの電圧を周期的にリフレッシュしておけば、D
RAMと同じ動作原理により副ビット線BLsa1の容
量Coに情報を記憶できる。
パシタCa1と副ビット線BLsa1の浮遊容量(寄生
容量)との合成容量(ビット線等価容量Co;100f
F〜300fF程度)を情報記憶手段とするDRAMの
機能を有することができる。すなわち、ビット線選択ト
ランジスタTsa1がオンしたときの主ビット線BLa
1の電圧でビット線等価容量Coを充電し、充電された
容量Coの電圧を周期的にリフレッシュしておけば、D
RAMと同じ動作原理により副ビット線BLsa1の容
量Coに情報を記憶できる。
【0061】メモリセルブロック1bも、ビット線キャ
パシタCb1と副ビット線BLsb1の浮遊容量との合
成容量(100fF〜300fF程度のビット線等価容
量Co)を情報記憶手段とするDRAMの機能を有して
いる。すなわち、ビット線選択トランジスタTsb1が
オンしたときの主ビット線BLb1の電圧でビット線等
価容量Coを充電し、充電された容量Coの電圧を周期
的にリフレッシュすれば、DRAMと同じ動作原理によ
り副ビット線BLsb1の容量Coに情報を記憶でき
る。
パシタCb1と副ビット線BLsb1の浮遊容量との合
成容量(100fF〜300fF程度のビット線等価容
量Co)を情報記憶手段とするDRAMの機能を有して
いる。すなわち、ビット線選択トランジスタTsb1が
オンしたときの主ビット線BLb1の電圧でビット線等
価容量Coを充電し、充電された容量Coの電圧を周期
的にリフレッシュすれば、DRAMと同じ動作原理によ
り副ビット線BLsb1の容量Coに情報を記憶でき
る。
【0062】以上のように副ビット線BLsa1(BL
sb1)のビット線等価容量Coをメモリセルキャパシ
タとするDRAMとして図1の構成を捕えると、主ビッ
ト線BLa1(BLb1)がDRAMのビット線に相当
し、ビット線選択ゲート線ST1がDRAMのワード線
に相当することになる。
sb1)のビット線等価容量Coをメモリセルキャパシ
タとするDRAMとして図1の構成を捕えると、主ビッ
ト線BLa1(BLb1)がDRAMのビット線に相当
し、ビット線選択ゲート線ST1がDRAMのワード線
に相当することになる。
【0063】なお、半導体製造技術の進歩によるメモリ
素子の微細化に伴って、副ビット線BLsa1/BLs
b1自身の浮遊容量(副ビット線とこの副ビット線が形
成された半導体領域との間に寄生する静電容量)は小さ
くなる傾向にあるが、この浮遊容量と多数のメモリセル
トランジスタ(Ma1〜Ma2/Mb1〜Mb2)のド
レイン・ソース間容量との和が100〜300fF以上
確保できる場合は、キャパシタCa1/Cb1を省略す
ることができる。
素子の微細化に伴って、副ビット線BLsa1/BLs
b1自身の浮遊容量(副ビット線とこの副ビット線が形
成された半導体領域との間に寄生する静電容量)は小さ
くなる傾向にあるが、この浮遊容量と多数のメモリセル
トランジスタ(Ma1〜Ma2/Mb1〜Mb2)のド
レイン・ソース間容量との和が100〜300fF以上
確保できる場合は、キャパシタCa1/Cb1を省略す
ることができる。
【0064】後述するが、この発明の一実施の形態にお
いては、副ビット線BLsa1・BLsb1の電位をフ
リップフロップ回路(SRAMビット)の記憶内容でク
ランプできるので、DRAMのようなビット線容量のリ
フレッシュは、ここでは必要ない。また、このSRAM
ビットがある場合はキャパシタCa1およびCb1にデ
ータを蓄積しなくても良いので、キャパシタCa1およ
びCb1はメモリセルブロックの構成要素から除外して
考えてもよい。ただし、ビット線キャパシタCa1・C
b1と副ビット線BLsa1・BLsb1の浮遊容量
(寄生容量)との合成容量は、副ビット線BLsa1・
BLsb1から高周波パルス性の電位変動を吸収する作
用を持つので、無用の長物というわけではない。
いては、副ビット線BLsa1・BLsb1の電位をフ
リップフロップ回路(SRAMビット)の記憶内容でク
ランプできるので、DRAMのようなビット線容量のリ
フレッシュは、ここでは必要ない。また、このSRAM
ビットがある場合はキャパシタCa1およびCb1にデ
ータを蓄積しなくても良いので、キャパシタCa1およ
びCb1はメモリセルブロックの構成要素から除外して
考えてもよい。ただし、ビット線キャパシタCa1・C
b1と副ビット線BLsa1・BLsb1の浮遊容量
(寄生容量)との合成容量は、副ビット線BLsa1・
BLsb1から高周波パルス性の電位変動を吸収する作
用を持つので、無用の長物というわけではない。
【0065】上記フリップフロップ回路(SRAMビッ
ト)は、EEPROMとしてのメモリセルブロック1a
・1bに対して相対的に高速な書込バッファとして機能
する。
ト)は、EEPROMとしてのメモリセルブロック1a
・1bに対して相対的に高速な書込バッファとして機能
する。
【0066】図1はEEPROMの構成の一部を示して
おり、実際のメモリセルアレイは、より多くの主/副ビ
ット線、ワード線、選択ゲート線、選択トランジスタ、
メモリセルトランジスタその他を含んでいる。これらの
メモリセルトランジスタはマトリクス状に配列される。
このメモリセルマトリクスには、外部からのアドレス入
力に従って所定のメモリセルを特定するための行/列デ
コーダ回路(図示しない周辺回路)が接続されている。
おり、実際のメモリセルアレイは、より多くの主/副ビ
ット線、ワード線、選択ゲート線、選択トランジスタ、
メモリセルトランジスタその他を含んでいる。これらの
メモリセルトランジスタはマトリクス状に配列される。
このメモリセルマトリクスには、外部からのアドレス入
力に従って所定のメモリセルを特定するための行/列デ
コーダ回路(図示しない周辺回路)が接続されている。
【0067】副ビット線BLsa1はスイッチ回路5a
を介して電荷引抜完了検出回路4aに接続され、副ビッ
ト線BLsb1はスイッチ回路5bを介して電荷引抜完
了検出回路4bに接続される。電荷引抜完了検出回路4
aおよび4bは、それぞれ、正電源Vdd(+5V)側
にPチャネルMOSトランジスタT6を配し、負電源V
ss(0V)側にNチャネルMOSトランジスタT7を
配したCMOSインバータで構成される。
を介して電荷引抜完了検出回路4aに接続され、副ビッ
ト線BLsb1はスイッチ回路5bを介して電荷引抜完
了検出回路4bに接続される。電荷引抜完了検出回路4
aおよび4bは、それぞれ、正電源Vdd(+5V)側
にPチャネルMOSトランジスタT6を配し、負電源V
ss(0V)側にNチャネルMOSトランジスタT7を
配したCMOSインバータで構成される。
【0068】電荷引抜完了検出回路4aは、スイッチ回
路5aが閉じた時点において副ビット線BLsa1の電
位がNチャネルMOSトランジスタT7のゲートしきい
値(たとえば+2.5V)より高い場合にVssレベル
(=0V)の出力Daを発生し、スイッチ回路5aが閉
じた時点において副ビット線BLsa1の電位がPチャ
ネルMOSトランジスタT6のゲートしきい値(たとえ
ば5Vー2.5V=+2.5V)より低い場合にVddレ
ベル(=5V)の出力Daを発生する。
路5aが閉じた時点において副ビット線BLsa1の電
位がNチャネルMOSトランジスタT7のゲートしきい
値(たとえば+2.5V)より高い場合にVssレベル
(=0V)の出力Daを発生し、スイッチ回路5aが閉
じた時点において副ビット線BLsa1の電位がPチャ
ネルMOSトランジスタT6のゲートしきい値(たとえ
ば5Vー2.5V=+2.5V)より低い場合にVddレ
ベル(=5V)の出力Daを発生する。
【0069】すなわち、電荷引抜完了検出回路4aの出
力DaがVssレベル(=0V)の場合は副ビット線B
Lsa1に接続された注目メモリセルトランジスタMa
1(あるいはMa2)のフローティングゲートからの電
荷引き抜きが完了しておらず、出力DaがVddレベル
(=5V)に変化した時点で、副ビット線BLsa1に
接続された注目メモリセルトランジスタMa1(あるい
はMa2)のフローティングゲートからの電荷引き抜き
が完了したことが検出される。
力DaがVssレベル(=0V)の場合は副ビット線B
Lsa1に接続された注目メモリセルトランジスタMa
1(あるいはMa2)のフローティングゲートからの電
荷引き抜きが完了しておらず、出力DaがVddレベル
(=5V)に変化した時点で、副ビット線BLsa1に
接続された注目メモリセルトランジスタMa1(あるい
はMa2)のフローティングゲートからの電荷引き抜き
が完了したことが検出される。
【0070】同様に、電荷引抜完了検出回路4bの出力
DbがVssレベル(=0V)の場合は副ビット線BL
sb1に接続された注目メモリセルトランジスタMb1
(あるいはMb2)のフローティングゲートからの電荷
引き抜きが完了しておらず、出力DbがVddレベル
(=5V)に変化した時点で、副ビット線BLsb1に
接続された注目メモリセルトランジスタMb1(あるい
はMb2)のフローティングゲートからの電荷引き抜き
が完了したことが検出される。
DbがVssレベル(=0V)の場合は副ビット線BL
sb1に接続された注目メモリセルトランジスタMb1
(あるいはMb2)のフローティングゲートからの電荷
引き抜きが完了しておらず、出力DbがVddレベル
(=5V)に変化した時点で、副ビット線BLsb1に
接続された注目メモリセルトランジスタMb1(あるい
はMb2)のフローティングゲートからの電荷引き抜き
が完了したことが検出される。
【0071】ワード線W1およびW2は、ワード線スイ
ッチ回路3を介して、ワード線駆動パルス発生回路2の
出力回路に共通接続される。この回路2は、+3Vの正
電源とー10Vの負電源に接続されたCMOSインバー
タ(PチャネルトランジスタT2+Nチャネルトランジ
スタT3)と、その入力側の常オンPチャネルトランジ
スタT4(そのゲート電位を制御すれば選択トランジス
タとなる)と、このCMOSインバータの出力をその入
力側に正帰還させるNチャネルトランジスタT5から構
成されている。
ッチ回路3を介して、ワード線駆動パルス発生回路2の
出力回路に共通接続される。この回路2は、+3Vの正
電源とー10Vの負電源に接続されたCMOSインバー
タ(PチャネルトランジスタT2+Nチャネルトランジ
スタT3)と、その入力側の常オンPチャネルトランジ
スタT4(そのゲート電位を制御すれば選択トランジス
タとなる)と、このCMOSインバータの出力をその入
力側に正帰還させるNチャネルトランジスタT5から構
成されている。
【0072】ワード線駆動パルス発生回路2は、0Vと
+5Vの間で電位変化する入力WDSINの信号電位に
応じて+3Vとー10Vの間で電位変化するパルス出力
WDPOUTを発生する。
+5Vの間で電位変化する入力WDSINの信号電位に
応じて+3Vとー10Vの間で電位変化するパルス出力
WDPOUTを発生する。
【0073】すなわち、ワード線駆動パルス発生回路2
は、図2(a)に示すような波形のワード線駆動信号入
力WDSINが与えられると、図2(b)に示すような
波形のワード線駆動パルス出力WDPOUTを発生す
る。この回路2は、図2(a)に示すような0V/+5
Vのパルスを図2(b)のような+3V/ー10Vのパ
ルスにレベルシフトする機能を持つ。
は、図2(a)に示すような波形のワード線駆動信号入
力WDSINが与えられると、図2(b)に示すような
波形のワード線駆動パルス出力WDPOUTを発生す
る。この回路2は、図2(a)に示すような0V/+5
Vのパルスを図2(b)のような+3V/ー10Vのパ
ルスにレベルシフトする機能を持つ。
【0074】図2(b)に示すような+3V/ー10V
のワード線駆動パルス出力WDPOUTは、ワード線ス
イッチ回路3がオンされているときにワード線W1およ
びW2に供給される。これにより、ワード線W1および
W2にコントロールゲートが接続された全てのメモリセ
ルトランジスタ(そのドレインに十分な副ビット線電位
が与えられているもの)を、+3V/ー10Vのワード
線駆動パルス出力WDPOUTにより所望のしきい値に
一括消去できるようになる(全ビット単位あるいはメモ
リブロック単位の一括消去フラッシュEEPROM動
作)。
のワード線駆動パルス出力WDPOUTは、ワード線ス
イッチ回路3がオンされているときにワード線W1およ
びW2に供給される。これにより、ワード線W1および
W2にコントロールゲートが接続された全てのメモリセ
ルトランジスタ(そのドレインに十分な副ビット線電位
が与えられているもの)を、+3V/ー10Vのワード
線駆動パルス出力WDPOUTにより所望のしきい値に
一括消去できるようになる(全ビット単位あるいはメモ
リブロック単位の一括消去フラッシュEEPROM動
作)。
【0075】なお、後述する図33の実施形態(多値メ
モリ)では、ワード線駆動パルス発生回路2内部のトラ
ンジスタT2のソース電位(図1では+3V)を、デー
タWDの内容に対応して、+1V、+2Vまたは+3V
に適宜変更している。これにより、書込対象のメモリセ
ルトランジスタのしきい値Vthは、+1V、+2Vま
たは+3Vの正電位を持つワード線駆動パルスに対応し
た値(図29の例ではVth1=2.3V、Vth2=
3.0V、Vth1=3.7V)に収束するようになる。
モリ)では、ワード線駆動パルス発生回路2内部のトラ
ンジスタT2のソース電位(図1では+3V)を、デー
タWDの内容に対応して、+1V、+2Vまたは+3V
に適宜変更している。これにより、書込対象のメモリセ
ルトランジスタのしきい値Vthは、+1V、+2Vま
たは+3Vの正電位を持つワード線駆動パルスに対応し
た値(図29の例ではVth1=2.3V、Vth2=
3.0V、Vth1=3.7V)に収束するようになる。
【0076】次に、図3を参照して、図1のEEPRO
Mにおけるビット線選択トランジスタTsa1およびメ
モリセルトランジスタMa1の回路動作(消去/漏洩電
流補償)を説明する。ここで、図3(b)は図1のメモ
リ構成を簡略化した回路であり、その各部に印加される
電圧波形が図3(a)に示されている。
Mにおけるビット線選択トランジスタTsa1およびメ
モリセルトランジスタMa1の回路動作(消去/漏洩電
流補償)を説明する。ここで、図3(b)は図1のメモ
リ構成を簡略化した回路であり、その各部に印加される
電圧波形が図3(a)に示されている。
【0077】図3(b)において、主ビット線BLa1
はビット線選択トランジスタTsa1のドレイン・ソー
ス間を介してNチャネルMOS型メモリセルトランジス
タMa1のドレインに接続され、トランジスタMa1の
ドレイン・ソース間にビット線等価容量Coおよび漏洩
電流成分等価抵抗Roが並列接続されている。
はビット線選択トランジスタTsa1のドレイン・ソー
ス間を介してNチャネルMOS型メモリセルトランジス
タMa1のドレインに接続され、トランジスタMa1の
ドレイン・ソース間にビット線等価容量Coおよび漏洩
電流成分等価抵抗Roが並列接続されている。
【0078】ここで、ビット線等価容量Coは副ビット
線BLsa1の浮遊容量とビット線キャパシタCa1と
の合成値を示し、漏洩電流成分等価抵抗Roは副ビット
線BLsa1からメモリセルトランジスタMa1のソー
ス回路(Vss/0V)へ漏洩する電流の経路が持つ抵
抗値を示す。ここでは仮に、等価容量Coは1pF程度
とし、等価抵抗Roは1000MΩ程度とする。
線BLsa1の浮遊容量とビット線キャパシタCa1と
の合成値を示し、漏洩電流成分等価抵抗Roは副ビット
線BLsa1からメモリセルトランジスタMa1のソー
ス回路(Vss/0V)へ漏洩する電流の経路が持つ抵
抗値を示す。ここでは仮に、等価容量Coは1pF程度
とし、等価抵抗Roは1000MΩ程度とする。
【0079】まず、不揮発性メモリセルトランジスタM
a1のしきい値電圧Vthが最初は6.5V以上あるも
のとして、消去動作から説明する(図7(b)参照)。
a1のしきい値電圧Vthが最初は6.5V以上あるも
のとして、消去動作から説明する(図7(b)参照)。
【0080】図3(a)の中段左側に示すような+5V
の電位をビット線選択ゲート線ST1に与えた状態で、
同図上段に示すような+5Vの電位を主ビット線BLa
1に与えると、トランジスタTsa1がオンし、副ビッ
ト線BLsa1がほぼ+5Vにプリチャージされる(電
位の基準0V=VssはメモリセルトランジスタMa1
のソース回路にとる)。
の電位をビット線選択ゲート線ST1に与えた状態で、
同図上段に示すような+5Vの電位を主ビット線BLa
1に与えると、トランジスタTsa1がオンし、副ビッ
ト線BLsa1がほぼ+5Vにプリチャージされる(電
位の基準0V=VssはメモリセルトランジスタMa1
のソース回路にとる)。
【0081】その後、図3(a)の中段左側中央寄りに
示すようにビット線選択ゲート線ST1の電位を0Vに
下げると、トランジスタTsa1がオフし、副ビット線
BLsa1は主ビット線BLa1から電気的に切り離さ
れてフローティング状態となる。この状態では、副ビッ
ト線BLsa1のプリチャージ電位+5Vは、微小容量
(1pF)である副ビット線等価容量Coに充電された
電荷により維持される。
示すようにビット線選択ゲート線ST1の電位を0Vに
下げると、トランジスタTsa1がオフし、副ビット線
BLsa1は主ビット線BLa1から電気的に切り離さ
れてフローティング状態となる。この状態では、副ビッ
ト線BLsa1のプリチャージ電位+5Vは、微小容量
(1pF)である副ビット線等価容量Coに充電された
電荷により維持される。
【0082】続いて、ワード線W1を介してメモリセル
トランジスタMa1のコントロールゲートに、図3
(a)の下段左側中央寄りに示すようなワード線駆動パ
ルスが印加される。このパルスには、図1のワード線駆
動パルス発生回路2からの出力WDPOUTが用いられ
る。ここで、図3(a)下段のワード線駆動パルスがな
い期間(0V期間)は図1のスイッチ回路3がオフの期
間であり、このパルスが生じている期間はスイッチ回路
3がオンしている。
トランジスタMa1のコントロールゲートに、図3
(a)の下段左側中央寄りに示すようなワード線駆動パ
ルスが印加される。このパルスには、図1のワード線駆
動パルス発生回路2からの出力WDPOUTが用いられ
る。ここで、図3(a)下段のワード線駆動パルスがな
い期間(0V期間)は図1のスイッチ回路3がオフの期
間であり、このパルスが生じている期間はスイッチ回路
3がオンしている。
【0083】スイッチ回路3のオンによりメモリセルト
ランジスタMa1のコントロールゲートに+3Vが短時
間(たとえば20μs)印加されるが、そのしきい値電
圧Vthは最初6.5V以上あると仮定したので、トラ
ンジスタMa1はオフしたままである。この時点で、等
価抵抗Roを介して流れる漏洩電流による副ビット線電
位降下がまだ無視できる状態であるとすれば、副ビット
線BLsa1のフローティング状態(+5V)が維持さ
れる。
ランジスタMa1のコントロールゲートに+3Vが短時
間(たとえば20μs)印加されるが、そのしきい値電
圧Vthは最初6.5V以上あると仮定したので、トラ
ンジスタMa1はオフしたままである。この時点で、等
価抵抗Roを介して流れる漏洩電流による副ビット線電
位降下がまだ無視できる状態であるとすれば、副ビット
線BLsa1のフローティング状態(+5V)が維持さ
れる。
【0084】次にメモリセルトランジスタMa1のコン
トロールゲートにー10Vのワード線駆動パルスが短時
間(たとえば10μs)印加されると、ドレインが+5
VにプリチャージされているメモリセルトランジスタM
a1のフローティングゲートとドレイン間にトンネル電
流が流れる。このトンネル電流によりフローティングゲ
ートの電荷が若干引き抜かれ、その結果としてメモリセ
ルトランジスタMa1のしきい値電圧Vthが若干下が
る。
トロールゲートにー10Vのワード線駆動パルスが短時
間(たとえば10μs)印加されると、ドレインが+5
VにプリチャージされているメモリセルトランジスタM
a1のフローティングゲートとドレイン間にトンネル電
流が流れる。このトンネル電流によりフローティングゲ
ートの電荷が若干引き抜かれ、その結果としてメモリセ
ルトランジスタMa1のしきい値電圧Vthが若干下が
る。
【0085】メモリセルトランジスタMa1のしきい値
電圧Vthが若干下がっても、それがワード線駆動パル
スの+3Vより大きい限り、メモリセルトランジスタM
a1はオンしない。
電圧Vthが若干下がっても、それがワード線駆動パル
スの+3Vより大きい限り、メモリセルトランジスタM
a1はオンしない。
【0086】メモリセルトランジスタMa1がオンしな
い間でも、そのドレインに十分なプリチャージ電位が与
えられておれば、ー10Vのワード線駆動パルスが印加
される度に、そのフローティングゲートから少しずつ電
荷がトンネル電流の形で引き抜かれ、そのしきい値電圧
Vthが少しずつ漸次低下してくる。
い間でも、そのドレインに十分なプリチャージ電位が与
えられておれば、ー10Vのワード線駆動パルスが印加
される度に、そのフローティングゲートから少しずつ電
荷がトンネル電流の形で引き抜かれ、そのしきい値電圧
Vthが少しずつ漸次低下してくる。
【0087】ただし、メモリセルトランジスタMa1の
フローティングゲートに流れるトンネル電流および漏洩
電流成分等価抵抗Roに流れる漏洩電流によりビット線
等価容量Coの充電電圧(副ビット線プリチャージ電
位)も時間経過に伴って低下してくる。このプリチャー
ジ電位が低下し過ぎると(つまりメモリセルトランジス
タMa1のドレイン電位が低くなりすぎると)、たとえ
トランジスタMa1のコントロールゲートにー10Vが
印加されてもそのフローティングゲートにトンネル電流
が流れなくなる。そうすると、トランジスタMa1のし
きい値電圧Vthの漸次低下動作が、ワード線駆動パル
ス+3Vに対応した所望値(たとえば+2.5V)に達
する前に停止してしまう。
フローティングゲートに流れるトンネル電流および漏洩
電流成分等価抵抗Roに流れる漏洩電流によりビット線
等価容量Coの充電電圧(副ビット線プリチャージ電
位)も時間経過に伴って低下してくる。このプリチャー
ジ電位が低下し過ぎると(つまりメモリセルトランジス
タMa1のドレイン電位が低くなりすぎると)、たとえ
トランジスタMa1のコントロールゲートにー10Vが
印加されてもそのフローティングゲートにトンネル電流
が流れなくなる。そうすると、トランジスタMa1のし
きい値電圧Vthの漸次低下動作が、ワード線駆動パル
ス+3Vに対応した所望値(たとえば+2.5V)に達
する前に停止してしまう。
【0088】そこで、上記副ビット線プリチャージ電位
の低下を防止するために、図3の構成では、ワード線駆
動パルス出力WDPOUTをワード線W1に印加してい
る期間中、間欠的にビット線選択トランジスタTsa1
を瞬間的にオンさせて、主ビット線BLa1からフロー
ティング状態の副ビット線BLsa1に小量の電荷注入
を行なっている。
の低下を防止するために、図3の構成では、ワード線駆
動パルス出力WDPOUTをワード線W1に印加してい
る期間中、間欠的にビット線選択トランジスタTsa1
を瞬間的にオンさせて、主ビット線BLa1からフロー
ティング状態の副ビット線BLsa1に小量の電荷注入
を行なっている。
【0089】すなわち、フローティング状態の副ビット
線BLsa1の電位がある程度低下する頃合を見計らっ
て図1のスイッチ回路3をオフし、図3(a)の下段中
央に示すように、ワード線駆動パルス出力WDPOUT
のワード線W1への印加を中断する(中断期間は、パル
ス出力WDPOUTの1周期30μs以下、たとえば7
μs程度にする)。そして図3(a)の中段中央に示す
ように、ワード線駆動パルス出力WDPOUTの中断期
間中(7μs)にビット線選択ゲート線ST1に+5V
の短いパルス(たとえば前後に2μsの時間的なスペー
スを持たせた幅3μsのパルス)を与えてビット線選択
トランジスタTsa1を一瞬オンさせ、電位が低下した
副ビット線BLsa1を+5Vのフルプリチャージ状態
に戻す。
線BLsa1の電位がある程度低下する頃合を見計らっ
て図1のスイッチ回路3をオフし、図3(a)の下段中
央に示すように、ワード線駆動パルス出力WDPOUT
のワード線W1への印加を中断する(中断期間は、パル
ス出力WDPOUTの1周期30μs以下、たとえば7
μs程度にする)。そして図3(a)の中段中央に示す
ように、ワード線駆動パルス出力WDPOUTの中断期
間中(7μs)にビット線選択ゲート線ST1に+5V
の短いパルス(たとえば前後に2μsの時間的なスペー
スを持たせた幅3μsのパルス)を与えてビット線選択
トランジスタTsa1を一瞬オンさせ、電位が低下した
副ビット線BLsa1を+5Vのフルプリチャージ状態
に戻す。
【0090】上述した図3(a)中段/下段に示すよう
なパルスの組み合わせによって、たとえビット線漏洩電
流があってもフローティング状態の副ビット線BLsa
1の電位(+5V前後)を確保する。その上で、ワード
線駆動パルス出力WDPOUTのー10Vの反復印加に
より、メモリセルトランジスタMa1のフローティング
ゲートから少しずつ電荷を引き抜いて行く。
なパルスの組み合わせによって、たとえビット線漏洩電
流があってもフローティング状態の副ビット線BLsa
1の電位(+5V前後)を確保する。その上で、ワード
線駆動パルス出力WDPOUTのー10Vの反復印加に
より、メモリセルトランジスタMa1のフローティング
ゲートから少しずつ電荷を引き抜いて行く。
【0091】上記電荷引き抜きの結果メモリセルトラン
ジスタMa1のしきい値電圧Vthが所望値(+2.5
V)まで下がると、その直後のワード線駆動パルス出力
WDPOUTの+3VによりメモリセルトランジスタM
a1がオンし、副ビット線BLsa1の電位が0Vに低
下する。そうすると、それ以降はメモリセルトランジス
タMa1のフローティングゲートからの電荷引き抜きは
停止し、メモリセルトランジスタMa1のしきい値電圧
Vthは正確に所望値+2.5Vとなる(これがメモリ
セルトランジスタMa1の消去状態)。
ジスタMa1のしきい値電圧Vthが所望値(+2.5
V)まで下がると、その直後のワード線駆動パルス出力
WDPOUTの+3VによりメモリセルトランジスタM
a1がオンし、副ビット線BLsa1の電位が0Vに低
下する。そうすると、それ以降はメモリセルトランジス
タMa1のフローティングゲートからの電荷引き抜きは
停止し、メモリセルトランジスタMa1のしきい値電圧
Vthは正確に所望値+2.5Vとなる(これがメモリ
セルトランジスタMa1の消去状態)。
【0092】このメモリセルトランジスタMa1の消去
終了は、副ビット線BLsa1に接続された図1の電荷
引抜完了検出回路4aにより検出される(Da=”
1”)。この消去終了が検出された後は、図3(a)中
段中央の3μs幅パルスの印加も停止する。
終了は、副ビット線BLsa1に接続された図1の電荷
引抜完了検出回路4aにより検出される(Da=”
1”)。この消去終了が検出された後は、図3(a)中
段中央の3μs幅パルスの印加も停止する。
【0093】以上の消去動作を、図1のメモリセルブロ
ック1aのメモリセルトランジスタ全て(Ma1〜Ma
2)について同時に行なえば、ブロック単位の一括消去
(フラッシュ消去)が実現する。この消去動作を全ての
メモリセルブロックに対して同時に行なえば、メモリチ
ップ単位の一括消去が実現する。この消去動作を個々の
メモリセルトランジスタに対して順次行なえば、ビット
単位の消去が実現する。
ック1aのメモリセルトランジスタ全て(Ma1〜Ma
2)について同時に行なえば、ブロック単位の一括消去
(フラッシュ消去)が実現する。この消去動作を全ての
メモリセルブロックに対して同時に行なえば、メモリチ
ップ単位の一括消去が実現する。この消去動作を個々の
メモリセルトランジスタに対して順次行なえば、ビット
単位の消去が実現する。
【0094】いずれの消去動作の場合も、消去動作中の
副ビット線電位は所定値(+5V前後)に維持され、か
つ所定ワード線電位(+3V)と逐次比較されながらメ
モリセルトランジスタのフローティングゲートから電荷
引き抜きが漸次行なわれるので、全てのメモリセルトラ
ンジスタのしきい値電圧Vthを所望値(+2.5V)
に正確に収束させることができる。
副ビット線電位は所定値(+5V前後)に維持され、か
つ所定ワード線電位(+3V)と逐次比較されながらメ
モリセルトランジスタのフローティングゲートから電荷
引き抜きが漸次行なわれるので、全てのメモリセルトラ
ンジスタのしきい値電圧Vthを所望値(+2.5V)
に正確に収束させることができる。
【0095】しかも、この収束動作はワード線駆動パル
ス出力WDPOUTの精々10パルス(1パルス30μ
sとして長くても300μs程度)で完了できるので、
ブロック単位あるいはメモリチップ単位のフラッシュ消
去を高速(300μs以内)に行なうことができる。
ス出力WDPOUTの精々10パルス(1パルス30μ
sとして長くても300μs程度)で完了できるので、
ブロック単位あるいはメモリチップ単位のフラッシュ消
去を高速(300μs以内)に行なうことができる。
【0096】次に、メモリセルトランジスタMa1のし
きい値電圧Vthが所望値より低い(たとえば+2V)
場合における過消去防止のメカニズムを説明する。
きい値電圧Vthが所望値より低い(たとえば+2V)
場合における過消去防止のメカニズムを説明する。
【0097】まず、しきい値電圧Vthが所望値よりも
高い場合と同様に、メモリセルトランジスタMa1のソ
ース線の電位Vssを接地電位0Vとし、ビット線選択
トランジスタTsa1をオンさせて副ビット線BLsa
1の電位を+5Vにプリチャージしてからビット線選択
トランジスタTsa1をオフ状態とし、副ビット線BL
sa1を+5Vのフローティング状態にする。この場
合、ビット線等価容量Coは充電された状態となってい
る。
高い場合と同様に、メモリセルトランジスタMa1のソ
ース線の電位Vssを接地電位0Vとし、ビット線選択
トランジスタTsa1をオンさせて副ビット線BLsa
1の電位を+5Vにプリチャージしてからビット線選択
トランジスタTsa1をオフ状態とし、副ビット線BL
sa1を+5Vのフローティング状態にする。この場
合、ビット線等価容量Coは充電された状態となってい
る。
【0098】続いて、ワード線W1に図3(a)の下段
に示すようなワード線駆動パルスを印加する。しきい値
電圧Vthが所望値より低い(+2V)状態のメモリセ
ルトランジスタMa1のドレインは副ビット線プリチャ
ージ電位(+5V)となっているので、そのコントロー
ルゲートに+3Vのパルスが印加されると、メモリセル
トランジスタMa1はオンする。すると、このメモリセ
ルトランジスタのドレイン・ソース間にチャネル電流が
流れ、ビット線等価容量Coが放電してドレイン電圧が
低下する。そうすると、メモリセルトランジスタMa1
のコントロールゲートに−10Vのパルスが印加されて
も、フローティングゲートとドレイン間にトンネル電流
は流れなくなる。このためもともとしきい値電圧Vth
の低いメモリセルトランジスタMa1のフローティング
ゲートからさらに電荷が引き抜かれることはなく、過消
去が防止される。
に示すようなワード線駆動パルスを印加する。しきい値
電圧Vthが所望値より低い(+2V)状態のメモリセ
ルトランジスタMa1のドレインは副ビット線プリチャ
ージ電位(+5V)となっているので、そのコントロー
ルゲートに+3Vのパルスが印加されると、メモリセル
トランジスタMa1はオンする。すると、このメモリセ
ルトランジスタのドレイン・ソース間にチャネル電流が
流れ、ビット線等価容量Coが放電してドレイン電圧が
低下する。そうすると、メモリセルトランジスタMa1
のコントロールゲートに−10Vのパルスが印加されて
も、フローティングゲートとドレイン間にトンネル電流
は流れなくなる。このためもともとしきい値電圧Vth
の低いメモリセルトランジスタMa1のフローティング
ゲートからさらに電荷が引き抜かれることはなく、過消
去が防止される。
【0099】なお、しきい値電圧Vthが所望値(+
2.5V)より低いメモリセルトランジスタについて
は、その後データ”0”の書き込みがなされフローティ
ングゲートに電荷が注入されてしきい値電圧Vthが高
く(+6.5V以上)なった後にワード線駆動パルス出
力WDPOUTが10パルス印加されると、そのしきい
値電圧Vthは所望値(+2.5V)に収束する。
2.5V)より低いメモリセルトランジスタについて
は、その後データ”0”の書き込みがなされフローティ
ングゲートに電荷が注入されてしきい値電圧Vthが高
く(+6.5V以上)なった後にワード線駆動パルス出
力WDPOUTが10パルス印加されると、そのしきい
値電圧Vthは所望値(+2.5V)に収束する。
【0100】このように、この発明のEEPROMで
は、もともとのしきい値電圧Vthが所望値よりも高い
メモリセルトランジスタについてはそのしきい値電圧V
thを所望値に収束させる一方で、もともとのしきい値
電圧Vthが所望値以下メモリセルトランジスタについ
てはそのフローティングゲートから電子を引き抜かない
ようにしている。
は、もともとのしきい値電圧Vthが所望値よりも高い
メモリセルトランジスタについてはそのしきい値電圧V
thを所望値に収束させる一方で、もともとのしきい値
電圧Vthが所望値以下メモリセルトランジスタについ
てはそのフローティングゲートから電子を引き抜かない
ようにしている。
【0101】このため、たとえしきい値電圧Vthが異
なる値にばらついている複数のメモリセルトランジスタ
を同時に一括消去したとしても過剰消去となるメモリセ
ルが生じることはなく、ほぼ全てのメモリセルトランジ
スタのしきい値電圧Vthを所望値に正確に収束させる
ことができる。したがって、従来行われていた、時間の
かかる「消去前書込動作を伴う不揮発性メモリのしきい
値揃え操作」がこの発明では不要となる。
なる値にばらついている複数のメモリセルトランジスタ
を同時に一括消去したとしても過剰消去となるメモリセ
ルが生じることはなく、ほぼ全てのメモリセルトランジ
スタのしきい値電圧Vthを所望値に正確に収束させる
ことができる。したがって、従来行われていた、時間の
かかる「消去前書込動作を伴う不揮発性メモリのしきい
値揃え操作」がこの発明では不要となる。
【0102】さらに、「メモリセルトランジスタのしき
い値電圧Vthを所望値に正確に収束させることができ
る」という特徴から、このしきい値を複数(図29のV
th1〜Vth3)設定してもそれらを正確に区別でき
る(それらのばらつき分布がオーバーラップしない)よ
うになる。この発明の多値メモリは、この特徴を利用し
ている。
い値電圧Vthを所望値に正確に収束させることができ
る」という特徴から、このしきい値を複数(図29のV
th1〜Vth3)設定してもそれらを正確に区別でき
る(それらのばらつき分布がオーバーラップしない)よ
うになる。この発明の多値メモリは、この特徴を利用し
ている。
【0103】ここで、図1あるいは図3(b)に示す記
憶装置(ここでは多値メモリではなく2値記憶のフラッ
シュメモリ)の、消去/書込/読出/リフレッシュ動作
を簡単にまとめておく。
憶装置(ここでは多値メモリではなく2値記憶のフラッ
シュメモリ)の、消去/書込/読出/リフレッシュ動作
を簡単にまとめておく。
【0104】「消去動作」 (1)消去の対象となる1以上のメモリセルトランジス
タ(たとえばMa1〜Ma2/Mb1〜Mb2)を含む
セル部分(副ビット線BLsa1/BLsb1)の行
(ゲート線ST1)と列(ビット線BLa1/BLb
1)を、図示しない行/列デコーダで指定して、選択ト
ランジスタ(Tsa1/Tsb1)をオンにする。これ
により該当セル部分(副ビット線BLsa1/BLsb
1)が、+5Vにプリチャージされる。
タ(たとえばMa1〜Ma2/Mb1〜Mb2)を含む
セル部分(副ビット線BLsa1/BLsb1)の行
(ゲート線ST1)と列(ビット線BLa1/BLb
1)を、図示しない行/列デコーダで指定して、選択ト
ランジスタ(Tsa1/Tsb1)をオンにする。これ
により該当セル部分(副ビット線BLsa1/BLsb
1)が、+5Vにプリチャージされる。
【0105】(2)消去対象の1以上のメモリセルトラ
ンジスタ(Ma1〜Ma2/Mb1〜Mb2)のドレイ
ン(副ビット線BLsa1/BLsb1)を+5Vにプ
リチャージした状態で、消去対象の1以上のメモリセル
トランジスタ(Ma1〜Ma2/Mb1〜Mb2)のコ
ントロールゲート(ワード線W1/W2)に、図2
(b)に示すような消去用ワード線駆動パルス出力WD
POUTを印加する。これにより、消去対象のメモリセ
ルトランジスタ(Ma1〜Ma2/Mb1〜Mb2)そ
れぞれのしきい値を、所望の値(たとえば+2.5V)
に収束させる(全ビット一括消去;フラッシュEEPR
OM動作)。この全ビット一括消去により、全てのメモ
リセルトランジスタは、たとえばデータ”1”(しきい
値2.5V相当)で書き潰されることになる。
ンジスタ(Ma1〜Ma2/Mb1〜Mb2)のドレイ
ン(副ビット線BLsa1/BLsb1)を+5Vにプ
リチャージした状態で、消去対象の1以上のメモリセル
トランジスタ(Ma1〜Ma2/Mb1〜Mb2)のコ
ントロールゲート(ワード線W1/W2)に、図2
(b)に示すような消去用ワード線駆動パルス出力WD
POUTを印加する。これにより、消去対象のメモリセ
ルトランジスタ(Ma1〜Ma2/Mb1〜Mb2)そ
れぞれのしきい値を、所望の値(たとえば+2.5V)
に収束させる(全ビット一括消去;フラッシュEEPR
OM動作)。この全ビット一括消去により、全てのメモ
リセルトランジスタは、たとえばデータ”1”(しきい
値2.5V相当)で書き潰されることになる。
【0106】「書込動作(消去後)」 (1)書込の対象となるメモリセルトランジスタ(たと
えばMa1)を含むセル部分(副ビット線BLsa1の
等価容量Co)の行(ゲート線ST1)と列(ビット線
BLa1)を、図示しない行/列デコーダで指定して、
選択トランジスタ(Tsa1)をオンにする(メモリの
電源電圧が+5Vの場合、選択トランジスタTsa1の
ゲートにはたとえば+7Vが印加される)。これにより
該当セル部分の容量Coが、書込データ(”1”また
は”0”に対応する電圧;”1”データはたとえば0V
相当、”0”データはたとえば+5V相当)に充電され
る。
えばMa1)を含むセル部分(副ビット線BLsa1の
等価容量Co)の行(ゲート線ST1)と列(ビット線
BLa1)を、図示しない行/列デコーダで指定して、
選択トランジスタ(Tsa1)をオンにする(メモリの
電源電圧が+5Vの場合、選択トランジスタTsa1の
ゲートにはたとえば+7Vが印加される)。これにより
該当セル部分の容量Coが、書込データ(”1”また
は”0”に対応する電圧;”1”データはたとえば0V
相当、”0”データはたとえば+5V相当)に充電され
る。
【0107】(2)書込対象のメモリセルトランジスタ
(Ma1)のドレイン(副ビット線BLsa1)を書込
用電圧(等価容量Coの充電電圧)とし、このメモリセ
ルトランジスタ(Ma1)のコントロールゲート(ワー
ド線W1)に書き込み用高電圧(たとえば+6V)を印
加して、書込用電圧に対応したホット・エレクトロンを
メモリセルトランジスタ(Ma1)のフローティングゲ
ートに注入する。これにより、セル部分(副ビット線B
Lsa1)を書込バッファとした、書込対象メモリセル
トランジスタ(Ma1)への書き込みが行なわれる。
(Ma1)のドレイン(副ビット線BLsa1)を書込
用電圧(等価容量Coの充電電圧)とし、このメモリセ
ルトランジスタ(Ma1)のコントロールゲート(ワー
ド線W1)に書き込み用高電圧(たとえば+6V)を印
加して、書込用電圧に対応したホット・エレクトロンを
メモリセルトランジスタ(Ma1)のフローティングゲ
ートに注入する。これにより、セル部分(副ビット線B
Lsa1)を書込バッファとした、書込対象メモリセル
トランジスタ(Ma1)への書き込みが行なわれる。
【0108】すなわち、副ビット線容量Coに蓄えられ
た書込データが”0”(副ビット線BLsa1=+5
V)なら書込対象メモリセルトランジスタ(Ma1)の
フローティングゲートにホット・エレクトロンを注入し
てそのしきい値をたとえば6.5V以上にし、書込デー
タが”1”(副ビット線BLsa1=0V)ならホット
・エレクトロン注入をせずに書込対象メモリセルトラン
ジスタ(Ma1)のしきい値を消去時の2.5Vのまま
とする。
た書込データが”0”(副ビット線BLsa1=+5
V)なら書込対象メモリセルトランジスタ(Ma1)の
フローティングゲートにホット・エレクトロンを注入し
てそのしきい値をたとえば6.5V以上にし、書込デー
タが”1”(副ビット線BLsa1=0V)ならホット
・エレクトロン注入をせずに書込対象メモリセルトラン
ジスタ(Ma1)のしきい値を消去時の2.5Vのまま
とする。
【0109】なお、多値メモリ構成では、上記説明中の
数値を多少修正して読み直す必要がある。すなわち、副
ビット線容量Coに蓄えられた書込データが”0”(図
29の例では副ビット線BLsa1=VD=+6V)状
態にあるときに書込対象メモリセルトランジスタ(Ma
1)のコントロールゲートに書込用「大」電圧(たとえ
ば+Vwdp=3V)を印加すると、このトランジスタ
のフローティングゲートに書込用「大」電圧に対応して
トンネル電流が注入され、そのしきい値がある時点でた
とえば3.7V程度になる。また、書込用「中」電圧
(たとえば+Vwdp=2V)を印加すると、このトラ
ンジスタのフローティングゲートに書込用「中」電圧に
対応してトンネル電流が注入され、そのしきい値がある
時点でたとえば3.0V程度になる。同様に、書込用
「小」電圧(たとえば+Vwdp=1V)を印加する
と、このトランジスタのフローティングゲートに書込用
「小」電圧に対応してトンネル電流が注入され、そのし
きい値がある時点でたとえば2.3V程度になる。
数値を多少修正して読み直す必要がある。すなわち、副
ビット線容量Coに蓄えられた書込データが”0”(図
29の例では副ビット線BLsa1=VD=+6V)状
態にあるときに書込対象メモリセルトランジスタ(Ma
1)のコントロールゲートに書込用「大」電圧(たとえ
ば+Vwdp=3V)を印加すると、このトランジスタ
のフローティングゲートに書込用「大」電圧に対応して
トンネル電流が注入され、そのしきい値がある時点でた
とえば3.7V程度になる。また、書込用「中」電圧
(たとえば+Vwdp=2V)を印加すると、このトラ
ンジスタのフローティングゲートに書込用「中」電圧に
対応してトンネル電流が注入され、そのしきい値がある
時点でたとえば3.0V程度になる。同様に、書込用
「小」電圧(たとえば+Vwdp=1V)を印加する
と、このトランジスタのフローティングゲートに書込用
「小」電圧に対応してトンネル電流が注入され、そのし
きい値がある時点でたとえば2.3V程度になる。
【0110】多値メモリが4値メモリで構成される場
合、多値データA1/A2とメモリセルトランジスタの
しきい値(ばらつきの中心値)との対応関係は、たとえ
ば以下のようになる。
合、多値データA1/A2とメモリセルトランジスタの
しきい値(ばらつきの中心値)との対応関係は、たとえ
ば以下のようになる。
【0111】 多値データ しきい値 A1 A2 Vth(V) 0 0 6.5〜7.0 0 1 3.7 1 0 3.0 1 1 2.3 「読出動作」 (1)読出の対象となるメモリセルトランジスタ(たと
えばMa1)を含むセル部分(副ビット線BLsa1の
等価容量Co)の行(ゲート線ST1)と列(ビット線
BLa1)を、図示しない行/列デコーダで指定して、
選択トランジスタ(Tsa1)をオンにする。これによ
り、セル部分(副ビット線BLsa1)の電位は、読出
対象メモリセルトランジスタ(Ma1)への電子(ホッ
ト・エレクトロン)注入が起きない程度の低電圧(たと
えば+1〜2V)にプリチャージされる。そうするため
に、読出時の列(ビット線BLa1)電位は低め(たと
えば+2.5V)に設定される。
えばMa1)を含むセル部分(副ビット線BLsa1の
等価容量Co)の行(ゲート線ST1)と列(ビット線
BLa1)を、図示しない行/列デコーダで指定して、
選択トランジスタ(Tsa1)をオンにする。これによ
り、セル部分(副ビット線BLsa1)の電位は、読出
対象メモリセルトランジスタ(Ma1)への電子(ホッ
ト・エレクトロン)注入が起きない程度の低電圧(たと
えば+1〜2V)にプリチャージされる。そうするため
に、読出時の列(ビット線BLa1)電位は低め(たと
えば+2.5V)に設定される。
【0112】(2)読出対象のメモリセルトランジスタ
(Ma1)のコントロールゲート(ワード線W1)の電
位を、データ”0”(しきい値+6.5V)とデータ”
1”(しきい値+2.5V)の中間電位(+4V前後)
に設定する。
(Ma1)のコントロールゲート(ワード線W1)の電
位を、データ”0”(しきい値+6.5V)とデータ”
1”(しきい値+2.5V)の中間電位(+4V前後)
に設定する。
【0113】ここで、読出対象のメモリセルトランジス
タ(Ma1)に格納されたデータが”0”ならこのトラ
ンジスタ(Ma1)はオフしたままなのでセル部分(副
ビット線BLsa1)の電位は設定された電位(+1〜
2V)にある。この電位は副ビット線BLsa1に接続
されたセンスアンプ(図示せず)により検知され、デー
タ”0”として外部へ読み出される。
タ(Ma1)に格納されたデータが”0”ならこのトラ
ンジスタ(Ma1)はオフしたままなのでセル部分(副
ビット線BLsa1)の電位は設定された電位(+1〜
2V)にある。この電位は副ビット線BLsa1に接続
されたセンスアンプ(図示せず)により検知され、デー
タ”0”として外部へ読み出される。
【0114】また、読出対象のメモリセルトランジスタ
(Ma1)に格納されたデータが”1”ならこのトラン
ジスタ(Ma1)がオンする(メモリセル電流が流れ
る)のでセル部分(副ビット線BLsa1)の電位はほ
ぼ0Vに低下する。この略0V電位は副ビット線BLs
a1に接続されたセンスアンプ(図示せず)により検知
され、データ”1”として外部へ読み出される。
(Ma1)に格納されたデータが”1”ならこのトラン
ジスタ(Ma1)がオンする(メモリセル電流が流れ
る)のでセル部分(副ビット線BLsa1)の電位はほ
ぼ0Vに低下する。この略0V電位は副ビット線BLs
a1に接続されたセンスアンプ(図示せず)により検知
され、データ”1”として外部へ読み出される。
【0115】「リフレッシュ動作」 (1)セル部分(副ビット線BLsa1)の容量Coに
格納された電圧情報(高電圧/低電圧)は、周期的に図
示しないセンスアンプにより読み出される。
格納された電圧情報(高電圧/低電圧)は、周期的に図
示しないセンスアンプにより読み出される。
【0116】(2)センスアンプは、副ビット線BLs
a1の高電圧情報(書込時+5V、読出時は+1〜2
V)を検知すると同時に、検知した電圧と同じ電圧で副
ビット線BLsa1を再充電する。同様に、センスアン
プは、副ビット線BLsa1の低電圧情報(0V)を検
知すると同時に、検知した電圧と同じ電圧で副ビット線
BLsa1を再充電する。
a1の高電圧情報(書込時+5V、読出時は+1〜2
V)を検知すると同時に、検知した電圧と同じ電圧で副
ビット線BLsa1を再充電する。同様に、センスアン
プは、副ビット線BLsa1の低電圧情報(0V)を検
知すると同時に、検知した電圧と同じ電圧で副ビット線
BLsa1を再充電する。
【0117】以上のようにして、セル部分(副ビット線
BLsa1)に格納された電圧情報が、データの読出時
に、あるいは所定のリフレッシュ周期毎に、リフレッシ
ュされる(これは周知のDRAMのリフレッシュ動作と
同じである)。これにより、セル部分の情報(容量Co
に充電された電圧情報)は、外部装置により書き換えら
れない限り、あるいは装置の電源がオフされない限り、
維持される。
BLsa1)に格納された電圧情報が、データの読出時
に、あるいは所定のリフレッシュ周期毎に、リフレッシ
ュされる(これは周知のDRAMのリフレッシュ動作と
同じである)。これにより、セル部分の情報(容量Co
に充電された電圧情報)は、外部装置により書き換えら
れない限り、あるいは装置の電源がオフされない限り、
維持される。
【0118】次に、この発明の第2の実施の形態に係る
不揮発性半導体記憶装置について、図4を参照して説明
する。図4の実施の形態の構成は、ワード線駆動パルス
発生回路2aの構成が図1のワード線駆動パルス発生回
路2と異なる点以外は同一であるので、同一部分の説明
は省略する。
不揮発性半導体記憶装置について、図4を参照して説明
する。図4の実施の形態の構成は、ワード線駆動パルス
発生回路2aの構成が図1のワード線駆動パルス発生回
路2と異なる点以外は同一であるので、同一部分の説明
は省略する。
【0119】ワード線駆動パルス発生回路2aは、トラ
ンジスタT8+T9からなるCMOSインバータ6と、
トランジスタT10+T11からなるCMOSインバー
タ7と、トランジスタT12+T13からなるCMOS
インバータ8と、インバータI1、I2およびキャパシ
タC1の直列回路からなるスピードアップ回路9(CM
OSインバータ8の入力パルスの立ち上がり/立ち下が
り速度を速める)と、常オンのトランジスタT14(ゲ
ート電位を制御すれば選択トランジスタとなる)と、正
帰還トランジスタT15とからなり、トランジスタT1
1とトランジスタT12のドレイン同志が接続され、C
MOSインバータ6の入力端子に接続され、その接続点
に0Vが印加されている。
ンジスタT8+T9からなるCMOSインバータ6と、
トランジスタT10+T11からなるCMOSインバー
タ7と、トランジスタT12+T13からなるCMOS
インバータ8と、インバータI1、I2およびキャパシ
タC1の直列回路からなるスピードアップ回路9(CM
OSインバータ8の入力パルスの立ち上がり/立ち下が
り速度を速める)と、常オンのトランジスタT14(ゲ
ート電位を制御すれば選択トランジスタとなる)と、正
帰還トランジスタT15とからなり、トランジスタT1
1とトランジスタT12のドレイン同志が接続され、C
MOSインバータ6の入力端子に接続され、その接続点
に0Vが印加されている。
【0120】CMOSインバータ7の正電源(Pチャネ
ルMOSトランジスタT10のソース側)はワード線駆
動パルス出力WDPOUTの正パルス電位に対応した電
圧+3V(あるいは+5V)となっており、その出力端
子はPチャネルMOSトランジスタT8のソースに接続
される。
ルMOSトランジスタT10のソース側)はワード線駆
動パルス出力WDPOUTの正パルス電位に対応した電
圧+3V(あるいは+5V)となっており、その出力端
子はPチャネルMOSトランジスタT8のソースに接続
される。
【0121】また、CMOSインバータ8の負電源(N
チャネルMOSトランジスタT13のソース側)はワー
ド線駆動パルス出力WDPOUTの負パルス電位に対応
した電圧ー10Vとなっており、その出力端子はNチャ
ネルMOSトランジスタT9のソースに接続される。
チャネルMOSトランジスタT13のソース側)はワー
ド線駆動パルス出力WDPOUTの負パルス電位に対応
した電圧ー10Vとなっており、その出力端子はNチャ
ネルMOSトランジスタT9のソースに接続される。
【0122】NチャネルMOSトランジスタT11のソ
ースおよびPチャネルMOSトランジスタT12のドレ
インは、CMOSインバータ6の入力端子に接続されて
いる。CMOSインバータ8の入力端子には、スピード
アップ回路9の出力端とNチャネルMOSトランジスタ
T15のドレインが接続され、その出力端子にトランジ
スタT15のゲートが接続される。トランジスタT15
のソースはー10Vの負電源に接続される。
ースおよびPチャネルMOSトランジスタT12のドレ
インは、CMOSインバータ6の入力端子に接続されて
いる。CMOSインバータ8の入力端子には、スピード
アップ回路9の出力端とNチャネルMOSトランジスタ
T15のドレインが接続され、その出力端子にトランジ
スタT15のゲートが接続される。トランジスタT15
のソースはー10Vの負電源に接続される。
【0123】CMOSインバータ7、8の入力端子に
は、それぞれ5Vの波高値を持つパルスが印加され、ト
ランジスタT10のソースには正電圧+3V(あるいは
+5V)が印加され、トランジスタT13のソースには
負電圧−10Vが印加されている。
は、それぞれ5Vの波高値を持つパルスが印加され、ト
ランジスタT10のソースには正電圧+3V(あるいは
+5V)が印加され、トランジスタT13のソースには
負電圧−10Vが印加されている。
【0124】図4のワード線駆動パルス発生回路2aに
図5(a)、図5(b)に示すようなワード線駆動信号
WDSIN1、WDSIN2を入力すると、CMOSイ
ンバータ7の正電源電圧を+3Vとすれば、図5(c)
に示すようなワード線駆動パルス出力WDPOUTが得
られる。
図5(a)、図5(b)に示すようなワード線駆動信号
WDSIN1、WDSIN2を入力すると、CMOSイ
ンバータ7の正電源電圧を+3Vとすれば、図5(c)
に示すようなワード線駆動パルス出力WDPOUTが得
られる。
【0125】また、図4のワード線駆動パルス発生回路
2aに図5(d)、図5(e)に示すようなワード線駆
動信号WDSIN1、WDSIN2を入力すると、CM
OSインバータ7の正電源電圧を+5Vとすれば、図5
(f)に示すようなワード線駆動パルス出力WDPOU
Tが得られる。
2aに図5(d)、図5(e)に示すようなワード線駆
動信号WDSIN1、WDSIN2を入力すると、CM
OSインバータ7の正電源電圧を+5Vとすれば、図5
(f)に示すようなワード線駆動パルス出力WDPOU
Tが得られる。
【0126】図5(c)のワード線駆動パルス出力WD
POUTを図4のメモリセルトランジスタMa1〜Ma
2/Mb1〜Mb2に与えれば、パルス出力WDPOU
Tのー10Vで各メモリセルトランジスタのフローティ
ングゲートから電子を少しずつ引き抜きながら、各メモ
リセルトランジスタのしきい値電圧Vthを、パルス出
力WDPOUTの+3Vに対応した値に収束させること
ができる。
POUTを図4のメモリセルトランジスタMa1〜Ma
2/Mb1〜Mb2に与えれば、パルス出力WDPOU
Tのー10Vで各メモリセルトランジスタのフローティ
ングゲートから電子を少しずつ引き抜きながら、各メモ
リセルトランジスタのしきい値電圧Vthを、パルス出
力WDPOUTの+3Vに対応した値に収束させること
ができる。
【0127】また、図5(f)のワード線駆動パルス出
力WDPOUTを図4のメモリセルトランジスタMa1
〜Ma2/Mb1〜Mb2に与えれば、パルス出力WD
POUTのー10Vで各メモリセルトランジスタのフロ
ーティングゲートから電子を少しずつ引き抜きながら、
各メモリセルトランジスタのしきい値電圧Vthを、パ
ルス出力WDPOUTの+5Vに対応した値に収束させ
ることができる。
力WDPOUTを図4のメモリセルトランジスタMa1
〜Ma2/Mb1〜Mb2に与えれば、パルス出力WD
POUTのー10Vで各メモリセルトランジスタのフロ
ーティングゲートから電子を少しずつ引き抜きながら、
各メモリセルトランジスタのしきい値電圧Vthを、パ
ルス出力WDPOUTの+5Vに対応した値に収束させ
ることができる。
【0128】なお図5(c)と図5(f)とでパルス出
力WDPOUTの波形を変えているのは、種々なバリエ
ーションを示唆するためである。
力WDPOUTの波形を変えているのは、種々なバリエ
ーションを示唆するためである。
【0129】すなわち、ワード線駆動信号WDSIN
1、WDSIN2それぞれのデューティ比やそれらの位
相関係を適宜変更することにより、種々な波形のワード
線駆動パルス出力WDPOUTを得ることができる。ま
た、図4のPチャネルMOSトランジスタT10のソー
ス電位(+3V/+5V)を適宜変更することによりワ
ード線駆動パルス出力WDPOUTの正側電圧振幅を種
々な値に設定でき、NチャネルMOSトランジスタT1
3のソース電位(ー10V)を適宜変更することにより
ワード線駆動パルス出力WDPOUTの負側電圧振幅を
種々な値に設定できる。
1、WDSIN2それぞれのデューティ比やそれらの位
相関係を適宜変更することにより、種々な波形のワード
線駆動パルス出力WDPOUTを得ることができる。ま
た、図4のPチャネルMOSトランジスタT10のソー
ス電位(+3V/+5V)を適宜変更することによりワ
ード線駆動パルス出力WDPOUTの正側電圧振幅を種
々な値に設定でき、NチャネルMOSトランジスタT1
3のソース電位(ー10V)を適宜変更することにより
ワード線駆動パルス出力WDPOUTの負側電圧振幅を
種々な値に設定できる。
【0130】この発明を多値メモリに適用する場合、1
つのメモリセルトランジスタ(Ma1など)のしきい値
を記憶すべき多値に対応させるためにワード線駆動パル
ス出力WDPOUTの正側電圧振幅を種々な値に設定す
るが、この設定は、たとえば図4のPチャネルMOSト
ランジスタT10のソース電位を適宜変更することによ
り容易に行うことができる。その際、記憶多値に対応し
たワード線駆動パルス出力WDPOUTの正側電圧振幅
値に対応してその負側電圧振幅値を変更しても良いが、
この負側電圧振幅値はー10V程度の一定値に固定して
おいても良い。その方が回路構成は簡単になる。
つのメモリセルトランジスタ(Ma1など)のしきい値
を記憶すべき多値に対応させるためにワード線駆動パル
ス出力WDPOUTの正側電圧振幅を種々な値に設定す
るが、この設定は、たとえば図4のPチャネルMOSト
ランジスタT10のソース電位を適宜変更することによ
り容易に行うことができる。その際、記憶多値に対応し
たワード線駆動パルス出力WDPOUTの正側電圧振幅
値に対応してその負側電圧振幅値を変更しても良いが、
この負側電圧振幅値はー10V程度の一定値に固定して
おいても良い。その方が回路構成は簡単になる。
【0131】次に、図3(b)に示す漏洩電流成分等価
抵抗Roのために、副ビット線BLsa1にプリチャー
ジされた電荷の漏洩が大きい場合の影響について述べ
る。
抵抗Roのために、副ビット線BLsa1にプリチャー
ジされた電荷の漏洩が大きい場合の影響について述べ
る。
【0132】副ビット線の漏洩電流の原因は、メモリセ
ルトランジスタのゲート電圧が負のときに引き起こされ
るドレイン間トンネル電流や、ドレイン拡散層周辺にあ
る結晶欠陥などが要因となって発生するものと思われ、
殊に、前者が主な要因である。
ルトランジスタのゲート電圧が負のときに引き起こされ
るドレイン間トンネル電流や、ドレイン拡散層周辺にあ
る結晶欠陥などが要因となって発生するものと思われ、
殊に、前者が主な要因である。
【0133】図4のワード線駆動パルス発生回路2aを
図5(d)〜(f)の波形で動作させた場合において、
図6(a)は各メモリセルを構成するMOSトランジス
タのフローティングゲートの電圧波形VFGを例示し、
図6(b)はこのMOSトランジスタが接続された副ビ
ット線の電圧変化VBLを例示し、図6(c)はこのM
OSトランジスタのコントロールゲートの電圧波形VC
Gを例示している。
図5(d)〜(f)の波形で動作させた場合において、
図6(a)は各メモリセルを構成するMOSトランジス
タのフローティングゲートの電圧波形VFGを例示し、
図6(b)はこのMOSトランジスタが接続された副ビ
ット線の電圧変化VBLを例示し、図6(c)はこのM
OSトランジスタのコントロールゲートの電圧波形VC
Gを例示している。
【0134】なお、図6において、(イ)は図4のメモ
リセルトランジスタMa1等に該当し、(ロ)は図4の
メモリセルトランジスタMb1等に該当し、(ハ)は図
示しない第3の副ビット線に接続されたメモリセルトラ
ンジスタに該当するものと考えることにする。
リセルトランジスタMa1等に該当し、(ロ)は図4の
メモリセルトランジスタMb1等に該当し、(ハ)は図
示しない第3の副ビット線に接続されたメモリセルトラ
ンジスタに該当するものと考えることにする。
【0135】図3(b)に示した等価抵抗Roの値が小
さい場合、すなわち副ビット線の漏洩電流(リーク電
流)が大きい場合、フローティングゲート電圧VFGは
なかなか所望値に収束しない。図6(a)はそのような
場合の波形を示すものである。
さい場合、すなわち副ビット線の漏洩電流(リーク電
流)が大きい場合、フローティングゲート電圧VFGは
なかなか所望値に収束しない。図6(a)はそのような
場合の波形を示すものである。
【0136】すなわち図6(c)に示すように、不揮発
性メモリセルトランジスタの消去のために波高値が5V
から−10Vに振動するパルスをメモリセルトランジス
タのコントロールゲートに印加すると、図6(a)に示
すように、フローティングゲート電圧VFGはコントロ
ールゲート電極に印加されるパルスの振幅に応じて振動
する。その過程において、副ビット線の漏洩電流(抵抗
Roを介して流れるリーク電流)により、図6(b)に
示すように、不揮発性メモリセルトランジスタ(イ)
(ロ)(ハ)それぞれが接続される副ビット線電圧VB
Lは急激に(異なる変化率で)低下する。しかし、副ビ
ット線電位の低下があまりに早いと、フローティングゲ
ート電圧VFGの値が互いに異なる不揮発性メモリセル
トランジスタ(イ)(ロ)(ハ)は、所定のしきい値電
圧Vthに向かって容易に収束しない。
性メモリセルトランジスタの消去のために波高値が5V
から−10Vに振動するパルスをメモリセルトランジス
タのコントロールゲートに印加すると、図6(a)に示
すように、フローティングゲート電圧VFGはコントロ
ールゲート電極に印加されるパルスの振幅に応じて振動
する。その過程において、副ビット線の漏洩電流(抵抗
Roを介して流れるリーク電流)により、図6(b)に
示すように、不揮発性メモリセルトランジスタ(イ)
(ロ)(ハ)それぞれが接続される副ビット線電圧VB
Lは急激に(異なる変化率で)低下する。しかし、副ビ
ット線電位の低下があまりに早いと、フローティングゲ
ート電圧VFGの値が互いに異なる不揮発性メモリセル
トランジスタ(イ)(ロ)(ハ)は、所定のしきい値電
圧Vthに向かって容易に収束しない。
【0137】図3(b)の実施の形態を採用すれば、ビ
ット線選択トランジスタTsa1の間欠的なオン動作に
より図6(b)に示すような副ビット線電圧の低下が防
止されるので、メモリセルトランジスタのしきい値電圧
Vth(フローティングゲート電圧VFGに対応)の所
望値への収束を確実なものとすることができる。
ット線選択トランジスタTsa1の間欠的なオン動作に
より図6(b)に示すような副ビット線電圧の低下が防
止されるので、メモリセルトランジスタのしきい値電圧
Vth(フローティングゲート電圧VFGに対応)の所
望値への収束を確実なものとすることができる。
【0138】図3の実施の形態では、漏洩電流成分等価
抵抗Roを介して逃げる電荷を漏洩電流補償回路(Ts
a1)の間欠的な導通で補っているから、ビット線選択
トランジスタTsa1をオフさせている間、副ビット線
BLsa1に蓄積された電荷を長時間保持することがで
きる。したがって、ビット線選択トランジスタTsa1
をトランスファーゲートとして用い、副ビット線BLs
a1の等価容量Coを情報記憶容量として用いることに
よって、リフレッシュ周期を長く取れるDRAM構成を
実現することができる。
抵抗Roを介して逃げる電荷を漏洩電流補償回路(Ts
a1)の間欠的な導通で補っているから、ビット線選択
トランジスタTsa1をオフさせている間、副ビット線
BLsa1に蓄積された電荷を長時間保持することがで
きる。したがって、ビット線選択トランジスタTsa1
をトランスファーゲートとして用い、副ビット線BLs
a1の等価容量Coを情報記憶容量として用いることに
よって、リフレッシュ周期を長く取れるDRAM構成を
実現することができる。
【0139】図3の実施の形態では、漏洩電流があって
も副ビット線BLsa1の高電位情報を保つことができ
る。また副ビット線BLsa1の低電位情報については
トランジスタTsa1をオフさせておくことによりその
情報を保つことができる。
も副ビット線BLsa1の高電位情報を保つことができ
る。また副ビット線BLsa1の低電位情報については
トランジスタTsa1をオフさせておくことによりその
情報を保つことができる。
【0140】しかし、たとえばメモリセルトランジスタ
(ハ)のしきい値が所定のしきい値電圧Vthに収束し
た後(書込終了後)で、そのゲートに図6(c)のパル
スが印加され続けていると、このトランジスタ(ハ)が
オン・オフを繰り返すため、図6(c)のパルスに同期
した電位変動(たとえば図6(b)中の波形(ハ)の振
幅微動をもう少し大きくしたもの)が副ビット線(BL
sa1/BLsa2)の電圧VBLに現れる(具体的な
電位変動波形例は前述の特願平6ー222734号の図
9(b)の波形(ロ)に示されている)。
(ハ)のしきい値が所定のしきい値電圧Vthに収束し
た後(書込終了後)で、そのゲートに図6(c)のパル
スが印加され続けていると、このトランジスタ(ハ)が
オン・オフを繰り返すため、図6(c)のパルスに同期
した電位変動(たとえば図6(b)中の波形(ハ)の振
幅微動をもう少し大きくしたもの)が副ビット線(BL
sa1/BLsa2)の電圧VBLに現れる(具体的な
電位変動波形例は前述の特願平6ー222734号の図
9(b)の波形(ロ)に示されている)。
【0141】後に詳しく述べるが、この電位変動は、図
10以降の実施の形態に示すSRAMビット30(30
a、30b)により除去される。
10以降の実施の形態に示すSRAMビット30(30
a、30b)により除去される。
【0142】図8は、この発明の第3の実施の形態に係
る不揮発性半導体記憶装置の構成を示す。これは図1あ
るいは図4の実施の形態の変形例でもある。
る不揮発性半導体記憶装置の構成を示す。これは図1あ
るいは図4の実施の形態の変形例でもある。
【0143】図1のワード線スイッチ回路3の回路数
は、図8に示すように、メモリセルブロック1a(1
b)を構成するメモリセルトランジスタMa1〜Ma2
(Mb1〜Mb2)の数に一致させてもよい。たとえば
メモリセルブロック1aが1024個のメモリセルトラ
ンジスタMa1〜Ma1024で構成されるなら、この
ワード線スイッチ回路を1024回路用意する。あるい
は、ワード線駆動パルス発生回路2の出力を1024本
のワード線W1〜W1024に順次接続するマルチプレ
クサで、ワード線スイッチ回路3を構成する。
は、図8に示すように、メモリセルブロック1a(1
b)を構成するメモリセルトランジスタMa1〜Ma2
(Mb1〜Mb2)の数に一致させてもよい。たとえば
メモリセルブロック1aが1024個のメモリセルトラ
ンジスタMa1〜Ma1024で構成されるなら、この
ワード線スイッチ回路を1024回路用意する。あるい
は、ワード線駆動パルス発生回路2の出力を1024本
のワード線W1〜W1024に順次接続するマルチプレ
クサで、ワード線スイッチ回路3を構成する。
【0144】図8において、全てのワード線スイッチ回
路31〜32を同時にオンさせて全てのワード線を同時
にワード線駆動パルス発生回路2の出力に接続するよう
にすれば、全てのメモリセルブロック内のメモリセルト
ランジスタを同時に消去することができる(これはフラ
ッシュEEPROMの一括消去動作)。
路31〜32を同時にオンさせて全てのワード線を同時
にワード線駆動パルス発生回路2の出力に接続するよう
にすれば、全てのメモリセルブロック内のメモリセルト
ランジスタを同時に消去することができる(これはフラ
ッシュEEPROMの一括消去動作)。
【0145】一方、ワード線スイッチ回路31〜32を
1回路づつオンさせて特定のワード線にワード線駆動パ
ルス発生回路2の出力に接続するようにすれば、各メモ
リセルブロック内の特定のメモリセルトランジスタだけ
を消去することができる(ビット単位消去動作)。
1回路づつオンさせて特定のワード線にワード線駆動パ
ルス発生回路2の出力に接続するようにすれば、各メモ
リセルブロック内の特定のメモリセルトランジスタだけ
を消去することができる(ビット単位消去動作)。
【0146】図9は、この発明の第4の実施の形態に係
る不揮発性半導体記憶装置の構成を示す。これは図1あ
るいは図4の実施の形態の変形例でもある。
る不揮発性半導体記憶装置の構成を示す。これは図1あ
るいは図4の実施の形態の変形例でもある。
【0147】図1のワード線スイッチ回路3の回路数
は、図9に示すように、メモリセルブロック1a(1
b)の数に一致させてもよい。たとえばメモリセルブロ
ックが512ブロックで構成されるなら、このワード線
スイッチ回路を512回路用意する。あるいは、ワード
線駆動パルス発生回路2の出力を512本のブロック単
位ワード線に順次接続するマルチプレクサで、ワード線
スイッチ回路3を構成する。
は、図9に示すように、メモリセルブロック1a(1
b)の数に一致させてもよい。たとえばメモリセルブロ
ックが512ブロックで構成されるなら、このワード線
スイッチ回路を512回路用意する。あるいは、ワード
線駆動パルス発生回路2の出力を512本のブロック単
位ワード線に順次接続するマルチプレクサで、ワード線
スイッチ回路3を構成する。
【0148】図9において、全てのワード線スイッチ回
路3a〜3bを同時にオンさせて全てのワード線を同時
にワード線駆動パルス発生回路2の出力に接続するよう
にすれば、全てのメモリセルブロック内のメモリセルト
ランジスタを同時に消去することができる(これはフラ
ッシュEEPROMの一括消去動作)。
路3a〜3bを同時にオンさせて全てのワード線を同時
にワード線駆動パルス発生回路2の出力に接続するよう
にすれば、全てのメモリセルブロック内のメモリセルト
ランジスタを同時に消去することができる(これはフラ
ッシュEEPROMの一括消去動作)。
【0149】一方、ワード線スイッチ回路3a〜3bを
1回路づつオンさせて特定のメモリセルブロックのワー
ド線毎にワード線駆動パルス発生回路2の出力に接続す
るようにすれば、各メモリセルブロックの内の全メモリ
セルトランジスタをブロック毎に消去することができる
(ブロック単位消去動作)。
1回路づつオンさせて特定のメモリセルブロックのワー
ド線毎にワード線駆動パルス発生回路2の出力に接続す
るようにすれば、各メモリセルブロックの内の全メモリ
セルトランジスタをブロック毎に消去することができる
(ブロック単位消去動作)。
【0150】図10は、この発明の第5の実施の形態に
係る不揮発性半導体記憶装置を説明するもので、(a)
はその構成の要部を示し(b)はその要部信号波形を示
し(c)その一部の回路を示す。
係る不揮発性半導体記憶装置を説明するもので、(a)
はその構成の要部を示し(b)はその要部信号波形を示
し(c)その一部の回路を示す。
【0151】図10(a)において、副ビット線BLs
a1にはSRAMビット接続トランジスタTgaを介し
てSRAMビット30aが接続され、副ビット線BLs
b1にはSRAMビット接続トランジスタTgbを介し
てSRAMビット30bが接続されている。
a1にはSRAMビット接続トランジスタTgaを介し
てSRAMビット30aが接続され、副ビット線BLs
b1にはSRAMビット接続トランジスタTgbを介し
てSRAMビット30bが接続されている。
【0152】図10(a)の回路から副ビット線BLs
a1上の要部回路構成を取り出したのが図10(c)で
ある。すなわち、副ビット線BLsa1は、ビット線選
択トランジスタTsa1を介して主ビット線BLa1へ
選択的に接続されるようになっている。副ビット線BL
sa1にはメモリセルトランジスタMa1が接続され
る。この副ビット線BLsa1には、容量Coおよび漏
洩電流成分抵抗Roが等価的に繋がっている。この副ビ
ット線BLsa1にはさらに、SRAMビット接続トラ
ンジスタTgaを介してSRAMビット30aが接続さ
れている。
a1上の要部回路構成を取り出したのが図10(c)で
ある。すなわち、副ビット線BLsa1は、ビット線選
択トランジスタTsa1を介して主ビット線BLa1へ
選択的に接続されるようになっている。副ビット線BL
sa1にはメモリセルトランジスタMa1が接続され
る。この副ビット線BLsa1には、容量Coおよび漏
洩電流成分抵抗Roが等価的に繋がっている。この副ビ
ット線BLsa1にはさらに、SRAMビット接続トラ
ンジスタTgaを介してSRAMビット30aが接続さ
れている。
【0153】図10(c)の回路は次のように動作す
る。まず、メモリセルトランジスタMa1へデータ書込
のためのアドレス指定がなされ、副ビット線BLsa1
が主ビット線BLa1の電位(+5V)にプリチャージ
される(時間t1以前)。その後、時間t1において、
接続トランジスタTgaのゲートに図10(b)最上段
の信号が印加される。するとトランジスタTgaのドレ
イン・ソース間が導通し、副ビット線BLsa1にSR
AMビット30aが接続される。
る。まず、メモリセルトランジスタMa1へデータ書込
のためのアドレス指定がなされ、副ビット線BLsa1
が主ビット線BLa1の電位(+5V)にプリチャージ
される(時間t1以前)。その後、時間t1において、
接続トランジスタTgaのゲートに図10(b)最上段
の信号が印加される。するとトランジスタTgaのドレ
イン・ソース間が導通し、副ビット線BLsa1にSR
AMビット30aが接続される。
【0154】続いて、副ビット線BLsa1をプリチャ
ージするためにビット線選択トランジスタTsa1のゲ
ートに印加されていた信号ST1(図10(b)上から
2番目)は、0Vにレベルダウンする(時間t2)。す
ると副ビット線BLsa1は主ビット線BLa1から切
り離され、プリチャージ電位に充電されたフローティン
グ状態になる。
ージするためにビット線選択トランジスタTsa1のゲ
ートに印加されていた信号ST1(図10(b)上から
2番目)は、0Vにレベルダウンする(時間t2)。す
ると副ビット線BLsa1は主ビット線BLa1から切
り離され、プリチャージ電位に充電されたフローティン
グ状態になる。
【0155】その後、ワード線駆動パルス出力WDPO
UT(図10(b)最下段)がメモリセルトランジスタ
Ma1のコントロールゲートに与えられ、このトランジ
スタMa1がオンすると(時間t3)、副ビット線BL
sa1の電位は0V方向に変化する。このとき、SRA
Mビット接続トランジスタTgaは導通しているので、
SRAMビット30aはこの副ビット線電位変化を検知
できる。
UT(図10(b)最下段)がメモリセルトランジスタ
Ma1のコントロールゲートに与えられ、このトランジ
スタMa1がオンすると(時間t3)、副ビット線BL
sa1の電位は0V方向に変化する。このとき、SRA
Mビット接続トランジスタTgaは導通しているので、
SRAMビット30aはこの副ビット線電位変化を検知
できる。
【0156】この副ビット線電位変化が検知されると、
SRAMビット30は変化直後の副ビット線電位(0
V)をラッチする。すると、副ビット線BLsa1の電
位は導通している接続トランジスタTgaを介してSR
AMビット30aのラッチレベル(記憶内容;0V)に
クランプされる(図10(b)上から3番目)。
SRAMビット30は変化直後の副ビット線電位(0
V)をラッチする。すると、副ビット線BLsa1の電
位は導通している接続トランジスタTgaを介してSR
AMビット30aのラッチレベル(記憶内容;0V)に
クランプされる(図10(b)上から3番目)。
【0157】その結果、時間t3以降のワード線駆動パ
ルス出力WDPOUTの連続印加(たとえば10パルス
連続する)によりメモリセルトランジスタMa1がオン
・オフを反復しても、副ビット線電位はラッチレベル
(0V)にクランプされているので、ワード線駆動パル
ス出力WDPOUTに同期した副ビット線BLsa1の
電位変動は殆どなくなる。
ルス出力WDPOUTの連続印加(たとえば10パルス
連続する)によりメモリセルトランジスタMa1がオン
・オフを反復しても、副ビット線電位はラッチレベル
(0V)にクランプされているので、ワード線駆動パル
ス出力WDPOUTに同期した副ビット線BLsa1の
電位変動は殆どなくなる。
【0158】図10のSRAMビット30a/30bを
図1、図4、図8または図9の実施の形態の回路の副ビ
ット線BLsa1/BLsb1に接続することにより、
これらの実施の形態の副ビット線の電位変動が防止され
る。
図1、図4、図8または図9の実施の形態の回路の副ビ
ット線BLsa1/BLsb1に接続することにより、
これらの実施の形態の副ビット線の電位変動が防止され
る。
【0159】図11は、図10のSRAMビット30a
の具体例を示す。この回路30aは、ドレイン負荷抵抗
R301を持つNチャネルトランジスタT301とドレ
イン負荷抵抗R302を持つNチャネルトランジスタT
302との交差接続によるフリップフロップ回路を含ん
でいる。通常は、トランジスタT301(コンダクタン
ス小)がオフし、トランジスタT302(コンダクタン
ス大)がオンしてる。
の具体例を示す。この回路30aは、ドレイン負荷抵抗
R301を持つNチャネルトランジスタT301とドレ
イン負荷抵抗R302を持つNチャネルトランジスタT
302との交差接続によるフリップフロップ回路を含ん
でいる。通常は、トランジスタT301(コンダクタン
ス小)がオフし、トランジスタT302(コンダクタン
ス大)がオンしてる。
【0160】図11の回路の読み出し動作は次のように
なる。すなわち、接続トランジスタTgaが導通して副
ビット線BLsa1がトランジスタT302のゲートに
接続されたとき、副ビット線電位が+5Vならトランジ
スタT302はオンしたままであり、フリップフロップ
の回路状態は変化しない。つまり、副ビット線電位+5
Vは回路30aにラッチされない。
なる。すなわち、接続トランジスタTgaが導通して副
ビット線BLsa1がトランジスタT302のゲートに
接続されたとき、副ビット線電位が+5Vならトランジ
スタT302はオンしたままであり、フリップフロップ
の回路状態は変化しない。つまり、副ビット線電位+5
Vは回路30aにラッチされない。
【0161】一方、接続トランジスタTgaが導通して
副ビット線BLsa1がトランジスタT302のゲート
に接続されたとき、副ビット線電位が0Vならトランジ
スタT302がオフとなり、代わってトランジスタT3
01がオンとなる。すると、フリップフロップの回路状
態が変化し、副ビット線電位0Vは回路30aにラッチ
される(つまり、副ビット線電位がオンしたトランジス
タT301のドレイン電位にクランプされる)。
副ビット線BLsa1がトランジスタT302のゲート
に接続されたとき、副ビット線電位が0Vならトランジ
スタT302がオフとなり、代わってトランジスタT3
01がオンとなる。すると、フリップフロップの回路状
態が変化し、副ビット線電位0Vは回路30aにラッチ
される(つまり、副ビット線電位がオンしたトランジス
タT301のドレイン電位にクランプされる)。
【0162】上述した副ビット線BLsa1の電位がセ
ンスアンプSAにより検知され、この電位に対応したメ
モリセルデータがセンスアンプSAにより読み出され
る。
ンスアンプSAにより検知され、この電位に対応したメ
モリセルデータがセンスアンプSAにより読み出され
る。
【0163】トランジスタT301とT302との間に
はコンダクタンスの差が設けられているので、SRAM
ビット接続トランジスタTgaがオフすると、このフリ
ップフロップの状態は元に戻る(トランジスタT301
がオフで、トランジスタT302がオン)。
はコンダクタンスの差が設けられているので、SRAM
ビット接続トランジスタTgaがオフすると、このフリ
ップフロップの状態は元に戻る(トランジスタT301
がオフで、トランジスタT302がオン)。
【0164】図12は、図10のSRAMビット30a
の他例を示す。この回路30aは、直列接続された2段
インバータI301およびI302と、インバータI3
02の出力をインバータI301の入力へ選択的に正帰
還させるトランジスタTgaにより、構成されている。
の他例を示す。この回路30aは、直列接続された2段
インバータI301およびI302と、インバータI3
02の出力をインバータI301の入力へ選択的に正帰
還させるトランジスタTgaにより、構成されている。
【0165】図12の回路において、トランジスタTg
aが導通したときの副ビット線BLsa1が+5Vな
ら、インバータI302の出力も+5Vとなる。この+
5V出力は導通したトランジスタTgaを介して副ビッ
ト線BLsa1へフィードバックされ、副ビット線BL
sa1電位が+5Vにクランプ(ラッチ)される。
aが導通したときの副ビット線BLsa1が+5Vな
ら、インバータI302の出力も+5Vとなる。この+
5V出力は導通したトランジスタTgaを介して副ビッ
ト線BLsa1へフィードバックされ、副ビット線BL
sa1電位が+5Vにクランプ(ラッチ)される。
【0166】一方、トランジスタTgaが導通したとき
の副ビット線BLsa1が0Vなら、インバータI30
2の出力も0Vとなる。この0V出力は導通したトラン
ジスタTgaを介して副ビット線BLsa1へフィード
バックされ、副ビット線BLsa1電位が0Vにクラン
プ(ラッチ)される。この0Vクランプにより、副ビッ
ト線BLsa1の電位変動が抑さえられる。
の副ビット線BLsa1が0Vなら、インバータI30
2の出力も0Vとなる。この0V出力は導通したトラン
ジスタTgaを介して副ビット線BLsa1へフィード
バックされ、副ビット線BLsa1電位が0Vにクラン
プ(ラッチ)される。この0Vクランプにより、副ビッ
ト線BLsa1の電位変動が抑さえられる。
【0167】上述した副ビット線BLsa1の電位がセ
ンスアンプSAにより検知され、この電位に対応したメ
モリセルデータがセンスアンプSAにより読み出され
る。
ンスアンプSAにより検知され、この電位に対応したメ
モリセルデータがセンスアンプSAにより読み出され
る。
【0168】図13は、この発明の第5の実施の形態に
係る不揮発性半導体記憶装置の構成を説明する回路図で
ある。n本のビット線BL1〜BLnそれぞれには、n
個のSRAMビット(フリップフロップ)301〜30
nが接続されている。これらのSRAMビットが、SR
AMメモリブロック300を構成する。
係る不揮発性半導体記憶装置の構成を説明する回路図で
ある。n本のビット線BL1〜BLnそれぞれには、n
個のSRAMビット(フリップフロップ)301〜30
nが接続されている。これらのSRAMビットが、SR
AMメモリブロック300を構成する。
【0169】SRAMビット301のビット線BL1に
はm個のメモリセルトランジスタM11〜M1mのドレ
インが接続される。同様に、SRAMビット302のビ
ット線BL2にはm個のメモリセルトランジスタM21
〜M2mのドレインが接続され、SRAMビット30n
のビット線BLnにはm個のメモリセルトランジスタM
n1〜Mnmのドレインが接続される。
はm個のメモリセルトランジスタM11〜M1mのドレ
インが接続される。同様に、SRAMビット302のビ
ット線BL2にはm個のメモリセルトランジスタM21
〜M2mのドレインが接続され、SRAMビット30n
のビット線BLnにはm個のメモリセルトランジスタM
n1〜Mnmのドレインが接続される。
【0170】n個のメモリセルトランジスタM11〜M
n1のゲートはワード線W1に接続され、n個のメモリ
セルトランジスタM12〜Mn2のゲートはワード線W
2に接続される。以下同様にして、n個のメモリセルト
ランジスタM13〜Mn3のゲートはワード線W3に接
続され、n個のメモリセルトランジスタM1m〜Mnm
のゲートはワード線Wmに接続される。
n1のゲートはワード線W1に接続され、n個のメモリ
セルトランジスタM12〜Mn2のゲートはワード線W
2に接続される。以下同様にして、n個のメモリセルト
ランジスタM13〜Mn3のゲートはワード線W3に接
続され、n個のメモリセルトランジスタM1m〜Mnm
のゲートはワード線Wmに接続される。
【0171】以上の構成において、nxm個のメモリセ
ルトランジスタ(各々は図10(a)のトランジスタM
a1と同じ構造を持つ)は、この実施の形態のフラッシ
ュメモリセルアレイを形成している。たとえばn=51
2、m=8ならば、図13のメモリセルアレイは512
バイトのフラッシュメモリセルブロックとなる。このブ
ロックが1000個集まれば、512kバイトの不揮発
性半導体記憶装置となる。
ルトランジスタ(各々は図10(a)のトランジスタM
a1と同じ構造を持つ)は、この実施の形態のフラッシ
ュメモリセルアレイを形成している。たとえばn=51
2、m=8ならば、図13のメモリセルアレイは512
バイトのフラッシュメモリセルブロックとなる。このブ
ロックが1000個集まれば、512kバイトの不揮発
性半導体記憶装置となる。
【0172】たとえば図13のビット線BL1に接続さ
れたメモリセルトランジスタM11〜M1mそれぞれへ
のデータ書き込みには数100マイクロセカンドを要す
るとしても、ビット線BL1に接続されたSRAMビッ
ト301へのデータ書き込みは精々数10ナノセカンド
しかかからない。このSRAMビット301に、一旦所
定のデータ(”0”/”1”)が短時間で書き込まれた
あとは、ビット線BL1の電位をSRAMビット301
に書き込まれたデータの電位に維持することができる。
このデータ電位はビット線BL1に僅かなリーク電流が
流れていても変化はしない。
れたメモリセルトランジスタM11〜M1mそれぞれへ
のデータ書き込みには数100マイクロセカンドを要す
るとしても、ビット線BL1に接続されたSRAMビッ
ト301へのデータ書き込みは精々数10ナノセカンド
しかかからない。このSRAMビット301に、一旦所
定のデータ(”0”/”1”)が短時間で書き込まれた
あとは、ビット線BL1の電位をSRAMビット301
に書き込まれたデータの電位に維持することができる。
このデータ電位はビット線BL1に僅かなリーク電流が
流れていても変化はしない。
【0173】ビット線BL1の電位がその記憶データに
相当する電位に維持されている間にたとえばワード線W
1がハイレベルとなりセルM11が選択されると、この
セルM11を構成するトランジスタ(図10のMa1)
のゲートに図10(b)下段に示すような正負振動パル
ス(ワード線駆動信号WDPOUT)が与えられる。こ
のパルスが数パルス〜10パルス程度反復されると、ビ
ット線BL1の電位(SRAMビット301の記憶デー
タ)が、不揮発性情報として、トランジスタM11のフ
ローティングゲートに書き込まれる。他のメモリセルト
ランジスタのフローティングゲートへのデータ書き込み
も同様に行われる。
相当する電位に維持されている間にたとえばワード線W
1がハイレベルとなりセルM11が選択されると、この
セルM11を構成するトランジスタ(図10のMa1)
のゲートに図10(b)下段に示すような正負振動パル
ス(ワード線駆動信号WDPOUT)が与えられる。こ
のパルスが数パルス〜10パルス程度反復されると、ビ
ット線BL1の電位(SRAMビット301の記憶デー
タ)が、不揮発性情報として、トランジスタM11のフ
ローティングゲートに書き込まれる。他のメモリセルト
ランジスタのフローティングゲートへのデータ書き込み
も同様に行われる。
【0174】図13の構成がたとえば512ビットxm
(mは整数)メモリブロックを形成している場合は、図
示しない外部回路から512ビット単位のデータがSR
AMビット301〜30n(n=512)に同時に書き
込まれる(書き込み所要時間は、通常、数10ナノセカ
ンド以下)。
(mは整数)メモリブロックを形成している場合は、図
示しない外部回路から512ビット単位のデータがSR
AMビット301〜30n(n=512)に同時に書き
込まれる(書き込み所要時間は、通常、数10ナノセカ
ンド以下)。
【0175】その後、SRAMビット301〜30nに
書き込まれたデータで決まるビット線BL1〜BLnの
電位それぞれが、不揮発性情報として、ワード線W1〜
Wmで選択された特定のメモリセルトランジスタM11
〜Mnmのいずれかに書き込まれる(書き込み所要時間
は数100マイクロセカンド以下)。この書き込みが終
了したあとは、SRAMビット301〜30nの内容は
消えても良い。
書き込まれたデータで決まるビット線BL1〜BLnの
電位それぞれが、不揮発性情報として、ワード線W1〜
Wmで選択された特定のメモリセルトランジスタM11
〜Mnmのいずれかに書き込まれる(書き込み所要時間
は数100マイクロセカンド以下)。この書き込みが終
了したあとは、SRAMビット301〜30nの内容は
消えても良い。
【0176】以上の構成により、高速書き込みの可能な
フラッシュメモリを得ることができる。
フラッシュメモリを得ることができる。
【0177】図14は、SRAMビットの具体例を示
す。図14のSRAMビット30aは図11のフリップ
フロップ30aと同じ回路構成を含むが、図14ではこ
のフリップフロップ回路にパスゲート(接続トランジス
タ)Tpgを含めてSRAMビット301の1セルとし
ている。
す。図14のSRAMビット30aは図11のフリップ
フロップ30aと同じ回路構成を含むが、図14ではこ
のフリップフロップ回路にパスゲート(接続トランジス
タ)Tpgを含めてSRAMビット301の1セルとし
ている。
【0178】図16は図14のSRAMビット30a/
301の回路動作を説明するタイミングチャートであ
る。時間t10以降、図示しない外部回路からの書き込
みデータ(0または1)が副ビット線BLsa1に与え
られている。時間t12においてパスゲート信号PGが
トランジスタTpgのゲートに与えられると、トランジ
スタTpgが導通する。すると、副ビット線BLsa1
の電位に対応するデータがフリップフロップ型SRAM
ビット30aに記憶される。トランジスタTpgが導通
している間は、副ビット線BLsa1の電位はSRAM
ビット30aの記憶データに対応する電位(たとえばト
ランジスタT301がオンしておれば0V)に固定さ
れ、変動しなくなる。
301の回路動作を説明するタイミングチャートであ
る。時間t10以降、図示しない外部回路からの書き込
みデータ(0または1)が副ビット線BLsa1に与え
られている。時間t12においてパスゲート信号PGが
トランジスタTpgのゲートに与えられると、トランジ
スタTpgが導通する。すると、副ビット線BLsa1
の電位に対応するデータがフリップフロップ型SRAM
ビット30aに記憶される。トランジスタTpgが導通
している間は、副ビット線BLsa1の電位はSRAM
ビット30aの記憶データに対応する電位(たとえばト
ランジスタT301がオンしておれば0V)に固定さ
れ、変動しなくなる。
【0179】その後、時間t14から、ワード線W1を
介してメモリセルトランジスタMa1のゲートに正負振
動パルス(ワード線駆動信号)が印加されると、副ビッ
ト線BLsa1の電位(すなわちSRAMビット30a
の記憶内容)に対応したデータが、トランジスタMa1
のフローティングゲートに書き込まれる。
介してメモリセルトランジスタMa1のゲートに正負振
動パルス(ワード線駆動信号)が印加されると、副ビッ
ト線BLsa1の電位(すなわちSRAMビット30a
の記憶内容)に対応したデータが、トランジスタMa1
のフローティングゲートに書き込まれる。
【0180】なお、図16において時間t10からt1
2まで、およびt12からt14までの時間は、数10
ナノセカンド程度あれば良い。
2まで、およびt12からt14までの時間は、数10
ナノセカンド程度あれば良い。
【0181】図15は、SRAMビットの他の具体例を
示す。図14のSRAMビット301ではパスゲートT
pgがフリップフロップの片側出力に1カ所設けられて
いるだけであるが、図15のSRAMビット301では
2つのパスゲートTpg1、Tpg2がフリップフロッ
プの両側出力に2カ所設けられている。
示す。図14のSRAMビット301ではパスゲートT
pgがフリップフロップの片側出力に1カ所設けられて
いるだけであるが、図15のSRAMビット301では
2つのパスゲートTpg1、Tpg2がフリップフロッ
プの両側出力に2カ所設けられている。
【0182】図17は図15のSRAMビット30a/
301の回路動作を説明するタイミングチャートであ
る。時間t20以降、図示しない外部回路からの書き込
みデータ(”0”)が、トランジスタTsa1を介し
て、副ビット線BLsa1に与えられている。時間t2
2においてパスゲート信号PG2がトランジスタTpg
2のゲートに与えられると、トランジスタTpg2が導
通する。すると、副ビット線BLsa1の電位に対応す
るデータがフリップフロップ型SRAMビット30aに
記憶され、続いて時間t24においてトランジスタTp
g2が非導通となる。
301の回路動作を説明するタイミングチャートであ
る。時間t20以降、図示しない外部回路からの書き込
みデータ(”0”)が、トランジスタTsa1を介し
て、副ビット線BLsa1に与えられている。時間t2
2においてパスゲート信号PG2がトランジスタTpg
2のゲートに与えられると、トランジスタTpg2が導
通する。すると、副ビット線BLsa1の電位に対応す
るデータがフリップフロップ型SRAMビット30aに
記憶され、続いて時間t24においてトランジスタTp
g2が非導通となる。
【0183】その後、図示しない外部回路からの書き込
みデータ(”1”)が、トランジスタTsa1を介し
て、副ビット線BLsa1に与えられたとする(時間t
30)。その後パスゲート信号PG1が発生すると(時
間t32)、トランジスタTpg1が導通する。トラン
ジスタTpg1が導通している間は、副ビット線BLs
a1の電位はSRAMビット30aの記憶データに対応
する電位(たとえばトランジスタT301がオフしてお
れば5V)に固定され、変動しなくなる。
みデータ(”1”)が、トランジスタTsa1を介し
て、副ビット線BLsa1に与えられたとする(時間t
30)。その後パスゲート信号PG1が発生すると(時
間t32)、トランジスタTpg1が導通する。トラン
ジスタTpg1が導通している間は、副ビット線BLs
a1の電位はSRAMビット30aの記憶データに対応
する電位(たとえばトランジスタT301がオフしてお
れば5V)に固定され、変動しなくなる。
【0184】その後は、図16の場合と同様な動作が行
われる。すなわち、時間t40から、ワード線W1を介
してメモリセルトランジスタMa1のゲートに正負振動
パルス(ワード線駆動信号)が印加されると、副ビット
線BLsa1の電位(すなわちSRAMビット30aの
記憶内容)に対応したデータが、トランジスタMa1の
フローティングゲートに書き込まれる。
われる。すなわち、時間t40から、ワード線W1を介
してメモリセルトランジスタMa1のゲートに正負振動
パルス(ワード線駆動信号)が印加されると、副ビット
線BLsa1の電位(すなわちSRAMビット30aの
記憶内容)に対応したデータが、トランジスタMa1の
フローティングゲートに書き込まれる。
【0185】なお、図17において時間t20からt2
6まで、t30からt36まで、およびt36からt4
0までの時間は、それぞれ数10ナノセカンド程度以下
で良い。
6まで、t30からt36まで、およびt36からt4
0までの時間は、それぞれ数10ナノセカンド程度以下
で良い。
【0186】図18は、図14または図15の変形例で
あって、主ビット線BLa1側にSRAMビット30a
を設けた場合を示す。図18の回路の場合、SRAMビ
ットに一時格納された書き込みデータが所望のセル(た
とえばMa1)に書き込み終わるまでは、ゲート信号S
T1をハイレベルに保っておく。この点を除けば、図1
8の実施の形態は基本的には図14または図15の実施
の形態と同等である。
あって、主ビット線BLa1側にSRAMビット30a
を設けた場合を示す。図18の回路の場合、SRAMビ
ットに一時格納された書き込みデータが所望のセル(た
とえばMa1)に書き込み終わるまでは、ゲート信号S
T1をハイレベルに保っておく。この点を除けば、図1
8の実施の形態は基本的には図14または図15の実施
の形態と同等である。
【0187】図19は、この発明の第6の実施の形態に
係る不揮発性半導体記憶装置の構成を説明する回路図で
ある。
係る不揮発性半導体記憶装置の構成を説明する回路図で
ある。
【0188】ビット線BL1(またはBLsa1)の一
方はNチャネルトランジスタ(トランスファゲート)T
b1を介して微少電流源201に接続される。ビット線
BL1の他方は、Nチャネルトランジスタ(トランスフ
ァゲート)Ts1を介してセンスアンプSA1に接続さ
れるとともに、NチャネルトランジスタTg1を介して
負電源Vss/0V回路(接地回路GND)に接続され
る。
方はNチャネルトランジスタ(トランスファゲート)T
b1を介して微少電流源201に接続される。ビット線
BL1の他方は、Nチャネルトランジスタ(トランスフ
ァゲート)Ts1を介してセンスアンプSA1に接続さ
れるとともに、NチャネルトランジスタTg1を介して
負電源Vss/0V回路(接地回路GND)に接続され
る。
【0189】このビット線BL1には、メモリセルアレ
イの第1のカラムを構成する多数の不揮発性メモリセル
トランジスタ(コントロールゲートとフローティングゲ
ートを持つNチャネルMOSトランジスタ)M11〜M
1mのドレインが接続される。これらメモリセルトラン
ジスタM11〜M1mのソースは負電源Vss/0V回
路(接地回路GND)に接続される。
イの第1のカラムを構成する多数の不揮発性メモリセル
トランジスタ(コントロールゲートとフローティングゲ
ートを持つNチャネルMOSトランジスタ)M11〜M
1mのドレインが接続される。これらメモリセルトラン
ジスタM11〜M1mのソースは負電源Vss/0V回
路(接地回路GND)に接続される。
【0190】同様に、ビット線BL2(またはBLsb
1)の一方はNチャネルトランジスタ(トランスファゲ
ート)Tb2を介して微少電流源202に接続される。
ビット線BL2の他方はNチャネルトランジスタ(トラ
ンスファゲート)Ts2を介してセンスアンプSA2に
接続されるとともに、NチャネルトランジスタTg2を
介して負電源Vss/0V回路(接地回路GND)に接
続される。このビット線BL2には、メモリセルアレイ
の第2のカラムを構成する多数の不揮発性メモリセルト
ランジスタM21〜M2mのドレインが接続される。こ
れらメモリセルトランジスタM21〜M2mのソースは
負電源Vssに接続される。
1)の一方はNチャネルトランジスタ(トランスファゲ
ート)Tb2を介して微少電流源202に接続される。
ビット線BL2の他方はNチャネルトランジスタ(トラ
ンスファゲート)Ts2を介してセンスアンプSA2に
接続されるとともに、NチャネルトランジスタTg2を
介して負電源Vss/0V回路(接地回路GND)に接
続される。このビット線BL2には、メモリセルアレイ
の第2のカラムを構成する多数の不揮発性メモリセルト
ランジスタM21〜M2mのドレインが接続される。こ
れらメモリセルトランジスタM21〜M2mのソースは
負電源Vssに接続される。
【0191】図示しない他のメモリセルカラムも同様に
構成されている。メモリセルアレイの各ブロックは、メ
モリセルトランジスタM11〜Mn1、M12〜Mn
2、…、M1m〜Mnmそれぞれのゲート回路(ワード
線)WLすなわちW1〜Wmで構成されている。
構成されている。メモリセルアレイの各ブロックは、メ
モリセルトランジスタM11〜Mn1、M12〜Mn
2、…、M1m〜Mnmそれぞれのゲート回路(ワード
線)WLすなわちW1〜Wmで構成されている。
【0192】微少電流源201、202、…各々は、定
電流回路あるいは内部インピーダンスの高い電圧発生回
路(チャージポンプなど)で構成できる。
電流回路あるいは内部インピーダンスの高い電圧発生回
路(チャージポンプなど)で構成できる。
【0193】この実施の形態における微少電流源20
1、202、…は、外部クロックCLK(Φ)で動作
し、このクロックの周波数あるいはデューティ比に対応
した大きさの微少電流Is1、Is2、…をトランジス
タTb1、Tb2、…に供給する。トランジスタTb
1、Tb2、…はそのゲート信号BLKにより開閉制御
(オン・オフ制御)される。信号BLKがHレベルにな
るとこれらのトランジスタは導通(オン)し、微少電流
源201、202、…からの微少電流Is1、Is2、
…がビット線BL1、BL2、…に供給され得るように
なる。
1、202、…は、外部クロックCLK(Φ)で動作
し、このクロックの周波数あるいはデューティ比に対応
した大きさの微少電流Is1、Is2、…をトランジス
タTb1、Tb2、…に供給する。トランジスタTb
1、Tb2、…はそのゲート信号BLKにより開閉制御
(オン・オフ制御)される。信号BLKがHレベルにな
るとこれらのトランジスタは導通(オン)し、微少電流
源201、202、…からの微少電流Is1、Is2、
…がビット線BL1、BL2、…に供給され得るように
なる。
【0194】トランジスタTs1、Ts2、…はそのゲ
ート信号Sにより開閉制御(オン・オフ制御)される。
信号SがHレベルになるとこれらのトランジスタは導通
(オン)し、ビット線BL1、BL2、…がセンスアン
プSA1、SA2、…に接続される。たとえば、センス
アンプSA1がトランジスタTs1を介してビット線B
L1に接続されると、ワード線W1により選択されたメ
モリセルトランジスタM11の格納データ(ビット線B
L1の電位に対応)が、センスアンプSA1により読み
出される。他のメモリセルについても同様な読み取りが
行われる。
ート信号Sにより開閉制御(オン・オフ制御)される。
信号SがHレベルになるとこれらのトランジスタは導通
(オン)し、ビット線BL1、BL2、…がセンスアン
プSA1、SA2、…に接続される。たとえば、センス
アンプSA1がトランジスタTs1を介してビット線B
L1に接続されると、ワード線W1により選択されたメ
モリセルトランジスタM11の格納データ(ビット線B
L1の電位に対応)が、センスアンプSA1により読み
出される。他のメモリセルについても同様な読み取りが
行われる。
【0195】外部クロックCLK(Φ)、ゲート信号B
LK、ワード線駆動信号WL、ゲート信号Sなどは、所
定のタイミングで、制御回路120から発生される。
LK、ワード線駆動信号WL、ゲート信号Sなどは、所
定のタイミングで、制御回路120から発生される。
【0196】トランジスタTg1、Tg2、…は、それ
ぞれ、メモリ101、102、…からデータG1、G
2、…を受けて一時記憶する。データG1、G2、…の
内容がすべてLレベルであれば、トランジスタTg1、
Tg2、…はすべてオフしている。すると、微少電流源
201、202、…から接地回路GNDへの電流路がト
ランジスタTg1、Tg2、…により遮断されるから、
たとえBLK=HによりトランジスタTb1、Tb2、
…がオンしていても、微少電流Is1、Is2、…は流
れない。
ぞれ、メモリ101、102、…からデータG1、G
2、…を受けて一時記憶する。データG1、G2、…の
内容がすべてLレベルであれば、トランジスタTg1、
Tg2、…はすべてオフしている。すると、微少電流源
201、202、…から接地回路GNDへの電流路がト
ランジスタTg1、Tg2、…により遮断されるから、
たとえBLK=HによりトランジスタTb1、Tb2、
…がオンしていても、微少電流Is1、Is2、…は流
れない。
【0197】一方、データG1、G2、…の内容がすべ
てHレベルであれば、トランジスタTg1、Tg2、…
はすべて弱オン(短絡状態ではなく、高インピーダンス
な導通状態)する。すると、BLK=Hによりトランジ
スタTb1、Tb2、…がオンしておれば、微少電流源
201、202、…から接地回路GNDへ、トランジス
タTg1、Tg2、…を介して、微少電流Is1、Is
2、…が流れることになる。
てHレベルであれば、トランジスタTg1、Tg2、…
はすべて弱オン(短絡状態ではなく、高インピーダンス
な導通状態)する。すると、BLK=Hによりトランジ
スタTb1、Tb2、…がオンしておれば、微少電流源
201、202、…から接地回路GNDへ、トランジス
タTg1、Tg2、…を介して、微少電流Is1、Is
2、…が流れることになる。
【0198】他方、たとえばデータG1だけがHレベル
であり他のデータG2、…がすべてLレベルであれば、
トランジスタTg1だけが弱オンし、他のトランジスタ
Tg2、…はすべてオフする。この場合、BLK=Hに
よりトランジスタTb1、Tb2、…がオンしておれ
ば、微少電流源201から接地回路GNDへ、トランジ
スタTg1だけを介して、微少電流Is1が流れること
になる。
であり他のデータG2、…がすべてLレベルであれば、
トランジスタTg1だけが弱オンし、他のトランジスタ
Tg2、…はすべてオフする。この場合、BLK=Hに
よりトランジスタTb1、Tb2、…がオンしておれ
ば、微少電流源201から接地回路GNDへ、トランジ
スタTg1だけを介して、微少電流Is1が流れること
になる。
【0199】以上のように、メモリ101、102、…
の内容(データG1、G2、…)に応じて、どのビット
線BL1、BL2、…に微少電流Is1、Is2、…を
流すのかを、任意に決定できるようになる。
の内容(データG1、G2、…)に応じて、どのビット
線BL1、BL2、…に微少電流Is1、Is2、…を
流すのかを、任意に決定できるようになる。
【0200】なお、メモリ101、102、…は、通常
はフリップフロップなどのスタティック型記憶回路で構
成されるが、これらをDRAMなどのダイナミック型記
憶回路で構成することも可能である。
はフリップフロップなどのスタティック型記憶回路で構
成されるが、これらをDRAMなどのダイナミック型記
憶回路で構成することも可能である。
【0201】この発明が適用されない場合、ビット線B
L1につながったメモリセルトランジスタM11〜M1
mに対する書込が行われている最中にリーク電流などが
原因でビット線BL1の電位が時間とともに変化(低
下)すると、メモリセルトランジスタM11〜M1mに
対する書込(または消去)が正しく行われない可能性が
出てくる。
L1につながったメモリセルトランジスタM11〜M1
mに対する書込が行われている最中にリーク電流などが
原因でビット線BL1の電位が時間とともに変化(低
下)すると、メモリセルトランジスタM11〜M1mに
対する書込(または消去)が正しく行われない可能性が
出てくる。
【0202】微少電流源201は、上記リーク電流によ
るビット線BL1の電位変化をキャンセルするために設
けられている。すなわち、メモリセルトランジスタM1
1〜M1mに対する書込(または消去)が行われている
間、リーク電流などによりビット線BL1から失われる
電荷を微少電流源201からの微少電流Is1で補充す
るようにして、実用上問題となるようなビット線BL1
の電位変化が生じないようにしている。
るビット線BL1の電位変化をキャンセルするために設
けられている。すなわち、メモリセルトランジスタM1
1〜M1mに対する書込(または消去)が行われている
間、リーク電流などによりビット線BL1から失われる
電荷を微少電流源201からの微少電流Is1で補充す
るようにして、実用上問題となるようなビット線BL1
の電位変化が生じないようにしている。
【0203】トランジスタTg1、Tg2、…のうちど
のトランジスタ(1個または複数個)を弱オフ(または
オン)させるかは、データG1、G2、…の内容(信号
レベル)によって決定される。また、データG1、G
2、…の内容は書込(または消去)が完了するまでは保
持したいので、その保持手段としてメモリ101、10
2、…が設けられている。
のトランジスタ(1個または複数個)を弱オフ(または
オン)させるかは、データG1、G2、…の内容(信号
レベル)によって決定される。また、データG1、G
2、…の内容は書込(または消去)が完了するまでは保
持したいので、その保持手段としてメモリ101、10
2、…が設けられている。
【0204】メモリ101、102、…に書き込まれる
データG1、G2、…の内容は、メモリ書換回路110
により決定される。このメモリ書換回路110からメモ
リ101、102、…へのデータG1、G2、…の書き
込みは、制御回路120からのタイミングクロックCK
120に同期して行われるようになっている。
データG1、G2、…の内容は、メモリ書換回路110
により決定される。このメモリ書換回路110からメモ
リ101、102、…へのデータG1、G2、…の書き
込みは、制御回路120からのタイミングクロックCK
120に同期して行われるようになっている。
【0205】図20は、図19の実施の形態に示す微少
電流源(チャージポンプ)201、202、…の具体例
を示す回路図である。
電流源(チャージポンプ)201、202、…の具体例
を示す回路図である。
【0206】NチャネルMOSトランジスタTx3のゲ
ートおよびドレインは負電源Vss(0V)に接続さ
れ、そのソースはNチャネルMOSトランジスタTx2
のゲートおよびドレインに接続される。トランジスタT
x2のソースはNチャネルMOSトランジスタTx1の
ゲートおよびドレインに接続される。
ートおよびドレインは負電源Vss(0V)に接続さ
れ、そのソースはNチャネルMOSトランジスタTx2
のゲートおよびドレインに接続される。トランジスタT
x2のソースはNチャネルMOSトランジスタTx1の
ゲートおよびドレインに接続される。
【0207】トランジスタTx1のゲート・ドレインに
はキャパシタC1を介してクロックΦ(=CLK)が供
給され、トランジスタTx2のゲート・ドレインにはキ
ャパシタC2を介してクロックΦの反転クロックΦ*が
供給されるようになっている。このクロックΦ(Φ*)
としては、たとえば周波数が1MHz、振幅5V、デュ
ーティ比50%矩形パルスが用いられる。
はキャパシタC1を介してクロックΦ(=CLK)が供
給され、トランジスタTx2のゲート・ドレインにはキ
ャパシタC2を介してクロックΦの反転クロックΦ*が
供給されるようになっている。このクロックΦ(Φ*)
としては、たとえば周波数が1MHz、振幅5V、デュ
ーティ比50%矩形パルスが用いられる。
【0208】このような構成の微少電流源(チャージポ
ンプ)において、トランジスタTx3のソースから、ク
ロックΦに同期したタイミングで、微少電流Is1(ま
たはIs2、…)が出力される。
ンプ)において、トランジスタTx3のソースから、ク
ロックΦに同期したタイミングで、微少電流Is1(ま
たはIs2、…)が出力される。
【0209】図21は、図19の実施の形態に示す微少
電流源(スイッチドキャパシタ)201、202、…の
他の具体例を示す回路図である。
電流源(スイッチドキャパシタ)201、202、…の
他の具体例を示す回路図である。
【0210】NチャネルMOSトランジスタTx4のゲ
ートおよびドレインは負電源Vss(0V)に接続さ
れ、そのソースはNチャネルMOSトランジスタTx3
のゲートおよびドレインに接続される。トランジスタT
x3のソースはNチャネルMOSトランジスタTx2の
ゲートおよびドレインに接続される。トランジスタTx
2のソースはNチャネルMOSトランジスタTx1のゲ
ートおよびドレインに接続される。
ートおよびドレインは負電源Vss(0V)に接続さ
れ、そのソースはNチャネルMOSトランジスタTx3
のゲートおよびドレインに接続される。トランジスタT
x3のソースはNチャネルMOSトランジスタTx2の
ゲートおよびドレインに接続される。トランジスタTx
2のソースはNチャネルMOSトランジスタTx1のゲ
ートおよびドレインに接続される。
【0211】トランジスタTx1のゲート・ドレインに
はキャパシタC1を介してクロックΦ(=CLK)が供
給され、トランジスタTx2のゲート・ドレインにはキ
ャパシタC2を介してクロックΦの反転クロックΦ*が
供給され、トランジスタTx3のゲート・ドレインには
キャパシタC3を介してクロックΦの反転クロックΦ*
が供給されるようになっている。このクロックΦ(Φ
*)としては、たとえば周波数が1MHz、振幅5V、
デューティ比50%矩形パルスが用いられる。
はキャパシタC1を介してクロックΦ(=CLK)が供
給され、トランジスタTx2のゲート・ドレインにはキ
ャパシタC2を介してクロックΦの反転クロックΦ*が
供給され、トランジスタTx3のゲート・ドレインには
キャパシタC3を介してクロックΦの反転クロックΦ*
が供給されるようになっている。このクロックΦ(Φ
*)としては、たとえば周波数が1MHz、振幅5V、
デューティ比50%矩形パルスが用いられる。
【0212】このような構成の微少電流源(スイッチド
キャパシタ)において、トランジスタTx3のソースか
ら、クロックΦに同期したタイミングで、微少電流Is
1(またはIs2、…)が出力される。
キャパシタ)において、トランジスタTx3のソースか
ら、クロックΦに同期したタイミングで、微少電流Is
1(またはIs2、…)が出力される。
【0213】図22は、図19の実施の形態の回路動作
(消去)を説明するタイミングチャートである。図19
のメモリセルトランジスタM11〜Mnmをすべて(あ
るいはブロック単位で)一括消去する場合(つまりフラ
ッシュする場合)、メモリ書換回路110からメモリ1
01、102、…にHレベルのデータG1、G2、…が
書き込まれる(時間t100)。すると、時間t100
以降、メモリ101、102、…からトランジスタTg
1、Tg2、…へHレベルのデータG1、G2、…が与
えられ、トランジスタTg1、Tg2、…が軽く弱オン
する。この状態で、図示しないプリチャージ回路から消
去用電位(たとえば+6.5V)が与えられこの電位で
ビット線BL1、BL2、…がプリチャージされる。そ
の際、プリチャージ回路から弱オン状態のトランジスタ
Tg1、Tg2、…へ微少電流が定常的に流れるように
なっている。これにより、たとえビット線BL1、BL
2、…にリーク電流があっても、プリチャージ回路から
の微少電流によりこのリーク電流がキャンセルされ、こ
れらのビット線の消去電位が維持される。
(消去)を説明するタイミングチャートである。図19
のメモリセルトランジスタM11〜Mnmをすべて(あ
るいはブロック単位で)一括消去する場合(つまりフラ
ッシュする場合)、メモリ書換回路110からメモリ1
01、102、…にHレベルのデータG1、G2、…が
書き込まれる(時間t100)。すると、時間t100
以降、メモリ101、102、…からトランジスタTg
1、Tg2、…へHレベルのデータG1、G2、…が与
えられ、トランジスタTg1、Tg2、…が軽く弱オン
する。この状態で、図示しないプリチャージ回路から消
去用電位(たとえば+6.5V)が与えられこの電位で
ビット線BL1、BL2、…がプリチャージされる。そ
の際、プリチャージ回路から弱オン状態のトランジスタ
Tg1、Tg2、…へ微少電流が定常的に流れるように
なっている。これにより、たとえビット線BL1、BL
2、…にリーク電流があっても、プリチャージ回路から
の微少電流によりこのリーク電流がキャンセルされ、こ
れらのビット線の消去電位が維持される。
【0214】その後の所定期間内に(時間t102〜t
104)、すべてのメモリセルトランジスタ(あるいは
フラッシュしたい特定ブロックのメモリセルトランジス
タ)のゲートにHレベルのワード線駆動信号WLが印加
され、すべてのメモリセルトランジスタ(あるいはフラ
ッシュしたい特定ブロックのメモリセルトランジスタ)
の記憶内容が消去用電位(+6.5V)に対応する内容
にフラッシュされる。
104)、すべてのメモリセルトランジスタ(あるいは
フラッシュしたい特定ブロックのメモリセルトランジス
タ)のゲートにHレベルのワード線駆動信号WLが印加
され、すべてのメモリセルトランジスタ(あるいはフラ
ッシュしたい特定ブロックのメモリセルトランジスタ)
の記憶内容が消去用電位(+6.5V)に対応する内容
にフラッシュされる。
【0215】なお、図22ではワード線駆動信号WLを
単純な矩形波で図示しているが、この信号WLは図6
(c)に示すような正負振動パルスでもよい。
単純な矩形波で図示しているが、この信号WLは図6
(c)に示すような正負振動パルスでもよい。
【0216】図23は、図19の実施の形態の回路動作
(書込)を説明するタイミングチャートである。たとえ
ば第1カラムのメモリセルトランジスタM11〜M1m
のいずれか(M11など)に書き込みを行う場合は、メ
モリ書換回路110からメモリ101だけにHレベルの
データG1が書き込まれ(時間t200)、その他のメ
モリ102、…にはLレベルのデータG2、…が書き込
まれる。このG1=Hレベルにより、トランジスタTg
1だけが弱オン状態となり、その他のトランジスタTg
2、…はオフ状態となる。
(書込)を説明するタイミングチャートである。たとえ
ば第1カラムのメモリセルトランジスタM11〜M1m
のいずれか(M11など)に書き込みを行う場合は、メ
モリ書換回路110からメモリ101だけにHレベルの
データG1が書き込まれ(時間t200)、その他のメ
モリ102、…にはLレベルのデータG2、…が書き込
まれる。このG1=Hレベルにより、トランジスタTg
1だけが弱オン状態となり、その他のトランジスタTg
2、…はオフ状態となる。
【0217】時間t202からクロックCLKが微少電
流源201、202、…に与えられると、これらの微少
電流源は微少電流を供給できるようになる。時間t20
2に信号BLKがHレベルとなりトランジスタTb1、
Tb2、…がオンすると、微少電流源201、202、
…からビット線BL1、BL2、…へ微少電流Is1、
いs2、…が供給され得る状態となる。ここで、Hレベ
ルのデータはG1だけなので、トランジスタTg1だけ
が弱オン状態となり、そこに微少電流Is1が流れる。
するとトランジスタTg1のドレインにリーク電流など
に実用上影響されない書込電位(書き込みデータ)が生
じる。ビット線BL1の書込電位は、こうして得られた
電位に維持される。
流源201、202、…に与えられると、これらの微少
電流源は微少電流を供給できるようになる。時間t20
2に信号BLKがHレベルとなりトランジスタTb1、
Tb2、…がオンすると、微少電流源201、202、
…からビット線BL1、BL2、…へ微少電流Is1、
いs2、…が供給され得る状態となる。ここで、Hレベ
ルのデータはG1だけなので、トランジスタTg1だけ
が弱オン状態となり、そこに微少電流Is1が流れる。
するとトランジスタTg1のドレインにリーク電流など
に実用上影響されない書込電位(書き込みデータ)が生
じる。ビット線BL1の書込電位は、こうして得られた
電位に維持される。
【0218】時間t202以降、微少電流供給用のクロ
ックCLKが微少電流源201に与えられ、微少電流I
s1をビット線BL1に伝えるために信号BLKがHレ
ベルとなる(時間t202〜t206)。また書き込み
を行う特定のメモリセルトランジスタ(たとえばM1
1)のゲートに正負振動パルス状のワード線駆動信号W
Lが印加される(時間t202〜t206)。この期間
中(時間t202〜t206)微少電流源201からの
微少電流Is1の供給によりビット線BL1の電位は徐
々に上昇する。特定のメモリセルトランジスタ(たとえ
ばM11)に対する書き込みが終了すると(時間t20
4)、このトランジスタ(M11)が弱導通状態とな
り、ビット線BL1の電位が低下する(時間t204〜
t206)。
ックCLKが微少電流源201に与えられ、微少電流I
s1をビット線BL1に伝えるために信号BLKがHレ
ベルとなる(時間t202〜t206)。また書き込み
を行う特定のメモリセルトランジスタ(たとえばM1
1)のゲートに正負振動パルス状のワード線駆動信号W
Lが印加される(時間t202〜t206)。この期間
中(時間t202〜t206)微少電流源201からの
微少電流Is1の供給によりビット線BL1の電位は徐
々に上昇する。特定のメモリセルトランジスタ(たとえ
ばM11)に対する書き込みが終了すると(時間t20
4)、このトランジスタ(M11)が弱導通状態とな
り、ビット線BL1の電位が低下する(時間t204〜
t206)。
【0219】こうして特定メモリセルトランジスタ(M
11)への書き込みが終了した後、さらに第2カラムの
メモリセルトランジスタM21〜M2mのいずれか(M
22など)に書き込みを行う場合は、データG2だけが
Hレベルになる。その後は、時間t202〜t206と
同様に、別のメモリセルトランジスタ(M22)への書
き込みが行われる。
11)への書き込みが終了した後、さらに第2カラムの
メモリセルトランジスタM21〜M2mのいずれか(M
22など)に書き込みを行う場合は、データG2だけが
Hレベルになる。その後は、時間t202〜t206と
同様に、別のメモリセルトランジスタ(M22)への書
き込みが行われる。
【0220】書き込み期間中の微少電流(Is1)の供
給(時間t202〜t206)によって、たとえリーク
電流が流れてもビット線(BL1)の電位が下がりすぎ
ることはなく十分な書き込みレベルが確保され、データ
書き込みを確実に完了できる。
給(時間t202〜t206)によって、たとえリーク
電流が流れてもビット線(BL1)の電位が下がりすぎ
ることはなく十分な書き込みレベルが確保され、データ
書き込みを確実に完了できる。
【0221】図24は、図19の実施の形態の回路動作
(読出)を説明するタイミングチャートである。読出の
場合はデータG1、G2、…はすべてLレベルとされ、
トランジスタTg1、Tg2、…はすべてオフ状態とな
る。また信号BLKもLレベルとされ、ビット線BL
1、BL2、…への微少電流Is1、Is2、…の供給
は停止される。
(読出)を説明するタイミングチャートである。読出の
場合はデータG1、G2、…はすべてLレベルとされ、
トランジスタTg1、Tg2、…はすべてオフ状態とな
る。また信号BLKもLレベルとされ、ビット線BL
1、BL2、…への微少電流Is1、Is2、…の供給
は停止される。
【0222】たとえばメモリセルトランジスタM11か
ら格納データの読み取りが行われる場合、ワード線W1
の駆動信号WLのレベルがHとなる(時間t302〜t
304)。また、同時にビット線BL1をセンスアンプ
SA1に接続するために信号SもHレベルとなる。これ
により、メモリセルトランジスタM11の格納データの
内容に応じて定まるビット線BL1の電位がセンスアン
プSA1により検知され、セルM11のデータ読出が行
われる。
ら格納データの読み取りが行われる場合、ワード線W1
の駆動信号WLのレベルがHとなる(時間t302〜t
304)。また、同時にビット線BL1をセンスアンプ
SA1に接続するために信号SもHレベルとなる。これ
により、メモリセルトランジスタM11の格納データの
内容に応じて定まるビット線BL1の電位がセンスアン
プSA1により検知され、セルM11のデータ読出が行
われる。
【0223】なお、読出中はどのビット線へも微少電流
の供給は行われないように、信号BLKはLレベルに設
定され、データG1、G2、…もすべてLレベルとされ
る。
の供給は行われないように、信号BLKはLレベルに設
定され、データG1、G2、…もすべてLレベルとされ
る。
【0224】図25は、たとえば図19のメモリセルト
ランジスタM11にデータを書き込む(トランジスタM
11のしきい値Vthを変更する)場合において、トラ
ンジスタM11のゲートにつながるワード線W1に印加
された駆動パルスWDPのパルス数(パルス印加時間に
対応)に対してトランジスタM11のしきい値Vthが
どのように変化するか(曲線LC1)を定性的に示して
いる。
ランジスタM11にデータを書き込む(トランジスタM
11のしきい値Vthを変更する)場合において、トラ
ンジスタM11のゲートにつながるワード線W1に印加
された駆動パルスWDPのパルス数(パルス印加時間に
対応)に対してトランジスタM11のしきい値Vthが
どのように変化するか(曲線LC1)を定性的に示して
いる。
【0225】すなわち、ビット線につながるメモリセル
トランジスタのドレイン電圧を高圧(+5〜7V)一定
とし、このトランジスタのしきい値Vthが高い状態
(格納データ”0”)から、このトランジスタのコント
ロールゲートにワード線駆動パルスWDPを印加する。
すると、最初の数パルスでしきい値Vthが急速に低下
し、その後は比較的緩やかにしきい値Vthが低下して
ゆく。(しきい値Vthの低い状態が2値メモリの格納
データ”1”に対応する。多値メモリでは、しきい値V
thの低い状態が複数ある。) 図25は、ワード線駆動パルスWDPの印加初期(最初
の数パルス)ではしきい値Vthの変化率(ΔVth/
パルス)が大きく、ワード線駆動パルスWDPの印加時
間が経過するにつれしきい値Vthの変化率(ΔVth
/パルス)が小さくなることを示している。このこと
は、ワード線駆動パルスWDPの印加初期では、特定の
印加パルス数に対して得られるしきい値Vthのばらつ
きが大きくなりやすいことを示唆している。ワード線駆
動パルスWDPの印加後期では、特定の印加パルス数に
対して得られるしきい値Vthのばらつきが小さい。
トランジスタのドレイン電圧を高圧(+5〜7V)一定
とし、このトランジスタのしきい値Vthが高い状態
(格納データ”0”)から、このトランジスタのコント
ロールゲートにワード線駆動パルスWDPを印加する。
すると、最初の数パルスでしきい値Vthが急速に低下
し、その後は比較的緩やかにしきい値Vthが低下して
ゆく。(しきい値Vthの低い状態が2値メモリの格納
データ”1”に対応する。多値メモリでは、しきい値V
thの低い状態が複数ある。) 図25は、ワード線駆動パルスWDPの印加初期(最初
の数パルス)ではしきい値Vthの変化率(ΔVth/
パルス)が大きく、ワード線駆動パルスWDPの印加時
間が経過するにつれしきい値Vthの変化率(ΔVth
/パルス)が小さくなることを示している。このこと
は、ワード線駆動パルスWDPの印加初期では、特定の
印加パルス数に対して得られるしきい値Vthのばらつ
きが大きくなりやすいことを示唆している。ワード線駆
動パルスWDPの印加後期では、特定の印加パルス数に
対して得られるしきい値Vthのばらつきが小さい。
【0226】ワード線駆動パルスWDPの印加初期(た
とえば1または2パルス印加後)でしきい値Vthが大
きくばらつくと、しきい値Vthが高い側の格納多値デ
ータが大きくばらつくことになり、その状態の格納多値
データを正確に読み出すことが困難になる。
とえば1または2パルス印加後)でしきい値Vthが大
きくばらつくと、しきい値Vthが高い側の格納多値デ
ータが大きくばらつくことになり、その状態の格納多値
データを正確に読み出すことが困難になる。
【0227】この発明では、上記「しきい値Vthが高
い側の格納多値データの大きなばらつき」を減らすため
に、ワード線駆動パルスWDPの印加初期でしきい値V
thの変化率(ΔVth/パルス)が大きくならないよ
うに、特別な手段を講じている。
い側の格納多値データの大きなばらつき」を減らすため
に、ワード線駆動パルスWDPの印加初期でしきい値V
thの変化率(ΔVth/パルス)が大きくならないよ
うに、特別な手段を講じている。
【0228】図26は上記「特別な手段」の内容を定性
的に説明するための図である。すなわち、図25の曲線
LC1を、全体的に変化の緩やかな曲線(LC2、LC
4)または直線(LC3)に矯正して全体的に見た変化
率(ΔVth/パルス)を小さく抑え、上記「しきい値
Vthが高い側の格納多値データが大きくばらつくこ
と」を軽減するようにしている。
的に説明するための図である。すなわち、図25の曲線
LC1を、全体的に変化の緩やかな曲線(LC2、LC
4)または直線(LC3)に矯正して全体的に見た変化
率(ΔVth/パルス)を小さく抑え、上記「しきい値
Vthが高い側の格納多値データが大きくばらつくこ
と」を軽減するようにしている。
【0229】図27は、図26のしきい値変化曲線LC
1〜LC4にそれぞれ対応したメモリセルトランジスタ
のドレイン電圧VD(ビット線電圧VBL)の変化曲線
VD1〜VD4と、このメモリセルトランジスタのコン
トロールゲートに駆動パルスWDP(コントロールゲー
ト電圧VCGまたはワード線電圧Vwdpを与えるパル
ス)を何時から印加し始めたら良いかを示している。
1〜LC4にそれぞれ対応したメモリセルトランジスタ
のドレイン電圧VD(ビット線電圧VBL)の変化曲線
VD1〜VD4と、このメモリセルトランジスタのコン
トロールゲートに駆動パルスWDP(コントロールゲー
ト電圧VCGまたはワード線電圧Vwdpを与えるパル
ス)を何時から印加し始めたら良いかを示している。
【0230】図27において、1発目の駆動パルスWD
P(書込開始点)がメモリセルトランジスタのコントロ
ールゲートに与えられたときにそのドレイン電圧(曲線
VD1)がすでに高圧になっていると、図25または図
26の曲線LC1で示すようにメモリセルトランジスタ
のしきい値Vthの変化率(ΔVth/パルス)が大き
くなるから、このメモリセルトランジスタに格納される
「しきい値Vthが高い側の多値データ」は大きくばら
つくことになる。
P(書込開始点)がメモリセルトランジスタのコントロ
ールゲートに与えられたときにそのドレイン電圧(曲線
VD1)がすでに高圧になっていると、図25または図
26の曲線LC1で示すようにメモリセルトランジスタ
のしきい値Vthの変化率(ΔVth/パルス)が大き
くなるから、このメモリセルトランジスタに格納される
「しきい値Vthが高い側の多値データ」は大きくばら
つくことになる。
【0231】一方、1発目の駆動パルスWDP(書込開
始点)がメモリセルトランジスタのコントロールゲート
に与えられたときにそのドレイン電圧(たとえば曲線V
D3)がまだ低圧であると、図26の直線LC3で示す
ようにしきい値Vthの変化率(ΔVth/パルス)を
広範囲に渡り比較的小さな値(ほぼ一定)とすることが
できるから、このメモリセルトランジスタに格納される
「しきい値Vthが高い側の多値データのばらつき」は
小さくなる。
始点)がメモリセルトランジスタのコントロールゲート
に与えられたときにそのドレイン電圧(たとえば曲線V
D3)がまだ低圧であると、図26の直線LC3で示す
ようにしきい値Vthの変化率(ΔVth/パルス)を
広範囲に渡り比較的小さな値(ほぼ一定)とすることが
できるから、このメモリセルトランジスタに格納される
「しきい値Vthが高い側の多値データのばらつき」は
小さくなる。
【0232】また、しきい値Vthの変化率(ΔVth
/パルス)が広範囲に渡り比較的小さな値となることか
ら、「しきい値Vthが低い側の多値データのばらつ
き」も小さく抑え込むことができる。
/パルス)が広範囲に渡り比較的小さな値となることか
ら、「しきい値Vthが低い側の多値データのばらつ
き」も小さく抑え込むことができる。
【0233】「しきい値Vthの変化率(ΔVth/パ
ルス)を広範囲に渡り比較的小さな一定値にする」とい
う目的からは、図26のVth変化曲線は直線(LC
3)が一番好ましい。が、その変化率の大きさが小さい
ならVth変化曲線は必ずしも直線である必要はなく、
相対的に変化の緩やかな曲線であってもこの発明は実施
可能である。
ルス)を広範囲に渡り比較的小さな一定値にする」とい
う目的からは、図26のVth変化曲線は直線(LC
3)が一番好ましい。が、その変化率の大きさが小さい
ならVth変化曲線は必ずしも直線である必要はなく、
相対的に変化の緩やかな曲線であってもこの発明は実施
可能である。
【0234】すなわち、しきい値Vthの変化が緩やか
な曲線(図26のLC2あるいはLC4)を採用して
も、実用上は十分にばらつきの小さな多値データ(3種
以上のしきい値)を単一のメモリセルトランジスタに格
納することができる。図26の下膨れ曲線LC2はたと
えば図27の上膨れ曲線VD2に対応して得ることがで
き、図26の上膨れ曲線LC4はたとえば図27の下膨
れ曲線VD4あるいはVD5に対応して得ることができ
る。
な曲線(図26のLC2あるいはLC4)を採用して
も、実用上は十分にばらつきの小さな多値データ(3種
以上のしきい値)を単一のメモリセルトランジスタに格
納することができる。図26の下膨れ曲線LC2はたと
えば図27の上膨れ曲線VD2に対応して得ることがで
き、図26の上膨れ曲線LC4はたとえば図27の下膨
れ曲線VD4あるいはVD5に対応して得ることができ
る。
【0235】それでは、図26の直線LC3を得るため
に、メモリセルトランジスタのドレイン電位VD(ビッ
ト線電位VBL)の変化の形(関数形)を具体的にはど
のようにしたらよいであろうか?その答えは図28に示
されている。
に、メモリセルトランジスタのドレイン電位VD(ビッ
ト線電位VBL)の変化の形(関数形)を具体的にはど
のようにしたらよいであろうか?その答えは図28に示
されている。
【0236】すなわち、メモリセルトランジスタのフロ
ーティングゲート電位VFGとそのコントロールゲート
電位VCGとの電位差Vdif1〜Vdif3がほぼ一
定(Vdif1=Vdif2=Vdif3)となるよう
にすれば、図26の直線LC3が実質的に得られること
が分かった。この条件(Vdif1=Vdif2=Vd
if3)が満たされるようなメモリセルトランジスタの
ドレイン電位VD3の変化形を調べてみると、その形は VD=k(1ーexp(-at)) …(1) ;k、aは比例係数であり、tはパルスWDPのカウン
ト値に比例した時間となる。比例係数k、aは、いくつ
かのサンプルを試作して実験的に決定することができ
る。
ーティングゲート電位VFGとそのコントロールゲート
電位VCGとの電位差Vdif1〜Vdif3がほぼ一
定(Vdif1=Vdif2=Vdif3)となるよう
にすれば、図26の直線LC3が実質的に得られること
が分かった。この条件(Vdif1=Vdif2=Vd
if3)が満たされるようなメモリセルトランジスタの
ドレイン電位VD3の変化形を調べてみると、その形は VD=k(1ーexp(-at)) …(1) ;k、aは比例係数であり、tはパルスWDPのカウン
ト値に比例した時間となる。比例係数k、aは、いくつ
かのサンプルを試作して実験的に決定することができ
る。
【0237】メモリセルトランジスタのドレイン電圧V
Dを式(1)の関数形で上昇させ、その上昇過程でワー
ド線駆動パルスWDPをコントロールゲートに与える
と、パルスWDPの正電圧振幅の値(+Vwdp=3
V、2V、1V)に応じて決まるしきい値(Vth3、
Vth2、Vth1)が、図26の曲線LC2〜LC4
で示すような緩やかな変化率で(つまりばらつきの少な
い品質管理下で)得られるようになる。
Dを式(1)の関数形で上昇させ、その上昇過程でワー
ド線駆動パルスWDPをコントロールゲートに与える
と、パルスWDPの正電圧振幅の値(+Vwdp=3
V、2V、1V)に応じて決まるしきい値(Vth3、
Vth2、Vth1)が、図26の曲線LC2〜LC4
で示すような緩やかな変化率で(つまりばらつきの少な
い品質管理下で)得られるようになる。
【0238】図30は、式(1)の関数形を持つメモリ
セルトランジスタのドレイン電圧VD(=ビット線電圧
VBL=図28のVD3)を得るための具体的な回路例
を示している。
セルトランジスタのドレイン電圧VD(=ビット線電圧
VBL=図28のVD3)を得るための具体的な回路例
を示している。
【0239】この回路例では、図20と同様な構成のチ
ャージポンプ201の出力側に1pF程度のキャパシタ
C0を設け、このキャパシタC0をチャージポンプ20
1の出力で充電している。(このキャパシタC0として
は、実際にはビット線に寄生する容量が利用される。)
トランジスタTb1が高レベルのゲート信号BLKの印
加によりオンされると、キャパシタC0の充電電圧はト
ランジスタTb1を介してビット線BL1に供給され
る。この場合、ビット線BL1の電位VBLは、ビット
線BL1の等価容量(図3のCoに相当)とチャージポ
ンプ201の出力インピーダンスとの積に対応した指数
関数形に沿った曲線で上昇する。この上昇の傾き(dV
D/dt)の大きさは、キャパシタC1および/または
C2の値を変えることで調整できる。
ャージポンプ201の出力側に1pF程度のキャパシタ
C0を設け、このキャパシタC0をチャージポンプ20
1の出力で充電している。(このキャパシタC0として
は、実際にはビット線に寄生する容量が利用される。)
トランジスタTb1が高レベルのゲート信号BLKの印
加によりオンされると、キャパシタC0の充電電圧はト
ランジスタTb1を介してビット線BL1に供給され
る。この場合、ビット線BL1の電位VBLは、ビット
線BL1の等価容量(図3のCoに相当)とチャージポ
ンプ201の出力インピーダンスとの積に対応した指数
関数形に沿った曲線で上昇する。この上昇の傾き(dV
D/dt)の大きさは、キャパシタC1および/または
C2の値を変えることで調整できる。
【0240】なお、キャパシタC1およびC2は、実際
にはMOSトランジスタのゲートとソース・ドレインと
の間の容量により構成できる。この容量値は、このMO
Sトランジスタのゲート面積、ゲートとチャネル間の絶
縁層の厚さ等の変更により、適宜変更できる。
にはMOSトランジスタのゲートとソース・ドレインと
の間の容量により構成できる。この容量値は、このMO
Sトランジスタのゲート面積、ゲートとチャネル間の絶
縁層の厚さ等の変更により、適宜変更できる。
【0241】図31は、式(1)の関数形を持つメモリ
セルトランジスタのドレイン電圧VD(=ビット線電圧
VBL=図28のVD3)を得るための他の回路例を示
している。
セルトランジスタのドレイン電圧VD(=ビット線電圧
VBL=図28のVD3)を得るための他の回路例を示
している。
【0242】すなわち、この回路例のスイッチドキャパ
シタ201では、所定の定電圧Eoを持つ回路とトラン
ジスタTb1との間に、トランジスタTs1およびTs
2の直列回路が設けられている。そして、トランジスタ
Ts1およびTs2の接続ノードはキャパシタC10を
介して接地され、トランジスタTs1およびTb1の接
続ノードはキャパシタC0(ビット線寄生容量)を介し
て接地されている。トランジスタTs1およびTs2そ
れぞれのゲートは互いに逆相のクロックΦおよびΦ*を
受け、これらのクロックにより交互にオン・オフ制御さ
れるようになっている。
シタ201では、所定の定電圧Eoを持つ回路とトラン
ジスタTb1との間に、トランジスタTs1およびTs
2の直列回路が設けられている。そして、トランジスタ
Ts1およびTs2の接続ノードはキャパシタC10を
介して接地され、トランジスタTs1およびTb1の接
続ノードはキャパシタC0(ビット線寄生容量)を介し
て接地されている。トランジスタTs1およびTs2そ
れぞれのゲートは互いに逆相のクロックΦおよびΦ*を
受け、これらのクロックにより交互にオン・オフ制御さ
れるようになっている。
【0243】キャパシタC0はスイッチドキャパシタ2
01の出力で充電される。トランジスタTb1が高レベ
ルのゲート信号BLKの印加によりオンされると、キャ
パシタC0の充電電圧はトランジスタTb1を介してビ
ット線BL1に供給される。この場合、ビット線BL1
の電位VBLは、ビット線BL1の等価容量(図3のC
oに相当)とスイッチドキャパシタ201の出力インピ
ーダンスとの積に対応した指数関数形に沿った曲線で上
昇する。この上昇の傾き(dVD/dt)の大きさは、
キャパシタC10の値を変えることで調整できる。
01の出力で充電される。トランジスタTb1が高レベ
ルのゲート信号BLKの印加によりオンされると、キャ
パシタC0の充電電圧はトランジスタTb1を介してビ
ット線BL1に供給される。この場合、ビット線BL1
の電位VBLは、ビット線BL1の等価容量(図3のC
oに相当)とスイッチドキャパシタ201の出力インピ
ーダンスとの積に対応した指数関数形に沿った曲線で上
昇する。この上昇の傾き(dVD/dt)の大きさは、
キャパシタC10の値を変えることで調整できる。
【0244】なお、キャパシタC10は、実際にはMO
Sトランジスタのゲートとソース・ドレインとの間の容
量により構成できる。
Sトランジスタのゲートとソース・ドレインとの間の容
量により構成できる。
【0245】図32は、式(1)の関数形を持つメモリ
セルトランジスタのドレイン電圧VD(=ビット線電圧
VBL=図28のVD3)を得るためのさらに他の回路
例を示しており、これは図31の回路例の変形例でもあ
る。
セルトランジスタのドレイン電圧VD(=ビット線電圧
VBL=図28のVD3)を得るためのさらに他の回路
例を示しており、これは図31の回路例の変形例でもあ
る。
【0246】すなわち、この回路例のスイッチドキャパ
シタ201では、所定の定電圧Eoを持つ回路とトラン
ジスタTb1との間に、トランジスタTss1、Tss
2およびTss3の直列回路が設けられている。そし
て、トランジスタTss3およびTss2の接続ノード
はキャパシタC10を介して接地され、トランジスタT
ss2およびTss1の接続ノードはキャパシタC20
を介して接地され、トランジスタTss1およびTb1
の接続ノードはキャパシタC0(ビット線寄生容量)を
介して接地されている。
シタ201では、所定の定電圧Eoを持つ回路とトラン
ジスタTb1との間に、トランジスタTss1、Tss
2およびTss3の直列回路が設けられている。そし
て、トランジスタTss3およびTss2の接続ノード
はキャパシタC10を介して接地され、トランジスタT
ss2およびTss1の接続ノードはキャパシタC20
を介して接地され、トランジスタTss1およびTb1
の接続ノードはキャパシタC0(ビット線寄生容量)を
介して接地されている。
【0247】なお、キャパシタC10およびC20は、
実際にはMOSトランジスタのゲートとソース・ドレイ
ンとの間の容量により構成できる。
実際にはMOSトランジスタのゲートとソース・ドレイ
ンとの間の容量により構成できる。
【0248】トランジスタTss1およびTss3のゲ
ートはクロックΦを受け、トランジスタTss2のゲー
トはクロックΦと逆相のクロックΦ*を受けている。こ
れらのトランジスタは、クロックΦおよびΦ*により交
互にオン・オフ制御される。
ートはクロックΦを受け、トランジスタTss2のゲー
トはクロックΦと逆相のクロックΦ*を受けている。こ
れらのトランジスタは、クロックΦおよびΦ*により交
互にオン・オフ制御される。
【0249】キャパシタC0はスイッチドキャパシタ2
01の出力で充電される。トランジスタTb1が高レベ
ルのゲート信号BLKの印加によりオンされると、キャ
パシタC0の充電電圧はトランジスタTb1を介してビ
ット線BL1に供給される。この場合、ビット線BL1
の電位VBLは、ビット線BL1の等価容量(図3のC
oに相当)とスイッチドキャパシタ201の出力インピ
ーダンスとの積に対応した指数関数形に沿った曲線で上
昇する。この上昇の傾き(dVD/dt)の大きさは、
キャパシタC10および/またはC20の値を変えるこ
とで調整できる。
01の出力で充電される。トランジスタTb1が高レベ
ルのゲート信号BLKの印加によりオンされると、キャ
パシタC0の充電電圧はトランジスタTb1を介してビ
ット線BL1に供給される。この場合、ビット線BL1
の電位VBLは、ビット線BL1の等価容量(図3のC
oに相当)とスイッチドキャパシタ201の出力インピ
ーダンスとの積に対応した指数関数形に沿った曲線で上
昇する。この上昇の傾き(dVD/dt)の大きさは、
キャパシタC10および/またはC20の値を変えるこ
とで調整できる。
【0250】図33は、所定の正電圧ピークを持つワー
ド線駆動パルス出力WDPOUTを特定のワード線に印
加するにあたって、特定のビット線の電位を監視するこ
とでパルスWDPの印加終了タイミングを自動的に決定
する回路例(132、140、Tsw)を示している。
図33の実施形態は図19の実施形態を適宜修正したも
ので、両者の実施形態で機能上共通する部分には共通の
参照符号が付されている。
ド線駆動パルス出力WDPOUTを特定のワード線に印
加するにあたって、特定のビット線の電位を監視するこ
とでパルスWDPの印加終了タイミングを自動的に決定
する回路例(132、140、Tsw)を示している。
図33の実施形態は図19の実施形態を適宜修正したも
ので、両者の実施形態で機能上共通する部分には共通の
参照符号が付されている。
【0251】いま、多値データ(ワード線駆動パルス正
側レベル決定データ)WDが、複数種類のデータ有状態
(たとえば1V、2V、3V)と1種類のデータ無状態
(図7のデータ消去状態;たとえば0V)を持つと仮定
する。このような多値データWDのデータ有の内容(1
V、2V、3V)を特定のメモリセルトランジスタ(た
とえばM11)に書き込む場合、データWDの内容(1
V、2V、3V)に対応してメモリセルトランジスタ
(M11)のしきい値Vthを特定の値(たとえば2.
3V、3.0V、3.7V)に設定しなければならない。
側レベル決定データ)WDが、複数種類のデータ有状態
(たとえば1V、2V、3V)と1種類のデータ無状態
(図7のデータ消去状態;たとえば0V)を持つと仮定
する。このような多値データWDのデータ有の内容(1
V、2V、3V)を特定のメモリセルトランジスタ(た
とえばM11)に書き込む場合、データWDの内容(1
V、2V、3V)に対応してメモリセルトランジスタ
(M11)のしきい値Vthを特定の値(たとえば2.
3V、3.0V、3.7V)に設定しなければならない。
【0252】以下、データWD=2Vの場合を例にとっ
て、上記しきい値Vthの設定動作(つまり書込動作)
を説明する。
て、上記しきい値Vthの設定動作(つまり書込動作)
を説明する。
【0253】複数ある多値データの1つを特定のメモリ
セルに書き込む場合、マイクロコンピュータ(CPU)
などで構成される書込データ発生部130は、ワード線
駆動パルス発生回路2に、書き込もうとする多値データ
に対応する多値データWD(たとえばWD=2V)を供
給する。すると、ワード線駆動パルス発生回路2は、正
側振幅の電位が+2Vのワード線駆動パルス出力WDP
OUTを出力する。(この回路2の内部構成は図1で例
示したものでよい。)このパルス出力WDPOUTは、
後述するコンパレータ140からの出力Vswによりオ
ンされたワード線駆動パルス伝達ゲートトランジスタT
swを介して、特定のワード線WLを選択するデコーダ
150に与えられる。
セルに書き込む場合、マイクロコンピュータ(CPU)
などで構成される書込データ発生部130は、ワード線
駆動パルス発生回路2に、書き込もうとする多値データ
に対応する多値データWD(たとえばWD=2V)を供
給する。すると、ワード線駆動パルス発生回路2は、正
側振幅の電位が+2Vのワード線駆動パルス出力WDP
OUTを出力する。(この回路2の内部構成は図1で例
示したものでよい。)このパルス出力WDPOUTは、
後述するコンパレータ140からの出力Vswによりオ
ンされたワード線駆動パルス伝達ゲートトランジスタT
swを介して、特定のワード線WLを選択するデコーダ
150に与えられる。
【0254】たとえばメモリセルトランジスタM11に
多値データWD(=2V)が書き込まれる場合、外部か
らのアドレス入力(図示せず)にしたがって、デコーダ
150はワード線W1を選択する。
多値データWD(=2V)が書き込まれる場合、外部か
らのアドレス入力(図示せず)にしたがって、デコーダ
150はワード線W1を選択する。
【0255】次に、トランジスタTb1のゲートに高レ
ベルのBLKが与えられる。すると、微少電流源201
(図30〜図32の構成)からの微少電流Is1の電流
供給によりビット線BL1の電圧が上昇を開始する(図
27の曲線VD3参照)。このビット線電位が所定の高
さ(コンパレータ140の入力しきい値;図27の書込
開始点)に達するとコンパレータ140は高レベルの出
力VswをトランジスタTswのゲートに与える。する
と、トランジスタTswはオンする。
ベルのBLKが与えられる。すると、微少電流源201
(図30〜図32の構成)からの微少電流Is1の電流
供給によりビット線BL1の電圧が上昇を開始する(図
27の曲線VD3参照)。このビット線電位が所定の高
さ(コンパレータ140の入力しきい値;図27の書込
開始点)に達するとコンパレータ140は高レベルの出
力VswをトランジスタTswのゲートに与える。する
と、トランジスタTswはオンする。
【0256】ワード線駆動パルス発生回路2からの出力
WDPOUT(正側電位+2V)は、ワード線駆動パル
ス伝達ゲートトランジスタTswがオンしているとき
に、デコーダ150を介して特定のワード線WL(ここ
ではW1)に伝送される。
WDPOUT(正側電位+2V)は、ワード線駆動パル
ス伝達ゲートトランジスタTswがオンしているとき
に、デコーダ150を介して特定のワード線WL(ここ
ではW1)に伝送される。
【0257】このワード線W1から+2Vピークのパル
ス出力WDPOUTをたとえば5発受けると、メモリセ
ルトランジスタM11のしきい値VthがデータWD=
2Vに相当する値(Vth2)に達する。このとき、ビ
ット線電位VBLはパルス出力WDPOUTの5発分に
相当する時間経過にともなって、ある電位にまで上昇し
てきている。
ス出力WDPOUTをたとえば5発受けると、メモリセ
ルトランジスタM11のしきい値VthがデータWD=
2Vに相当する値(Vth2)に達する。このとき、ビ
ット線電位VBLはパルス出力WDPOUTの5発分に
相当する時間経過にともなって、ある電位にまで上昇し
てきている。
【0258】このビット線電位VBLの電位上昇(コン
パレータ140のVD入力)が、データWD=2Vに相
当する比較レベルVcompを越えると、コンパレータ
140は低レベルの出力VswをトランジスタTswの
ゲートに与える。すると、トランジスタTswはオフす
る。するとWDPOUTがトランジスタM11のコント
ロールゲートに与えられなくなり、その時点でトランジ
スタM11のしきい値の変化は停止する。こうして、ト
ランジスタM11のしきい値Vth2がWD=2Vに対
応する値(図29の例では+3.0V前後)に固定され
る。
パレータ140のVD入力)が、データWD=2Vに相
当する比較レベルVcompを越えると、コンパレータ
140は低レベルの出力VswをトランジスタTswの
ゲートに与える。すると、トランジスタTswはオフす
る。するとWDPOUTがトランジスタM11のコント
ロールゲートに与えられなくなり、その時点でトランジ
スタM11のしきい値の変化は停止する。こうして、ト
ランジスタM11のしきい値Vth2がWD=2Vに対
応する値(図29の例では+3.0V前後)に固定され
る。
【0259】なお、データWD=2Vに相当する比較レ
ベルVcompは、書込データ発生部130からのデー
タWDの内容(2V)をもとに電圧調整部132で作り
出される。この電圧調整部132は、データWD=1V
に対してはWD=2Vの場合よりも高めの比較レベルV
compを発生し、データWD=3Vに対してはWD=
2Vの場合よりも低めの比較レベルVcompを発生す
る。各書込データ(WD=1、2、3V)に対する個々
の比較レベルVcompをどのような値に設定するか
は、図33の構成のサンプルをいくつか試作して実験に
より決定できる。
ベルVcompは、書込データ発生部130からのデー
タWDの内容(2V)をもとに電圧調整部132で作り
出される。この電圧調整部132は、データWD=1V
に対してはWD=2Vの場合よりも高めの比較レベルV
compを発生し、データWD=3Vに対してはWD=
2Vの場合よりも低めの比較レベルVcompを発生す
る。各書込データ(WD=1、2、3V)に対する個々
の比較レベルVcompをどのような値に設定するか
は、図33の構成のサンプルをいくつか試作して実験に
より決定できる。
【0260】図33の構成の読み出し動作は、次のよう
になる。
になる。
【0261】まず、ワード線W1に、電圧レベルが+
2.7V、+3.4V、+4.1V(0.7Vステップ)の
読み出し信号を与える。トランジスタM11がもし+
2.7Vのワード線電圧レベルでオンすればトランジス
タM11の格納データはデータWD=1Vに対応する多
値データである。トランジスタM11が+2.7Vでは
オンしないが+3.4Vのワード線電圧レベルでオンす
れば、トランジスタM11の格納データはデータWD=
2Vに対応する多値データである。トランジスタM11
が+3.4Vではオンしないが+4.1Vのワード線電圧
レベルでオンすれば、トランジスタM11の格納データ
はデータWD=3Vに対応する多値データである。トラ
ンジスタM11が+2.7V、+3.4V、+4.1Vの
いずれでもオンしないときは、格納データは”0”とな
る。
2.7V、+3.4V、+4.1V(0.7Vステップ)の
読み出し信号を与える。トランジスタM11がもし+
2.7Vのワード線電圧レベルでオンすればトランジス
タM11の格納データはデータWD=1Vに対応する多
値データである。トランジスタM11が+2.7Vでは
オンしないが+3.4Vのワード線電圧レベルでオンす
れば、トランジスタM11の格納データはデータWD=
2Vに対応する多値データである。トランジスタM11
が+3.4Vではオンしないが+4.1Vのワード線電圧
レベルでオンすれば、トランジスタM11の格納データ
はデータWD=3Vに対応する多値データである。トラ
ンジスタM11が+2.7V、+3.4V、+4.1Vの
いずれでもオンしないときは、格納データは”0”とな
る。
【0262】ここではデータWDが2Vの場合を想定し
ているから、ワード線W1に電圧レベル+3.4Vの読
み出し信号が与えられたときにトランジスタM11がオ
ンする。読み出し時にゲート信号Sを高レベルにするこ
とでトランジスタTb1をオンさせておけば、トランジ
スタM11のオンはセンスアンプSA1により検知され
る。すなわち、トランジスタM11に格納された多値デ
ータの1つ(WD=2Vのデータ)が、センスアンプS
A1により読み出される。
ているから、ワード線W1に電圧レベル+3.4Vの読
み出し信号が与えられたときにトランジスタM11がオ
ンする。読み出し時にゲート信号Sを高レベルにするこ
とでトランジスタTb1をオンさせておけば、トランジ
スタM11のオンはセンスアンプSA1により検知され
る。すなわち、トランジスタM11に格納された多値デ
ータの1つ(WD=2Vのデータ)が、センスアンプS
A1により読み出される。
【0263】以上、データWDが2Vの場合について書
込/読出動作を説明したが、データWDが1Vまたは3
Vの場合の書込/読出動作も同様である。
込/読出動作を説明したが、データWDが1Vまたは3
Vの場合の書込/読出動作も同様である。
【0264】図34は、1つのメモリブロック中の複数
メモリセルトランジスタへ種々な多値データを多値デー
タの種類毎に一括書込する構成の一例を示している。こ
こでは、ワード線W1にゲートがつながったメモリセル
トランジスタM11〜M81を第1メモリセルブロック
とし、ワード線Wmにゲートがつながったメモリセルト
ランジスタM1m〜M8mを第mメモリセルブロックと
して図示している。
メモリセルトランジスタへ種々な多値データを多値デー
タの種類毎に一括書込する構成の一例を示している。こ
こでは、ワード線W1にゲートがつながったメモリセル
トランジスタM11〜M81を第1メモリセルブロック
とし、ワード線Wmにゲートがつながったメモリセルト
ランジスタM1m〜M8mを第mメモリセルブロックと
して図示している。
【0265】書込データ発生部(CPU)130は、各
メモリセルブロック(または全メモリセル)の一括消去
(フラッシュ)を指令するとともに、各メモリセルへ書
き込もうとする内容のデータ(2ビット単位でA1/A
2;ブロック単位にばらすとD11/D12〜D81/
D82)およびワード線駆動パルス出力WDPOUTの
正側振幅を決めるワード線駆動パルス正側レベル決定デ
ータWDを発生する。
メモリセルブロック(または全メモリセル)の一括消去
(フラッシュ)を指令するとともに、各メモリセルへ書
き込もうとする内容のデータ(2ビット単位でA1/A
2;ブロック単位にばらすとD11/D12〜D81/
D82)およびワード線駆動パルス出力WDPOUTの
正側振幅を決めるワード線駆動パルス正側レベル決定デ
ータWDを発生する。
【0266】発生された2ビットデータA1/A2は、
書込対象のメモリセルに応じて内容を変えながら、ビッ
ト線レジスタ回路160に供給される。すると、メモリ
セルトランジスタM11に対する書込データの内容A1
/A2=D11/D12はレジスタRG1に一旦格納さ
れ、メモリセルトランジスタM21に対する書込データ
の内容A1/A2=D21/D22はレジスタRG2に
一旦格納される。以下同様にして、メモリセルトランジ
スタM81に対する書込データの内容A1/A2=D8
1/D82はレジスタRG8に一旦格納される。これら
のデータ格納は、各ブロックを構成するメモリセルトラ
ンジスタの数(=ビット線レジスタ数)がもっと多くて
も、通常は1μs以内に終了する。
書込対象のメモリセルに応じて内容を変えながら、ビッ
ト線レジスタ回路160に供給される。すると、メモリ
セルトランジスタM11に対する書込データの内容A1
/A2=D11/D12はレジスタRG1に一旦格納さ
れ、メモリセルトランジスタM21に対する書込データ
の内容A1/A2=D21/D22はレジスタRG2に
一旦格納される。以下同様にして、メモリセルトランジ
スタM81に対する書込データの内容A1/A2=D8
1/D82はレジスタRG8に一旦格納される。これら
のデータ格納は、各ブロックを構成するメモリセルトラ
ンジスタの数(=ビット線レジスタ数)がもっと多くて
も、通常は1μs以内に終了する。
【0267】ビット線レジスタ回路160に一旦格納さ
れたデータD11/D12〜D81/D82は、各ブロ
ックのビット線BL1〜BL8に対応して、順次データ
比較器170に供給される。書込データ発生部130
は、この比較器170に書込データA1/A2を供給す
るとともに、この書込データA1/A2の内容(「0
0」〜「11」のいずれか)に対応したワード線駆動パ
ルス正側レベル決定データWDをワード線駆動パルス発
生回路2に供給する。
れたデータD11/D12〜D81/D82は、各ブロ
ックのビット線BL1〜BL8に対応して、順次データ
比較器170に供給される。書込データ発生部130
は、この比較器170に書込データA1/A2を供給す
るとともに、この書込データA1/A2の内容(「0
0」〜「11」のいずれか)に対応したワード線駆動パ
ルス正側レベル決定データWDをワード線駆動パルス発
生回路2に供給する。
【0268】順次データ比較器170は、与えられた時
点で書込データA1/A2とデータD11/D12〜D
81/D82とをそれぞれ比較し、データA1/A2に
一致するデータD11/D12〜D81/D82を検出
する「一致検出回路」として機能する。データA1/A
2がデータD11/D12およびデータD81/D82
と一致すれば、データD11/D12およびデータD8
1/D82に対応したビット線選択フラグC1およびC
8を発生する。
点で書込データA1/A2とデータD11/D12〜D
81/D82とをそれぞれ比較し、データA1/A2に
一致するデータD11/D12〜D81/D82を検出
する「一致検出回路」として機能する。データA1/A
2がデータD11/D12およびデータD81/D82
と一致すれば、データD11/D12およびデータD8
1/D82に対応したビット線選択フラグC1およびC
8を発生する。
【0269】ビット線選択フラグC1およびC8はビッ
ト線選択フラグメモリ180に供給され、一時記憶され
る。メモリ180の内、フラグC1およびC8記憶を記
憶した部分は、Lレベル(ロジック”0”)のビット線
活性化決定データG1およびG8を発生する。すると、
このLレベルデータをゲートで受けたビット選択トラン
ジスタTg1およびTg8だけがオフし、ビット線BL
1およびBL8が活性化する(たとえば+5Vにプリチ
ャージされる)。
ト線選択フラグメモリ180に供給され、一時記憶され
る。メモリ180の内、フラグC1およびC8記憶を記
憶した部分は、Lレベル(ロジック”0”)のビット線
活性化決定データG1およびG8を発生する。すると、
このLレベルデータをゲートで受けたビット選択トラン
ジスタTg1およびTg8だけがオフし、ビット線BL
1およびBL8が活性化する(たとえば+5Vにプリチ
ャージされる)。
【0270】このとき、書込データ発生部130はメモ
リセルM11およびM81に書き込もうとするデータA
1/A2に対応したワード線駆動パルス正側レベル決定
データWDを発生している。このデータWDにより、ワ
ード線駆動パルス発生回路2は、そのときのデータA1
/A2に対応した正側振幅を持つワード線駆動パルス出
力WDPOUTを発生する。このワード線駆動パルス出
力WDPOUTが、デコーダ150を介してワード線W
1に、数パルスないし10数パルス反復供給される。す
ると、第1ブロックのメモリセルトランジスタM11お
よびM81それぞれのしきい値が、そのときのデータA
1/A2に対応した値に、同時に変更される(複数メモ
リセルへの同一データの一括書込)。
リセルM11およびM81に書き込もうとするデータA
1/A2に対応したワード線駆動パルス正側レベル決定
データWDを発生している。このデータWDにより、ワ
ード線駆動パルス発生回路2は、そのときのデータA1
/A2に対応した正側振幅を持つワード線駆動パルス出
力WDPOUTを発生する。このワード線駆動パルス出
力WDPOUTが、デコーダ150を介してワード線W
1に、数パルスないし10数パルス反復供給される。す
ると、第1ブロックのメモリセルトランジスタM11お
よびM81それぞれのしきい値が、そのときのデータA
1/A2に対応した値に、同時に変更される(複数メモ
リセルへの同一データの一括書込)。
【0271】書込データA1/A2が「11」、「1
0」、「01」の場合は、上記手順で、所定のメモリセ
ル(M11〜M81のいずれか)に書き込まれる。書込
データA1/A2が「00」の場合は、ワード線駆動パ
ルス出力WDPOUTをワード線W1に供給しないよう
にして、データ「00」に対応する消去状態のままにし
ておく。
0」、「01」の場合は、上記手順で、所定のメモリセ
ル(M11〜M81のいずれか)に書き込まれる。書込
データA1/A2が「00」の場合は、ワード線駆動パ
ルス出力WDPOUTをワード線W1に供給しないよう
にして、データ「00」に対応する消去状態のままにし
ておく。
【0272】図35は、図34に示された順次データ比
較器/一致検出回路170の一具体例を示している。
較器/一致検出回路170の一具体例を示している。
【0273】一致検出回路170は、8本のビット線B
L1〜BL8に対応して8組のデータ一致検出ゲート回
路171〜178を備えている。ここでは、データA1
およびデータD11を受けるEXNORゲートGA11
と、データA2およびデータD12を受けるEXNOR
ゲートGA12と、ゲートGA11およびGA12の出
力を受けてフラグC1を出力するNANDゲートGA1
3とで、回路171を構成している。回路172〜17
8も同様に構成される。
L1〜BL8に対応して8組のデータ一致検出ゲート回
路171〜178を備えている。ここでは、データA1
およびデータD11を受けるEXNORゲートGA11
と、データA2およびデータD12を受けるEXNOR
ゲートGA12と、ゲートGA11およびGA12の出
力を受けてフラグC1を出力するNANDゲートGA1
3とで、回路171を構成している。回路172〜17
8も同様に構成される。
【0274】すなわち、回路171〜178はそれぞれ
同一回路構成を持ち、対応するビット線レジスタRG1
〜RG8からのデータD11/D12〜D81/D82
それぞれと書込データA1/A2の論理レベルの比較を
リアルタイムで実行する。その結果、A1/A2=Dn
1/Dn2となる場合にだけLレベルのフラグCn(n
は1〜8のいずれか)を発生する。こうして発生された
フラグCn(C1〜C8)はフラグメモリ180に格納
されビット線活性化決定データGn(G1〜G8)とな
って、該当ワード線(W1)への書込が終了するまで保
持される(その間C1〜C8=G1〜G8)。
同一回路構成を持ち、対応するビット線レジスタRG1
〜RG8からのデータD11/D12〜D81/D82
それぞれと書込データA1/A2の論理レベルの比較を
リアルタイムで実行する。その結果、A1/A2=Dn
1/Dn2となる場合にだけLレベルのフラグCn(n
は1〜8のいずれか)を発生する。こうして発生された
フラグCn(C1〜C8)はフラグメモリ180に格納
されビット線活性化決定データGn(G1〜G8)とな
って、該当ワード線(W1)への書込が終了するまで保
持される(その間C1〜C8=G1〜G8)。
【0275】図36は、図34に示された順次データ比
較器/一致検出回路170の他例を示している。
較器/一致検出回路170の他例を示している。
【0276】図35の場合と同様に、一致検出回路17
0は、8本のビット線BL1〜BL8に対応して8組の
データ一致検出ゲート回路171〜178を備えてい
る。ここでは、データA1およびデータD11を受ける
EXORゲートGB11と、データA2およびデータD
12を受けるEXORゲートGB12と、ゲートGB1
1およびGB12の出力を受けてフラグC1を出力する
オアゲートGB13とで、回路171を構成している。
回路172〜178も同様に構成される。
0は、8本のビット線BL1〜BL8に対応して8組の
データ一致検出ゲート回路171〜178を備えてい
る。ここでは、データA1およびデータD11を受ける
EXORゲートGB11と、データA2およびデータD
12を受けるEXORゲートGB12と、ゲートGB1
1およびGB12の出力を受けてフラグC1を出力する
オアゲートGB13とで、回路171を構成している。
回路172〜178も同様に構成される。
【0277】図36は図35と異なるゲートデバイスで
構成されているが、その回路機能は同一である。
構成されているが、その回路機能は同一である。
【0278】図37は、1つのメモリブロック(W1)
中の複数メモリセルトランジスタ(M11〜M81)へ
4種類の個別データを書込データ(A1/A2)の内容
別に一括して書込する動作手順を例示している。
中の複数メモリセルトランジスタ(M11〜M81)へ
4種類の個別データを書込データ(A1/A2)の内容
別に一括して書込する動作手順を例示している。
【0279】まず、書込データ発生部(CPU)130
が、特定のメモリブロック、たとえばワード線W1のメ
モリブロックへデータ書込を行う場合を想定して、図3
4の構成およびその動作を説明する。
が、特定のメモリブロック、たとえばワード線W1のメ
モリブロックへデータ書込を行う場合を想定して、図3
4の構成およびその動作を説明する。
【0280】最初に、ワード線W1のトランジスタM1
1〜M81は、たとえば図5(f)に示すような振幅波
形のワード線駆動パルス出力WDPOUTの反復印加に
より、一括消去(ブロック単位のフラッシュ)されてい
るものとする。(メモリセルトランジスタMnmが全ビ
ット一括消去されていてもよい。)一括消去されたトラ
ンジスタM11〜M81のしきい値は、データ「00」
に対応する一定値(+6.5V〜7.0V)にそろってい
る。
1〜M81は、たとえば図5(f)に示すような振幅波
形のワード線駆動パルス出力WDPOUTの反復印加に
より、一括消去(ブロック単位のフラッシュ)されてい
るものとする。(メモリセルトランジスタMnmが全ビ
ット一括消去されていてもよい。)一括消去されたトラ
ンジスタM11〜M81のしきい値は、データ「00」
に対応する一定値(+6.5V〜7.0V)にそろってい
る。
【0281】書込データ発生部130は、第1ブロック
の各メモリセルトランジスタ(M11〜M81)へ書き
込もうとする多値データ(2ビットデータ)「00」、
「01」、「10」、「11」を発生し、それらを8個
のビット線レジスタ(2ビットメモリ)RG1〜RG8
に書き込む(ステップST10)。
の各メモリセルトランジスタ(M11〜M81)へ書き
込もうとする多値データ(2ビットデータ)「00」、
「01」、「10」、「11」を発生し、それらを8個
のビット線レジスタ(2ビットメモリ)RG1〜RG8
に書き込む(ステップST10)。
【0282】たとえばトランジスタM11とM81にデ
ータ「11」が書き込まれ、トランジスタM21とM7
1にデータ「10」が書き込まれ、図示しないトランジ
スタM31とM61にデータ「01」が書き込まれ、図
示しないトランジスタM41とM51にデータ「00」
が書き込まれる。
ータ「11」が書き込まれ、トランジスタM21とM7
1にデータ「10」が書き込まれ、図示しないトランジ
スタM31とM61にデータ「01」が書き込まれ、図
示しないトランジスタM41とM51にデータ「00」
が書き込まれる。
【0283】次に、図示しないインデックスカウンタに
i=1がセットされ(ステップST12)、書込データ
発生部130から書込データA1/A2=「11」が出
力される(ステップST14)。
i=1がセットされ(ステップST12)、書込データ
発生部130から書込データA1/A2=「11」が出
力される(ステップST14)。
【0284】出力されたデータA1/A2=「11」
は、レジスタRG1〜RG8それぞれの書込内容(「0
0」、「01」、「10」または「11」)と、順次比
較される。A1/A2=「11」と同じ内容を格納して
いるレジスタRG1およびRG8が見つかると、これら
のレジスタに対応するフラグC1およびC8が発生する
(ステップST16)。その結果、ビット線BL1およ
びBL8だけが活性化され、たとえば+5Vにプリチャ
ージされたアクティブ状態になる。
は、レジスタRG1〜RG8それぞれの書込内容(「0
0」、「01」、「10」または「11」)と、順次比
較される。A1/A2=「11」と同じ内容を格納して
いるレジスタRG1およびRG8が見つかると、これら
のレジスタに対応するフラグC1およびC8が発生する
(ステップST16)。その結果、ビット線BL1およ
びBL8だけが活性化され、たとえば+5Vにプリチャ
ージされたアクティブ状態になる。
【0285】続いて、書込データ発生部130は、デー
タA1/A2=「11」に対応したワード線駆動パルス
正側レベル決定データWDをワード線駆動パルス発生回
路2に与える(ステップST18)。すると、ワード線
駆動パルス発生回路2からワード線W1へ、正側電位が
たとえば+3Vで負側電位がたとえばー10Vのワード
線駆動パルス出力WDPOUTが、所定パルス数(数パ
ルスないし10パルス程度)だけ供給される(ステップ
ST20)。
タA1/A2=「11」に対応したワード線駆動パルス
正側レベル決定データWDをワード線駆動パルス発生回
路2に与える(ステップST18)。すると、ワード線
駆動パルス発生回路2からワード線W1へ、正側電位が
たとえば+3Vで負側電位がたとえばー10Vのワード
線駆動パルス出力WDPOUTが、所定パルス数(数パ
ルスないし10パルス程度)だけ供給される(ステップ
ST20)。
【0286】このワード線駆動パルス出力WDPOUT
が所定パルス数だけ対応ワード線W1に印加されると、
該当メモリセル(M11およびM81)へのデータ「1
1」の書込が終了する(ステップST22イエス)。
が所定パルス数だけ対応ワード線W1に印加されると、
該当メモリセル(M11およびM81)へのデータ「1
1」の書込が終了する(ステップST22イエス)。
【0287】インデックスカウンタiが1つインクリメ
ントされ(ステップST24)、インクリメントされた
後のインデックス値がチェックされる(ステップST2
6)。このインデックス値iが4以下であれば(ステッ
プST26ノー)、書込対象ブロック(ワード線W1の
ブロック)に対する4種類のデータ(「00」、「0
1」、「10」および「11」)の書込が終了していな
い。その場合は、次の書込データ(たとえば「10」)
の書込が、たとえばメモリセルトランジスタM21およ
びM71に対して実行される(ステップST14〜ステ
ップST22)。
ントされ(ステップST24)、インクリメントされた
後のインデックス値がチェックされる(ステップST2
6)。このインデックス値iが4以下であれば(ステッ
プST26ノー)、書込対象ブロック(ワード線W1の
ブロック)に対する4種類のデータ(「00」、「0
1」、「10」および「11」)の書込が終了していな
い。その場合は、次の書込データ(たとえば「10」)
の書込が、たとえばメモリセルトランジスタM21およ
びM71に対して実行される(ステップST14〜ステ
ップST22)。
【0288】上記インデックス値iが4以上、すなわち
5となれば(ステップST26イエス)、書込対象ブロ
ック(ワード線W1のブロック)に対する4種類のデー
タ(「00」、「01」、「10」および「11」)の
書込が終了したことになる。
5となれば(ステップST26イエス)、書込対象ブロ
ック(ワード線W1のブロック)に対する4種類のデー
タ(「00」、「01」、「10」および「11」)の
書込が終了したことになる。
【0289】なお、上記例では分かり易くするために1
ブロック8メモリセルの構成で説明を行ったが、実用例
としての具体的な数値を示すなら、ワード線Wmはたと
えば1000本あり、ビット線BLnはたとえば256
本あり、1つのメモリセルMnmにたとえば2ビット分
のデータ(4種類のデータ)が記憶される。
ブロック8メモリセルの構成で説明を行ったが、実用例
としての具体的な数値を示すなら、ワード線Wmはたと
えば1000本あり、ビット線BLnはたとえば256
本あり、1つのメモリセルMnmにたとえば2ビット分
のデータ(4種類のデータ)が記憶される。
【0290】ビット線が256本あるときは、1ブロッ
クが2ビット分のメモリセルを256個含むことになる
から、2値メモリに対応させれば1ブロック=256x
2=512ビットのメモリになる。つまり、図34の構
成において8ブロック(ワード線W1〜W8)集まると
512バイトの記憶装置(EEEPROM型ICメモ
リ)になる。1000ブロック(ワード線W1〜W10
00)では512kビット=64kバイトのICメモリ
になる。
クが2ビット分のメモリセルを256個含むことになる
から、2値メモリに対応させれば1ブロック=256x
2=512ビットのメモリになる。つまり、図34の構
成において8ブロック(ワード線W1〜W8)集まると
512バイトの記憶装置(EEEPROM型ICメモ
リ)になる。1000ブロック(ワード線W1〜W10
00)では512kビット=64kバイトのICメモリ
になる。
【0291】このICメモリの集積度を高め、1ペレッ
ト中に上記64kバイトのメモリを1000個分集積す
ればば、64Mバイトの不揮発性半導体記憶装置とな
る。このくらいの記憶容量になると、1個ないし数個の
不揮発性半導体記憶装置を組み合わせることで、小型コ
ンピュータ用外部記憶装置として、ハードディスクの代
わりに使用できるようになる。
ト中に上記64kバイトのメモリを1000個分集積す
ればば、64Mバイトの不揮発性半導体記憶装置とな
る。このくらいの記憶容量になると、1個ないし数個の
不揮発性半導体記憶装置を組み合わせることで、小型コ
ンピュータ用外部記憶装置として、ハードディスクの代
わりに使用できるようになる。
【0292】この発明の実施の形態では、ワード線数x
ビット線数x多値ビット数が1000x256x2の場
合、1000x2ビットを平均1.5ms程度で書き込
んでゆくことができる。これはビットあたりの書込時間
に換算すると0.75μs/ビットとなる。そこでこの
発明のEEEPROM(フラッシュメモリ)をデータバ
スのビット数(16本ないし64本)だけ並列に設けて
おくと、最低でも毎秒2Mバイト以上の書込速度を持っ
た不揮発性記憶装置を得ることができる。
ビット線数x多値ビット数が1000x256x2の場
合、1000x2ビットを平均1.5ms程度で書き込
んでゆくことができる。これはビットあたりの書込時間
に換算すると0.75μs/ビットとなる。そこでこの
発明のEEEPROM(フラッシュメモリ)をデータバ
スのビット数(16本ないし64本)だけ並列に設けて
おくと、最低でも毎秒2Mバイト以上の書込速度を持っ
た不揮発性記憶装置を得ることができる。
【0293】図38は、1つのメモリブロック中の複数
メモリセルトランジスタへ種々な多値データを多値デー
タの種類毎に一括書込する構成の他例を示す。
メモリセルトランジスタへ種々な多値データを多値デー
タの種類毎に一括書込する構成の他例を示す。
【0294】書込データ発生部130から発生された書
込データA1/A2は、図34の場合と同様な順次デー
タ比較器(一致検出回路)170に入力されるととも
に、ビット線選択デコーダ190に入力される。このデ
コーダ190は、1つのANDゲート191と3つの反
転入力付きANDゲート192〜194とで構成されて
いる。このデコーダ190は、下記真理値表に示す論理
演算を行う。
込データA1/A2は、図34の場合と同様な順次デー
タ比較器(一致検出回路)170に入力されるととも
に、ビット線選択デコーダ190に入力される。このデ
コーダ190は、1つのANDゲート191と3つの反
転入力付きANDゲート192〜194とで構成されて
いる。このデコーダ190は、下記真理値表に示す論理
演算を行う。
【0295】 A1 A2 F1 F2 F3 F4 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0 0 すなわち、書込データA1/A2が「11」のときは4
つのデコーダ出力F1〜F4のうちF1だけがHレベル
(ロジカル1)となる。同様に、データA1/A2が
「10」のときはデコーダ出力F2だけがHレベル(ロ
ジカル1)となり、データA1/A2が「01」のとき
はデコーダ出力F3だけがHレベル(ロジカル1)とな
り、データA1/A2が「00」のときはデコーダ出力
F4だけがHレベル(ロジカル1)となる。
つのデコーダ出力F1〜F4のうちF1だけがHレベル
(ロジカル1)となる。同様に、データA1/A2が
「10」のときはデコーダ出力F2だけがHレベル(ロ
ジカル1)となり、データA1/A2が「01」のとき
はデコーダ出力F3だけがHレベル(ロジカル1)とな
り、データA1/A2が「00」のときはデコーダ出力
F4だけがHレベル(ロジカル1)となる。
【0296】デコーダ出力F1はSRAMビットメモリ
SM1のイネーブル端子ENおよびNチャネルトランジ
スタ(アナログゲート)Ty1のゲートに与えられる。
デコーダ出力F2はSRAMビットメモリSM2のイネ
ーブル端子ENおよびNチャネルトランジスタ(アナロ
グゲート)Ty2のゲートに与えられる。デコーダ出力
F3はSRAMビットメモリSM3のイネーブル端子E
NおよびNチャネルトランジスタ(アナログゲート)T
y3のゲートに与えられる。デコーダ出力F4はSRA
MビットメモリSM4のイネーブル端子ENに与えられ
るとともに、インバータ195を介してNチャネルトラ
ンジスタ(アナログゲート)Ty4のゲートに与えられ
る。メモリSM1〜SM4の一方入力は他方入力へイン
バータ1811を介して接続され、これにより2値メモ
リ(フリップフロップ)が形成される。
SM1のイネーブル端子ENおよびNチャネルトランジ
スタ(アナログゲート)Ty1のゲートに与えられる。
デコーダ出力F2はSRAMビットメモリSM2のイネ
ーブル端子ENおよびNチャネルトランジスタ(アナロ
グゲート)Ty2のゲートに与えられる。デコーダ出力
F3はSRAMビットメモリSM3のイネーブル端子E
NおよびNチャネルトランジスタ(アナログゲート)T
y3のゲートに与えられる。デコーダ出力F4はSRA
MビットメモリSM4のイネーブル端子ENに与えられ
るとともに、インバータ195を介してNチャネルトラ
ンジスタ(アナログゲート)Ty4のゲートに与えられ
る。メモリSM1〜SM4の一方入力は他方入力へイン
バータ1811を介して接続され、これにより2値メモ
リ(フリップフロップ)が形成される。
【0297】SRAMビットメモリSM1〜SM4およ
びインバータ1811〜1812は、ビット線BL1に
対するビット線選択回路181を構成している。図示し
ないが、同様な構成のビット線選択回路(付番するなら
182〜188)が、対応ビット線(付番するならBL
2〜BL8)にも配設されている。図示しないビット線
選択回路(182〜188)は、順次データ比較器17
0からのビット線選択フラグC2〜C8を、それぞれ受
けるようになっている。
びインバータ1811〜1812は、ビット線BL1に
対するビット線選択回路181を構成している。図示し
ないが、同様な構成のビット線選択回路(付番するなら
182〜188)が、対応ビット線(付番するならBL
2〜BL8)にも配設されている。図示しないビット線
選択回路(182〜188)は、順次データ比較器17
0からのビット線選択フラグC2〜C8を、それぞれ受
けるようになっている。
【0298】書込データA1/A2が「11」のときは
デコーダ出力F1=HによりSRAMビットSM1だけ
がイネーブルとなり、トランジスタTy1だけがオンす
る。すると、順次データ比較器170がC1=Lを出力
している場合(つまりビット線レジスタRG1の格納デ
ータD11/D12が書込データA1/A2と同じ「1
1」である場合)、このC1=LがSM1に記憶され、
同時にワード線駆動パルス発生回路2へデータWD=+
3Vが入力される。すると、発生回路2は、データA1
/A2=「11」に対応した正側電位(+3V)を持つ
ワード線駆動パルス出力WDPOUTを発生する。
デコーダ出力F1=HによりSRAMビットSM1だけ
がイネーブルとなり、トランジスタTy1だけがオンす
る。すると、順次データ比較器170がC1=Lを出力
している場合(つまりビット線レジスタRG1の格納デ
ータD11/D12が書込データA1/A2と同じ「1
1」である場合)、このC1=LがSM1に記憶され、
同時にワード線駆動パルス発生回路2へデータWD=+
3Vが入力される。すると、発生回路2は、データA1
/A2=「11」に対応した正側電位(+3V)を持つ
ワード線駆動パルス出力WDPOUTを発生する。
【0299】また、書込データA1/A2が「11」の
ときは、デコーダ出力F4=Lであるから、インバータ
195の出力はHレベルとなる。すると、トランジスタ
Ty4はオンするから、発生回路2からのパルス出力W
DPOUT(+3V)はデコーダ150を介してワード
線W1のトランジスタM11のゲートに印加されるよう
になる。この場合、SRAMビットSM1にC1=Lが
記憶されているので、それをインバータ1812(オー
プンコレクタ出力)でレベル反転すると、ビット線BL
1はHレベル(+5Vプリチャージ状態)になる。
ときは、デコーダ出力F4=Lであるから、インバータ
195の出力はHレベルとなる。すると、トランジスタ
Ty4はオンするから、発生回路2からのパルス出力W
DPOUT(+3V)はデコーダ150を介してワード
線W1のトランジスタM11のゲートに印加されるよう
になる。この場合、SRAMビットSM1にC1=Lが
記憶されているので、それをインバータ1812(オー
プンコレクタ出力)でレベル反転すると、ビット線BL
1はHレベル(+5Vプリチャージ状態)になる。
【0300】したがって、パルス出力WDPOUT(+
3V)を所定数だけワード線W1のトランジスタM11
のゲートに印加すれば、トランジスタM11にA1/A
2=「11」のデータが書き込まれたことになる。
3V)を所定数だけワード線W1のトランジスタM11
のゲートに印加すれば、トランジスタM11にA1/A
2=「11」のデータが書き込まれたことになる。
【0301】書込データA1/A2が「10」のときは
デコーダ出力F2=HによりSRAMビットSM2だけ
がイネーブルとなり、トランジスタTy2だけがオンす
る。すると、順次データ比較器170がC2=Lを出力
している場合(つまりビット線レジスタRG2の格納デ
ータD21/D22が書込データA1/A2と同じ「1
0」である場合)、このC2=LがSM2に記憶され、
同時にワード線駆動パルス発生回路2へデータWD=+
2Vが入力される。すると、発生回路2は、データA1
/A2=「10」に対応した正側電位(+2V)を持つ
ワード線駆動パルス出力WDPOUTを発生する。
デコーダ出力F2=HによりSRAMビットSM2だけ
がイネーブルとなり、トランジスタTy2だけがオンす
る。すると、順次データ比較器170がC2=Lを出力
している場合(つまりビット線レジスタRG2の格納デ
ータD21/D22が書込データA1/A2と同じ「1
0」である場合)、このC2=LがSM2に記憶され、
同時にワード線駆動パルス発生回路2へデータWD=+
2Vが入力される。すると、発生回路2は、データA1
/A2=「10」に対応した正側電位(+2V)を持つ
ワード線駆動パルス出力WDPOUTを発生する。
【0302】また、書込データA1/A2が「10」の
ときは、デコーダ出力F4=Lであるからトランジスタ
Ty4はオンしている。すると、発生回路2からのパル
ス出力WDPOUT(+2V)はデコーダ150を介し
てワード線W1のトランジスタM21(図示せず)のゲ
ートに印加されるようになる。この場合、図示しないビ
ット線BL2に配設されたビット線選択回路(付番する
なら182)のSRAMビットSM2にC2=Lが記憶
されているので、それをインバータ1812(オープン
コレクタ出力)でレベル反転すると、ビット線BL2は
Hレベル(+5Vプリチャージ状態)になる。
ときは、デコーダ出力F4=Lであるからトランジスタ
Ty4はオンしている。すると、発生回路2からのパル
ス出力WDPOUT(+2V)はデコーダ150を介し
てワード線W1のトランジスタM21(図示せず)のゲ
ートに印加されるようになる。この場合、図示しないビ
ット線BL2に配設されたビット線選択回路(付番する
なら182)のSRAMビットSM2にC2=Lが記憶
されているので、それをインバータ1812(オープン
コレクタ出力)でレベル反転すると、ビット線BL2は
Hレベル(+5Vプリチャージ状態)になる。
【0303】したがって、パルス出力WDPOUT(+
2V)を所定数だけワード線W1のトランジスタM21
のゲートに印加すれば、トランジスタM21にA1/A
2=「10」のデータが書き込まれたことになる。
2V)を所定数だけワード線W1のトランジスタM21
のゲートに印加すれば、トランジスタM21にA1/A
2=「10」のデータが書き込まれたことになる。
【0304】書込データA1/A2が「01」のときは
デコーダ出力F3=HによりSRAMビットSM3だけ
がイネーブルとなり、トランジスタTy3だけがオンす
る。すると、順次データ比較器170がC3=L(図示
せず)を出力している場合(つまり図示しないビット線
レジスタRG3の格納データD31/D32が書込デー
タA1/A2と同じ「01」である場合)、このC3=
LがSM3に記憶され、同時にワード線駆動パルス発生
回路2へデータWD=+1Vが入力される。すると、発
生回路2は、データA1/A2=「01」に対応した正
側電位(+1V)を持つワード線駆動パルス出力WDP
OUTを発生する。
デコーダ出力F3=HによりSRAMビットSM3だけ
がイネーブルとなり、トランジスタTy3だけがオンす
る。すると、順次データ比較器170がC3=L(図示
せず)を出力している場合(つまり図示しないビット線
レジスタRG3の格納データD31/D32が書込デー
タA1/A2と同じ「01」である場合)、このC3=
LがSM3に記憶され、同時にワード線駆動パルス発生
回路2へデータWD=+1Vが入力される。すると、発
生回路2は、データA1/A2=「01」に対応した正
側電位(+1V)を持つワード線駆動パルス出力WDP
OUTを発生する。
【0305】また、書込データA1/A2が「01」の
ときは、デコーダ出力F4=Lであるからトランジスタ
Ty4はオンしている。すると、発生回路2からのパル
ス出力WDPOUT(+1V)はデコーダ150を介し
てワード線W1のトランジスタM31(図示せず)のゲ
ートに印加されるようになる。この場合、図示しないビ
ット線BL3に配設されたビット線選択回路(付番する
なら183)のSRAMビットSM3にC3=Lが記憶
されているので、それをインバータ1812(オープン
コレクタ出力)でレベル反転すると、ビット線BL3は
Hレベル(+5Vプリチャージ状態)になる。
ときは、デコーダ出力F4=Lであるからトランジスタ
Ty4はオンしている。すると、発生回路2からのパル
ス出力WDPOUT(+1V)はデコーダ150を介し
てワード線W1のトランジスタM31(図示せず)のゲ
ートに印加されるようになる。この場合、図示しないビ
ット線BL3に配設されたビット線選択回路(付番する
なら183)のSRAMビットSM3にC3=Lが記憶
されているので、それをインバータ1812(オープン
コレクタ出力)でレベル反転すると、ビット線BL3は
Hレベル(+5Vプリチャージ状態)になる。
【0306】したがって、パルス出力WDPOUT(+
1V)を所定数だけワード線W1のトランジスタM31
のゲートに印加すれば、トランジスタM31にA1/A
2=「01」のデータが書き込まれたことになる。
1V)を所定数だけワード線W1のトランジスタM31
のゲートに印加すれば、トランジスタM31にA1/A
2=「01」のデータが書き込まれたことになる。
【0307】書込データA1/A2が「00」のときは
デコーダ出力F4=HによりSRAMビットSM4だけ
がイネーブルとなり、トランジスタTy1〜Ty4はオ
フする。すると、発生回路2はワード線駆動パルス出力
WDPOUTをデコーダ150側へ供給しなくなる。
デコーダ出力F4=HによりSRAMビットSM4だけ
がイネーブルとなり、トランジスタTy1〜Ty4はオ
フする。すると、発生回路2はワード線駆動パルス出力
WDPOUTをデコーダ150側へ供給しなくなる。
【0308】この場合、書込データA1/A2が「0
0」の書込対象であるワード線W1のトランジスタM4
1(図示せず)のゲートにはワード線駆動パルス出力W
DPOUTが印加されないから、そのしきい値は消去状
態(データ「00」相当)のままとなる。このことは、
換言すれば、トランジスタM41にA1/A2=「0
0」のデータが書き込まれたことになる。
0」の書込対象であるワード線W1のトランジスタM4
1(図示せず)のゲートにはワード線駆動パルス出力W
DPOUTが印加されないから、そのしきい値は消去状
態(データ「00」相当)のままとなる。このことは、
換言すれば、トランジスタM41にA1/A2=「0
0」のデータが書き込まれたことになる。
【0309】図38の回路動作を簡単にまとめると、次
のようになる。
のようになる。
【0310】1>書込データA1/A2の内容に応じて
デコーダ出力F1〜F4の1つだけがHレベル(ロジカ
ル1)になり、それ以外のFはLレベル(ロジカル
0)。
デコーダ出力F1〜F4の1つだけがHレベル(ロジカ
ル1)になり、それ以外のFはLレベル(ロジカル
0)。
【0311】2>CPU130から順次データ比較器
(一致検出回路)170への書込制御信号WCSがLレ
ベルのときは、比較器170の出力C1〜C8は全てL
レベル。
(一致検出回路)170への書込制御信号WCSがLレ
ベルのときは、比較器170の出力C1〜C8は全てL
レベル。
【0312】この場合、CPU130はデータA1/A
2を順に「00」、「01」、「10」、「11」と変
化させ、ビット線選択デコーダ190の出力F1〜F4
を順にHレベルにする。
2を順に「00」、「01」、「10」、「11」と変
化させ、ビット線選択デコーダ190の出力F1〜F4
を順にHレベルにする。
【0313】3>SRAMセル(フリップフロップ)S
M1〜SM4は、それぞれのイネーブル信号EN(=F
1〜F4)がHレベルのときに入力データ(C1)を格
納する。最初にC1はLレベルになっているから、SM
1〜SM4は最初は全てデータ0(Lレベル出力)を格
納している。
M1〜SM4は、それぞれのイネーブル信号EN(=F
1〜F4)がHレベルのときに入力データ(C1)を格
納する。最初にC1はLレベルになっているから、SM
1〜SM4は最初は全てデータ0(Lレベル出力)を格
納している。
【0314】4>CPU130から順次データ比較器
(一致検出回路)170への書込制御信号WCSがHレ
ベルのときは、データDn1/Dn2(n=1〜8)と
書込データA1/A2とが一致した場合のCnだけがL
レベルとなる。たとえばD11/D12=「11」、D
81/D82=「11」の場合にA1/A2=「11」
であれば、C1=L、C8=Lで、C2〜C7は全てH
レベル。
(一致検出回路)170への書込制御信号WCSがHレ
ベルのときは、データDn1/Dn2(n=1〜8)と
書込データA1/A2とが一致した場合のCnだけがL
レベルとなる。たとえばD11/D12=「11」、D
81/D82=「11」の場合にA1/A2=「11」
であれば、C1=L、C8=Lで、C2〜C7は全てH
レベル。
【0315】5>A1/A2=「11」であればビット
線選択デコーダ190の出力F1のみがHレベルとな
る。すると、SM1だけがイネーブルとなり、そのとき
のC1=LがSM1に格納される。すると、C1=Lが
消失した後もSM1の出力はLレベルとなり、インバー
タ1812の出力はHレベルになる(ビット線BL1を
+5Vにプリチャージできる)。
線選択デコーダ190の出力F1のみがHレベルとな
る。すると、SM1だけがイネーブルとなり、そのとき
のC1=LがSM1に格納される。すると、C1=Lが
消失した後もSM1の出力はLレベルとなり、インバー
タ1812の出力はHレベルになる(ビット線BL1を
+5Vにプリチャージできる)。
【0316】同様に、C8=Lがビット線BL8のSM
1(図示せず)に格納される。すると、C8=Lが消失
した後もビット線BL8のSM1の出力はLレベルとな
り、ビット線BL8のインバータ1812(図示せず)
の出力もHレベルになる(ビット線BL8を+5Vにプ
リチャージできる)。
1(図示せず)に格納される。すると、C8=Lが消失
した後もビット線BL8のSM1の出力はLレベルとな
り、ビット線BL8のインバータ1812(図示せず)
の出力もHレベルになる(ビット線BL8を+5Vにプ
リチャージできる)。
【0317】6>F1=HでトランジスタTy1のみが
オンすると、+3V発生用のデータWDがワード線駆動
パルス発生回路2に与えられる。するとパルス発生回路
2は+3V/ー10Vのワード線駆動パルス出力WDP
OUTを発生する。
オンすると、+3V発生用のデータWDがワード線駆動
パルス発生回路2に与えられる。するとパルス発生回路
2は+3V/ー10Vのワード線駆動パルス出力WDP
OUTを発生する。
【0318】7>A1/A2=「00」以外ではF4=
L、インバータ195の出力=Hなので、発生回路2が
発生する+3V/ー10Vのワード線駆動パルス出力W
DPOUTはデコーダ150に供給される。デコーダ1
50がワード線W1を選択しているときは、このWDP
OUTがメモリセルトランジスタM11〜M81のコン
トロールゲートに印加される。これらのトランジスタの
うち、そのドレインが+5Vにプリチャージされている
のはトランジスタM11とM81の2つだけである。
L、インバータ195の出力=Hなので、発生回路2が
発生する+3V/ー10Vのワード線駆動パルス出力W
DPOUTはデコーダ150に供給される。デコーダ1
50がワード線W1を選択しているときは、このWDP
OUTがメモリセルトランジスタM11〜M81のコン
トロールゲートに印加される。これらのトランジスタの
うち、そのドレインが+5Vにプリチャージされている
のはトランジスタM11とM81の2つだけである。
【0319】よって、トランジスタM11とM81のし
きい値が、+3V/ー10Vのワード線駆動パルス出力
WDPOUTに対応した値(たとえば+3.7V)にな
る。
きい値が、+3V/ー10Vのワード線駆動パルス出力
WDPOUTに対応した値(たとえば+3.7V)にな
る。
【0320】つまり、メモリセルトランジスタM11お
よびM81の2つへ同時に、書込データA1/A2=
「11」が書き込まれる。
よびM81の2つへ同時に、書込データA1/A2=
「11」が書き込まれる。
【0321】8>書込データA1/A2=「10」およ
び「01」の書込も同様に行われる。
び「01」の書込も同様に行われる。
【0322】9>書込データA1/A2=「00」の書
込は、消去状態と同じにする。この場合、F4=Hによ
りインバータ195の出力がLとなりトランジスタTy
4はオフする。するとワード線駆動パルス出力WDPO
UTは+ー0Vとなり、データA1/A2=「00」の
書込対象セルトランジスタのしきい値は消去時の値のま
まとなる。
込は、消去状態と同じにする。この場合、F4=Hによ
りインバータ195の出力がLとなりトランジスタTy
4はオフする。するとワード線駆動パルス出力WDPO
UTは+ー0Vとなり、データA1/A2=「00」の
書込対象セルトランジスタのしきい値は消去時の値のま
まとなる。
【0323】なお、図34および図38の実施の形態に
おいて、複数メモリセルの一括消去(各メモリセルトラ
ンジスタのしきい値を所定値に上げること)は、次のよ
うにして行うことができる。すなわち、図34または図
38のフラッシュメモリが組み込まれたICチップの基
板(図示せず)とワード線(Wm)との間に、ワード線
側が高電位となるような所定の電圧を印加して、各メモ
リセルトランジスタ(Mnm)のフローティングゲート
(FG)にトンネル電流を流し、このフローティングゲ
ートに電子を蓄積する。これにより、各メモリセルトラ
ンジスタのしきい値が上昇し消去状態になる。
おいて、複数メモリセルの一括消去(各メモリセルトラ
ンジスタのしきい値を所定値に上げること)は、次のよ
うにして行うことができる。すなわち、図34または図
38のフラッシュメモリが組み込まれたICチップの基
板(図示せず)とワード線(Wm)との間に、ワード線
側が高電位となるような所定の電圧を印加して、各メモ
リセルトランジスタ(Mnm)のフローティングゲート
(FG)にトンネル電流を流し、このフローティングゲ
ートに電子を蓄積する。これにより、各メモリセルトラ
ンジスタのしきい値が上昇し消去状態になる。
【0324】また、図34および図38の実施の形態に
おいて、複数メモリセルに書き込まれた多値データ(複
数種類のしきい値)の読み出しは、次のようにして行う
ことができる。すなわち、図34または図38の構成に
おいて、ワード線(Wm)に所定のしきい値に応じた電
圧を印加し、ビット線(BLn)から接地回路(GN
D)に電流が流れるか否かで、書き込まれた多値データ
の内容(複数しきい値の内の1つ)を判定する。
おいて、複数メモリセルに書き込まれた多値データ(複
数種類のしきい値)の読み出しは、次のようにして行う
ことができる。すなわち、図34または図38の構成に
おいて、ワード線(Wm)に所定のしきい値に応じた電
圧を印加し、ビット線(BLn)から接地回路(GN
D)に電流が流れるか否かで、書き込まれた多値データ
の内容(複数しきい値の内の1つ)を判定する。
【0325】この際、各メモリセルトランジスタ(Mn
m)のドレイン電圧VDは、書込時VD>読出時VDと
しているので、各メモリセルトランジスタ(Mnm)の
しきい値Vthは書込時と読出時とで若干異なり、書込
時Vth<読出時Vthとなる。したがって、読み出し
時にワード線(Wm)に印加する電圧は、「しきい値V
thが書込時と読出時とで若干異なってくる」点を考慮
して設定される。
m)のドレイン電圧VDは、書込時VD>読出時VDと
しているので、各メモリセルトランジスタ(Mnm)の
しきい値Vthは書込時と読出時とで若干異なり、書込
時Vth<読出時Vthとなる。したがって、読み出し
時にワード線(Wm)に印加する電圧は、「しきい値V
thが書込時と読出時とで若干異なってくる」点を考慮
して設定される。
【0326】また、各実施の形態中での説明は、メモリ
セルトランジスタがNチャネル型MOSトランジスタで
構成されている場合のものである。メモリセルトランジ
スタがPチャネル型で構成される場合は、電位関係の符
号(+ー)は逆転する。また、Nチャネル型の場合に
「〜の電位が高い場合…」と述べた部分は、Pチャネル
型では「〜の電位が低い場合…」と読み変える必要があ
る。その他、各実施の態様中で例示した半導体素子の導
電性タイプ(N型/P型)を変える場合は、それに対応
して説明中の電位関係が変化することのつけ加えてお
く。
セルトランジスタがNチャネル型MOSトランジスタで
構成されている場合のものである。メモリセルトランジ
スタがPチャネル型で構成される場合は、電位関係の符
号(+ー)は逆転する。また、Nチャネル型の場合に
「〜の電位が高い場合…」と述べた部分は、Pチャネル
型では「〜の電位が低い場合…」と読み変える必要があ
る。その他、各実施の態様中で例示した半導体素子の導
電性タイプ(N型/P型)を変える場合は、それに対応
して説明中の電位関係が変化することのつけ加えてお
く。
【0327】
【発明の効果】上述のように、この発明の不揮発性半導
体記憶装置によれば、ビット線(副ビット線)をプリチ
ャージした後、アドレス指定された1以上の注目メモリ
セルトランジスタのフローティングゲートに正負に振動
するパルスを印加することによって、多数のメモリセル
トランジスタの異なったフローティングゲート電圧を所
定の電位に収束させることができる。このため、極めて
簡単な操作で多数の不揮発性メモリセルへの正確な書き
込み・消去を行うことができる。その際、正負振動パル
スの印加初期においてビット線電位が徐々に上昇するよ
うにビット線電位を制御することで、メモリセルトラン
ジスタへのデータ書込(特定のしきい値Vthの設定)
を正確に(少ないばらつきで)行えるようになる。ま
た、特定のメモリセルトランジスタへのデータ書き込み
中にビット線にリーク電流が流れても、微少電流供給手
段によりそのビット線へリーク電流を補償するような微
少電流を供給することで、ビット線の電位変動を抑え込
むこともできる。
体記憶装置によれば、ビット線(副ビット線)をプリチ
ャージした後、アドレス指定された1以上の注目メモリ
セルトランジスタのフローティングゲートに正負に振動
するパルスを印加することによって、多数のメモリセル
トランジスタの異なったフローティングゲート電圧を所
定の電位に収束させることができる。このため、極めて
簡単な操作で多数の不揮発性メモリセルへの正確な書き
込み・消去を行うことができる。その際、正負振動パル
スの印加初期においてビット線電位が徐々に上昇するよ
うにビット線電位を制御することで、メモリセルトラン
ジスタへのデータ書込(特定のしきい値Vthの設定)
を正確に(少ないばらつきで)行えるようになる。ま
た、特定のメモリセルトランジスタへのデータ書き込み
中にビット線にリーク電流が流れても、微少電流供給手
段によりそのビット線へリーク電流を補償するような微
少電流を供給することで、ビット線の電位変動を抑え込
むこともできる。
【0328】さらに、この発明のブロック書込高速化方
法では、1ブロック分の多値データをこのブロックに含
まれる複数のビット線それぞれに対応させて保持し;多
値データの内の1つを発生し;前記保持されている多値
データと前記発生された多値データの1つとを比較し、
前記発生された多値データの1つと一致する多値データ
を保持している部分に対応するビット線だけを活性化
(アクティブに)し;前記活性化されたビット線に繋が
った1以上の多値メモリセルに、前記発生された多値デ
ータの1つを一括して書き込んでいる。このように多値
データの内容毎に一括書込を行うことで、ブロック単位
の多値データ書込を高速化できる。
法では、1ブロック分の多値データをこのブロックに含
まれる複数のビット線それぞれに対応させて保持し;多
値データの内の1つを発生し;前記保持されている多値
データと前記発生された多値データの1つとを比較し、
前記発生された多値データの1つと一致する多値データ
を保持している部分に対応するビット線だけを活性化
(アクティブに)し;前記活性化されたビット線に繋が
った1以上の多値メモリセルに、前記発生された多値デ
ータの1つを一括して書き込んでいる。このように多値
データの内容毎に一括書込を行うことで、ブロック単位
の多値データ書込を高速化できる。
【図1】この発明の一実施の形態に係る不揮発性半導体
記憶装置の構成を説明する回路図。
記憶装置の構成を説明する回路図。
【図2】図1の装置で用いられるワード線駆動パルス発
生回路(レベルシフタ)の回路動作を説明する図。
生回路(レベルシフタ)の回路動作を説明する図。
【図3】図1の装置におけるビット線選択トランジスタ
およびメモリセルトランジスタの回路動作を説明する
図。
およびメモリセルトランジスタの回路動作を説明する
図。
【図4】この発明の第2の実施の形態に係る不揮発性半
導体記憶装置の構成を説明する回路図。
導体記憶装置の構成を説明する回路図。
【図5】図4の装置で用いられるワード線駆動パルス発
生回路(レベルシフタ)の回路動作を2例説明する図。
生回路(レベルシフタ)の回路動作を2例説明する図。
【図6】図4のワード線駆動パルス発生回路(レベルシ
フタ)を図5の波形で動作させた場合において、図4の
不揮発性半導体記憶装置を構成するメモリセルの動作を
説明する図。
フタ)を図5の波形で動作させた場合において、図4の
不揮発性半導体記憶装置を構成するメモリセルの動作を
説明する図。
【図7】公知のEEPROMセル構造とそれらのセルの
しきい値分布を説明する図。
しきい値分布を説明する図。
【図8】この発明の第3の実施の形態に係る不揮発性半
導体記憶装置の構成を説明する回路図。
導体記憶装置の構成を説明する回路図。
【図9】この発明の第4の実施の形態に係る不揮発性半
導体記憶装置の構成を説明する回路図。
導体記憶装置の構成を説明する回路図。
【図10】この発明の第5の実施の形態に係る不揮発性
半導体記憶装置を説明する図。
半導体記憶装置を説明する図。
【図11】図10の実施の形態に示すSRAMビットの
具体例を示す回路図。
具体例を示す回路図。
【図12】図10の実施の形態に示すSRAMビットの
他の具体例を示す回路図。
他の具体例を示す回路図。
【図13】この発明の第5の実施の形態に係る不揮発性
半導体記憶装置の構成を説明する回路図。
半導体記憶装置の構成を説明する回路図。
【図14】図13の実施の形態に示すSRAMビット回
路の具体例を示す回路図。
路の具体例を示す回路図。
【図15】図13の実施の形態に示すSRAMビット回
路の他の具体例を示す回路図。
路の他の具体例を示す回路図。
【図16】図14のSRAMビット回路の回路動作を説
明するタイミングチャート図。
明するタイミングチャート図。
【図17】図15のSRAMビット回路の回路動作を説
明するタイミングチャート図。
明するタイミングチャート図。
【図18】図14または図15の変形例であって、主ビ
ット線側にSRAMビット回路を設けた回路図。
ット線側にSRAMビット回路を設けた回路図。
【図19】この発明の第6の実施の形態に係る不揮発性
半導体記憶装置の構成を説明する回路図。
半導体記憶装置の構成を説明する回路図。
【図20】図19の実施の形態に示す微少電流源の具体
例を示す回路図。
例を示す回路図。
【図21】図19の実施の形態に示す微少電流源の他の
具体例を示す回路図。
具体例を示す回路図。
【図22】図19の実施の形態の回路動作(消去)を説
明するタイミングチャート図。
明するタイミングチャート図。
【図23】図19の実施の形態の回路動作(書込)を説
明するタイミングチャート図。
明するタイミングチャート図。
【図24】図19の実施の形態の回路動作(読出)を説
明するタイミングチャート図。
明するタイミングチャート図。
【図25】たとえば図19のメモリセルトランジスタM
11にデータを書き込む(トランジスタM11のしきい
値Vthを変更する)場合において、トランジスタM1
1のゲートにつながるワード線W1に印加された駆動パ
ルスWDPのパルス数(パルス印加時間に対応)に対し
てトランジスタM11のしきい値Vthがどのように変
化するか(曲線LC1)を定性的に説明する図。
11にデータを書き込む(トランジスタM11のしきい
値Vthを変更する)場合において、トランジスタM1
1のゲートにつながるワード線W1に印加された駆動パ
ルスWDPのパルス数(パルス印加時間に対応)に対し
てトランジスタM11のしきい値Vthがどのように変
化するか(曲線LC1)を定性的に説明する図。
【図26】図25のしきい値変化曲線LC1の形を変え
た場合にしきい値Vthの変化率がどのように変化する
か(曲線LC2〜LC4)を定性的に説明する図。
た場合にしきい値Vthの変化率がどのように変化する
か(曲線LC2〜LC4)を定性的に説明する図。
【図27】図26のしきい値変化曲線LC1〜LC4に
それぞれ対応したメモリセルトランジスタのドレイン電
圧VD(ビット線電圧VBL)がどのように変化するか
(曲線VD1〜VD4)を定性的に説明するとともに、
このメモリセルトランジスタのコントロールゲートに駆
動パルスWDP(コントロールゲート電圧VCGまたは
ワード線電圧Vwdpを与えるパルス)を何時から印加
し始めたら良いかを説明する図。
それぞれ対応したメモリセルトランジスタのドレイン電
圧VD(ビット線電圧VBL)がどのように変化するか
(曲線VD1〜VD4)を定性的に説明するとともに、
このメモリセルトランジスタのコントロールゲートに駆
動パルスWDP(コントロールゲート電圧VCGまたは
ワード線電圧Vwdpを与えるパルス)を何時から印加
し始めたら良いかを説明する図。
【図28】図26の直線LC3に対応した図27のドレ
イン電圧曲線VD3と、このドレイン電圧VD3が印加
されるメモリセルトランジスタ(たとえばM11)のフ
ローティングゲート電圧VFGとの関係を定性的に説明
する図。
イン電圧曲線VD3と、このドレイン電圧VD3が印加
されるメモリセルトランジスタ(たとえばM11)のフ
ローティングゲート電圧VFGとの関係を定性的に説明
する図。
【図29】ワード線駆動パルスWDPの正電圧ピーク+
Vwdp(メモリセルトランジスタのコントロールゲー
ト電圧VCGの正電圧側振幅)をパラメータとした場合
において、ワード線駆動パルスWDPの印加パルス数と
このパルスが印加されたメモリセルトランジスタのしき
い値(Vth1〜Vth3)との関係を例示する図。
Vwdp(メモリセルトランジスタのコントロールゲー
ト電圧VCGの正電圧側振幅)をパラメータとした場合
において、ワード線駆動パルスWDPの印加パルス数と
このパルスが印加されたメモリセルトランジスタのしき
い値(Vth1〜Vth3)との関係を例示する図。
【図30】多数のメモリセルトランジスタのドレインが
接続されたビット線に図28に例示するようなドレイン
電圧曲線VD3を与えるためのビット線充電回路(微少
電流源201)の一例を示す回路図。
接続されたビット線に図28に例示するようなドレイン
電圧曲線VD3を与えるためのビット線充電回路(微少
電流源201)の一例を示す回路図。
【図31】多数のメモリセルトランジスタのドレインが
接続されたビット線に図28に例示するようなドレイン
電圧曲線VD3を与えるためのビット線充電回路(微少
電流源201)の他例を示す回路図。
接続されたビット線に図28に例示するようなドレイン
電圧曲線VD3を与えるためのビット線充電回路(微少
電流源201)の他例を示す回路図。
【図32】多数のメモリセルトランジスタのドレインが
接続されたビット線に図28に例示するようなドレイン
電圧曲線VD3を与えるためのビット線充電回路(微少
電流源201)のさらに他の例を示す回路図。
接続されたビット線に図28に例示するようなドレイン
電圧曲線VD3を与えるためのビット線充電回路(微少
電流源201)のさらに他の例を示す回路図。
【図33】所定の正電圧ピークを持つワード線駆動パル
ス出力WDPOUTを特定のワード線に印加するにあた
って、特定のビット線の電圧を監視することでパルスW
DPの印加終了タイミングを自動的に決定する回路例
(132、140、Tsw)を図19の実施形態に組み
込んだ回路図。
ス出力WDPOUTを特定のワード線に印加するにあた
って、特定のビット線の電圧を監視することでパルスW
DPの印加終了タイミングを自動的に決定する回路例
(132、140、Tsw)を図19の実施形態に組み
込んだ回路図。
【図34】1つのメモリブロック中の複数メモリセルト
ランジスタへ種々な多値データを多値データの種類毎に
一括書込する構成の一例を示す回路図。
ランジスタへ種々な多値データを多値データの種類毎に
一括書込する構成の一例を示す回路図。
【図35】図34に示された順次データ比較器(17
0)の具体例を示す回路図。
0)の具体例を示す回路図。
【図36】図34に示された順次データ比較器(17
0)の他の具体例を示す回路図。
0)の他の具体例を示す回路図。
【図37】1つのメモリブロック中の複数メモリセルト
ランジスタへ4種類の個別データをデータの内容(4値
のいずれか)毎に一括書込する動作を説明するフローチ
ャート。
ランジスタへ4種類の個別データをデータの内容(4値
のいずれか)毎に一括書込する動作を説明するフローチ
ャート。
【図38】1つのメモリブロック中の複数メモリセルト
ランジスタへ種々な多値データを多値データの種類毎に
一括書込する構成の他例を示す回路図。
ランジスタへ種々な多値データを多値データの種類毎に
一括書込する構成の他例を示す回路図。
1…メモリセルアレイ;1a、1b…メモリセルブロッ
ク;2、2a…ワード線駆動パルス発生回路(レベルシ
フタ;駆動信号手段);3、31、32、3a、3b…
ワード線スイッチ回路;4a、4b…電荷引抜完了検出
回路(CMOSインバータ);5a、5b…スイッチ回
路;6、7、8…CMOSインバータ;9…スピードア
ップ回路;30a、30b、301〜30n…SRAM
ビット(フリップフロップ回路;スタティック型記憶手
段);300…SRAMメモリブロック;101、10
2…メモリ(メモリ手段);110…メモリ書換回路
(決定データ発生手段);120…制御回路;130…
書込データ発生部(書込データ発生手段;電位設定手
段);132…電圧調整部;140…コンパレータ;1
50…デコーダ;160…ビット線レジスタ回路(ビッ
ト線選択データ保持手段);RG1〜RG8…各ビット
線に割り当てられたビット線レジスタ;170…順次デ
ータ比較器/一致検出回路(ビット線選択フラグ発生
器);171〜178…データ一致検出ゲート回路;1
80…ビット線選択フラグメモリ;1811、181
2、195…インバータ;181…ビット線選択回路;
190…ビット線選択デコーダ;191〜194…AN
Dゲート;SM1〜SM4…SRAM(スタティック型
ビットメモリ);GA11/GA12、GA21/GA
22〜GA81/GA82…EXNOR(エクスクルー
シブノア)ゲート;GA13、GA23〜GA83…N
ANDゲート;GB11/GB12、GB21/GB2
2〜GB81/GB82…EXOR(エクスクルーシブ
オア)ゲート;GB13、GB23〜GB83…ORゲ
ート;170+180+Tg1〜Tg8…ビット線活性
化手段;Tsw…ワード線駆動パルス伝達ゲートトラン
ジスタ;Tsw+132+140+150…伝達手段;
201〜208…微少電流源(チャージポンプ、スイッ
チドキャパシタ;微少電流供給手段;ビット線電位制御
手段);Ma1、Mb1、Ma2、Mb2、M11〜M
nm、…不揮発性メモリセルトランジスタ(コントロー
ルゲートおよびフローティングゲートを持つNチャネル
MOSトランジスタ);Ca1、Cb1…ビット線キャ
パシタ;C0、C1〜C3、C10、C20…キャパシ
タ;Co…副ビット線等価容量;Ro…副ビット線漏洩
電流成分等価抵抗;R301、R302…負荷抵抗;I
1、I2、I301、I302…インバータ;SA、S
A1、SA2…センスアンプ;Tx1〜Tx4、Ty1
〜Ty4、Ts1〜Ts2、Tss1〜Tss3、Tb
1、Tb2、Ts1、Ts2…Nチャネルトランジス
タ;Tg1、Tg2…ビット選択トランジスタ(選択手
段);Tsa1、Tsb1…ビット線選択トランジス
タ;Trs1…ソース側選択トランジスタ;T2、T
4、T6、T8、T10、T12、T14…Pチャネル
トランジスタ;T3、T5、T7、T9、T11、T1
3、T15、T301、T302…Nチャネルトランジ
スタ;Tga、Tgb…SRAMビット接続トランジス
タ;Tpg、Tpg1、Tpg2…SRAMビット回路
への接続トランジスタ(パスゲート);ST1…ビット
線選択ゲート線;SL1…ソース側選択ゲート線;BL
a1、BLb1…主ビット線;BLsa1、BLsb
1、BL1〜BLn…副ビット線;W1、W2、W3〜
Wm、WL…ワード線;WDSIN…ワード線駆動信号
入力;WDPOUT…ワード線駆動パルス出力;WDP
…ワード線駆動パルス;WD…ワード線駆動パルス正側
レベル決定データ;WCS…書込制御信号;G1〜G8
…ビット線活性化決定データ;BLK、S…ゲート信
号。
ク;2、2a…ワード線駆動パルス発生回路(レベルシ
フタ;駆動信号手段);3、31、32、3a、3b…
ワード線スイッチ回路;4a、4b…電荷引抜完了検出
回路(CMOSインバータ);5a、5b…スイッチ回
路;6、7、8…CMOSインバータ;9…スピードア
ップ回路;30a、30b、301〜30n…SRAM
ビット(フリップフロップ回路;スタティック型記憶手
段);300…SRAMメモリブロック;101、10
2…メモリ(メモリ手段);110…メモリ書換回路
(決定データ発生手段);120…制御回路;130…
書込データ発生部(書込データ発生手段;電位設定手
段);132…電圧調整部;140…コンパレータ;1
50…デコーダ;160…ビット線レジスタ回路(ビッ
ト線選択データ保持手段);RG1〜RG8…各ビット
線に割り当てられたビット線レジスタ;170…順次デ
ータ比較器/一致検出回路(ビット線選択フラグ発生
器);171〜178…データ一致検出ゲート回路;1
80…ビット線選択フラグメモリ;1811、181
2、195…インバータ;181…ビット線選択回路;
190…ビット線選択デコーダ;191〜194…AN
Dゲート;SM1〜SM4…SRAM(スタティック型
ビットメモリ);GA11/GA12、GA21/GA
22〜GA81/GA82…EXNOR(エクスクルー
シブノア)ゲート;GA13、GA23〜GA83…N
ANDゲート;GB11/GB12、GB21/GB2
2〜GB81/GB82…EXOR(エクスクルーシブ
オア)ゲート;GB13、GB23〜GB83…ORゲ
ート;170+180+Tg1〜Tg8…ビット線活性
化手段;Tsw…ワード線駆動パルス伝達ゲートトラン
ジスタ;Tsw+132+140+150…伝達手段;
201〜208…微少電流源(チャージポンプ、スイッ
チドキャパシタ;微少電流供給手段;ビット線電位制御
手段);Ma1、Mb1、Ma2、Mb2、M11〜M
nm、…不揮発性メモリセルトランジスタ(コントロー
ルゲートおよびフローティングゲートを持つNチャネル
MOSトランジスタ);Ca1、Cb1…ビット線キャ
パシタ;C0、C1〜C3、C10、C20…キャパシ
タ;Co…副ビット線等価容量;Ro…副ビット線漏洩
電流成分等価抵抗;R301、R302…負荷抵抗;I
1、I2、I301、I302…インバータ;SA、S
A1、SA2…センスアンプ;Tx1〜Tx4、Ty1
〜Ty4、Ts1〜Ts2、Tss1〜Tss3、Tb
1、Tb2、Ts1、Ts2…Nチャネルトランジス
タ;Tg1、Tg2…ビット選択トランジスタ(選択手
段);Tsa1、Tsb1…ビット線選択トランジス
タ;Trs1…ソース側選択トランジスタ;T2、T
4、T6、T8、T10、T12、T14…Pチャネル
トランジスタ;T3、T5、T7、T9、T11、T1
3、T15、T301、T302…Nチャネルトランジ
スタ;Tga、Tgb…SRAMビット接続トランジス
タ;Tpg、Tpg1、Tpg2…SRAMビット回路
への接続トランジスタ(パスゲート);ST1…ビット
線選択ゲート線;SL1…ソース側選択ゲート線;BL
a1、BLb1…主ビット線;BLsa1、BLsb
1、BL1〜BLn…副ビット線;W1、W2、W3〜
Wm、WL…ワード線;WDSIN…ワード線駆動信号
入力;WDPOUT…ワード線駆動パルス出力;WDP
…ワード線駆動パルス;WD…ワード線駆動パルス正側
レベル決定データ;WCS…書込制御信号;G1〜G8
…ビット線活性化決定データ;BLK、S…ゲート信
号。
Claims (12)
- 【請求項1】複数のワード線および複数のビット線を持
ち、各ワード線と各ビット線との交点位置にメモリセル
が配設されるものであって、各ワード線に前記複数のビ
ット線に相当する数のメモリセルからなるメモリブロッ
クが配置されたメモリセルアレイと;前記ビット線に接
続されるソースまたはドレインと、不揮発性多値情報を
保持するフローティングゲートと、このフローティング
ゲートに保持される情報の書込、消去または読取を制御
するものであって前記ワード線に接続されるコントロー
ルゲートとを持ち、前記メモリセルアレイを構成するメ
モリセルトランジスタと;前記メモリブロックそれぞれ
のメモリセルトランジスタに書き込まれる書込多値デー
タを発生する書込データ発生手段と;前記書込多値デー
タの内容に対応したビット線選択データを前記複数のビ
ット線それぞれに対応して保持するビット線選択データ
保持手段と;前記書込多値データの特定の内容に対応す
る特定の前記ビット線選択データを前記ビット線選択デ
ータ保持手段が保持している場合に、この保持された特
定ビット線選択データに対応する特定の前記ビット線を
活性化するビット線活性化手段と;前記書込多値データ
の特定の内容に対応した第1電位およびこの第1電位と
異なる第2電位が交互に反復する駆動信号を、書込対象
となる前記メモリブロックのメモリセルトランジスタそ
れぞれのコントロールゲートに与える駆動信号手段と;
を具備したことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】前記書込データ発生手段が発生する前記書
込多値データの内容に対応して、前記駆動信号手段が発
生する前記駆動信号の第1電位を前記書込多値データの
1つに対応する値に設定する電位設定信号を発生する電
位設定手段をさらに具備したことを特徴とする請求項1
に記載の不揮発性半導体記憶装置。 - 【請求項3】書込対象となる前記メモリブロックのメモ
リセルトランジスタそれぞれのコントロールゲートに前
記駆動信号が与えられている期間において、活性化され
た前記特定のビット線の電位が所定の割合で変化するよ
うに前記特定のビット線の電位を制御するビット線電位
制御手段をさらに具備したことを特徴とする請求項1ま
たは請求項2に記載の不揮発性半導体記憶装置。 - 【請求項4】書込対象となる前記メモリブロックのメモ
リセルトランジスタそれぞれのコントロールゲートに前
記駆動信号が与えられている期間において、活性化され
た前記特定のビット線の電位が前記駆動信号の反復経過
時間に対してほぼ指数関数形に沿った曲線で上昇するよ
うに前記特定のビット線の電位を制御するビット線電位
制御手段をさらに具備したことを特徴とする請求項1ま
たは請求項2に記載の不揮発性半導体記憶装置。 - 【請求項5】書込対象となる前記メモリブロックのメモ
リセルトランジスタそれぞれのコントロールゲートに前
記駆動信号が与えられている期間において、活性化され
た前記特定のビット線の電位と書込対象となる前記メモ
リブロックのメモリセルトランジスタそれぞれの前記フ
ローティングゲートの電位との電位差が前記駆動信号の
反復回数に対してほぼ一定となるように前記特定のビッ
ト線の電位を制御するビット線電位制御手段をさらに具
備したことを特徴とする請求項1または請求項2に記載
の不揮発性半導体記憶装置。 - 【請求項6】複数のワード線および複数のビット線を持
ち、各ワード線と各ビット線との交点位置にメモリセル
が配設されるものであって、各ワード線に前記複数のビ
ット線に相当する数のメモリセルからなるメモリブロッ
クが配置されたメモリセルアレイと;前記ビット線に接
続されるソースまたはドレインと、不揮発性多値情報を
保持するフローティングゲートと、このフローティング
ゲートに保持される情報の書込、消去または読取を制御
するものであって前記ワード線に接続されるコントロー
ルゲートとを持ち、前記メモリセルアレイを構成するメ
モリセルトランジスタと;前記メモリブロックそれぞれ
のメモリセルトランジスタに書き込まれる書込多値デー
タを発生する書込データ発生手段と;前記書込多値デー
タの特定の内容に対応する特定の前記ビット線だけを活
性化するビット線活性化手段と;前記書込多値データの
特定の内容に対応した第1電位およびこの第1電位と異
なる第2電位が交互に反復する駆動信号を、書込対象と
なる前記メモリブロックのメモリセルトランジスタそれ
ぞれのコントロールゲートに与える駆動信号手段と;を
具備したことを特徴とする不揮発性半導体記憶装置。 - 【請求項7】複数の前記ビット線それぞれに接続され、
複数の前記メモリセルトランジスタそれぞれに格納され
るデータを一旦記憶するスタティック型メモリブロック
をさらに具備したことを特徴とする請求項1ないし請求
項6のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項8】複数の前記ビット線それぞれに微少電流を
供給する微少電流供給手段をさらに具備したことを特徴
とする請求項1ないし請求項7のいずれかに記載の不揮
発性半導体記憶装置。 - 【請求項9】前記微少電流供給手段から前記ビット線へ
前記微少電流を流すか否かを決める決定データを発生す
る決定データ発生手段と;前記メモリセルトランジスタ
に対するデータの書込または消去が完了するまでは前記
決定データの内容を保持するメモリ手段と;前記メモリ
手段に保持された前記決定データが前記微少電流の供給
を決めているビット線に対してだけ、前記微少電流の供
給を選択的に有効化する選択手段と;をさらに具備した
ことを特徴とする請求項8に記載の不揮発性半導体記憶
装置。 - 【請求項10】複数のビット線に相当する数の多値メモ
リセルを含むメモリブロックが複数集まって構成される
不揮発性記憶装置において、 1ブロック分の多値データを、このブロックに含まれる
複数のビット線それぞれに対応させて保持する第1ステ
ップと;多値データの内の1つを発生する第2ステップ
と;前記第1ステップで保持されている多値データと前
記第2ステップで発生された多値データの1つとを比較
し、前記第2ステップで発生された多値データの1つと
一致する多値データを保持している部分に対応するビッ
ト線だけをアクティブにする第3ステップと;前記第3
ステップでアクティブにされたビット線に繋がった多値
メモリセルに、前記第2ステップで発生された多値デー
タの1つを書き込む第4ステップと;を実行することを
特徴とする多値メモリへのデータ書込方法。 - 【請求項11】前記第2ステップないし第4ステップの
反復実行により前記1ブロック分の多値データの書き込
みを完遂するステップをさらに実行することを特徴とす
る請求項10に記載のデータ書込方法。 - 【請求項12】前記多値メモリセルが、前記ビット線に
接続されるソースまたはドレインと、不揮発性多値情報
を保持するフローティングゲートと、このフローティン
グゲートに保持される情報の書込、消去または読取を制
御するものであって前記ワード線に接続されるコントロ
ールゲートとを持つメモリセルトランジスタにより構成
される場合において、前記多値データの特定の内容に対
応した第1電位およびこの第1電位と異なる第2電位が
交互に反復する駆動信号を、書込対象ブロックのメモリ
セルトランジスタそれぞれのコントロールゲートに与え
るステップを、前記第4ステップが含むことを特徴とす
る請求項10または請求項11に記載のデータ書込方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19560395A JPH0945094A (ja) | 1995-07-31 | 1995-07-31 | 不揮発性半導体記憶装置 |
US08/692,861 US5818753A (en) | 1995-07-31 | 1996-07-30 | Electrically-erasable and programmable ROM with pulse-driven memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19560395A JPH0945094A (ja) | 1995-07-31 | 1995-07-31 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0945094A true JPH0945094A (ja) | 1997-02-14 |
Family
ID=16343910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19560395A Withdrawn JPH0945094A (ja) | 1995-07-31 | 1995-07-31 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5818753A (ja) |
JP (1) | JPH0945094A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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