JPH0945094A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】多値を取る書込データをブロック単位で多値メ
モリに書き込む場合にこのブロック書込を高速化する。 【解決手段】１ブロック分の多値データをこのブロック
に含まれる複数のビット線それぞれに対応させて保持し
（ＳＴ１０）；多値データの内の１つを発生し（ＳＴ１
４）；ステップＳＴ１０で保持されている多値データと
ステップＳＴ１４で発生された多値データの１つとを比
較し、発生された多値データの１つと一致する多値デー
タを保持している部分に対応したビット線（ＢＬ１、Ｂ
Ｌ８）だけを活性化し（ＳＴ１６）；ステップＳＴ１６
で活性化されたビット線（ＢＬ１、ＢＬ８）に繋がった
多値メモリセル（Ｍ１１、Ｍ８１）に、ステップＳＴ１
４で発生された多値データの１つを同時に書き込む（Ｓ
Ｔ２０）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報の電気的な
書換／消去が可能な不揮発性半導体記憶装置（ＥＥＰＲ
ＯＭ）の改良に関する。とくに、１つのメモリセルトラ
ンジスタに複数種類のデータを格納する多値メモリにお
ける、ブロック単位のデータ書込の高速化技術に関す
る。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、その記憶情
報書換え動作を大別すると、（１）ホット・エレクトロ
ンによる書き込み／トンネル電流による消去方式と、
（２）トンネル電流による書き込み／トンネル電流によ
る消去方式とに分けられる。

【０００３】前者の方式（１）を採用する不揮発性半導
体記憶装置の代表例としては、フラッシュＥＥＰＲＯＭ
がある。フラッシュＥＥＰＲＯＭでは、メモリセルを構
成するＭＯＳトランジスタのコントロールゲートおよび
ドレイン電極の双方に書き込み用電圧（高電圧Ｖｐｐ）
を印加してホット・エレクトロンをフローティングゲー
トに注入することにより、書き込みを行なっている。

【０００４】このようなＥＥＰＲＯＭでは、メモリセル
用ＭＯＳトランジスタのチャネル長、フローティングゲ
ート下のトンネル電流通過絶縁膜厚（トンネル酸化膜
厚）、あるいはソース・ドレイン間の電極電圧などの変
化により、メモリセルトランジスタのしきい値が変化す
る。その結果、各メモリセルトランジスタへの情報書き
込み後のしきい値電圧Ｖｔｈの分布（データ”０”）
は、図７（ａ）あるいは図７（ｂ）の斜線で塗りつぶさ
れた上側分布図に示すように大きくばらついたものとな
る。

【０００５】一方、消去時は、メモリセル用ＭＯＳトラ
ンジスタのコントロールゲートを接地し、ソース電極
（あるいはドレイン電極）に消去電圧（Ｖｐｐ）を印加
し、フローティングゲートに捕獲された電子をトンネル
電流の形でソース電極（あるいはドレイン電極）に引き
抜いている。この消去動作においても、消去後のメモリ
セルトランジスタのしきい値Ｖｔｈの分布（データ”
１”）は、書き込み時と同様に、コントロールゲートの
電圧（ワード線電圧）、ドレイン電圧（ビット線電圧）
あるいはトンネル酸化膜の膜厚などのばらつきに依存し
て、図７（ａ）あるいは図７（ｂ）の斜線で塗りつぶさ
れた下側分布図に示すように大きくばらついたものとな
る。

【０００６】後者の方式（２）を採用する不揮発性半導
体記憶装置の代表例としては、ＮＡＮＤ型ＥＥＰＲＯＭ
がある。このＮＡＮＤ型ＥＥＰＲＯＭでは、メモリセル
を構成するＭＯＳトランジスタのフローティングゲート
からのトンネル電流によって書き込みおよび消去が行わ
れる。

【０００７】方式（２）のトンネル電流は、前述した方
式（１）の消去の場合と同様に、ワード線電圧（コント
ロールゲート電圧）、ビット線電圧（ドレイン電圧）あ
るいはトンネル酸化膜の膜厚のばらつきになど依存して
変動する。このため、方式（２）の場合も、書き込み時
および消去時のメモリセルトランジスタのしきい値電圧
Ｖｔｈの分布は、図７（ｃ）斜線で塗りつぶされた上下
分布図に示すように大きくばらつく。

【０００８】たとえば図７（ｂ）の例でみると、しきい
値電圧Ｖｔｈのばらつきのうち高電圧側（データ”０”
書込）は、ＥＥＰＲＯＭの読取動作電圧（ＴＴＬレベル
の＋５Ｖ）より上側に分布しているので、問題は少な
い。しかし、低電圧側（データ”１”消去）のしきい値
電圧ＶｔｈのばらつきはＥＥＰＲＯＭの読取動作電圧
（ＴＴＬレベルの＋５Ｖ）の内側に分布するので、デー
タ読み取りに大きく影響する。

【０００９】とくに、書込後のしきい値を種々な値に設
定することによって１つのメモリセルに複数種類のデー
タを格納する多値メモリでは、図７（ａ）〜（ｃ）の下
側しきい値分布（しきい値Ｖｔｈのばらつき）は通常の
２値メモリ（０／１バイナリメモリ）よりも遥かに狭い
ものでなければならない。さもないと、複数種類の書込
データ（複数のＶｔｈ）のばらつき分布が互いにオーバ
ーラップすることになり、書き込んだ多値データが読み
出し時に区別できずエラーが発生する。

【００１０】

【発明が解決しようとする課題】ＥＥＰＲＯＭを構成す
るメモリセルトランジスタのしきい値電圧が上述のよう
に大きくばらつくと、多値メモリ構成を取る場合では、
固定された所定のしきい値電圧を基準とする情報読み取
り操作を正確に行うことができなくなる。

【００１１】さらに、１つのメモリブロック中に存在す
る多数の多値メモリセルトランジスタにバラバラなデー
タ（別々のしきい値Ｖｔｈ）を書き込もうとする場合
に、個々のメモリセルトランジスタへ順に個別データを
書き込んでいたのでは、１ブロック中の多値メモリセル
全てにデータを書き終えるまでに比較的長い時間が掛か
り、記憶装置としての動作速度が遅くなってしまう。

【００１２】この発明は上記事情に鑑みなされたもの
で、複数種類の書込データをブロック単位で多値メモリ
に書き込む場合にこのブロック書込を高速化できる不揮
発性半導体記憶装置を提供することを第１の目的として
いる。

【００１３】この発明の第２の目的は、複数種類の書込
データに対応したメモリセルトランジスタの複数種類の
しきい値のばらつきを小さく抑さえることができ、また
これら複数種類の書込データの書込をブロック単位で行
う場合にこのブロック書込を高速化できる不揮発性半導
体記憶装置を提供することである。

【００１４】この発明の第３の目的は、複数種類の書込
データをブロック単位で多値メモリに書き込む場合にこ
のブロック書込を高速化する方法を提供することであ
る。

【００１５】

【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、複数のワード線（Ｗ１〜Ｗｍ）および複
数のビット線（ＢＬ１〜ＢＬ８）を持ち、各ワード線と
各ビット線との交点位置にメモリセルが配設されるもの
であって、各ワード線（たとえばＷ１）に前記複数のビ
ット線（ＢＬ１〜ＢＬ８）に相当する数のメモリセルか
らなるメモリブロック（Ｍ１１〜Ｍ８１の集合）が配置
されたメモリセルアレイ（Ｍ１１〜Ｍ８ｍの集合）に適
用できる。

【００１６】このメモリセルアレイ（Ｍ１１〜Ｍ８ｍの
集合）は、前記ビット線（ＢＬ１）に接続されるソース
またはドレインと、不揮発性多値情報（書込時Ｖｔｈ１
〜Ｖｔｈ３；消去時Ｖｔｈ０にそれぞれ対応）を保持す
るフローティングゲートと、このフローティングゲート
に保持される情報の書込、消去または読取を制御するも
のであって前記ワード線（Ｗ１）に接続されるコントロ
ールゲートとを持つ複数のメモリセルトランジスタ（Ｍ
１１〜Ｍ８ｍ）で構成される。

【００１７】前記メモリブロック（Ｍ１１〜Ｍ８１の集
合）それぞれのメモリセルトランジスタ（Ｍ１１〜Ｍ８
１）に書き込まれる書込多値データ（Ａ１／Ａ２の組み
合わせ）は、書込データ発生手段（１３０）により発生
される。

【００１８】前記書込多値データ（Ａ１／Ａ２）の特定
の内容（特定の０／１組み合わせ）に対応する特定の前
記ビット線（ＢＬ１、ＢＬ８）だけが、ビット線活性化
手段（１７０、１８０、Ｔｇ１〜Ｔｇ８）により活性化
される。

【００１９】前記書込多値データ（Ａ１／Ａ２）の特定
の内容（０／１）に対応した第１電位（＋１、２または
３Ｖ）およびこの第１電位と異なる第２電位（ー１０
Ｖ）が交互に反復する駆動信号（ＷＤＰＯＵＴ）が、駆
動信号手段（２）により、書込対象となる前記メモリブ
ロック（Ｍ１１〜Ｍ８１の集合）のメモリセルトランジ
スタ（Ｍ１１〜Ｍ８１）それぞれのコントロールゲート
に与えられる。

【００２０】この発明の不揮発性半導体記憶装置ではさ
らに、書込対象となる前記メモリブロック（Ｍ１１〜Ｍ
８１の集合）のメモリセルトランジスタ（Ｍ１１〜Ｍ８
１）それぞれのコントロールゲートに前記駆動信号（Ｗ
ＤＰＯＵＴ）が与えられている期間において、活性化さ
れた前記特定のビット線（ＢＬ１、ＢＬ８）の電位（Ｖ
Ｄ／ＶＢＬ）が所定の割合（指数関数的変化）で変化す
る（図２８のＶＤ３）ように、前記特定のビット線（Ｂ
Ｌ１、ＢＬ８）の電位が制御される。

【００２１】また、この発明のブロック書込高速化方法
では、１ブロック分の多値データをこのブロックに含ま
れる複数のビット線それぞれに対応させて保持し（ステ
ップＳＴ１０）；多値データの内の１つ（たとえば「０
０」）を発生し（ステップＳＴ１４）；前記保持ステッ
プ（ＳＴ１０）で保持されている多値データと前記発生
ステップ（ＳＴ１４）で発生された多値データの１つ
（「００」）とを比較し、前記発生ステップ（ＳＴ１
４）で発生された多値データの１つ（「００」）と一致
する多値データを保持している部分に対応するビット線
（たとえばＢＬ１、ＢＬ８）だけを活性化（アクティブ
に）し（ステップＳＴ１６）；前記活性化ステップ（Ｓ
Ｔ１６）で活性化されたビット線（ＢＬ１、ＢＬ８）に
繋がった多値メモリセル（Ｍ１１、Ｍ８１）に、前記発
生ステップ（ＳＴ１４）で発生された多値データの１つ
（「００」）を書き込んでいる（ステップＳＴ２０）。

【００２２】この発明の不揮発性半導体記憶装置では、
まずワード線駆動信号（ＷＤＰ）の一方電位（＋３Ｖ）
を注目メモリセルトランジスタ（Ｍａ１／Ｍ１１）のコ
ントロールゲートに与え、この一方電位（＋３Ｖ）でこ
のメモリセルトランジスタがオンするかどうかチェック
する。

【００２３】もしオンすれば注目メモリセルトランジス
タのドレイン・ソース間を通じてビット線（副ビット
線）電位が低下し、その後ワード線駆動信号（ＷＤＰ）
の他方電位（ー１０Ｖ）がメモリセルトランジスタのコ
ントロールゲートに与えられてもそのフローティングゲ
ートからトンネル電流による電荷放出は起きないように
なる（過消去防止）。

【００２４】最初のワード線駆動信号（ＷＤＰ）の一方
電位（＋３Ｖ）によりメモリセルトランジスタがオンし
ない（注目メモリセルトランジスタのしきい値が所望値
より高い）ときはビット線電位の低下は起きない。その
直後にコントロールゲートにワード線駆動信号（ＷＤ
Ｐ）の他方電位（ー１０Ｖ）が与えられると、注目メモ
リセルトランジスタのフローティングゲートから蓄積電
荷がトンネル電流の形で僅かに引き抜かれる。すると引
き抜かれた電荷分だけ注目メモリセルトランジスタのし
きい値が若干低下する。

【００２５】しきい値が若干低下したメモリセルトラン
ジスタに再びワード線駆動信号（ＷＤＰ）の一方電位
（＋３Ｖ）が与えられてもこのメモリセルトランジスタ
がまだオンしない（注目メモリセルトランジスタのしき
い値がまだ所望値より高い）ときは、やはりビット線電
位の低下は起きない。その直後にコントロールゲートに
ワード線駆動信号（ＷＤＰ）の他方電位（ー１０Ｖ）が
与えられると、注目メモリセルトランジスタのフローテ
ィングゲートから蓄積電荷がトンネル電流の形で再び引
き抜かれる。すると引き抜かれた電荷分だけ注目メモリ
セルトランジスタのしきい値がさらに低下する。

【００２６】しきい値がさらに低下したメモリセルトラ
ンジスタに再びワード線駆動信号（ＷＤＰ）の一方電位
（＋３Ｖ）が与えられてこのメモリセルトランジスタが
オンすると（つまり注目メモリセルトランジスタのしき
い値が所望値まで低下すると）、オンした注目メモリセ
ルトランジスタのドレイン・ソース間を通じてビット線
電位が低下する。すると、その後にワード線駆動信号
（ＷＤＰ）の他方電位（ー１０Ｖ）がメモリセルトラン
ジスタのコントロールゲートに与えられても、そのフロ
ーティングゲートからトンネル電流による電荷放出は起
きないようになる（過消去防止）。この時点で、注目メ
モリセルトランジスタは、過消去にならずに正確に所望
のしきい値となるように消去されたことになる。（つま
り消去後のメモリセルトランジスタのしきい値のばらつ
きが極めて小さくなる。）上述したメモリセルにおい
て、消去後にメモリセルトランジスタのしきい値を複数
種類の書込データに対応した複数種類の電圧値に設定す
れば、多値メモリが得られる。

【００２７】この発明の不揮発性多値メモリが、たとえ
ば１ブロックあたり８個の４値メモリで構成された場
合、各ブロックのフラッシュ消去後の書込は、次のよう
に行われる。

【００２８】（１）各メモリブロックは、たとえば１本
のワード線Ｗ１に８個のメモリセルトランジスタＭ１１
〜Ｍ８１のゲートが繋がって構成される（実際は２５６
〜１０２４個くらいのメモリセルトランジスタで１ブロ
ックが構成される）。各メモリセルトランジスタＭ１１
〜Ｍ８１のドレインは８本のビット線ＢＬ１〜ＢＬ８に
繋がっている。４値メモリの場合、４種類のデータ「０
０」、「０１」、「１０」、「１１」のいずれかが各メ
モリセルトランジスタＭ１１〜Ｍ８１に「４種類のしき
い値の違いとして」格納される。

【００２９】各ビット線には、４値（「００」、「０
１」、「１０」、「１１」）の記憶が可能なビット線レ
ジスタＲＧ１〜ＲＧ８（２ビットメモリ；高速書込が可
能なＳＲＡＭまたはＤＲＡＭ構成でもよい）が割り当て
られる。

【００３０】（２）８個のメモリセルトランジスタＭ１
１〜Ｍ８１それぞれに書き込もうとする４値データ
（「００」、「０１」、「１０」、「１１」）を、ビッ
ト線ＢＬ１〜ＢＬ８毎に割り当てられたビット線レジス
タＲＧ１〜ＲＧ８に、まず記憶させる。

【００３１】すると、書込多値データの内容（「０
０」、「０１」、「１０」、「１１」）毎にビット線レ
ジスタＲＧ１〜ＲＧ８が４分類される（「００」格納レ
ジスタと、「０１」格納レジスタと、「１０」格納レジ
スタと、「１１」格納レジスタ）。

【００３２】（３）データ「００」を不揮発性メモリセ
ルに実際に書き込む場合、データ「００」を格納したレ
ジスタを検索し、「００」格納レジスタ（たとえばＲＧ
１、ＲＧ８）のビット線（ＢＬ１、ＢＬ８）を選択す
る。選択されたビット線だけが、所定電位（たとえば＋
５Ｖ）にプリチャージされる（選択ビット線に繋がった
トランジスタＴｇ１、Ｔｇ８だけがオフされる）。

【００３３】そして、データ「００」に相当する正電圧
振幅（たとえば＋５Ｖ）を持つワード線駆動パルスを特
定ワード線（Ｗ１）に数パルス〜１０パルス程度印加す
る。すると、書込データの検証をしなくても、トランジ
スタＭ１１、Ｍ８１のしきい値Ｖｔｈが、正確に（少な
いばらつきで）、データ「００」に対応する電圧値（た
とえば＋４.４Ｖ）になる。

【００３４】あるいは、消去後の状態（たとえばしきい
値＋６.５〜７.０Ｖ）でデータ「００」を定義している
場合は、特定ワード線（Ｗ１）にワード線駆動パルスを
印加せず、メモリセルトランジスタＭ１１、Ｍ８１のし
きい値Ｖｔｈを消去時の電圧値（＋６.５〜７.０Ｖ）の
ままにしておく。

【００３５】（４）データ「０１」を不揮発性メモリセ
ルに実際に書き込む場合、データ「０１」を格納したレ
ジスタを検索し、「０１」格納レジスタ（たとえばＲＧ
２、ＲＧ７）のビット線（ＢＬ２、ＢＬ７）だけを選択
する。選択されたビット線だけが、所定電位（＋５Ｖ）
にプリチャージされる（選択ビット線に繋がったトラン
ジスタＴｇ２、Ｔｇ７だけがオフされる）。

【００３６】そして、データ「０１」に相当する正電圧
振幅（たとえば＋３Ｖ）を持つワード線駆動パルスを特
定ワード線（Ｗ１）に数パルス〜１０パルス程度印加す
る。

【００３７】すると、書込データの検証をしなくても、
トランジスタＭ２１、Ｍ７１のしきい値Ｖｔｈが、正確
に（少ないばらつきで）、データ「０１」に対応する電
圧値（たとえば＋３.７Ｖ）になる。

【００３８】（５）データ「１０」を不揮発性メモリセ
ルに実際に書き込む場合、データ「１０」を格納したレ
ジスタを検索し、「１０」格納レジスタ（たとえばＲＧ
３、ＲＧ６）のビット線（ＢＬ３、ＢＬ６）だけを選択
する。選択されたビット線だけが、所定電位（＋５Ｖ）
にプリチャージされる（選択ビット線に繋がったトラン
ジスタＴｇ３、Ｔｇ６だけがオフされる）。

【００３９】そして、データ「１０」に相当する正電圧
振幅（たとえば＋２Ｖ）を持つワード線駆動パルスを特
定ワード線（Ｗ１）に数パルス〜１０パルス程度印加す
る。

【００４０】すると、書込データの検証をしなくても、
トランジスタＭ３１、Ｍ６１のしきい値Ｖｔｈが、正確
に（少ないばらつきで）、データ「１０」に対応する電
圧値（たとえば＋３.０Ｖ）になる。

【００４１】（６）データ「１１」を不揮発性メモリセ
ルに実際に書き込む場合、データ「１１」を格納したレ
ジスタを検索し、「１１」格納レジスタ（たとえばＲＧ
４、ＲＧ５）のビット線（ＢＬ４、ＢＬ５）だけを選択
する。選択されたビット線だけが、所定電位（＋５Ｖ）
にプリチャージされる（選択ビット線に繋がったトラン
ジスタＴｇ４、Ｔｇ５だけがオフされる）。

【００４２】そして、データ「１１」に相当する正電圧
振幅（たとえば＋１Ｖ）を持つワード線駆動パルスを特
定ワード線（Ｗ１）に数パルス〜１０パルス程度印加す
る。

【００４３】すると、書込データの検証をしなくても、
トランジスタＭ４１、Ｍ５１のしきい値Ｖｔｈが、正確
に（少ないばらつきで）、データ「１１」に対応する電
圧値（たとえば＋２.３Ｖ）になる。

【００４４】上記（３）〜（６）のデータ書込におい
て、同一データ（たとえば「１１」）が一括して複数の
メモリセルトランジスタ（たとえばＭ４１、Ｍ５１）へ
同時に書き込まれるので、１つのメモリブロックのデー
タ書込が早くなる。

【００４５】なお、上記（３）〜（６）の書込順序は、
データ「００」、データ「０１」、データ「１０」、デ
ータ「１１」の順に限定されない。この順序は任意に設
定してよい。たとえば、同一データの書き込まれたレジ
スタＲＧの数の多いデータから（または少ないものか
ら）先に書き込むようにしてもよい。

【００４６】また、選択されたビット線のプリチャージ
は、＋５Ｖ一定ではなく駆動パルス印加数に対応して
（指数関数的に）徐々にビット線電位が上昇するように
した方が、書込後のしきい値のばらつきが少ない。すな
わち、前記ワード線駆動信号（ＷＤＰ）の反復印加によ
りメモリセルトランジスタへ所定のデータを書き込む
（しきい値を所定の値に設定する）際に、ワード線駆動
信号の印加初期ではビット線電位を低く抑え、この印加
が繰り返されるにしたがってビット線電位を徐々に上昇
させる。すると、ワード線駆動信号の印加反復数に対す
るメモリセルトランジスタしきい値の変化率が（とくに
ワード線駆動信号印加初期において）小さくなり、一定
のワード線駆動信号の印加によって得られたしきい値の
ばらつきを小さくすることができる。

【００４７】また、消去完了後のデータ書込時に特定の
ビット線にリーク電流が流れても、そのビット線にこの
リーク電流を補償するような微少電流を微少電流供給手
段（２０１）から供給することで、ビット線の電位変動
を抑え込むことができる。

【００４８】

【発明の実施の形態】以下、この発明の不揮発性半導体
記憶装置（ＥＥＰＲＯＭ）の構成および動作について、
図面を参照しながら説明する。

【００４９】図１は、この発明の一実施の形態に係るＥ
ＥＰＲＯＭの要部を示す回路図である。同図において、
メモリセルアレイ１は、主ビット線ＢＬａ１を副ビット
線ＢＬｓａ１へ選択的に接続するビット線選択トランジ
スタＴｓａ１と、副ビット線ＢＬｓａ１にドレインが接
続された不揮発性メモリセルトランジスタＭａ１および
Ｍａ２と、メモリセルトランジスタＭａ１およびＭａ２
の共通ソース回路と副ビット線ＢＬｓａ１との間に接続
されるビット線キャパシタＣａ１を含んでいる。不揮発
性メモリセルトランジスタＭａ１およびＭａ２は、それ
ぞれコントロールゲートおよびフローティングゲートを
備えたＮチャネルＭＯＳトランジスタ構造を持ち、それ
らのフローティングゲートに不揮発性の電荷情報が保持
される。

【００５０】ここで、副ビット線とは、メモリセルトラ
ンジスタのドレイン（あるいはソース）に接続される導
体線をいう。また、主ビット線とは、副ビット線にスイ
ッチ手段を介して接続される導体線をいう。

【００５１】メモリセルアレイ１はさらに、主ビット線
ＢＬｂ１を副ビット線ＢＬｓｂ１へ選択的に接続するビ
ット線選択トランジスタＴｓｂ１と、副ビット線ＢＬｓ
ｂ１にドレインが接続された不揮発性メモリセルトラン
ジスタＭｂ１およびＭｂ２と、メモリセルトランジスタ
Ｍｂ１およびＭｂ２の共通ソース回路と副ビット線ＢＬ
ｓｂ１との間に接続されるビット線キャパシタＣｂ１を
含んでいる。不揮発性メモリセルトランジスタＭｂ１お
よびＭｂ２もそれぞれコントロールゲートおよびフロー
ティングゲートを持ち、それらのフローティングゲート
に不揮発性の電荷情報が保持される。

【００５２】メモリセルトランジスタＭａ１、Ｍａ２、
Ｍｂ１およびＭｂ２の共通ソース回路は、ソース側選択
トランジスタＴｒｓ１を介して接地回路（あるいは負電
源Ｖｓｓ／０Ｖ回路）に選択的に接続される。

【００５３】ビット線選択トランジスタＴｓａ１および
Ｔｓｂ１のゲートにはビット線選択ゲート線ＳＴ１が接
続され、ソース側選択トランジスタＴｒｓ１のゲートに
はソース側選択ゲート線ＳＬ１が接続される。また、メ
モリセルトランジスタＭａ１およびＭｂ１のゲートには
ワード線Ｗ１が接続され、メモリセルトランジスタＭａ
２およびＭｂ２のゲートにはワード線Ｗ２が接続され
る。

【００５４】ここで、各メモリセルトランジスタ（Ｍａ
１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）の構成を具体的に例示す
ると、たとえば以下のようになる。

【００５５】＊フローティングゲートは、３μｍｘ１μ
ｍのサイズで、チャネルおよびソース／ドレインの一部
とゲート酸化膜を挟んで接している。

【００５６】＊チャネルのサイズは１μｍｘ１μｍであ
り、ゲート酸化膜の厚みは１０ｎｍである。

【００５７】＊フローティングゲートとコントロールゲ
ートとの間の絶縁膜は、シリコン酸化膜換算で１５ｎｍ
のＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜）で構成される。

【００５８】ビット線選択トランジスタＴｓａ１、メモ
リセルトランジスタＭａ１〜Ｍａ２およびビット線キャ
パシタＣａ１はメモリセルブロック１ａを構成し、ビッ
ト線選択トランジスタＴｓｂ１、メモリセルトランジス
タＭｂ１〜Ｍｂ２およびビット線キャパシタＣｂ１はメ
モリセルブロック１ｂを構成している。

【００５９】なお図１では、分りやすくするために、各
メモリセルブロック中のメモリセルトランジスタ（Ｍａ
１〜Ｍａ２あるいはＭｂ１〜Ｍｂ２）を２個にしてある
が、実際には各メモリセルブロックを構成するメモリセ
ルトランジスタの数はもっと多くすることができる（た
とえば１ブロックあたり２５６ないし１０２４個のメモ
リセルトランジスタ）。この場合、ワード線（Ｗ１〜Ｗ
２）の本数も実際のメモリセルトランジスタの数に対応
して増加する。

【００６０】メモリセルブロック１ａは、ビット線キャ
パシタＣａ１と副ビット線ＢＬｓａ１の浮遊容量（寄生
容量）との合成容量（ビット線等価容量Ｃｏ；１００ｆ
Ｆ〜３００ｆＦ程度）を情報記憶手段とするＤＲＡＭの
機能を有することができる。すなわち、ビット線選択ト
ランジスタＴｓａ１がオンしたときの主ビット線ＢＬａ
１の電圧でビット線等価容量Ｃｏを充電し、充電された
容量Ｃｏの電圧を周期的にリフレッシュしておけば、Ｄ
ＲＡＭと同じ動作原理により副ビット線ＢＬｓａ１の容
量Ｃｏに情報を記憶できる。

【００６１】メモリセルブロック１ｂも、ビット線キャ
パシタＣｂ１と副ビット線ＢＬｓｂ１の浮遊容量との合
成容量（１００ｆＦ〜３００ｆＦ程度のビット線等価容
量Ｃｏ）を情報記憶手段とするＤＲＡＭの機能を有して
いる。すなわち、ビット線選択トランジスタＴｓｂ１が
オンしたときの主ビット線ＢＬｂ１の電圧でビット線等
価容量Ｃｏを充電し、充電された容量Ｃｏの電圧を周期
的にリフレッシュすれば、ＤＲＡＭと同じ動作原理によ
り副ビット線ＢＬｓｂ１の容量Ｃｏに情報を記憶でき
る。

【００６２】以上のように副ビット線ＢＬｓａ１（ＢＬ
ｓｂ１）のビット線等価容量Ｃｏをメモリセルキャパシ
タとするＤＲＡＭとして図１の構成を捕えると、主ビッ
ト線ＢＬａ１（ＢＬｂ１）がＤＲＡＭのビット線に相当
し、ビット線選択ゲート線ＳＴ１がＤＲＡＭのワード線
に相当することになる。

【００６３】なお、半導体製造技術の進歩によるメモリ
素子の微細化に伴って、副ビット線ＢＬｓａ１／ＢＬｓ
ｂ１自身の浮遊容量（副ビット線とこの副ビット線が形
成された半導体領域との間に寄生する静電容量）は小さ
くなる傾向にあるが、この浮遊容量と多数のメモリセル
トランジスタ（Ｍａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）のド
レイン・ソース間容量との和が１００〜３００ｆＦ以上
確保できる場合は、キャパシタＣａ１／Ｃｂ１を省略す
ることができる。

【００６４】後述するが、この発明の一実施の形態にお
いては、副ビット線ＢＬｓａ１・ＢＬｓｂ１の電位をフ
リップフロップ回路（ＳＲＡＭビット）の記憶内容でク
ランプできるので、ＤＲＡＭのようなビット線容量のリ
フレッシュは、ここでは必要ない。また、このＳＲＡＭ
ビットがある場合はキャパシタＣａ１およびＣｂ１にデ
ータを蓄積しなくても良いので、キャパシタＣａ１およ
びＣｂ１はメモリセルブロックの構成要素から除外して
考えてもよい。ただし、ビット線キャパシタＣａ１・Ｃ
ｂ１と副ビット線ＢＬｓａ１・ＢＬｓｂ１の浮遊容量
（寄生容量）との合成容量は、副ビット線ＢＬｓａ１・
ＢＬｓｂ１から高周波パルス性の電位変動を吸収する作
用を持つので、無用の長物というわけではない。

【００６５】上記フリップフロップ回路（ＳＲＡＭビッ
ト）は、ＥＥＰＲＯＭとしてのメモリセルブロック１ａ
・１ｂに対して相対的に高速な書込バッファとして機能
する。

【００６６】図１はＥＥＰＲＯＭの構成の一部を示して
おり、実際のメモリセルアレイは、より多くの主／副ビ
ット線、ワード線、選択ゲート線、選択トランジスタ、
メモリセルトランジスタその他を含んでいる。これらの
メモリセルトランジスタはマトリクス状に配列される。
このメモリセルマトリクスには、外部からのアドレス入
力に従って所定のメモリセルを特定するための行／列デ
コーダ回路（図示しない周辺回路）が接続されている。

【００６７】副ビット線ＢＬｓａ１はスイッチ回路５ａ
を介して電荷引抜完了検出回路４ａに接続され、副ビッ
ト線ＢＬｓｂ１はスイッチ回路５ｂを介して電荷引抜完
了検出回路４ｂに接続される。電荷引抜完了検出回路４
ａおよび４ｂは、それぞれ、正電源Ｖｄｄ（＋５Ｖ）側
にＰチャネルＭＯＳトランジスタＴ６を配し、負電源Ｖ
ｓｓ（０Ｖ）側にＮチャネルＭＯＳトランジスタＴ７を
配したＣＭＯＳインバータで構成される。

【００６８】電荷引抜完了検出回路４ａは、スイッチ回
路５ａが閉じた時点において副ビット線ＢＬｓａ１の電
位がＮチャネルＭＯＳトランジスタＴ７のゲートしきい
値（たとえば＋２.５Ｖ）より高い場合にＶｓｓレベル
（＝０Ｖ）の出力Ｄａを発生し、スイッチ回路５ａが閉
じた時点において副ビット線ＢＬｓａ１の電位がＰチャ
ネルＭＯＳトランジスタＴ６のゲートしきい値（たとえ
ば５Ｖー２.５Ｖ＝＋２.５Ｖ）より低い場合にＶｄｄレ
ベル（＝５Ｖ）の出力Ｄａを発生する。

【００６９】すなわち、電荷引抜完了検出回路４ａの出
力ＤａがＶｓｓレベル（＝０Ｖ）の場合は副ビット線Ｂ
Ｌｓａ１に接続された注目メモリセルトランジスタＭａ
１（あるいはＭａ２）のフローティングゲートからの電
荷引き抜きが完了しておらず、出力ＤａがＶｄｄレベル
（＝５Ｖ）に変化した時点で、副ビット線ＢＬｓａ１に
接続された注目メモリセルトランジスタＭａ１（あるい
はＭａ２）のフローティングゲートからの電荷引き抜き
が完了したことが検出される。

【００７０】同様に、電荷引抜完了検出回路４ｂの出力
ＤｂがＶｓｓレベル（＝０Ｖ）の場合は副ビット線ＢＬ
ｓｂ１に接続された注目メモリセルトランジスタＭｂ１
（あるいはＭｂ２）のフローティングゲートからの電荷
引き抜きが完了しておらず、出力ＤｂがＶｄｄレベル
（＝５Ｖ）に変化した時点で、副ビット線ＢＬｓｂ１に
接続された注目メモリセルトランジスタＭｂ１（あるい
はＭｂ２）のフローティングゲートからの電荷引き抜き
が完了したことが検出される。

【００７１】ワード線Ｗ１およびＷ２は、ワード線スイ
ッチ回路３を介して、ワード線駆動パルス発生回路２の
出力回路に共通接続される。この回路２は、＋３Ｖの正
電源とー１０Ｖの負電源に接続されたＣＭＯＳインバー
タ（ＰチャネルトランジスタＴ２＋Ｎチャネルトランジ
スタＴ３）と、その入力側の常オンＰチャネルトランジ
スタＴ４（そのゲート電位を制御すれば選択トランジス
タとなる）と、このＣＭＯＳインバータの出力をその入
力側に正帰還させるＮチャネルトランジスタＴ５から構
成されている。

【００７２】ワード線駆動パルス発生回路２は、０Ｖと
＋５Ｖの間で電位変化する入力ＷＤＳＩＮの信号電位に
応じて＋３Ｖとー１０Ｖの間で電位変化するパルス出力
ＷＤＰＯＵＴを発生する。

【００７３】すなわち、ワード線駆動パルス発生回路２
は、図２（ａ）に示すような波形のワード線駆動信号入
力ＷＤＳＩＮが与えられると、図２（ｂ）に示すような
波形のワード線駆動パルス出力ＷＤＰＯＵＴを発生す
る。この回路２は、図２（ａ）に示すような０Ｖ／＋５
Ｖのパルスを図２（ｂ）のような＋３Ｖ／ー１０Ｖのパ
ルスにレベルシフトする機能を持つ。

【００７４】図２（ｂ）に示すような＋３Ｖ／ー１０Ｖ
のワード線駆動パルス出力ＷＤＰＯＵＴは、ワード線ス
イッチ回路３がオンされているときにワード線Ｗ１およ
びＷ２に供給される。これにより、ワード線Ｗ１および
Ｗ２にコントロールゲートが接続された全てのメモリセ
ルトランジスタ（そのドレインに十分な副ビット線電位
が与えられているもの）を、＋３Ｖ／ー１０Ｖのワード
線駆動パルス出力ＷＤＰＯＵＴにより所望のしきい値に
一括消去できるようになる（全ビット単位あるいはメモ
リブロック単位の一括消去フラッシュＥＥＰＲＯＭ動
作）。

【００７５】なお、後述する図３３の実施形態（多値メ
モリ）では、ワード線駆動パルス発生回路２内部のトラ
ンジスタＴ２のソース電位（図１では＋３Ｖ）を、デー
タＷＤの内容に対応して、＋１Ｖ、＋２Ｖまたは＋３Ｖ
に適宜変更している。これにより、書込対象のメモリセ
ルトランジスタのしきい値Ｖｔｈは、＋１Ｖ、＋２Ｖま
たは＋３Ｖの正電位を持つワード線駆動パルスに対応し
た値（図２９の例ではＶｔｈ１＝２.３Ｖ、Ｖｔｈ２＝
３.０Ｖ、Ｖｔｈ１＝３.７Ｖ）に収束するようになる。

【００７６】次に、図３を参照して、図１のＥＥＰＲＯ
Ｍにおけるビット線選択トランジスタＴｓａ１およびメ
モリセルトランジスタＭａ１の回路動作（消去／漏洩電
流補償）を説明する。ここで、図３（ｂ）は図１のメモ
リ構成を簡略化した回路であり、その各部に印加される
電圧波形が図３（ａ）に示されている。

【００７７】図３（ｂ）において、主ビット線ＢＬａ１
はビット線選択トランジスタＴｓａ１のドレイン・ソー
ス間を介してＮチャネルＭＯＳ型メモリセルトランジス
タＭａ１のドレインに接続され、トランジスタＭａ１の
ドレイン・ソース間にビット線等価容量Ｃｏおよび漏洩
電流成分等価抵抗Ｒｏが並列接続されている。

【００７８】ここで、ビット線等価容量Ｃｏは副ビット
線ＢＬｓａ１の浮遊容量とビット線キャパシタＣａ１と
の合成値を示し、漏洩電流成分等価抵抗Ｒｏは副ビット
線ＢＬｓａ１からメモリセルトランジスタＭａ１のソー
ス回路（Ｖｓｓ／０Ｖ）へ漏洩する電流の経路が持つ抵
抗値を示す。ここでは仮に、等価容量Ｃｏは１ｐＦ程度
とし、等価抵抗Ｒｏは１０００ＭΩ程度とする。

【００７９】まず、不揮発性メモリセルトランジスタＭ
ａ１のしきい値電圧Ｖｔｈが最初は６.５Ｖ以上あるも
のとして、消去動作から説明する（図７（ｂ）参照）。

【００８０】図３（ａ）の中段左側に示すような＋５Ｖ
の電位をビット線選択ゲート線ＳＴ１に与えた状態で、
同図上段に示すような＋５Ｖの電位を主ビット線ＢＬａ
１に与えると、トランジスタＴｓａ１がオンし、副ビッ
ト線ＢＬｓａ１がほぼ＋５Ｖにプリチャージされる（電
位の基準０Ｖ＝ＶｓｓはメモリセルトランジスタＭａ１
のソース回路にとる）。

【００８１】その後、図３（ａ）の中段左側中央寄りに
示すようにビット線選択ゲート線ＳＴ１の電位を０Ｖに
下げると、トランジスタＴｓａ１がオフし、副ビット線
ＢＬｓａ１は主ビット線ＢＬａ１から電気的に切り離さ
れてフローティング状態となる。この状態では、副ビッ
ト線ＢＬｓａ１のプリチャージ電位＋５Ｖは、微小容量
（１ｐＦ）である副ビット線等価容量Ｃｏに充電された
電荷により維持される。

【００８２】続いて、ワード線Ｗ１を介してメモリセル
トランジスタＭａ１のコントロールゲートに、図３
（ａ）の下段左側中央寄りに示すようなワード線駆動パ
ルスが印加される。このパルスには、図１のワード線駆
動パルス発生回路２からの出力ＷＤＰＯＵＴが用いられ
る。ここで、図３（ａ）下段のワード線駆動パルスがな
い期間（０Ｖ期間）は図１のスイッチ回路３がオフの期
間であり、このパルスが生じている期間はスイッチ回路
３がオンしている。

【００８３】スイッチ回路３のオンによりメモリセルト
ランジスタＭａ１のコントロールゲートに＋３Ｖが短時
間（たとえば２０μｓ）印加されるが、そのしきい値電
圧Ｖｔｈは最初６.５Ｖ以上あると仮定したので、トラ
ンジスタＭａ１はオフしたままである。この時点で、等
価抵抗Ｒｏを介して流れる漏洩電流による副ビット線電
位降下がまだ無視できる状態であるとすれば、副ビット
線ＢＬｓａ１のフローティング状態（＋５Ｖ）が維持さ
れる。

【００８４】次にメモリセルトランジスタＭａ１のコン
トロールゲートにー１０Ｖのワード線駆動パルスが短時
間（たとえば１０μｓ）印加されると、ドレインが＋５
ＶにプリチャージされているメモリセルトランジスタＭ
ａ１のフローティングゲートとドレイン間にトンネル電
流が流れる。このトンネル電流によりフローティングゲ
ートの電荷が若干引き抜かれ、その結果としてメモリセ
ルトランジスタＭａ１のしきい値電圧Ｖｔｈが若干下が
る。

【００８５】メモリセルトランジスタＭａ１のしきい値
電圧Ｖｔｈが若干下がっても、それがワード線駆動パル
スの＋３Ｖより大きい限り、メモリセルトランジスタＭ
ａ１はオンしない。

【００８６】メモリセルトランジスタＭａ１がオンしな
い間でも、そのドレインに十分なプリチャージ電位が与
えられておれば、ー１０Ｖのワード線駆動パルスが印加
される度に、そのフローティングゲートから少しずつ電
荷がトンネル電流の形で引き抜かれ、そのしきい値電圧
Ｖｔｈが少しずつ漸次低下してくる。

【００８７】ただし、メモリセルトランジスタＭａ１の
フローティングゲートに流れるトンネル電流および漏洩
電流成分等価抵抗Ｒｏに流れる漏洩電流によりビット線
等価容量Ｃｏの充電電圧（副ビット線プリチャージ電
位）も時間経過に伴って低下してくる。このプリチャー
ジ電位が低下し過ぎると（つまりメモリセルトランジス
タＭａ１のドレイン電位が低くなりすぎると）、たとえ
トランジスタＭａ１のコントロールゲートにー１０Ｖが
印加されてもそのフローティングゲートにトンネル電流
が流れなくなる。そうすると、トランジスタＭａ１のし
きい値電圧Ｖｔｈの漸次低下動作が、ワード線駆動パル
ス＋３Ｖに対応した所望値（たとえば＋２.５Ｖ）に達
する前に停止してしまう。

【００８８】そこで、上記副ビット線プリチャージ電位
の低下を防止するために、図３の構成では、ワード線駆
動パルス出力ＷＤＰＯＵＴをワード線Ｗ１に印加してい
る期間中、間欠的にビット線選択トランジスタＴｓａ１
を瞬間的にオンさせて、主ビット線ＢＬａ１からフロー
ティング状態の副ビット線ＢＬｓａ１に小量の電荷注入
を行なっている。

【００８９】すなわち、フローティング状態の副ビット
線ＢＬｓａ１の電位がある程度低下する頃合を見計らっ
て図１のスイッチ回路３をオフし、図３（ａ）の下段中
央に示すように、ワード線駆動パルス出力ＷＤＰＯＵＴ
のワード線Ｗ１への印加を中断する（中断期間は、パル
ス出力ＷＤＰＯＵＴの１周期３０μｓ以下、たとえば７
μｓ程度にする）。そして図３（ａ）の中段中央に示す
ように、ワード線駆動パルス出力ＷＤＰＯＵＴの中断期
間中（７μｓ）にビット線選択ゲート線ＳＴ１に＋５Ｖ
の短いパルス（たとえば前後に２μｓの時間的なスペー
スを持たせた幅３μｓのパルス）を与えてビット線選択
トランジスタＴｓａ１を一瞬オンさせ、電位が低下した
副ビット線ＢＬｓａ１を＋５Ｖのフルプリチャージ状態
に戻す。

【００９０】上述した図３（ａ）中段／下段に示すよう
なパルスの組み合わせによって、たとえビット線漏洩電
流があってもフローティング状態の副ビット線ＢＬｓａ
１の電位（＋５Ｖ前後）を確保する。その上で、ワード
線駆動パルス出力ＷＤＰＯＵＴのー１０Ｖの反復印加に
より、メモリセルトランジスタＭａ１のフローティング
ゲートから少しずつ電荷を引き抜いて行く。

【００９１】上記電荷引き抜きの結果メモリセルトラン
ジスタＭａ１のしきい値電圧Ｖｔｈが所望値（＋２.５
Ｖ）まで下がると、その直後のワード線駆動パルス出力
ＷＤＰＯＵＴの＋３ＶによりメモリセルトランジスタＭ
ａ１がオンし、副ビット線ＢＬｓａ１の電位が０Ｖに低
下する。そうすると、それ以降はメモリセルトランジス
タＭａ１のフローティングゲートからの電荷引き抜きは
停止し、メモリセルトランジスタＭａ１のしきい値電圧
Ｖｔｈは正確に所望値＋２.５Ｖとなる（これがメモリ
セルトランジスタＭａ１の消去状態）。

【００９２】このメモリセルトランジスタＭａ１の消去
終了は、副ビット線ＢＬｓａ１に接続された図１の電荷
引抜完了検出回路４ａにより検出される（Ｄａ＝”
１”）。この消去終了が検出された後は、図３（ａ）中
段中央の３μｓ幅パルスの印加も停止する。

【００９３】以上の消去動作を、図１のメモリセルブロ
ック１ａのメモリセルトランジスタ全て（Ｍａ１〜Ｍａ
２）について同時に行なえば、ブロック単位の一括消去
（フラッシュ消去）が実現する。この消去動作を全ての
メモリセルブロックに対して同時に行なえば、メモリチ
ップ単位の一括消去が実現する。この消去動作を個々の
メモリセルトランジスタに対して順次行なえば、ビット
単位の消去が実現する。

【００９４】いずれの消去動作の場合も、消去動作中の
副ビット線電位は所定値（＋５Ｖ前後）に維持され、か
つ所定ワード線電位（＋３Ｖ）と逐次比較されながらメ
モリセルトランジスタのフローティングゲートから電荷
引き抜きが漸次行なわれるので、全てのメモリセルトラ
ンジスタのしきい値電圧Ｖｔｈを所望値（＋２.５Ｖ）
に正確に収束させることができる。

【００９５】しかも、この収束動作はワード線駆動パル
ス出力ＷＤＰＯＵＴの精々１０パルス（１パルス３０μ
ｓとして長くても３００μｓ程度）で完了できるので、
ブロック単位あるいはメモリチップ単位のフラッシュ消
去を高速（３００μｓ以内）に行なうことができる。

【００９６】次に、メモリセルトランジスタＭａ１のし
きい値電圧Ｖｔｈが所望値より低い（たとえば＋２Ｖ）
場合における過消去防止のメカニズムを説明する。

【００９７】まず、しきい値電圧Ｖｔｈが所望値よりも
高い場合と同様に、メモリセルトランジスタＭａ１のソ
ース線の電位Ｖｓｓを接地電位０Ｖとし、ビット線選択
トランジスタＴｓａ１をオンさせて副ビット線ＢＬｓａ
１の電位を＋５Ｖにプリチャージしてからビット線選択
トランジスタＴｓａ１をオフ状態とし、副ビット線ＢＬ
ｓａ１を＋５Ｖのフローティング状態にする。この場
合、ビット線等価容量Ｃｏは充電された状態となってい
る。

【００９８】続いて、ワード線Ｗ１に図３（ａ）の下段
に示すようなワード線駆動パルスを印加する。しきい値
電圧Ｖｔｈが所望値より低い（＋２Ｖ）状態のメモリセ
ルトランジスタＭａ１のドレインは副ビット線プリチャ
ージ電位（＋５Ｖ）となっているので、そのコントロー
ルゲートに＋３Ｖのパルスが印加されると、メモリセル
トランジスタＭａ１はオンする。すると、このメモリセ
ルトランジスタのドレイン・ソース間にチャネル電流が
流れ、ビット線等価容量Ｃｏが放電してドレイン電圧が
低下する。そうすると、メモリセルトランジスタＭａ１
のコントロールゲートに−１０Ｖのパルスが印加されて
も、フローティングゲートとドレイン間にトンネル電流
は流れなくなる。このためもともとしきい値電圧Ｖｔｈ
の低いメモリセルトランジスタＭａ１のフローティング
ゲートからさらに電荷が引き抜かれることはなく、過消
去が防止される。

【００９９】なお、しきい値電圧Ｖｔｈが所望値（＋
２.５Ｖ）より低いメモリセルトランジスタについて
は、その後データ”０”の書き込みがなされフローティ
ングゲートに電荷が注入されてしきい値電圧Ｖｔｈが高
く（＋６.５Ｖ以上）なった後にワード線駆動パルス出
力ＷＤＰＯＵＴが１０パルス印加されると、そのしきい
値電圧Ｖｔｈは所望値（＋２.５Ｖ）に収束する。

【０１００】このように、この発明のＥＥＰＲＯＭで
は、もともとのしきい値電圧Ｖｔｈが所望値よりも高い
メモリセルトランジスタについてはそのしきい値電圧Ｖ
ｔｈを所望値に収束させる一方で、もともとのしきい値
電圧Ｖｔｈが所望値以下メモリセルトランジスタについ
てはそのフローティングゲートから電子を引き抜かない
ようにしている。

【０１０１】このため、たとえしきい値電圧Ｖｔｈが異
なる値にばらついている複数のメモリセルトランジスタ
を同時に一括消去したとしても過剰消去となるメモリセ
ルが生じることはなく、ほぼ全てのメモリセルトランジ
スタのしきい値電圧Ｖｔｈを所望値に正確に収束させる
ことができる。したがって、従来行われていた、時間の
かかる「消去前書込動作を伴う不揮発性メモリのしきい
値揃え操作」がこの発明では不要となる。

【０１０２】さらに、「メモリセルトランジスタのしき
い値電圧Ｖｔｈを所望値に正確に収束させることができ
る」という特徴から、このしきい値を複数（図２９のＶ
ｔｈ１〜Ｖｔｈ３）設定してもそれらを正確に区別でき
る（それらのばらつき分布がオーバーラップしない）よ
うになる。この発明の多値メモリは、この特徴を利用し
ている。

【０１０３】ここで、図１あるいは図３（ｂ）に示す記
憶装置（ここでは多値メモリではなく２値記憶のフラッ
シュメモリ）の、消去／書込／読出／リフレッシュ動作
を簡単にまとめておく。

【０１０４】「消去動作」 （１）消去の対象となる１以上のメモリセルトランジス
タ（たとえばＭａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）を含む
セル部分（副ビット線ＢＬｓａ１／ＢＬｓｂ１）の行
（ゲート線ＳＴ１）と列（ビット線ＢＬａ１／ＢＬｂ
１）を、図示しない行／列デコーダで指定して、選択ト
ランジスタ（Ｔｓａ１／Ｔｓｂ１）をオンにする。これ
により該当セル部分（副ビット線ＢＬｓａ１／ＢＬｓｂ
１）が、＋５Ｖにプリチャージされる。

【０１０５】（２）消去対象の１以上のメモリセルトラ
ンジスタ（Ｍａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）のドレイ
ン（副ビット線ＢＬｓａ１／ＢＬｓｂ１）を＋５Ｖにプ
リチャージした状態で、消去対象の１以上のメモリセル
トランジスタ（Ｍａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）のコ
ントロールゲート（ワード線Ｗ１／Ｗ２）に、図２
（ｂ）に示すような消去用ワード線駆動パルス出力ＷＤ
ＰＯＵＴを印加する。これにより、消去対象のメモリセ
ルトランジスタ（Ｍａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）そ
れぞれのしきい値を、所望の値（たとえば＋２.５Ｖ）
に収束させる（全ビット一括消去；フラッシュＥＥＰＲ
ＯＭ動作）。この全ビット一括消去により、全てのメモ
リセルトランジスタは、たとえばデータ”１”（しきい
値２.５Ｖ相当）で書き潰されることになる。

【０１０６】「書込動作（消去後）」 （１）書込の対象となるメモリセルトランジスタ（たと
えばＭａ１）を含むセル部分（副ビット線ＢＬｓａ１の
等価容量Ｃｏ）の行（ゲート線ＳＴ１）と列（ビット線
ＢＬａ１）を、図示しない行／列デコーダで指定して、
選択トランジスタ（Ｔｓａ１）をオンにする（メモリの
電源電圧が＋５Ｖの場合、選択トランジスタＴｓａ１の
ゲートにはたとえば＋７Ｖが印加される）。これにより
該当セル部分の容量Ｃｏが、書込データ（”１”また
は”０”に対応する電圧；”１”データはたとえば０Ｖ
相当、”０”データはたとえば＋５Ｖ相当）に充電され
る。

【０１０７】（２）書込対象のメモリセルトランジスタ
（Ｍａ１）のドレイン（副ビット線ＢＬｓａ１）を書込
用電圧（等価容量Ｃｏの充電電圧）とし、このメモリセ
ルトランジスタ（Ｍａ１）のコントロールゲート（ワー
ド線Ｗ１）に書き込み用高電圧（たとえば＋６Ｖ）を印
加して、書込用電圧に対応したホット・エレクトロンを
メモリセルトランジスタ（Ｍａ１）のフローティングゲ
ートに注入する。これにより、セル部分（副ビット線Ｂ
Ｌｓａ１）を書込バッファとした、書込対象メモリセル
トランジスタ（Ｍａ１）への書き込みが行なわれる。

【０１０８】すなわち、副ビット線容量Ｃｏに蓄えられ
た書込データが”０”（副ビット線ＢＬｓａ１＝＋５
Ｖ）なら書込対象メモリセルトランジスタ（Ｍａ１）の
フローティングゲートにホット・エレクトロンを注入し
てそのしきい値をたとえば６.５Ｖ以上にし、書込デー
タが”１”（副ビット線ＢＬｓａ１＝０Ｖ）ならホット
・エレクトロン注入をせずに書込対象メモリセルトラン
ジスタ（Ｍａ１）のしきい値を消去時の２.５Ｖのまま
とする。

【０１０９】なお、多値メモリ構成では、上記説明中の
数値を多少修正して読み直す必要がある。すなわち、副
ビット線容量Ｃｏに蓄えられた書込データが”０”（図
２９の例では副ビット線ＢＬｓａ１＝ＶＤ＝＋６Ｖ）状
態にあるときに書込対象メモリセルトランジスタ（Ｍａ
１）のコントロールゲートに書込用「大」電圧（たとえ
ば＋Ｖｗｄｐ＝３Ｖ）を印加すると、このトランジスタ
のフローティングゲートに書込用「大」電圧に対応して
トンネル電流が注入され、そのしきい値がある時点でた
とえば３.７Ｖ程度になる。また、書込用「中」電圧
（たとえば＋Ｖｗｄｐ＝２Ｖ）を印加すると、このトラ
ンジスタのフローティングゲートに書込用「中」電圧に
対応してトンネル電流が注入され、そのしきい値がある
時点でたとえば３.０Ｖ程度になる。同様に、書込用
「小」電圧（たとえば＋Ｖｗｄｐ＝１Ｖ）を印加する
と、このトランジスタのフローティングゲートに書込用
「小」電圧に対応してトンネル電流が注入され、そのし
きい値がある時点でたとえば２.３Ｖ程度になる。

【０１１０】多値メモリが４値メモリで構成される場
合、多値データＡ１／Ａ２とメモリセルトランジスタの
しきい値（ばらつきの中心値）との対応関係は、たとえ
ば以下のようになる。

【０１１１】 多値データ しきい値 Ａ１ Ａ２ Ｖｔｈ（Ｖ） ０ ０ ６.５〜７.０ ０ １ ３.７ １ ０ ３.０ １ １ ２.３ 「読出動作」 （１）読出の対象となるメモリセルトランジスタ（たと
えばＭａ１）を含むセル部分（副ビット線ＢＬｓａ１の
等価容量Ｃｏ）の行（ゲート線ＳＴ１）と列（ビット線
ＢＬａ１）を、図示しない行／列デコーダで指定して、
選択トランジスタ（Ｔｓａ１）をオンにする。これによ
り、セル部分（副ビット線ＢＬｓａ１）の電位は、読出
対象メモリセルトランジスタ（Ｍａ１）への電子（ホッ
ト・エレクトロン）注入が起きない程度の低電圧（たと
えば＋１〜２Ｖ）にプリチャージされる。そうするため
に、読出時の列（ビット線ＢＬａ１）電位は低め（たと
えば＋２.５Ｖ）に設定される。

【０１１２】（２）読出対象のメモリセルトランジスタ
（Ｍａ１）のコントロールゲート（ワード線Ｗ１）の電
位を、データ”０”（しきい値＋６.５Ｖ）とデータ”
１”（しきい値＋２.５Ｖ）の中間電位（＋４Ｖ前後）
に設定する。

【０１１３】ここで、読出対象のメモリセルトランジス
タ（Ｍａ１）に格納されたデータが”０”ならこのトラ
ンジスタ（Ｍａ１）はオフしたままなのでセル部分（副
ビット線ＢＬｓａ１）の電位は設定された電位（＋１〜
２Ｖ）にある。この電位は副ビット線ＢＬｓａ１に接続
されたセンスアンプ（図示せず）により検知され、デー
タ”０”として外部へ読み出される。

【０１１４】また、読出対象のメモリセルトランジスタ
（Ｍａ１）に格納されたデータが”１”ならこのトラン
ジスタ（Ｍａ１）がオンする（メモリセル電流が流れ
る）のでセル部分（副ビット線ＢＬｓａ１）の電位はほ
ぼ０Ｖに低下する。この略０Ｖ電位は副ビット線ＢＬｓ
ａ１に接続されたセンスアンプ（図示せず）により検知
され、データ”１”として外部へ読み出される。

【０１１５】「リフレッシュ動作」 （１）セル部分（副ビット線ＢＬｓａ１）の容量Ｃｏに
格納された電圧情報（高電圧／低電圧）は、周期的に図
示しないセンスアンプにより読み出される。

【０１１６】（２）センスアンプは、副ビット線ＢＬｓ
ａ１の高電圧情報（書込時＋５Ｖ、読出時は＋１〜２
Ｖ）を検知すると同時に、検知した電圧と同じ電圧で副
ビット線ＢＬｓａ１を再充電する。同様に、センスアン
プは、副ビット線ＢＬｓａ１の低電圧情報（０Ｖ）を検
知すると同時に、検知した電圧と同じ電圧で副ビット線
ＢＬｓａ１を再充電する。

【０１１７】以上のようにして、セル部分（副ビット線
ＢＬｓａ１）に格納された電圧情報が、データの読出時
に、あるいは所定のリフレッシュ周期毎に、リフレッシ
ュされる（これは周知のＤＲＡＭのリフレッシュ動作と
同じである）。これにより、セル部分の情報（容量Ｃｏ
に充電された電圧情報）は、外部装置により書き換えら
れない限り、あるいは装置の電源がオフされない限り、
維持される。

【０１１８】次に、この発明の第２の実施の形態に係る
不揮発性半導体記憶装置について、図４を参照して説明
する。図４の実施の形態の構成は、ワード線駆動パルス
発生回路２ａの構成が図１のワード線駆動パルス発生回
路２と異なる点以外は同一であるので、同一部分の説明
は省略する。

【０１１９】ワード線駆動パルス発生回路２ａは、トラ
ンジスタＴ８＋Ｔ９からなるＣＭＯＳインバータ６と、
トランジスタＴ１０＋Ｔ１１からなるＣＭＯＳインバー
タ７と、トランジスタＴ１２＋Ｔ１３からなるＣＭＯＳ
インバータ８と、インバータＩ１、Ｉ２およびキャパシ
タＣ1の直列回路からなるスピードアップ回路９（ＣＭ
ＯＳインバータ８の入力パルスの立ち上がり／立ち下が
り速度を速める）と、常オンのトランジスタＴ１４（ゲ
ート電位を制御すれば選択トランジスタとなる）と、正
帰還トランジスタＴ１５とからなり、トランジスタＴ１
１とトランジスタＴ１２のドレイン同志が接続され、Ｃ
ＭＯＳインバータ６の入力端子に接続され、その接続点
に０Ｖが印加されている。

【０１２０】ＣＭＯＳインバータ７の正電源（Ｐチャネ
ルＭＯＳトランジスタＴ１０のソース側）はワード線駆
動パルス出力ＷＤＰＯＵＴの正パルス電位に対応した電
圧＋３Ｖ（あるいは＋５Ｖ）となっており、その出力端
子はＰチャネルＭＯＳトランジスタＴ８のソースに接続
される。

【０１２１】また、ＣＭＯＳインバータ８の負電源（Ｎ
チャネルＭＯＳトランジスタＴ１３のソース側）はワー
ド線駆動パルス出力ＷＤＰＯＵＴの負パルス電位に対応
した電圧ー１０Ｖとなっており、その出力端子はＮチャ
ネルＭＯＳトランジスタＴ９のソースに接続される。

【０１２２】ＮチャネルＭＯＳトランジスタＴ１１のソ
ースおよびＰチャネルＭＯＳトランジスタＴ１２のドレ
インは、ＣＭＯＳインバータ６の入力端子に接続されて
いる。ＣＭＯＳインバータ８の入力端子には、スピード
アップ回路９の出力端とＮチャネルＭＯＳトランジスタ
Ｔ１５のドレインが接続され、その出力端子にトランジ
スタＴ１５のゲートが接続される。トランジスタＴ１５
のソースはー１０Ｖの負電源に接続される。

【０１２３】ＣＭＯＳインバータ７、８の入力端子に
は、それぞれ５Ｖの波高値を持つパルスが印加され、ト
ランジスタＴ１０のソースには正電圧＋３Ｖ（あるいは
＋５Ｖ）が印加され、トランジスタＴ１３のソースには
負電圧−１０Ｖが印加されている。

【０１２４】図４のワード線駆動パルス発生回路２ａに
図５（ａ）、図５（ｂ）に示すようなワード線駆動信号
ＷＤＳＩＮ１、ＷＤＳＩＮ２を入力すると、ＣＭＯＳイ
ンバータ７の正電源電圧を＋３Ｖとすれば、図５（ｃ）
に示すようなワード線駆動パルス出力ＷＤＰＯＵＴが得
られる。

【０１２５】また、図４のワード線駆動パルス発生回路
２ａに図５（ｄ）、図５（ｅ）に示すようなワード線駆
動信号ＷＤＳＩＮ１、ＷＤＳＩＮ２を入力すると、ＣＭ
ＯＳインバータ７の正電源電圧を＋５Ｖとすれば、図５
（ｆ）に示すようなワード線駆動パルス出力ＷＤＰＯＵ
Ｔが得られる。

【０１２６】図５（ｃ）のワード線駆動パルス出力ＷＤ
ＰＯＵＴを図４のメモリセルトランジスタＭａ１〜Ｍａ
２／Ｍｂ１〜Ｍｂ２に与えれば、パルス出力ＷＤＰＯＵ
Ｔのー１０Ｖで各メモリセルトランジスタのフローティ
ングゲートから電子を少しずつ引き抜きながら、各メモ
リセルトランジスタのしきい値電圧Ｖｔｈを、パルス出
力ＷＤＰＯＵＴの＋３Ｖに対応した値に収束させること
ができる。

【０１２７】また、図５（ｆ）のワード線駆動パルス出
力ＷＤＰＯＵＴを図４のメモリセルトランジスタＭａ１
〜Ｍａ２／Ｍｂ１〜Ｍｂ２に与えれば、パルス出力ＷＤ
ＰＯＵＴのー１０Ｖで各メモリセルトランジスタのフロ
ーティングゲートから電子を少しずつ引き抜きながら、
各メモリセルトランジスタのしきい値電圧Ｖｔｈを、パ
ルス出力ＷＤＰＯＵＴの＋５Ｖに対応した値に収束させ
ることができる。

【０１２８】なお図５（ｃ）と図５（ｆ）とでパルス出
力ＷＤＰＯＵＴの波形を変えているのは、種々なバリエ
ーションを示唆するためである。

【０１２９】すなわち、ワード線駆動信号ＷＤＳＩＮ
１、ＷＤＳＩＮ２それぞれのデューティ比やそれらの位
相関係を適宜変更することにより、種々な波形のワード
線駆動パルス出力ＷＤＰＯＵＴを得ることができる。ま
た、図４のＰチャネルＭＯＳトランジスタＴ１０のソー
ス電位（＋３Ｖ／＋５Ｖ）を適宜変更することによりワ
ード線駆動パルス出力ＷＤＰＯＵＴの正側電圧振幅を種
々な値に設定でき、ＮチャネルＭＯＳトランジスタＴ１
３のソース電位（ー１０Ｖ）を適宜変更することにより
ワード線駆動パルス出力ＷＤＰＯＵＴの負側電圧振幅を
種々な値に設定できる。

【０１３０】この発明を多値メモリに適用する場合、１
つのメモリセルトランジスタ（Ｍａ１など）のしきい値
を記憶すべき多値に対応させるためにワード線駆動パル
ス出力ＷＤＰＯＵＴの正側電圧振幅を種々な値に設定す
るが、この設定は、たとえば図４のＰチャネルＭＯＳト
ランジスタＴ１０のソース電位を適宜変更することによ
り容易に行うことができる。その際、記憶多値に対応し
たワード線駆動パルス出力ＷＤＰＯＵＴの正側電圧振幅
値に対応してその負側電圧振幅値を変更しても良いが、
この負側電圧振幅値はー１０Ｖ程度の一定値に固定して
おいても良い。その方が回路構成は簡単になる。

【０１３１】次に、図３（ｂ）に示す漏洩電流成分等価
抵抗Ｒｏのために、副ビット線ＢＬｓａ１にプリチャー
ジされた電荷の漏洩が大きい場合の影響について述べ
る。

【０１３２】副ビット線の漏洩電流の原因は、メモリセ
ルトランジスタのゲート電圧が負のときに引き起こされ
るドレイン間トンネル電流や、ドレイン拡散層周辺にあ
る結晶欠陥などが要因となって発生するものと思われ、
殊に、前者が主な要因である。

【０１３３】図４のワード線駆動パルス発生回路２ａを
図５（ｄ）〜（ｆ）の波形で動作させた場合において、
図６（ａ）は各メモリセルを構成するＭＯＳトランジス
タのフローティングゲートの電圧波形ＶＦＧを例示し、
図６（ｂ）はこのＭＯＳトランジスタが接続された副ビ
ット線の電圧変化ＶＢＬを例示し、図６（ｃ）はこのＭ
ＯＳトランジスタのコントロールゲートの電圧波形ＶＣ
Ｇを例示している。

【０１３４】なお、図６において、（イ）は図４のメモ
リセルトランジスタＭａ１等に該当し、（ロ）は図４の
メモリセルトランジスタＭｂ１等に該当し、（ハ）は図
示しない第３の副ビット線に接続されたメモリセルトラ
ンジスタに該当するものと考えることにする。

【０１３５】図３（ｂ）に示した等価抵抗Ｒｏの値が小
さい場合、すなわち副ビット線の漏洩電流（リーク電
流）が大きい場合、フローティングゲート電圧ＶＦＧは
なかなか所望値に収束しない。図６（ａ）はそのような
場合の波形を示すものである。

【０１３６】すなわち図６（ｃ）に示すように、不揮発
性メモリセルトランジスタの消去のために波高値が５Ｖ
から−１０Ｖに振動するパルスをメモリセルトランジス
タのコントロールゲートに印加すると、図６（ａ）に示
すように、フローティングゲート電圧ＶＦＧはコントロ
ールゲート電極に印加されるパルスの振幅に応じて振動
する。その過程において、副ビット線の漏洩電流（抵抗
Ｒｏを介して流れるリーク電流）により、図６（ｂ）に
示すように、不揮発性メモリセルトランジスタ（イ）
（ロ）（ハ）それぞれが接続される副ビット線電圧ＶＢ
Ｌは急激に（異なる変化率で）低下する。しかし、副ビ
ット線電位の低下があまりに早いと、フローティングゲ
ート電圧ＶＦＧの値が互いに異なる不揮発性メモリセル
トランジスタ（イ）（ロ）（ハ）は、所定のしきい値電
圧Ｖｔｈに向かって容易に収束しない。

【０１３７】図３（ｂ）の実施の形態を採用すれば、ビ
ット線選択トランジスタＴｓａ１の間欠的なオン動作に
より図６（ｂ）に示すような副ビット線電圧の低下が防
止されるので、メモリセルトランジスタのしきい値電圧
Ｖｔｈ（フローティングゲート電圧ＶＦＧに対応）の所
望値への収束を確実なものとすることができる。

【０１３８】図３の実施の形態では、漏洩電流成分等価
抵抗Ｒｏを介して逃げる電荷を漏洩電流補償回路（Ｔｓ
ａ１）の間欠的な導通で補っているから、ビット線選択
トランジスタＴｓａ１をオフさせている間、副ビット線
ＢＬｓａ１に蓄積された電荷を長時間保持することがで
きる。したがって、ビット線選択トランジスタＴｓａ１
をトランスファーゲートとして用い、副ビット線ＢＬｓ
ａ１の等価容量Ｃｏを情報記憶容量として用いることに
よって、リフレッシュ周期を長く取れるＤＲＡＭ構成を
実現することができる。

【０１３９】図３の実施の形態では、漏洩電流があって
も副ビット線ＢＬｓａ１の高電位情報を保つことができ
る。また副ビット線ＢＬｓａ１の低電位情報については
トランジスタＴｓａ１をオフさせておくことによりその
情報を保つことができる。

【０１４０】しかし、たとえばメモリセルトランジスタ
（ハ）のしきい値が所定のしきい値電圧Ｖｔｈに収束し
た後（書込終了後）で、そのゲートに図６（ｃ）のパル
スが印加され続けていると、このトランジスタ（ハ）が
オン・オフを繰り返すため、図６（ｃ）のパルスに同期
した電位変動（たとえば図６（ｂ）中の波形（ハ）の振
幅微動をもう少し大きくしたもの）が副ビット線（ＢＬ
ｓａ１／ＢＬｓａ２）の電圧ＶＢＬに現れる（具体的な
電位変動波形例は前述の特願平６ー２２２７３４号の図
９（ｂ）の波形（ロ）に示されている）。

【０１４１】後に詳しく述べるが、この電位変動は、図
１０以降の実施の形態に示すＳＲＡＭビット３０（３０
ａ、３０ｂ）により除去される。

【０１４２】図８は、この発明の第３の実施の形態に係
る不揮発性半導体記憶装置の構成を示す。これは図１あ
るいは図４の実施の形態の変形例でもある。

【０１４３】図１のワード線スイッチ回路３の回路数
は、図８に示すように、メモリセルブロック１ａ（１
ｂ）を構成するメモリセルトランジスタＭａ１〜Ｍａ２
（Ｍｂ１〜Ｍｂ２）の数に一致させてもよい。たとえば
メモリセルブロック１ａが１０２４個のメモリセルトラ
ンジスタＭａ１〜Ｍａ１０２４で構成されるなら、この
ワード線スイッチ回路を１０２４回路用意する。あるい
は、ワード線駆動パルス発生回路２の出力を１０２４本
のワード線Ｗ１〜Ｗ１０２４に順次接続するマルチプレ
クサで、ワード線スイッチ回路３を構成する。

【０１４４】図８において、全てのワード線スイッチ回
路３１〜３２を同時にオンさせて全てのワード線を同時
にワード線駆動パルス発生回路２の出力に接続するよう
にすれば、全てのメモリセルブロック内のメモリセルト
ランジスタを同時に消去することができる（これはフラ
ッシュＥＥＰＲＯＭの一括消去動作）。

【０１４５】一方、ワード線スイッチ回路３１〜３２を
１回路づつオンさせて特定のワード線にワード線駆動パ
ルス発生回路２の出力に接続するようにすれば、各メモ
リセルブロック内の特定のメモリセルトランジスタだけ
を消去することができる（ビット単位消去動作）。

【０１４６】図９は、この発明の第４の実施の形態に係
る不揮発性半導体記憶装置の構成を示す。これは図１あ
るいは図４の実施の形態の変形例でもある。

【０１４７】図１のワード線スイッチ回路３の回路数
は、図９に示すように、メモリセルブロック１ａ（１
ｂ）の数に一致させてもよい。たとえばメモリセルブロ
ックが５１２ブロックで構成されるなら、このワード線
スイッチ回路を５１２回路用意する。あるいは、ワード
線駆動パルス発生回路２の出力を５１２本のブロック単
位ワード線に順次接続するマルチプレクサで、ワード線
スイッチ回路３を構成する。

【０１４８】図９において、全てのワード線スイッチ回
路３ａ〜３ｂを同時にオンさせて全てのワード線を同時
にワード線駆動パルス発生回路２の出力に接続するよう
にすれば、全てのメモリセルブロック内のメモリセルト
ランジスタを同時に消去することができる（これはフラ
ッシュＥＥＰＲＯＭの一括消去動作）。

【０１４９】一方、ワード線スイッチ回路３ａ〜３ｂを
１回路づつオンさせて特定のメモリセルブロックのワー
ド線毎にワード線駆動パルス発生回路２の出力に接続す
るようにすれば、各メモリセルブロックの内の全メモリ
セルトランジスタをブロック毎に消去することができる
（ブロック単位消去動作）。

【０１５０】図１０は、この発明の第５の実施の形態に
係る不揮発性半導体記憶装置を説明するもので、（ａ）
はその構成の要部を示し（ｂ）はその要部信号波形を示
し（ｃ）その一部の回路を示す。

【０１５１】図１０（ａ）において、副ビット線ＢＬｓ
ａ１にはＳＲＡＭビット接続トランジスタＴｇａを介し
てＳＲＡＭビット３０ａが接続され、副ビット線ＢＬｓ
ｂ１にはＳＲＡＭビット接続トランジスタＴｇｂを介し
てＳＲＡＭビット３０ｂが接続されている。

【０１５２】図１０（ａ）の回路から副ビット線ＢＬｓ
ａ１上の要部回路構成を取り出したのが図１０（ｃ）で
ある。すなわち、副ビット線ＢＬｓａ１は、ビット線選
択トランジスタＴｓａ１を介して主ビット線ＢＬａ１へ
選択的に接続されるようになっている。副ビット線ＢＬ
ｓａ１にはメモリセルトランジスタＭａ１が接続され
る。この副ビット線ＢＬｓａ１には、容量Ｃｏおよび漏
洩電流成分抵抗Ｒｏが等価的に繋がっている。この副ビ
ット線ＢＬｓａ１にはさらに、ＳＲＡＭビット接続トラ
ンジスタＴｇａを介してＳＲＡＭビット３０ａが接続さ
れている。

【０１５３】図１０（ｃ）の回路は次のように動作す
る。まず、メモリセルトランジスタＭａ１へデータ書込
のためのアドレス指定がなされ、副ビット線ＢＬｓａ１
が主ビット線ＢＬａ１の電位（＋５Ｖ）にプリチャージ
される（時間ｔ１以前）。その後、時間ｔ１において、
接続トランジスタＴｇａのゲートに図１０（ｂ）最上段
の信号が印加される。するとトランジスタＴｇａのドレ
イン・ソース間が導通し、副ビット線ＢＬｓａ１にＳＲ
ＡＭビット３０ａが接続される。

【０１５４】続いて、副ビット線ＢＬｓａ１をプリチャ
ージするためにビット線選択トランジスタＴｓａ１のゲ
ートに印加されていた信号ＳＴ１（図１０（ｂ）上から
２番目）は、０Ｖにレベルダウンする（時間ｔ２）。す
ると副ビット線ＢＬｓａ１は主ビット線ＢＬａ１から切
り離され、プリチャージ電位に充電されたフローティン
グ状態になる。

【０１５５】その後、ワード線駆動パルス出力ＷＤＰＯ
ＵＴ（図１０（ｂ）最下段）がメモリセルトランジスタ
Ｍａ１のコントロールゲートに与えられ、このトランジ
スタＭａ１がオンすると（時間ｔ３）、副ビット線ＢＬ
ｓａ１の電位は０Ｖ方向に変化する。このとき、ＳＲＡ
Ｍビット接続トランジスタＴｇａは導通しているので、
ＳＲＡＭビット３０ａはこの副ビット線電位変化を検知
できる。

【０１５６】この副ビット線電位変化が検知されると、
ＳＲＡＭビット３０は変化直後の副ビット線電位（０
Ｖ）をラッチする。すると、副ビット線ＢＬｓａ１の電
位は導通している接続トランジスタＴｇａを介してＳＲ
ＡＭビット３０ａのラッチレベル（記憶内容；０Ｖ）に
クランプされる（図１０（ｂ）上から３番目）。

【０１５７】その結果、時間ｔ３以降のワード線駆動パ
ルス出力ＷＤＰＯＵＴの連続印加（たとえば１０パルス
連続する）によりメモリセルトランジスタＭａ１がオン
・オフを反復しても、副ビット線電位はラッチレベル
（０Ｖ）にクランプされているので、ワード線駆動パル
ス出力ＷＤＰＯＵＴに同期した副ビット線ＢＬｓａ１の
電位変動は殆どなくなる。

【０１５８】図１０のＳＲＡＭビット３０ａ／３０ｂを
図１、図４、図８または図９の実施の形態の回路の副ビ
ット線ＢＬｓａ１／ＢＬｓｂ１に接続することにより、
これらの実施の形態の副ビット線の電位変動が防止され
る。

【０１５９】図１１は、図１０のＳＲＡＭビット３０ａ
の具体例を示す。この回路３０ａは、ドレイン負荷抵抗
Ｒ３０１を持つＮチャネルトランジスタＴ３０１とドレ
イン負荷抵抗Ｒ３０２を持つＮチャネルトランジスタＴ
３０２との交差接続によるフリップフロップ回路を含ん
でいる。通常は、トランジスタＴ３０１（コンダクタン
ス小）がオフし、トランジスタＴ３０２（コンダクタン
ス大）がオンしてる。

【０１６０】図１１の回路の読み出し動作は次のように
なる。すなわち、接続トランジスタＴｇａが導通して副
ビット線ＢＬｓａ１がトランジスタＴ３０２のゲートに
接続されたとき、副ビット線電位が＋５Ｖならトランジ
スタＴ３０２はオンしたままであり、フリップフロップ
の回路状態は変化しない。つまり、副ビット線電位＋５
Ｖは回路３０ａにラッチされない。

【０１６１】一方、接続トランジスタＴｇａが導通して
副ビット線ＢＬｓａ１がトランジスタＴ３０２のゲート
に接続されたとき、副ビット線電位が０Ｖならトランジ
スタＴ３０２がオフとなり、代わってトランジスタＴ３
０１がオンとなる。すると、フリップフロップの回路状
態が変化し、副ビット線電位０Ｖは回路３０ａにラッチ
される（つまり、副ビット線電位がオンしたトランジス
タＴ３０１のドレイン電位にクランプされる）。

【０１６２】上述した副ビット線ＢＬｓａ１の電位がセ
ンスアンプＳＡにより検知され、この電位に対応したメ
モリセルデータがセンスアンプＳＡにより読み出され
る。

【０１６３】トランジスタＴ３０１とＴ３０２との間に
はコンダクタンスの差が設けられているので、ＳＲＡＭ
ビット接続トランジスタＴｇａがオフすると、このフリ
ップフロップの状態は元に戻る（トランジスタＴ３０１
がオフで、トランジスタＴ３０２がオン）。

【０１６４】図１２は、図１０のＳＲＡＭビット３０ａ
の他例を示す。この回路３０ａは、直列接続された２段
インバータＩ３０１およびＩ３０２と、インバータＩ３
０２の出力をインバータＩ３０１の入力へ選択的に正帰
還させるトランジスタＴｇａにより、構成されている。

【０１６５】図１２の回路において、トランジスタＴｇ
ａが導通したときの副ビット線ＢＬｓａ１が＋５Ｖな
ら、インバータＩ３０２の出力も＋５Ｖとなる。この＋
５Ｖ出力は導通したトランジスタＴｇａを介して副ビッ
ト線ＢＬｓａ１へフィードバックされ、副ビット線ＢＬ
ｓａ１電位が＋５Ｖにクランプ（ラッチ）される。

【０１６６】一方、トランジスタＴｇａが導通したとき
の副ビット線ＢＬｓａ１が０Ｖなら、インバータＩ３０
２の出力も０Ｖとなる。この０Ｖ出力は導通したトラン
ジスタＴｇａを介して副ビット線ＢＬｓａ１へフィード
バックされ、副ビット線ＢＬｓａ１電位が０Ｖにクラン
プ（ラッチ）される。この０Ｖクランプにより、副ビッ
ト線ＢＬｓａ１の電位変動が抑さえられる。

【０１６７】上述した副ビット線ＢＬｓａ１の電位がセ
ンスアンプＳＡにより検知され、この電位に対応したメ
モリセルデータがセンスアンプＳＡにより読み出され
る。

【０１６８】図１３は、この発明の第５の実施の形態に
係る不揮発性半導体記憶装置の構成を説明する回路図で
ある。ｎ本のビット線ＢＬ１〜ＢＬｎそれぞれには、ｎ
個のＳＲＡＭビット（フリップフロップ）３０１〜３０
ｎが接続されている。これらのＳＲＡＭビットが、ＳＲ
ＡＭメモリブロック３００を構成する。

【０１６９】ＳＲＡＭビット３０１のビット線ＢＬ１に
はｍ個のメモリセルトランジスタＭ１１〜Ｍ１ｍのドレ
インが接続される。同様に、ＳＲＡＭビット３０２のビ
ット線ＢＬ２にはｍ個のメモリセルトランジスタＭ２１
〜Ｍ２ｍのドレインが接続され、ＳＲＡＭビット３０ｎ
のビット線ＢＬｎにはｍ個のメモリセルトランジスタＭ
ｎ１〜Ｍｎｍのドレインが接続される。

【０１７０】ｎ個のメモリセルトランジスタＭ１１〜Ｍ
ｎ１のゲートはワード線Ｗ１に接続され、ｎ個のメモリ
セルトランジスタＭ１２〜Ｍｎ２のゲートはワード線Ｗ
２に接続される。以下同様にして、ｎ個のメモリセルト
ランジスタＭ１３〜Ｍｎ３のゲートはワード線Ｗ３に接
続され、ｎ個のメモリセルトランジスタＭ１ｍ〜Ｍｎｍ
のゲートはワード線Ｗｍに接続される。

【０１７１】以上の構成において、ｎｘｍ個のメモリセ
ルトランジスタ（各々は図１０（ａ）のトランジスタＭ
ａ１と同じ構造を持つ）は、この実施の形態のフラッシ
ュメモリセルアレイを形成している。たとえばｎ＝５１
２、ｍ＝８ならば、図１３のメモリセルアレイは５１２
バイトのフラッシュメモリセルブロックとなる。このブ
ロックが１０００個集まれば、５１２ｋバイトの不揮発
性半導体記憶装置となる。

【０１７２】たとえば図１３のビット線ＢＬ１に接続さ
れたメモリセルトランジスタＭ１１〜Ｍ１ｍそれぞれへ
のデータ書き込みには数１００マイクロセカンドを要す
るとしても、ビット線ＢＬ１に接続されたＳＲＡＭビッ
ト３０１へのデータ書き込みは精々数１０ナノセカンド
しかかからない。このＳＲＡＭビット３０１に、一旦所
定のデータ（”０”／”１”）が短時間で書き込まれた
あとは、ビット線ＢＬ１の電位をＳＲＡＭビット３０１
に書き込まれたデータの電位に維持することができる。
このデータ電位はビット線ＢＬ１に僅かなリーク電流が
流れていても変化はしない。

【０１７３】ビット線ＢＬ１の電位がその記憶データに
相当する電位に維持されている間にたとえばワード線Ｗ
１がハイレベルとなりセルＭ１１が選択されると、この
セルＭ１１を構成するトランジスタ（図１０のＭａ１）
のゲートに図１０（ｂ）下段に示すような正負振動パル
ス（ワード線駆動信号ＷＤＰＯＵＴ）が与えられる。こ
のパルスが数パルス〜１０パルス程度反復されると、ビ
ット線ＢＬ１の電位（ＳＲＡＭビット３０１の記憶デー
タ）が、不揮発性情報として、トランジスタＭ１１のフ
ローティングゲートに書き込まれる。他のメモリセルト
ランジスタのフローティングゲートへのデータ書き込み
も同様に行われる。

【０１７４】図１３の構成がたとえば５１２ビットｘｍ
（ｍは整数）メモリブロックを形成している場合は、図
示しない外部回路から５１２ビット単位のデータがＳＲ
ＡＭビット３０１〜３０ｎ（ｎ＝５１２）に同時に書き
込まれる（書き込み所要時間は、通常、数１０ナノセカ
ンド以下）。

【０１７５】その後、ＳＲＡＭビット３０１〜３０ｎに
書き込まれたデータで決まるビット線ＢＬ１〜ＢＬｎの
電位それぞれが、不揮発性情報として、ワード線Ｗ１〜
Ｗｍで選択された特定のメモリセルトランジスタＭ１１
〜Ｍｎｍのいずれかに書き込まれる（書き込み所要時間
は数１００マイクロセカンド以下）。この書き込みが終
了したあとは、ＳＲＡＭビット３０１〜３０ｎの内容は
消えても良い。

【０１７６】以上の構成により、高速書き込みの可能な
フラッシュメモリを得ることができる。

【０１７７】図１４は、ＳＲＡＭビットの具体例を示
す。図１４のＳＲＡＭビット３０ａは図１１のフリップ
フロップ３０ａと同じ回路構成を含むが、図１４ではこ
のフリップフロップ回路にパスゲート（接続トランジス
タ）Ｔｐｇを含めてＳＲＡＭビット３０１の１セルとし
ている。

【０１７８】図１６は図１４のＳＲＡＭビット３０ａ／
３０１の回路動作を説明するタイミングチャートであ
る。時間ｔ１０以降、図示しない外部回路からの書き込
みデータ（０または１）が副ビット線ＢＬｓａ１に与え
られている。時間ｔ１２においてパスゲート信号ＰＧが
トランジスタＴｐｇのゲートに与えられると、トランジ
スタＴｐｇが導通する。すると、副ビット線ＢＬｓａ１
の電位に対応するデータがフリップフロップ型ＳＲＡＭ
ビット３０ａに記憶される。トランジスタＴｐｇが導通
している間は、副ビット線ＢＬｓａ１の電位はＳＲＡＭ
ビット３０ａの記憶データに対応する電位（たとえばト
ランジスタＴ３０１がオンしておれば０Ｖ）に固定さ
れ、変動しなくなる。

【０１７９】その後、時間ｔ１４から、ワード線Ｗ１を
介してメモリセルトランジスタＭａ１のゲートに正負振
動パルス（ワード線駆動信号）が印加されると、副ビッ
ト線ＢＬｓａ１の電位（すなわちＳＲＡＭビット３０ａ
の記憶内容）に対応したデータが、トランジスタＭａ１
のフローティングゲートに書き込まれる。

【０１８０】なお、図１６において時間ｔ１０からｔ１
２まで、およびｔ１２からｔ１４までの時間は、数１０
ナノセカンド程度あれば良い。

【０１８１】図１５は、ＳＲＡＭビットの他の具体例を
示す。図１４のＳＲＡＭビット３０１ではパスゲートＴ
ｐｇがフリップフロップの片側出力に１カ所設けられて
いるだけであるが、図１５のＳＲＡＭビット３０１では
２つのパスゲートＴｐｇ１、Ｔｐｇ２がフリップフロッ
プの両側出力に２カ所設けられている。

【０１８２】図１７は図１５のＳＲＡＭビット３０ａ／
３０１の回路動作を説明するタイミングチャートであ
る。時間ｔ２０以降、図示しない外部回路からの書き込
みデータ（”０”）が、トランジスタＴｓａ１を介し
て、副ビット線ＢＬｓａ１に与えられている。時間ｔ２
２においてパスゲート信号ＰＧ２がトランジスタＴｐｇ
２のゲートに与えられると、トランジスタＴｐｇ２が導
通する。すると、副ビット線ＢＬｓａ１の電位に対応す
るデータがフリップフロップ型ＳＲＡＭビット３０ａに
記憶され、続いて時間ｔ２４においてトランジスタＴｐ
ｇ２が非導通となる。

【０１８３】その後、図示しない外部回路からの書き込
みデータ（”１”）が、トランジスタＴｓａ１を介し
て、副ビット線ＢＬｓａ１に与えられたとする（時間ｔ
３０）。その後パスゲート信号ＰＧ１が発生すると（時
間ｔ３２）、トランジスタＴｐｇ１が導通する。トラン
ジスタＴｐｇ１が導通している間は、副ビット線ＢＬｓ
ａ１の電位はＳＲＡＭビット３０ａの記憶データに対応
する電位（たとえばトランジスタＴ３０１がオフしてお
れば５Ｖ）に固定され、変動しなくなる。

【０１８４】その後は、図１６の場合と同様な動作が行
われる。すなわち、時間ｔ４０から、ワード線Ｗ１を介
してメモリセルトランジスタＭａ１のゲートに正負振動
パルス（ワード線駆動信号）が印加されると、副ビット
線ＢＬｓａ１の電位（すなわちＳＲＡＭビット３０ａの
記憶内容）に対応したデータが、トランジスタＭａ１の
フローティングゲートに書き込まれる。

【０１８５】なお、図１７において時間ｔ２０からｔ２
６まで、ｔ３０からｔ３６まで、およびｔ３６からｔ４
０までの時間は、それぞれ数１０ナノセカンド程度以下
で良い。

【０１８６】図１８は、図１４または図１５の変形例で
あって、主ビット線ＢＬａ１側にＳＲＡＭビット３０ａ
を設けた場合を示す。図１８の回路の場合、ＳＲＡＭビ
ットに一時格納された書き込みデータが所望のセル（た
とえばＭａ１）に書き込み終わるまでは、ゲート信号Ｓ
Ｔ１をハイレベルに保っておく。この点を除けば、図１
８の実施の形態は基本的には図１４または図１５の実施
の形態と同等である。

【０１８７】図１９は、この発明の第６の実施の形態に
係る不揮発性半導体記憶装置の構成を説明する回路図で
ある。

【０１８８】ビット線ＢＬ１（またはＢＬｓａ１）の一
方はＮチャネルトランジスタ（トランスファゲート）Ｔ
ｂ１を介して微少電流源２０１に接続される。ビット線
ＢＬ１の他方は、Ｎチャネルトランジスタ（トランスフ
ァゲート）Ｔｓ１を介してセンスアンプＳＡ１に接続さ
れるとともに、ＮチャネルトランジスタＴｇ１を介して
負電源Ｖｓｓ／０Ｖ回路（接地回路ＧＮＤ）に接続され
る。

【０１８９】このビット線ＢＬ１には、メモリセルアレ
イの第１のカラムを構成する多数の不揮発性メモリセル
トランジスタ（コントロールゲートとフローティングゲ
ートを持つＮチャネルＭＯＳトランジスタ）Ｍ１１〜Ｍ
１ｍのドレインが接続される。これらメモリセルトラン
ジスタＭ１１〜Ｍ１ｍのソースは負電源Ｖｓｓ／０Ｖ回
路（接地回路ＧＮＤ）に接続される。

【０１９０】同様に、ビット線ＢＬ２（またはＢＬｓｂ
１）の一方はＮチャネルトランジスタ（トランスファゲ
ート）Ｔｂ２を介して微少電流源２０２に接続される。
ビット線ＢＬ２の他方はＮチャネルトランジスタ（トラ
ンスファゲート）Ｔｓ２を介してセンスアンプＳＡ２に
接続されるとともに、ＮチャネルトランジスタＴｇ２を
介して負電源Ｖｓｓ／０Ｖ回路（接地回路ＧＮＤ）に接
続される。このビット線ＢＬ２には、メモリセルアレイ
の第２のカラムを構成する多数の不揮発性メモリセルト
ランジスタＭ２１〜Ｍ２ｍのドレインが接続される。こ
れらメモリセルトランジスタＭ２１〜Ｍ２ｍのソースは
負電源Ｖｓｓに接続される。

【０１９１】図示しない他のメモリセルカラムも同様に
構成されている。メモリセルアレイの各ブロックは、メ
モリセルトランジスタＭ１１〜Ｍｎ１、Ｍ１２〜Ｍｎ
２、…、Ｍ１ｍ〜Ｍｎｍそれぞれのゲート回路（ワード
線）ＷＬすなわちＷ１〜Ｗｍで構成されている。

【０１９２】微少電流源２０１、２０２、…各々は、定
電流回路あるいは内部インピーダンスの高い電圧発生回
路（チャージポンプなど）で構成できる。

【０１９３】この実施の形態における微少電流源２０
１、２０２、…は、外部クロックＣＬＫ（Φ）で動作
し、このクロックの周波数あるいはデューティ比に対応
した大きさの微少電流Ｉｓ１、Ｉｓ２、…をトランジス
タＴｂ１、Ｔｂ２、…に供給する。トランジスタＴｂ
１、Ｔｂ２、…はそのゲート信号ＢＬＫにより開閉制御
（オン・オフ制御）される。信号ＢＬＫがＨレベルにな
るとこれらのトランジスタは導通（オン）し、微少電流
源２０１、２０２、…からの微少電流Ｉｓ１、Ｉｓ２、
…がビット線ＢＬ１、ＢＬ２、…に供給され得るように
なる。

【０１９４】トランジスタＴｓ１、Ｔｓ２、…はそのゲ
ート信号Ｓにより開閉制御（オン・オフ制御）される。
信号ＳがＨレベルになるとこれらのトランジスタは導通
（オン）し、ビット線ＢＬ１、ＢＬ２、…がセンスアン
プＳＡ１、ＳＡ２、…に接続される。たとえば、センス
アンプＳＡ１がトランジスタＴｓ１を介してビット線Ｂ
Ｌ１に接続されると、ワード線Ｗ１により選択されたメ
モリセルトランジスタＭ１１の格納データ（ビット線Ｂ
Ｌ１の電位に対応）が、センスアンプＳＡ１により読み
出される。他のメモリセルについても同様な読み取りが
行われる。

【０１９５】外部クロックＣＬＫ（Φ）、ゲート信号Ｂ
ＬＫ、ワード線駆動信号ＷＬ、ゲート信号Ｓなどは、所
定のタイミングで、制御回路１２０から発生される。

【０１９６】トランジスタＴｇ１、Ｔｇ２、…は、それ
ぞれ、メモリ１０１、１０２、…からデータＧ１、Ｇ
２、…を受けて一時記憶する。データＧ１、Ｇ２、…の
内容がすべてＬレベルであれば、トランジスタＴｇ１、
Ｔｇ２、…はすべてオフしている。すると、微少電流源
２０１、２０２、…から接地回路ＧＮＤへの電流路がト
ランジスタＴｇ１、Ｔｇ２、…により遮断されるから、
たとえＢＬＫ＝ＨによりトランジスタＴｂ１、Ｔｂ２、
…がオンしていても、微少電流Ｉｓ１、Ｉｓ２、…は流
れない。

【０１９７】一方、データＧ１、Ｇ２、…の内容がすべ
てＨレベルであれば、トランジスタＴｇ１、Ｔｇ２、…
はすべて弱オン（短絡状態ではなく、高インピーダンス
な導通状態）する。すると、ＢＬＫ＝Ｈによりトランジ
スタＴｂ１、Ｔｂ２、…がオンしておれば、微少電流源
２０１、２０２、…から接地回路ＧＮＤへ、トランジス
タＴｇ１、Ｔｇ２、…を介して、微少電流Ｉｓ１、Ｉｓ
２、…が流れることになる。

【０１９８】他方、たとえばデータＧ１だけがＨレベル
であり他のデータＧ２、…がすべてＬレベルであれば、
トランジスタＴｇ１だけが弱オンし、他のトランジスタ
Ｔｇ２、…はすべてオフする。この場合、ＢＬＫ＝Ｈに
よりトランジスタＴｂ１、Ｔｂ２、…がオンしておれ
ば、微少電流源２０１から接地回路ＧＮＤへ、トランジ
スタＴｇ１だけを介して、微少電流Ｉｓ１が流れること
になる。

【０１９９】以上のように、メモリ１０１、１０２、…
の内容（データＧ１、Ｇ２、…）に応じて、どのビット
線ＢＬ１、ＢＬ２、…に微少電流Ｉｓ１、Ｉｓ２、…を
流すのかを、任意に決定できるようになる。

【０２００】なお、メモリ１０１、１０２、…は、通常
はフリップフロップなどのスタティック型記憶回路で構
成されるが、これらをＤＲＡＭなどのダイナミック型記
憶回路で構成することも可能である。

【０２０１】この発明が適用されない場合、ビット線Ｂ
Ｌ１につながったメモリセルトランジスタＭ１１〜Ｍ１
ｍに対する書込が行われている最中にリーク電流などが
原因でビット線ＢＬ１の電位が時間とともに変化（低
下）すると、メモリセルトランジスタＭ１１〜Ｍ１ｍに
対する書込（または消去）が正しく行われない可能性が
出てくる。

【０２０２】微少電流源２０１は、上記リーク電流によ
るビット線ＢＬ１の電位変化をキャンセルするために設
けられている。すなわち、メモリセルトランジスタＭ１
１〜Ｍ１ｍに対する書込（または消去）が行われている
間、リーク電流などによりビット線ＢＬ１から失われる
電荷を微少電流源２０１からの微少電流Ｉｓ１で補充す
るようにして、実用上問題となるようなビット線ＢＬ１
の電位変化が生じないようにしている。

【０２０３】トランジスタＴｇ１、Ｔｇ２、…のうちど
のトランジスタ（１個または複数個）を弱オフ（または
オン）させるかは、データＧ１、Ｇ２、…の内容（信号
レベル）によって決定される。また、データＧ１、Ｇ
２、…の内容は書込（または消去）が完了するまでは保
持したいので、その保持手段としてメモリ１０１、１０
２、…が設けられている。

【０２０４】メモリ１０１、１０２、…に書き込まれる
データＧ１、Ｇ２、…の内容は、メモリ書換回路１１０
により決定される。このメモリ書換回路１１０からメモ
リ１０１、１０２、…へのデータＧ１、Ｇ２、…の書き
込みは、制御回路１２０からのタイミングクロックＣＫ
１２０に同期して行われるようになっている。

【０２０５】図２０は、図１９の実施の形態に示す微少
電流源（チャージポンプ）２０１、２０２、…の具体例
を示す回路図である。

【０２０６】ＮチャネルＭＯＳトランジスタＴｘ３のゲ
ートおよびドレインは負電源Ｖｓｓ（０Ｖ）に接続さ
れ、そのソースはＮチャネルＭＯＳトランジスタＴｘ２
のゲートおよびドレインに接続される。トランジスタＴ
ｘ２のソースはＮチャネルＭＯＳトランジスタＴｘ１の
ゲートおよびドレインに接続される。

【０２０７】トランジスタＴｘ１のゲート・ドレインに
はキャパシタＣ１を介してクロックΦ（＝ＣＬＫ）が供
給され、トランジスタＴｘ２のゲート・ドレインにはキ
ャパシタＣ２を介してクロックΦの反転クロックΦ＊が
供給されるようになっている。このクロックΦ（Φ＊）
としては、たとえば周波数が１ＭＨｚ、振幅５Ｖ、デュ
ーティ比５０％矩形パルスが用いられる。

【０２０８】このような構成の微少電流源（チャージポ
ンプ）において、トランジスタＴｘ３のソースから、ク
ロックΦに同期したタイミングで、微少電流Ｉｓ１（ま
たはＩｓ２、…）が出力される。

【０２０９】図２１は、図１９の実施の形態に示す微少
電流源（スイッチドキャパシタ）２０１、２０２、…の
他の具体例を示す回路図である。

【０２１０】ＮチャネルＭＯＳトランジスタＴｘ４のゲ
ートおよびドレインは負電源Ｖｓｓ（０Ｖ）に接続さ
れ、そのソースはＮチャネルＭＯＳトランジスタＴｘ３
のゲートおよびドレインに接続される。トランジスタＴ
ｘ３のソースはＮチャネルＭＯＳトランジスタＴｘ２の
ゲートおよびドレインに接続される。トランジスタＴｘ
２のソースはＮチャネルＭＯＳトランジスタＴｘ１のゲ
ートおよびドレインに接続される。

【０２１１】トランジスタＴｘ１のゲート・ドレインに
はキャパシタＣ１を介してクロックΦ（＝ＣＬＫ）が供
給され、トランジスタＴｘ２のゲート・ドレインにはキ
ャパシタＣ２を介してクロックΦの反転クロックΦ＊が
供給され、トランジスタＴｘ３のゲート・ドレインには
キャパシタＣ３を介してクロックΦの反転クロックΦ＊
が供給されるようになっている。このクロックΦ（Φ
＊）としては、たとえば周波数が１ＭＨｚ、振幅５Ｖ、
デューティ比５０％矩形パルスが用いられる。

【０２１２】このような構成の微少電流源（スイッチド
キャパシタ）において、トランジスタＴｘ３のソースか
ら、クロックΦに同期したタイミングで、微少電流Ｉｓ
１（またはＩｓ２、…）が出力される。

【０２１３】図２２は、図１９の実施の形態の回路動作
（消去）を説明するタイミングチャートである。図１９
のメモリセルトランジスタＭ１１〜Ｍｎｍをすべて（あ
るいはブロック単位で）一括消去する場合（つまりフラ
ッシュする場合）、メモリ書換回路１１０からメモリ１
０１、１０２、…にＨレベルのデータＧ１、Ｇ２、…が
書き込まれる（時間ｔ１００）。すると、時間ｔ１００
以降、メモリ１０１、１０２、…からトランジスタＴｇ
１、Ｔｇ２、…へＨレベルのデータＧ１、Ｇ２、…が与
えられ、トランジスタＴｇ１、Ｔｇ２、…が軽く弱オン
する。この状態で、図示しないプリチャージ回路から消
去用電位（たとえば＋６.５Ｖ）が与えられこの電位で
ビット線ＢＬ１、ＢＬ２、…がプリチャージされる。そ
の際、プリチャージ回路から弱オン状態のトランジスタ
Ｔｇ１、Ｔｇ２、…へ微少電流が定常的に流れるように
なっている。これにより、たとえビット線ＢＬ１、ＢＬ
２、…にリーク電流があっても、プリチャージ回路から
の微少電流によりこのリーク電流がキャンセルされ、こ
れらのビット線の消去電位が維持される。

【０２１４】その後の所定期間内に（時間ｔ１０２〜ｔ
１０４）、すべてのメモリセルトランジスタ（あるいは
フラッシュしたい特定ブロックのメモリセルトランジス
タ）のゲートにＨレベルのワード線駆動信号ＷＬが印加
され、すべてのメモリセルトランジスタ（あるいはフラ
ッシュしたい特定ブロックのメモリセルトランジスタ）
の記憶内容が消去用電位（＋６.５Ｖ）に対応する内容
にフラッシュされる。

【０２１５】なお、図２２ではワード線駆動信号ＷＬを
単純な矩形波で図示しているが、この信号ＷＬは図６
（ｃ）に示すような正負振動パルスでもよい。

【０２１６】図２３は、図１９の実施の形態の回路動作
（書込）を説明するタイミングチャートである。たとえ
ば第１カラムのメモリセルトランジスタＭ１１〜Ｍ１ｍ
のいずれか（Ｍ１１など）に書き込みを行う場合は、メ
モリ書換回路１１０からメモリ１０１だけにＨレベルの
データＧ１が書き込まれ（時間ｔ２００）、その他のメ
モリ１０２、…にはＬレベルのデータＧ２、…が書き込
まれる。このＧ１＝Ｈレベルにより、トランジスタＴｇ
１だけが弱オン状態となり、その他のトランジスタＴｇ
２、…はオフ状態となる。

【０２１７】時間ｔ２０２からクロックＣＬＫが微少電
流源２０１、２０２、…に与えられると、これらの微少
電流源は微少電流を供給できるようになる。時間ｔ２０
２に信号ＢＬＫがＨレベルとなりトランジスタＴｂ１、
Ｔｂ２、…がオンすると、微少電流源２０１、２０２、
…からビット線ＢＬ１、ＢＬ２、…へ微少電流Ｉｓ１、
いｓ２、…が供給され得る状態となる。ここで、Ｈレベ
ルのデータはＧ１だけなので、トランジスタＴｇ１だけ
が弱オン状態となり、そこに微少電流Ｉｓ１が流れる。
するとトランジスタＴｇ１のドレインにリーク電流など
に実用上影響されない書込電位（書き込みデータ）が生
じる。ビット線ＢＬ１の書込電位は、こうして得られた
電位に維持される。

【０２１８】時間ｔ２０２以降、微少電流供給用のクロ
ックＣＬＫが微少電流源２０１に与えられ、微少電流Ｉ
ｓ１をビット線ＢＬ１に伝えるために信号ＢＬＫがＨレ
ベルとなる（時間ｔ２０２〜ｔ２０６）。また書き込み
を行う特定のメモリセルトランジスタ（たとえばＭ１
１）のゲートに正負振動パルス状のワード線駆動信号Ｗ
Ｌが印加される（時間ｔ２０２〜ｔ２０６）。この期間
中（時間ｔ２０２〜ｔ２０６）微少電流源２０１からの
微少電流Ｉｓ１の供給によりビット線ＢＬ１の電位は徐
々に上昇する。特定のメモリセルトランジスタ（たとえ
ばＭ１１）に対する書き込みが終了すると（時間ｔ２０
４）、このトランジスタ（Ｍ１１）が弱導通状態とな
り、ビット線ＢＬ１の電位が低下する（時間ｔ２０４〜
ｔ２０６）。

【０２１９】こうして特定メモリセルトランジスタ（Ｍ
１１）への書き込みが終了した後、さらに第２カラムの
メモリセルトランジスタＭ２１〜Ｍ２ｍのいずれか（Ｍ
２２など）に書き込みを行う場合は、データＧ２だけが
Ｈレベルになる。その後は、時間ｔ２０２〜ｔ２０６と
同様に、別のメモリセルトランジスタ（Ｍ２２）への書
き込みが行われる。

【０２２０】書き込み期間中の微少電流（Ｉｓ１）の供
給（時間ｔ２０２〜ｔ２０６）によって、たとえリーク
電流が流れてもビット線（ＢＬ１）の電位が下がりすぎ
ることはなく十分な書き込みレベルが確保され、データ
書き込みを確実に完了できる。

【０２２１】図２４は、図１９の実施の形態の回路動作
（読出）を説明するタイミングチャートである。読出の
場合はデータＧ１、Ｇ２、…はすべてＬレベルとされ、
トランジスタＴｇ１、Ｔｇ２、…はすべてオフ状態とな
る。また信号ＢＬＫもＬレベルとされ、ビット線ＢＬ
１、ＢＬ２、…への微少電流Ｉｓ１、Ｉｓ２、…の供給
は停止される。

【０２２２】たとえばメモリセルトランジスタＭ１１か
ら格納データの読み取りが行われる場合、ワード線Ｗ１
の駆動信号ＷＬのレベルがＨとなる（時間ｔ３０２〜ｔ
３０４）。また、同時にビット線ＢＬ１をセンスアンプ
ＳＡ１に接続するために信号ＳもＨレベルとなる。これ
により、メモリセルトランジスタＭ１１の格納データの
内容に応じて定まるビット線ＢＬ１の電位がセンスアン
プＳＡ１により検知され、セルＭ１１のデータ読出が行
われる。

【０２２３】なお、読出中はどのビット線へも微少電流
の供給は行われないように、信号ＢＬＫはＬレベルに設
定され、データＧ１、Ｇ２、…もすべてＬレベルとされ
る。

【０２２４】図２５は、たとえば図１９のメモリセルト
ランジスタＭ１１にデータを書き込む（トランジスタＭ
１１のしきい値Ｖｔｈを変更する）場合において、トラ
ンジスタＭ１１のゲートにつながるワード線Ｗ１に印加
された駆動パルスＷＤＰのパルス数（パルス印加時間に
対応）に対してトランジスタＭ１１のしきい値Ｖｔｈが
どのように変化するか（曲線ＬＣ１）を定性的に示して
いる。

【０２２５】すなわち、ビット線につながるメモリセル
トランジスタのドレイン電圧を高圧（＋５〜７Ｖ）一定
とし、このトランジスタのしきい値Ｖｔｈが高い状態
（格納データ”０”）から、このトランジスタのコント
ロールゲートにワード線駆動パルスＷＤＰを印加する。
すると、最初の数パルスでしきい値Ｖｔｈが急速に低下
し、その後は比較的緩やかにしきい値Ｖｔｈが低下して
ゆく。（しきい値Ｖｔｈの低い状態が２値メモリの格納
データ”１”に対応する。多値メモリでは、しきい値Ｖ
ｔｈの低い状態が複数ある。） 図２５は、ワード線駆動パルスＷＤＰの印加初期（最初
の数パルス）ではしきい値Ｖｔｈの変化率（ΔＶｔｈ／
パルス）が大きく、ワード線駆動パルスＷＤＰの印加時
間が経過するにつれしきい値Ｖｔｈの変化率（ΔＶｔｈ
／パルス）が小さくなることを示している。このこと
は、ワード線駆動パルスＷＤＰの印加初期では、特定の
印加パルス数に対して得られるしきい値Ｖｔｈのばらつ
きが大きくなりやすいことを示唆している。ワード線駆
動パルスＷＤＰの印加後期では、特定の印加パルス数に
対して得られるしきい値Ｖｔｈのばらつきが小さい。

【０２２６】ワード線駆動パルスＷＤＰの印加初期（た
とえば１または２パルス印加後）でしきい値Ｖｔｈが大
きくばらつくと、しきい値Ｖｔｈが高い側の格納多値デ
ータが大きくばらつくことになり、その状態の格納多値
データを正確に読み出すことが困難になる。

【０２２７】この発明では、上記「しきい値Ｖｔｈが高
い側の格納多値データの大きなばらつき」を減らすため
に、ワード線駆動パルスＷＤＰの印加初期でしきい値Ｖ
ｔｈの変化率（ΔＶｔｈ／パルス）が大きくならないよ
うに、特別な手段を講じている。

【０２２８】図２６は上記「特別な手段」の内容を定性
的に説明するための図である。すなわち、図２５の曲線
ＬＣ１を、全体的に変化の緩やかな曲線（ＬＣ２、ＬＣ
４）または直線（ＬＣ３）に矯正して全体的に見た変化
率（ΔＶｔｈ／パルス）を小さく抑え、上記「しきい値
Ｖｔｈが高い側の格納多値データが大きくばらつくこ
と」を軽減するようにしている。

【０２２９】図２７は、図２６のしきい値変化曲線ＬＣ
１〜ＬＣ４にそれぞれ対応したメモリセルトランジスタ
のドレイン電圧ＶＤ（ビット線電圧ＶＢＬ）の変化曲線
ＶＤ１〜ＶＤ４と、このメモリセルトランジスタのコン
トロールゲートに駆動パルスＷＤＰ（コントロールゲー
ト電圧ＶＣＧまたはワード線電圧Ｖｗｄｐを与えるパル
ス）を何時から印加し始めたら良いかを示している。

【０２３０】図２７において、１発目の駆動パルスＷＤ
Ｐ（書込開始点）がメモリセルトランジスタのコントロ
ールゲートに与えられたときにそのドレイン電圧（曲線
ＶＤ１）がすでに高圧になっていると、図２５または図
２６の曲線ＬＣ１で示すようにメモリセルトランジスタ
のしきい値Ｖｔｈの変化率（ΔＶｔｈ／パルス）が大き
くなるから、このメモリセルトランジスタに格納される
「しきい値Ｖｔｈが高い側の多値データ」は大きくばら
つくことになる。

【０２３１】一方、１発目の駆動パルスＷＤＰ（書込開
始点）がメモリセルトランジスタのコントロールゲート
に与えられたときにそのドレイン電圧（たとえば曲線Ｖ
Ｄ３）がまだ低圧であると、図２６の直線ＬＣ３で示す
ようにしきい値Ｖｔｈの変化率（ΔＶｔｈ／パルス）を
広範囲に渡り比較的小さな値（ほぼ一定）とすることが
できるから、このメモリセルトランジスタに格納される
「しきい値Ｖｔｈが高い側の多値データのばらつき」は
小さくなる。

【０２３２】また、しきい値Ｖｔｈの変化率（ΔＶｔｈ
／パルス）が広範囲に渡り比較的小さな値となることか
ら、「しきい値Ｖｔｈが低い側の多値データのばらつ
き」も小さく抑え込むことができる。

【０２３３】「しきい値Ｖｔｈの変化率（ΔＶｔｈ／パ
ルス）を広範囲に渡り比較的小さな一定値にする」とい
う目的からは、図２６のＶｔｈ変化曲線は直線（ＬＣ
３）が一番好ましい。が、その変化率の大きさが小さい
ならＶｔｈ変化曲線は必ずしも直線である必要はなく、
相対的に変化の緩やかな曲線であってもこの発明は実施
可能である。

【０２３４】すなわち、しきい値Ｖｔｈの変化が緩やか
な曲線（図２６のＬＣ２あるいはＬＣ４）を採用して
も、実用上は十分にばらつきの小さな多値データ（３種
以上のしきい値）を単一のメモリセルトランジスタに格
納することができる。図２６の下膨れ曲線ＬＣ２はたと
えば図２７の上膨れ曲線ＶＤ２に対応して得ることがで
き、図２６の上膨れ曲線ＬＣ４はたとえば図２７の下膨
れ曲線ＶＤ４あるいはＶＤ５に対応して得ることができ
る。

【０２３５】それでは、図２６の直線ＬＣ３を得るため
に、メモリセルトランジスタのドレイン電位ＶＤ（ビッ
ト線電位ＶＢＬ）の変化の形（関数形）を具体的にはど
のようにしたらよいであろうか？その答えは図２８に示
されている。

【０２３６】すなわち、メモリセルトランジスタのフロ
ーティングゲート電位ＶＦＧとそのコントロールゲート
電位ＶＣＧとの電位差Ｖｄｉｆ１〜Ｖｄｉｆ３がほぼ一
定（Ｖｄｉｆ１＝Ｖｄｉｆ２＝Ｖｄｉｆ３）となるよう
にすれば、図２６の直線ＬＣ３が実質的に得られること
が分かった。この条件（Ｖｄｉｆ１＝Ｖｄｉｆ２＝Ｖｄ
ｉｆ３）が満たされるようなメモリセルトランジスタの
ドレイン電位ＶＤ３の変化形を調べてみると、その形は ＶＤ＝ｋ（１ーexp（-at）） …（１） ；ｋ、ａは比例係数であり、ｔはパルスＷＤＰのカウン
ト値に比例した時間となる。比例係数ｋ、ａは、いくつ
かのサンプルを試作して実験的に決定することができ
る。

【０２３７】メモリセルトランジスタのドレイン電圧Ｖ
Ｄを式（１）の関数形で上昇させ、その上昇過程でワー
ド線駆動パルスＷＤＰをコントロールゲートに与える
と、パルスＷＤＰの正電圧振幅の値（＋Ｖｗｄｐ＝３
Ｖ、２Ｖ、１Ｖ）に応じて決まるしきい値（Ｖｔｈ３、
Ｖｔｈ２、Ｖｔｈ１）が、図２６の曲線ＬＣ２〜ＬＣ４
で示すような緩やかな変化率で（つまりばらつきの少な
い品質管理下で）得られるようになる。

【０２３８】図３０は、式（１）の関数形を持つメモリ
セルトランジスタのドレイン電圧ＶＤ（＝ビット線電圧
ＶＢＬ＝図２８のＶＤ３）を得るための具体的な回路例
を示している。

【０２３９】この回路例では、図２０と同様な構成のチ
ャージポンプ２０１の出力側に１ｐＦ程度のキャパシタ
Ｃ０を設け、このキャパシタＣ０をチャージポンプ２０
１の出力で充電している。（このキャパシタＣ０として
は、実際にはビット線に寄生する容量が利用される。）
トランジスタＴｂ１が高レベルのゲート信号ＢＬＫの印
加によりオンされると、キャパシタＣ０の充電電圧はト
ランジスタＴｂ１を介してビット線ＢＬ１に供給され
る。この場合、ビット線ＢＬ１の電位ＶＢＬは、ビット
線ＢＬ１の等価容量（図３のＣｏに相当）とチャージポ
ンプ２０１の出力インピーダンスとの積に対応した指数
関数形に沿った曲線で上昇する。この上昇の傾き（ｄＶ
Ｄ／ｄｔ）の大きさは、キャパシタＣ１および／または
Ｃ２の値を変えることで調整できる。

【０２４０】なお、キャパシタＣ１およびＣ２は、実際
にはＭＯＳトランジスタのゲートとソース・ドレインと
の間の容量により構成できる。この容量値は、このＭＯ
Ｓトランジスタのゲート面積、ゲートとチャネル間の絶
縁層の厚さ等の変更により、適宜変更できる。

【０２４１】図３１は、式（１）の関数形を持つメモリ
セルトランジスタのドレイン電圧ＶＤ（＝ビット線電圧
ＶＢＬ＝図２８のＶＤ３）を得るための他の回路例を示
している。

【０２４２】すなわち、この回路例のスイッチドキャパ
シタ２０１では、所定の定電圧Ｅｏを持つ回路とトラン
ジスタＴｂ１との間に、トランジスタＴｓ１およびＴｓ
２の直列回路が設けられている。そして、トランジスタ
Ｔｓ１およびＴｓ２の接続ノードはキャパシタＣ１０を
介して接地され、トランジスタＴｓ１およびＴｂ１の接
続ノードはキャパシタＣ０（ビット線寄生容量）を介し
て接地されている。トランジスタＴｓ１およびＴｓ２そ
れぞれのゲートは互いに逆相のクロックΦおよびΦ＊を
受け、これらのクロックにより交互にオン・オフ制御さ
れるようになっている。

【０２４３】キャパシタＣ０はスイッチドキャパシタ２
０１の出力で充電される。トランジスタＴｂ１が高レベ
ルのゲート信号ＢＬＫの印加によりオンされると、キャ
パシタＣ０の充電電圧はトランジスタＴｂ１を介してビ
ット線ＢＬ１に供給される。この場合、ビット線ＢＬ１
の電位ＶＢＬは、ビット線ＢＬ１の等価容量（図３のＣ
ｏに相当）とスイッチドキャパシタ２０１の出力インピ
ーダンスとの積に対応した指数関数形に沿った曲線で上
昇する。この上昇の傾き（ｄＶＤ／ｄｔ）の大きさは、
キャパシタＣ１０の値を変えることで調整できる。

【０２４４】なお、キャパシタＣ１０は、実際にはＭＯ
Ｓトランジスタのゲートとソース・ドレインとの間の容
量により構成できる。

【０２４５】図３２は、式（１）の関数形を持つメモリ
セルトランジスタのドレイン電圧ＶＤ（＝ビット線電圧
ＶＢＬ＝図２８のＶＤ３）を得るためのさらに他の回路
例を示しており、これは図３１の回路例の変形例でもあ
る。

【０２４６】すなわち、この回路例のスイッチドキャパ
シタ２０１では、所定の定電圧Ｅｏを持つ回路とトラン
ジスタＴｂ１との間に、トランジスタＴｓｓ１、Ｔｓｓ
２およびＴｓｓ３の直列回路が設けられている。そし
て、トランジスタＴｓｓ３およびＴｓｓ２の接続ノード
はキャパシタＣ１０を介して接地され、トランジスタＴ
ｓｓ２およびＴｓｓ１の接続ノードはキャパシタＣ２０
を介して接地され、トランジスタＴｓｓ１およびＴｂ１
の接続ノードはキャパシタＣ０（ビット線寄生容量）を
介して接地されている。

【０２４７】なお、キャパシタＣ１０およびＣ２０は、
実際にはＭＯＳトランジスタのゲートとソース・ドレイ
ンとの間の容量により構成できる。

【０２４８】トランジスタＴｓｓ１およびＴｓｓ３のゲ
ートはクロックΦを受け、トランジスタＴｓｓ２のゲー
トはクロックΦと逆相のクロックΦ＊を受けている。こ
れらのトランジスタは、クロックΦおよびΦ＊により交
互にオン・オフ制御される。

【０２４９】キャパシタＣ０はスイッチドキャパシタ２
０１の出力で充電される。トランジスタＴｂ１が高レベ
ルのゲート信号ＢＬＫの印加によりオンされると、キャ
パシタＣ０の充電電圧はトランジスタＴｂ１を介してビ
ット線ＢＬ１に供給される。この場合、ビット線ＢＬ１
の電位ＶＢＬは、ビット線ＢＬ１の等価容量（図３のＣ
ｏに相当）とスイッチドキャパシタ２０１の出力インピ
ーダンスとの積に対応した指数関数形に沿った曲線で上
昇する。この上昇の傾き（ｄＶＤ／ｄｔ）の大きさは、
キャパシタＣ１０および／またはＣ２０の値を変えるこ
とで調整できる。

【０２５０】図３３は、所定の正電圧ピークを持つワー
ド線駆動パルス出力ＷＤＰＯＵＴを特定のワード線に印
加するにあたって、特定のビット線の電位を監視するこ
とでパルスＷＤＰの印加終了タイミングを自動的に決定
する回路例（１３２、１４０、Ｔｓｗ）を示している。
図３３の実施形態は図１９の実施形態を適宜修正したも
ので、両者の実施形態で機能上共通する部分には共通の
参照符号が付されている。

【０２５１】いま、多値データ（ワード線駆動パルス正
側レベル決定データ）ＷＤが、複数種類のデータ有状態
（たとえば１Ｖ、２Ｖ、３Ｖ）と１種類のデータ無状態
（図７のデータ消去状態；たとえば０Ｖ）を持つと仮定
する。このような多値データＷＤのデータ有の内容（１
Ｖ、２Ｖ、３Ｖ）を特定のメモリセルトランジスタ（た
とえばＭ１１）に書き込む場合、データＷＤの内容（１
Ｖ、２Ｖ、３Ｖ）に対応してメモリセルトランジスタ
（Ｍ１１）のしきい値Ｖｔｈを特定の値（たとえば２.
３Ｖ、３.０Ｖ、３.７Ｖ）に設定しなければならない。

【０２５２】以下、データＷＤ＝２Ｖの場合を例にとっ
て、上記しきい値Ｖｔｈの設定動作（つまり書込動作）
を説明する。

【０２５３】複数ある多値データの１つを特定のメモリ
セルに書き込む場合、マイクロコンピュータ（ＣＰＵ）
などで構成される書込データ発生部１３０は、ワード線
駆動パルス発生回路２に、書き込もうとする多値データ
に対応する多値データＷＤ（たとえばＷＤ＝２Ｖ）を供
給する。すると、ワード線駆動パルス発生回路２は、正
側振幅の電位が＋２Ｖのワード線駆動パルス出力ＷＤＰ
ＯＵＴを出力する。（この回路２の内部構成は図１で例
示したものでよい。）このパルス出力ＷＤＰＯＵＴは、
後述するコンパレータ１４０からの出力Ｖｓｗによりオ
ンされたワード線駆動パルス伝達ゲートトランジスタＴ
ｓｗを介して、特定のワード線ＷＬを選択するデコーダ
１５０に与えられる。

【０２５４】たとえばメモリセルトランジスタＭ１１に
多値データＷＤ（＝２Ｖ）が書き込まれる場合、外部か
らのアドレス入力（図示せず）にしたがって、デコーダ
１５０はワード線Ｗ１を選択する。

【０２５５】次に、トランジスタＴｂ１のゲートに高レ
ベルのＢＬＫが与えられる。すると、微少電流源２０１
（図３０〜図３２の構成）からの微少電流Ｉｓ１の電流
供給によりビット線ＢＬ１の電圧が上昇を開始する（図
２７の曲線ＶＤ３参照）。このビット線電位が所定の高
さ（コンパレータ１４０の入力しきい値；図２７の書込
開始点）に達するとコンパレータ１４０は高レベルの出
力ＶｓｗをトランジスタＴｓｗのゲートに与える。する
と、トランジスタＴｓｗはオンする。

【０２５６】ワード線駆動パルス発生回路２からの出力
ＷＤＰＯＵＴ（正側電位＋２Ｖ）は、ワード線駆動パル
ス伝達ゲートトランジスタＴｓｗがオンしているとき
に、デコーダ１５０を介して特定のワード線ＷＬ（ここ
ではＷ１）に伝送される。

【０２５７】このワード線Ｗ１から＋２Ｖピークのパル
ス出力ＷＤＰＯＵＴをたとえば５発受けると、メモリセ
ルトランジスタＭ１１のしきい値ＶｔｈがデータＷＤ＝
２Ｖに相当する値（Ｖｔｈ２）に達する。このとき、ビ
ット線電位ＶＢＬはパルス出力ＷＤＰＯＵＴの５発分に
相当する時間経過にともなって、ある電位にまで上昇し
てきている。

【０２５８】このビット線電位ＶＢＬの電位上昇（コン
パレータ１４０のＶＤ入力）が、データＷＤ＝２Ｖに相
当する比較レベルＶｃｏｍｐを越えると、コンパレータ
１４０は低レベルの出力ＶｓｗをトランジスタＴｓｗの
ゲートに与える。すると、トランジスタＴｓｗはオフす
る。するとＷＤＰＯＵＴがトランジスタＭ１１のコント
ロールゲートに与えられなくなり、その時点でトランジ
スタＭ１１のしきい値の変化は停止する。こうして、ト
ランジスタＭ１１のしきい値Ｖｔｈ２がＷＤ＝２Ｖに対
応する値（図２９の例では＋３.０Ｖ前後）に固定され
る。

【０２５９】なお、データＷＤ＝２Ｖに相当する比較レ
ベルＶｃｏｍｐは、書込データ発生部１３０からのデー
タＷＤの内容（２Ｖ）をもとに電圧調整部１３２で作り
出される。この電圧調整部１３２は、データＷＤ＝１Ｖ
に対してはＷＤ＝２Ｖの場合よりも高めの比較レベルＶ
ｃｏｍｐを発生し、データＷＤ＝３Ｖに対してはＷＤ＝
２Ｖの場合よりも低めの比較レベルＶｃｏｍｐを発生す
る。各書込データ（ＷＤ＝１、２、３Ｖ）に対する個々
の比較レベルＶｃｏｍｐをどのような値に設定するか
は、図３３の構成のサンプルをいくつか試作して実験に
より決定できる。

【０２６０】図３３の構成の読み出し動作は、次のよう
になる。

【０２６１】まず、ワード線Ｗ１に、電圧レベルが＋
２.７Ｖ、＋３.４Ｖ、＋４.１Ｖ（０.７Ｖステップ）の
読み出し信号を与える。トランジスタＭ１１がもし＋
２.７Ｖのワード線電圧レベルでオンすればトランジス
タＭ１１の格納データはデータＷＤ＝１Ｖに対応する多
値データである。トランジスタＭ１１が＋２.７Ｖでは
オンしないが＋３.４Ｖのワード線電圧レベルでオンす
れば、トランジスタＭ１１の格納データはデータＷＤ＝
２Ｖに対応する多値データである。トランジスタＭ１１
が＋３.４Ｖではオンしないが＋４.１Ｖのワード線電圧
レベルでオンすれば、トランジスタＭ１１の格納データ
はデータＷＤ＝３Ｖに対応する多値データである。トラ
ンジスタＭ１１が＋２.７Ｖ、＋３.４Ｖ、＋４.１Ｖの
いずれでもオンしないときは、格納データは”０”とな
る。

【０２６２】ここではデータＷＤが２Ｖの場合を想定し
ているから、ワード線Ｗ１に電圧レベル＋３.４Ｖの読
み出し信号が与えられたときにトランジスタＭ１１がオ
ンする。読み出し時にゲート信号Ｓを高レベルにするこ
とでトランジスタＴｂ１をオンさせておけば、トランジ
スタＭ１１のオンはセンスアンプＳＡ１により検知され
る。すなわち、トランジスタＭ１１に格納された多値デ
ータの１つ（ＷＤ＝２Ｖのデータ）が、センスアンプＳ
Ａ１により読み出される。

【０２６３】以上、データＷＤが２Ｖの場合について書
込／読出動作を説明したが、データＷＤが１Ｖまたは３
Ｖの場合の書込／読出動作も同様である。

【０２６４】図３４は、１つのメモリブロック中の複数
メモリセルトランジスタへ種々な多値データを多値デー
タの種類毎に一括書込する構成の一例を示している。こ
こでは、ワード線Ｗ１にゲートがつながったメモリセル
トランジスタＭ１１〜Ｍ８１を第１メモリセルブロック
とし、ワード線Ｗｍにゲートがつながったメモリセルト
ランジスタＭ１ｍ〜Ｍ８ｍを第ｍメモリセルブロックと
して図示している。

【０２６５】書込データ発生部（ＣＰＵ）１３０は、各
メモリセルブロック（または全メモリセル）の一括消去
（フラッシュ）を指令するとともに、各メモリセルへ書
き込もうとする内容のデータ（２ビット単位でＡ１／Ａ
２；ブロック単位にばらすとＤ１１／Ｄ１２〜Ｄ８１／
Ｄ８２）およびワード線駆動パルス出力ＷＤＰＯＵＴの
正側振幅を決めるワード線駆動パルス正側レベル決定デ
ータＷＤを発生する。

【０２６６】発生された２ビットデータＡ１／Ａ２は、
書込対象のメモリセルに応じて内容を変えながら、ビッ
ト線レジスタ回路１６０に供給される。すると、メモリ
セルトランジスタＭ１１に対する書込データの内容Ａ１
／Ａ２＝Ｄ１１／Ｄ１２はレジスタＲＧ１に一旦格納さ
れ、メモリセルトランジスタＭ２１に対する書込データ
の内容Ａ１／Ａ２＝Ｄ２１／Ｄ２２はレジスタＲＧ２に
一旦格納される。以下同様にして、メモリセルトランジ
スタＭ８１に対する書込データの内容Ａ１／Ａ２＝Ｄ８
１／Ｄ８２はレジスタＲＧ８に一旦格納される。これら
のデータ格納は、各ブロックを構成するメモリセルトラ
ンジスタの数（＝ビット線レジスタ数）がもっと多くて
も、通常は１μｓ以内に終了する。

【０２６７】ビット線レジスタ回路１６０に一旦格納さ
れたデータＤ１１／Ｄ１２〜Ｄ８１／Ｄ８２は、各ブロ
ックのビット線ＢＬ１〜ＢＬ８に対応して、順次データ
比較器１７０に供給される。書込データ発生部１３０
は、この比較器１７０に書込データＡ１／Ａ２を供給す
るとともに、この書込データＡ１／Ａ２の内容（「０
０」〜「１１」のいずれか）に対応したワード線駆動パ
ルス正側レベル決定データＷＤをワード線駆動パルス発
生回路２に供給する。

【０２６８】順次データ比較器１７０は、与えられた時
点で書込データＡ１／Ａ２とデータＤ１１／Ｄ１２〜Ｄ
８１／Ｄ８２とをそれぞれ比較し、データＡ１／Ａ２に
一致するデータＤ１１／Ｄ１２〜Ｄ８１／Ｄ８２を検出
する「一致検出回路」として機能する。データＡ１／Ａ
２がデータＤ１１／Ｄ１２およびデータＤ８１／Ｄ８２
と一致すれば、データＤ１１／Ｄ１２およびデータＤ８
１／Ｄ８２に対応したビット線選択フラグＣ１およびＣ
８を発生する。

【０２６９】ビット線選択フラグＣ１およびＣ８はビッ
ト線選択フラグメモリ１８０に供給され、一時記憶され
る。メモリ１８０の内、フラグＣ１およびＣ８記憶を記
憶した部分は、Ｌレベル（ロジック”０”）のビット線
活性化決定データＧ１およびＧ８を発生する。すると、
このＬレベルデータをゲートで受けたビット選択トラン
ジスタＴｇ１およびＴｇ８だけがオフし、ビット線ＢＬ
１およびＢＬ８が活性化する（たとえば＋５Ｖにプリチ
ャージされる）。

【０２７０】このとき、書込データ発生部１３０はメモ
リセルＭ１１およびＭ８１に書き込もうとするデータＡ
１／Ａ２に対応したワード線駆動パルス正側レベル決定
データＷＤを発生している。このデータＷＤにより、ワ
ード線駆動パルス発生回路２は、そのときのデータＡ１
／Ａ２に対応した正側振幅を持つワード線駆動パルス出
力ＷＤＰＯＵＴを発生する。このワード線駆動パルス出
力ＷＤＰＯＵＴが、デコーダ１５０を介してワード線Ｗ
１に、数パルスないし１０数パルス反復供給される。す
ると、第１ブロックのメモリセルトランジスタＭ１１お
よびＭ８１それぞれのしきい値が、そのときのデータＡ
１／Ａ２に対応した値に、同時に変更される（複数メモ
リセルへの同一データの一括書込）。

【０２７１】書込データＡ１／Ａ２が「１１」、「１
０」、「０１」の場合は、上記手順で、所定のメモリセ
ル（Ｍ１１〜Ｍ８１のいずれか）に書き込まれる。書込
データＡ１／Ａ２が「００」の場合は、ワード線駆動パ
ルス出力ＷＤＰＯＵＴをワード線Ｗ１に供給しないよう
にして、データ「００」に対応する消去状態のままにし
ておく。

【０２７２】図３５は、図３４に示された順次データ比
較器／一致検出回路１７０の一具体例を示している。

【０２７３】一致検出回路１７０は、８本のビット線Ｂ
Ｌ１〜ＢＬ８に対応して８組のデータ一致検出ゲート回
路１７１〜１７８を備えている。ここでは、データＡ１
およびデータＤ１１を受けるＥＸＮＯＲゲートＧＡ１１
と、データＡ２およびデータＤ１２を受けるＥＸＮＯＲ
ゲートＧＡ１２と、ゲートＧＡ１１およびＧＡ１２の出
力を受けてフラグＣ１を出力するＮＡＮＤゲートＧＡ１
３とで、回路１７１を構成している。回路１７２〜１７
８も同様に構成される。

【０２７４】すなわち、回路１７１〜１７８はそれぞれ
同一回路構成を持ち、対応するビット線レジスタＲＧ１
〜ＲＧ８からのデータＤ１１／Ｄ１２〜Ｄ８１／Ｄ８２
それぞれと書込データＡ１／Ａ２の論理レベルの比較を
リアルタイムで実行する。その結果、Ａ１／Ａ２＝Ｄｎ
１／Ｄｎ２となる場合にだけＬレベルのフラグＣｎ（ｎ
は１〜８のいずれか）を発生する。こうして発生された
フラグＣｎ（Ｃ１〜Ｃ８）はフラグメモリ１８０に格納
されビット線活性化決定データＧｎ（Ｇ１〜Ｇ８）とな
って、該当ワード線（Ｗ１）への書込が終了するまで保
持される（その間Ｃ１〜Ｃ８＝Ｇ１〜Ｇ８）。

【０２７５】図３６は、図３４に示された順次データ比
較器／一致検出回路１７０の他例を示している。

【０２７６】図３５の場合と同様に、一致検出回路１７
０は、８本のビット線ＢＬ１〜ＢＬ８に対応して８組の
データ一致検出ゲート回路１７１〜１７８を備えてい
る。ここでは、データＡ１およびデータＤ１１を受ける
ＥＸＯＲゲートＧＢ１１と、データＡ２およびデータＤ
１２を受けるＥＸＯＲゲートＧＢ１２と、ゲートＧＢ１
１およびＧＢ１２の出力を受けてフラグＣ１を出力する
オアゲートＧＢ１３とで、回路１７１を構成している。
回路１７２〜１７８も同様に構成される。

【０２７７】図３６は図３５と異なるゲートデバイスで
構成されているが、その回路機能は同一である。

【０２７８】図３７は、１つのメモリブロック（Ｗ１）
中の複数メモリセルトランジスタ（Ｍ１１〜Ｍ８１）へ
４種類の個別データを書込データ（Ａ１／Ａ２）の内容
別に一括して書込する動作手順を例示している。

【０２７９】まず、書込データ発生部（ＣＰＵ）１３０
が、特定のメモリブロック、たとえばワード線Ｗ１のメ
モリブロックへデータ書込を行う場合を想定して、図３
４の構成およびその動作を説明する。

【０２８０】最初に、ワード線Ｗ１のトランジスタＭ１
１〜Ｍ８１は、たとえば図５（ｆ）に示すような振幅波
形のワード線駆動パルス出力ＷＤＰＯＵＴの反復印加に
より、一括消去（ブロック単位のフラッシュ）されてい
るものとする。（メモリセルトランジスタＭｎｍが全ビ
ット一括消去されていてもよい。）一括消去されたトラ
ンジスタＭ１１〜Ｍ８１のしきい値は、データ「００」
に対応する一定値（＋６.５Ｖ〜７.０Ｖ）にそろってい
る。

【０２８１】書込データ発生部１３０は、第１ブロック
の各メモリセルトランジスタ（Ｍ１１〜Ｍ８１）へ書き
込もうとする多値データ（２ビットデータ）「００」、
「０１」、「１０」、「１１」を発生し、それらを８個
のビット線レジスタ（２ビットメモリ）ＲＧ１〜ＲＧ８
に書き込む（ステップＳＴ１０）。

【０２８２】たとえばトランジスタＭ１１とＭ８１にデ
ータ「１１」が書き込まれ、トランジスタＭ２１とＭ７
１にデータ「１０」が書き込まれ、図示しないトランジ
スタＭ３１とＭ６１にデータ「０１」が書き込まれ、図
示しないトランジスタＭ４１とＭ５１にデータ「００」
が書き込まれる。

【０２８３】次に、図示しないインデックスカウンタに
ｉ＝１がセットされ（ステップＳＴ１２）、書込データ
発生部１３０から書込データＡ１／Ａ２＝「１１」が出
力される（ステップＳＴ１４）。

【０２８４】出力されたデータＡ１／Ａ２＝「１１」
は、レジスタＲＧ１〜ＲＧ８それぞれの書込内容（「０
０」、「０１」、「１０」または「１１」）と、順次比
較される。Ａ１／Ａ２＝「１１」と同じ内容を格納して
いるレジスタＲＧ１およびＲＧ８が見つかると、これら
のレジスタに対応するフラグＣ１およびＣ８が発生する
（ステップＳＴ１６）。その結果、ビット線ＢＬ１およ
びＢＬ８だけが活性化され、たとえば＋５Ｖにプリチャ
ージされたアクティブ状態になる。

【０２８５】続いて、書込データ発生部１３０は、デー
タＡ１／Ａ２＝「１１」に対応したワード線駆動パルス
正側レベル決定データＷＤをワード線駆動パルス発生回
路２に与える（ステップＳＴ１８）。すると、ワード線
駆動パルス発生回路２からワード線Ｗ１へ、正側電位が
たとえば＋３Ｖで負側電位がたとえばー１０Ｖのワード
線駆動パルス出力ＷＤＰＯＵＴが、所定パルス数（数パ
ルスないし１０パルス程度）だけ供給される（ステップ
ＳＴ２０）。

【０２８６】このワード線駆動パルス出力ＷＤＰＯＵＴ
が所定パルス数だけ対応ワード線Ｗ１に印加されると、
該当メモリセル（Ｍ１１およびＭ８１）へのデータ「１
１」の書込が終了する（ステップＳＴ２２イエス）。

【０２８７】インデックスカウンタｉが１つインクリメ
ントされ（ステップＳＴ２４）、インクリメントされた
後のインデックス値がチェックされる（ステップＳＴ２
６）。このインデックス値ｉが４以下であれば（ステッ
プＳＴ２６ノー）、書込対象ブロック（ワード線Ｗ１の
ブロック）に対する４種類のデータ（「００」、「０
１」、「１０」および「１１」）の書込が終了していな
い。その場合は、次の書込データ（たとえば「１０」）
の書込が、たとえばメモリセルトランジスタＭ２１およ
びＭ７１に対して実行される（ステップＳＴ１４〜ステ
ップＳＴ２２）。

【０２８８】上記インデックス値ｉが４以上、すなわち
５となれば（ステップＳＴ２６イエス）、書込対象ブロ
ック（ワード線Ｗ１のブロック）に対する４種類のデー
タ（「００」、「０１」、「１０」および「１１」）の
書込が終了したことになる。

【０２８９】なお、上記例では分かり易くするために１
ブロック８メモリセルの構成で説明を行ったが、実用例
としての具体的な数値を示すなら、ワード線Ｗｍはたと
えば１０００本あり、ビット線ＢＬｎはたとえば２５６
本あり、１つのメモリセルＭｎｍにたとえば２ビット分
のデータ（４種類のデータ）が記憶される。

【０２９０】ビット線が２５６本あるときは、１ブロッ
クが２ビット分のメモリセルを２５６個含むことになる
から、２値メモリに対応させれば１ブロック＝２５６ｘ
２＝５１２ビットのメモリになる。つまり、図３４の構
成において８ブロック（ワード線Ｗ１〜Ｗ８）集まると
５１２バイトの記憶装置（ＥＥＥＰＲＯＭ型ＩＣメモ
リ）になる。１０００ブロック（ワード線Ｗ１〜Ｗ１０
００）では５１２ｋビット＝６４ｋバイトのＩＣメモリ
になる。

【０２９１】このＩＣメモリの集積度を高め、１ペレッ
ト中に上記６４ｋバイトのメモリを１０００個分集積す
ればば、６４Ｍバイトの不揮発性半導体記憶装置とな
る。このくらいの記憶容量になると、１個ないし数個の
不揮発性半導体記憶装置を組み合わせることで、小型コ
ンピュータ用外部記憶装置として、ハードディスクの代
わりに使用できるようになる。

【０２９２】この発明の実施の形態では、ワード線数ｘ
ビット線数ｘ多値ビット数が１０００ｘ２５６ｘ２の場
合、１０００ｘ２ビットを平均１.５ｍｓ程度で書き込
んでゆくことができる。これはビットあたりの書込時間
に換算すると０.７５μｓ／ビットとなる。そこでこの
発明のＥＥＥＰＲＯＭ（フラッシュメモリ）をデータバ
スのビット数（１６本ないし６４本）だけ並列に設けて
おくと、最低でも毎秒２Ｍバイト以上の書込速度を持っ
た不揮発性記憶装置を得ることができる。

【０２９３】図３８は、１つのメモリブロック中の複数
メモリセルトランジスタへ種々な多値データを多値デー
タの種類毎に一括書込する構成の他例を示す。

【０２９４】書込データ発生部１３０から発生された書
込データＡ１／Ａ２は、図３４の場合と同様な順次デー
タ比較器（一致検出回路）１７０に入力されるととも
に、ビット線選択デコーダ１９０に入力される。このデ
コーダ１９０は、１つのＡＮＤゲート１９１と３つの反
転入力付きＡＮＤゲート１９２〜１９４とで構成されて
いる。このデコーダ１９０は、下記真理値表に示す論理
演算を行う。

【０２９５】 Ａ１ Ａ２ Ｆ１ Ｆ２ Ｆ３ Ｆ４ ０ ０ ０ ０ ０ １ ０ １ ０ ０ １ ０ １ ０ ０ １ ０ ０ １ １ １ ０ ０ ０ すなわち、書込データＡ１／Ａ２が「１１」のときは４
つのデコーダ出力Ｆ１〜Ｆ４のうちＦ１だけがＨレベル
（ロジカル１）となる。同様に、データＡ１／Ａ２が
「１０」のときはデコーダ出力Ｆ２だけがＨレベル（ロ
ジカル１）となり、データＡ１／Ａ２が「０１」のとき
はデコーダ出力Ｆ３だけがＨレベル（ロジカル１）とな
り、データＡ１／Ａ２が「００」のときはデコーダ出力
Ｆ４だけがＨレベル（ロジカル１）となる。

【０２９６】デコーダ出力Ｆ１はＳＲＡＭビットメモリ
ＳＭ１のイネーブル端子ＥＮおよびＮチャネルトランジ
スタ（アナログゲート）Ｔｙ１のゲートに与えられる。
デコーダ出力Ｆ２はＳＲＡＭビットメモリＳＭ２のイネ
ーブル端子ＥＮおよびＮチャネルトランジスタ（アナロ
グゲート）Ｔｙ２のゲートに与えられる。デコーダ出力
Ｆ３はＳＲＡＭビットメモリＳＭ３のイネーブル端子Ｅ
ＮおよびＮチャネルトランジスタ（アナログゲート）Ｔ
ｙ３のゲートに与えられる。デコーダ出力Ｆ４はＳＲＡ
ＭビットメモリＳＭ４のイネーブル端子ＥＮに与えられ
るとともに、インバータ１９５を介してＮチャネルトラ
ンジスタ（アナログゲート）Ｔｙ４のゲートに与えられ
る。メモリＳＭ１〜ＳＭ４の一方入力は他方入力へイン
バータ１８１１を介して接続され、これにより２値メモ
リ（フリップフロップ）が形成される。

【０２９７】ＳＲＡＭビットメモリＳＭ１〜ＳＭ４およ
びインバータ１８１１〜１８１２は、ビット線ＢＬ１に
対するビット線選択回路１８１を構成している。図示し
ないが、同様な構成のビット線選択回路（付番するなら
１８２〜１８８）が、対応ビット線（付番するならＢＬ
２〜ＢＬ８）にも配設されている。図示しないビット線
選択回路（１８２〜１８８）は、順次データ比較器１７
０からのビット線選択フラグＣ２〜Ｃ８を、それぞれ受
けるようになっている。

【０２９８】書込データＡ１／Ａ２が「１１」のときは
デコーダ出力Ｆ１＝ＨによりＳＲＡＭビットＳＭ１だけ
がイネーブルとなり、トランジスタＴｙ１だけがオンす
る。すると、順次データ比較器１７０がＣ１＝Ｌを出力
している場合（つまりビット線レジスタＲＧ１の格納デ
ータＤ１１／Ｄ１２が書込データＡ１／Ａ２と同じ「１
１」である場合）、このＣ１＝ＬがＳＭ１に記憶され、
同時にワード線駆動パルス発生回路２へデータＷＤ＝＋
３Ｖが入力される。すると、発生回路２は、データＡ１
／Ａ２＝「１１」に対応した正側電位（＋３Ｖ）を持つ
ワード線駆動パルス出力ＷＤＰＯＵＴを発生する。

【０２９９】また、書込データＡ１／Ａ２が「１１」の
ときは、デコーダ出力Ｆ４＝Ｌであるから、インバータ
１９５の出力はＨレベルとなる。すると、トランジスタ
Ｔｙ４はオンするから、発生回路２からのパルス出力Ｗ
ＤＰＯＵＴ（＋３Ｖ）はデコーダ１５０を介してワード
線Ｗ１のトランジスタＭ１１のゲートに印加されるよう
になる。この場合、ＳＲＡＭビットＳＭ１にＣ１＝Ｌが
記憶されているので、それをインバータ１８１２（オー
プンコレクタ出力）でレベル反転すると、ビット線ＢＬ
１はＨレベル（＋５Ｖプリチャージ状態）になる。

【０３００】したがって、パルス出力ＷＤＰＯＵＴ（＋
３Ｖ）を所定数だけワード線Ｗ１のトランジスタＭ１１
のゲートに印加すれば、トランジスタＭ１１にＡ１／Ａ
２＝「１１」のデータが書き込まれたことになる。

【０３０１】書込データＡ１／Ａ２が「１０」のときは
デコーダ出力Ｆ２＝ＨによりＳＲＡＭビットＳＭ２だけ
がイネーブルとなり、トランジスタＴｙ２だけがオンす
る。すると、順次データ比較器１７０がＣ２＝Ｌを出力
している場合（つまりビット線レジスタＲＧ２の格納デ
ータＤ２１／Ｄ２２が書込データＡ１／Ａ２と同じ「１
０」である場合）、このＣ２＝ＬがＳＭ２に記憶され、
同時にワード線駆動パルス発生回路２へデータＷＤ＝＋
２Ｖが入力される。すると、発生回路２は、データＡ１
／Ａ２＝「１０」に対応した正側電位（＋２Ｖ）を持つ
ワード線駆動パルス出力ＷＤＰＯＵＴを発生する。

【０３０２】また、書込データＡ１／Ａ２が「１０」の
ときは、デコーダ出力Ｆ４＝Ｌであるからトランジスタ
Ｔｙ４はオンしている。すると、発生回路２からのパル
ス出力ＷＤＰＯＵＴ（＋２Ｖ）はデコーダ１５０を介し
てワード線Ｗ１のトランジスタＭ２１（図示せず）のゲ
ートに印加されるようになる。この場合、図示しないビ
ット線ＢＬ２に配設されたビット線選択回路（付番する
なら１８２）のＳＲＡＭビットＳＭ２にＣ２＝Ｌが記憶
されているので、それをインバータ１８１２（オープン
コレクタ出力）でレベル反転すると、ビット線ＢＬ２は
Ｈレベル（＋５Ｖプリチャージ状態）になる。

【０３０３】したがって、パルス出力ＷＤＰＯＵＴ（＋
２Ｖ）を所定数だけワード線Ｗ１のトランジスタＭ２１
のゲートに印加すれば、トランジスタＭ２１にＡ１／Ａ
２＝「１０」のデータが書き込まれたことになる。

【０３０４】書込データＡ１／Ａ２が「０１」のときは
デコーダ出力Ｆ３＝ＨによりＳＲＡＭビットＳＭ３だけ
がイネーブルとなり、トランジスタＴｙ３だけがオンす
る。すると、順次データ比較器１７０がＣ３＝Ｌ（図示
せず）を出力している場合（つまり図示しないビット線
レジスタＲＧ３の格納データＤ３１／Ｄ３２が書込デー
タＡ１／Ａ２と同じ「０１」である場合）、このＣ３＝
ＬがＳＭ３に記憶され、同時にワード線駆動パルス発生
回路２へデータＷＤ＝＋１Ｖが入力される。すると、発
生回路２は、データＡ１／Ａ２＝「０１」に対応した正
側電位（＋１Ｖ）を持つワード線駆動パルス出力ＷＤＰ
ＯＵＴを発生する。

【０３０５】また、書込データＡ１／Ａ２が「０１」の
ときは、デコーダ出力Ｆ４＝Ｌであるからトランジスタ
Ｔｙ４はオンしている。すると、発生回路２からのパル
ス出力ＷＤＰＯＵＴ（＋１Ｖ）はデコーダ１５０を介し
てワード線Ｗ１のトランジスタＭ３１（図示せず）のゲ
ートに印加されるようになる。この場合、図示しないビ
ット線ＢＬ３に配設されたビット線選択回路（付番する
なら１８３）のＳＲＡＭビットＳＭ３にＣ３＝Ｌが記憶
されているので、それをインバータ１８１２（オープン
コレクタ出力）でレベル反転すると、ビット線ＢＬ３は
Ｈレベル（＋５Ｖプリチャージ状態）になる。

【０３０６】したがって、パルス出力ＷＤＰＯＵＴ（＋
１Ｖ）を所定数だけワード線Ｗ１のトランジスタＭ３１
のゲートに印加すれば、トランジスタＭ３１にＡ１／Ａ
２＝「０１」のデータが書き込まれたことになる。

【０３０７】書込データＡ１／Ａ２が「００」のときは
デコーダ出力Ｆ４＝ＨによりＳＲＡＭビットＳＭ４だけ
がイネーブルとなり、トランジスタＴｙ１〜Ｔｙ４はオ
フする。すると、発生回路２はワード線駆動パルス出力
ＷＤＰＯＵＴをデコーダ１５０側へ供給しなくなる。

【０３０８】この場合、書込データＡ１／Ａ２が「０
０」の書込対象であるワード線Ｗ１のトランジスタＭ４
１（図示せず）のゲートにはワード線駆動パルス出力Ｗ
ＤＰＯＵＴが印加されないから、そのしきい値は消去状
態（データ「００」相当）のままとなる。このことは、
換言すれば、トランジスタＭ４１にＡ１／Ａ２＝「０
０」のデータが書き込まれたことになる。

【０３０９】図３８の回路動作を簡単にまとめると、次
のようになる。

【０３１０】１＞書込データＡ１／Ａ２の内容に応じて
デコーダ出力Ｆ１〜Ｆ４の１つだけがＨレベル（ロジカ
ル１）になり、それ以外のＦはＬレベル（ロジカル
０）。

【０３１１】２＞ＣＰＵ１３０から順次データ比較器
（一致検出回路）１７０への書込制御信号ＷＣＳがＬレ
ベルのときは、比較器１７０の出力Ｃ１〜Ｃ８は全てＬ
レベル。

【０３１２】この場合、ＣＰＵ１３０はデータＡ１／Ａ
２を順に「００」、「０１」、「１０」、「１１」と変
化させ、ビット線選択デコーダ１９０の出力Ｆ１〜Ｆ４
を順にＨレベルにする。

【０３１３】３＞ＳＲＡＭセル（フリップフロップ）Ｓ
Ｍ１〜ＳＭ４は、それぞれのイネーブル信号ＥＮ（＝Ｆ
１〜Ｆ４）がＨレベルのときに入力データ（Ｃ１）を格
納する。最初にＣ１はＬレベルになっているから、ＳＭ
１〜ＳＭ４は最初は全てデータ０（Ｌレベル出力）を格
納している。

【０３１４】４＞ＣＰＵ１３０から順次データ比較器
（一致検出回路）１７０への書込制御信号ＷＣＳがＨレ
ベルのときは、データＤｎ１／Ｄｎ２（ｎ＝１〜８）と
書込データＡ１／Ａ２とが一致した場合のＣｎだけがＬ
レベルとなる。たとえばＤ１１／Ｄ１２＝「１１」、Ｄ
８１／Ｄ８２＝「１１」の場合にＡ１／Ａ２＝「１１」
であれば、Ｃ１＝Ｌ、Ｃ８＝Ｌで、Ｃ２〜Ｃ７は全てＨ
レベル。

【０３１５】５＞Ａ１／Ａ２＝「１１」であればビット
線選択デコーダ１９０の出力Ｆ１のみがＨレベルとな
る。すると、ＳＭ１だけがイネーブルとなり、そのとき
のＣ１＝ＬがＳＭ１に格納される。すると、Ｃ１＝Ｌが
消失した後もＳＭ１の出力はＬレベルとなり、インバー
タ１８１２の出力はＨレベルになる（ビット線ＢＬ１を
＋５Ｖにプリチャージできる）。

【０３１６】同様に、Ｃ８＝Ｌがビット線ＢＬ８のＳＭ
１（図示せず）に格納される。すると、Ｃ８＝Ｌが消失
した後もビット線ＢＬ８のＳＭ１の出力はＬレベルとな
り、ビット線ＢＬ８のインバータ１８１２（図示せず）
の出力もＨレベルになる（ビット線ＢＬ８を＋５Ｖにプ
リチャージできる）。

【０３１７】６＞Ｆ１＝ＨでトランジスタＴｙ１のみが
オンすると、＋３Ｖ発生用のデータＷＤがワード線駆動
パルス発生回路２に与えられる。するとパルス発生回路
２は＋３Ｖ／ー１０Ｖのワード線駆動パルス出力ＷＤＰ
ＯＵＴを発生する。

【０３１８】７＞Ａ１／Ａ２＝「００」以外ではＦ４＝
Ｌ、インバータ１９５の出力＝Ｈなので、発生回路２が
発生する＋３Ｖ／ー１０Ｖのワード線駆動パルス出力Ｗ
ＤＰＯＵＴはデコーダ１５０に供給される。デコーダ１
５０がワード線Ｗ１を選択しているときは、このＷＤＰ
ＯＵＴがメモリセルトランジスタＭ１１〜Ｍ８１のコン
トロールゲートに印加される。これらのトランジスタの
うち、そのドレインが＋５Ｖにプリチャージされている
のはトランジスタＭ１１とＭ８１の２つだけである。

【０３１９】よって、トランジスタＭ１１とＭ８１のし
きい値が、＋３Ｖ／ー１０Ｖのワード線駆動パルス出力
ＷＤＰＯＵＴに対応した値（たとえば＋３.７Ｖ）にな
る。

【０３２０】つまり、メモリセルトランジスタＭ１１お
よびＭ８１の２つへ同時に、書込データＡ１／Ａ２＝
「１１」が書き込まれる。

【０３２１】８＞書込データＡ１／Ａ２＝「１０」およ
び「０１」の書込も同様に行われる。

【０３２２】９＞書込データＡ１／Ａ２＝「００」の書
込は、消去状態と同じにする。この場合、Ｆ４＝Ｈによ
りインバータ１９５の出力がＬとなりトランジスタＴｙ
４はオフする。するとワード線駆動パルス出力ＷＤＰＯ
ＵＴは＋ー０Ｖとなり、データＡ１／Ａ２＝「００」の
書込対象セルトランジスタのしきい値は消去時の値のま
まとなる。

【０３２３】なお、図３４および図３８の実施の形態に
おいて、複数メモリセルの一括消去（各メモリセルトラ
ンジスタのしきい値を所定値に上げること）は、次のよ
うにして行うことができる。すなわち、図３４または図
３８のフラッシュメモリが組み込まれたＩＣチップの基
板（図示せず）とワード線（Ｗｍ）との間に、ワード線
側が高電位となるような所定の電圧を印加して、各メモ
リセルトランジスタ（Ｍｎｍ）のフローティングゲート
（ＦＧ）にトンネル電流を流し、このフローティングゲ
ートに電子を蓄積する。これにより、各メモリセルトラ
ンジスタのしきい値が上昇し消去状態になる。

【０３２４】また、図３４および図３８の実施の形態に
おいて、複数メモリセルに書き込まれた多値データ（複
数種類のしきい値）の読み出しは、次のようにして行う
ことができる。すなわち、図３４または図３８の構成に
おいて、ワード線（Ｗｍ）に所定のしきい値に応じた電
圧を印加し、ビット線（ＢＬｎ）から接地回路（ＧＮ
Ｄ）に電流が流れるか否かで、書き込まれた多値データ
の内容（複数しきい値の内の１つ）を判定する。

【０３２５】この際、各メモリセルトランジスタ（Ｍｎ
ｍ）のドレイン電圧ＶＤは、書込時ＶＤ＞読出時ＶＤと
しているので、各メモリセルトランジスタ（Ｍｎｍ）の
しきい値Ｖｔｈは書込時と読出時とで若干異なり、書込
時Ｖｔｈ＜読出時Ｖｔｈとなる。したがって、読み出し
時にワード線（Ｗｍ）に印加する電圧は、「しきい値Ｖ
ｔｈが書込時と読出時とで若干異なってくる」点を考慮
して設定される。

【０３２６】また、各実施の形態中での説明は、メモリ
セルトランジスタがＮチャネル型ＭＯＳトランジスタで
構成されている場合のものである。メモリセルトランジ
スタがＰチャネル型で構成される場合は、電位関係の符
号（＋ー）は逆転する。また、Ｎチャネル型の場合に
「〜の電位が高い場合…」と述べた部分は、Ｐチャネル
型では「〜の電位が低い場合…」と読み変える必要があ
る。その他、各実施の態様中で例示した半導体素子の導
電性タイプ（Ｎ型／Ｐ型）を変える場合は、それに対応
して説明中の電位関係が変化することのつけ加えてお
く。

【０３２７】

【発明の効果】上述のように、この発明の不揮発性半導
体記憶装置によれば、ビット線（副ビット線）をプリチ
ャージした後、アドレス指定された１以上の注目メモリ
セルトランジスタのフローティングゲートに正負に振動
するパルスを印加することによって、多数のメモリセル
トランジスタの異なったフローティングゲート電圧を所
定の電位に収束させることができる。このため、極めて
簡単な操作で多数の不揮発性メモリセルへの正確な書き
込み・消去を行うことができる。その際、正負振動パル
スの印加初期においてビット線電位が徐々に上昇するよ
うにビット線電位を制御することで、メモリセルトラン
ジスタへのデータ書込（特定のしきい値Ｖｔｈの設定）
を正確に（少ないばらつきで）行えるようになる。ま
た、特定のメモリセルトランジスタへのデータ書き込み
中にビット線にリーク電流が流れても、微少電流供給手
段によりそのビット線へリーク電流を補償するような微
少電流を供給することで、ビット線の電位変動を抑え込
むこともできる。

【０３２８】さらに、この発明のブロック書込高速化方
法では、１ブロック分の多値データをこのブロックに含
まれる複数のビット線それぞれに対応させて保持し；多
値データの内の１つを発生し；前記保持されている多値
データと前記発生された多値データの１つとを比較し、
前記発生された多値データの１つと一致する多値データ
を保持している部分に対応するビット線だけを活性化
（アクティブに）し；前記活性化されたビット線に繋が
った１以上の多値メモリセルに、前記発生された多値デ
ータの１つを一括して書き込んでいる。このように多値
データの内容毎に一括書込を行うことで、ブロック単位
の多値データ書込を高速化できる。

【図面の簡単な説明】

【図１】この発明の一実施の形態に係る不揮発性半導体
記憶装置の構成を説明する回路図。

【図２】図１の装置で用いられるワード線駆動パルス発
生回路（レベルシフタ）の回路動作を説明する図。

【図３】図１の装置におけるビット線選択トランジスタ
およびメモリセルトランジスタの回路動作を説明する
図。

【図４】この発明の第２の実施の形態に係る不揮発性半
導体記憶装置の構成を説明する回路図。

【図５】図４の装置で用いられるワード線駆動パルス発
生回路（レベルシフタ）の回路動作を２例説明する図。

【図６】図４のワード線駆動パルス発生回路（レベルシ
フタ）を図５の波形で動作させた場合において、図４の
不揮発性半導体記憶装置を構成するメモリセルの動作を
説明する図。

【図７】公知のＥＥＰＲＯＭセル構造とそれらのセルの
しきい値分布を説明する図。

【図８】この発明の第３の実施の形態に係る不揮発性半
導体記憶装置の構成を説明する回路図。

【図９】この発明の第４の実施の形態に係る不揮発性半
導体記憶装置の構成を説明する回路図。

【図１０】この発明の第５の実施の形態に係る不揮発性
半導体記憶装置を説明する図。

【図１１】図１０の実施の形態に示すＳＲＡＭビットの
具体例を示す回路図。

【図１２】図１０の実施の形態に示すＳＲＡＭビットの
他の具体例を示す回路図。

【図１３】この発明の第５の実施の形態に係る不揮発性
半導体記憶装置の構成を説明する回路図。

【図１４】図１３の実施の形態に示すＳＲＡＭビット回
路の具体例を示す回路図。

【図１５】図１３の実施の形態に示すＳＲＡＭビット回
路の他の具体例を示す回路図。

【図１６】図１４のＳＲＡＭビット回路の回路動作を説
明するタイミングチャート図。

【図１７】図１５のＳＲＡＭビット回路の回路動作を説
明するタイミングチャート図。

【図１８】図１４または図１５の変形例であって、主ビ
ット線側にＳＲＡＭビット回路を設けた回路図。

【図１９】この発明の第６の実施の形態に係る不揮発性
半導体記憶装置の構成を説明する回路図。

【図２０】図１９の実施の形態に示す微少電流源の具体
例を示す回路図。

【図２１】図１９の実施の形態に示す微少電流源の他の
具体例を示す回路図。

【図２２】図１９の実施の形態の回路動作（消去）を説
明するタイミングチャート図。

【図２３】図１９の実施の形態の回路動作（書込）を説
明するタイミングチャート図。

【図２４】図１９の実施の形態の回路動作（読出）を説
明するタイミングチャート図。

【図２５】たとえば図１９のメモリセルトランジスタＭ
１１にデータを書き込む（トランジスタＭ１１のしきい
値Ｖｔｈを変更する）場合において、トランジスタＭ１
１のゲートにつながるワード線Ｗ１に印加された駆動パ
ルスＷＤＰのパルス数（パルス印加時間に対応）に対し
てトランジスタＭ１１のしきい値Ｖｔｈがどのように変
化するか（曲線ＬＣ１）を定性的に説明する図。

【図２６】図２５のしきい値変化曲線ＬＣ１の形を変え
た場合にしきい値Ｖｔｈの変化率がどのように変化する
か（曲線ＬＣ２〜ＬＣ４）を定性的に説明する図。

【図２７】図２６のしきい値変化曲線ＬＣ１〜ＬＣ４に
それぞれ対応したメモリセルトランジスタのドレイン電
圧ＶＤ（ビット線電圧ＶＢＬ）がどのように変化するか
（曲線ＶＤ１〜ＶＤ４）を定性的に説明するとともに、
このメモリセルトランジスタのコントロールゲートに駆
動パルスＷＤＰ（コントロールゲート電圧ＶＣＧまたは
ワード線電圧Ｖｗｄｐを与えるパルス）を何時から印加
し始めたら良いかを説明する図。

【図２８】図２６の直線ＬＣ３に対応した図２７のドレ
イン電圧曲線ＶＤ３と、このドレイン電圧ＶＤ３が印加
されるメモリセルトランジスタ（たとえばＭ１１）のフ
ローティングゲート電圧ＶＦＧとの関係を定性的に説明
する図。

【図２９】ワード線駆動パルスＷＤＰの正電圧ピーク＋
Ｖｗｄｐ（メモリセルトランジスタのコントロールゲー
ト電圧ＶＣＧの正電圧側振幅）をパラメータとした場合
において、ワード線駆動パルスＷＤＰの印加パルス数と
このパルスが印加されたメモリセルトランジスタのしき
い値（Ｖｔｈ１〜Ｖｔｈ３）との関係を例示する図。

【図３０】多数のメモリセルトランジスタのドレインが
接続されたビット線に図２８に例示するようなドレイン
電圧曲線ＶＤ３を与えるためのビット線充電回路（微少
電流源２０１）の一例を示す回路図。

【図３１】多数のメモリセルトランジスタのドレインが
接続されたビット線に図２８に例示するようなドレイン
電圧曲線ＶＤ３を与えるためのビット線充電回路（微少
電流源２０１）の他例を示す回路図。

【図３２】多数のメモリセルトランジスタのドレインが
接続されたビット線に図２８に例示するようなドレイン
電圧曲線ＶＤ３を与えるためのビット線充電回路（微少
電流源２０１）のさらに他の例を示す回路図。

【図３３】所定の正電圧ピークを持つワード線駆動パル
ス出力ＷＤＰＯＵＴを特定のワード線に印加するにあた
って、特定のビット線の電圧を監視することでパルスＷ
ＤＰの印加終了タイミングを自動的に決定する回路例
（１３２、１４０、Ｔｓｗ）を図１９の実施形態に組み
込んだ回路図。

【図３４】１つのメモリブロック中の複数メモリセルト
ランジスタへ種々な多値データを多値データの種類毎に
一括書込する構成の一例を示す回路図。

【図３５】図３４に示された順次データ比較器（１７
０）の具体例を示す回路図。

【図３６】図３４に示された順次データ比較器（１７
０）の他の具体例を示す回路図。

【図３７】１つのメモリブロック中の複数メモリセルト
ランジスタへ４種類の個別データをデータの内容（４値
のいずれか）毎に一括書込する動作を説明するフローチ
ャート。

【図３８】１つのメモリブロック中の複数メモリセルト
ランジスタへ種々な多値データを多値データの種類毎に
一括書込する構成の他例を示す回路図。

【符号の説明】

１…メモリセルアレイ；１ａ、１ｂ…メモリセルブロッ
ク；２、２ａ…ワード線駆動パルス発生回路（レベルシ
フタ；駆動信号手段）；３、３１、３２、３ａ、３ｂ…
ワード線スイッチ回路；４ａ、４ｂ…電荷引抜完了検出
回路（ＣＭＯＳインバータ）；５ａ、５ｂ…スイッチ回
路；６、７、８…ＣＭＯＳインバータ；９…スピードア
ップ回路；３０ａ、３０ｂ、３０１〜３０ｎ…ＳＲＡＭ
ビット（フリップフロップ回路；スタティック型記憶手
段）；３００…ＳＲＡＭメモリブロック；１０１、１０
２…メモリ（メモリ手段）；１１０…メモリ書換回路
（決定データ発生手段）；１２０…制御回路；１３０…
書込データ発生部（書込データ発生手段；電位設定手
段）；１３２…電圧調整部；１４０…コンパレータ；１
５０…デコーダ；１６０…ビット線レジスタ回路（ビッ
ト線選択データ保持手段）；ＲＧ１〜ＲＧ８…各ビット
線に割り当てられたビット線レジスタ；１７０…順次デ
ータ比較器／一致検出回路（ビット線選択フラグ発生
器）；１７１〜１７８…データ一致検出ゲート回路；１
８０…ビット線選択フラグメモリ；１８１１、１８１
２、１９５…インバータ；１８１…ビット線選択回路；
１９０…ビット線選択デコーダ；１９１〜１９４…ＡＮ
Ｄゲート；ＳＭ１〜ＳＭ４…ＳＲＡＭ（スタティック型
ビットメモリ）；ＧＡ１１／ＧＡ１２、ＧＡ２１／ＧＡ
２２〜ＧＡ８１／ＧＡ８２…ＥＸＮＯＲ（エクスクルー
シブノア）ゲート；ＧＡ１３、ＧＡ２３〜ＧＡ８３…Ｎ
ＡＮＤゲート；ＧＢ１１／ＧＢ１２、ＧＢ２１／ＧＢ２
２〜ＧＢ８１／ＧＢ８２…ＥＸＯＲ（エクスクルーシブ
オア）ゲート；ＧＢ１３、ＧＢ２３〜ＧＢ８３…ＯＲゲ
ート；１７０＋１８０＋Ｔｇ１〜Ｔｇ８…ビット線活性
化手段；Ｔｓｗ…ワード線駆動パルス伝達ゲートトラン
ジスタ；Ｔｓｗ＋１３２＋１４０＋１５０…伝達手段；
２０１〜２０８…微少電流源（チャージポンプ、スイッ
チドキャパシタ；微少電流供給手段；ビット線電位制御
手段）；Ｍａ１、Ｍｂ１、Ｍａ２、Ｍｂ２、Ｍ１１〜Ｍ
ｎｍ、…不揮発性メモリセルトランジスタ（コントロー
ルゲートおよびフローティングゲートを持つＮチャネル
ＭＯＳトランジスタ）；Ｃａ１、Ｃｂ１…ビット線キャ
パシタ；Ｃ０、Ｃ１〜Ｃ３、Ｃ１０、Ｃ２０…キャパシ
タ；Ｃｏ…副ビット線等価容量；Ｒｏ…副ビット線漏洩
電流成分等価抵抗；Ｒ３０１、Ｒ３０２…負荷抵抗；Ｉ
１、Ｉ２、Ｉ３０１、Ｉ３０２…インバータ；ＳＡ、Ｓ
Ａ１、ＳＡ２…センスアンプ；Ｔｘ１〜Ｔｘ４、Ｔｙ１
〜Ｔｙ４、Ｔｓ１〜Ｔｓ２、Ｔｓｓ１〜Ｔｓｓ３、Ｔｂ
１、Ｔｂ２、Ｔｓ１、Ｔｓ２…Ｎチャネルトランジス
タ；Ｔｇ１、Ｔｇ２…ビット選択トランジスタ（選択手
段）；Ｔｓａ１、Ｔｓｂ１…ビット線選択トランジス
タ；Ｔｒｓ１…ソース側選択トランジスタ；Ｔ２、Ｔ
４、Ｔ６、Ｔ８、Ｔ１０、Ｔ１２、Ｔ１４…Ｐチャネル
トランジスタ；Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１、Ｔ１
３、Ｔ１５、Ｔ３０１、Ｔ３０２…Ｎチャネルトランジ
スタ；Ｔｇａ、Ｔｇｂ…ＳＲＡＭビット接続トランジス
タ；Ｔｐｇ、Ｔｐｇ１、Ｔｐｇ２…ＳＲＡＭビット回路
への接続トランジスタ（パスゲート）；ＳＴ１…ビット
線選択ゲート線；ＳＬ１…ソース側選択ゲート線；ＢＬ
ａ１、ＢＬｂ１…主ビット線；ＢＬｓａ１、ＢＬｓｂ
１、ＢＬ１〜ＢＬｎ…副ビット線；Ｗ１、Ｗ２、Ｗ３〜
Ｗｍ、ＷＬ…ワード線；ＷＤＳＩＮ…ワード線駆動信号
入力；ＷＤＰＯＵＴ…ワード線駆動パルス出力；ＷＤＰ
…ワード線駆動パルス；ＷＤ…ワード線駆動パルス正側
レベル決定データ；ＷＣＳ…書込制御信号；Ｇ１〜Ｇ８
…ビット線活性化決定データ；ＢＬＫ、Ｓ…ゲート信
号。

Claims (12)

【特許請求の範囲】
1. 【請求項１】複数のワード線および複数のビット線を持
   ち、各ワード線と各ビット線との交点位置にメモリセル
   が配設されるものであって、各ワード線に前記複数のビ
   ット線に相当する数のメモリセルからなるメモリブロッ
   クが配置されたメモリセルアレイと；前記ビット線に接
   続されるソースまたはドレインと、不揮発性多値情報を
   保持するフローティングゲートと、このフローティング
   ゲートに保持される情報の書込、消去または読取を制御
   するものであって前記ワード線に接続されるコントロー
   ルゲートとを持ち、前記メモリセルアレイを構成するメ
   モリセルトランジスタと；前記メモリブロックそれぞれ
   のメモリセルトランジスタに書き込まれる書込多値デー
   タを発生する書込データ発生手段と；前記書込多値デー
   タの内容に対応したビット線選択データを前記複数のビ
   ット線それぞれに対応して保持するビット線選択データ
   保持手段と；前記書込多値データの特定の内容に対応す
   る特定の前記ビット線選択データを前記ビット線選択デ
   ータ保持手段が保持している場合に、この保持された特
   定ビット線選択データに対応する特定の前記ビット線を
   活性化するビット線活性化手段と；前記書込多値データ
   の特定の内容に対応した第１電位およびこの第１電位と
   異なる第２電位が交互に反復する駆動信号を、書込対象
   となる前記メモリブロックのメモリセルトランジスタそ
   れぞれのコントロールゲートに与える駆動信号手段と；
   を具備したことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】前記書込データ発生手段が発生する前記書
   込多値データの内容に対応して、前記駆動信号手段が発
   生する前記駆動信号の第１電位を前記書込多値データの
   １つに対応する値に設定する電位設定信号を発生する電
   位設定手段をさらに具備したことを特徴とする請求項１
   に記載の不揮発性半導体記憶装置。
3. 【請求項３】書込対象となる前記メモリブロックのメモ
   リセルトランジスタそれぞれのコントロールゲートに前
   記駆動信号が与えられている期間において、活性化され
   た前記特定のビット線の電位が所定の割合で変化するよ
   うに前記特定のビット線の電位を制御するビット線電位
   制御手段をさらに具備したことを特徴とする請求項１ま
   たは請求項２に記載の不揮発性半導体記憶装置。
4. 【請求項４】書込対象となる前記メモリブロックのメモ
   リセルトランジスタそれぞれのコントロールゲートに前
   記駆動信号が与えられている期間において、活性化され
   た前記特定のビット線の電位が前記駆動信号の反復経過
   時間に対してほぼ指数関数形に沿った曲線で上昇するよ
   うに前記特定のビット線の電位を制御するビット線電位
   制御手段をさらに具備したことを特徴とする請求項１ま
   たは請求項２に記載の不揮発性半導体記憶装置。
5. 【請求項５】書込対象となる前記メモリブロックのメモ
   リセルトランジスタそれぞれのコントロールゲートに前
   記駆動信号が与えられている期間において、活性化され
   た前記特定のビット線の電位と書込対象となる前記メモ
   リブロックのメモリセルトランジスタそれぞれの前記フ
   ローティングゲートの電位との電位差が前記駆動信号の
   反復回数に対してほぼ一定となるように前記特定のビッ
   ト線の電位を制御するビット線電位制御手段をさらに具
   備したことを特徴とする請求項１または請求項２に記載
   の不揮発性半導体記憶装置。
6. 【請求項６】複数のワード線および複数のビット線を持
   ち、各ワード線と各ビット線との交点位置にメモリセル
   が配設されるものであって、各ワード線に前記複数のビ
   ット線に相当する数のメモリセルからなるメモリブロッ
   クが配置されたメモリセルアレイと；前記ビット線に接
   続されるソースまたはドレインと、不揮発性多値情報を
   保持するフローティングゲートと、このフローティング
   ゲートに保持される情報の書込、消去または読取を制御
   するものであって前記ワード線に接続されるコントロー
   ルゲートとを持ち、前記メモリセルアレイを構成するメ
   モリセルトランジスタと；前記メモリブロックそれぞれ
   のメモリセルトランジスタに書き込まれる書込多値デー
   タを発生する書込データ発生手段と；前記書込多値デー
   タの特定の内容に対応する特定の前記ビット線だけを活
   性化するビット線活性化手段と；前記書込多値データの
   特定の内容に対応した第１電位およびこの第１電位と異
   なる第２電位が交互に反復する駆動信号を、書込対象と
   なる前記メモリブロックのメモリセルトランジスタそれ
   ぞれのコントロールゲートに与える駆動信号手段と；を
   具備したことを特徴とする不揮発性半導体記憶装置。
7. 【請求項７】複数の前記ビット線それぞれに接続され、
   複数の前記メモリセルトランジスタそれぞれに格納され
   るデータを一旦記憶するスタティック型メモリブロック
   をさらに具備したことを特徴とする請求項１ないし請求
   項６のいずれかに記載の不揮発性半導体記憶装置。
8. 【請求項８】複数の前記ビット線それぞれに微少電流を
   供給する微少電流供給手段をさらに具備したことを特徴
   とする請求項１ないし請求項７のいずれかに記載の不揮
   発性半導体記憶装置。
9. 【請求項９】前記微少電流供給手段から前記ビット線へ
   前記微少電流を流すか否かを決める決定データを発生す
   る決定データ発生手段と；前記メモリセルトランジスタ
   に対するデータの書込または消去が完了するまでは前記
   決定データの内容を保持するメモリ手段と；前記メモリ
   手段に保持された前記決定データが前記微少電流の供給
   を決めているビット線に対してだけ、前記微少電流の供
   給を選択的に有効化する選択手段と；をさらに具備した
   ことを特徴とする請求項８に記載の不揮発性半導体記憶
   装置。
10. 【請求項１０】複数のビット線に相当する数の多値メモ
    リセルを含むメモリブロックが複数集まって構成される
    不揮発性記憶装置において、 １ブロック分の多値データを、このブロックに含まれる
    複数のビット線それぞれに対応させて保持する第１ステ
    ップと；多値データの内の１つを発生する第２ステップ
    と；前記第１ステップで保持されている多値データと前
    記第２ステップで発生された多値データの１つとを比較
    し、前記第２ステップで発生された多値データの１つと
    一致する多値データを保持している部分に対応するビッ
    ト線だけをアクティブにする第３ステップと；前記第３
    ステップでアクティブにされたビット線に繋がった多値
    メモリセルに、前記第２ステップで発生された多値デー
    タの１つを書き込む第４ステップと；を実行することを
    特徴とする多値メモリへのデータ書込方法。
11. 【請求項１１】前記第２ステップないし第４ステップの
    反復実行により前記１ブロック分の多値データの書き込
    みを完遂するステップをさらに実行することを特徴とす
    る請求項１０に記載のデータ書込方法。
12. 【請求項１２】前記多値メモリセルが、前記ビット線に
    接続されるソースまたはドレインと、不揮発性多値情報
    を保持するフローティングゲートと、このフローティン
    グゲートに保持される情報の書込、消去または読取を制
    御するものであって前記ワード線に接続されるコントロ
    ールゲートとを持つメモリセルトランジスタにより構成
    される場合において、前記多値データの特定の内容に対
    応した第１電位およびこの第１電位と異なる第２電位が
    交互に反復する駆動信号を、書込対象ブロックのメモリ
    セルトランジスタそれぞれのコントロールゲートに与え
    るステップを、前記第４ステップが含むことを特徴とす
    る請求項１０または請求項１１に記載のデータ書込方
    法。