JPH1141801A - 電圧クランプ回路 - Google Patents
電圧クランプ回路Info
- Publication number
- JPH1141801A JPH1141801A JP9192586A JP19258697A JPH1141801A JP H1141801 A JPH1141801 A JP H1141801A JP 9192586 A JP9192586 A JP 9192586A JP 19258697 A JP19258697 A JP 19258697A JP H1141801 A JPH1141801 A JP H1141801A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- resistor
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 定電圧ダイオードを用いたクランプ回路で
は、定電圧ダイオードの特性バラツキによって電圧バラ
ツキが大きくなり、負荷回路の耐圧マージンが大きくな
る。 【解決手段】 発電機3の出力端に三端子レギュレータ
6を接続し、この三端子レギュレータの三つの端子にク
ランプ回路IC12を接続する。このクランプ回路は、
1つのトランジスタ10、3つの抵抗7,8,9、及び
制御回路11で構成され、トランジスタ10におけるス
レッショルド電圧を利用することで、電圧をクランプす
るとともに、制御回路11への過電圧を防止する。定電
圧ダイオードを用いていないので、クランプする電圧バ
ラツキを抑制でき、制御回路での耐圧マージンを低減
し、チップサイズを小さくしかつ動作速度の低下を可能
とし、小型化、軽量化、高速化を図ることができる。
は、定電圧ダイオードの特性バラツキによって電圧バラ
ツキが大きくなり、負荷回路の耐圧マージンが大きくな
る。 【解決手段】 発電機3の出力端に三端子レギュレータ
6を接続し、この三端子レギュレータの三つの端子にク
ランプ回路IC12を接続する。このクランプ回路は、
1つのトランジスタ10、3つの抵抗7,8,9、及び
制御回路11で構成され、トランジスタ10におけるス
レッショルド電圧を利用することで、電圧をクランプす
るとともに、制御回路11への過電圧を防止する。定電
圧ダイオードを用いていないので、クランプする電圧バ
ラツキを抑制でき、制御回路での耐圧マージンを低減
し、チップサイズを小さくしかつ動作速度の低下を可能
とし、小型化、軽量化、高速化を図ることができる。
Description
【0001】
【発明の属する技術分野】本発明は、サージ電圧などの
過電圧をある一定の電圧以下とする電圧クランプ回路に
関する。
過電圧をある一定の電圧以下とする電圧クランプ回路に
関する。
【0002】
【従来の技術】従来、この種のクランプ回路として、図
5に示す回路構成のものがある。この回路では、インダ
クタンス1と交流電源2を内蔵する発電機3に、ダイオ
ード4を直列接続し、かつこの直列回路にバッテリ5を
並列に接続した電源回路として構成され、この電源回路
にクランプ回路IC102が接続されている。そして、
発電機3からダイオード4を経て、バッテリ5に充電し
ている状態で、ねじのゆるみ等によりバッテリ5につな
がる線が断線13すると、インダクタンス1により発電
機3に過電圧が発生する。このため、接続点P1,P3
間に接続されている制御回路11に過電圧が印加され、
制御回路11が破壊に至ることがある。このため、この
回路では接続点P1,P3の間に抵抗103と定電圧ダ
イオード101を直列接続し、かつこの定電圧ダイオー
ド101の両端に前記制御回路11を接続している。し
たがって、制御回路11が接続されている接続点18の
電圧は、定電圧ダイオード101でクランプされるた
め、制御回路11に過電圧が印加されるのを防ぐことが
できる。
5に示す回路構成のものがある。この回路では、インダ
クタンス1と交流電源2を内蔵する発電機3に、ダイオ
ード4を直列接続し、かつこの直列回路にバッテリ5を
並列に接続した電源回路として構成され、この電源回路
にクランプ回路IC102が接続されている。そして、
発電機3からダイオード4を経て、バッテリ5に充電し
ている状態で、ねじのゆるみ等によりバッテリ5につな
がる線が断線13すると、インダクタンス1により発電
機3に過電圧が発生する。このため、接続点P1,P3
間に接続されている制御回路11に過電圧が印加され、
制御回路11が破壊に至ることがある。このため、この
回路では接続点P1,P3の間に抵抗103と定電圧ダ
イオード101を直列接続し、かつこの定電圧ダイオー
ド101の両端に前記制御回路11を接続している。し
たがって、制御回路11が接続されている接続点18の
電圧は、定電圧ダイオード101でクランプされるた
め、制御回路11に過電圧が印加されるのを防ぐことが
できる。
【0003】また、特開平6−89972号公報に記載
の回路は、図6に示すように、直流電源201と、イン
ダクタンス202、抵抗203で構成された誘導性負荷
204と、電界効果トランジスタ205と、抵抗206
〜208と、制御回回路209と、バイポーラトランジ
スタ210と、定電圧ダイオード211ととで構成され
る。
の回路は、図6に示すように、直流電源201と、イン
ダクタンス202、抵抗203で構成された誘導性負荷
204と、電界効果トランジスタ205と、抵抗206
〜208と、制御回回路209と、バイポーラトランジ
スタ210と、定電圧ダイオード211ととで構成され
る。
【0004】この回路では、電界効果トランジスタ20
5がOFFのときに、インダクタンス202より過電圧
が発生する。この時、抵抗206、バイポーラトランジ
スタ210のべース・エミッタ、定電圧ダイオード21
1、抵抗207、制御回路209を流れる電流により、
電界効果トランジスタ205のゲート・ソース間電圧が
VTHを越えると、電界効果トランジスタ205はON状
態へ推移し、逆にVTHより小さいと、電界効果トランジ
スタ205はOFF状態へ推移する。なお、VTHは、電
界効果トランジスタ205のスレッショルド電圧であ
る。これにより、電界効果トランジスタ205のドレイ
ン・ソース間電圧VDSを、 VDS=(VTH+VZ +VBE)×(R1+R2)/R2 以下にクランプするものである。なお、VBEはバイポー
ラトランジスタ210のベース・エミッタ間電圧、VZ
は定電圧ダイオード211の降伏電圧、R1,R2は抵
抗206,208の各抵抗値である。また、「VTH+V
BE」の温度係数を相殺する耐圧に定電圧ダイオード21
1を設定するというものである。
5がOFFのときに、インダクタンス202より過電圧
が発生する。この時、抵抗206、バイポーラトランジ
スタ210のべース・エミッタ、定電圧ダイオード21
1、抵抗207、制御回路209を流れる電流により、
電界効果トランジスタ205のゲート・ソース間電圧が
VTHを越えると、電界効果トランジスタ205はON状
態へ推移し、逆にVTHより小さいと、電界効果トランジ
スタ205はOFF状態へ推移する。なお、VTHは、電
界効果トランジスタ205のスレッショルド電圧であ
る。これにより、電界効果トランジスタ205のドレイ
ン・ソース間電圧VDSを、 VDS=(VTH+VZ +VBE)×(R1+R2)/R2 以下にクランプするものである。なお、VBEはバイポー
ラトランジスタ210のベース・エミッタ間電圧、VZ
は定電圧ダイオード211の降伏電圧、R1,R2は抵
抗206,208の各抵抗値である。また、「VTH+V
BE」の温度係数を相殺する耐圧に定電圧ダイオード21
1を設定するというものである。
【0005】しかしながら、このような定電圧ダイオー
ドを用いた回路では、クランプ電圧のバラツキが大き
く、例えば、温度依存性±7%を含めると20V±20
%程度あり、したがって制御回路213の耐圧マージン
を大きくとることが必要となり、チップサイズが大きく
なるとともに、動作速度が低下するという問題が生じ
る。
ドを用いた回路では、クランプ電圧のバラツキが大き
く、例えば、温度依存性±7%を含めると20V±20
%程度あり、したがって制御回路213の耐圧マージン
を大きくとることが必要となり、チップサイズが大きく
なるとともに、動作速度が低下するという問題が生じ
る。
【0006】そこて、定電圧ダイオードを用いない回路
が特開平6−232646号公報に提案されている。こ
の回路は、図7に示すように、直流電源301と、負荷
302と、電界効果トランジスタ303,304,30
5と、抵抗306,307と、制御回路308とで構成
される。この回路では、電界効果トランジスタ303へ
の通電中に、過電流により電界効果トランジスタ303
のON電圧が上昇すると、電界効果トランジスタ305
がONする。これにより、制御回路308からの電流が
抵抗307を流れることにより、電界効果トランジスタ
304のゲート・ソース間電圧がVTHを越えると、電界
効果トランジスタ304はON状態へ推移し、逆にVTH
より小さいと、電界効果トランジスタ304はOFF状
態へ推移する。これにより、電界効果トランジスタ30
4のドレイン・ソース間電圧VDSを、 VDS=VTH×(R1+R2)/R2 にクランプするものである。なお、R1,R2はそれぞ
れ抵抗306,307の抵抗値である。
が特開平6−232646号公報に提案されている。こ
の回路は、図7に示すように、直流電源301と、負荷
302と、電界効果トランジスタ303,304,30
5と、抵抗306,307と、制御回路308とで構成
される。この回路では、電界効果トランジスタ303へ
の通電中に、過電流により電界効果トランジスタ303
のON電圧が上昇すると、電界効果トランジスタ305
がONする。これにより、制御回路308からの電流が
抵抗307を流れることにより、電界効果トランジスタ
304のゲート・ソース間電圧がVTHを越えると、電界
効果トランジスタ304はON状態へ推移し、逆にVTH
より小さいと、電界効果トランジスタ304はOFF状
態へ推移する。これにより、電界効果トランジスタ30
4のドレイン・ソース間電圧VDSを、 VDS=VTH×(R1+R2)/R2 にクランプするものである。なお、R1,R2はそれぞ
れ抵抗306,307の抵抗値である。
【0007】
【発明が解決しようとする課題】前記したように、図5
及び図6に示した定電圧ダイオードを用いる回路では、
定電圧ダイオードのクランプ電圧のバラツキが顕著であ
り、これを回避するためには制御回路の耐圧マージンを
大きくとることが必要となり、チップサイズが大きくな
り、動作速度が低下してしまう。また、図7に示した定
電圧ダイオードを用いない回路では、定電圧ダイオード
によるクランプ電圧のバラツキは回避されるものの、こ
の回路構成においても電界効果トランジスタのスレッシ
ョルド電圧VTHの製造バラツキや温度依存性を考慮する
と、例えば、0.8V±0.4Vのように、±50%も
のバラツキとなってしまう。したがって、図7の回路に
おいても図5,図6の回路の問題を解消することは不十
分なものになっている。
及び図6に示した定電圧ダイオードを用いる回路では、
定電圧ダイオードのクランプ電圧のバラツキが顕著であ
り、これを回避するためには制御回路の耐圧マージンを
大きくとることが必要となり、チップサイズが大きくな
り、動作速度が低下してしまう。また、図7に示した定
電圧ダイオードを用いない回路では、定電圧ダイオード
によるクランプ電圧のバラツキは回避されるものの、こ
の回路構成においても電界効果トランジスタのスレッシ
ョルド電圧VTHの製造バラツキや温度依存性を考慮する
と、例えば、0.8V±0.4Vのように、±50%も
のバラツキとなってしまう。したがって、図7の回路に
おいても図5,図6の回路の問題を解消することは不十
分なものになっている。
【0008】本発明はクランプ電圧のバラツキを防止す
ることが可能であるとともに、チップサイズを縮小化し
た電圧クランプ回路を提供することにある。
ることが可能であるとともに、チップサイズを縮小化し
た電圧クランプ回路を提供することにある。
【0009】
【課題を解決するための手段】本発明は、電源と、この
電源の出力端間に二つの端子が接続される三端子定電圧
素子と、前記三端子定電圧素子の第1ないし第3の各端
子に接続されて負荷回路に定電圧を供給するクランプ回
路とを備えており、前記クランプ回路は、前記第1及び
第2の端子間に接続される直列接続された第1の抵抗お
よび第1のトランジスタと、前記第1の抵抗および第1
のトランジスタとの接続点と、前記第1のトランジスタ
のゲートもしくはベースとの間に接続される第2の抵抗
と、前記第1のトランジスタのゲートもしくはベースと
前記第3の端子間に接続される第3の抵抗と、前記直列
状態に接続された第2の抵抗と第3の抵抗と並列に接続
された制御回路とを備える構成とする。この場合、前記
第1のトランジスタのゲートもしくはベースと前記第3
の端子間に、第2のトランジスタ及び第3の抵抗が直列
に接続されていてもよい。
電源の出力端間に二つの端子が接続される三端子定電圧
素子と、前記三端子定電圧素子の第1ないし第3の各端
子に接続されて負荷回路に定電圧を供給するクランプ回
路とを備えており、前記クランプ回路は、前記第1及び
第2の端子間に接続される直列接続された第1の抵抗お
よび第1のトランジスタと、前記第1の抵抗および第1
のトランジスタとの接続点と、前記第1のトランジスタ
のゲートもしくはベースとの間に接続される第2の抵抗
と、前記第1のトランジスタのゲートもしくはベースと
前記第3の端子間に接続される第3の抵抗と、前記直列
状態に接続された第2の抵抗と第3の抵抗と並列に接続
された制御回路とを備える構成とする。この場合、前記
第1のトランジスタのゲートもしくはベースと前記第3
の端子間に、第2のトランジスタ及び第3の抵抗が直列
に接続されていてもよい。
【0010】また、前記クランプ回路は、前記第1及び
第3の端子間に接続される直列接続された第1の抵抗、
第1のトランジスタ及び第3のトランジスタと、前記第
1の抵抗および第1のトランジスタとの接続点と、前記
第1のトランジスタのゲートもしくはベースとの間に接
続される第2の抵抗と、前記第1のトランジスタのゲー
トもしくはベースと前記第3の端子間に接続される第3
の抵抗と、前記直列状態に接続された第2の抵抗と第3
の抵抗と並列に接続された制御回路と、前記第2の端子
と第3の端子間に直列接続される第4及び第5のトラン
ジスタと第4の抵抗とを備え、前記第3のトランジスタ
のゲートもしくはベースは前記第5のトランジスタと第
4のトランジスタの接続点に接続されている構成とす
る。
第3の端子間に接続される直列接続された第1の抵抗、
第1のトランジスタ及び第3のトランジスタと、前記第
1の抵抗および第1のトランジスタとの接続点と、前記
第1のトランジスタのゲートもしくはベースとの間に接
続される第2の抵抗と、前記第1のトランジスタのゲー
トもしくはベースと前記第3の端子間に接続される第3
の抵抗と、前記直列状態に接続された第2の抵抗と第3
の抵抗と並列に接続された制御回路と、前記第2の端子
と第3の端子間に直列接続される第4及び第5のトラン
ジスタと第4の抵抗とを備え、前記第3のトランジスタ
のゲートもしくはベースは前記第5のトランジスタと第
4のトランジスタの接続点に接続されている構成とす
る。
【0011】本発明の電源クランプ回路は、定電圧ダイ
オードを使用せず、定電圧回路を使用する。特に、この
定電圧回路として、通常、ICの低電圧側の電瀕として
使用している市販の三端子レギュレータを用いる。そし
て、この三端子レギュレータの端子にトランジスタと抵
抗とで構成されるクランプ回路を接続し、トランジスタ
のスレショルド電圧を利用することで過電圧を吸収して
電圧バラツキを低減し、かつ制御回路における定電圧を
保持する。
オードを使用せず、定電圧回路を使用する。特に、この
定電圧回路として、通常、ICの低電圧側の電瀕として
使用している市販の三端子レギュレータを用いる。そし
て、この三端子レギュレータの端子にトランジスタと抵
抗とで構成されるクランプ回路を接続し、トランジスタ
のスレショルド電圧を利用することで過電圧を吸収して
電圧バラツキを低減し、かつ制御回路における定電圧を
保持する。
【0012】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図1は本発明の第1の実施形態の回
路図である。同図において、インダクタンス1及び交流
電源2を内蔵する発電機3に対しダイオード4が直列に
接続され、この直列回路に対してバッテリ5と、定電圧
回路6とがそれぞれ並列に接続される。この定電圧回路
としては、通常、ICの低電圧側の電源として使用され
る市販の三端子レギュレータ(電圧バラツキ:±5%程
度)で構成される。そして、この定電圧回路6の三つの
端子がそれぞれ接続点P1,P2,P3としてクランプ
回路を構成するIC12に接続される。前記IC12
は、接続点P2にソースが、接続点P1に抵抗8を介し
てドレインが、接続点P3に分圧抵抗8,9を介してゲ
ートがそれぞれ接続されたNチャネル型の電界効果トラ
ンジスタ10とで構成されている。また、この電界効果
トランジスタ10のソース・ドレイン間に制御回路11
が接続されている。
参照して説明する。図1は本発明の第1の実施形態の回
路図である。同図において、インダクタンス1及び交流
電源2を内蔵する発電機3に対しダイオード4が直列に
接続され、この直列回路に対してバッテリ5と、定電圧
回路6とがそれぞれ並列に接続される。この定電圧回路
としては、通常、ICの低電圧側の電源として使用され
る市販の三端子レギュレータ(電圧バラツキ:±5%程
度)で構成される。そして、この定電圧回路6の三つの
端子がそれぞれ接続点P1,P2,P3としてクランプ
回路を構成するIC12に接続される。前記IC12
は、接続点P2にソースが、接続点P1に抵抗8を介し
てドレインが、接続点P3に分圧抵抗8,9を介してゲ
ートがそれぞれ接続されたNチャネル型の電界効果トラ
ンジスタ10とで構成されている。また、この電界効果
トランジスタ10のソース・ドレイン間に制御回路11
が接続されている。
【0013】このクランプ回路を備える電源回路の動作
を図2を参照して説明する。発電機3からダイオード4
を経て、バッテリ5を充電している状態で、ねじのゆる
み等によりバッテリ5の回路が断線Xすると、発電機3
のインダクタンス1により過電圧が発生し、IC12の
接続点P1と接続点P3(GND)の間に前記過電圧が
印加される。しかし、接続点P2の電圧は、定電圧回路
6の出力電圧Eであり、一定電圧に保たれる。したがっ
て、電界効果トランジスタ10のゲート電圧は、「E+
VTN」となる。ここで、VTNは、電界効果トランジスタ
10のスレッショルド電圧を示す。そして、前記ゲート
電圧、すなわち接続点P4の電圧が上昇しようとしたと
しても、電界効果トランジスタ10のゲート・ソース間
電圧がVTNを越えたときに、電界効果トランジスタ10
がON状態となってドレイン・ソース間が導通されるた
め、接続点P4の電圧は「E+VTN」に戻される。した
がって、制御回路11の電圧である接続点P5の電圧V
P5は、 VP5=(E+VTN)×(R8+R9)/R9 となり、過電圧が印加されるのを防止することができ
る。なお、R8,R9はそれぞれ抵抗8,9の抵抗値で
ある。例えば、E=5V±5%,VTN=0.8V±0.
4V,R8:R9=2.45:1とすると、クランプ電
圧は20V±2.3Vとなり、バラツキが抑制されてい
ることが判る。
を図2を参照して説明する。発電機3からダイオード4
を経て、バッテリ5を充電している状態で、ねじのゆる
み等によりバッテリ5の回路が断線Xすると、発電機3
のインダクタンス1により過電圧が発生し、IC12の
接続点P1と接続点P3(GND)の間に前記過電圧が
印加される。しかし、接続点P2の電圧は、定電圧回路
6の出力電圧Eであり、一定電圧に保たれる。したがっ
て、電界効果トランジスタ10のゲート電圧は、「E+
VTN」となる。ここで、VTNは、電界効果トランジスタ
10のスレッショルド電圧を示す。そして、前記ゲート
電圧、すなわち接続点P4の電圧が上昇しようとしたと
しても、電界効果トランジスタ10のゲート・ソース間
電圧がVTNを越えたときに、電界効果トランジスタ10
がON状態となってドレイン・ソース間が導通されるた
め、接続点P4の電圧は「E+VTN」に戻される。した
がって、制御回路11の電圧である接続点P5の電圧V
P5は、 VP5=(E+VTN)×(R8+R9)/R9 となり、過電圧が印加されるのを防止することができ
る。なお、R8,R9はそれぞれ抵抗8,9の抵抗値で
ある。例えば、E=5V±5%,VTN=0.8V±0.
4V,R8:R9=2.45:1とすると、クランプ電
圧は20V±2.3Vとなり、バラツキが抑制されてい
ることが判る。
【0014】図3は本発明の第2の実施形態の回路図で
ある。なお、図1と等価な部分には同一符号を付して説
明は省略する。この実施形態では、クランプ回路を構成
するIC12Aは、電界効果トランジスタ10のゲート
と抵抗9間に、ゲート・ドレインを接続した第2の電界
効果トランジスタ13のソース・ドレインを介挿接続し
ている。なお、この第2の電界効果トランジスタ13
は、前記電界効果トランジスタ10と同一導電型のNチ
ャネル型の電界効果トランジスタが用いられる。
ある。なお、図1と等価な部分には同一符号を付して説
明は省略する。この実施形態では、クランプ回路を構成
するIC12Aは、電界効果トランジスタ10のゲート
と抵抗9間に、ゲート・ドレインを接続した第2の電界
効果トランジスタ13のソース・ドレインを介挿接続し
ている。なお、この第2の電界効果トランジスタ13
は、前記電界効果トランジスタ10と同一導電型のNチ
ャネル型の電界効果トランジスタが用いられる。
【0015】この第2の実施形態では、発電機3におい
て過電圧が発生し、接続点P4の電圧が上昇しようとす
ると、電界効果トランジスタ10がON状態となるた
め、前記第1の実施形態と同様に接続点P4の電圧は
「E+VTN」に保持される。ここで、電界効果トランジ
スタ10と同じ導電型の第2の電界効果トランジスタ1
3が存在するため、接続点P4の電圧EP4は「E+V
TN1 −VTN2 」となる。したがって、両電界効果トラン
ジスタ10,13を同じスレッショルド電圧とすること
により、接続点P6の電圧VP6は「E+VTN−VTN=
E」となる。したがって、接続点P5の電圧VP5は、 VP5=E×(R8+R9)/R9+VTN となる。したがって、電圧がクランプされるため、制御
回路11に過電圧が印加されるのを防ぐことができる。
例えば、E=5V±5%、VTN=0.8V±0.4V、
R8:R9=2.84:1とすると、クランプ電圧は2
0V±1.4Vとなり、第1の実施形態よりもバラツキ
が抑制されていることが判る。
て過電圧が発生し、接続点P4の電圧が上昇しようとす
ると、電界効果トランジスタ10がON状態となるた
め、前記第1の実施形態と同様に接続点P4の電圧は
「E+VTN」に保持される。ここで、電界効果トランジ
スタ10と同じ導電型の第2の電界効果トランジスタ1
3が存在するため、接続点P4の電圧EP4は「E+V
TN1 −VTN2 」となる。したがって、両電界効果トラン
ジスタ10,13を同じスレッショルド電圧とすること
により、接続点P6の電圧VP6は「E+VTN−VTN=
E」となる。したがって、接続点P5の電圧VP5は、 VP5=E×(R8+R9)/R9+VTN となる。したがって、電圧がクランプされるため、制御
回路11に過電圧が印加されるのを防ぐことができる。
例えば、E=5V±5%、VTN=0.8V±0.4V、
R8:R9=2.84:1とすると、クランプ電圧は2
0V±1.4Vとなり、第1の実施形態よりもバラツキ
が抑制されていることが判る。
【0016】図4は本発明の第3の実施形態の回路図で
ある。同図において、前記第1及び第2の各実施形態と
等価な部分には同一符号を付してその説明は省略する。
この実施形態では、クランプ回路としてのIC12B
は、前記電界効果トランジスタ10と逆導電型のPチャ
ネル型の第3の電界効果トランジスタ14のドレイン・
ソースを前記電界効果トランジスタ10のソースと接続
点P3との間に接続する。また、前記電界効果トランジ
スタ10と同じNチャネル型の第4の電界効果トランジ
スタ15と逆のNチャネル型の第5の電界効果トランジ
スタ16のソース・ドレインをそれぞれ縦続接続し、抵
抗17を介して前記接続点P2とP3の間に接続してい
る。なお、これら第4及び第5の各電界効果トランジス
タ15,16のゲートはそれぞれドレインに接続してお
り、また前記第3の電界効果トランジスタ14のゲート
は第5の電界効果トランジスタ16と抵抗17との接続
点P7に接続している。
ある。同図において、前記第1及び第2の各実施形態と
等価な部分には同一符号を付してその説明は省略する。
この実施形態では、クランプ回路としてのIC12B
は、前記電界効果トランジスタ10と逆導電型のPチャ
ネル型の第3の電界効果トランジスタ14のドレイン・
ソースを前記電界効果トランジスタ10のソースと接続
点P3との間に接続する。また、前記電界効果トランジ
スタ10と同じNチャネル型の第4の電界効果トランジ
スタ15と逆のNチャネル型の第5の電界効果トランジ
スタ16のソース・ドレインをそれぞれ縦続接続し、抵
抗17を介して前記接続点P2とP3の間に接続してい
る。なお、これら第4及び第5の各電界効果トランジス
タ15,16のゲートはそれぞれドレインに接続してお
り、また前記第3の電界効果トランジスタ14のゲート
は第5の電界効果トランジスタ16と抵抗17との接続
点P7に接続している。
【0017】この構成では、発電機3に過電圧が発生し
たとき、接続点P7の電圧VP7は、‘「E−VTN一
VTP」となる。ここで、VTN,VTPは、それぞれ前記し
たNチャネル型、Pチャネル型の各電界効果トランジス
タ10,14,15,16のスレッショルド電圧の絶対
値であり、特にここで同じ導電型のトランジスタの絶対
値はそれぞれ等しいものとする。そして、接続点P4の
電圧VP4は、接続点P7の電圧+電界効果トランジスタ
14のスレッショルド電圧+電界効果トランジスタ10
のスレッショルド電圧であることより、 VP4=E−VTN−VTP+VTP+VTN=E となる。仮に、接続点P4の電圧VP4が上昇し、すなわ
ち接続点P5の電圧が上昇するとしても、電界効果トラ
ンジスタ10がON状態になるため、接続点P4の電圧
VP4は「E」に戻る。これにより、接続点P5の電圧V
P5は、 VP5=E×(R8+R9)/R9 となる。したがって、電圧がクランプされるため、制御
回路11に過電圧が印加されるのを防ぐことができる。
例えば、E=5V±5%、VTN=0.8V±0.4V、
VTP=0.7V±0.4V、R8:R9=3:1とする
と、クランプ電圧は20V±1.0Vとなり、前記各実
施形態よりもバラツキが抑制されていることが判る。ま
た、電圧をクランプしたときに流れる電流が、電界効果
トランジスタ10、電界効果トランジスタ14を流れる
ため、定電圧回路6に流れ込むことはなく、定電圧回路
の電流吸収能力にかかわらず、安定したクランプ電圧を
得ることができる。
たとき、接続点P7の電圧VP7は、‘「E−VTN一
VTP」となる。ここで、VTN,VTPは、それぞれ前記し
たNチャネル型、Pチャネル型の各電界効果トランジス
タ10,14,15,16のスレッショルド電圧の絶対
値であり、特にここで同じ導電型のトランジスタの絶対
値はそれぞれ等しいものとする。そして、接続点P4の
電圧VP4は、接続点P7の電圧+電界効果トランジスタ
14のスレッショルド電圧+電界効果トランジスタ10
のスレッショルド電圧であることより、 VP4=E−VTN−VTP+VTP+VTN=E となる。仮に、接続点P4の電圧VP4が上昇し、すなわ
ち接続点P5の電圧が上昇するとしても、電界効果トラ
ンジスタ10がON状態になるため、接続点P4の電圧
VP4は「E」に戻る。これにより、接続点P5の電圧V
P5は、 VP5=E×(R8+R9)/R9 となる。したがって、電圧がクランプされるため、制御
回路11に過電圧が印加されるのを防ぐことができる。
例えば、E=5V±5%、VTN=0.8V±0.4V、
VTP=0.7V±0.4V、R8:R9=3:1とする
と、クランプ電圧は20V±1.0Vとなり、前記各実
施形態よりもバラツキが抑制されていることが判る。ま
た、電圧をクランプしたときに流れる電流が、電界効果
トランジスタ10、電界効果トランジスタ14を流れる
ため、定電圧回路6に流れ込むことはなく、定電圧回路
の電流吸収能力にかかわらず、安定したクランプ電圧を
得ることができる。
【0018】なお、前記第1ないし第3の実施形態で
は、保護すべき制御回路11がGND側にあるため、G
ND側にある定電圧回路6とNチャネル型電界効果トラ
ンジスタを主体に回路を構成しているが、保護すべき回
路が電源側にある場合には、電源側にある定電圧回路と
Pチャネル型電界効果トランジスタでクランプ回路を構
成すればよい。また、前記各実施形態ではトランジスタ
として電界効果トランジスタを用いているが、バイポー
ラトランジスタを用いても同様に適用できる。この場合
には、前記各実施形態のNチャネル型電界効果トランジ
スタとしてNPNバイポーラトランジスタを、Pチャネ
ル型電界効果トランジスタとしてPNPバイポーラトラ
ンジスタを用いればよい。
は、保護すべき制御回路11がGND側にあるため、G
ND側にある定電圧回路6とNチャネル型電界効果トラ
ンジスタを主体に回路を構成しているが、保護すべき回
路が電源側にある場合には、電源側にある定電圧回路と
Pチャネル型電界効果トランジスタでクランプ回路を構
成すればよい。また、前記各実施形態ではトランジスタ
として電界効果トランジスタを用いているが、バイポー
ラトランジスタを用いても同様に適用できる。この場合
には、前記各実施形態のNチャネル型電界効果トランジ
スタとしてNPNバイポーラトランジスタを、Pチャネ
ル型電界効果トランジスタとしてPNPバイポーラトラ
ンジスタを用いればよい。
【0019】
【発明の効果】以上説明したように本発明は、三端子レ
ギュレータの三つの端子にトランジスタと抵抗とで構成
されるクランプ回路を接続し、そのトランジスタのスレ
ッショルド電圧を利用することでクランプ動作を行って
いるので、定電圧ダイオードを用いなくとも定電圧回路
が構成でき、しかもトランジスタのスレッショルド電圧
が電源電圧に対する比率を低減できるため、クランプ電
圧のバラツキを小さくすることができる。これにより、
制御回路の耐圧マージンを小さくすることが可飽とな
り、チップサイズが小さくなるとともに、動作速度の増
加を可能とし、小型化、軽量化、高速化を図ることがで
きる。
ギュレータの三つの端子にトランジスタと抵抗とで構成
されるクランプ回路を接続し、そのトランジスタのスレ
ッショルド電圧を利用することでクランプ動作を行って
いるので、定電圧ダイオードを用いなくとも定電圧回路
が構成でき、しかもトランジスタのスレッショルド電圧
が電源電圧に対する比率を低減できるため、クランプ電
圧のバラツキを小さくすることができる。これにより、
制御回路の耐圧マージンを小さくすることが可飽とな
り、チップサイズが小さくなるとともに、動作速度の増
加を可能とし、小型化、軽量化、高速化を図ることがで
きる。
【図1】本発明の第1の実施形態の回路図である。
【図2】図1の回路の動作を説明するための波形図であ
る。
る。
【図3】本発明の第2の実施形態の回路図である。
【図4】本発明の第3の実施形態の回路図である。
【図5】従来のクランプ回路の一例の回路図である。
【図6】従来のクランプ回路の他の例の回路図である。
【図7】従来のクランプ回路のさらに他の例の回路図で
ある。
ある。
1 インダクタンス 2 交流電源 3 発電機 4 ダイオード 5 バッテリ 6 定電圧回路 7,8,9 抵抗 10 電界効果トランジスタ 11 制御回路 12,12A,12B IC 13,14,15,16 電界効果トランジスタ 17 抵抗
Claims (3)
- 【請求項1】 電源と、この電源の出力端間に二つの端
子が接続される三端子定電圧素子と、前記三端子定電圧
素子の第1ないし第3の各端子に接続されたクランプ回
路とを備え、前記クランプ回路は、前記第1及び第2の
端子間に接続される直列接続された第1の抵抗および第
1のトランジスタと、前記第1の抵抗および第1のトラ
ンジスタとの接続点と、前記第1のトランジスタのゲー
トもしくはベースとの間に接続される第2の抵抗と、前
記第1のトランジスタのゲートもしくはベースと前記第
3の端子間に接続される第3の抵抗と、前記直列状態に
接続された第2の抵抗と第3の抵抗と並列に制御回路が
接続されていることを特徴とする電圧クランプ回路 - 【請求項2】 前記第1のトランジスタのゲートもしく
はベースと前記第3の端子間に、第2のトランジスタ及
び第3の抵抗が直列に接続されている請求項1に記載の
電圧クランプ回路 - 【請求項3】 電源と、この電源の出力端間に二つの端
子が接続される三端子定電圧素子と、前記三端子定電圧
素子の第1ないし第3の各端子に接続されたクランプ回
路とを備え、前記クランプ回路は、前記第1及び第3の
端子間に接続される直列接続された第1の抵抗、第1の
トランジスタ及び第3のトランジスタと、前記第1の抵
抗および第1のトランジスタとの接続点と、前記第1の
トランジスタのゲートもしくはベースとの間に接続され
る第2の抵抗と、前記第1のトランジスタのゲートもし
くはベースと前記第3の端子間に接続される第3の抵抗
と、前記直列状態に接続された第2の抵抗と第3の抵抗
と並列に接続された制御回路と、前記第2の端子と第3
の端子間に直列接続される第4及び第5のトランジスタ
と第4の抵抗とを備え、前記第3のトランジスタのゲー
トもしくはベースは前記第5のトランジスタと第4のト
ランジスタの接続点に接続されていることを特徴とする
電圧クランプ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09192586A JP3092549B2 (ja) | 1997-07-17 | 1997-07-17 | 電圧クランプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09192586A JP3092549B2 (ja) | 1997-07-17 | 1997-07-17 | 電圧クランプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1141801A true JPH1141801A (ja) | 1999-02-12 |
JP3092549B2 JP3092549B2 (ja) | 2000-09-25 |
Family
ID=16293752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09192586A Expired - Fee Related JP3092549B2 (ja) | 1997-07-17 | 1997-07-17 | 電圧クランプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3092549B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7312967B2 (en) | 2003-01-21 | 2007-12-25 | Rohm Co., Ltd. | Electronic apparatus |
US7576964B2 (en) | 2003-09-30 | 2009-08-18 | Nec Electronics Corporation | Overvoltage protection circuit of output MOS transistor |
WO2014164182A1 (en) * | 2013-03-11 | 2014-10-09 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
CN107659128A (zh) * | 2017-07-06 | 2018-02-02 | 深圳市华芯邦科技有限公司 | Dc/dc开关变换器功率输出晶体管集成驱动电路 |
-
1997
- 1997-07-17 JP JP09192586A patent/JP3092549B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7312967B2 (en) | 2003-01-21 | 2007-12-25 | Rohm Co., Ltd. | Electronic apparatus |
KR100864346B1 (ko) | 2003-01-21 | 2008-10-17 | 로무 가부시키가이샤 | 전자 장치 |
CN100431234C (zh) * | 2003-01-21 | 2008-11-05 | 罗姆股份有限公司 | 电子装置 |
US7576964B2 (en) | 2003-09-30 | 2009-08-18 | Nec Electronics Corporation | Overvoltage protection circuit of output MOS transistor |
WO2014164182A1 (en) * | 2013-03-11 | 2014-10-09 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
US9182767B2 (en) | 2013-03-11 | 2015-11-10 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
CN107659128A (zh) * | 2017-07-06 | 2018-02-02 | 深圳市华芯邦科技有限公司 | Dc/dc开关变换器功率输出晶体管集成驱动电路 |
CN107659128B (zh) * | 2017-07-06 | 2023-07-07 | 深圳市华芯邦科技有限公司 | Dc/dc开关变换器功率输出晶体管集成驱动电路 |
Also Published As
Publication number | Publication date |
---|---|
JP3092549B2 (ja) | 2000-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10295577B1 (en) | Current sensor with extended voltage range | |
US7579880B2 (en) | Circuit for driving a semiconductor element | |
US10715132B2 (en) | Gate driver circuit of power transistor, and motor driver circuit | |
US7561404B2 (en) | Biased-MOSFET active bridge | |
US8093924B2 (en) | Low side driver | |
JPH06244693A (ja) | Mos電界効果トランジスタスイッチ回路 | |
US7821233B2 (en) | Charging circuit | |
US5539603A (en) | Current protection method and apparatus and current protected low dropout voltage circuits | |
US6465999B2 (en) | Current-limited switch with fast transient response | |
US7817389B2 (en) | Electrostatic discharge protection device for high speed transmission lines | |
JP3092549B2 (ja) | 電圧クランプ回路 | |
US20230246640A1 (en) | Wide voltage gate driver using low gate oxide transistors | |
CN114784927B (zh) | 一种用于节约芯片版图面积的供电电路 | |
US7301745B2 (en) | Temperature dependent switching circuit | |
JP2003078361A (ja) | 電源回路及び半導体装置 | |
JP3802412B2 (ja) | Mosトランジスタ出力回路 | |
US20020000844A1 (en) | Comparator and a control circuit for a power MOSFET | |
US11243235B2 (en) | Load current sensing at low output voltage | |
US7279880B2 (en) | Temperature independent low voltage reference circuit | |
JP4110701B2 (ja) | 過電圧保護回路 | |
JPH06245366A (ja) | 過電圧保護回路 | |
JPH03117017A (ja) | トランジスタ出力回路 | |
TWI769003B (zh) | 具有自適應機制的電壓轉換電路 | |
US11489439B1 (en) | Spike suppression circuit and power converter and control method thereof | |
CN109089351B (zh) | 一种led驱动电源芯片 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |