JPH1141801A - 電圧クランプ回路 - Google Patents
電圧クランプ回路Info
- Publication number
- JPH1141801A JPH1141801A JP9192586A JP19258697A JPH1141801A JP H1141801 A JPH1141801 A JP H1141801A JP 9192586 A JP9192586 A JP 9192586A JP 19258697 A JP19258697 A JP 19258697A JP H1141801 A JPH1141801 A JP H1141801A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- resistor
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 定電圧ダイオードを用いたクランプ回路で
は、定電圧ダイオードの特性バラツキによって電圧バラ
ツキが大きくなり、負荷回路の耐圧マージンが大きくな
る。 【解決手段】 発電機３の出力端に三端子レギュレータ
６を接続し、この三端子レギュレータの三つの端子にク
ランプ回路ＩＣ１２を接続する。このクランプ回路は、
１つのトランジスタ１０、３つの抵抗７，８，９、及び
制御回路１１で構成され、トランジスタ１０におけるス
レッショルド電圧を利用することで、電圧をクランプす
るとともに、制御回路１１への過電圧を防止する。定電
圧ダイオードを用いていないので、クランプする電圧バ
ラツキを抑制でき、制御回路での耐圧マージンを低減
し、チップサイズを小さくしかつ動作速度の低下を可能
とし、小型化、軽量化、高速化を図ることができる。
は、定電圧ダイオードの特性バラツキによって電圧バラ
ツキが大きくなり、負荷回路の耐圧マージンが大きくな
る。 【解決手段】 発電機３の出力端に三端子レギュレータ
６を接続し、この三端子レギュレータの三つの端子にク
ランプ回路ＩＣ１２を接続する。このクランプ回路は、
１つのトランジスタ１０、３つの抵抗７，８，９、及び
制御回路１１で構成され、トランジスタ１０におけるス
レッショルド電圧を利用することで、電圧をクランプす
るとともに、制御回路１１への過電圧を防止する。定電
圧ダイオードを用いていないので、クランプする電圧バ
ラツキを抑制でき、制御回路での耐圧マージンを低減
し、チップサイズを小さくしかつ動作速度の低下を可能
とし、小型化、軽量化、高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、サージ電圧などの
過電圧をある一定の電圧以下とする電圧クランプ回路に
関する。
過電圧をある一定の電圧以下とする電圧クランプ回路に
関する。
【０００２】
【従来の技術】従来、この種のクランプ回路として、図
５に示す回路構成のものがある。この回路では、インダ
クタンス１と交流電源２を内蔵する発電機３に、ダイオ
ード４を直列接続し、かつこの直列回路にバッテリ５を
並列に接続した電源回路として構成され、この電源回路
にクランプ回路ＩＣ１０２が接続されている。そして、
発電機３からダイオード４を経て、バッテリ５に充電し
ている状態で、ねじのゆるみ等によりバッテリ５につな
がる線が断線１３すると、インダクタンス１により発電
機３に過電圧が発生する。このため、接続点Ｐ１，Ｐ３
間に接続されている制御回路１１に過電圧が印加され、
制御回路１１が破壊に至ることがある。このため、この
回路では接続点Ｐ１，Ｐ３の間に抵抗１０３と定電圧ダ
イオード１０１を直列接続し、かつこの定電圧ダイオー
ド１０１の両端に前記制御回路１１を接続している。し
たがって、制御回路１１が接続されている接続点１８の
電圧は、定電圧ダイオード１０１でクランプされるた
め、制御回路１１に過電圧が印加されるのを防ぐことが
できる。
５に示す回路構成のものがある。この回路では、インダ
クタンス１と交流電源２を内蔵する発電機３に、ダイオ
ード４を直列接続し、かつこの直列回路にバッテリ５を
並列に接続した電源回路として構成され、この電源回路
にクランプ回路ＩＣ１０２が接続されている。そして、
発電機３からダイオード４を経て、バッテリ５に充電し
ている状態で、ねじのゆるみ等によりバッテリ５につな
がる線が断線１３すると、インダクタンス１により発電
機３に過電圧が発生する。このため、接続点Ｐ１，Ｐ３
間に接続されている制御回路１１に過電圧が印加され、
制御回路１１が破壊に至ることがある。このため、この
回路では接続点Ｐ１，Ｐ３の間に抵抗１０３と定電圧ダ
イオード１０１を直列接続し、かつこの定電圧ダイオー
ド１０１の両端に前記制御回路１１を接続している。し
たがって、制御回路１１が接続されている接続点１８の
電圧は、定電圧ダイオード１０１でクランプされるた
め、制御回路１１に過電圧が印加されるのを防ぐことが
できる。
【０００３】また、特開平６−８９９７２号公報に記載
の回路は、図６に示すように、直流電源２０１と、イン
ダクタンス２０２、抵抗２０３で構成された誘導性負荷
２０４と、電界効果トランジスタ２０５と、抵抗２０６
〜２０８と、制御回回路２０９と、バイポーラトランジ
スタ２１０と、定電圧ダイオード２１１ととで構成され
る。
の回路は、図６に示すように、直流電源２０１と、イン
ダクタンス２０２、抵抗２０３で構成された誘導性負荷
２０４と、電界効果トランジスタ２０５と、抵抗２０６
〜２０８と、制御回回路２０９と、バイポーラトランジ
スタ２１０と、定電圧ダイオード２１１ととで構成され
る。
【０００４】この回路では、電界効果トランジスタ２０
５がＯＦＦのときに、インダクタンス２０２より過電圧
が発生する。この時、抵抗２０６、バイポーラトランジ
スタ２１０のべース・エミッタ、定電圧ダイオード２１
１、抵抗２０７、制御回路２０９を流れる電流により、
電界効果トランジスタ２０５のゲート・ソース間電圧が
ＶTHを越えると、電界効果トランジスタ２０５はＯＮ状
態へ推移し、逆にＶTHより小さいと、電界効果トランジ
スタ２０５はＯＦＦ状態へ推移する。なお、ＶTHは、電
界効果トランジスタ２０５のスレッショルド電圧であ
る。これにより、電界効果トランジスタ２０５のドレイ
ン・ソース間電圧ＶDSを、 ＶDS＝（ＶTH＋ＶZ ＋ＶBE）×（Ｒ１＋Ｒ２）／Ｒ２ 以下にクランプするものである。なお、ＶBEはバイポー
ラトランジスタ２１０のベース・エミッタ間電圧、ＶZ
は定電圧ダイオード２１１の降伏電圧、Ｒ１，Ｒ２は抵
抗２０６，２０８の各抵抗値である。また、「ＶTH＋Ｖ
BE」の温度係数を相殺する耐圧に定電圧ダイオード２１
１を設定するというものである。
５がＯＦＦのときに、インダクタンス２０２より過電圧
が発生する。この時、抵抗２０６、バイポーラトランジ
スタ２１０のべース・エミッタ、定電圧ダイオード２１
１、抵抗２０７、制御回路２０９を流れる電流により、
電界効果トランジスタ２０５のゲート・ソース間電圧が
ＶTHを越えると、電界効果トランジスタ２０５はＯＮ状
態へ推移し、逆にＶTHより小さいと、電界効果トランジ
スタ２０５はＯＦＦ状態へ推移する。なお、ＶTHは、電
界効果トランジスタ２０５のスレッショルド電圧であ
る。これにより、電界効果トランジスタ２０５のドレイ
ン・ソース間電圧ＶDSを、 ＶDS＝（ＶTH＋ＶZ ＋ＶBE）×（Ｒ１＋Ｒ２）／Ｒ２ 以下にクランプするものである。なお、ＶBEはバイポー
ラトランジスタ２１０のベース・エミッタ間電圧、ＶZ
は定電圧ダイオード２１１の降伏電圧、Ｒ１，Ｒ２は抵
抗２０６，２０８の各抵抗値である。また、「ＶTH＋Ｖ
BE」の温度係数を相殺する耐圧に定電圧ダイオード２１
１を設定するというものである。
【０００５】しかしながら、このような定電圧ダイオー
ドを用いた回路では、クランプ電圧のバラツキが大き
く、例えば、温度依存性±７％を含めると２０Ｖ±２０
％程度あり、したがって制御回路２１３の耐圧マージン
を大きくとることが必要となり、チップサイズが大きく
なるとともに、動作速度が低下するという問題が生じ
る。
ドを用いた回路では、クランプ電圧のバラツキが大き
く、例えば、温度依存性±７％を含めると２０Ｖ±２０
％程度あり、したがって制御回路２１３の耐圧マージン
を大きくとることが必要となり、チップサイズが大きく
なるとともに、動作速度が低下するという問題が生じ
る。
【０００６】そこて、定電圧ダイオードを用いない回路
が特開平６−２３２６４６号公報に提案されている。こ
の回路は、図７に示すように、直流電源３０１と、負荷
３０２と、電界効果トランジスタ３０３，３０４，３０
５と、抵抗３０６，３０７と、制御回路３０８とで構成
される。この回路では、電界効果トランジスタ３０３へ
の通電中に、過電流により電界効果トランジスタ３０３
のＯＮ電圧が上昇すると、電界効果トランジスタ３０５
がＯＮする。これにより、制御回路３０８からの電流が
抵抗３０７を流れることにより、電界効果トランジスタ
３０４のゲート・ソース間電圧がＶTHを越えると、電界
効果トランジスタ３０４はＯＮ状態へ推移し、逆にＶTH
より小さいと、電界効果トランジスタ３０４はＯＦＦ状
態へ推移する。これにより、電界効果トランジスタ３０
４のドレイン・ソース間電圧ＶDSを、 ＶDS＝ＶTH×（Ｒ１＋Ｒ２）／Ｒ２ にクランプするものである。なお、Ｒ１，Ｒ２はそれぞ
れ抵抗３０６，３０７の抵抗値である。
が特開平６−２３２６４６号公報に提案されている。こ
の回路は、図７に示すように、直流電源３０１と、負荷
３０２と、電界効果トランジスタ３０３，３０４，３０
５と、抵抗３０６，３０７と、制御回路３０８とで構成
される。この回路では、電界効果トランジスタ３０３へ
の通電中に、過電流により電界効果トランジスタ３０３
のＯＮ電圧が上昇すると、電界効果トランジスタ３０５
がＯＮする。これにより、制御回路３０８からの電流が
抵抗３０７を流れることにより、電界効果トランジスタ
３０４のゲート・ソース間電圧がＶTHを越えると、電界
効果トランジスタ３０４はＯＮ状態へ推移し、逆にＶTH
より小さいと、電界効果トランジスタ３０４はＯＦＦ状
態へ推移する。これにより、電界効果トランジスタ３０
４のドレイン・ソース間電圧ＶDSを、 ＶDS＝ＶTH×（Ｒ１＋Ｒ２）／Ｒ２ にクランプするものである。なお、Ｒ１，Ｒ２はそれぞ
れ抵抗３０６，３０７の抵抗値である。
【０００７】
【発明が解決しようとする課題】前記したように、図５
及び図６に示した定電圧ダイオードを用いる回路では、
定電圧ダイオードのクランプ電圧のバラツキが顕著であ
り、これを回避するためには制御回路の耐圧マージンを
大きくとることが必要となり、チップサイズが大きくな
り、動作速度が低下してしまう。また、図７に示した定
電圧ダイオードを用いない回路では、定電圧ダイオード
によるクランプ電圧のバラツキは回避されるものの、こ
の回路構成においても電界効果トランジスタのスレッシ
ョルド電圧ＶTHの製造バラツキや温度依存性を考慮する
と、例えば、０．８Ｖ±０．４Ｖのように、±５０％も
のバラツキとなってしまう。したがって、図７の回路に
おいても図５，図６の回路の問題を解消することは不十
分なものになっている。
及び図６に示した定電圧ダイオードを用いる回路では、
定電圧ダイオードのクランプ電圧のバラツキが顕著であ
り、これを回避するためには制御回路の耐圧マージンを
大きくとることが必要となり、チップサイズが大きくな
り、動作速度が低下してしまう。また、図７に示した定
電圧ダイオードを用いない回路では、定電圧ダイオード
によるクランプ電圧のバラツキは回避されるものの、こ
の回路構成においても電界効果トランジスタのスレッシ
ョルド電圧ＶTHの製造バラツキや温度依存性を考慮する
と、例えば、０．８Ｖ±０．４Ｖのように、±５０％も
のバラツキとなってしまう。したがって、図７の回路に
おいても図５，図６の回路の問題を解消することは不十
分なものになっている。
【０００８】本発明はクランプ電圧のバラツキを防止す
ることが可能であるとともに、チップサイズを縮小化し
た電圧クランプ回路を提供することにある。
ることが可能であるとともに、チップサイズを縮小化し
た電圧クランプ回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、電源と、この
電源の出力端間に二つの端子が接続される三端子定電圧
素子と、前記三端子定電圧素子の第１ないし第３の各端
子に接続されて負荷回路に定電圧を供給するクランプ回
路とを備えており、前記クランプ回路は、前記第１及び
第２の端子間に接続される直列接続された第１の抵抗お
よび第１のトランジスタと、前記第１の抵抗および第１
のトランジスタとの接続点と、前記第１のトランジスタ
のゲートもしくはベースとの間に接続される第２の抵抗
と、前記第１のトランジスタのゲートもしくはベースと
前記第３の端子間に接続される第３の抵抗と、前記直列
状態に接続された第２の抵抗と第３の抵抗と並列に接続
された制御回路とを備える構成とする。この場合、前記
第１のトランジスタのゲートもしくはベースと前記第３
の端子間に、第２のトランジスタ及び第３の抵抗が直列
に接続されていてもよい。
電源の出力端間に二つの端子が接続される三端子定電圧
素子と、前記三端子定電圧素子の第１ないし第３の各端
子に接続されて負荷回路に定電圧を供給するクランプ回
路とを備えており、前記クランプ回路は、前記第１及び
第２の端子間に接続される直列接続された第１の抵抗お
よび第１のトランジスタと、前記第１の抵抗および第１
のトランジスタとの接続点と、前記第１のトランジスタ
のゲートもしくはベースとの間に接続される第２の抵抗
と、前記第１のトランジスタのゲートもしくはベースと
前記第３の端子間に接続される第３の抵抗と、前記直列
状態に接続された第２の抵抗と第３の抵抗と並列に接続
された制御回路とを備える構成とする。この場合、前記
第１のトランジスタのゲートもしくはベースと前記第３
の端子間に、第２のトランジスタ及び第３の抵抗が直列
に接続されていてもよい。
【００１０】また、前記クランプ回路は、前記第１及び
第３の端子間に接続される直列接続された第１の抵抗、
第１のトランジスタ及び第３のトランジスタと、前記第
１の抵抗および第１のトランジスタとの接続点と、前記
第１のトランジスタのゲートもしくはベースとの間に接
続される第２の抵抗と、前記第１のトランジスタのゲー
トもしくはベースと前記第３の端子間に接続される第３
の抵抗と、前記直列状態に接続された第２の抵抗と第３
の抵抗と並列に接続された制御回路と、前記第２の端子
と第３の端子間に直列接続される第４及び第５のトラン
ジスタと第４の抵抗とを備え、前記第３のトランジスタ
のゲートもしくはベースは前記第５のトランジスタと第
４のトランジスタの接続点に接続されている構成とす
る。
第３の端子間に接続される直列接続された第１の抵抗、
第１のトランジスタ及び第３のトランジスタと、前記第
１の抵抗および第１のトランジスタとの接続点と、前記
第１のトランジスタのゲートもしくはベースとの間に接
続される第２の抵抗と、前記第１のトランジスタのゲー
トもしくはベースと前記第３の端子間に接続される第３
の抵抗と、前記直列状態に接続された第２の抵抗と第３
の抵抗と並列に接続された制御回路と、前記第２の端子
と第３の端子間に直列接続される第４及び第５のトラン
ジスタと第４の抵抗とを備え、前記第３のトランジスタ
のゲートもしくはベースは前記第５のトランジスタと第
４のトランジスタの接続点に接続されている構成とす
る。
【００１１】本発明の電源クランプ回路は、定電圧ダイ
オードを使用せず、定電圧回路を使用する。特に、この
定電圧回路として、通常、ＩＣの低電圧側の電瀕として
使用している市販の三端子レギュレータを用いる。そし
て、この三端子レギュレータの端子にトランジスタと抵
抗とで構成されるクランプ回路を接続し、トランジスタ
のスレショルド電圧を利用することで過電圧を吸収して
電圧バラツキを低減し、かつ制御回路における定電圧を
保持する。
オードを使用せず、定電圧回路を使用する。特に、この
定電圧回路として、通常、ＩＣの低電圧側の電瀕として
使用している市販の三端子レギュレータを用いる。そし
て、この三端子レギュレータの端子にトランジスタと抵
抗とで構成されるクランプ回路を接続し、トランジスタ
のスレショルド電圧を利用することで過電圧を吸収して
電圧バラツキを低減し、かつ制御回路における定電圧を
保持する。
【００１２】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の回
路図である。同図において、インダクタンス１及び交流
電源２を内蔵する発電機３に対しダイオード４が直列に
接続され、この直列回路に対してバッテリ５と、定電圧
回路６とがそれぞれ並列に接続される。この定電圧回路
としては、通常、ＩＣの低電圧側の電源として使用され
る市販の三端子レギュレータ（電圧バラツキ：±５％程
度）で構成される。そして、この定電圧回路６の三つの
端子がそれぞれ接続点Ｐ１，Ｐ２，Ｐ３としてクランプ
回路を構成するＩＣ１２に接続される。前記ＩＣ１２
は、接続点Ｐ２にソースが、接続点Ｐ１に抵抗８を介し
てドレインが、接続点Ｐ３に分圧抵抗８，９を介してゲ
ートがそれぞれ接続されたＮチャネル型の電界効果トラ
ンジスタ１０とで構成されている。また、この電界効果
トランジスタ１０のソース・ドレイン間に制御回路１１
が接続されている。
参照して説明する。図１は本発明の第１の実施形態の回
路図である。同図において、インダクタンス１及び交流
電源２を内蔵する発電機３に対しダイオード４が直列に
接続され、この直列回路に対してバッテリ５と、定電圧
回路６とがそれぞれ並列に接続される。この定電圧回路
としては、通常、ＩＣの低電圧側の電源として使用され
る市販の三端子レギュレータ（電圧バラツキ：±５％程
度）で構成される。そして、この定電圧回路６の三つの
端子がそれぞれ接続点Ｐ１，Ｐ２，Ｐ３としてクランプ
回路を構成するＩＣ１２に接続される。前記ＩＣ１２
は、接続点Ｐ２にソースが、接続点Ｐ１に抵抗８を介し
てドレインが、接続点Ｐ３に分圧抵抗８，９を介してゲ
ートがそれぞれ接続されたＮチャネル型の電界効果トラ
ンジスタ１０とで構成されている。また、この電界効果
トランジスタ１０のソース・ドレイン間に制御回路１１
が接続されている。
【００１３】このクランプ回路を備える電源回路の動作
を図２を参照して説明する。発電機３からダイオード４
を経て、バッテリ５を充電している状態で、ねじのゆる
み等によりバッテリ５の回路が断線Ｘすると、発電機３
のインダクタンス１により過電圧が発生し、ＩＣ１２の
接続点Ｐ１と接続点Ｐ３（ＧＮＤ）の間に前記過電圧が
印加される。しかし、接続点Ｐ２の電圧は、定電圧回路
６の出力電圧Ｅであり、一定電圧に保たれる。したがっ
て、電界効果トランジスタ１０のゲート電圧は、「Ｅ＋
ＶTN」となる。ここで、ＶTNは、電界効果トランジスタ
１０のスレッショルド電圧を示す。そして、前記ゲート
電圧、すなわち接続点Ｐ４の電圧が上昇しようとしたと
しても、電界効果トランジスタ１０のゲート・ソース間
電圧がＶTNを越えたときに、電界効果トランジスタ１０
がＯＮ状態となってドレイン・ソース間が導通されるた
め、接続点Ｐ４の電圧は「Ｅ＋ＶTN」に戻される。した
がって、制御回路１１の電圧である接続点Ｐ５の電圧Ｖ
P5は、 ＶP5＝（Ｅ＋ＶTN）×（Ｒ８＋Ｒ９）／Ｒ９ となり、過電圧が印加されるのを防止することができ
る。なお、Ｒ８，Ｒ９はそれぞれ抵抗８，９の抵抗値で
ある。例えば、Ｅ＝５Ｖ±５％，ＶTN＝０．８Ｖ±０．
４Ｖ，Ｒ８：Ｒ９＝２．４５：１とすると、クランプ電
圧は２０Ｖ±２．３Ｖとなり、バラツキが抑制されてい
ることが判る。
を図２を参照して説明する。発電機３からダイオード４
を経て、バッテリ５を充電している状態で、ねじのゆる
み等によりバッテリ５の回路が断線Ｘすると、発電機３
のインダクタンス１により過電圧が発生し、ＩＣ１２の
接続点Ｐ１と接続点Ｐ３（ＧＮＤ）の間に前記過電圧が
印加される。しかし、接続点Ｐ２の電圧は、定電圧回路
６の出力電圧Ｅであり、一定電圧に保たれる。したがっ
て、電界効果トランジスタ１０のゲート電圧は、「Ｅ＋
ＶTN」となる。ここで、ＶTNは、電界効果トランジスタ
１０のスレッショルド電圧を示す。そして、前記ゲート
電圧、すなわち接続点Ｐ４の電圧が上昇しようとしたと
しても、電界効果トランジスタ１０のゲート・ソース間
電圧がＶTNを越えたときに、電界効果トランジスタ１０
がＯＮ状態となってドレイン・ソース間が導通されるた
め、接続点Ｐ４の電圧は「Ｅ＋ＶTN」に戻される。した
がって、制御回路１１の電圧である接続点Ｐ５の電圧Ｖ
P5は、 ＶP5＝（Ｅ＋ＶTN）×（Ｒ８＋Ｒ９）／Ｒ９ となり、過電圧が印加されるのを防止することができ
る。なお、Ｒ８，Ｒ９はそれぞれ抵抗８，９の抵抗値で
ある。例えば、Ｅ＝５Ｖ±５％，ＶTN＝０．８Ｖ±０．
４Ｖ，Ｒ８：Ｒ９＝２．４５：１とすると、クランプ電
圧は２０Ｖ±２．３Ｖとなり、バラツキが抑制されてい
ることが判る。
【００１４】図３は本発明の第２の実施形態の回路図で
ある。なお、図１と等価な部分には同一符号を付して説
明は省略する。この実施形態では、クランプ回路を構成
するＩＣ１２Ａは、電界効果トランジスタ１０のゲート
と抵抗９間に、ゲート・ドレインを接続した第２の電界
効果トランジスタ１３のソース・ドレインを介挿接続し
ている。なお、この第２の電界効果トランジスタ１３
は、前記電界効果トランジスタ１０と同一導電型のＮチ
ャネル型の電界効果トランジスタが用いられる。
ある。なお、図１と等価な部分には同一符号を付して説
明は省略する。この実施形態では、クランプ回路を構成
するＩＣ１２Ａは、電界効果トランジスタ１０のゲート
と抵抗９間に、ゲート・ドレインを接続した第２の電界
効果トランジスタ１３のソース・ドレインを介挿接続し
ている。なお、この第２の電界効果トランジスタ１３
は、前記電界効果トランジスタ１０と同一導電型のＮチ
ャネル型の電界効果トランジスタが用いられる。
【００１５】この第２の実施形態では、発電機３におい
て過電圧が発生し、接続点Ｐ４の電圧が上昇しようとす
ると、電界効果トランジスタ１０がＯＮ状態となるた
め、前記第１の実施形態と同様に接続点Ｐ４の電圧は
「Ｅ＋ＶTN」に保持される。ここで、電界効果トランジ
スタ１０と同じ導電型の第２の電界効果トランジスタ１
３が存在するため、接続点Ｐ４の電圧ＥP4は「Ｅ＋Ｖ
TN1 −ＶTN2 」となる。したがって、両電界効果トラン
ジスタ１０，１３を同じスレッショルド電圧とすること
により、接続点Ｐ６の電圧ＶP6は「Ｅ＋ＶTN−ＶTN＝
Ｅ」となる。したがって、接続点Ｐ５の電圧ＶP5は、 ＶP5＝Ｅ×（Ｒ８＋Ｒ９）／Ｒ９＋ＶTN となる。したがって、電圧がクランプされるため、制御
回路１１に過電圧が印加されるのを防ぐことができる。
例えば、Ｅ＝５Ｖ±５％、ＶTN＝０．８Ｖ±０．４Ｖ、
Ｒ８：Ｒ９＝２．８４：１とすると、クランプ電圧は２
０Ｖ±１．４Ｖとなり、第１の実施形態よりもバラツキ
が抑制されていることが判る。
て過電圧が発生し、接続点Ｐ４の電圧が上昇しようとす
ると、電界効果トランジスタ１０がＯＮ状態となるた
め、前記第１の実施形態と同様に接続点Ｐ４の電圧は
「Ｅ＋ＶTN」に保持される。ここで、電界効果トランジ
スタ１０と同じ導電型の第２の電界効果トランジスタ１
３が存在するため、接続点Ｐ４の電圧ＥP4は「Ｅ＋Ｖ
TN1 −ＶTN2 」となる。したがって、両電界効果トラン
ジスタ１０，１３を同じスレッショルド電圧とすること
により、接続点Ｐ６の電圧ＶP6は「Ｅ＋ＶTN−ＶTN＝
Ｅ」となる。したがって、接続点Ｐ５の電圧ＶP5は、 ＶP5＝Ｅ×（Ｒ８＋Ｒ９）／Ｒ９＋ＶTN となる。したがって、電圧がクランプされるため、制御
回路１１に過電圧が印加されるのを防ぐことができる。
例えば、Ｅ＝５Ｖ±５％、ＶTN＝０．８Ｖ±０．４Ｖ、
Ｒ８：Ｒ９＝２．８４：１とすると、クランプ電圧は２
０Ｖ±１．４Ｖとなり、第１の実施形態よりもバラツキ
が抑制されていることが判る。
【００１６】図４は本発明の第３の実施形態の回路図で
ある。同図において、前記第１及び第２の各実施形態と
等価な部分には同一符号を付してその説明は省略する。
この実施形態では、クランプ回路としてのＩＣ１２Ｂ
は、前記電界効果トランジスタ１０と逆導電型のＰチャ
ネル型の第３の電界効果トランジスタ１４のドレイン・
ソースを前記電界効果トランジスタ１０のソースと接続
点Ｐ３との間に接続する。また、前記電界効果トランジ
スタ１０と同じＮチャネル型の第４の電界効果トランジ
スタ１５と逆のＮチャネル型の第５の電界効果トランジ
スタ１６のソース・ドレインをそれぞれ縦続接続し、抵
抗１７を介して前記接続点Ｐ２とＰ３の間に接続してい
る。なお、これら第４及び第５の各電界効果トランジス
タ１５，１６のゲートはそれぞれドレインに接続してお
り、また前記第３の電界効果トランジスタ１４のゲート
は第５の電界効果トランジスタ１６と抵抗１７との接続
点Ｐ７に接続している。
ある。同図において、前記第１及び第２の各実施形態と
等価な部分には同一符号を付してその説明は省略する。
この実施形態では、クランプ回路としてのＩＣ１２Ｂ
は、前記電界効果トランジスタ１０と逆導電型のＰチャ
ネル型の第３の電界効果トランジスタ１４のドレイン・
ソースを前記電界効果トランジスタ１０のソースと接続
点Ｐ３との間に接続する。また、前記電界効果トランジ
スタ１０と同じＮチャネル型の第４の電界効果トランジ
スタ１５と逆のＮチャネル型の第５の電界効果トランジ
スタ１６のソース・ドレインをそれぞれ縦続接続し、抵
抗１７を介して前記接続点Ｐ２とＰ３の間に接続してい
る。なお、これら第４及び第５の各電界効果トランジス
タ１５，１６のゲートはそれぞれドレインに接続してお
り、また前記第３の電界効果トランジスタ１４のゲート
は第５の電界効果トランジスタ１６と抵抗１７との接続
点Ｐ７に接続している。
【００１７】この構成では、発電機３に過電圧が発生し
たとき、接続点Ｐ７の電圧ＶP7は、‘「Ｅ−ＶTN一
ＶTP」となる。ここで、ＶTN，ＶTPは、それぞれ前記し
たＮチャネル型、Ｐチャネル型の各電界効果トランジス
タ１０，１４，１５，１６のスレッショルド電圧の絶対
値であり、特にここで同じ導電型のトランジスタの絶対
値はそれぞれ等しいものとする。そして、接続点Ｐ４の
電圧ＶP4は、接続点Ｐ７の電圧＋電界効果トランジスタ
１４のスレッショルド電圧＋電界効果トランジスタ１０
のスレッショルド電圧であることより、 ＶP4＝Ｅ−ＶTN−ＶTP＋ＶTP＋ＶTN＝Ｅ となる。仮に、接続点Ｐ４の電圧ＶP4が上昇し、すなわ
ち接続点Ｐ５の電圧が上昇するとしても、電界効果トラ
ンジスタ１０がＯＮ状態になるため、接続点Ｐ４の電圧
ＶP4は「Ｅ」に戻る。これにより、接続点Ｐ５の電圧Ｖ
P5は、 ＶP5＝Ｅ×（Ｒ８＋Ｒ９）／Ｒ９ となる。したがって、電圧がクランプされるため、制御
回路１１に過電圧が印加されるのを防ぐことができる。
例えば、Ｅ＝５Ｖ±５％、ＶTN＝０．８Ｖ±０．４Ｖ、
ＶTP＝０．７Ｖ±０．４Ｖ、Ｒ８：Ｒ９＝３：１とする
と、クランプ電圧は２０Ｖ±１．０Ｖとなり、前記各実
施形態よりもバラツキが抑制されていることが判る。ま
た、電圧をクランプしたときに流れる電流が、電界効果
トランジスタ１０、電界効果トランジスタ１４を流れる
ため、定電圧回路６に流れ込むことはなく、定電圧回路
の電流吸収能力にかかわらず、安定したクランプ電圧を
得ることができる。
たとき、接続点Ｐ７の電圧ＶP7は、‘「Ｅ−ＶTN一
ＶTP」となる。ここで、ＶTN，ＶTPは、それぞれ前記し
たＮチャネル型、Ｐチャネル型の各電界効果トランジス
タ１０，１４，１５，１６のスレッショルド電圧の絶対
値であり、特にここで同じ導電型のトランジスタの絶対
値はそれぞれ等しいものとする。そして、接続点Ｐ４の
電圧ＶP4は、接続点Ｐ７の電圧＋電界効果トランジスタ
１４のスレッショルド電圧＋電界効果トランジスタ１０
のスレッショルド電圧であることより、 ＶP4＝Ｅ−ＶTN−ＶTP＋ＶTP＋ＶTN＝Ｅ となる。仮に、接続点Ｐ４の電圧ＶP4が上昇し、すなわ
ち接続点Ｐ５の電圧が上昇するとしても、電界効果トラ
ンジスタ１０がＯＮ状態になるため、接続点Ｐ４の電圧
ＶP4は「Ｅ」に戻る。これにより、接続点Ｐ５の電圧Ｖ
P5は、 ＶP5＝Ｅ×（Ｒ８＋Ｒ９）／Ｒ９ となる。したがって、電圧がクランプされるため、制御
回路１１に過電圧が印加されるのを防ぐことができる。
例えば、Ｅ＝５Ｖ±５％、ＶTN＝０．８Ｖ±０．４Ｖ、
ＶTP＝０．７Ｖ±０．４Ｖ、Ｒ８：Ｒ９＝３：１とする
と、クランプ電圧は２０Ｖ±１．０Ｖとなり、前記各実
施形態よりもバラツキが抑制されていることが判る。ま
た、電圧をクランプしたときに流れる電流が、電界効果
トランジスタ１０、電界効果トランジスタ１４を流れる
ため、定電圧回路６に流れ込むことはなく、定電圧回路
の電流吸収能力にかかわらず、安定したクランプ電圧を
得ることができる。
【００１８】なお、前記第１ないし第３の実施形態で
は、保護すべき制御回路１１がＧＮＤ側にあるため、Ｇ
ＮＤ側にある定電圧回路６とＮチャネル型電界効果トラ
ンジスタを主体に回路を構成しているが、保護すべき回
路が電源側にある場合には、電源側にある定電圧回路と
Ｐチャネル型電界効果トランジスタでクランプ回路を構
成すればよい。また、前記各実施形態ではトランジスタ
として電界効果トランジスタを用いているが、バイポー
ラトランジスタを用いても同様に適用できる。この場合
には、前記各実施形態のＮチャネル型電界効果トランジ
スタとしてＮＰＮバイポーラトランジスタを、Ｐチャネ
ル型電界効果トランジスタとしてＰＮＰバイポーラトラ
ンジスタを用いればよい。
は、保護すべき制御回路１１がＧＮＤ側にあるため、Ｇ
ＮＤ側にある定電圧回路６とＮチャネル型電界効果トラ
ンジスタを主体に回路を構成しているが、保護すべき回
路が電源側にある場合には、電源側にある定電圧回路と
Ｐチャネル型電界効果トランジスタでクランプ回路を構
成すればよい。また、前記各実施形態ではトランジスタ
として電界効果トランジスタを用いているが、バイポー
ラトランジスタを用いても同様に適用できる。この場合
には、前記各実施形態のＮチャネル型電界効果トランジ
スタとしてＮＰＮバイポーラトランジスタを、Ｐチャネ
ル型電界効果トランジスタとしてＰＮＰバイポーラトラ
ンジスタを用いればよい。
【００１９】
【発明の効果】以上説明したように本発明は、三端子レ
ギュレータの三つの端子にトランジスタと抵抗とで構成
されるクランプ回路を接続し、そのトランジスタのスレ
ッショルド電圧を利用することでクランプ動作を行って
いるので、定電圧ダイオードを用いなくとも定電圧回路
が構成でき、しかもトランジスタのスレッショルド電圧
が電源電圧に対する比率を低減できるため、クランプ電
圧のバラツキを小さくすることができる。これにより、
制御回路の耐圧マージンを小さくすることが可飽とな
り、チップサイズが小さくなるとともに、動作速度の増
加を可能とし、小型化、軽量化、高速化を図ることがで
きる。
ギュレータの三つの端子にトランジスタと抵抗とで構成
されるクランプ回路を接続し、そのトランジスタのスレ
ッショルド電圧を利用することでクランプ動作を行って
いるので、定電圧ダイオードを用いなくとも定電圧回路
が構成でき、しかもトランジスタのスレッショルド電圧
が電源電圧に対する比率を低減できるため、クランプ電
圧のバラツキを小さくすることができる。これにより、
制御回路の耐圧マージンを小さくすることが可飽とな
り、チップサイズが小さくなるとともに、動作速度の増
加を可能とし、小型化、軽量化、高速化を図ることがで
きる。
【図１】本発明の第１の実施形態の回路図である。
【図２】図１の回路の動作を説明するための波形図であ
る。
る。
【図３】本発明の第２の実施形態の回路図である。
【図４】本発明の第３の実施形態の回路図である。
【図５】従来のクランプ回路の一例の回路図である。
【図６】従来のクランプ回路の他の例の回路図である。
【図７】従来のクランプ回路のさらに他の例の回路図で
ある。
ある。
１ インダクタンス ２ 交流電源 ３ 発電機 ４ ダイオード ５ バッテリ ６ 定電圧回路 ７，８，９ 抵抗 １０ 電界効果トランジスタ １１ 制御回路 １２，１２Ａ，１２Ｂ ＩＣ １３，１４，１５，１６ 電界効果トランジスタ １７ 抵抗
Claims (3)
- 【請求項１】 電源と、この電源の出力端間に二つの端
子が接続される三端子定電圧素子と、前記三端子定電圧
素子の第１ないし第３の各端子に接続されたクランプ回
路とを備え、前記クランプ回路は、前記第１及び第２の
端子間に接続される直列接続された第１の抵抗および第
１のトランジスタと、前記第１の抵抗および第１のトラ
ンジスタとの接続点と、前記第１のトランジスタのゲー
トもしくはベースとの間に接続される第２の抵抗と、前
記第１のトランジスタのゲートもしくはベースと前記第
３の端子間に接続される第３の抵抗と、前記直列状態に
接続された第２の抵抗と第３の抵抗と並列に制御回路が
接続されていることを特徴とする電圧クランプ回路 - 【請求項２】 前記第１のトランジスタのゲートもしく
はベースと前記第３の端子間に、第２のトランジスタ及
び第３の抵抗が直列に接続されている請求項１に記載の
電圧クランプ回路 - 【請求項３】 電源と、この電源の出力端間に二つの端
子が接続される三端子定電圧素子と、前記三端子定電圧
素子の第１ないし第３の各端子に接続されたクランプ回
路とを備え、前記クランプ回路は、前記第１及び第３の
端子間に接続される直列接続された第１の抵抗、第１の
トランジスタ及び第３のトランジスタと、前記第１の抵
抗および第１のトランジスタとの接続点と、前記第１の
トランジスタのゲートもしくはベースとの間に接続され
る第２の抵抗と、前記第１のトランジスタのゲートもし
くはベースと前記第３の端子間に接続される第３の抵抗
と、前記直列状態に接続された第２の抵抗と第３の抵抗
と並列に接続された制御回路と、前記第２の端子と第３
の端子間に直列接続される第４及び第５のトランジスタ
と第４の抵抗とを備え、前記第３のトランジスタのゲー
トもしくはベースは前記第５のトランジスタと第４のト
ランジスタの接続点に接続されていることを特徴とする
電圧クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09192586A JP3092549B2 (ja) | 1997-07-17 | 1997-07-17 | 電圧クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09192586A JP3092549B2 (ja) | 1997-07-17 | 1997-07-17 | 電圧クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141801A true JPH1141801A (ja) | 1999-02-12 |
| JP3092549B2 JP3092549B2 (ja) | 2000-09-25 |
Family
ID=16293752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09192586A Expired - Fee Related JP3092549B2 (ja) | 1997-07-17 | 1997-07-17 | 電圧クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092549B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312967B2 (en) | 2003-01-21 | 2007-12-25 | Rohm Co., Ltd. | Electronic apparatus |
| US7576964B2 (en) | 2003-09-30 | 2009-08-18 | Nec Electronics Corporation | Overvoltage protection circuit of output MOS transistor |
| WO2014164182A1 (en) * | 2013-03-11 | 2014-10-09 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
| CN107659128A (zh) * | 2017-07-06 | 2018-02-02 | 深圳市华芯邦科技有限公司 | Dc/dc开关变换器功率输出晶体管集成驱动电路 |
-
1997
- 1997-07-17 JP JP09192586A patent/JP3092549B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312967B2 (en) | 2003-01-21 | 2007-12-25 | Rohm Co., Ltd. | Electronic apparatus |
| KR100864346B1 (ko) | 2003-01-21 | 2008-10-17 | 로무 가부시키가이샤 | 전자 장치 |
| CN100431234C (zh) * | 2003-01-21 | 2008-11-05 | 罗姆股份有限公司 | 电子装置 |
| US7576964B2 (en) | 2003-09-30 | 2009-08-18 | Nec Electronics Corporation | Overvoltage protection circuit of output MOS transistor |
| WO2014164182A1 (en) * | 2013-03-11 | 2014-10-09 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
| US9182767B2 (en) | 2013-03-11 | 2015-11-10 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
| CN107659128A (zh) * | 2017-07-06 | 2018-02-02 | 深圳市华芯邦科技有限公司 | Dc/dc开关变换器功率输出晶体管集成驱动电路 |
| CN107659128B (zh) * | 2017-07-06 | 2023-07-07 | 深圳市华芯邦科技有限公司 | Dc/dc开关变换器功率输出晶体管集成驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3092549B2 (ja) | 2000-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10295577B1 (en) | Current sensor with extended voltage range | |
| US7579880B2 (en) | Circuit for driving a semiconductor element | |
| US10715132B2 (en) | Gate driver circuit of power transistor, and motor driver circuit | |
| US7561404B2 (en) | Biased-MOSFET active bridge | |
| US8093924B2 (en) | Low side driver | |
| JPH06244693A (ja) | Ｍｏｓ電界効果トランジスタスイッチ回路 | |
| US7821233B2 (en) | Charging circuit | |
| US5539603A (en) | Current protection method and apparatus and current protected low dropout voltage circuits | |
| US6465999B2 (en) | Current-limited switch with fast transient response | |
| US7817389B2 (en) | Electrostatic discharge protection device for high speed transmission lines | |
| JP3092549B2 (ja) | 電圧クランプ回路 | |
| US20230246640A1 (en) | Wide voltage gate driver using low gate oxide transistors | |
| CN114784927B (zh) | 一种用于节约芯片版图面积的供电电路 | |
| US7301745B2 (en) | Temperature dependent switching circuit | |
| JP2003078361A (ja) | 電源回路及び半導体装置 | |
| JP3802412B2 (ja) | Ｍｏｓトランジスタ出力回路 | |
| US20020000844A1 (en) | Comparator and a control circuit for a power MOSFET | |
| US11243235B2 (en) | Load current sensing at low output voltage | |
| US7279880B2 (en) | Temperature independent low voltage reference circuit | |
| JP4110701B2 (ja) | 過電圧保護回路 | |
| JPH06245366A (ja) | 過電圧保護回路 | |
| JPH03117017A (ja) | トランジスタ出力回路 | |
| TWI769003B (zh) | 具有自適應機制的電壓轉換電路 | |
| US11489439B1 (en) | Spike suppression circuit and power converter and control method thereof | |
| CN109089351B (zh) | 一种led驱动电源芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |