JPH114155A - 半導体装置 - Google Patents
半導体装置Info
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- JPH114155A JPH114155A JP9154079A JP15407997A JPH114155A JP H114155 A JPH114155 A JP H114155A JP 9154079 A JP9154079 A JP 9154079A JP 15407997 A JP15407997 A JP 15407997A JP H114155 A JPH114155 A JP H114155A
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Abstract
(57)【要約】
【解決手段】半導体装置のノイズを低減する出力バッフ
ァの構造に関する。出力端子を接地レベルから電源電圧
に、あるいは電源電圧から接地レベルに直ちに充放電を
行わず、出力端子の付加容量への充放電を二段階に分離
し、ピーク電流を抑える。第１の入力信号が出力ドライ
バの第１のＮｃｈトランジスタと第１の遅延回路に接続
され、第１の遅延回路の出力が出力ドライバの第１のＰ
ｃｈトランジスタに接続され、第２の入力信号が出力ド
ライバの第２Ｐｃｈトランジスタと第２の遅延回路に接
続され、第２の遅延回路の出力が出力ドライバの第２の
Ｎｃｈトランジスタに接続され、第１のＮｃｈトランジ
スタと第１のＰｃｈトランジスタが電源と出力端子の間
に並列に接続され、第２のＰｃｈトランジスタと第２の
Ｎｃｈトランジスタが接地電源と出力端子の間に並列で
接続する。 【効果】高速性を犠牲にせず、電源線のノイズを抑える
ことができる。
ァの構造に関する。出力端子を接地レベルから電源電圧
に、あるいは電源電圧から接地レベルに直ちに充放電を
行わず、出力端子の付加容量への充放電を二段階に分離
し、ピーク電流を抑える。第１の入力信号が出力ドライ
バの第１のＮｃｈトランジスタと第１の遅延回路に接続
され、第１の遅延回路の出力が出力ドライバの第１のＰ
ｃｈトランジスタに接続され、第２の入力信号が出力ド
ライバの第２Ｐｃｈトランジスタと第２の遅延回路に接
続され、第２の遅延回路の出力が出力ドライバの第２の
Ｎｃｈトランジスタに接続され、第１のＮｃｈトランジ
スタと第１のＰｃｈトランジスタが電源と出力端子の間
に並列に接続され、第２のＰｃｈトランジスタと第２の
Ｎｃｈトランジスタが接地電源と出力端子の間に並列で
接続する。 【効果】高速性を犠牲にせず、電源線のノイズを抑える
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の出力
バッファに関して、特にノイズを低減する出力バッファ
の構造に関する。
バッファに関して、特にノイズを低減する出力バッファ
の構造に関する。
【０００２】
【従来の技術】図４（ａ）に従来の出力バッファの一例
を示し、その回路の内部波形を図５（ａ）〜（ｂ）に示
す。
を示し、その回路の内部波形を図５（ａ）〜（ｂ）に示
す。
【０００３】図４（ａ）の回路に於いて、ＯＵＴＰＡＤ
２は外部に接続される出力ＰＡＤであり、通常ここは数
十〜数百ｐＦの容量が付加されている。この為、Ｎｃｈ
トランジスタＮ３およびＰｃｈトランジスタＰ３はこの
容量を十分に充放電できる様、駆動能力の大きなトラン
ジスタサイズに設定されているのが普通である。その
為、図５（ａ）に示す様な“０”から“１”へ変化する
波形が内部回路から出力ドライバに伝達された場合、Ｏ
ＵＴＰＡＤ２は急峻に“１”から“０”へ変化する。
２は外部に接続される出力ＰＡＤであり、通常ここは数
十〜数百ｐＦの容量が付加されている。この為、Ｎｃｈ
トランジスタＮ３およびＰｃｈトランジスタＰ３はこの
容量を十分に充放電できる様、駆動能力の大きなトラン
ジスタサイズに設定されているのが普通である。その
為、図５（ａ）に示す様な“０”から“１”へ変化する
波形が内部回路から出力ドライバに伝達された場合、Ｏ
ＵＴＰＡＤ２は急峻に“１”から“０”へ変化する。
【０００４】しかし、この様な出力トランジスタが複数
個同時に変化する場合を考えると、この急峻な動きによ
り発生される充放電電流のピーク電流は非常に大きなも
のとなり、このピーク電流により、接地電源ＶＳＳある
いは、電圧電源ＶＤＤには大きなノイズが発生し、この
ノイズによって内部回路が誤動作する危険性があった。
個同時に変化する場合を考えると、この急峻な動きによ
り発生される充放電電流のピーク電流は非常に大きなも
のとなり、このピーク電流により、接地電源ＶＳＳある
いは、電圧電源ＶＤＤには大きなノイズが発生し、この
ノイズによって内部回路が誤動作する危険性があった。
【０００５】この問題点を解決する手段として“特開平
５ー３２７４４４”の様な技術が公開されている。
５ー３２７４４４”の様な技術が公開されている。
【０００６】この従来例は図４（ｂ）に示すとおり、入
力端子ＩＮＰＡＤ５、ＩＮＰＡＤ６、出力端子ＯＵＴＰ
ＡＤ３、プリドライバ１、プリドライバ２、遅延回路部
３０６、３０７、出力ドライバのＰｃｈトランジスタＰ
４、Ｐ５、出力ドライバのＮｃｈトランジスタＮ４、Ｎ
５で構成されている。ＩＮＰＡＤ５は、プリドライバ１
と遅延回路部３０６に接続され、 ＩＮＰＡＤ６は、プ
リドライバ２と遅延回路部３０７に接続されている。遅
延回路部３０６の出力端子３０１は出力ドライバのＰｃ
ｈトランジスタＰ４のゲートに、 遅延回路部３０７の
出力端子３０４は出力ドライバＮｃｈトランジスタＮ４
のゲートにそれぞれ接続されている。遅延回路部３０
６、３０７の遅延ブロックの出力は遅延時間Ｔ後に入力
と同じ変化をする。プリドライバ１の出力端子３０２は
出力ドライバのＰｃｈトランジスタＰ５のゲートに接続
され、プリドライバ２の出力端子３０３は出力ドライバ
のＮｃｈトランジスタＮ５のゲートに接続されている。
出力ドライバのＰｃｈトランジスタＰ４、Ｐ５のソース
は電圧電源ＶＤＤ側に、ドレインはＯＵＴＰＡＤ３に接
続され、ＮｃｈトランジスタＮ４、Ｎ５のソースは接地
電源ＶＳＳ側に、ドレインはＯＵＴＰＡＤ３に接続され
ている。
力端子ＩＮＰＡＤ５、ＩＮＰＡＤ６、出力端子ＯＵＴＰ
ＡＤ３、プリドライバ１、プリドライバ２、遅延回路部
３０６、３０７、出力ドライバのＰｃｈトランジスタＰ
４、Ｐ５、出力ドライバのＮｃｈトランジスタＮ４、Ｎ
５で構成されている。ＩＮＰＡＤ５は、プリドライバ１
と遅延回路部３０６に接続され、 ＩＮＰＡＤ６は、プ
リドライバ２と遅延回路部３０７に接続されている。遅
延回路部３０６の出力端子３０１は出力ドライバのＰｃ
ｈトランジスタＰ４のゲートに、 遅延回路部３０７の
出力端子３０４は出力ドライバＮｃｈトランジスタＮ４
のゲートにそれぞれ接続されている。遅延回路部３０
６、３０７の遅延ブロックの出力は遅延時間Ｔ後に入力
と同じ変化をする。プリドライバ１の出力端子３０２は
出力ドライバのＰｃｈトランジスタＰ５のゲートに接続
され、プリドライバ２の出力端子３０３は出力ドライバ
のＮｃｈトランジスタＮ５のゲートに接続されている。
出力ドライバのＰｃｈトランジスタＰ４、Ｐ５のソース
は電圧電源ＶＤＤ側に、ドレインはＯＵＴＰＡＤ３に接
続され、ＮｃｈトランジスタＮ４、Ｎ５のソースは接地
電源ＶＳＳ側に、ドレインはＯＵＴＰＡＤ３に接続され
ている。
【０００７】次に回路の動作について図５（ａ）、
（ｃ）〜（ｅ）のタイミングチャートを参照して説明す
る。
（ｃ）〜（ｅ）のタイミングチャートを参照して説明す
る。
【０００８】図５（ａ）、（ｃ）〜（ｅ）はＩＮＰＡＤ
５、ＩＮＰＡＤ６が“０”から“１”へ変化した時のタ
イミングチャートである。
５、ＩＮＰＡＤ６が“０”から“１”へ変化した時のタ
イミングチャートである。
【０００９】図５（ａ）、（ｃ）〜（ｅ）のうち、
（ａ）はＩＮＰＡＤ５、ＩＮＰＡＤ６のタイミングチャ
ート、（ｃ）は遅延回路部３０６の出力端子３０１のタ
イミングチャート、（ｄ）は遅延回路部３０７の出力端
子３０４とプリドライバ１、プリドライバ２の出力端子
３０２、３０３のタイミングチャート、（ｅ）はＯＵＴ
ＰＡＤ３のタイミングチャートをそれぞれ示している。
（ａ）はＩＮＰＡＤ５、ＩＮＰＡＤ６のタイミングチャ
ート、（ｃ）は遅延回路部３０６の出力端子３０１のタ
イミングチャート、（ｄ）は遅延回路部３０７の出力端
子３０４とプリドライバ１、プリドライバ２の出力端子
３０２、３０３のタイミングチャート、（ｅ）はＯＵＴ
ＰＡＤ３のタイミングチャートをそれぞれ示している。
【００１０】時刻Ｔ１で、ＩＮＰＡＤ５、ＩＮＰＡＤ６
が“０”から“１”へ変化すると（図５（ａ）参照）、
遅延回路部３０６の出力端子３０１は“１”のままであ
る（図５（ｃ）参照）、プリドライバ１、プリドライバ
２の出力端子３０２、３０３及び遅延回路３０７の出力
端子３０４は“１”から“０”へ変化する（図５（ｄ）
参照）。したがって、時刻Ｔ１では、Ｐｃｈトランジス
タＰ４は“オフ”状態のまま、ＮｃｈトランジスタＮ
４、Ｎ５は“オン”状態から“オフ”状態に、Ｐｃｈト
ランジスタＰ５は“オフ”状態から“オン”状態に変化
し、ＯＵＴＰＡＤ３は“０”から“１”へゆるやかに変
化し始める。
が“０”から“１”へ変化すると（図５（ａ）参照）、
遅延回路部３０６の出力端子３０１は“１”のままであ
る（図５（ｃ）参照）、プリドライバ１、プリドライバ
２の出力端子３０２、３０３及び遅延回路３０７の出力
端子３０４は“１”から“０”へ変化する（図５（ｄ）
参照）。したがって、時刻Ｔ１では、Ｐｃｈトランジス
タＰ４は“オフ”状態のまま、ＮｃｈトランジスタＮ
４、Ｎ５は“オン”状態から“オフ”状態に、Ｐｃｈト
ランジスタＰ５は“オフ”状態から“オン”状態に変化
し、ＯＵＴＰＡＤ３は“０”から“１”へゆるやかに変
化し始める。
【００１１】遅延回路部３０６、３０７の遅延ブロック
の遅延時間Ｔ＝Ｔ２−Ｔ１とすると、時刻Ｔ２で遅延回
路部３０６の出力端子３０１は“１”から“０”へ変化
する（図５（ｃ）参照）、したがって、時刻Ｔ２では、
ＰｃｈトランジスタＰ４が“オフ”状態から“オン”状
態に変化し、出力バッファの駆動能力はＴ１の時と比較
して大きくなり、出力は急峻に“１”へ変化する。
の遅延時間Ｔ＝Ｔ２−Ｔ１とすると、時刻Ｔ２で遅延回
路部３０６の出力端子３０１は“１”から“０”へ変化
する（図５（ｃ）参照）、したがって、時刻Ｔ２では、
ＰｃｈトランジスタＰ４が“オフ”状態から“オン”状
態に変化し、出力バッファの駆動能力はＴ１の時と比較
して大きくなり、出力は急峻に“１”へ変化する。
【００１２】
【発明が解決しようとする課題】しかしながら、図４
（ｂ）の回路では、まず、Ｐ５（あるいはＮ５）を“オ
ン”させ、その後にＰ４（あるいはＮ４）を“オン”さ
せる為、 Ｐ４（あるいはＮ４）が“オン”するまで
は、Ｐ５（あるいはＮ５）のみで出力端子の付加容量を
充電（あるいは放電）することになる。この為、本来の
Ｐ４＋Ｐ５（あるいはＮ４＋Ｎ５）の能力に比べ、出力
端子の遷移時間は図５（ｅ）に示すようにＴ１からＴ２
の期間はゆるやかになってしまい、高速な出力ドライバ
を実現するうえでは大きな問題になってしまう。
（ｂ）の回路では、まず、Ｐ５（あるいはＮ５）を“オ
ン”させ、その後にＰ４（あるいはＮ４）を“オン”さ
せる為、 Ｐ４（あるいはＮ４）が“オン”するまで
は、Ｐ５（あるいはＮ５）のみで出力端子の付加容量を
充電（あるいは放電）することになる。この為、本来の
Ｐ４＋Ｐ５（あるいはＮ４＋Ｎ５）の能力に比べ、出力
端子の遷移時間は図５（ｅ）に示すようにＴ１からＴ２
の期間はゆるやかになってしまい、高速な出力ドライバ
を実現するうえでは大きな問題になってしまう。
【００１３】
【課題を解決するための手段】上記課題は、すくなくと
も内部信号を外部端子に伝達される出力ドライバを備え
た半導体装置において、第１の入力信号が出力ドライバ
の第１のＮｃｈトランジスタと第１の遅延回路に接続さ
れ、第１の遅延回路の出力が出力ドライバの第１のＰｃ
ｈトランジスタに接続され、第２の入力信号が出力ドラ
イバの第２のＰｃｈトランジスタと第２の遅延回路に接
続され、第２の遅延回路の出力が出力ドライバの第２の
Ｎｃｈトランジスタに接続され、前記第１のＮｃｈトラ
ンジスタと第１のＰｃｈトランジスタが電圧電源と出力
端子の間に並列に接続され、前記第２のＰｃｈトランジ
スタと第２のＮｃｈトランジスタが接地電源と出力端子
の間に並列で接続することで解決することができる。
も内部信号を外部端子に伝達される出力ドライバを備え
た半導体装置において、第１の入力信号が出力ドライバ
の第１のＮｃｈトランジスタと第１の遅延回路に接続さ
れ、第１の遅延回路の出力が出力ドライバの第１のＰｃ
ｈトランジスタに接続され、第２の入力信号が出力ドラ
イバの第２のＰｃｈトランジスタと第２の遅延回路に接
続され、第２の遅延回路の出力が出力ドライバの第２の
Ｎｃｈトランジスタに接続され、前記第１のＮｃｈトラ
ンジスタと第１のＰｃｈトランジスタが電圧電源と出力
端子の間に並列に接続され、前記第２のＰｃｈトランジ
スタと第２のＮｃｈトランジスタが接地電源と出力端子
の間に並列で接続することで解決することができる。
【００１４】
【作用】本発明は、上記の構成をすることにより、出力
バッファ自体の高速性を犠牲にすることなく、出力波形
を２段階の過程で変化させることができる。
バッファ自体の高速性を犠牲にすることなく、出力波形
を２段階の過程で変化させることができる。
【００１５】
【発明の実施の形態】図１に本発明の実施例を示す。図
１は入力端子ＩＮＰＡＤ１、ＩＮＰＡＤ２、出力端子Ｏ
ＵＴＰＡＤ１、遅延回路部１０３、１０４、出力ドライ
バのＰｃｈトランジスタＰ１、Ｐ２、出力ドライバのＮ
ｃｈトランジスタＮ１、Ｎ２で構成されている。ＩＮＰ
ＡＤ１は出力ドライバのＮｃｈトランジスタＮ２と遅延
回路部１０３に接続され、ＩＮＰＡＤ２は出力ドライバ
のＰｃｈトランジスタＰ２と遅延回路部１０４に接続さ
れている。遅延回路部１０３の出力端子１０１は出力ド
ライバのＰｃｈトランジスタＰ１に、遅延回路部１０４
の出力端子１０２は出力ドライバのＮｃｈトランジスタ
Ｎ１に接続されている。遅延回路部１０３、１０４の遅
延ブロックの出力は遅延時間Ｔ後に入力と同じ変化をす
る。出力ドライバのＰｃｈトランジスタＰ１と出力ドラ
イバのＮｃｈトランジスタＮ２のソースは電圧電源ＶＤ
Ｄ側に、ドレインはＯＵＴＰＵＴ１に接続され、出力ド
ライバのＰｃｈトランジスタＰ２と出力ドライバのＮｃ
ｈトランジスタＮ１のソースは接地電源ＶＳＳ側に、ド
レインはＯＵＴＰＵＴ１に接続されている。
１は入力端子ＩＮＰＡＤ１、ＩＮＰＡＤ２、出力端子Ｏ
ＵＴＰＡＤ１、遅延回路部１０３、１０４、出力ドライ
バのＰｃｈトランジスタＰ１、Ｐ２、出力ドライバのＮ
ｃｈトランジスタＮ１、Ｎ２で構成されている。ＩＮＰ
ＡＤ１は出力ドライバのＮｃｈトランジスタＮ２と遅延
回路部１０３に接続され、ＩＮＰＡＤ２は出力ドライバ
のＰｃｈトランジスタＰ２と遅延回路部１０４に接続さ
れている。遅延回路部１０３の出力端子１０１は出力ド
ライバのＰｃｈトランジスタＰ１に、遅延回路部１０４
の出力端子１０２は出力ドライバのＮｃｈトランジスタ
Ｎ１に接続されている。遅延回路部１０３、１０４の遅
延ブロックの出力は遅延時間Ｔ後に入力と同じ変化をす
る。出力ドライバのＰｃｈトランジスタＰ１と出力ドラ
イバのＮｃｈトランジスタＮ２のソースは電圧電源ＶＤ
Ｄ側に、ドレインはＯＵＴＰＵＴ１に接続され、出力ド
ライバのＰｃｈトランジスタＰ２と出力ドライバのＮｃ
ｈトランジスタＮ１のソースは接地電源ＶＳＳ側に、ド
レインはＯＵＴＰＵＴ１に接続されている。
【００１６】次に回路の動作について図２、図３のタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
【００１７】図２（ａ）〜（ｄ）は、図１におけるＩＮ
ＰＡＤ１、ＩＮＰＡＤ２が“０”から“１”へ変化した
時のタイミングチャートである。図２（ａ）〜（ｃ）の
うち、（ａ）はＩＮＰＡＤ１、ＩＮＰＡＤ２のタイミン
グチャート、（ｂ）は遅延回路部１０３の出力端子１０
１のタイミングチャート、（ｃ）は遅延回路部１０４の
出力端子１０２のタイミングチャート、（ｄ）はＯＵＴ
ＰＡＤ１のタイミングチャートをそれぞれ示している。
ＰＡＤ１、ＩＮＰＡＤ２が“０”から“１”へ変化した
時のタイミングチャートである。図２（ａ）〜（ｃ）の
うち、（ａ）はＩＮＰＡＤ１、ＩＮＰＡＤ２のタイミン
グチャート、（ｂ）は遅延回路部１０３の出力端子１０
１のタイミングチャート、（ｃ）は遅延回路部１０４の
出力端子１０２のタイミングチャート、（ｄ）はＯＵＴ
ＰＡＤ１のタイミングチャートをそれぞれ示している。
【００１８】時刻Ｔ１でＩＮＰＡＤ１、ＩＮＰＡＤ２が
“０”から“１”へ変化すると（図２（ａ）参照）、遅
延回路部１０３の出力端子１０１は“１”のまま（図２
（ｂ）参照）、遅延回路部１０４の出力端子１０２は
“１”から“０”へ変化する（図２（ｃ）参照）。 し
たがって、時刻Ｔ１では、ＰｃｈトランジスタＰ１は
“オフ”状態のまま、ＮｃｈトランジスタＮ１は“オ
ン”状態から“オフ”状態に、ＰｃｈトランジスタＰ２
は“オフ”状態に、ＮｃｈトランジスタＮ２は“オン”
状態に変化し、ＯＵＴＰＡＤ１は“０”から“ＶＤＤ−
Ｖｔｈｎ”へ変化する（Ｖｔｈｎはバックゲート効果を
含んだＮｃｈトランジスタＮ２のしきい値電圧）。
“０”から“１”へ変化すると（図２（ａ）参照）、遅
延回路部１０３の出力端子１０１は“１”のまま（図２
（ｂ）参照）、遅延回路部１０４の出力端子１０２は
“１”から“０”へ変化する（図２（ｃ）参照）。 し
たがって、時刻Ｔ１では、ＰｃｈトランジスタＰ１は
“オフ”状態のまま、ＮｃｈトランジスタＮ１は“オ
ン”状態から“オフ”状態に、ＰｃｈトランジスタＰ２
は“オフ”状態に、ＮｃｈトランジスタＮ２は“オン”
状態に変化し、ＯＵＴＰＡＤ１は“０”から“ＶＤＤ−
Ｖｔｈｎ”へ変化する（Ｖｔｈｎはバックゲート効果を
含んだＮｃｈトランジスタＮ２のしきい値電圧）。
【００１９】遅延回路部１０３、１０４の遅延ブロック
の遅延時間Ｔ＝Ｔ２−Ｔ１とすると、時刻Ｔ２で遅延回
路部１０３の出力端子１０１は“１”から“０”へ変化
する（図２（ｂ）参照）、したがって、時刻Ｔ２では、
ＰｃｈトランジスタＰ１が“オフ”状態から“オン”状
態に変化し、出力バッファの出力電位は“ＶＤＤ−Ｖｔ
ｈｎ”から“１”へ変化していく。
の遅延時間Ｔ＝Ｔ２−Ｔ１とすると、時刻Ｔ２で遅延回
路部１０３の出力端子１０１は“１”から“０”へ変化
する（図２（ｂ）参照）、したがって、時刻Ｔ２では、
ＰｃｈトランジスタＰ１が“オフ”状態から“オン”状
態に変化し、出力バッファの出力電位は“ＶＤＤ−Ｖｔ
ｈｎ”から“１”へ変化していく。
【００２０】図３（ａ）〜（ｄ）は、図１におけるＩＮ
ＰＡＤ１、ＩＮＰＡＤ２が“１”から“０”へ変化した
時のタイミングチャートである。図３（ａ）〜（ｃ）の
うち、（ａ）はＩＮＰＡＤ１、ＩＮＰＡＤ２のタイミン
グチャート、（ｂ）は遅延回路部１０３の出力端子１０
１のタイミングチャート、（ｃ）は遅延回路部１０４の
出力端子１０２のタイミングチャート、（ｄ）はＯＵＴ
ＰＡＤ１のタイミングチャートをそれぞれ示している。
ＰＡＤ１、ＩＮＰＡＤ２が“１”から“０”へ変化した
時のタイミングチャートである。図３（ａ）〜（ｃ）の
うち、（ａ）はＩＮＰＡＤ１、ＩＮＰＡＤ２のタイミン
グチャート、（ｂ）は遅延回路部１０３の出力端子１０
１のタイミングチャート、（ｃ）は遅延回路部１０４の
出力端子１０２のタイミングチャート、（ｄ）はＯＵＴ
ＰＡＤ１のタイミングチャートをそれぞれ示している。
【００２１】時刻Ｔ１でＩＮＰＡＤ１、ＩＮＰＡＤ２が
“１”から“０”へ変化すると（図３（ａ）参照）、遅
延回路部１０３の出力端子１０１は“０”から“１”へ
変化し（図３（ｂ）参照）、遅延回路部１０４の出力端
子１０２は“０”のままである（図３（ｃ）参照）。
したがって、時刻Ｔ１では、ＮｃｈトランジスタＮ１は
“オフ”状態のまま、ＰｃｈトランジスタＰ１は“オ
ン”状態から“オフ”状態に、ＮｃｈトランジスタＮ２
は“オフ”状態に、ＰｃｈトランジスタＰ２は“オン”
状態に変化し、ＯＵＴＰＡＤ１は“１”から“Ｖｔｈ
ｐ”に変化する（Ｖｔｈｐはバックゲート効果を含んだ
ＰｃｈトランジスタＰ２のしきい値電圧）。
“１”から“０”へ変化すると（図３（ａ）参照）、遅
延回路部１０３の出力端子１０１は“０”から“１”へ
変化し（図３（ｂ）参照）、遅延回路部１０４の出力端
子１０２は“０”のままである（図３（ｃ）参照）。
したがって、時刻Ｔ１では、ＮｃｈトランジスタＮ１は
“オフ”状態のまま、ＰｃｈトランジスタＰ１は“オ
ン”状態から“オフ”状態に、ＮｃｈトランジスタＮ２
は“オフ”状態に、ＰｃｈトランジスタＰ２は“オン”
状態に変化し、ＯＵＴＰＡＤ１は“１”から“Ｖｔｈ
ｐ”に変化する（Ｖｔｈｐはバックゲート効果を含んだ
ＰｃｈトランジスタＰ２のしきい値電圧）。
【００２２】遅延回路部１０３、１０４の遅延ブロック
の遅延時間Ｔ＝Ｔ２−Ｔ１とすると、時刻Ｔ２で遅延回
路部１０４の出力端子１０２は“０”から“１”へ変化
し（図３（ｂ）参照）、したがって、時刻Ｔ２では、Ｎ
ｃｈトランジスタＮ１が“オフ”状態から“オン”状態
に変化し、出力バッファの出力電位はは“Ｖｔｈｐ”か
ら“０”へ変化していく。
の遅延時間Ｔ＝Ｔ２−Ｔ１とすると、時刻Ｔ２で遅延回
路部１０４の出力端子１０２は“０”から“１”へ変化
し（図３（ｂ）参照）、したがって、時刻Ｔ２では、Ｎ
ｃｈトランジスタＮ１が“オフ”状態から“オン”状態
に変化し、出力バッファの出力電位はは“Ｖｔｈｐ”か
ら“０”へ変化していく。
【００２３】
【発明の効果】以上述べてきたように、本発明の構造に
よれば、出力端子を接地レベルから電源電圧に、あるい
は電源電圧から接地レベルに直ちに充放電を行わず、一
旦、中間的な電位に固定した後、最終的に電源電圧ある
いは、接地レベルに変化させるという二段階の波形変化
を行うことができる。したがって、出力端子の付加容量
への充放電も二段階に分離する事が可能となり、ピーク
電流も抑えることが可能となり、電源線のノイズを抑え
た安定動作可能な半導体装置を供給することができる。
しかも、最初の段階の変化は急峻に行われる為、高速性
も犠牲にすることはない。
よれば、出力端子を接地レベルから電源電圧に、あるい
は電源電圧から接地レベルに直ちに充放電を行わず、一
旦、中間的な電位に固定した後、最終的に電源電圧ある
いは、接地レベルに変化させるという二段階の波形変化
を行うことができる。したがって、出力端子の付加容量
への充放電も二段階に分離する事が可能となり、ピーク
電流も抑えることが可能となり、電源線のノイズを抑え
た安定動作可能な半導体装置を供給することができる。
しかも、最初の段階の変化は急峻に行われる為、高速性
も犠牲にすることはない。
【００２４】また、電源側に接続されたＰｃｈトランジ
スタの駆動能力を大きく設定することにより、ノイズを
抑えて且つ、高速な信号伝搬可能な半導体装置を供給す
ることが可能である。
スタの駆動能力を大きく設定することにより、ノイズを
抑えて且つ、高速な信号伝搬可能な半導体装置を供給す
ることが可能である。
【００２５】なお、これまでの説明では、ＩＮＰＡＤ１
とＩＮＰＡＤ２が別々の信号であることを前提に説明を
行ってきたが、この信号は同じ出力端子から分離された
全くの同一の信号であっても同様の効果が得られること
は言うまでもない。
とＩＮＰＡＤ２が別々の信号であることを前提に説明を
行ってきたが、この信号は同じ出力端子から分離された
全くの同一の信号であっても同様の効果が得られること
は言うまでもない。
【００２６】また、特に高速性を必要としない場合は、
図１内のＮ２、Ｐ２の駆動能力をＰ１、Ｎ２の駆動能力
よりも落としてもノイズを抑えるという点で同様の効果
を得ることはできる。
図１内のＮ２、Ｐ２の駆動能力をＰ１、Ｎ２の駆動能力
よりも落としてもノイズを抑えるという点で同様の効果
を得ることはできる。
【００２７】また、それぞれのトランジスタは単体構造
で説明を行っているが、これらは複数のトランジスタの
並列、あるいは直列接続で構成されていても同様の効果
が得られることは明らかである。
で説明を行っているが、これらは複数のトランジスタの
並列、あるいは直列接続で構成されていても同様の効果
が得られることは明らかである。
【図１】本発明の一実施例を示す回路構成図。
【図２】本発明の実施例においてＩＮＰＡＤ１、ＩＮＰ
ＡＤ２が“０”から“１”へ変化した時のタイミングチ
ャートを示す図。
ＡＤ２が“０”から“１”へ変化した時のタイミングチ
ャートを示す図。
【図３】本発明の実施例においてＩＮＰＡＤ１、ＩＮＰ
ＡＤ２が“１”から“０”へ変化した時のタイミングチ
ャートを示す図。
ＡＤ２が“１”から“０”へ変化した時のタイミングチ
ャートを示す図。
【図４】従来技術による回路図。
【図５】従来技術においてＩＮＰＡＤ３、ＩＮＰＡＤ
４、ＩＮＰＡＤ５、ＩＮＰＡＤ６が“０”から“１”へ
変化した時のタイミングチャート示す図。
４、ＩＮＰＡＤ５、ＩＮＰＡＤ６が“０”から“１”へ
変化した時のタイミングチャート示す図。
１０１、１０２、３０１、３０４・・・遅延回路部の出
力端子 １０３、１０４、３０６、３０７・・・遅延回路部 ３０２、３０２・・・プリドライバの出力端子
力端子 １０３、１０４、３０６、３０７・・・遅延回路部 ３０２、３０２・・・プリドライバの出力端子
Claims (3)
- 【請求項１】内部信号を外部端子に伝達される出力ドラ
イバを備えた半導体装置において、第１の入力信号が出
力ドライバの第１のＮｃｈトランジスタと第１の遅延回
路に接続され、第１の遅延回路の出力が出力ドライバの
第１のＰｃｈトランジスタに接続され、第２の入力信号
が出力ドライバの第２のＰｃｈトランジスタと第２の遅
延回路に接続され、第２の遅延回路の出力が出力ドライ
バの第２のＮｃｈトランジスタに接続され、前記第１の
Ｎｃｈトランジスタと第１のＰｃｈトランジスタが電圧
電源と出力端子の間に並列に接続され、前記第２のＰｃ
ｈトランジスタと第２のＮｃｈトランジスタが接地電源
と出力端子の間に並列で接続されていることを特徴とす
る半導体装置。 - 【請求項２】請求項１記載の半導体装置において、第１
の入力信号と第２の入力信号が同一信号であることを特
徴とする半導体装置。 - 【請求項３】請求項１乃至請求項２記載の半導体装置に
おいて、少なくとも第１のＮｃｈトランジスタの飽和電
流値が第１のＰｃｈトランジスタの飽和電流値より大き
いか、あるいは、第２のＰｃｈトランジスタの飽和電流
値が第２のＮｃｈトランジスタの飽和電流値よりも大き
いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154079A JPH114155A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154079A JPH114155A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH114155A true JPH114155A (ja) | 1999-01-06 |
Family
ID=15576441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9154079A Withdrawn JPH114155A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH114155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346948B1 (ko) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | 씨모스 출력 버퍼 회로 |
-
1997
- 1997-06-11 JP JP9154079A patent/JPH114155A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346948B1 (ko) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | 씨모스 출력 버퍼 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |