JPH114155A - 半導体装置 - Google Patents
半導体装置Info
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- JPH114155A JPH114155A JP9154079A JP15407997A JPH114155A JP H114155 A JPH114155 A JP H114155A JP 9154079 A JP9154079 A JP 9154079A JP 15407997 A JP15407997 A JP 15407997A JP H114155 A JPH114155 A JP H114155A
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Abstract
(57)【要約】
【解決手段】半導体装置のノイズを低減する出力バッフ
ァの構造に関する。出力端子を接地レベルから電源電圧
に、あるいは電源電圧から接地レベルに直ちに充放電を
行わず、出力端子の付加容量への充放電を二段階に分離
し、ピーク電流を抑える。第1の入力信号が出力ドライ
バの第1のNchトランジスタと第1の遅延回路に接続
され、第1の遅延回路の出力が出力ドライバの第1のP
chトランジスタに接続され、第2の入力信号が出力ド
ライバの第2Pchトランジスタと第2の遅延回路に接
続され、第2の遅延回路の出力が出力ドライバの第2の
Nchトランジスタに接続され、第1のNchトランジ
スタと第1のPchトランジスタが電源と出力端子の間
に並列に接続され、第2のPchトランジスタと第2の
Nchトランジスタが接地電源と出力端子の間に並列で
接続する。 【効果】高速性を犠牲にせず、電源線のノイズを抑える
ことができる。
ァの構造に関する。出力端子を接地レベルから電源電圧
に、あるいは電源電圧から接地レベルに直ちに充放電を
行わず、出力端子の付加容量への充放電を二段階に分離
し、ピーク電流を抑える。第1の入力信号が出力ドライ
バの第1のNchトランジスタと第1の遅延回路に接続
され、第1の遅延回路の出力が出力ドライバの第1のP
chトランジスタに接続され、第2の入力信号が出力ド
ライバの第2Pchトランジスタと第2の遅延回路に接
続され、第2の遅延回路の出力が出力ドライバの第2の
Nchトランジスタに接続され、第1のNchトランジ
スタと第1のPchトランジスタが電源と出力端子の間
に並列に接続され、第2のPchトランジスタと第2の
Nchトランジスタが接地電源と出力端子の間に並列で
接続する。 【効果】高速性を犠牲にせず、電源線のノイズを抑える
ことができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の出力
バッファに関して、特にノイズを低減する出力バッファ
の構造に関する。
バッファに関して、特にノイズを低減する出力バッファ
の構造に関する。
【0002】
【従来の技術】図4(a)に従来の出力バッファの一例
を示し、その回路の内部波形を図5(a)〜(b)に示
す。
を示し、その回路の内部波形を図5(a)〜(b)に示
す。
【0003】図4(a)の回路に於いて、OUTPAD
2は外部に接続される出力PADであり、通常ここは数
十〜数百pFの容量が付加されている。この為、Nch
トランジスタN3およびPchトランジスタP3はこの
容量を十分に充放電できる様、駆動能力の大きなトラン
ジスタサイズに設定されているのが普通である。その
為、図5(a)に示す様な“0”から“1”へ変化する
波形が内部回路から出力ドライバに伝達された場合、O
UTPAD2は急峻に“1”から“0”へ変化する。
2は外部に接続される出力PADであり、通常ここは数
十〜数百pFの容量が付加されている。この為、Nch
トランジスタN3およびPchトランジスタP3はこの
容量を十分に充放電できる様、駆動能力の大きなトラン
ジスタサイズに設定されているのが普通である。その
為、図5(a)に示す様な“0”から“1”へ変化する
波形が内部回路から出力ドライバに伝達された場合、O
UTPAD2は急峻に“1”から“0”へ変化する。
【0004】しかし、この様な出力トランジスタが複数
個同時に変化する場合を考えると、この急峻な動きによ
り発生される充放電電流のピーク電流は非常に大きなも
のとなり、このピーク電流により、接地電源VSSある
いは、電圧電源VDDには大きなノイズが発生し、この
ノイズによって内部回路が誤動作する危険性があった。
個同時に変化する場合を考えると、この急峻な動きによ
り発生される充放電電流のピーク電流は非常に大きなも
のとなり、このピーク電流により、接地電源VSSある
いは、電圧電源VDDには大きなノイズが発生し、この
ノイズによって内部回路が誤動作する危険性があった。
【0005】この問題点を解決する手段として“特開平
5ー327444”の様な技術が公開されている。
5ー327444”の様な技術が公開されている。
【0006】この従来例は図4(b)に示すとおり、入
力端子INPAD5、INPAD6、出力端子OUTP
AD3、プリドライバ1、プリドライバ2、遅延回路部
306、307、出力ドライバのPchトランジスタP
4、P5、出力ドライバのNchトランジスタN4、N
5で構成されている。INPAD5は、プリドライバ1
と遅延回路部306に接続され、 INPAD6は、プ
リドライバ2と遅延回路部307に接続されている。遅
延回路部306の出力端子301は出力ドライバのPc
hトランジスタP4のゲートに、 遅延回路部307の
出力端子304は出力ドライバNchトランジスタN4
のゲートにそれぞれ接続されている。遅延回路部30
6、307の遅延ブロックの出力は遅延時間T後に入力
と同じ変化をする。プリドライバ1の出力端子302は
出力ドライバのPchトランジスタP5のゲートに接続
され、プリドライバ2の出力端子303は出力ドライバ
のNchトランジスタN5のゲートに接続されている。
出力ドライバのPchトランジスタP4、P5のソース
は電圧電源VDD側に、ドレインはOUTPAD3に接
続され、NchトランジスタN4、N5のソースは接地
電源VSS側に、ドレインはOUTPAD3に接続され
ている。
力端子INPAD5、INPAD6、出力端子OUTP
AD3、プリドライバ1、プリドライバ2、遅延回路部
306、307、出力ドライバのPchトランジスタP
4、P5、出力ドライバのNchトランジスタN4、N
5で構成されている。INPAD5は、プリドライバ1
と遅延回路部306に接続され、 INPAD6は、プ
リドライバ2と遅延回路部307に接続されている。遅
延回路部306の出力端子301は出力ドライバのPc
hトランジスタP4のゲートに、 遅延回路部307の
出力端子304は出力ドライバNchトランジスタN4
のゲートにそれぞれ接続されている。遅延回路部30
6、307の遅延ブロックの出力は遅延時間T後に入力
と同じ変化をする。プリドライバ1の出力端子302は
出力ドライバのPchトランジスタP5のゲートに接続
され、プリドライバ2の出力端子303は出力ドライバ
のNchトランジスタN5のゲートに接続されている。
出力ドライバのPchトランジスタP4、P5のソース
は電圧電源VDD側に、ドレインはOUTPAD3に接
続され、NchトランジスタN4、N5のソースは接地
電源VSS側に、ドレインはOUTPAD3に接続され
ている。
【0007】次に回路の動作について図5(a)、
(c)〜(e)のタイミングチャートを参照して説明す
る。
(c)〜(e)のタイミングチャートを参照して説明す
る。
【0008】図5(a)、(c)〜(e)はINPAD
5、INPAD6が“0”から“1”へ変化した時のタ
イミングチャートである。
5、INPAD6が“0”から“1”へ変化した時のタ
イミングチャートである。
【0009】図5(a)、(c)〜(e)のうち、
(a)はINPAD5、INPAD6のタイミングチャ
ート、(c)は遅延回路部306の出力端子301のタ
イミングチャート、(d)は遅延回路部307の出力端
子304とプリドライバ1、プリドライバ2の出力端子
302、303のタイミングチャート、(e)はOUT
PAD3のタイミングチャートをそれぞれ示している。
(a)はINPAD5、INPAD6のタイミングチャ
ート、(c)は遅延回路部306の出力端子301のタ
イミングチャート、(d)は遅延回路部307の出力端
子304とプリドライバ1、プリドライバ2の出力端子
302、303のタイミングチャート、(e)はOUT
PAD3のタイミングチャートをそれぞれ示している。
【0010】時刻T1で、INPAD5、INPAD6
が“0”から“1”へ変化すると(図5(a)参照)、
遅延回路部306の出力端子301は“1”のままであ
る(図5(c)参照)、プリドライバ1、プリドライバ
2の出力端子302、303及び遅延回路307の出力
端子304は“1”から“0”へ変化する(図5(d)
参照)。したがって、時刻T1では、Pchトランジス
タP4は“オフ”状態のまま、NchトランジスタN
4、N5は“オン”状態から“オフ”状態に、Pchト
ランジスタP5は“オフ”状態から“オン”状態に変化
し、OUTPAD3は“0”から“1”へゆるやかに変
化し始める。
が“0”から“1”へ変化すると(図5(a)参照)、
遅延回路部306の出力端子301は“1”のままであ
る(図5(c)参照)、プリドライバ1、プリドライバ
2の出力端子302、303及び遅延回路307の出力
端子304は“1”から“0”へ変化する(図5(d)
参照)。したがって、時刻T1では、Pchトランジス
タP4は“オフ”状態のまま、NchトランジスタN
4、N5は“オン”状態から“オフ”状態に、Pchト
ランジスタP5は“オフ”状態から“オン”状態に変化
し、OUTPAD3は“0”から“1”へゆるやかに変
化し始める。
【0011】遅延回路部306、307の遅延ブロック
の遅延時間T=T2−T1とすると、時刻T2で遅延回
路部306の出力端子301は“1”から“0”へ変化
する(図5(c)参照)、したがって、時刻T2では、
PchトランジスタP4が“オフ”状態から“オン”状
態に変化し、出力バッファの駆動能力はT1の時と比較
して大きくなり、出力は急峻に“1”へ変化する。
の遅延時間T=T2−T1とすると、時刻T2で遅延回
路部306の出力端子301は“1”から“0”へ変化
する(図5(c)参照)、したがって、時刻T2では、
PchトランジスタP4が“オフ”状態から“オン”状
態に変化し、出力バッファの駆動能力はT1の時と比較
して大きくなり、出力は急峻に“1”へ変化する。
【0012】
【発明が解決しようとする課題】しかしながら、図4
(b)の回路では、まず、P5(あるいはN5)を“オ
ン”させ、その後にP4(あるいはN4)を“オン”さ
せる為、 P4(あるいはN4)が“オン”するまで
は、P5(あるいはN5)のみで出力端子の付加容量を
充電(あるいは放電)することになる。この為、本来の
P4+P5(あるいはN4+N5)の能力に比べ、出力
端子の遷移時間は図5(e)に示すようにT1からT2
の期間はゆるやかになってしまい、高速な出力ドライバ
を実現するうえでは大きな問題になってしまう。
(b)の回路では、まず、P5(あるいはN5)を“オ
ン”させ、その後にP4(あるいはN4)を“オン”さ
せる為、 P4(あるいはN4)が“オン”するまで
は、P5(あるいはN5)のみで出力端子の付加容量を
充電(あるいは放電)することになる。この為、本来の
P4+P5(あるいはN4+N5)の能力に比べ、出力
端子の遷移時間は図5(e)に示すようにT1からT2
の期間はゆるやかになってしまい、高速な出力ドライバ
を実現するうえでは大きな問題になってしまう。
【0013】
【課題を解決するための手段】上記課題は、すくなくと
も内部信号を外部端子に伝達される出力ドライバを備え
た半導体装置において、第1の入力信号が出力ドライバ
の第1のNchトランジスタと第1の遅延回路に接続さ
れ、第1の遅延回路の出力が出力ドライバの第1のPc
hトランジスタに接続され、第2の入力信号が出力ドラ
イバの第2のPchトランジスタと第2の遅延回路に接
続され、第2の遅延回路の出力が出力ドライバの第2の
Nchトランジスタに接続され、前記第1のNchトラ
ンジスタと第1のPchトランジスタが電圧電源と出力
端子の間に並列に接続され、前記第2のPchトランジ
スタと第2のNchトランジスタが接地電源と出力端子
の間に並列で接続することで解決することができる。
も内部信号を外部端子に伝達される出力ドライバを備え
た半導体装置において、第1の入力信号が出力ドライバ
の第1のNchトランジスタと第1の遅延回路に接続さ
れ、第1の遅延回路の出力が出力ドライバの第1のPc
hトランジスタに接続され、第2の入力信号が出力ドラ
イバの第2のPchトランジスタと第2の遅延回路に接
続され、第2の遅延回路の出力が出力ドライバの第2の
Nchトランジスタに接続され、前記第1のNchトラ
ンジスタと第1のPchトランジスタが電圧電源と出力
端子の間に並列に接続され、前記第2のPchトランジ
スタと第2のNchトランジスタが接地電源と出力端子
の間に並列で接続することで解決することができる。
【0014】
【作用】本発明は、上記の構成をすることにより、出力
バッファ自体の高速性を犠牲にすることなく、出力波形
を2段階の過程で変化させることができる。
バッファ自体の高速性を犠牲にすることなく、出力波形
を2段階の過程で変化させることができる。
【0015】
【発明の実施の形態】図1に本発明の実施例を示す。図
1は入力端子INPAD1、INPAD2、出力端子O
UTPAD1、遅延回路部103、104、出力ドライ
バのPchトランジスタP1、P2、出力ドライバのN
chトランジスタN1、N2で構成されている。INP
AD1は出力ドライバのNchトランジスタN2と遅延
回路部103に接続され、INPAD2は出力ドライバ
のPchトランジスタP2と遅延回路部104に接続さ
れている。遅延回路部103の出力端子101は出力ド
ライバのPchトランジスタP1に、遅延回路部104
の出力端子102は出力ドライバのNchトランジスタ
N1に接続されている。遅延回路部103、104の遅
延ブロックの出力は遅延時間T後に入力と同じ変化をす
る。出力ドライバのPchトランジスタP1と出力ドラ
イバのNchトランジスタN2のソースは電圧電源VD
D側に、ドレインはOUTPUT1に接続され、出力ド
ライバのPchトランジスタP2と出力ドライバのNc
hトランジスタN1のソースは接地電源VSS側に、ド
レインはOUTPUT1に接続されている。
1は入力端子INPAD1、INPAD2、出力端子O
UTPAD1、遅延回路部103、104、出力ドライ
バのPchトランジスタP1、P2、出力ドライバのN
chトランジスタN1、N2で構成されている。INP
AD1は出力ドライバのNchトランジスタN2と遅延
回路部103に接続され、INPAD2は出力ドライバ
のPchトランジスタP2と遅延回路部104に接続さ
れている。遅延回路部103の出力端子101は出力ド
ライバのPchトランジスタP1に、遅延回路部104
の出力端子102は出力ドライバのNchトランジスタ
N1に接続されている。遅延回路部103、104の遅
延ブロックの出力は遅延時間T後に入力と同じ変化をす
る。出力ドライバのPchトランジスタP1と出力ドラ
イバのNchトランジスタN2のソースは電圧電源VD
D側に、ドレインはOUTPUT1に接続され、出力ド
ライバのPchトランジスタP2と出力ドライバのNc
hトランジスタN1のソースは接地電源VSS側に、ド
レインはOUTPUT1に接続されている。
【0016】次に回路の動作について図2、図3のタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
【0017】図2(a)〜(d)は、図1におけるIN
PAD1、INPAD2が“0”から“1”へ変化した
時のタイミングチャートである。図2(a)〜(c)の
うち、(a)はINPAD1、INPAD2のタイミン
グチャート、(b)は遅延回路部103の出力端子10
1のタイミングチャート、(c)は遅延回路部104の
出力端子102のタイミングチャート、(d)はOUT
PAD1のタイミングチャートをそれぞれ示している。
PAD1、INPAD2が“0”から“1”へ変化した
時のタイミングチャートである。図2(a)〜(c)の
うち、(a)はINPAD1、INPAD2のタイミン
グチャート、(b)は遅延回路部103の出力端子10
1のタイミングチャート、(c)は遅延回路部104の
出力端子102のタイミングチャート、(d)はOUT
PAD1のタイミングチャートをそれぞれ示している。
【0018】時刻T1でINPAD1、INPAD2が
“0”から“1”へ変化すると(図2(a)参照)、遅
延回路部103の出力端子101は“1”のまま(図2
(b)参照)、遅延回路部104の出力端子102は
“1”から“0”へ変化する(図2(c)参照)。 し
たがって、時刻T1では、PchトランジスタP1は
“オフ”状態のまま、NchトランジスタN1は“オ
ン”状態から“オフ”状態に、PchトランジスタP2
は“オフ”状態に、NchトランジスタN2は“オン”
状態に変化し、OUTPAD1は“0”から“VDD−
Vthn”へ変化する(Vthnはバックゲート効果を
含んだNchトランジスタN2のしきい値電圧)。
“0”から“1”へ変化すると(図2(a)参照)、遅
延回路部103の出力端子101は“1”のまま(図2
(b)参照)、遅延回路部104の出力端子102は
“1”から“0”へ変化する(図2(c)参照)。 し
たがって、時刻T1では、PchトランジスタP1は
“オフ”状態のまま、NchトランジスタN1は“オ
ン”状態から“オフ”状態に、PchトランジスタP2
は“オフ”状態に、NchトランジスタN2は“オン”
状態に変化し、OUTPAD1は“0”から“VDD−
Vthn”へ変化する(Vthnはバックゲート効果を
含んだNchトランジスタN2のしきい値電圧)。
【0019】遅延回路部103、104の遅延ブロック
の遅延時間T=T2−T1とすると、時刻T2で遅延回
路部103の出力端子101は“1”から“0”へ変化
する(図2(b)参照)、したがって、時刻T2では、
PchトランジスタP1が“オフ”状態から“オン”状
態に変化し、出力バッファの出力電位は“VDD−Vt
hn”から“1”へ変化していく。
の遅延時間T=T2−T1とすると、時刻T2で遅延回
路部103の出力端子101は“1”から“0”へ変化
する(図2(b)参照)、したがって、時刻T2では、
PchトランジスタP1が“オフ”状態から“オン”状
態に変化し、出力バッファの出力電位は“VDD−Vt
hn”から“1”へ変化していく。
【0020】図3(a)〜(d)は、図1におけるIN
PAD1、INPAD2が“1”から“0”へ変化した
時のタイミングチャートである。図3(a)〜(c)の
うち、(a)はINPAD1、INPAD2のタイミン
グチャート、(b)は遅延回路部103の出力端子10
1のタイミングチャート、(c)は遅延回路部104の
出力端子102のタイミングチャート、(d)はOUT
PAD1のタイミングチャートをそれぞれ示している。
PAD1、INPAD2が“1”から“0”へ変化した
時のタイミングチャートである。図3(a)〜(c)の
うち、(a)はINPAD1、INPAD2のタイミン
グチャート、(b)は遅延回路部103の出力端子10
1のタイミングチャート、(c)は遅延回路部104の
出力端子102のタイミングチャート、(d)はOUT
PAD1のタイミングチャートをそれぞれ示している。
【0021】時刻T1でINPAD1、INPAD2が
“1”から“0”へ変化すると(図3(a)参照)、遅
延回路部103の出力端子101は“0”から“1”へ
変化し(図3(b)参照)、遅延回路部104の出力端
子102は“0”のままである(図3(c)参照)。
したがって、時刻T1では、NchトランジスタN1は
“オフ”状態のまま、PchトランジスタP1は“オ
ン”状態から“オフ”状態に、NchトランジスタN2
は“オフ”状態に、PchトランジスタP2は“オン”
状態に変化し、OUTPAD1は“1”から“Vth
p”に変化する(Vthpはバックゲート効果を含んだ
PchトランジスタP2のしきい値電圧)。
“1”から“0”へ変化すると(図3(a)参照)、遅
延回路部103の出力端子101は“0”から“1”へ
変化し(図3(b)参照)、遅延回路部104の出力端
子102は“0”のままである(図3(c)参照)。
したがって、時刻T1では、NchトランジスタN1は
“オフ”状態のまま、PchトランジスタP1は“オ
ン”状態から“オフ”状態に、NchトランジスタN2
は“オフ”状態に、PchトランジスタP2は“オン”
状態に変化し、OUTPAD1は“1”から“Vth
p”に変化する(Vthpはバックゲート効果を含んだ
PchトランジスタP2のしきい値電圧)。
【0022】遅延回路部103、104の遅延ブロック
の遅延時間T=T2−T1とすると、時刻T2で遅延回
路部104の出力端子102は“0”から“1”へ変化
し(図3(b)参照)、したがって、時刻T2では、N
chトランジスタN1が“オフ”状態から“オン”状態
に変化し、出力バッファの出力電位はは“Vthp”か
ら“0”へ変化していく。
の遅延時間T=T2−T1とすると、時刻T2で遅延回
路部104の出力端子102は“0”から“1”へ変化
し(図3(b)参照)、したがって、時刻T2では、N
chトランジスタN1が“オフ”状態から“オン”状態
に変化し、出力バッファの出力電位はは“Vthp”か
ら“0”へ変化していく。
【0023】
【発明の効果】以上述べてきたように、本発明の構造に
よれば、出力端子を接地レベルから電源電圧に、あるい
は電源電圧から接地レベルに直ちに充放電を行わず、一
旦、中間的な電位に固定した後、最終的に電源電圧ある
いは、接地レベルに変化させるという二段階の波形変化
を行うことができる。したがって、出力端子の付加容量
への充放電も二段階に分離する事が可能となり、ピーク
電流も抑えることが可能となり、電源線のノイズを抑え
た安定動作可能な半導体装置を供給することができる。
しかも、最初の段階の変化は急峻に行われる為、高速性
も犠牲にすることはない。
よれば、出力端子を接地レベルから電源電圧に、あるい
は電源電圧から接地レベルに直ちに充放電を行わず、一
旦、中間的な電位に固定した後、最終的に電源電圧ある
いは、接地レベルに変化させるという二段階の波形変化
を行うことができる。したがって、出力端子の付加容量
への充放電も二段階に分離する事が可能となり、ピーク
電流も抑えることが可能となり、電源線のノイズを抑え
た安定動作可能な半導体装置を供給することができる。
しかも、最初の段階の変化は急峻に行われる為、高速性
も犠牲にすることはない。
【0024】また、電源側に接続されたPchトランジ
スタの駆動能力を大きく設定することにより、ノイズを
抑えて且つ、高速な信号伝搬可能な半導体装置を供給す
ることが可能である。
スタの駆動能力を大きく設定することにより、ノイズを
抑えて且つ、高速な信号伝搬可能な半導体装置を供給す
ることが可能である。
【0025】なお、これまでの説明では、INPAD1
とINPAD2が別々の信号であることを前提に説明を
行ってきたが、この信号は同じ出力端子から分離された
全くの同一の信号であっても同様の効果が得られること
は言うまでもない。
とINPAD2が別々の信号であることを前提に説明を
行ってきたが、この信号は同じ出力端子から分離された
全くの同一の信号であっても同様の効果が得られること
は言うまでもない。
【0026】また、特に高速性を必要としない場合は、
図1内のN2、P2の駆動能力をP1、N2の駆動能力
よりも落としてもノイズを抑えるという点で同様の効果
を得ることはできる。
図1内のN2、P2の駆動能力をP1、N2の駆動能力
よりも落としてもノイズを抑えるという点で同様の効果
を得ることはできる。
【0027】また、それぞれのトランジスタは単体構造
で説明を行っているが、これらは複数のトランジスタの
並列、あるいは直列接続で構成されていても同様の効果
が得られることは明らかである。
で説明を行っているが、これらは複数のトランジスタの
並列、あるいは直列接続で構成されていても同様の効果
が得られることは明らかである。
【図1】本発明の一実施例を示す回路構成図。
【図2】本発明の実施例においてINPAD1、INP
AD2が“0”から“1”へ変化した時のタイミングチ
ャートを示す図。
AD2が“0”から“1”へ変化した時のタイミングチ
ャートを示す図。
【図3】本発明の実施例においてINPAD1、INP
AD2が“1”から“0”へ変化した時のタイミングチ
ャートを示す図。
AD2が“1”から“0”へ変化した時のタイミングチ
ャートを示す図。
【図4】従来技術による回路図。
【図5】従来技術においてINPAD3、INPAD
4、INPAD5、INPAD6が“0”から“1”へ
変化した時のタイミングチャート示す図。
4、INPAD5、INPAD6が“0”から“1”へ
変化した時のタイミングチャート示す図。
101、102、301、304・・・遅延回路部の出
力端子 103、104、306、307・・・遅延回路部 302、302・・・プリドライバの出力端子
力端子 103、104、306、307・・・遅延回路部 302、302・・・プリドライバの出力端子
Claims (3)
- 【請求項1】内部信号を外部端子に伝達される出力ドラ
イバを備えた半導体装置において、第1の入力信号が出
力ドライバの第1のNchトランジスタと第1の遅延回
路に接続され、第1の遅延回路の出力が出力ドライバの
第1のPchトランジスタに接続され、第2の入力信号
が出力ドライバの第2のPchトランジスタと第2の遅
延回路に接続され、第2の遅延回路の出力が出力ドライ
バの第2のNchトランジスタに接続され、前記第1の
Nchトランジスタと第1のPchトランジスタが電圧
電源と出力端子の間に並列に接続され、前記第2のPc
hトランジスタと第2のNchトランジスタが接地電源
と出力端子の間に並列で接続されていることを特徴とす
る半導体装置。 - 【請求項2】請求項1記載の半導体装置において、第1
の入力信号と第2の入力信号が同一信号であることを特
徴とする半導体装置。 - 【請求項3】請求項1乃至請求項2記載の半導体装置に
おいて、少なくとも第1のNchトランジスタの飽和電
流値が第1のPchトランジスタの飽和電流値より大き
いか、あるいは、第2のPchトランジスタの飽和電流
値が第2のNchトランジスタの飽和電流値よりも大き
いことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9154079A JPH114155A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9154079A JPH114155A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH114155A true JPH114155A (ja) | 1999-01-06 |
Family
ID=15576441
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9154079A Withdrawn JPH114155A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH114155A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100346948B1 (ko) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | 씨모스 출력 버퍼 회로 |
-
1997
- 1997-06-11 JP JP9154079A patent/JPH114155A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100346948B1 (ko) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | 씨모스 출력 버퍼 회로 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |