CN118199565A - 一种施密特触发脉冲控制低噪声驱动电路 - Google Patents

Abstract

本发明公开了一种施密特触发脉冲控制低噪声驱动电路。施密特触发器产生上升/下降沿检测脉冲，来控制CMOS输出驱动的电路结构，包括数据缓冲电路、CMOS输出驱动电路、脉冲发生器、脉冲控制输出驱动电路；本发明用于CMOS器件输出驱动电路中，其特点是通过上升/下降沿检测电路，产生控制输出驱动管的脉冲信号，在不影响电路传输时间及输出上升/下降时间的基础上，减小电路***应用电源噪声及地噪声。

Description

一种施密特触发脉冲控制低噪声驱动电路

技术领域

本申请涉及CMOS器件的技术领域，特别是一种施密特触发脉冲控制低噪声驱动电路。

背景技术

无论芯片的VDD还是VSS连线都是通过压焊线和封装引线连接到外部电源上，因而具有一个不可忽略的串联电感。参见图1，大量的芯片引脚在逻辑状态切换时，流入电源、地平面的瞬态电流都对电路电容充电或放电，产生瞬态变化的电流所以，一个大的瞬态电流变化会在芯片外部和芯片内部的电源、地电压之间产生一个电压差，造成电源、地平面的波动，即电源噪声、地噪声/>因为驱动外部大电容会产生一个很大的电流，器件输出驱动电路是电源、地噪声的主要来源。

传统通常采用减小CMOS器件输出驱动管的尺寸，或者应用时在输出端串联电阻的方式通过外部控制减小驱动电流的方式，从而达到降低电路应用时噪声。传统的方式，在降低电源噪声和低噪声的同时，降低了电路驱动能力，增加了电路输出上升/下降沿时间，增加电路延迟时间，导致电路响应速度降低。

发明内容

本申请提供一种施密特触发脉冲控制的输出驱动电路，该电路通过传输信号的上升/下降沿检测电路，控制电路输出端驱动管的工作方式，保证电路输出状态转换时的快速响应，同时降低大的瞬态电流切换时对电源、地平面造成的影响，降低噪声的产生。

第一方面，提供了一种施密特触发脉冲控制低噪声驱动电路，包括：CMOS输出驱动电路、脉冲发生器、以及脉冲控制输出驱动电路，CMOS输出驱动电路的输入端和脉冲发生器的输入端与电路数据输入端IN电连接，脉冲控制输出驱动电路的输入端与脉冲发生器的输出端相连接，CMOS输出驱动电路的输出端和脉冲控制输出驱动电路的输出端接电路数据输出端OUT；

CMOS输出驱动电路用于获取电路数据输入端IN的输入信号，并为电路数据输出端OUT提供主驱动电流，CMOS输出驱动电路包括串联的数据链和驱动管电路，数据链对电路数据输入端IN的输入信号进行处理，数据链输出的信号作用于驱动管电路，使驱动管电路输出驱动电流至电路数据输出端OUT，其中，对应电路数据输入端IN输入信号的上升沿，数据链向驱动管电路输出的电平变化为由高到低，使驱动管电路向电路数据输出端OUT输出的电平变化为由低到高，对应电路数据输入端IN输入信号的下降沿，数据链向驱动管电路输出的电平变化为由低到高，使驱动管电路向电路数据输出端OUT输出的电平变化为由高到低；

脉冲发生器用于获取电路数据输入端IN的输入信号，对应输入信号的上升/下降沿产生脉冲信号，脉冲发生器输出的脉冲信号输入至脉冲控制输出驱动电路，脉冲信号的宽度大于输入信号的上升/下降沿的宽度，其中，对应电路数据输入端IN的输入信号的上升沿，脉冲发生器产生低电平脉冲信号，且低电平脉冲信号的下降沿和输入信号的上升沿对应；对应电路数据输入端IN的输入信号的下降沿，脉冲发生器产生高电平脉冲信号，且高电平脉冲信号的上升沿和输入信号的下降沿对应；

脉冲控制输出驱动电路在脉冲发生器产生的脉冲信号的触发下，为电路数据输出端OUT提供辅驱动电流，对应脉冲发生器产生的低电平脉冲信号，脉冲控制输出驱动电路产生高电平脉冲信号，对应脉冲发生器产生的高电平脉冲信号，脉冲控制输出驱动电路产生低电平脉冲信号。

结合第一方面，在第一方面的某些实现方式中，所述CMOS输出驱动电路的数据链包括缓冲器G2、反相器G3，驱动管电路包括输出驱动NMOS管N1和输出驱动PMOS管P1；缓冲器G2的输入端与CMOS输出驱动电路的输入端相连接，缓冲器G2的输出端接反相器G3的输入端，输出驱动NMOS管N1和输出驱动PMOS管P1的栅端相接，连接反相器G3的输出端，输出驱动NMOS管的N1源端接地，漏端连接电路数据输出端OUT，衬底接地，输出驱动PMOS管P1源端接地，漏端连接电路数据输出端OUT，衬底接电源。

结合第一方面，在第一方面的某些实现方式中，所述脉冲控制输出驱动电路包括输出驱动NMOS管N2和输出驱动PMOS管P2，输出驱动NMOS管N2的栅端与脉冲发生器输出高电平脉冲信号的端口连接，漏端连接电路数据输出端OUT，衬底接地；输出驱动PMOS管P2的栅端与脉冲发生器输出低电平脉冲信号的端口连接，漏端连接电路数据输出端OUT，衬底接电源。

结合第一方面，在第一方面的某些实现方式中，脉冲发生器包括第一输出端口和第二输出端口；第一输出端口用于对应电路数据输入端IN的输入信号的上升沿输出低电平脉冲信号，此时第二输出端口用于输出低电平信号；第二输出端口用于对应电路数据输入端IN的输入信号的下降沿输出高电平脉冲信号，此时第一输出端口用于输出高电平信号。

结合第一方面，在第一方面的某些实现方式中，所述脉冲发生器包括施密特触发器G5、缓冲器G4、缓冲器G10、反相器G6、反相器G7、反相器G11、或非门电路G8、或非门电路G9；缓冲器G4的输入端和施密特触发器G5的输入端均接脉冲发生器的输入端，缓冲器G4的输出端接反相器G6输入端，施密特触发器G5的输出端接反相器G7输入端；或非门电路G8的一输入端与反相器G6的输出端相接，或非门电路G8的另一输入端与施密特触发器G5的输出端相接，或非门电路G8的输出端接缓冲器G10的输入端；或非门电路G9的一输入端与反相器G7的输出端相接，或非门电路G9的另一输入端与反相器G4的输出端相接，或非门电路G9的输出端接反相器G11的输入端；所述脉冲发生器用于通过缓冲器G10向脉冲控制输出驱动电路输出低电平脉冲信号，所述脉冲发生器用于通过缓冲器G11向脉冲控制输出驱动电路输出高电平脉冲信号。

结合第一方面，在第一方面的某些实现方式中，所述施密特触发器G5输出信号上升/下降沿相较于缓冲器G4输出信号上升/下降沿有一定延时t，延时t与脉冲发生器产生脉冲信号的宽度相关。

结合第一方面，在第一方面的某些实现方式中，所述电路还包括数据缓冲电路，用于对接收的数据电平信号进行整形。

结合第一方面，在第一方面的某些实现方式中，所述数据缓冲电路包括反相器链G1。

结合第一方面，在第一方面的某些实现方式中，MOS管均为增强型MOS管。

结合第一方面，在第一方面的某些实现方式中，电路数据输出端OUT外接电容并接地。

第二方面，提供了一种施密特触发脉冲控制低噪声驱动电路，包括：CMOS输出驱动电路、脉冲发生器、以及脉冲控制输出驱动电路，CMOS输出驱动电路的输入端和脉冲发生器的输入端与电路数据输入端IN电连接，脉冲控制输出驱动电路的输入端与脉冲发生器的输出端相连接，CMOS输出驱动电路的输出端和脉冲控制输出驱动电路的输出端接电路数据输出端OUT；

所述CMOS输出驱动电路包括缓冲器G2、反相器G3、输出驱动NMOS管N1和输出驱动PMOS管P1；缓冲器G2的输入端与CMOS输出驱动电路的输入端相连接，缓冲器G2的输出端接反相器G3的输入端，输出驱动NMOS管N1和输出驱动PMOS管P1的栅端相接，连接反相器G3的输出端，输出驱动NMOS管的N1源端接地，漏端连接电路数据输出端OUT，衬底接地，输出驱动PMOS管P1源端接地，漏端连接电路数据输出端OUT，衬底接电源；

所述脉冲发生器包括施密特触发器G5、缓冲器G4、缓冲器G10、反相器G6、反相器G7、反相器G11、或非门电路G8、或非门电路G9；缓冲器G4的输入端和施密特触发器G5的输入端均接脉冲发生器的输入端，缓冲器G4的输出端接反相器G6输入端，施密特触发器G5的输出端接反相器G7输入端；或非门电路G8的一输入端与反相器G6的输出端相接，或非门电路G8的另一输入端与施密特触发器G5的输出端相接，或非门电路G8的输出端接缓冲器G10的输入端；或非门电路G9的一输入端与反相器G7的输出端相接，或非门电路G9的另一输入端与反相器G4的输出端相接，或非门电路G9的输出端接反相器G11的输入端；

所述脉冲控制输出驱动电路包括输出驱动NMOS管N2和输出驱动PMOS管P2，输出驱动NMOS管N2的栅端与缓冲器G11的输出端连接，漏端连接电路数据输出端OUT，衬底接地；输出驱动PMOS管P2的栅端与缓冲器G10的输出端连接，漏端连接电路数据输出端OUT，衬底接电源。

结合第二方面，在第二方面的某些实现方式中，所述施密特触发器G5输出信号上升/下降沿相较于缓冲器G4输出信号上升/下降沿有一定延时t，延时t与脉冲发生器产生脉冲信号的宽度相关。

结合第二方面，在第二方面的某些实现方式中，所述电路还包括数据缓冲电路，用于对接收的数据电平信号进行整形。

结合第二方面，在第二方面的某些实现方式中，所述数据缓冲电路包括反相器链G1。

结合第二方面，在第二方面的某些实现方式中，MOS管均为增强型MOS管。

结合第二方面，在第二方面的某些实现方式中，电路数据输出端OUT外接电容并接地。

第三方面，提供了一种电子装置，所述电子装置包括如上述第一方面至第二方面中的任意一种实现方式中所述的施密特触发脉冲控制低噪声驱动电路。

与现有技术相比，本申请提供的方案至少包括以下有益技术效果：

(1)本发明设计一种施密特触发脉冲控制低噪声驱动电路，利用施密特缓冲器电路迟滞的特点，即输入信号从低电平上升过程中电路状态转换时对应的输入低电平，与输入信号从高电平下降过程中对应的输入电平转换电平值不同，在信号上升/下降沿产生脉冲，使部分驱动管仅在上升/下降沿时导通，在信号上升/下降过程，电路具有较大的驱动能力，输出端口信号有一个较快的变化斜率，降低了器件的信号传输延迟。

(2)电路状态转换时，电路内部的正反馈过程使输出电压波形变得很陡，产生，产生上升/下降时间很短的脉冲控制信号。

(3)采用组合逻辑形式，产生脉冲并传输，电路逻辑状态仅取决于当前输入状态，与电路原来状态无关。

(4)当输出端信号达到有效的高(低)逻辑电平后，部分驱动管关闭，相应的输出瞬态电流降低，使得电源弹(地弹)噪声降低，提升器件整体可靠性。

附图说明

图1为CMOS输出驱动电路电感耦合示意图。

图2为本发明的施密特触发脉冲控制低噪声驱动电路结构图。

图3为本发明施密特触发脉冲控制低噪声驱动电路关键节点时序图。

图4为本发明施密特触发脉冲控制低噪声驱动电路和常规的CMOS输出驱动电路输出端口信号仿真波形图对比。

具体实施方式

下面结合附图和具体实施例对本申请作进一步详细的描述。

如图2所示，为本发明提供的一种施密特触发脉冲控制低噪声驱动电路结构图，包括数据缓冲电路1、CMOS输出驱动电路2、脉冲发生器3及脉冲控制输出驱动电路4。

数据缓冲电路1用于对接收的数据电平信号进行整形，提高传输数据的驱动能力和稳定性。在一些实施例中，数据缓冲电路1包括反相器链G1。由若干级反相器链G1构成的数据缓冲电路1，输入即为电路数据输入端，输出接CMOS输出驱动电路2和脉冲控制输出驱动电路3输入。

CMOS输出驱动电路2用于为电路数据输出端OUT提供较大的驱动电流，在一些情况下充当驱动电路的主驱动链路。CMOS输出驱动电路2用于获取电路数据输入端IN的输入信号，并为电路数据输出端OUT提供主驱动电流，保证电路的输出驱动能力。CMOS输出驱动电路2包括串联的数据链S3和驱动管电路，数据链S3对电路数据输入端IN的输入信号进行处理，数据链S3输出的信号作用于驱动管电路，使驱动管电路输出驱动电流至电路数据输出端OUT，其中，对应电路数据输入端IN输入信号的上升沿，数据链S3向驱动管电路输出的电平变化为由高到低，使驱动管电路向电路数据输出端OUT输出的电平变化为由低到高，对应电路数据输入端IN输入信号的下降沿，数据链S3向驱动管电路输出的电平变化为由低到高，使驱动管电路向电路数据输出端OUT输出的电平变化为由高到低。

在一些实施例中，如图2所示，CMOS输出驱动电路2包括缓冲器G2、反相器G3、NMOS管N1和PMOS管P1。在一些可能的应用场景中，电路数据输出端OUT可以参考图1的端口C外接电容并接地。

脉冲发生器3用于获取电路数据输入端IN的输入信号，对应输入信号的上升/下降沿产生脉冲信号，脉冲发生器3输出的脉冲信号输入至脉冲控制输出驱动电路4，脉冲信号的宽度大于输入信号的上升/下降沿的宽度，其中，对应电路数据输入端IN的输入信号的上升沿，脉冲发生器3产生低电平脉冲信号，且低电平脉冲信号的下降沿和输入信号的上升沿对应；对应电路数据输入端IN的输入信号的下降沿，脉冲发生器3产生高电平脉冲信号，且高电平脉冲信号的上升沿和输入信号的下降沿对应。

在一些实施例中，如图2所示，脉冲发生器3用于检测输入信号电平的变化状态，在上升/下降沿产生脉冲信号。在一些实施例中，脉冲发生器3包括缓冲器G4、缓冲器G10，反相器G6、反相器G7、反相器G11，或非门电路G8、或非门电路G9，及施密特触发器G5。

脉冲控制输出驱动电路4在脉冲发生器3产生的脉冲信号的触发下，为电路数据输出端OUT提供辅驱动电流，其中，对应脉冲发生器3产生的低电平脉冲信号，脉冲控制输出驱动电路4产生高电平脉冲信号，对应脉冲发生器3产生的高电平脉冲信号，脉冲控制输出驱动电路4产生低电平脉冲信号。

由于脉冲发生器3产生的低电平脉冲信号的下降沿和输入信号的上升沿对应，进而与CMOS输出驱动电路2的数据链S3输出的由高到低的电平变化对应，此时脉冲控制输出驱动电路4可以输出与CMOS输出驱动电路2的驱动管电路相似的电平变化，即脉冲控制输出驱动电路4与CMOS输出驱动电路2向电路数据输出端OUT输出的电平变化均为由低到高。之后为脉冲发生器3产生的低电平脉冲信号的上升沿，其与脉冲控制输出驱动电路4输出的高电平脉冲信号的下降沿对应，脉冲控制输出驱动电路4向电路数据输出端OUT输出的电平相对变化为由高到低，进而部分抵消CMOS输出驱动电路2向电路数据输出端OUT输出的高电平瞬态振荡，减小噪声。

类似地，由于脉冲发生器3产生的高电平脉冲信号的上升沿和输入信号的下降沿对应，进而与CMOS输出驱动电路2的数据链S3输出的由低到高的电平变化对应，此时脉冲控制输出驱动电路4可以输出与CMOS输出驱动电路2的驱动管电路相似的电平变化，即脉冲控制输出驱动电路4与CMOS输出驱动电路2向电路数据输出端OUT输出的电平变化均为由高到低。之后为脉冲发生器3产生的高电平脉冲信号的下降沿，其与脉冲控制输出驱动电路4输出的低电平脉冲信号的上升沿对应，脉冲控制输出驱动电路4向电路数据输出端OUT输出的电平相对变化为由低到高，进而部分抵消CMOS输出驱动电路2向电路数据输出端OUT输出的低电平瞬态振荡，减小噪声。

综上所述，脉冲控制输出驱动电路4通过脉冲发生器3产生的脉冲控制驱动管N2、P2的导通与截止，进而为电路数据输出端OUT提供一定驱动能力。在一些情况下，脉冲发生器3和脉冲控制输出驱动电路4构成的链路可以充当驱动电路的辅驱动链路。在数据变化过程提供较大的驱动能力，保证数据翻转时的响应时间及数据传输延时。在一些实施例中，如图2所示，脉冲控制输出驱动电路4包括PMOS管P2、NMOS管N2。在一些实施例中，本发明中所用到的MOS管可以均为增强型MOS管。

如图2所示，数据缓冲电路1的输入端接电路数据输入端IN，输出端与CMOS输出驱动电路2的输入端和脉冲发生器3的输入端相连接。脉冲控制输出驱动电路4的输入端与脉冲发生器3的输出端相连接。CMOS输出驱动电路2的输出端和脉冲控制输出驱动电路4的输出端一起接电路数据输出端OUT。

CMOS输出驱动电路2包括缓冲器G2、反相器G3、输出驱动NMOS管N1和输出驱动PMOS管P1。缓冲器G2的输入端接数据缓冲电路1中的反相器链G1的输出端，缓冲器G2的输出端接反相器G3的输入端。输出驱动NMOS管N1和输出驱动PMOS管P1的栅端相接，连接反相器G3的输出端。输出驱动NMOS管的N1源端接地，漏端连接电路数据输出端OUT，衬底接地。输出驱动PMOS管P1源端接地，漏端连接电路数据输出端OUT，衬底接电源。

脉冲发生器3，包括施密特触发器G5，缓冲器G4、缓冲器G10，反相器G6、反相器G7、反相器G11，或非门电路G8、或非门电路G9。缓冲器G4的输入端和施密特触发器G5的输入端均接数据缓冲电路1中的G1输出端(对应节点S4)，缓冲器G4的输出端接反相器G6输入端，施密特触发器G5的输出端接反相器G7输入端。或非门电路G8可以为二输入或非门，或非门电路G8的一输入端与反相器G6的输出端相接，或非门电路G8的另一输入端与施密特触发器G5的输出端相接，或非门电路G8的输出端接缓冲器G10的输入端。或非门电路G9可以为二输入或非门，或非门电路G9的一输入端与反相器G7的输出端相接，或非门电路G9的另一输入端与反相器G4的输出端相接，或非门电路G9的输出端接反相器G11的输入端。缓冲器G10的输出为节点S1。反相器G11的输出为节点S2。

脉冲控制输出驱动电路4包括输出驱动NMOS管N2和输出驱动PMOS管P2。输出驱动NMOS管N2的栅端接节点S2，漏端连接电路数据输出端OUT，衬底接地。输出驱动PMOS管P2的栅端接节点S1，漏端连接电路数据输出端OUT，衬底接电源。

当输入信号电平为高(低)时，节点S1保持高电平，节点S2保持低电平。NMOS管N2和PMOS管P2处于截止状态，电路数据输出端OUT由NMOS管N1和PMOS管P1驱动。

当输入信号电平由低向高变化时，施密特触发器G5检测到节点S4的信号电平由低到高变化，经过组和逻辑，节点S1产生低脉冲信号，节点S2保持低电平。PMOS管P2在上升沿过程导通，与PMOS管P1共同驱动输出节点由低向高变化，NMOS管N2保持截止，状态不变。

当输入信号电平由高向低变化时，施密特触发器G5检测到节点S4的信号电平由高到低变化，经过组和逻辑，节点S2产生高脉冲信号，节点S1保持高电平。NMOS管N2在下降沿过程导通，与NMOS管N1共同驱动输出节点由高向低变化，PMOS管P2保持截止，状态不变。

本发明提供的一种施密特触发脉冲控制低噪声驱动电路的具体原理如下。

输入端口IN的信号通过两个路径传输至电路数据输出端OUT。

当输入信号恒为高时，反相器链G1输出高电平。通过缓冲器G2、反相器G3，传输至PMOS管P1的栅端、NMOS管N1的栅端为低电平，PMOS管P1导通，NMOS管N1关闭。缓冲器G4、施密特触发器G5输出高电平，反相器G6、反相器G7输出低电平，施密特触发器G5、反相器G6的输出作为或非门电路G8的输入，则或非门电路G8输出为高，该高电平信号通过缓冲器G10传输至PMOS管P2的栅端，PMOS管P2闭合。缓冲器G4、反相器G7的输出作为或非门电路G9的输入，或非门电路G9输出高电平，该高电平通过反相器G11反相为低电平信号传输至NMOS管N2的栅端，NMOS管N2关闭。输入信号恒为高时，电路数据输出端OUT仅由PMOS管P1驱动，拉至高电平。

当输入信号恒为低时，反相器链G1输出低电平。通过缓冲器G2、反相器G3，传输至PMOS管P1的栅端、NMOS管N1的栅端为高电平，NMOS管N1导通，PMOS管P1关闭。缓冲器G4、施密特触发器G5输出低电平，反相器G6、反相器G7输出高电平，施密特触发器G5、反相器G6的输出作为或非门电路G8的输入，则或非门电路G8输出为高，该高电平信号通过缓冲器G10传输至PMOS管P2的栅端，PMOS管P2闭合。缓冲器G4、反相器G7的输出作为或非门电路G9的输入，或非门电路G9输出高电平，该高电平通过反相器G11反相为低电平信号传输至NMOS管N2的栅端，NMOS管N2关闭。输入信号恒为低时，电路数据输出端OUT仅由NMOS管N1驱动，拉至低电平。

当输入端信号由低电平升高至高电平时，反相器链G1输出端信号由低至高变化，反相器G3输出端信号由高至低变化，输出驱动PMOS管P1由关闭状态转换为导通状态，输出驱动NMOS管N1由导通状态转换为关闭状态，驱动电路数据输出端OUT由低电平状态向高电平状态转换。缓冲器G4、施密特触发器G5输出端信号由低至高变化。由于施密特触发器的迟滞特性，施密特触发器G5的输出信号上升沿相较于缓冲器G4输出信号上升沿有一定延时t，反相器G6的输出为高至低变化，且下降沿相较于施密特触发器G5的输出上升沿快，时间差为t，经或非门电路G8产生脉冲宽度为t的高电平脉冲，经缓冲器G10反相为脉冲宽度为t的低电平脉冲，PMOS管P2在时间t内导通，即上升沿时导通。施密特触发器G5的输出信号上升沿相较于缓冲器G4输出信号上升沿有一定延时t，反相器G7的输出由高至低变化，且其下降沿相较于缓冲器G4的上升沿有一定的延时t，经或非门电路G9，或非门电路G9输出信号在上升沿前后保持低电平，该低电平信号经反相器G11传输至NMOS管N2的栅端，则NMOS管N2关闭。电路数据输出端OUT由PMOS管P1、PMOS管P2共同驱动。

当输入端信号由高电平下降至低电平时，反相器链G1输出端信号由高至低变化，反相器G3输出端信号由低至高变化，输出驱动PMOS管P1由导通状态转换为关闭状态，输出驱动NMOS管N1由关闭状态转换为导通状态，驱动电路数据输出端OUT由高电平状态向低电平状态转换。缓冲器G4、施密特触发器G5输出端信号由高至低变化，由于施密特触发器的迟滞特性，施密特触发器G5的输出信号下降沿相较于缓冲器G4输出信号下降沿有一定延时t，反相器G6的输出为低至高变化，且下降沿相较于施密特触发器G5的输出下降沿快，时间差为t，经或非门电路G8，或非门电路G8输出信号在上升沿前后保持低电平，该低电平经缓冲器G10反相传输为高电平至PMOS管P2的栅端，则PMOS管P2关闭。反相器G7的输出由低至高变化，且其上升沿相较于缓冲器G4的下降沿有一定的延时t，经或非门电路G9，或非门电路G9输出端产生脉冲宽度为t的高电平脉冲，经反相器G11反相为脉冲宽度为t的低电平脉冲，传输至NMOS管N2的栅端，NMOS管N2在时间t内导通，即下降沿时导通。电路数据输出端OUT由NMOS管N1、NMOS管N2共同驱动。

输入IN为低电平信号时，电路数据输出端OUT由NMOS管N1下拉至低电平。输入IN端信号上升至高电平期间，电路数据输出端OUT由PMOS管P1、PMOS管P2共同驱动，此时电路具有较大的驱动能力，电路数据输出端OUT快速实现从低至高的电平转换。当电路数据输出端OUT随输入信号变化升高至高电平后，PMOS管P2管截止，电路数据输出端OUT端由PMOS管P1驱动，相应瞬态电流减小，电源弹噪声降低。

输入IN端信号下降至低电平期间，电路数据输出端OUT由NMOS管N1、NMOS管N2共同驱动，此时电路具有较大的驱动能力，电路数据输出端OUT快速实现从高至低的电平转换。当电路数据输出端OUT随输入信号下降至低电平后，NMOS管N2管截止，电路数据输出端OUT端由NMOS管N1驱动，相应瞬态电流减小，地弹噪声降低。

通过施密特触发电路及信号电平检测电路，在数据上升沿和下降沿分别产生相应的脉冲信号，控制驱动电路的工作状态。上升沿时PMOS管P2栅端检测到低电平脉冲，NMOS管N2栅端保持低电平电压，信号上升过程PMOS管P2管导通，电路数据输出端OUT迅速升至高电平后PMOS管P2管截止，输出高电平由CMOS输出驱动电路2的PMOS管P1管驱动。下降沿时NMOS管N2栅端检测到高电平脉冲，PMOS管P2栅端保持高电平电压，信号下降过程NMOS管N2管导通，电路数据输出端OUT迅速下降至低电平后NMOS管N2管截止，输出低电平由CMOS输出驱动电路2的NMOS管N1管驱动。

由此使得电路数据输出端OUT在建立有效的高/低逻辑电平前保证一个较快的信号斜率，在输出信号达到有效的高逻辑电平后继续升高为电源电压这段时间内，降低输出信号的斜率，即保证了器件从输入变化到输出建立有效逻辑电平的传输延时，又减小了器件输出时的瞬态电流。通过上升/下降沿检测电路，产生控制输出驱动管脉冲信号，在不影响电路传输时间及输出上升/下降时间的基础上，减小电路***应用的电源噪声及地噪声。

通过控制施密特触发器G5的输出上升沿/下降沿信号相较于缓冲器G4输出信号均具有一定延时t，可以改变PMOS管P2或NMOS管N2产生的瞬态电流波形，进而控制CMOS输出驱动电路2脉冲的噪声减少情况。在一些情况下，t的时间越长，在减小噪声方面具有更优的表现，但可能会降低施密特触发脉冲控制低噪声驱动电路整体的驱动能力。

如图3所示，为本发明施密特触发脉冲控制低噪声驱动电路关键节点时序图。本发明施密特触发脉冲控制低噪声驱动电路的PMOS管P1、PMOS管P2、NMOS管N1，NMOS管N2为常规CMOS驱动电路驱动管尺寸的1/2。如图4所示，为本发明施密特触发脉冲控制低噪声驱动电路和常规的CMOS输出驱动电路输出端口信号仿真波形图对比。通过仿真波形可以看出，本发明的施密特触发脉冲控制低噪声驱动电路输出端口信号在到达有效的高逻辑电平前，输出端口信号斜率基本与常规CMOS输出驱动电路相同，信号传输延时与常规CMOS输出驱动电路相同。当输出端口信号到达有效的高逻辑电平后，输出驱动电路能力降低，大大的减小了此时的瞬态电流。

本发明的施密特触发脉冲控制低噪声驱动电路和常规的CMOS输出驱动电路电源弹噪声仿真结果相比，本发明的带反馈控制的CMOS输出驱动电路的正方向电源弹噪声比常规CMOS输出驱动电路电源弹噪声降低了380mV，地弹噪声降低了880mV。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此，本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种施密特触发脉冲控制低噪声驱动电路，其特征在于，包括：CMOS输出驱动电路、脉冲发生器、以及脉冲控制输出驱动电路，CMOS输出驱动电路的输入端和脉冲发生器的输入端与电路数据输入端IN电连接，脉冲控制输出驱动电路的输入端与脉冲发生器的输出端相连接，CMOS输出驱动电路的输出端和脉冲控制输出驱动电路的输出端接电路数据输出端OUT；

CMOS输出驱动电路用于获取电路数据输入端IN的输入信号，并为电路数据输出端OUT提供主驱动电流，CMOS输出驱动电路包括串联的数据链和驱动管电路，数据链对电路数据输入端IN的输入信号进行处理，数据链输出的信号作用于驱动管电路，使驱动管电路输出驱动电流至电路数据输出端OUT，其中，对应电路数据输入端IN输入信号的上升沿，数据链向驱动管电路输出的电平变化为由高到低，使驱动管电路向电路数据输出端OUT输出的电平变化为由低到高，对应电路数据输入端IN输入信号的下降沿，数据链向驱动管电路输出的电平变化为由低到高，使驱动管电路向电路数据输出端OUT输出的电平变化为由高到低；

脉冲发生器用于获取电路数据输入端IN的输入信号，对应输入信号的上升/下降沿产生脉冲信号，脉冲发生器输出的脉冲信号输入至脉冲控制输出驱动电路，脉冲信号的宽度大于输入信号的上升/下降沿的宽度，其中，对应电路数据输入端IN的输入信号的上升沿，脉冲发生器产生低电平脉冲信号，且低电平脉冲信号的下降沿和输入信号的上升沿对应；对应电路数据输入端IN的输入信号的下降沿，脉冲发生器产生高电平脉冲信号，且高电平脉冲信号的上升沿和输入信号的下降沿对应；

脉冲控制输出驱动电路在脉冲发生器产生的脉冲信号的触发下，为电路数据输出端OUT提供辅驱动电流，对应脉冲发生器产生的低电平脉冲信号，脉冲控制输出驱动电路产生高电平脉冲信号，对应脉冲发生器产生的高电平脉冲信号，脉冲控制输出驱动电路产生低电平脉冲信号。

2.根据权利要求1所述的电路，其特征在于，所述CMOS输出驱动电路的数据链包括缓冲器G2、反相器G3，驱动管电路包括输出驱动NMOS管N1和输出驱动PMOS管P1；缓冲器G2的输入端与CMOS输出驱动电路的输入端相连接，缓冲器G2的输出端接反相器G3的输入端，输出驱动NMOS管N1和输出驱动PMOS管P1的栅端相接，连接反相器G3的输出端，输出驱动NMOS管的N1源端接地，漏端连接电路数据输出端OUT，衬底接地，输出驱动PMOS管P1源端接地，漏端连接电路数据输出端OUT，衬底接电源。

3.根据权利要求1所述的电路，其特征在于，所述脉冲控制输出驱动电路包括输出驱动NMOS管N2和输出驱动PMOS管P2，输出驱动NMOS管N2的栅端与脉冲发生器输出高电平脉冲信号的端口连接，漏端连接电路数据输出端OUT，衬底接地；输出驱动PMOS管P2的栅端与脉冲发生器输出低电平脉冲信号的端口连接，漏端连接电路数据输出端OUT，衬底接电源。

4.根据权利要求3所述的电路，其特征在于，脉冲发生器包括第一输出端口和第二输出端口；第一输出端口用于对应电路数据输入端IN的输入信号的上升沿输出低电平脉冲信号，此时第二输出端口用于输出低电平信号；第二输出端口用于对应电路数据输入端IN的输入信号的下降沿输出高电平脉冲信号，此时第一输出端口用于输出高电平信号。

5.根据权利要求4所述的电路，其特征在于，所述脉冲发生器包括施密特触发器G5、缓冲器G4、缓冲器G10、反相器G6、反相器G7、反相器G11、或非门电路G8、或非门电路G9；缓冲器G4的输入端和施密特触发器G5的输入端均接脉冲发生器的输入端，缓冲器G4的输出端接反相器G6输入端，施密特触发器G5的输出端接反相器G7输入端；或非门电路G8的一输入端与反相器G6的输出端相接，或非门电路G8的另一输入端与施密特触发器G5的输出端相接，或非门电路G8的输出端接缓冲器G10的输入端；或非门电路G9的一输入端与反相器G7的输出端相接，或非门电路G9的另一输入端与反相器G4的输出端相接，或非门电路G9的输出端接反相器G11的输入端；所述脉冲发生器用于通过缓冲器G10向脉冲控制输出驱动电路输出低电平脉冲信号，所述脉冲发生器用于通过缓冲器G11向脉冲控制输出驱动电路输出高电平脉冲信号。

6.根据权利要求5所述的电路，其特征在于，所述施密特触发器G5输出信号上升/下降沿相较于缓冲器G4输出信号上升/下降沿有一定延时t，延时t与脉冲发生器产生脉冲信号的宽度相关。

7.根据权利要求1所述的电路，其特征在于，所述电路还包括数据缓冲电路，用于对接收的数据电平信号进行整形。

8.根据权利要求7所述的电路，其特征在于，所述数据缓冲电路包括反相器链G1。

9.根据权利要求1所述的电路，其特征在于，电路数据输出端OUT外接电容并接地。

10.一种电子装置，其特征在于，所述电子装置包括如权利要求1至9中任一项所述的施密特触发脉冲控制低噪声驱动电路。