JPH1141222A - Asynchronous data demodulation circuit - Google Patents

Asynchronous data demodulation circuit

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JPH1141222A
JPH1141222A JP9196598A JP19659897A JPH1141222A JP H1141222 A JPH1141222 A JP H1141222A JP 9196598 A JP9196598 A JP 9196598A JP 19659897 A JP19659897 A JP 19659897A JP H1141222 A JPH1141222 A JP H1141222A
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JP
Japan
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frequency
signal
clock signal
circuit
comparator
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JP9196598A
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Japanese (ja)
Inventor
Akio Kubota
明夫 久保田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPH1141222A publication Critical patent/JPH1141222A/en
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

PROBLEM TO BE SOLVED: To quickly and surely restore the asynchronous data to a normal synchronous state by detecting the phase difference between a clock signal and a digital receiving signal, detecting the presence or absence of a frequency error between a reference signal and the clock signal, and giving a prescribed response time constant to the output of a comparison means selected by a selection means to feed it back to a variable frequency oscillator. SOLUTION: A 1st phase comparator 2 detects the phase difference between a clock signal (fo) and a digital receiving signal Ri, and a 2nd phase frequency comparator 3 detects the phase difference between the signal (fo) and the reference signals (fs) which are continuously generated with constant frequency. A frequency detection circuit 4 detects the frequency error between both signals (fo) and (fs). A selection circuit 5 selects the output of the comparator 2 or 3 based on the output Eo of the circuit 4. The comparator 2 is selected in a normal operation mode, and the comparator 3 is selected only when the circuit 4 detects a frequency error.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、非同期データ復調
回路、さらには一定ビットレートのランダムデータの復
調を行うATM(非同期転送モード)に適用して有効な
技術に関するものであって、たとえばATM−PHYを
構成するLSIに利用して有効な技術に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an asynchronous data demodulation circuit and, more particularly, to a technology effective when applied to an ATM (asynchronous transfer mode) for demodulating random data at a constant bit rate. The present invention relates to a technology that is effective when used for an LSI constituting a PHY.

【0002】[0002]

【従来の技術】ATM−PHYを構成する非同期データ
復調回路では、一定ビットレートでランダムにシリアル
入力されるデジタル受信信号を位相基準とするPLL
(位相制御ループ)を使用し、このPLLにより生成さ
れるクロック信号を用いて上記受信信号からのデータ復
調を行わせる。
2. Description of the Related Art In an asynchronous data demodulation circuit constituting an ATM-PHY, a PLL which uses a digital received signal serially input at random at a constant bit rate as a phase reference is used.
(Phase control loop), and demodulates data from the received signal using the clock signal generated by the PLL.

【0003】この場合、上記PLLは、上記クロック信
号を生成する可変周波数発振器と、上記クロック信号と
上記デジタル受信信号間の位相差を検出する比較手段
と、この比較手段の出力に所定の応答時定数を持たせた
上で上記可変周波数発振器に周波数制御信号としてフィ
ードバックさせるループフィルタにより構成される(た
とえば、総合出版社発行「PLL応用回路」79ページ
参照)。
In this case, the PLL comprises a variable frequency oscillator for generating the clock signal, comparison means for detecting a phase difference between the clock signal and the digital reception signal, and a predetermined response to the output of the comparison means. The variable frequency oscillator is provided with a constant and then fed back as a frequency control signal to the variable frequency oscillator (for example, see page 79 of "PLL application circuit" published by Sogo Shuppan).

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者によ
ってあきらかとされた。
However, it has been clarified by the present inventors that the above-described technology has the following problems.

【0005】すなわち、上述した非同期データ復調回路
では、デジタル受信信号の入力がランダムあるいは散発
的に行われることによるPLLの同期ずれが生じやす
い。この同期ずれが生じると、その間の復調データにエ
ラーが生じるとともに、データの再送要求およびPLL
の同期引き込みのためのトレーニング手順などを再実行
しなければならなくなって、大きな通信損失を生じる。
That is, in the above-mentioned asynchronous data demodulation circuit, the synchronization of the PLL is likely to occur due to the random or sporadic input of the digital reception signal. When this synchronization shift occurs, an error occurs in demodulated data during that time, and a data retransmission request and a PLL
It is necessary to re-execute a training procedure or the like for pulling in synchronization, and a large communication loss occurs.

【0006】さらに、デジタル受信信号のデータパター
ン(ビットパターン)によっては、PLLが正規のビッ
トレート(同期周波数)とは別のレートに擬似的に同期
してしまうことがあるが、この不正な擬似同期状態は復
調データのエラー検査だけでは確実に検出することがで
きず、結局、長時間の同期ずれによるエラー状態を許容
してしまうことになる。
Further, depending on the data pattern (bit pattern) of the digital reception signal, the PLL may be pseudo-synchronized with a rate different from the normal bit rate (synchronization frequency). The synchronization state cannot be reliably detected only by the error check of the demodulated data, and eventually an error state due to a long-time synchronization deviation is allowed.

【0007】そこで、本発明者は、上述した同期ずれを
生じにくくするために、PLLのループ応答時定数を大
幅に大きくすることと、PLL内の可変周波数発振器の
周波数可変範囲を狭くすることを検討した。しかし、前
者の場合はPLLの同期引き込みを大幅に遅くしてしま
うという問題が生じ、後者の場合はPLLの同期引き込
み範囲を狭めてしまうという問題を生じるため、根本的
な解決とはならなかった。
Therefore, the present inventor has proposed to greatly increase the loop response time constant of the PLL and to narrow the frequency variable range of the variable frequency oscillator in the PLL in order to reduce the occurrence of the above-mentioned synchronization deviation. investigated. However, in the former case, there is a problem that the synchronization of the PLL is significantly slowed down, and in the latter case, there is a problem that the synchronization range of the PLL is narrowed. .

【0008】本発明の目的は、データ復調のためのクロ
ック同期引き込みを遅くしたり、あるいはその同期引き
込み範囲を狭めたりすることなく、正規のビットレート
に対する確実な同期動作が行えるようにするとともに、
仮に同期ずれが生じたとしても、不正な擬似同期状態に
陥ったりすることなく、正規の同期状態に迅速かつ確実
に復帰させられるようにする、という技術を提供するこ
とにある。
SUMMARY OF THE INVENTION An object of the present invention is to make it possible to perform a reliable synchronization operation at a normal bit rate without slowing down the clock synchronization for data demodulation or narrowing the synchronization acquisition range.
It is an object of the present invention to provide a technique capable of promptly and reliably returning to a normal synchronization state without falling into an incorrect pseudo-synchronization state even if a synchronization shift occurs.

【0009】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
The above and other objects and features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0010】[0010]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, typical ones will be briefly described as follows.

【0011】すなわち、デジタル受信信号(Ri)を位
相基準とするPLL(位相制御ループ)により生成され
るクロック信号(fo)を用いて上記受信信号(Ri)
からのデータ復調を行う非同期データ復調回路であっ
て、上記PLLは、上記クロック信号(fo)を生成す
る可変周波数発振器(7)と、上記クロック信号(f
o)と上記デジタル受信信号(Ri)間の位相差を検出
する第1の比較手段(2)と、一定周波数で連続生成さ
れる基準信号(fs)と上記クロック信号(fo)間の
周波数差を検出する第2の比較手段(3)と、上記クロ
ック信号(fo)と上記基準信号(fs)間の周波数ず
れの有無を検出する周波数検出手段(4)と、上記周波
数検出手段(4)の出力に基づいて第1または第2の比
較手段(3または4)を切換選択する選択手段(5)
と、上記選択手段(5)にて選択された比較手段の出力
に所定の応答時定数を持たせた上で上記可変周波数発振
器(7)に周波数制御信号(Vi)としてフィードバッ
クさせるループフィルタとを有し、上記周波数検出手段
(4)による周波数ずれの非検出時には第1の比較手段
(2)による制御ループを形成させ、上記周波数ずれの
検出時には第2の比較手段(3)による制御ループを形
成させるようにしたものである。
That is, the received signal (Ri) is generated by using a clock signal (fo) generated by a PLL (phase control loop) using the digital received signal (Ri) as a phase reference.
An asynchronous data demodulation circuit that demodulates data from the clock signal (f), the PLL comprising: a variable frequency oscillator (7) for generating the clock signal (fo);
o) and first comparing means (2) for detecting a phase difference between the digital received signal (Ri) and a frequency difference between a reference signal (fs) continuously generated at a constant frequency and the clock signal (fo). (2), frequency detecting means (4) for detecting the presence or absence of a frequency shift between the clock signal (fo) and the reference signal (fs), and the frequency detecting means (4). Selecting means (5) for switching and selecting the first or second comparing means (3 or 4) based on the output of
And a loop filter that gives a predetermined response time constant to the output of the comparing means selected by the selecting means (5), and feeds back to the variable frequency oscillator (7) as a frequency control signal (Vi). When the frequency deviation is not detected by the frequency detecting means (4), a control loop is formed by the first comparing means (2). When the frequency deviation is detected, the control loop by the second comparing means (3) is formed. It is made to form.

【0012】上述した手段によれば、受信信号を位相基
準とするPLLの同期ずれを周波数ずれとして迅速に検
出することができるとともに、同期ずれが検出された場
合は、クロック信号を基準信号に周波数一致させる制御
を行わせることにより、上記受信信号による正規のPL
L動作状態と同等のPLL動作状態を形成し、このよう
にして形成されたPLL動作状態から上記受信信号によ
る同期引き込みを再開させることにより、同期ずれの検
出および同期状態へ復帰をそれぞれ迅速かつ確実に行わ
せることができる。
According to the above-described means, the PLL can be quickly detected as a frequency shift when the PLL is out of synchronization with the received signal as a phase reference. By performing the control for matching, the normal PL
By forming a PLL operation state equivalent to the L operation state and restarting the synchronization pull-in by the received signal from the PLL operation state thus formed, the detection of the synchronization deviation and the return to the synchronization state can be performed quickly and reliably. Can be performed.

【0013】これにより、データ復調のためのクロック
同期引き込みを遅くしたり、あるいはその同期引き込み
範囲を狭めたりすることなく、正規のビットレートに対
する確実な同期動作が行えるようにするとともに、仮に
同期ずれが生じたとしても、不正な擬似同期状態に陥っ
たりすることなく、正規の同期状態に迅速かつ確実に復
帰させられるようにする、という目的が達成される。
This makes it possible to perform a reliable synchronization operation at a normal bit rate without delaying the pull-in of clock synchronization for data demodulation or narrowing the synchronization pull-in range. Therefore, the object of the present invention is to achieve a quick and reliable return to the normal synchronization state without falling into an incorrect pseudo-synchronization state.

【0014】また、可変周波数発振器(7)を電圧制御
発振器(7)で構成するとともに、ループフィルタを第
1または第2の比較手段(3または4)の検出に応じて
容量素子(Cf)の充放電を行うチャージポンプ回路
(6)で構成する。これにより、連続的に生成される基
準信号(fs)を使って上記受信信号(Ri)による正
規のPLL動作状態と同等のPLL動作状態を形成する
ことと、このPLL動作状態から上記受信信号(Ri)
による同期引き込みを再開させることをそれぞれ円滑に
行わせることができる。
Further, the variable frequency oscillator (7) is constituted by a voltage controlled oscillator (7), and the loop filter is connected to a capacitor (Cf) according to the detection of the first or second comparing means (3 or 4). It comprises a charge pump circuit (6) for charging and discharging. Thus, a PLL operation state equivalent to the normal PLL operation state based on the reception signal (Ri) is formed using the continuously generated reference signal (fs), and the reception signal ( Ri)
Restarting the synchronization pull-in operation can be smoothly performed.

【0015】さらに、周波数検出手段(4)が周波数ず
れを検出したときに一定時間だけ第2の比較手段(3)
を選択させるタイマー手段(41)を設ける。これによ
り、選択手段(5)の制御を円滑に行わせることができ
る。
Further, when the frequency detecting means (4) detects the frequency shift, the second comparing means (3) for a certain period of time.
(41) is provided. Thereby, the control of the selection means (5) can be smoothly performed.

【0016】また、周波数検出手段(4)は、クロック
信号(fo)の周波数計数を行う第1のカウンタ(40
1)と、基準信号(fs)の周波数計数を行う第2のカ
ウンタ(402)と、第1,第2のカウンタ(401,
402)の各計数内容(A,B)の差が所定値(k)以
上になったかどうかを判定するデータ比較手段(40
3)を用いて構成する。これにより、クロック信号(f
o)の同期ずれを確実に検出させることができる。
The frequency detecting means (4) counts the frequency of the clock signal (fo) by a first counter (40).
1), a second counter (402) for counting the frequency of the reference signal (fs), and first and second counters (401, 402).
Data comparing means (40) for determining whether the difference between the count contents (A, B) of step 402) is equal to or greater than a predetermined value (k).
It is configured using 3). Thereby, the clock signal (f
It is possible to reliably detect the synchronization deviation of o).

【0017】[0017]

【発明の実施の形態】以下、本発明の好適な実施態様を
図面を参照しながら説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.

【0018】図1は本発明の技術が適用された非同期デ
ータ復調回路の第1の実施態様を示す。同図に示す非同
期データ復調回路は高速ATM−PHYのデータ受信復
調部をなすものであって、デジタル信号入力回路1、第
1の比較器2、第2の比較器3、周波数検出回路4、タ
イマー41、選択回路5、チャージポンプ回路6、フィ
ルタ容量素子Cf、VCO(電圧制御発振器)7、基準
クロック源8、データ復調部9などにより構成され、一
定ビットレートのランダムデータとして入力されるデジ
タル受信信号Riを位相基準とするPLL(位相制御ル
ープ)を形成しながら、このPLLにより連続生成され
るクロック信号foを用いて上記受信信号Riからのデ
ータ復調を行う。クロック信号foはループ制御される
VCO7の発振動作により連続生成され、データ復調回
路9にビットデータサンプリングクロックCKとして入
力される。
FIG. 1 shows a first embodiment of an asynchronous data demodulation circuit to which the technique of the present invention is applied. The asynchronous data demodulation circuit shown in FIG. 1 forms a high-speed ATM-PHY data reception / demodulation unit, and includes a digital signal input circuit 1, a first comparator 2, a second comparator 3, a frequency detection circuit 4, It is composed of a timer 41, a selection circuit 5, a charge pump circuit 6, a filter capacitance element Cf, a VCO (Voltage Controlled Oscillator) 7, a reference clock source 8, a data demodulation unit 9, etc., and is inputted as random data at a constant bit rate. While forming a PLL (phase control loop) using the received signal Ri as a phase reference, data demodulation from the received signal Ri is performed using a clock signal fo continuously generated by the PLL. The clock signal fo is continuously generated by the oscillation operation of the loop controlled VCO 7 and is input to the data demodulation circuit 9 as the bit data sampling clock CK.

【0019】ここで、入力回路1は、ツイストペアなど
を用いた伝送線路Ltからシリアル入力されるデジタル
受信信号Riを受信し、必要に応じて波形整形などの予
備処理を行う。この入力回路1から出力される受信信号
Riは第1の比較器2とデータ復調部9へ送られる。
Here, the input circuit 1 receives the digital reception signal Ri serially input from the transmission line Lt using a twisted pair or the like, and performs preparatory processing such as waveform shaping as necessary. The received signal Ri output from the input circuit 1 is sent to the first comparator 2 and the data demodulation unit 9.

【0020】第1の比較器2は、上記クロック信号fo
と上記デジタル受信信号Ri間の位相差を検出する。こ
の第1の比較器2では、デジタル受信信号Riがランダ
ムデータなので周波数比較は行わず、両信号Riとfo
のパルス立ち上がりエッジのタイミング差を位相差とし
て検出する。つまり、第1の比較器2は、受信信号パル
スが入力されたときに、その入力時のクロック信号fo
パルスに対する位相差だけを検出するように構成されて
いる。この比較器2の検出結果はUPとDNの2つの信
号で出力される。2つの出力信号UP/DNは上記位相
差の方向および大きさに応じていずれか一方がハイ(ま
たはロウ)の能動レベルを間欠的にとるように生成され
る。
The first comparator 2 outputs the clock signal fo.
And the digital received signal Ri is detected. In the first comparator 2, since the digital reception signal Ri is random data, no frequency comparison is performed, and both signals Ri and fo are compared.
Is detected as a phase difference. That is, when a received signal pulse is input, the first comparator 2 outputs the clock signal fo at the time of input.
It is configured to detect only the phase difference with respect to the pulse. The detection result of the comparator 2 is output as two signals, UP and DN. One of the two output signals UP / DN is generated such that one of the two output signals intermittently takes a high (or low) active level in accordance with the direction and the magnitude of the phase difference.

【0021】第2の比較器3は、一定周波数で連続生成
される基準信号fsと上記クロック信号fo間の位相差
を検出する。この場合、基準信号fsとクロック信号f
oは共に連続パルス信号であって、全パルスについての
位相差比較を行うことにより周波数比較を行うことがで
きる。つまり、第2の比較器3は両信号fsとfoの周
波数差を検出できるように構成されている。この比較器
2の検出結果もUPとDNの2つの信号で出力される。
2つの出力信号UP/DNは上記周波数差の方向および
大きさに応じていずれか一方がハイ(またはロウ)の能
動レベルを間欠的にとるように生成される。
The second comparator 3 detects a phase difference between the reference signal fs continuously generated at a constant frequency and the clock signal fo. In this case, the reference signal fs and the clock signal f
Both o are continuous pulse signals, and frequency comparison can be performed by comparing the phase difference of all the pulses. That is, the second comparator 3 is configured to detect the frequency difference between the two signals fs and fo. The detection result of the comparator 2 is also output as two signals, UP and DN.
One of the two output signals UP / DN is generated such that one of the two output signals intermittently takes a high (or low) active level in accordance with the direction and the magnitude of the frequency difference.

【0022】周波数検出回路4は、上記クロック信号f
oと上記基準信号fs間の周波数ずれを検出する。周波
数ずれは、たとえば両信号foとfsの周波数をそれぞ
れに計数するとともに、両信号間での計数値差を所定の
基準値と比較することにより行うことができる。基準信
号fsはたとえば水晶発振子などの周波数基準を用いた
基準クロック源8にて連続的に発振生成される。
The frequency detection circuit 4 outputs the clock signal f
A frequency shift between the reference signal f and the reference signal fs is detected. The frequency shift can be performed, for example, by counting the frequencies of the two signals fo and fs, respectively, and comparing the difference in the count value between the two signals with a predetermined reference value. The reference signal fs is continuously oscillated and generated by a reference clock source 8 using a frequency reference such as a crystal oscillator.

【0023】選択回路5は、上記周波数検出回路4の出
力Eoに基づいて第1の比較回路2の出力(UP/D
N)と第2の比較回路3の出力(UP/DN)のいずれ
か一方を切換選択する。この選択回路5は、データ復調
部2による復調動作が行われる通常動作時には第1の比
較器2を選択し、上記周波数検出回路4が周波数ずれを
検出したときだけ第2の比較器3を選択するように構成
されている。
The selection circuit 5 outputs the output (UP / D) of the first comparison circuit 2 based on the output Eo of the frequency detection circuit 4.
N) and the output (UP / DN) of the second comparison circuit 3 are switched and selected. The selection circuit 5 selects the first comparator 2 during the normal operation in which the data demodulation unit 2 performs the demodulation operation, and selects the second comparator 3 only when the frequency detection circuit 4 detects a frequency shift. It is configured to be.

【0024】タイマー41は、上記周波数検出回路4が
周波数ずれを検出したときに起動されて一定時間だけタ
イマー出力Toを能動レベルにする。このタイマー出力
Toが能動レベルのときに上記選択回路5は一定時間だ
け第2の比較回路3を選択する。
The timer 41 is activated when the frequency detecting circuit 4 detects a frequency shift, and sets the timer output To to an active level for a fixed time. When the timer output To is at the active level, the selection circuit 5 selects the second comparison circuit 3 for a fixed time.

【0025】チャージポンプ回路6は、選択回路5にて
選択された比較器2または3の検出に応じてフィルタ容
量素子Cfの充放電を行うことにより、その検出内容に
応じた直流電圧を生成する。この直流電圧は上記VCO
7に周波数制御信号Viとしてフィードバックされる。
The charge pump circuit 6 charges and discharges the filter capacitance element Cf according to the detection of the comparator 2 or 3 selected by the selection circuit 5, thereby generating a DC voltage according to the detected content. . This DC voltage is
7 is fed back as a frequency control signal Vi.

【0026】これにより、VCO7は、比較器2または
3の検出位相差がゼロとなるようにその発振周波数がル
ープ制御される。チャージポンプ回路6とフィルタ容量
素子Cfは、比較器2または3の出力に所定の応答時定
数を持たせた上で上記VCO7に周波数制御信号として
フィードバックさせるループフィルタを形成する。
As a result, the oscillation frequency of the VCO 7 is loop-controlled so that the phase difference detected by the comparator 2 or 3 becomes zero. The charge pump circuit 6 and the filter capacitance element Cf form a loop filter that gives a predetermined response time constant to the output of the comparator 2 or 3 and feeds it back to the VCO 7 as a frequency control signal.

【0027】図2は上述した非同期データ復調回路の要
部における動作タイミングチャートを示す。
FIG. 2 is an operation timing chart of the main part of the above-mentioned asynchronous data demodulation circuit.

【0028】図1および図2において、まず、VCO7
の発振動作により生成されるクロック信号foがデジタ
ル受信信号Riのビットレートに位相同期している状態
では、第1の比較器2の位相比較に基づくPLL動作が
継続される(位相比較モード)。データ復調回路9は、
このときのクロック信号foを使ってデータ復調を行
う。クロック信号foがデジタル受信信号Riのビット
レートからずれて同期ずれまたは擬似同期状態に陥る
と、このときに生じるクロック信号foと基準信号fs
間の周波数ずれが周波数検出回路4により検出され、こ
の検出に基づいて第2の比較器3の位相および周波数比
較に基づくPLL動作に移行する(周波数比較モー
ド)。
In FIGS. 1 and 2, first, the VCO 7
In the state where the clock signal fo generated by the above oscillation operation is in phase synchronization with the bit rate of the digital reception signal Ri, the PLL operation based on the phase comparison of the first comparator 2 is continued (phase comparison mode). The data demodulation circuit 9
Data demodulation is performed using the clock signal fo at this time. When the clock signal fo deviates from the bit rate of the digital reception signal Ri and falls into a synchronization deviation or a pseudo-synchronization state, the clock signal fo generated at this time and the reference signal fs
The frequency shift between the two is detected by the frequency detection circuit 4, and based on this detection, the operation shifts to the PLL operation based on the phase and frequency comparison of the second comparator 3 (frequency comparison mode).

【0029】第2の比較器3によるPLL動作は、共に
連続生成されている基準信号fsとクロック信号fo間
の位相差をVCO7にフィードバックする形で行われ
る。基準信号fsはデジタル受信信号Riのビットレー
ト(同期周波数)とほぼ同じ周波数になるようにあらか
じめ設定されている。これにより、クロック信号foの
周波数を上記ビットレートに引き込むのとほぼ同等のP
LL動作が行われる(同期引込モード)。このPLL動
作はタイマー41の設定時間だけ行われる。タイマー4
1は、上記クロック信号foを上記基準信号fsに同期
引き込みさせるのに必要かつ十分な時間を計時するよう
にあらかじめ設定されている。
The PLL operation by the second comparator 3 is performed in such a manner that the phase difference between the reference signal fs and the clock signal fo, both of which are continuously generated, is fed back to the VCO 7. The reference signal fs is set in advance so as to have substantially the same frequency as the bit rate (synchronization frequency) of the digital reception signal Ri. Thereby, P is substantially equal to that of pulling the frequency of the clock signal fo to the bit rate.
The LL operation is performed (synchronization pull-in mode). This PLL operation is performed for the set time of the timer 41. Timer 4
1 is set in advance so as to measure a time necessary and sufficient for synchronizing the clock signal fo with the reference signal fs.

【0030】周波数検出回路4による周波数ずれの検出
がなくなり、かつタイマー41の計時動作が終了する
と、第1の比較器2の位相比較に基づくPLL動作に移
行する。つまり、デジタル受信信号Riに対する位相同
期状態に復帰する(位相比較モード)。
When the detection of the frequency shift by the frequency detection circuit 4 is stopped and the timer 41 finishes the time counting operation, the operation shifts to the PLL operation based on the phase comparison of the first comparator 2. That is, the state returns to the phase synchronization state for the digital reception signal Ri (phase comparison mode).

【0031】以上のようにして、受信信号Riを基準と
するPLL動作で同期ずれが生じた場合は、基準信号f
sを基準とするPLL動作にいったん移行させることに
より、上記受信信号Riによる正規のPLL動作状態と
同等のPLL動作状態を形成することが行われる。そし
て、このようにして形成されたPLL動作状態から上記
受信信号Riによる同期引き込みを再開させることによ
り、同期ずれの検出および同期状態へ復帰をそれぞれ迅
速かつ確実に行わせることができる。
As described above, when a synchronization error occurs in the PLL operation based on the received signal Ri, the reference signal f
By temporarily shifting to the PLL operation based on s, a PLL operation state equivalent to the normal PLL operation state based on the received signal Ri is formed. Then, by restarting the synchronization pull-in by the reception signal Ri from the PLL operation state formed in this way, it is possible to promptly and reliably detect the synchronization shift and return to the synchronization state.

【0032】これにより、データ復調のためのクロック
同期引き込みを遅くしたり、あるいはその同期引き込み
範囲を狭めたりすることなく、正規のビットレートに対
する確実な同期動作を行わせることができるとともに、
仮に同期ずれが生じたとしても、不正な擬似同期状態に
陥ったりすることなく、正規の同期状態に迅速かつ確実
に復帰させることができる。なお、タイマー出ToはP
LLの動作モードを知らせる信号(比較モード出力)と
してホストシステム(図示省略)にも送られるようにな
っている。
Thus, it is possible to perform a reliable synchronization operation at a normal bit rate without delaying the pull-in of clock synchronization for data demodulation or narrowing the synchronization pull-in range.
Even if a synchronization error occurs, it is possible to quickly and reliably return to the normal synchronization state without falling into an incorrect pseudo synchronization state. The timer output To is P
It is also sent to a host system (not shown) as a signal (comparison mode output) indicating the LL operation mode.

【0033】図3はループフィルタを形成するチャージ
ポンプ回路の構成例を示す。
FIG. 3 shows a configuration example of a charge pump circuit forming a loop filter.

【0034】同図に示すチャージポンプ回路6は、電源
電位Vccから容量素子Cfに一定の充電電流iuを通
電する定電流回路61と、この定電流回路61に直列に
介在するスイッチ62と、上記容量素子Cfから基準電
位GNDへ一定の放電電流duを通電する定電流回路6
3と、この定電流回路63に直列に介在するスイッチ回
路64により構成される。
The charge pump circuit 6 shown in FIG. 3 includes a constant current circuit 61 for supplying a constant charging current iu from the power supply potential Vcc to the capacitor Cf, a switch 62 interposed in series with the constant current circuit 61, and A constant current circuit 6 for supplying a constant discharge current du from the capacitive element Cf to the reference potential GND.
3 and a switch circuit 64 interposed in series with the constant current circuit 63.

【0035】スイッチ回路62,64はたとえばMOS
トランジスタによるトランスファ・スイッチを用いて構
成され、上記比較器2または3から出力されるUP/D
N信号によってオン/オフ制御される。この場合、一方
のスイッチ回路62はUP信号により、他方のスイッチ
回路64はDN信号によりそれぞれオン/オフ制御され
る。これにより、容量素子Cfには比較器2または3の
検出内容(位相差または周波数差)に応じた電圧(V
i)が現れるようになる。
The switch circuits 62 and 64 are, for example, MOS
UP / D output from the comparator 2 or 3 constituted by using a transfer switch using transistors
ON / OFF control is performed by the N signal. In this case, one switch circuit 62 is ON / OFF controlled by an UP signal, and the other switch circuit 64 is ON / OFF controlled by a DN signal. Thereby, the voltage (V) corresponding to the detection content (phase difference or frequency difference) of the comparator 2 or 3 is applied to the capacitive element Cf.
i) appears.

【0036】図4は第1の比較器2の構成例を示す。FIG. 4 shows a configuration example of the first comparator 2.

【0037】同図に示す比較器2は、Tラッチ回路2
1,22とNOR論理回路23とにより、ランダムに入
力される受信信号Riと連続的に生成されるクロック信
号fo間の位相差を検出するように構成されている。
The comparator 2 shown in FIG.
The NOR logic circuit 23 detects the phase difference between the randomly input received signal Ri and the continuously generated clock signal fo.

【0038】図5は第2の比較器3の構成例を示す。FIG. 5 shows a configuration example of the second comparator 3.

【0039】同図に示す比較器3は、NAND論理回路
31,32,33による一種の排他論理により、クロッ
ク信号foと基準信号fs間の位相差を検出する。この
位相差検出は共に連続パルスである両信号fo,fsの
全パルスについて行われる。これにより、両信号fo,
fs間の周波数差も位相差として検出することができ
る。
The comparator 3 shown in FIG. 3 detects a phase difference between the clock signal fo and the reference signal fs by a kind of exclusive logic by the NAND logic circuits 31, 32, and 33. This phase difference detection is performed for all the pulses of both signals fo and fs which are both continuous pulses. As a result, both signals fo,
The frequency difference between fs can also be detected as a phase difference.

【0040】図6は周波数検出回路4およびタイマー4
1の構成例を示す。同図に示す周波数検出回路4は、ク
ロック信号foを周波数計数する第1のカウンタ401
と、基準信号fsを周波数計数する第2のカウンタ40
2と、両カウンタ401と402の各計数内容の差(A
−B)が所定値k以上になったかどうかを判定するデー
タ比較回路403により、クロック信号foと基準信号
fs間の周波数ずれを検出する。
FIG. 6 shows the frequency detection circuit 4 and the timer 4
1 shows a configuration example. The frequency detection circuit 4 shown in the figure is a first counter 401 for counting the frequency of the clock signal fo.
And a second counter 40 for counting the frequency of the reference signal fs.
2 and the difference between the count contents of the two counters 401 and 402 (A
-B) detects a frequency shift between the clock signal fo and the reference signal fs by the data comparing circuit 403 which determines whether or not the value of -B) is equal to or larger than the predetermined value k.

【0041】タイマー1は、基準信号fsを周波数計数
するタイマーカウンタ411およびタイミング調整回路
412により構成され、上記データ比較回路403が所
定値k以上の計数値差(A−B>kまたはB−A>k)
を検出したときに起動されて、一定時間だけタイマー出
力Toを能動レベルに設定する。このタイマー出力To
は上記選択回路4に切換制御信号として与えられる。タ
イミング調整回路412は、タイマー出力Toが一定時
間を経過して非能動レベルに復帰した後に、カウンタ4
01,402の計数内容を初期化(リセット)する。
The timer 1 is composed of a timer counter 411 for counting the frequency of the reference signal fs and a timing adjustment circuit 412. The data comparison circuit 403 determines that the count difference (AB> k or BA) is equal to or greater than a predetermined value k. > K)
Is activated when the timer output is detected, and sets the timer output To to an active level for a fixed time. This timer output To
Is supplied to the selection circuit 4 as a switching control signal. After the timer output To returns to the inactive level after a certain period of time, the timing adjustment circuit
The count contents of 01 and 402 are initialized (reset).

【0042】図7は本発明の第2の実施態様を示す。上
述した第1の実施態様では、図2に示したように、周波
数検出回路4が周波数ずれを検出したときの選択回路4
による第2の比較器3の選択時間をタイマー動作で定め
ていたが、図7に示すように、周波数検出回路4が周波
数ずれを検出している間だけ第2の比較器3を選択させ
るような構成も可能である。
FIG. 7 shows a second embodiment of the present invention. In the first embodiment, as shown in FIG. 2, when the frequency detection circuit 4 detects a frequency shift,
, The selection time of the second comparator 3 is determined by the timer operation. However, as shown in FIG. 7, the second comparator 3 is selected only while the frequency detection circuit 4 detects the frequency shift. Various configurations are also possible.

【0043】図8は本発明の第3の実施態様を示す。上
述した第1の実施態様では、VCO7の発振出力をその
ままクロック信号foとして用いるようにしていたが、
同図に示すように、VCO7の発振出力(nfo)を分
周器71で1/n分周することによりクロック信号fo
を生成する構成も可能である。この場合、クロック信号
foに分周する前の信号nfoを第2の位相比較器3と
周波数検出回路4に与えて基準信号fsと比較させるよ
うにすれば、同期ずれの検出および同期引き込みを比較
的高い周波数の信号にて高速に行わせることができる。
FIG. 8 shows a third embodiment of the present invention. In the above-described first embodiment, the oscillation output of the VCO 7 is used as it is as the clock signal fo.
As shown in the figure, the oscillation signal (nfo) of the VCO 7 is divided by the frequency divider 71 into 1 / n, whereby the clock signal fo is generated.
Is also possible. In this case, if the signal nfo before being frequency-divided into the clock signal fo is given to the second phase comparator 3 and the frequency detection circuit 4 so as to be compared with the reference signal fs, the detection of the synchronization shift and the synchronization pull-in can be compared. It can be performed at a high speed with a signal of an extremely high frequency.

【0044】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
As described above, the invention made by the inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above embodiments and can be variously modified without departing from the gist thereof. Needless to say.

【0045】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である高速
ATM−LHYに適用する場合を想定して説明したが、
それに限定されるものではなく、たとえば無線データ通
信にも適用できる。
Although the above description has been made mainly on the assumption that the invention made by the inventor is applied to the high-speed ATM-LHY, which is the field of application as the background,
The present invention is not limited to this, and can be applied to, for example, wireless data communication.

【0046】[0046]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【0047】すなわち、データ復調のためのクロック同
期引き込みを遅くしたり、あるいはその同期引き込み範
囲を狭めたりすることなく、正規のビットレートに対す
る確実な同期動作が行えるようにするとともに、仮に同
期ずれが生じたとしても、不正な擬似同期状態に陥った
りすることなく、正規の同期状態に迅速かつ確実に復帰
させることができる。
That is, a reliable synchronization operation at a normal bit rate can be performed without delaying the pull-in of the clock synchronization for data demodulation or narrowing the synchronization pull-in range. Even if it occurs, it is possible to quickly and reliably return to the normal synchronization state without falling into an incorrect pseudo synchronization state.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の技術が適用された非同期データ復調回
路の一実施態様を示す回路図。
FIG. 1 is a circuit diagram showing one embodiment of an asynchronous data demodulation circuit to which the technique of the present invention is applied.

【図2】本発明の非同期データ復調回路の要部における
動作例を示すタイミングチャート。
FIG. 2 is a timing chart showing an operation example of a main part of the asynchronous data demodulation circuit of the present invention.

【図3】ループフィルタを形成するチャージポンプ回路
の構成例を示す回路図。
FIG. 3 is a circuit diagram showing a configuration example of a charge pump circuit forming a loop filter.

【図4】第1の比較器の構成例を示す回路図。FIG. 4 is a circuit diagram showing a configuration example of a first comparator.

【図5】第2の比較器の構成例を示す回路図。FIG. 5 is a circuit diagram showing a configuration example of a second comparator.

【図6】周波数検出回路およびタイマーの構成例を示す
回路図。
FIG. 6 is a circuit diagram illustrating a configuration example of a frequency detection circuit and a timer.

【図7】本発明の第2の実施態様を示すタイミングチャ
ート。
FIG. 7 is a timing chart showing a second embodiment of the present invention.

【図8】本発明の第3の実施態様を示す回路図。FIG. 8 is a circuit diagram showing a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 デジタル信号入力回路 2 第1の比較器 3 第2の比較器 4 周波数検出回路 41 タイマー 5 選択回路 6 チャージポンプ回路 Cf フィルタ容量素子 7 VCO(電圧制御発振器) 8 基準クロック源 9 データ復調部 Lt 伝送線路 Ri デジタル受信信号 fo クロック信号 fs 基準信号 Reference Signs List 1 digital signal input circuit 2 first comparator 3 second comparator 4 frequency detection circuit 41 timer 5 selection circuit 6 charge pump circuit Cf filter capacitance element 7 VCO (voltage controlled oscillator) 8 reference clock source 9 data demodulation unit Lt Transmission line Ri Digital reception signal fo Clock signal fs Reference signal

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 デジタル受信信号を位相基準とするPL
L(位相制御ループ)により生成されるクロック信号を
用いて上記受信信号からのデータ復調を行う非同期デー
タ復調回路であって、上記PLLは、上記クロック信号
を生成する可変周波数発振器と、上記クロック信号と上
記デジタル受信信号間の位相差を検出する第1の比較手
段と、一定周波数で連続生成される基準信号と上記クロ
ック信号間の周波数差を検出する第2の比較手段と、上
記クロック信号と上記基準信号間の周波数ずれの有無を
検出する周波数検出手段と、上記周波数検出手段の出力
に基づいて第1または第2の比較手段を切換選択する選
択手段と、上記選択手段にて選択された比較手段の出力
に所定の応答時定数を持たせた上で上記可変周波数発振
器に周波数制御信号としてフィードバックさせるループ
フィルタとを有し、上記周波数検出手段による周波数ず
れの非検出時には第1の比較手段による制御ループを形
成させ、上記周波数ずれの検出時には第2の比較手段に
よる制御ループを形成させるようにしたことを特徴とす
る非同期データ復調回路。
1. A PL using a digital received signal as a phase reference
An asynchronous data demodulation circuit that demodulates data from the received signal using a clock signal generated by an L (phase control loop), wherein the PLL includes a variable frequency oscillator that generates the clock signal, First comparing means for detecting a phase difference between the digital received signal and the digital received signal; second comparing means for detecting a frequency difference between a reference signal continuously generated at a constant frequency and the clock signal; A frequency detecting means for detecting the presence or absence of a frequency shift between the reference signals; a selecting means for switching and selecting the first or second comparing means based on an output of the frequency detecting means; A loop filter that gives a predetermined response time constant to the output of the comparing means and feeds it back to the variable frequency oscillator as a frequency control signal. Asynchronous data, wherein a control loop is formed by the first comparing means when the frequency deviation is not detected by the frequency detecting means, and a control loop is formed by the second comparing means when the frequency deviation is detected. Demodulation circuit.
【請求項2】 可変周波数発振器を電圧制御発振器で構
成するとともに、ループフィルタを第1または第2の比
較手段の検出に応じて容量素子の充放電を行うチャージ
ポンプ回路で構成したことを特徴とする請求項1に記載
の非同期データ復調回路。
2. The variable frequency oscillator is constituted by a voltage controlled oscillator, and the loop filter is constituted by a charge pump circuit for charging / discharging a capacitance element in accordance with detection of a first or second comparing means. The asynchronous data demodulation circuit according to claim 1.
【請求項3】 周波数検出手段が周波数ずれを検出した
ときに一定時間だけ第2の比較手段を選択させるタイマ
ー手段を備えたことを特徴とする請求項1または2に記
載の非同期データ復調回路。
3. The asynchronous data demodulation circuit according to claim 1, further comprising timer means for selecting the second comparison means for a predetermined time when the frequency detection means detects a frequency shift.
【請求項4】 周波数検出手段は、クロック信号の周波
数計数を行う第1のカウンタと、基準信号の周波数計数
を行う第2のカウンタと、第1,第2のカウンタの各計
数内容の差が所定値以上になったかどうかを判定するデ
ータ比較手段を用いて構成されていることを特徴とする
請求項1から3のいずれかに記載の非同期データ復調回
路。
4. A frequency detecting means, comprising: a first counter for counting the frequency of a clock signal; a second counter for counting the frequency of a reference signal; and a difference between respective counts of the first and second counters. 4. The asynchronous data demodulation circuit according to claim 1, wherein said asynchronous data demodulation circuit is constituted by using data comparison means for judging whether or not a predetermined value is exceeded.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442703B1 (en) 1998-08-12 2002-08-27 Nec Corporation Clock regenerator
US6873669B2 (en) 2000-06-09 2005-03-29 Nec Corporation Clock signal reproduction device
JP2007266871A (en) * 2006-03-28 2007-10-11 Ricoh Co Ltd Clock data recovery control circuit
JP2008503931A (en) * 2004-06-17 2008-02-07 マチス ネットワークス インコーポレイテッド Burst mode receiver based on charge pump PLL with idle time loop stabilizer

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