JPH113992A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH113992A JPH113992A JP9153718A JP15371897A JPH113992A JP H113992 A JPH113992 A JP H113992A JP 9153718 A JP9153718 A JP 9153718A JP 15371897 A JP15371897 A JP 15371897A JP H113992 A JPH113992 A JP H113992A
- Authority
- JP
- Japan
- Prior art keywords
- dummy
- gate electrode
- element region
- polysilicon gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 79
- 229920005591 polysilicon Polymers 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 60
- 239000010703 silicon Substances 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims abstract description 29
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 238000002844 melting Methods 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 18
- 230000008018 melting Effects 0.000 claims description 10
- 239000003870 refractory metal Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 57
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 28
- 239000010410 layer Substances 0.000 description 55
- 229910052581 Si3N4 Inorganic materials 0.000 description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 31
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- -1 and in other parts Chemical compound 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/926—Dummy metallization
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ダミーゲート電極を基板と同電位に固定し、Ｌ
ＳＩの安定動作を確保する、プロセスマージンが広い半
導体装置及びその製造方法を提供すること。 【解決手段】この半導体装置は、Ｐ型シリコン基板１
と、このＰ型シリコン基板１上に形成された、実際のＬ
ＳＩ動作に不必要なダミーの素子領域３２と、このダミ
ーの素子領域３２上の少なくとも一部に、ゲート酸化膜
４を介して形成された、実際のＬＳＩ動作に不必要なダ
ミーゲート電極６２とを有し、上記ダミーの素子領域３
２と上記ダミーゲート電極６２との少なくとも一部の面
に、選択的にチタンシリサイド１２を形成する事で、当
該ダミーの素子領域３２のＰ+ 拡散層１１とＰ+ ダミー
ゲート電極７２とをチタンシリサイド１２により短絡す
ることを特徴とするものである。
ＳＩの安定動作を確保する、プロセスマージンが広い半
導体装置及びその製造方法を提供すること。 【解決手段】この半導体装置は、Ｐ型シリコン基板１
と、このＰ型シリコン基板１上に形成された、実際のＬ
ＳＩ動作に不必要なダミーの素子領域３２と、このダミ
ーの素子領域３２上の少なくとも一部に、ゲート酸化膜
４を介して形成された、実際のＬＳＩ動作に不必要なダ
ミーゲート電極６２とを有し、上記ダミーの素子領域３
２と上記ダミーゲート電極６２との少なくとも一部の面
に、選択的にチタンシリサイド１２を形成する事で、当
該ダミーの素子領域３２のＰ+ 拡散層１１とＰ+ ダミー
ゲート電極７２とをチタンシリサイド１２により短絡す
ることを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、実際の回路動作に
は不必要なダミーの拡散層領域とダミーのゲート電極を
有する半導体装置及びその製造方法に関するものであ
る。
は不必要なダミーの拡散層領域とダミーのゲート電極を
有する半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、特にロジックＬＳＩ（Large Sc
ale Integrated Circuit ）では、ＬＳＩチップ内で
トランジスタが密集して存在する部分と、孤立して存在
する部分が必ず混在している。このようなトランジスタ
配置の疎密差が、トランジスタのゲート電極寸法の加工
プロセス、例えばリソグラフィ工程やエッチング工程に
影響を与え、加工後のゲート電極寸法のバラツキを増加
させている。また、トランジスタを形成した後、堆積し
た層間絶縁膜をＣＭＰ(Chemical-Mechanical Polishin
g ）技術等を用いて平坦化するが、このような平坦化後
の層間絶縁膜の厚さは、下地のトランジスタ配置の疎密
差に大きく依存してしまう。
ale Integrated Circuit ）では、ＬＳＩチップ内で
トランジスタが密集して存在する部分と、孤立して存在
する部分が必ず混在している。このようなトランジスタ
配置の疎密差が、トランジスタのゲート電極寸法の加工
プロセス、例えばリソグラフィ工程やエッチング工程に
影響を与え、加工後のゲート電極寸法のバラツキを増加
させている。また、トランジスタを形成した後、堆積し
た層間絶縁膜をＣＭＰ(Chemical-Mechanical Polishin
g ）技術等を用いて平坦化するが、このような平坦化後
の層間絶縁膜の厚さは、下地のトランジスタ配置の疎密
差に大きく依存してしまう。
【０００３】かかる点に鑑みて、実際のＬＳＩ動作には
不必要だが、ダミーのゲート電極をチップ全体に均一に
配置することで、これらのプロセスバラツキを抑制する
技術が種々提案されている。
不必要だが、ダミーのゲート電極をチップ全体に均一に
配置することで、これらのプロセスバラツキを抑制する
技術が種々提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記ダ
ミーのゲート電極は、実際のＬＳＩ動作には不必要だ
が、フローティング状態のままにしておくと、ＬＳＩ動
作を不安定にしてしまうといった問題が生じてしまう。
また、このフローティング状態を回避するために、ダミ
ーゲート電極の電位を何処かに固定しようとすると、配
線面積の増加を伴い、チップ面積が増大するといった問
題が生じてしまう。
ミーのゲート電極は、実際のＬＳＩ動作には不必要だ
が、フローティング状態のままにしておくと、ＬＳＩ動
作を不安定にしてしまうといった問題が生じてしまう。
また、このフローティング状態を回避するために、ダミ
ーゲート電極の電位を何処かに固定しようとすると、配
線面積の増加を伴い、チップ面積が増大するといった問
題が生じてしまう。
【０００５】本発明は、上記問題に鑑みてなされたもの
で、その目的とするところは、ダミーのゲート電極を、
ダミー拡散層領域（ダミー素子領域）上に形成し、ダミ
ーゲート電極とダミー拡散層領域をサリサイドプロセス
を用いて配線面積を増加させる事なく短絡させる事によ
って、ダミーゲート電極を所定の電位に固定し、ＬＳＩ
の安定動作を確保する、プロセスマージンが広い半導体
装置及びその製造方法を提供することにある。
で、その目的とするところは、ダミーのゲート電極を、
ダミー拡散層領域（ダミー素子領域）上に形成し、ダミ
ーゲート電極とダミー拡散層領域をサリサイドプロセス
を用いて配線面積を増加させる事なく短絡させる事によ
って、ダミーゲート電極を所定の電位に固定し、ＬＳＩ
の安定動作を確保する、プロセスマージンが広い半導体
装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様による半導体装置は、半導体基
板と、上記半導体基板上に形成された、ダミーの素子領
域と、上記ダミーの素子領域上の少なくとも一部に、ゲ
ート絶縁膜を介して形成された、ダミーのポリシリコン
ゲート電極とを有し、上記ダミーの素子領域と上記ダミ
ーのポリシリコンゲート電極との少なくとも一部の面
に、高融点金属シリサイドを形成し、当該ダミーの素子
領域とダミーのポリシリコンゲート電極とを上記高融点
金属シリサイドにより短絡したことを特徴とする。
に、本発明の第１の態様による半導体装置は、半導体基
板と、上記半導体基板上に形成された、ダミーの素子領
域と、上記ダミーの素子領域上の少なくとも一部に、ゲ
ート絶縁膜を介して形成された、ダミーのポリシリコン
ゲート電極とを有し、上記ダミーの素子領域と上記ダミ
ーのポリシリコンゲート電極との少なくとも一部の面
に、高融点金属シリサイドを形成し、当該ダミーの素子
領域とダミーのポリシリコンゲート電極とを上記高融点
金属シリサイドにより短絡したことを特徴とする。
【０００７】第２の態様による半導体装置の製造方法
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
形成する工程と、上記ダミーポリシリコンゲート電極の
側面に絶縁膜を形成する工程と、上記ダミーのポリシリ
コンゲート電極の上面と、上記ダミーの素子領域に、選
択的に高融点金属シリサイドを形成する工程とを有し、
上記高融点金属シリサイドにより、上記ダミーのポリシ
リコンゲート電極を上記ダミーの素子領域と短絡するこ
とを特徴とする。
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
形成する工程と、上記ダミーポリシリコンゲート電極の
側面に絶縁膜を形成する工程と、上記ダミーのポリシリ
コンゲート電極の上面と、上記ダミーの素子領域に、選
択的に高融点金属シリサイドを形成する工程とを有し、
上記高融点金属シリサイドにより、上記ダミーのポリシ
リコンゲート電極を上記ダミーの素子領域と短絡するこ
とを特徴とする。
【０００８】第３の態様による半導体装置の製造方法
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
形成する工程と、上記ダミーのポリシリコンゲート電極
の全側面に絶縁膜を形成する工程と、上記ダミーの素子
領域上の、上記ダミーのポリシリコンゲート電極のポリ
シリコンの一部分を、その下層のダミーの素子領域の半
導体基板が露呈するまでエッチングする工程と、上記半
導体基板が露呈した上記ダミーのポリシリコンゲート電
極の側面及び上面と、上記半導体基板が露呈したダミー
の素子領域とに高融点金属シリサイドを選択的に形成す
る工程とを有することを特徴とする。
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
形成する工程と、上記ダミーのポリシリコンゲート電極
の全側面に絶縁膜を形成する工程と、上記ダミーの素子
領域上の、上記ダミーのポリシリコンゲート電極のポリ
シリコンの一部分を、その下層のダミーの素子領域の半
導体基板が露呈するまでエッチングする工程と、上記半
導体基板が露呈した上記ダミーのポリシリコンゲート電
極の側面及び上面と、上記半導体基板が露呈したダミー
の素子領域とに高融点金属シリサイドを選択的に形成す
る工程とを有することを特徴とする。
【０００９】第４の態様による半導体装置の製造方法
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
画定する工程と、上記ダミーのポリシリコンゲート電極
の全側面に絶縁膜を形成する工程と、上記ダミーの素子
領域上の、上記ダミーのポリシリコンゲート電極の側面
の絶縁膜の少なくとも一部分を剥離する事によって、該
ダミーのポリシリコンゲート電極の側面のポリシリコン
を露呈させる工程と、上記ダミーのポリシリコンゲート
電極の上面と、該ポリシリコンが露呈した上記ダミーの
ポリシリコンゲート電極の側面と、上記ダミーの素子領
域に、高融点金属シリサイドを選択的に形成する工程と
を有することを特徴とする。
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
画定する工程と、上記ダミーのポリシリコンゲート電極
の全側面に絶縁膜を形成する工程と、上記ダミーの素子
領域上の、上記ダミーのポリシリコンゲート電極の側面
の絶縁膜の少なくとも一部分を剥離する事によって、該
ダミーのポリシリコンゲート電極の側面のポリシリコン
を露呈させる工程と、上記ダミーのポリシリコンゲート
電極の上面と、該ポリシリコンが露呈した上記ダミーの
ポリシリコンゲート電極の側面と、上記ダミーの素子領
域に、高融点金属シリサイドを選択的に形成する工程と
を有することを特徴とする。
【００１０】第５の態様による半導体装置の製造方法
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
形成する工程と、上記ダミーポリシリコンゲート電極の
表面上に絶縁膜を形成する工程と、上記ダミーの素子領
域上の上記ダミーのポリシリコンゲート電極の少なくと
も側面を含んだ一部分の表面に形成された絶縁膜を予め
剥離する工程と、上記絶縁膜の全面を異方性エッチング
する事で、該絶縁膜が予め剥離された上記ダミーのポリ
シリコンゲート電極の一部分の側面を除いて、該ダミー
のポリシリコンゲート電極の側面を絶縁膜で囲う工程
と、上記ダミーのポリシリコンゲート電極の上面と、上
記絶縁膜が予め剥離されて、ポリシリコンが露呈した該
ダミーのポリシリコンゲート電極の側面と、上記ダミー
の素子領域に、高融点金属シリサイドを選択的に形成す
る工程と、を有することを特徴とする。
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
形成する工程と、上記ダミーポリシリコンゲート電極の
表面上に絶縁膜を形成する工程と、上記ダミーの素子領
域上の上記ダミーのポリシリコンゲート電極の少なくと
も側面を含んだ一部分の表面に形成された絶縁膜を予め
剥離する工程と、上記絶縁膜の全面を異方性エッチング
する事で、該絶縁膜が予め剥離された上記ダミーのポリ
シリコンゲート電極の一部分の側面を除いて、該ダミー
のポリシリコンゲート電極の側面を絶縁膜で囲う工程
と、上記ダミーのポリシリコンゲート電極の上面と、上
記絶縁膜が予め剥離されて、ポリシリコンが露呈した該
ダミーのポリシリコンゲート電極の側面と、上記ダミー
の素子領域に、高融点金属シリサイドを選択的に形成す
る工程と、を有することを特徴とする。
【００１１】第６の態様による半導体装置の製造方法
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
形成する工程と、上記ダミーのポリシリコンゲート電極
の全側面に絶縁膜を形成する工程と、上記ダミーの素子
領域上の該ダミーの素子領域上の上記ダミーのポリシリ
コンゲート電極の少なくとも一部分の側面の絶縁膜に、
所定量以上のシリコンを導入する工程と、上記ダミーの
ポリシリコンゲート電極の上面と、該シリコンが導入さ
れた上記ダミーのポリシリコンゲート電極の側面の絶縁
膜上と、上記ダミーの素子領域に高融点金属シリサイド
を選択的に形成する工程とを有することを特徴とする。
は、半導体基板上にダミーの素子領域を画定する工程
と、上記ダミーの素子領域上の少なくとも一部に、ゲー
ト絶縁膜を介して、ダミーのポリシリコンゲート電極を
形成する工程と、上記ダミーのポリシリコンゲート電極
の全側面に絶縁膜を形成する工程と、上記ダミーの素子
領域上の該ダミーの素子領域上の上記ダミーのポリシリ
コンゲート電極の少なくとも一部分の側面の絶縁膜に、
所定量以上のシリコンを導入する工程と、上記ダミーの
ポリシリコンゲート電極の上面と、該シリコンが導入さ
れた上記ダミーのポリシリコンゲート電極の側面の絶縁
膜上と、上記ダミーの素子領域に高融点金属シリサイド
を選択的に形成する工程とを有することを特徴とする。
【００１２】即ち、これら第１乃至第６の態様によれ
ば、実際のＬＳＩ動作に不必要なダミーのポリシリコン
ゲート電極及びダミーの素子領域上に高融点金属シリサ
イドが選択的に形成され、これらダミーのポリシリコン
ゲート電極とダミーの素子領域とが短絡されることで、
フローティング状態が回避され、ＬＳＩの誤動作が防止
されるといった作用を奏する。
ば、実際のＬＳＩ動作に不必要なダミーのポリシリコン
ゲート電極及びダミーの素子領域上に高融点金属シリサ
イドが選択的に形成され、これらダミーのポリシリコン
ゲート電極とダミーの素子領域とが短絡されることで、
フローティング状態が回避され、ＬＳＩの誤動作が防止
されるといった作用を奏する。
【００１３】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。先ず、第１の実施の形態につい
て説明する。図２（ｃ）に示されるように、第１の実施
の形態に係る半導体装置は、Ｐ型シリコン基板１と、こ
のＰ型シリコン基板１上に形成された、実際のＬＳＩ動
作に不必要なダミーの素子領域３２のＰ+ 拡散層１１
と、このダミーの素子領域３２上の少なくとも一部に、
ゲート酸化膜４を介して形成された、実際のＬＳＩ動作
に不必要なＰ+ ダミーゲート電極７２とを有した構成と
なっている。そして、上記ダミーの素子領域３２のＰ+
拡散層１１と上記Ｐ＋ダミーゲート電極７２との少なく
とも一部の面に、選択的にチタンシリサイド１２を形成
する事で、当該ダミーの素子領域３２のＰ+ 拡散層１１
とｐ＋ダミーゲート電極７２とを上記チタンシリサイド
１２により短絡することを特徴としている。
実施の形態を説明する。先ず、第１の実施の形態につい
て説明する。図２（ｃ）に示されるように、第１の実施
の形態に係る半導体装置は、Ｐ型シリコン基板１と、こ
のＰ型シリコン基板１上に形成された、実際のＬＳＩ動
作に不必要なダミーの素子領域３２のＰ+ 拡散層１１
と、このダミーの素子領域３２上の少なくとも一部に、
ゲート酸化膜４を介して形成された、実際のＬＳＩ動作
に不必要なＰ+ ダミーゲート電極７２とを有した構成と
なっている。そして、上記ダミーの素子領域３２のＰ+
拡散層１１と上記Ｐ＋ダミーゲート電極７２との少なく
とも一部の面に、選択的にチタンシリサイド１２を形成
する事で、当該ダミーの素子領域３２のＰ+ 拡散層１１
とｐ＋ダミーゲート電極７２とを上記チタンシリサイド
１２により短絡することを特徴としている。
【００１４】以下、図１及び図２を参照して、本発明の
第１の実施の形態に係る半導体装置の製造方法を説明す
る。先ず、図１の（ａ）に示されるように、Ｐ型シリコ
ン基板１上に通常のＳＴＩ（Shallow Trench Isolatio
n）法により素子分離絶縁膜２を形成し、素子領域を絶
縁分離する。このとき、ＬＳＩの動作に必要な素子領域
３１を画定すると同時に、ＬＳＩの動作に不必要なダミ
ーの素子領域３２も画定する。
第１の実施の形態に係る半導体装置の製造方法を説明す
る。先ず、図１の（ａ）に示されるように、Ｐ型シリコ
ン基板１上に通常のＳＴＩ（Shallow Trench Isolatio
n）法により素子分離絶縁膜２を形成し、素子領域を絶
縁分離する。このとき、ＬＳＩの動作に必要な素子領域
３１を画定すると同時に、ＬＳＩの動作に不必要なダミ
ーの素子領域３２も画定する。
【００１５】その後、Ｐ型シリコン基板１上に、熱酸化
法等により、例えば厚さ６０［オングストローム] のゲ
ート酸化膜４を形成し、不純物を含んでいないポリシリ
コン（以下、ノンドープポリシリコンと言う）層を厚さ
２５００［オングストローム] だけ形成する。
法等により、例えば厚さ６０［オングストローム] のゲ
ート酸化膜４を形成し、不純物を含んでいないポリシリ
コン（以下、ノンドープポリシリコンと言う）層を厚さ
２５００［オングストローム] だけ形成する。
【００１６】続いて、通常のフォトリソグラフィ技術に
よってレジストを塗布、露光、パターニングした後、上
記レジストをマスクに、且つ上記ゲート酸化膜４、素子
分離絶縁膜２をエッチングのストッパとして選択的にノ
ンドープポリシリコンをエッチングしてゲート電極６１
に加工する。
よってレジストを塗布、露光、パターニングした後、上
記レジストをマスクに、且つ上記ゲート酸化膜４、素子
分離絶縁膜２をエッチングのストッパとして選択的にノ
ンドープポリシリコンをエッチングしてゲート電極６１
に加工する。
【００１７】このとき、ダミーゲート電極６２も同時
に、ダミーの素子領域３２上に形成する。このダミーゲ
ート電極６２の存在によって、ゲート電極加工は、リソ
グラフィ工程、エッチング工程とも非常に均一に加工で
きる。ここで、ダミーゲート電極６２は、その全ての領
域がダミー素子領域３２内に存在しても良いし、一部が
ダミー素子領域３２内に形成されていても良い。
に、ダミーの素子領域３２上に形成する。このダミーゲ
ート電極６２の存在によって、ゲート電極加工は、リソ
グラフィ工程、エッチング工程とも非常に均一に加工で
きる。ここで、ダミーゲート電極６２は、その全ての領
域がダミー素子領域３２内に存在しても良いし、一部が
ダミー素子領域３２内に形成されていても良い。
【００１８】次いで、図１（ｂ）に示されるように、Ｌ
ＰＣＶＤ（Low Pressure CVD ）酸化膜７を２００
［オングルトローム］堆積した後、ＬＳＩの動作に必要
な素子領域以外をレジストで被覆し、砒素を加速電圧６
０[ ｋｅＶ] 、ドーズ量３ｅ１４[ １／ｃｍ2 ] でイオ
ン注入して、活性化のために９５０℃で３０秒のＲＴＡ
（Rapid-Thermal-Anneal）を行うことによって、エクス
テンション構造の浅い拡散層８（深さ〜８００［オング
ストローム］）を形成する。このとき、ダミーゲート電
極６２、ダミー素子領域３２はレジストで被覆されてお
り、砒素はイオン注入されない。
ＰＣＶＤ（Low Pressure CVD ）酸化膜７を２００
［オングルトローム］堆積した後、ＬＳＩの動作に必要
な素子領域以外をレジストで被覆し、砒素を加速電圧６
０[ ｋｅＶ] 、ドーズ量３ｅ１４[ １／ｃｍ2 ] でイオ
ン注入して、活性化のために９５０℃で３０秒のＲＴＡ
（Rapid-Thermal-Anneal）を行うことによって、エクス
テンション構造の浅い拡散層８（深さ〜８００［オング
ストローム］）を形成する。このとき、ダミーゲート電
極６２、ダミー素子領域３２はレジストで被覆されてお
り、砒素はイオン注入されない。
【００１９】その後、ＬＰＣＶＤ窒化シリコン膜を１０
００［オングストローム］堆積し、ＬＰＣＶＤ酸化膜７
をストッパにして、窒化シリコンを１０００［オングス
トローム］だけ全面異方性エッチングする。このとき、
ゲート電極６１及びダミーゲート電極６２の側面に堆積
した窒化シリコンは、そのエッチングに対する実行的な
膜厚が厚くなっており、その分だけ全面異方性エッチン
グ後に残り、ゲート側壁９２が約１０００［オングスト
ローム］程、形成されることになる。
００［オングストローム］堆積し、ＬＰＣＶＤ酸化膜７
をストッパにして、窒化シリコンを１０００［オングス
トローム］だけ全面異方性エッチングする。このとき、
ゲート電極６１及びダミーゲート電極６２の側面に堆積
した窒化シリコンは、そのエッチングに対する実行的な
膜厚が厚くなっており、その分だけ全面異方性エッチン
グ後に残り、ゲート側壁９２が約１０００［オングスト
ローム］程、形成されることになる。
【００２０】次に、図１（ｃ）に示されるように、ダミ
ーの素子領域３２内に存在するダミーゲート電極６２の
一部を含めて図示の如くレジスト２０で被覆する。そし
て、レジスト２０で被覆されないダミーゲート電極６２
部分について、フッ酸処理でＬＰＣＶＤ酸化膜７をエッ
チングした後、露呈したシリコンをゲート酸化膜４をス
トッパとしてＨＢｒガスの反応性イオンエッチング(RI
E；Reactive Ion Etching ）により除去する。この
とき、シリコンＲＩＥがゲート酸化膜４と選択比がとれ
ぬ為に、基板１に不図示の掘れが生じても構わない。
ーの素子領域３２内に存在するダミーゲート電極６２の
一部を含めて図示の如くレジスト２０で被覆する。そし
て、レジスト２０で被覆されないダミーゲート電極６２
部分について、フッ酸処理でＬＰＣＶＤ酸化膜７をエッ
チングした後、露呈したシリコンをゲート酸化膜４をス
トッパとしてＨＢｒガスの反応性イオンエッチング(RI
E；Reactive Ion Etching ）により除去する。この
とき、シリコンＲＩＥがゲート酸化膜４と選択比がとれ
ぬ為に、基板１に不図示の掘れが生じても構わない。
【００２１】次いで、図２（ａ）に示されるように、一
旦レジストを剥離して、ＬＳＩ動作に必要な素子領域３
１以外を再びレジストで被覆し、砒素を加速電圧６５[
ｋｅＶ] 、ドープ量５ｅ１５[ １／ｃｍ2 ] でイオン注
入する。
旦レジストを剥離して、ＬＳＩ動作に必要な素子領域３
１以外を再びレジストで被覆し、砒素を加速電圧６５[
ｋｅＶ] 、ドープ量５ｅ１５[ １／ｃｍ2 ] でイオン注
入する。
【００２２】このとき、ダミーゲート電極６２、ダミー
素子領域３２はレジストで被覆されており、砒素はイオ
ン注入されない。その後、一旦レジストを剥離して、今
度はＬＳＩ動作に必要な素子領域３１をレジストで被覆
し、ダミーゲート電極６２、ダミー素子領域３２に二フ
ッ化ホウ素を加速電圧４５[ ｋｅＶ] 、ドーズ量４ｅ１
５[ １／ｃｍ2 ] でイオン注入する。
素子領域３２はレジストで被覆されており、砒素はイオ
ン注入されない。その後、一旦レジストを剥離して、今
度はＬＳＩ動作に必要な素子領域３１をレジストで被覆
し、ダミーゲート電極６２、ダミー素子領域３２に二フ
ッ化ホウ素を加速電圧４５[ ｋｅＶ] 、ドーズ量４ｅ１
５[ １／ｃｍ2 ] でイオン注入する。
【００２３】その後、活性化のために、１０５０℃で１
０秒のＲＴＡ（Rapid Thermal Anneal）を行い、ＮＭＯ
ＳＦＥＴの深いＮ+ 拡散層１０（深さ〜１５００[ オン
グストローム］）と、ダミー素子領域３２のＰ+ 拡散層
１１（深さ〜２０００［オングストローム] ）を形成
し、且つＮ+ ゲート電極７１とＰ+ ダミーゲート電極７
２の不純物導入を行う。こうして、ダミー素子領域３２
のＰ+ 拡散層１１は、Ｐ型シリコン基板１の電位に固定
される。しかし、この段階では、Ｐ+ ダミーゲート電極
７２とダミー素子領域３２のＰ+ 拡散層１１は、ゲート
酸化膜４を介して絶縁されている為、Ｐ+ ダミーゲート
電極７２はフローティングである。尚、図１（ｃ）の段
階で、ダミー素子領域３２でＰ型シリコン基板１に掘れ
が生じていても、Ｐ型シリコン基板１上のＰ+ 拡散層１
１の関係が得られ、一向に差し支えないことは勿論であ
る。
０秒のＲＴＡ（Rapid Thermal Anneal）を行い、ＮＭＯ
ＳＦＥＴの深いＮ+ 拡散層１０（深さ〜１５００[ オン
グストローム］）と、ダミー素子領域３２のＰ+ 拡散層
１１（深さ〜２０００［オングストローム] ）を形成
し、且つＮ+ ゲート電極７１とＰ+ ダミーゲート電極７
２の不純物導入を行う。こうして、ダミー素子領域３２
のＰ+ 拡散層１１は、Ｐ型シリコン基板１の電位に固定
される。しかし、この段階では、Ｐ+ ダミーゲート電極
７２とダミー素子領域３２のＰ+ 拡散層１１は、ゲート
酸化膜４を介して絶縁されている為、Ｐ+ ダミーゲート
電極７２はフローティングである。尚、図１（ｃ）の段
階で、ダミー素子領域３２でＰ型シリコン基板１に掘れ
が生じていても、Ｐ型シリコン基板１上のＰ+ 拡散層１
１の関係が得られ、一向に差し支えないことは勿論であ
る。
【００２４】次いで、図２（ｂ）に示されるように、３
％希フッ酸溶液によりＬＰＣＶＤ酸化膜７、及びゲート
酸化膜４を除去することで、Ｎ+ ゲート電極７１上、Ｐ
+ ダミーゲート電極７２上、及び図２（ａ）の符号１０
１で示す側面部分、素子領域３１のＮ+ 拡散層１０上、
ダミー素子領域３２のＰ+ 拡散層１１上のシリコンを露
呈させる。このとき、図１（ｃ）の段階で基板が掘れた
場合には、その部分は元々シリコンが露呈しているので
除去の必要はない。また、この部分で基板が掘れていな
い場合でも、ゲート酸化膜４は３％希フッ酸溶液によっ
て他の部分と同様に除去されて、シリコンが露呈され
る。
％希フッ酸溶液によりＬＰＣＶＤ酸化膜７、及びゲート
酸化膜４を除去することで、Ｎ+ ゲート電極７１上、Ｐ
+ ダミーゲート電極７２上、及び図２（ａ）の符号１０
１で示す側面部分、素子領域３１のＮ+ 拡散層１０上、
ダミー素子領域３２のＰ+ 拡散層１１上のシリコンを露
呈させる。このとき、図１（ｃ）の段階で基板が掘れた
場合には、その部分は元々シリコンが露呈しているので
除去の必要はない。また、この部分で基板が掘れていな
い場合でも、ゲート酸化膜４は３％希フッ酸溶液によっ
て他の部分と同様に除去されて、シリコンが露呈され
る。
【００２５】その後、チタンを３００[ オングストロー
ム] だけスパッタ堆積した後、比較的高抵抗シリサイド
の形成を第一段階の７５０℃で３０秒のＲＴＡによって
行う。このとき、チタンは前記露呈されたシリコンとの
みシリサイド反応し、その他の部分ではチタンは未反応
のままである。その後、硫酸と過酸化水素水の１：１混
合溶液によって未反応チタンを選択的に除去する。続い
て、第二段階の８５０℃で３０秒のＲＴＡによって比較
的高抵抗なシリサイドを低抵抗のチタンシリサイド１２
に変態させる。このチタンスパッタから低抵抗シリサイ
ド形成までの一連の工程をサリサイド（Self-Aligned
Silicide）工程と呼ぶ。
ム] だけスパッタ堆積した後、比較的高抵抗シリサイド
の形成を第一段階の７５０℃で３０秒のＲＴＡによって
行う。このとき、チタンは前記露呈されたシリコンとの
みシリサイド反応し、その他の部分ではチタンは未反応
のままである。その後、硫酸と過酸化水素水の１：１混
合溶液によって未反応チタンを選択的に除去する。続い
て、第二段階の８５０℃で３０秒のＲＴＡによって比較
的高抵抗なシリサイドを低抵抗のチタンシリサイド１２
に変態させる。このチタンスパッタから低抵抗シリサイ
ド形成までの一連の工程をサリサイド（Self-Aligned
Silicide）工程と呼ぶ。
【００２６】こうしてダミー素子領域３２では、サリサ
イド工程前は、Ｐ+ ダミーゲート電極７２とダミー素子
領域３２のＰ+ 拡散層１１がゲート酸化膜４を介して絶
縁されていたが、上記サリサイド工程後は、Ｐ+ ミーゲ
ート電極７２の側面のチタンシリサイド１２とダミー素
子領域３２のＰ+ 拡散層１１上のチタンシリサイド１２
が繋がる事によって導通し、Ｐ+ ダミーゲート電極７２
はダミー素子領域３２のＰ+ 拡散層１１の電位、即ち、
ここでは、Ｐ型シリコン基板１の電位に固定される。
イド工程前は、Ｐ+ ダミーゲート電極７２とダミー素子
領域３２のＰ+ 拡散層１１がゲート酸化膜４を介して絶
縁されていたが、上記サリサイド工程後は、Ｐ+ ミーゲ
ート電極７２の側面のチタンシリサイド１２とダミー素
子領域３２のＰ+ 拡散層１１上のチタンシリサイド１２
が繋がる事によって導通し、Ｐ+ ダミーゲート電極７２
はダミー素子領域３２のＰ+ 拡散層１１の電位、即ち、
ここでは、Ｐ型シリコン基板１の電位に固定される。
【００２７】その後、層間絶縁膜１３を堆積し、平坦化
工程、不図示の通常のコンタクト工程、不図示の配線工
程、パッシベーション酸化膜１４の成膜工程、不図示の
パッド形成工程等を経て半導体装置を完成する。ここ
で、平坦化工程は、ダミーゲート電極の存在により非常
に均一に加工される（図２（ｃ）参照）。尚、不図示の
部分で基板へのコンタクトがなされており、基板は接地
されている。こうして、配線面積を増大させること無
く、ダミーゲート電極を基板電位に固定することができ
る。
工程、不図示の通常のコンタクト工程、不図示の配線工
程、パッシベーション酸化膜１４の成膜工程、不図示の
パッド形成工程等を経て半導体装置を完成する。ここ
で、平坦化工程は、ダミーゲート電極の存在により非常
に均一に加工される（図２（ｃ）参照）。尚、不図示の
部分で基板へのコンタクトがなされており、基板は接地
されている。こうして、配線面積を増大させること無
く、ダミーゲート電極を基板電位に固定することができ
る。
【００２８】次に第２の実施の形態について説明する。
図３（ｃ）に示されるように、この第２の実施の形態に
係る半導体装置は、Ｐ型シリコン基板１上に実際のＬＳ
Ｉ動作に不必要なダミーの素子領域３２が形成され、こ
のダミーの素子領域３２上の少なくとも一部に、ゲート
酸化膜４を介して、実際のＬＳＩ動作に不必要なＰ+ ダ
ミーゲート電極７２が形成されている。そして、Ｐ+ ダ
ミーゲート電極７２の全側面に窒化シリコン側壁９２が
形成され、上記ダミーの素子領域３２と、上記ダミーの
ポリシリコンゲート電極７２の一部分が、その下層のダ
ミーの素子領域３２のＰ型シリコン基板１が露呈するま
でエッチングされている。さらに、上記Ｐ型シリコン基
板１が露呈した上記Ｐ+ ダミーゲート電極７２の側面及
び上面と、上記Ｐ型シリコン基板１が露呈したダミーの
素子領域３２のＰ+ 拡散層１１にチタンシリサイド１２
が選択的に形成され、上記ダミーゲート電極７２と上記
ダミーの素子領域３２のＰ+ 拡散層１１とを導通させた
構成となっている。
図３（ｃ）に示されるように、この第２の実施の形態に
係る半導体装置は、Ｐ型シリコン基板１上に実際のＬＳ
Ｉ動作に不必要なダミーの素子領域３２が形成され、こ
のダミーの素子領域３２上の少なくとも一部に、ゲート
酸化膜４を介して、実際のＬＳＩ動作に不必要なＰ+ ダ
ミーゲート電極７２が形成されている。そして、Ｐ+ ダ
ミーゲート電極７２の全側面に窒化シリコン側壁９２が
形成され、上記ダミーの素子領域３２と、上記ダミーの
ポリシリコンゲート電極７２の一部分が、その下層のダ
ミーの素子領域３２のＰ型シリコン基板１が露呈するま
でエッチングされている。さらに、上記Ｐ型シリコン基
板１が露呈した上記Ｐ+ ダミーゲート電極７２の側面及
び上面と、上記Ｐ型シリコン基板１が露呈したダミーの
素子領域３２のＰ+ 拡散層１１にチタンシリサイド１２
が選択的に形成され、上記ダミーゲート電極７２と上記
ダミーの素子領域３２のＰ+ 拡散層１１とを導通させた
構成となっている。
【００２９】以下、図３を参照して、本発明の第２の実
施の形態に係る半導体装置の製造方法を説明する。尚、
図１（ａ）、（ｂ）までは、前述した第１の実施の形態
と同じであるため、工程の詳細な説明を省略する。
施の形態に係る半導体装置の製造方法を説明する。尚、
図１（ａ）、（ｂ）までは、前述した第１の実施の形態
と同じであるため、工程の詳細な説明を省略する。
【００３０】図１（ａ）及び（ｂ）の工程を経た後、図
３（ａ）に示されるように、ダミー素子領域３２内に存
在するダミーゲート電極６２の一部を図示の如くレジス
ト２０で被覆する。そして、レジスト２０で被覆されな
いダミーゲート電極６２部分とダミー素子領域３２につ
いて、フッ酸処理でＬＰＣＶＤ酸化膜７をエッチングし
た後、シリコンを、ゲート酸化膜４をストッパとして、
ＲＩＥでエッチング除去する。
３（ａ）に示されるように、ダミー素子領域３２内に存
在するダミーゲート電極６２の一部を図示の如くレジス
ト２０で被覆する。そして、レジスト２０で被覆されな
いダミーゲート電極６２部分とダミー素子領域３２につ
いて、フッ酸処理でＬＰＣＶＤ酸化膜７をエッチングし
た後、シリコンを、ゲート酸化膜４をストッパとして、
ＲＩＥでエッチング除去する。
【００３１】このとき、ダミー素子領域３２は、表面の
ＬＰＣＶＤ酸化膜７が、予めフッ酸処理で除去されてい
るため、残ったゲート酸化膜４に過度なオーバーエッチ
ングがかかり、ダミーゲート電極６２をエッチングして
いる間にエッチングされて掘れてしまう（図３（ａ）の
符号１０２部分）。このように、ダミーゲート電極６２
部分のシリコンＲＩＥがゲート酸化膜４と十分な選択比
が取れぬ為に、Ｐ型シリコン基板１に掘れが生じても問
題はない。また、先に示した図２（ｃ）では、窒化シリ
コン側壁９２はエッチングされずに残っているが、この
第２の実施の形態では、シリコンと同時にエッチングさ
れて消失しても問題はない。
ＬＰＣＶＤ酸化膜７が、予めフッ酸処理で除去されてい
るため、残ったゲート酸化膜４に過度なオーバーエッチ
ングがかかり、ダミーゲート電極６２をエッチングして
いる間にエッチングされて掘れてしまう（図３（ａ）の
符号１０２部分）。このように、ダミーゲート電極６２
部分のシリコンＲＩＥがゲート酸化膜４と十分な選択比
が取れぬ為に、Ｐ型シリコン基板１に掘れが生じても問
題はない。また、先に示した図２（ｃ）では、窒化シリ
コン側壁９２はエッチングされずに残っているが、この
第２の実施の形態では、シリコンと同時にエッチングさ
れて消失しても問題はない。
【００３２】次いで、図３（ｂ）は、図３（ａ）の工程
の後、第１の実施の形態の図２（ａ）と同じ工程を経
て、ダミー素子領域３２のＰ+ 拡散層１１がＰ型シリコ
ン基板１の電位に固定された様子を示す図である。第１
の実施の形態と同様に、この段階ではＰ+ ダミーゲート
電極７２とダミー素子領域３２のＰ+ 拡散層１１は、ゲ
ート酸化膜４を介して絶縁されているため、Ｐ+ ダミー
ゲート電極７２はフローティングとなっている。また、
ダミー素子領域３２では、部分的に基板に掘れが生じて
いるが（図３（ｂ）の符号１０２部分）、Ｐ型シリコン
基板１上のＰ+ 拡散層１１なので一向に差し支えない。
同様に、符号１０３の部分でＰ型シリコン基板１に掘れ
が生じた場合もＰ型シリコン基板１の電位に固定され
る。さらに、窒化シリコン側壁９２はエッチングされず
に残っていても、当該窒化シリコン側壁９２が残ってい
ない場合も問題ないことは勿論である。
の後、第１の実施の形態の図２（ａ）と同じ工程を経
て、ダミー素子領域３２のＰ+ 拡散層１１がＰ型シリコ
ン基板１の電位に固定された様子を示す図である。第１
の実施の形態と同様に、この段階ではＰ+ ダミーゲート
電極７２とダミー素子領域３２のＰ+ 拡散層１１は、ゲ
ート酸化膜４を介して絶縁されているため、Ｐ+ ダミー
ゲート電極７２はフローティングとなっている。また、
ダミー素子領域３２では、部分的に基板に掘れが生じて
いるが（図３（ｂ）の符号１０２部分）、Ｐ型シリコン
基板１上のＰ+ 拡散層１１なので一向に差し支えない。
同様に、符号１０３の部分でＰ型シリコン基板１に掘れ
が生じた場合もＰ型シリコン基板１の電位に固定され
る。さらに、窒化シリコン側壁９２はエッチングされず
に残っていても、当該窒化シリコン側壁９２が残ってい
ない場合も問題ないことは勿論である。
【００３３】続いて、図３（ｃ）は、図３（ｂ）の工程
の後、第１の実施の形態の図２（ｂ）と同じサリサイド
工程を経た様子を示す図である。このとき、第１の実施
の形態の場合と同じく、Ｐ+ ダミーゲート電極７２の側
面１０１のチタンシリサイド１２とダミー素子領域３２
のＰ+ 拡散層１１のチタンシリサイド１２が繋がる事に
よってショートし、Ｐ+ ダミーゲート電極７２はダミー
素子領域３２のＰ+ 拡散層１１の電位、即ちＰ型シリコ
ン基板１と同電位に固定される。このとき、ダミー素子
領域３２で部分１０２にＰ型シリコン基板１に掘れが生
じているが、チタン堆積時にはシリコン表面が露出して
いるのでチタンシリサイド１２の形成には問題ない。こ
れ以降の工程は、第１の実施の形態と同様であるため、
詳細な説明を省略する。
の後、第１の実施の形態の図２（ｂ）と同じサリサイド
工程を経た様子を示す図である。このとき、第１の実施
の形態の場合と同じく、Ｐ+ ダミーゲート電極７２の側
面１０１のチタンシリサイド１２とダミー素子領域３２
のＰ+ 拡散層１１のチタンシリサイド１２が繋がる事に
よってショートし、Ｐ+ ダミーゲート電極７２はダミー
素子領域３２のＰ+ 拡散層１１の電位、即ちＰ型シリコ
ン基板１と同電位に固定される。このとき、ダミー素子
領域３２で部分１０２にＰ型シリコン基板１に掘れが生
じているが、チタン堆積時にはシリコン表面が露出して
いるのでチタンシリサイド１２の形成には問題ない。こ
れ以降の工程は、第１の実施の形態と同様であるため、
詳細な説明を省略する。
【００３４】次に、第３の実施の形態について説明す
る。図４（ｃ）に示されるように、この第３の実施の形
態に係る半導体装置は、Ｐ型シリコン基板１上に実際の
ＬＳＩ動作に不必要なダミーの素子領域３２が形成さ
れ、このダミーの素子領域３２上の少なくとも一部に、
ゲート酸化膜４を介して、実際のＬＳＩ動作に不必要な
Ｐ+ ダミーゲート電極７２が形成されている。そして、
このＰ+ ダミーゲート電極７２の全側面に窒化シリコン
側壁９２が形成された後、このＰ+ ダミーゲート電極７
２の側面の窒化シリコン側壁９２の少なくとも一部分が
剥離されて、該ダミーゲート電極７２の側面のポリシリ
コンが露呈されている。さらに、このダミーゲート電極
７２の上面と、該ポリシリコンが露呈したダミーゲート
電極７２の側面と、上記ダミーの素子領域３２に、チタ
ンシリサイド１２が選択的に形成され、上記ダミーゲー
ト電極７２と上記ダミーの素子領域３２のＰ+ 拡散層１
１とが導通された構成となっている。
る。図４（ｃ）に示されるように、この第３の実施の形
態に係る半導体装置は、Ｐ型シリコン基板１上に実際の
ＬＳＩ動作に不必要なダミーの素子領域３２が形成さ
れ、このダミーの素子領域３２上の少なくとも一部に、
ゲート酸化膜４を介して、実際のＬＳＩ動作に不必要な
Ｐ+ ダミーゲート電極７２が形成されている。そして、
このＰ+ ダミーゲート電極７２の全側面に窒化シリコン
側壁９２が形成された後、このＰ+ ダミーゲート電極７
２の側面の窒化シリコン側壁９２の少なくとも一部分が
剥離されて、該ダミーゲート電極７２の側面のポリシリ
コンが露呈されている。さらに、このダミーゲート電極
７２の上面と、該ポリシリコンが露呈したダミーゲート
電極７２の側面と、上記ダミーの素子領域３２に、チタ
ンシリサイド１２が選択的に形成され、上記ダミーゲー
ト電極７２と上記ダミーの素子領域３２のＰ+ 拡散層１
１とが導通された構成となっている。
【００３５】以下、図４を参照して、本発明の第３の実
施の形態に係る半導体装置及びその製造方法を説明す
る。尚、図１（ａ）、（ｂ）までは、先に示した第１の
実施の形態と同じ工程であるため、詳細な説明を省略す
る。
施の形態に係る半導体装置及びその製造方法を説明す
る。尚、図１（ａ）、（ｂ）までは、先に示した第１の
実施の形態と同じ工程であるため、詳細な説明を省略す
る。
【００３６】図１（ａ）、（ｂ）の工程を経た後、図４
（ａ）に示されるように、ダミー素子領域３２内に存在
するダミーゲート電極６２の一部を図示の如くレジスト
２０で被覆する。そして、レジスト２０で被覆されない
ダミーゲート電極６２部分の窒化シリコン側壁９２を、
ＬＰＣＶＤ酸化膜７をストッパとして高温の燐酸溶液で
エッチングする。又は、同じくＬＰＣＶＤ酸化膜７をス
トッパとして、ＣＦ4＋Ｏ2 ガスのＣＤＥ（Chemical D
ry Etching ）によって窒化シリコン側壁９２をエッ
チングする。このとき、燐酸溶液やＣＤＥがＬＰＣＶＤ
酸化膜７と選択比が取れぬ為に、ダミーゲート電極９２
やダミー素子領域３２内のＰ型シリコン基板１に掘れが
生じても構わない。
（ａ）に示されるように、ダミー素子領域３２内に存在
するダミーゲート電極６２の一部を図示の如くレジスト
２０で被覆する。そして、レジスト２０で被覆されない
ダミーゲート電極６２部分の窒化シリコン側壁９２を、
ＬＰＣＶＤ酸化膜７をストッパとして高温の燐酸溶液で
エッチングする。又は、同じくＬＰＣＶＤ酸化膜７をス
トッパとして、ＣＦ4＋Ｏ2 ガスのＣＤＥ（Chemical D
ry Etching ）によって窒化シリコン側壁９２をエッ
チングする。このとき、燐酸溶液やＣＤＥがＬＰＣＶＤ
酸化膜７と選択比が取れぬ為に、ダミーゲート電極９２
やダミー素子領域３２内のＰ型シリコン基板１に掘れが
生じても構わない。
【００３７】図４（ｂ）は、図４（ａ）の工程の後、第
１の実施の形態の図２（ａ）と同じ工程を経て、ダミー
素子領域３２がＰ型シリコン基板１の電位に固定された
様子を示す図である。第１の実施の形態と同様に、この
段階では、Ｐ+ ダミーゲート電極７２とダミー素子領域
３２のＰ+ 拡散層１１は、ゲート酸化膜４を介して絶縁
されている為、Ｐ+ ダミーゲート電極７２はフローティ
ングである。このとき、ダミー素子領域３２でＰ型シリ
コン基板１に掘れが生じていても、Ｐ型シリコン基板１
上のＰ+ 拡散層なので一向に差し支えない。同じく、ダ
ミーゲート電極６２に掘れが生じていても、実際のＬＳ
Ｉ動作には不必要なものなので問題ない。
１の実施の形態の図２（ａ）と同じ工程を経て、ダミー
素子領域３２がＰ型シリコン基板１の電位に固定された
様子を示す図である。第１の実施の形態と同様に、この
段階では、Ｐ+ ダミーゲート電極７２とダミー素子領域
３２のＰ+ 拡散層１１は、ゲート酸化膜４を介して絶縁
されている為、Ｐ+ ダミーゲート電極７２はフローティ
ングである。このとき、ダミー素子領域３２でＰ型シリ
コン基板１に掘れが生じていても、Ｐ型シリコン基板１
上のＰ+ 拡散層なので一向に差し支えない。同じく、ダ
ミーゲート電極６２に掘れが生じていても、実際のＬＳ
Ｉ動作には不必要なものなので問題ない。
【００３８】図４（ｃ）は、図４（ｂ）の工程の後、第
１の実施の形態の図２（ｂ）と同じサリサイド工程を経
た様子を示す図である。このとき、第１の実施の形態の
場合と同じく、Ｐ+ ダミーゲート電極７２の側面１０１
のチタンシリサイド１２とダミー素子領域３２のＰ+ 拡
散層１１のチタンシリサイド１２が繋がる事によってシ
ョートし、Ｐ+ ダミーゲート電極７２はダミー素子領域
３２のＰ+ 拡散層１１の電位、即ちＰ型シリコン基板１
と同電位に固定される。
１の実施の形態の図２（ｂ）と同じサリサイド工程を経
た様子を示す図である。このとき、第１の実施の形態の
場合と同じく、Ｐ+ ダミーゲート電極７２の側面１０１
のチタンシリサイド１２とダミー素子領域３２のＰ+ 拡
散層１１のチタンシリサイド１２が繋がる事によってシ
ョートし、Ｐ+ ダミーゲート電極７２はダミー素子領域
３２のＰ+ 拡散層１１の電位、即ちＰ型シリコン基板１
と同電位に固定される。
【００３９】このとき、ダミー素子領域３２のＰ+ 拡散
層１１で基板に掘れが生じていたとしても、ダミーゲー
ト電極７２に掘れが生じていたとしても、チタン堆積時
には各々シリコン表面が露出しているので、チタンシリ
サイド１２の形成時には各々繋がって、Ｐ型シリコン基
板１と同電位に固定される。これ以降の工程は、第１の
実施の形態と同様であるため説明を省略する。
層１１で基板に掘れが生じていたとしても、ダミーゲー
ト電極７２に掘れが生じていたとしても、チタン堆積時
には各々シリコン表面が露出しているので、チタンシリ
サイド１２の形成時には各々繋がって、Ｐ型シリコン基
板１と同電位に固定される。これ以降の工程は、第１の
実施の形態と同様であるため説明を省略する。
【００４０】次に、第４の実施の形態について説明す
る。図５（ｄ）に示されるように、この第４の実施の形
態に係る半導体装置は、Ｐ型シリコン基板１上に実際の
ＬＳＩ動作に不必要なダミーの素子領域３２が形成さ
れ、このダミーの素子領域３２上の少なくとも一部に、
ゲート酸化膜４を介して、実際のＬＳＩ動作に不必要な
Ｐ+ ダミーゲート電極７２が形成されている。そして、
このダミーゲート電極７２の表面上に窒化シリコンから
なる絶縁膜が形成された後、ダミーの素子領域３２上の
上記ダミーゲート電極７２の少なくとも側面を含んだ一
部分の該表面に形成された絶縁膜が予め剥離された上
で、上記絶縁膜の全面が異方性エッチングされ、上記ダ
ミーゲート電極７２の一部分の側面を除いて、上記ダミ
ーゲート電極７２の側面が窒化シリコン側壁９２で囲ま
れている。さらに、上記ダミーゲート電極７２の上面
と、上記絶縁膜を予め剥離したためにポリシリコンが露
呈した該ダミーゲート電極７２の側面と、上記ダミーの
素子領域３２のＰ+ 拡散層１１に、チタンシリサイド１
２が選択的に形成され、上記ダミーゲート電極７２と上
記ダミーの素子領域３２とが導通されるように構成され
ている。
る。図５（ｄ）に示されるように、この第４の実施の形
態に係る半導体装置は、Ｐ型シリコン基板１上に実際の
ＬＳＩ動作に不必要なダミーの素子領域３２が形成さ
れ、このダミーの素子領域３２上の少なくとも一部に、
ゲート酸化膜４を介して、実際のＬＳＩ動作に不必要な
Ｐ+ ダミーゲート電極７２が形成されている。そして、
このダミーゲート電極７２の表面上に窒化シリコンから
なる絶縁膜が形成された後、ダミーの素子領域３２上の
上記ダミーゲート電極７２の少なくとも側面を含んだ一
部分の該表面に形成された絶縁膜が予め剥離された上
で、上記絶縁膜の全面が異方性エッチングされ、上記ダ
ミーゲート電極７２の一部分の側面を除いて、上記ダミ
ーゲート電極７２の側面が窒化シリコン側壁９２で囲ま
れている。さらに、上記ダミーゲート電極７２の上面
と、上記絶縁膜を予め剥離したためにポリシリコンが露
呈した該ダミーゲート電極７２の側面と、上記ダミーの
素子領域３２のＰ+ 拡散層１１に、チタンシリサイド１
２が選択的に形成され、上記ダミーゲート電極７２と上
記ダミーの素子領域３２とが導通されるように構成され
ている。
【００４１】以下、図５を参照して、本発明の第４の実
施の形態に係る半導体装置及びその製造方法を説明す
る。尚、図１（ａ）までは、先に示した第１の実施の形
態と同じであるため、詳細な説明は省略する。
施の形態に係る半導体装置及びその製造方法を説明す
る。尚、図１（ａ）までは、先に示した第１の実施の形
態と同じであるため、詳細な説明は省略する。
【００４２】図１（ａ）の工程の後、図５（ａ）に示さ
れるように、ＬＰＣＶＤ酸化膜７を２００［オングスト
ローム］堆積した後、ＬＳＩ動作に必要な素子領域以外
をレジストで被覆し、砒素を加速電圧６０［ｋｅＶ] 、
ドーズ量３ｅ１４[ １／ｃｍ2 ]でイオン注入して活性
化のために９５０℃で３０秒のＲＴＡ（Rapid-Thermal-
Anneal）を行うことによって、エクステンション構造の
浅い拡散層８（深さ〜８００［オングストローム］）を
形成する。
れるように、ＬＰＣＶＤ酸化膜７を２００［オングスト
ローム］堆積した後、ＬＳＩ動作に必要な素子領域以外
をレジストで被覆し、砒素を加速電圧６０［ｋｅＶ] 、
ドーズ量３ｅ１４[ １／ｃｍ2 ]でイオン注入して活性
化のために９５０℃で３０秒のＲＴＡ（Rapid-Thermal-
Anneal）を行うことによって、エクステンション構造の
浅い拡散層８（深さ〜８００［オングストローム］）を
形成する。
【００４３】このとき、ダミーゲート電極６２、ダミー
素子領域３２はレジストで被覆されており、砒素はイオ
ン注入されない。その後、ＬＰＣＶＤ酸化シリコン膜９
１を１０００［オングストローム］だけ堆積し、ダミー
ゲート電極７２の少なくとも側面を含んだ一部分以外を
レジスト２０で被覆する。
素子領域３２はレジストで被覆されており、砒素はイオ
ン注入されない。その後、ＬＰＣＶＤ酸化シリコン膜９
１を１０００［オングストローム］だけ堆積し、ダミー
ゲート電極７２の少なくとも側面を含んだ一部分以外を
レジスト２０で被覆する。
【００４４】そして、レジスト２０で被覆されないダミ
ーゲート電極６２とダミー素子領域３２部分の窒化シリ
コン９１をＬＰＣＶＤ酸化膜７をストッパとして高温の
燐酸溶液でエッチングする。又は、同じくＬＰＣＶＤ酸
化膜７をストッパとしてＣＦ4 ＋Ｏ2 ガスのＣＤＥによ
って窒化シリコン９１をエッチングする。このとき、燐
酸溶液によるエッチングやＣＤＥがＬＰＣＶＤ酸化膜７
と選択比が取れぬ為にダミーゲート電極６２やダミー素
子領域３２内の基板に掘れが生じても構わない。
ーゲート電極６２とダミー素子領域３２部分の窒化シリ
コン９１をＬＰＣＶＤ酸化膜７をストッパとして高温の
燐酸溶液でエッチングする。又は、同じくＬＰＣＶＤ酸
化膜７をストッパとしてＣＦ4 ＋Ｏ2 ガスのＣＤＥによ
って窒化シリコン９１をエッチングする。このとき、燐
酸溶液によるエッチングやＣＤＥがＬＰＣＶＤ酸化膜７
と選択比が取れぬ為にダミーゲート電極６２やダミー素
子領域３２内の基板に掘れが生じても構わない。
【００４５】次いで、図５（ｂ）に示されるように、レ
ジストを剥離した後、ＬＰＣＶＤ酸化膜７をストッパに
して、窒化シリコン９１を１０００［オングストロー
ム] だけ全面異方性エッチングする。このとき、ゲート
電極６１及びダミーゲート電極６２の側面に堆積した窒
化シリコン９１は、そのエッチングに対する実行的な膜
厚が厚くなっており、その分だけ全面異方性エッチング
後に残り、ゲート側壁９２が約１０００[ オングストロ
ーム] だけ形成される。この図５（ｂ）は、このとき窒
化シリコン９１のＲＩＥが図５（ａ）の段階で残存する
ＬＰＣＶＤ酸化膜７では止めきれなくて、若しくは図５
（ａ）の段階でＬＰＣＶＤ酸化膜７が残存していないた
め、基板やダミーゲート電極に掘れが生じた状態を示し
ているが（図５（ｂ）の符号１０２，１０４参照）、Ｐ
型シリコン基板１、ダミーゲート電極６２には掘れが生
じなくても一向に構わないことは勿論である。
ジストを剥離した後、ＬＰＣＶＤ酸化膜７をストッパに
して、窒化シリコン９１を１０００［オングストロー
ム] だけ全面異方性エッチングする。このとき、ゲート
電極６１及びダミーゲート電極６２の側面に堆積した窒
化シリコン９１は、そのエッチングに対する実行的な膜
厚が厚くなっており、その分だけ全面異方性エッチング
後に残り、ゲート側壁９２が約１０００[ オングストロ
ーム] だけ形成される。この図５（ｂ）は、このとき窒
化シリコン９１のＲＩＥが図５（ａ）の段階で残存する
ＬＰＣＶＤ酸化膜７では止めきれなくて、若しくは図５
（ａ）の段階でＬＰＣＶＤ酸化膜７が残存していないた
め、基板やダミーゲート電極に掘れが生じた状態を示し
ているが（図５（ｂ）の符号１０２，１０４参照）、Ｐ
型シリコン基板１、ダミーゲート電極６２には掘れが生
じなくても一向に構わないことは勿論である。
【００４６】続いて、図５（ｃ）は、図５（ｂ）の工程
の後、第１の実施の形態の図２（ａ）と同じ工程を経
て、ダミー素子領域３２がＰ型シリコン基板１の電位に
固定された様子を示す図である。第１の実施の形態と同
様に、この段階ではＰ+ ダミーゲート電極７２とダミー
素子領域３２のＰ+ 拡散層１１は、ゲート酸化膜４を介
して絶縁されているため、Ｐ+ ダミーゲート電極７２は
フローティングである。
の後、第１の実施の形態の図２（ａ）と同じ工程を経
て、ダミー素子領域３２がＰ型シリコン基板１の電位に
固定された様子を示す図である。第１の実施の形態と同
様に、この段階ではＰ+ ダミーゲート電極７２とダミー
素子領域３２のＰ+ 拡散層１１は、ゲート酸化膜４を介
して絶縁されているため、Ｐ+ ダミーゲート電極７２は
フローティングである。
【００４７】また、図５（ｂ）の段階でダミー素子領域
３２のＰ+ 拡散層１１で基板に掘れ１０２が生じていて
も、Ｐ型シリコン基板１上のＰ+ 拡散層１１なので一向
に差し支えない。同じくダミーゲート電極６２に掘れ１
０４が生じていても、実際のＬＳＩ動作には不必要なも
のなので問題ない。図５（ｃ）では、これらの掘れが生
じた場合を示しているが、これらの掘れ１０２，１０４
が生じていない場合も全く問題ないことは勿論である。
３２のＰ+ 拡散層１１で基板に掘れ１０２が生じていて
も、Ｐ型シリコン基板１上のＰ+ 拡散層１１なので一向
に差し支えない。同じくダミーゲート電極６２に掘れ１
０４が生じていても、実際のＬＳＩ動作には不必要なも
のなので問題ない。図５（ｃ）では、これらの掘れが生
じた場合を示しているが、これらの掘れ１０２，１０４
が生じていない場合も全く問題ないことは勿論である。
【００４８】次いで、図５（ｄ）は、図５（ｃ）の工程
の後、第１の実施の形態の図２（ｂ）と同じサリサイド
工程を経た図である。このとき、第１の実施の形態の場
合と同じく、Ｐ+ ダミーゲート電極７２の側面１０１の
チタンシリサイド１２とダミー素子領域３２のＰ+ 拡散
層１１のチタンシリサイド１２が繋がる事によってショ
ートし、Ｐ+ ダミーゲート電極７２はダミー素子領域３
２のＰ+ 拡散層１１の電位、即ちＰ型シリコン基板１と
同電位に固定される。
の後、第１の実施の形態の図２（ｂ）と同じサリサイド
工程を経た図である。このとき、第１の実施の形態の場
合と同じく、Ｐ+ ダミーゲート電極７２の側面１０１の
チタンシリサイド１２とダミー素子領域３２のＰ+ 拡散
層１１のチタンシリサイド１２が繋がる事によってショ
ートし、Ｐ+ ダミーゲート電極７２はダミー素子領域３
２のＰ+ 拡散層１１の電位、即ちＰ型シリコン基板１と
同電位に固定される。
【００４９】このとき、ダミー素子領域３２のＰ+ 拡散
層１１で基板１に掘れが生じていたとしても、ダミーゲ
ート電極７２に掘れが生じていたとしても、チタン堆積
時には各々シリコン表面が露出しているので、チタンシ
リサイド１２の形成時には各々繋がって、Ｐ基板電位に
固定される。これ以降の工程は、先に示した第１の実施
の形態と同様であるため、説明を省略する。
層１１で基板１に掘れが生じていたとしても、ダミーゲ
ート電極７２に掘れが生じていたとしても、チタン堆積
時には各々シリコン表面が露出しているので、チタンシ
リサイド１２の形成時には各々繋がって、Ｐ基板電位に
固定される。これ以降の工程は、先に示した第１の実施
の形態と同様であるため、説明を省略する。
【００５０】次に、第５の実施の形態について説明す
る。図６（ｃ）に示されるように、この第５の実施の形
態に係る半導体装置は、Ｐ型シリコン基板１上に実際の
ＬＳＩ動作に不必要なダミーの素子領域３２が形成さ
れ、このダミーの素子領域３２上の少なくとも一部に、
ゲート酸化膜４を介して、実際のＬＳＩ動作に不必要な
ダミーゲート電極６２が形成されている。そして、この
ダミーゲート電極７２の全側面に窒化シリコン側壁９２
が形成され、上記ダミーの素子領域３２上の上記ダミー
ゲート電極７２の少なくとも一部分の側面の窒化シリコ
ン側壁９２に、所定のドーズ量以上のシリコンがイオン
注入されている。さらに、上記Ｐ+ ダミーゲート電極７
２の上面と、該シリコンが高濃度に存在する上記Ｐ+ ダ
ミーゲート電極７２の側面の窒化シリコン側壁９２上
と、上記ダミーの素子領域３２にチタンシリサイド１２
が選択的に形成され、上記ダミーゲート電極７２が上記
ダミーの素子領域３２のＰ+ 拡散層１１と短絡されるよ
うな構成となっている。
る。図６（ｃ）に示されるように、この第５の実施の形
態に係る半導体装置は、Ｐ型シリコン基板１上に実際の
ＬＳＩ動作に不必要なダミーの素子領域３２が形成さ
れ、このダミーの素子領域３２上の少なくとも一部に、
ゲート酸化膜４を介して、実際のＬＳＩ動作に不必要な
ダミーゲート電極６２が形成されている。そして、この
ダミーゲート電極７２の全側面に窒化シリコン側壁９２
が形成され、上記ダミーの素子領域３２上の上記ダミー
ゲート電極７２の少なくとも一部分の側面の窒化シリコ
ン側壁９２に、所定のドーズ量以上のシリコンがイオン
注入されている。さらに、上記Ｐ+ ダミーゲート電極７
２の上面と、該シリコンが高濃度に存在する上記Ｐ+ ダ
ミーゲート電極７２の側面の窒化シリコン側壁９２上
と、上記ダミーの素子領域３２にチタンシリサイド１２
が選択的に形成され、上記ダミーゲート電極７２が上記
ダミーの素子領域３２のＰ+ 拡散層１１と短絡されるよ
うな構成となっている。
【００５１】以下、図６を参照して、本発明の第５の実
施の形態に係る半導体装置の製造方法を説明する。尚、
図１（ａ）、（ｂ）までは、第１の実施の形態と同じ工
程である為、詳細な説明は省略する。
施の形態に係る半導体装置の製造方法を説明する。尚、
図１（ａ）、（ｂ）までは、第１の実施の形態と同じ工
程である為、詳細な説明は省略する。
【００５２】図１（ａ）、（ｂ）の工程の後、図６
（ａ）に示されるように、ダミー素子領域３２内に存在
するダミーゲート電極６２の一部分を図示の如くレジス
ト２０で被覆する。その後、シリコンを加速電圧３０[
ｋｅＶ] 、ドーズ量１ｅ１６[ １／ｃｍ2 ]で窒化シリ
コン側壁９２上にイオン注入する。
（ａ）に示されるように、ダミー素子領域３２内に存在
するダミーゲート電極６２の一部分を図示の如くレジス
ト２０で被覆する。その後、シリコンを加速電圧３０[
ｋｅＶ] 、ドーズ量１ｅ１６[ １／ｃｍ2 ]で窒化シリ
コン側壁９２上にイオン注入する。
【００５３】次いで、図６（ｂ）に示されるように、図
６（ａ）の工程の後、第１の実施の形態の図２（ａ）と
同じ工程を経て、ダミー素子領域３２がＰ型シリコン基
板１の電位に固定される。第１の実施の形態と同様に、
この段階では、Ｐ+ ダミーゲート電極７２とダミー素子
領域３２のＰ+ 拡散層１１は、ゲート酸化膜４を介して
絶縁されているため、Ｐ+ ダミーゲート電極７２はフロ
ーティングである。
６（ａ）の工程の後、第１の実施の形態の図２（ａ）と
同じ工程を経て、ダミー素子領域３２がＰ型シリコン基
板１の電位に固定される。第１の実施の形態と同様に、
この段階では、Ｐ+ ダミーゲート電極７２とダミー素子
領域３２のＰ+ 拡散層１１は、ゲート酸化膜４を介して
絶縁されているため、Ｐ+ ダミーゲート電極７２はフロ
ーティングである。
【００５４】図６（ｃ）は、図６（ｂ）の工程の後、第
１の実施の形態の図２（ｂ）と同じサリサイド工程を経
た様子を示す図である。このとき、窒化シリコン側壁９
２の表面では、高濃度に注入されたシリコンとチタンと
の反応が起こるため、窒化シリコン側壁９２上にもチタ
ンシリサイド１２が形成される。こうして、Ｐ+ ダミー
ゲート電極７２上のチタンシリサイド１２は、窒化シリ
コン側壁９２上のチタンシリサイド１２を介して、ダミ
ー素子領域３２のＰ+ 拡散層１１上のチタンシリサイド
１２と導通する（一般に、この現象をブリッジングと称
する）ので、Ｐ+ ダミーゲート電極７２はＰ型シリコン
基板１と同電位に固定される。
１の実施の形態の図２（ｂ）と同じサリサイド工程を経
た様子を示す図である。このとき、窒化シリコン側壁９
２の表面では、高濃度に注入されたシリコンとチタンと
の反応が起こるため、窒化シリコン側壁９２上にもチタ
ンシリサイド１２が形成される。こうして、Ｐ+ ダミー
ゲート電極７２上のチタンシリサイド１２は、窒化シリ
コン側壁９２上のチタンシリサイド１２を介して、ダミ
ー素子領域３２のＰ+ 拡散層１１上のチタンシリサイド
１２と導通する（一般に、この現象をブリッジングと称
する）ので、Ｐ+ ダミーゲート電極７２はＰ型シリコン
基板１と同電位に固定される。
【００５５】ここで、特徴的な事は、図６（ａ）の段階
で、シリコンのイオン注入は、接合リークやゲート耐圧
を全く気にしないダミーゲート電極７２とダミー素子領
域３２のＰ+ 拡散層１１に対して行う為、ドーズ量の制
限がない事である。即ち、窒化シリコン側壁９２上に、
チタンシリサイド１２が形成されるのに十分なドーズを
打つ事が可能である。また、窒化シリコン側壁９２上の
チタンシリサイド１２はＰ+ ダミーゲート電極７２をダ
ミー素子領域３２のＰ+ 拡散層１１と導通させて、Ｐ型
シリコン基板１と同電位に固定するだけでよく、特に電
流を流す必要がないため、その他の部分に形成されるチ
タンシリサイド１２に比べ膜厚が非常に薄くても全く問
題がない。これ以降の工程は、第１の実施の形態と同様
である為、ここでは詳細な説明を省略する。
で、シリコンのイオン注入は、接合リークやゲート耐圧
を全く気にしないダミーゲート電極７２とダミー素子領
域３２のＰ+ 拡散層１１に対して行う為、ドーズ量の制
限がない事である。即ち、窒化シリコン側壁９２上に、
チタンシリサイド１２が形成されるのに十分なドーズを
打つ事が可能である。また、窒化シリコン側壁９２上の
チタンシリサイド１２はＰ+ ダミーゲート電極７２をダ
ミー素子領域３２のＰ+ 拡散層１１と導通させて、Ｐ型
シリコン基板１と同電位に固定するだけでよく、特に電
流を流す必要がないため、その他の部分に形成されるチ
タンシリサイド１２に比べ膜厚が非常に薄くても全く問
題がない。これ以降の工程は、第１の実施の形態と同様
である為、ここでは詳細な説明を省略する。
【００５６】以上、本発明の実施の形態について説明し
たが、本発明はこれに限定されることなく、その主旨を
逸脱しない範囲で種々の改良・変更が可能であることは
勿論である。例えば、上記第１乃至第５の実施の形態に
おいて、チタン以外の高融点金属としてコバルト、ニッ
ケル、プラチナ、パラジウム等を採用することもでき
る。また、上記第１乃至第５の実施の形態では、ＮＭＯ
Ｓを例に挙げて説明したが、ＰＭＯＳ、ＣＭＯＳにも採
用できる。同じく、素子分離としてＬＯＣＯＳ（Local
Oxidaiton of Silicon）を用いても良いことは勿論であ
る。更に、本発明の半導体装置の製造方法における製造
条件は、上記実施の形態に限定されず種々のものを採用
することができることは勿論である。
たが、本発明はこれに限定されることなく、その主旨を
逸脱しない範囲で種々の改良・変更が可能であることは
勿論である。例えば、上記第１乃至第５の実施の形態に
おいて、チタン以外の高融点金属としてコバルト、ニッ
ケル、プラチナ、パラジウム等を採用することもでき
る。また、上記第１乃至第５の実施の形態では、ＮＭＯ
Ｓを例に挙げて説明したが、ＰＭＯＳ、ＣＭＯＳにも採
用できる。同じく、素子分離としてＬＯＣＯＳ（Local
Oxidaiton of Silicon）を用いても良いことは勿論であ
る。更に、本発明の半導体装置の製造方法における製造
条件は、上記実施の形態に限定されず種々のものを採用
することができることは勿論である。
【００５７】以上説明したように、本発明では、実際の
回路動作には不必要なダミーのゲート電極をもつ半導体
装置において、同じく実際の回路動作には不必要なダミ
ーの拡散層領域を形成する。このとき、ダミーゲート電
極はダミー拡散層と高融点金属シリサイドを通じて短絡
しており、かつダミー拡散層領域は基板（又はウェル）
と同心導電型の拡散層とされる事によってダミーゲート
電極を基板（又はウェル）と同電位に固定する。こうし
て、フローティングのダミーゲート電極を無くす事で、
ＬＳＩ動作を安定化することができる。
回路動作には不必要なダミーのゲート電極をもつ半導体
装置において、同じく実際の回路動作には不必要なダミ
ーの拡散層領域を形成する。このとき、ダミーゲート電
極はダミー拡散層と高融点金属シリサイドを通じて短絡
しており、かつダミー拡散層領域は基板（又はウェル）
と同心導電型の拡散層とされる事によってダミーゲート
電極を基板（又はウェル）と同電位に固定する。こうし
て、フローティングのダミーゲート電極を無くす事で、
ＬＳＩ動作を安定化することができる。
【００５８】即ち、このように、本発明の構造はダミー
のゲート電極を全て基板（又はウェル）と同電位に固定
できるため、ゲート電極加工、層間絶縁膜平坦化加工の
両プロセスが均一加工可能で、且つＬＳＩ動作が不安定
になる事はない。
のゲート電極を全て基板（又はウェル）と同電位に固定
できるため、ゲート電極加工、層間絶縁膜平坦化加工の
両プロセスが均一加工可能で、且つＬＳＩ動作が不安定
になる事はない。
【００５９】更に、この製造方法ならば、１回のリソグ
ラフィ工程と１回のエッチング工程またはイオン注入工
程が増加するのみでダミーのゲート電極が全て基板（又
はウェル）と同電位に固定できる。また、プロセス途中
でダミー素子領域の基板や、ダミーゲート電極の掘れが
生じても何等問題が無くプロセスマージンが広い。
ラフィ工程と１回のエッチング工程またはイオン注入工
程が増加するのみでダミーのゲート電極が全て基板（又
はウェル）と同電位に固定できる。また、プロセス途中
でダミー素子領域の基板や、ダミーゲート電極の掘れが
生じても何等問題が無くプロセスマージンが広い。
【００６０】
【発明の効果】以上詳述したように、本発明によれば、
ダミーのゲート電極を、ダミー拡散層領域上に形成し、
ダミーゲート電極とダミー拡散層領域をサリサイドプロ
セスを用いて配線面積を増加させる事なく短絡させる事
によって、ダミーゲート電極を所定電位に固定し、ＬＳ
Ｉの安定動作を確保する、プロセスマージンが広い半導
体装置及びその製造方法を提供することができる。
ダミーのゲート電極を、ダミー拡散層領域上に形成し、
ダミーゲート電極とダミー拡散層領域をサリサイドプロ
セスを用いて配線面積を増加させる事なく短絡させる事
によって、ダミーゲート電極を所定電位に固定し、ＬＳ
Ｉの安定動作を確保する、プロセスマージンが広い半導
体装置及びその製造方法を提供することができる。
【図１】本発明の第１の実施の形態に係る半導体装置及
びその製造方法を示す図である。
びその製造方法を示す図である。
【図２】本発明の第１の実施の形態に係る半導体装置及
びその製造方法を示す図である。
びその製造方法を示す図である。
【図３】本発明の第２の実施の形態に係る半導体装置及
びその製造方法を示す図である。
びその製造方法を示す図である。
【図４】本発明の第３の実施の形態に係る半導体装置及
びその製造方法を示す図である。
びその製造方法を示す図である。
【図５】本発明の第４の実施の形態に係る半導体装置及
びその製造方法を示す図である。
びその製造方法を示す図である。
【図６】本発明の第５の実施の形態に係る半導体装置及
びその製造方法を示す図である。
びその製造方法を示す図である。
１ Ｐ型半導体基板 ２ 素子分離酸化膜 ３１ ＮＭＯＳＦＥＴ素子領域 ３２ ダミー素子領域 ４ ゲート窒化膜 ５ ノンドープポリシリコン ６１ ノンドープゲート電極 ６２ ノンドープダミーゲート電極 ７ ＬＰＣＶＤ酸化膜 ７１ Ｎ+ ゲート電極 ７２ Ｐ+ ダミーゲート電極 ８ 浅い拡散層（エクステンション拡散層） ９１ 窒化シリコン膜 ９２ 窒化シリコンゲート側壁 １０ 深いＮ+ 拡散層 １１ 深いダミーＰ+ 拡散層 １２ チタンシリサイド １３ 層間絶縁膜 １４ パッシベーション酸化膜 １０１ ダミーゲート電極側壁部分 １０２ ダミーＰ+ 拡散層部分 １０４ ダミーゲート電極部分
Claims (10)
- 【請求項１】 半導体基板と、 上記半導体基板上に形成された、ダミーの素子領域と、 上記ダミーの素子領域上の少なくとも一部に、ゲート絶
縁膜を介して形成された、ダミーのポリシリコンゲート
電極と、 を有し、 上記ダミーの素子領域と上記ダミーのポリシリコンゲー
ト電極との少なくとも一部の面に、高融点金属シリサイ
ドを形成し、当該ダミーの素子領域とダミーのポリシリ
コンゲート電極とを上記高融点金属シリサイドにより短
絡したことを特徴とする半導体装置。 - 【請求項２】 上記ダミーの素子領域が、上記半導体基
板と同じ導電型の拡散層を有することを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 上記ダミーのポリシリコンゲート電極
が、上記ダミーの素子領域を介して上記半導体基板と実
質的に同電位に固定されることを特徴とする請求項２に
記載の半導体装置。 - 【請求項４】 半導体基板上にダミーの素子領域を画定
する工程と、 上記ダミーの素子領域上の少なくとも一部に、ゲート絶
縁膜を介して、ダミーのポリシリコンゲート電極を形成
する工程と、 上記ダミーポリシリコンゲート電極の側面に絶縁膜を形
成する工程と、 上記ダミーのポリシリコンゲート電極の上面と、上記ダ
ミーの素子領域に、選択的に高融点金属シリサイドを形
成する工程と、 を有し、上記高融点金属シリサイドにより、上記ダミー
のポリシリコンゲート電極を上記ダミーの素子領域と短
絡することを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上にダミーの素子領域を画定
する工程と、 上記ダミーの素子領域上の少なくとも一部に、ゲート絶
縁膜を介して、ダミーのポリシリコンゲート電極を形成
する工程と、 上記ダミーのポリシリコンゲート電極の全側面に絶縁膜
を形成する工程と、 上記ダミーの素子領域上の、上記ダミーのポリシリコン
ゲート電極のポリシリコンの一部分を、その下層のダミ
ーの素子領域の半導体基板が露呈するまでエッチングす
る工程と、 上記半導体基板が露呈した上記ダミーのポリシリコンゲ
ート電極の側面及び上面と、上記半導体基板が露呈した
ダミーの素子領域とに高融点金属シリサイドを選択的に
形成する工程と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項６】 半導体基板上にダミーの素子領域を画定
する工程と、 上記ダミーの素子領域上の少なくとも一部に、ゲート絶
縁膜を介して、ダミーのポリシリコンゲート電極を画定
する工程と、 上記ダミーのポリシリコンゲート電極の全側面に絶縁膜
を形成する工程と、 上記ダミーの素子領域上の、上記ダミーのポリシリコン
ゲート電極の側面の絶縁膜の少なくとも一部分を剥離す
る事によって、該ダミーのポリシリコンゲート電極の側
面のポリシリコンを露呈させる工程と、 上記ダミーのポリシリコンゲート電極の上面と、該ポリ
シリコンが露呈した上記ダミーのポリシリコンゲート電
極の側面と、上記ダミーの素子領域に、高融点金属シリ
サイドを選択的に形成する工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項７】半導体基板上にダミーの素子領域を画定す
る工程と、 上記ダミーの素子領域上の少なくとも一部に、ゲート絶
縁膜を介して、ダミーのポリシリコンゲート電極を形成
する工程と、 上記ダミーポリシリコンゲート電極の表面上に絶縁膜を
形成する工程と、 上記ダミーの素子領域上の上記ダミーのポリシリコンゲ
ート電極の少なくとも側面を含んだ一部分の表面に形成
された絶縁膜を予め剥離する工程と、 上記絶縁膜の全面を異方性エッチングする事で、該絶縁
膜が予め剥離された上記ダミーのポリシリコンゲート電
極の一部分の側面を除いて、該ダミーのポリシリコンゲ
ート電極の側面を絶縁膜で囲う工程と、 上記ダミーのポリシリコンゲート電極の上面と、上記絶
縁膜が予め剥離されて、ポリシリコンが露呈した該ダミ
ーのポリシリコンゲート電極の側面と、上記ダミーの素
子領域に、高融点金属シリサイドを選択的に形成する工
程と、を有することを特徴とする半導体装置の製造方
法。 - 【請求項８】 半導体基板上にダミーの素子領域を画定
する工程と、 上記ダミーの素子領域上の少なくとも一部に、ゲート絶
縁膜を介して、ダミーのポリシリコンゲート電極を形成
する工程と、 上記ダミーのポリシリコンゲート電極の全側面に絶縁膜
を形成する工程と、 上記ダミーの素子領域上の該ダミーの素子領域上の上記
ダミーのポリシリコンゲート電極の少なくとも一部分の
側面の絶縁膜に、所定量以上のシリコンを導入する工程
と、 上記ダミーのポリシリコンゲート電極の上面と、該シリ
コンが導入された上記ダミーのポリシリコンゲート電極
の側面の絶縁膜上と、上記ダミーの素子領域に高融点金
属シリサイドを選択的に形成する工程と、を有すること
を特徴とする半導体装置の製造方法。 - 【請求項９】 上記ダミーの素子領域に上記半導体基板
と同じ導電型の拡散層を形成する工程を更に有すること
を特徴とする請求項４乃至請求項８のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項１０】 上記高融点シリサイドが、サリサイド
工程を経て形成されることを特徴とする請求項４乃至請
求項９のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15371897A JP3466874B2 (ja) | 1997-06-11 | 1997-06-11 | 半導体装置及びその製造方法 |
| US09/084,208 US6074938A (en) | 1997-06-11 | 1998-05-26 | Method of forming a semiconductor device comprising a dummy polysilicon gate electrode short-circuited to a dummy element region in a substrate |
| TW087109087A TW419717B (en) | 1997-06-11 | 1998-06-08 | Semiconductor device and method for manufacturing the same |
| KR1019980021657A KR100307123B1 (ko) | 1997-06-11 | 1998-06-11 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15371897A JP3466874B2 (ja) | 1997-06-11 | 1997-06-11 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113992A true JPH113992A (ja) | 1999-01-06 |
| JP3466874B2 JP3466874B2 (ja) | 2003-11-17 |
Family
ID=15568592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15371897A Expired - Fee Related JP3466874B2 (ja) | 1997-06-11 | 1997-06-11 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6074938A (ja) |
| JP (1) | JP3466874B2 (ja) |
| KR (1) | KR100307123B1 (ja) |
| TW (1) | TW419717B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007329416A (ja) * | 2006-06-09 | 2007-12-20 | Toshiba Corp | 半導体装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0998757B1 (de) * | 1997-07-18 | 2004-12-01 | Infineon Technologies AG | Integrierte schaltungsanordnung und verfahren zu deren herstellung |
| KR100294637B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 모스펫의폴리사이드게이트형성방법 |
| JP2000349145A (ja) * | 1999-04-02 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体装置 |
| US6248001B1 (en) * | 1999-08-06 | 2001-06-19 | Micron Technology, Inc. | Semiconductor die de-processing using a die holder and chemical mechanical polishing |
| US6281086B1 (en) * | 1999-10-21 | 2001-08-28 | Advanced Micro Devices, Inc. | Semiconductor device having a low resistance gate conductor and method of fabrication the same |
| JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
| KR100422342B1 (ko) * | 2000-12-29 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
| US6767835B1 (en) | 2002-04-30 | 2004-07-27 | Advanced Micro Devices, Inc. | Method of making a shaped gate electrode structure, and device comprising same |
| US20040075119A1 (en) * | 2002-10-08 | 2004-04-22 | Sanjay Natarajan | Forming polysilicon structures |
| KR101051796B1 (ko) * | 2003-10-13 | 2011-07-25 | 매그나칩 반도체 유한회사 | 아날로그 반도체 소자의 제조방법 |
| JP4575002B2 (ja) * | 2004-02-27 | 2010-11-04 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US7271431B2 (en) * | 2004-06-25 | 2007-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure and method of fabrication |
| US20060091423A1 (en) * | 2004-10-29 | 2006-05-04 | Peter Poechmueller | Layer fill for homogenous technology processing |
| US7432179B2 (en) * | 2004-12-15 | 2008-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling gate formation by removing dummy gate structures |
| US7701034B2 (en) * | 2005-01-21 | 2010-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy patterns in integrated circuit fabrication |
| US20060257790A1 (en) * | 2005-05-16 | 2006-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | A semiconductor device structure and methods of manufacturing thereof |
| US7939384B2 (en) * | 2008-12-19 | 2011-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Eliminating poly uni-direction line-end shortening using second cut |
| CN104952714B (zh) * | 2014-03-24 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873204A (en) * | 1984-06-15 | 1989-10-10 | Hewlett-Packard Company | Method for making silicide interconnection structures for integrated circuit devices |
| US4980020A (en) * | 1989-12-22 | 1990-12-25 | Texas Instruments Incorporated | Local interconnect etch technique |
| JP2802455B2 (ja) * | 1991-05-10 | 1998-09-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
| US5405806A (en) * | 1994-03-29 | 1995-04-11 | Motorola Inc. | Method for forming a metal silicide interconnect in an integrated circuit |
| US5679607A (en) * | 1995-08-11 | 1997-10-21 | Winbond Electronics Corp. | Method of manufacturing a damage free buried contact using salicide technology |
| KR100209278B1 (ko) * | 1995-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 폴리레지스터 구조 및 그 제조방법 |
-
1997
- 1997-06-11 JP JP15371897A patent/JP3466874B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-26 US US09/084,208 patent/US6074938A/en not_active Expired - Fee Related
- 1998-06-08 TW TW087109087A patent/TW419717B/zh not_active IP Right Cessation
- 1998-06-11 KR KR1019980021657A patent/KR100307123B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007329416A (ja) * | 2006-06-09 | 2007-12-20 | Toshiba Corp | 半導体装置 |
| JP4711894B2 (ja) * | 2006-06-09 | 2011-06-29 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3466874B2 (ja) | 2003-11-17 |
| KR19990006879A (ko) | 1999-01-25 |
| TW419717B (en) | 2001-01-21 |
| US6074938A (en) | 2000-06-13 |
| KR100307123B1 (ko) | 2001-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3466874B2 (ja) | 半導体装置及びその製造方法 | |
| US6004878A (en) | Method for silicide stringer removal in the fabrication of semiconductor integrated circuits | |
| JPH09120965A (ja) | 半導体装置の製造方法 | |
| US6667204B2 (en) | Semiconductor device and method of forming the same | |
| US6458702B1 (en) | Methods for making semiconductor chip having both self aligned silicide regions and non-self aligned silicide regions | |
| US6184115B1 (en) | Method of fabricating self-aligned silicide | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| US6277699B1 (en) | Method for forming a metal-oxide-semiconductor transistor | |
| JPH08250603A (ja) | 半導体装置及びその製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JP3387518B2 (ja) | 半導体装置 | |
| JP3395740B2 (ja) | 半導体装置及びその製造方法 | |
| US6238958B1 (en) | Method for forming a transistor with reduced source/drain series resistance | |
| JP3778065B2 (ja) | 半導体装置の製造方法 | |
| JP3444280B2 (ja) | 半導体装置の製造方法 | |
| JPS61150216A (ja) | 半導体装置の製造方法 | |
| JP3380069B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| KR100446860B1 (ko) | 반도체소자의 제조방법 | |
| JP3523244B1 (ja) | 半導体装置の製造方法 | |
| JPH11274486A (ja) | 半導体装置およびその製造方法 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JP3349413B2 (ja) | 半導体装置の製造方法 | |
| JPH10125915A (ja) | 半導体装置及びその製造方法 | |
| JPH11163326A (ja) | 半導体装置の製造方法 | |
| JPH10303422A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070829 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |