JPH11340795A - Flip-flop circuit - Google Patents
Flip-flop circuitInfo
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- JPH11340795A JPH11340795A JP10141491A JP14149198A JPH11340795A JP H11340795 A JPH11340795 A JP H11340795A JP 10141491 A JP10141491 A JP 10141491A JP 14149198 A JP14149198 A JP 14149198A JP H11340795 A JPH11340795 A JP H11340795A
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- flip
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、フリップフロップ
回路に関し、特に、クロック停止機能付きフリップフロ
ップ回路に関する。The present invention relates to a flip-flop circuit, and more particularly, to a flip-flop circuit having a clock stop function.
【０００２】[0002]
【従来の技術】フリップフロップは、ＬＳＩ等の回路構
成で最も使用頻度の高い回路のひとつであり、クロック
信号に同期してデータ信号の取り込み、保持する機能を
有するものである。2. Description of the Related Art A flip-flop is one of the most frequently used circuits in a circuit configuration such as an LSI, and has a function of taking in and holding a data signal in synchronization with a clock signal.
【０００３】図８は、従来のフリップフロップの一例を
示す図である。FIG. 8 is a diagram showing an example of a conventional flip-flop.
【０００４】本従来例は図８に示すように、４つのトラ
ンスファゲートＴＧ１Ｍ，ＴＧ２Ｍ，ＴＧ１Ｓ，ＴＧ２
Ｓと、４つのインバータＩＮＶ１Ｍ，ＩＮＶ２Ｍ，ＩＮ
Ｖ１Ｓ，ＩＮＶ２Ｓとから構成されている。In this conventional example, as shown in FIG. 8, four transfer gates TG1M, TG2M, TG1S, TG2
S and four inverters INV1M, INV2M, IN
V1S and INV2S.
【０００５】トランスファゲートＴＧ１Ｍは、入力がデ
ータ入力端子Ｄに接続され、出力が節点０１Ｍに接続さ
れ、制御端子がクロック端子Ｃ１に接続され、逆相制御
端子が逆相クロック端子ＣＢ１に接続されている。The transfer gate TG1M has an input connected to the data input terminal D, an output connected to the node 01M, a control terminal connected to the clock terminal C1, and an antiphase control terminal connected to the antiphase clock terminal CB1. I have.
【０００６】また、インバータＩＮＶ１Ｍは、入力が節
点０１Ｍに接続され、出力が節点０２Ｍに接続されてい
る。The inverter INV1M has an input connected to the node 01M and an output connected to the node 02M.
【０００７】また、インバータＩＮＶ２Ｍは、入力が節
点０２Ｍに接続され、出力が節点０３Ｍに接続されてい
る。The inverter INV2M has an input connected to the node 02M and an output connected to the node 03M.
【０００８】また、トランスファゲートＴＧ２Ｍは、入
力が節点０３Ｍに接続され、出力が節点０１Ｍに接続さ
れ、制御端子が逆相クロック端子ＣＢ１に接続され、逆
相制御端子がクロック端子Ｃ１に接続されている。The transfer gate TG2M has an input connected to the node 03M, an output connected to the node 01M, a control terminal connected to the negative phase clock terminal CB1, and a negative phase control terminal connected to the clock terminal C1. I have.
【０００９】また、トランスファゲートＴＧ１Ｓは、入
力が節点０２Ｍに接続され、出力が節点０１Ｓに接続さ
れ、制御端子が逆相クロック端子ＣＢ１に接続され、逆
相制御端子がクロック端子Ｃ１に接続されている。The transfer gate TG1S has an input connected to the node 02M, an output connected to the node 01S, a control terminal connected to the negative phase clock terminal CB1, and a negative phase control terminal connected to the clock terminal C1. I have.
【００１０】また、インバータＩＮＶ１Ｓは、入力が節
点０１Ｓに接続され、出力がデータ出力端子Ｑに接続さ
れている。The inverter INV1S has an input connected to the node 01S and an output connected to the data output terminal Q.
【００１１】また、インバータＩＮＶ２Ｓは、入力がデ
ータ出力端子Ｑに接続され、出力が節点０３Ｓに接続さ
れている。The input of the inverter INV2S is connected to the data output terminal Q, and the output is connected to the node 03S.
【００１２】また、トランスファゲートＴＧ２Ｓは、入
力が節点０３Ｓに接続され、出力が節点０１Ｓに接続さ
れ、制御端子がクロック端子Ｃ１に接続され、逆相制御
端子が逆相クロック端子ＣＢ１に接続されている。The transfer gate TG2S has an input connected to the node 03S, an output connected to the node 01S, a control terminal connected to the clock terminal C1, and an antiphase control terminal connected to the antiphase clock terminal CB1. I have.
【００１３】以下に、上記のように構成されたフリップ
フロップの動作について説明する。なお、逆相クロック
端子ＣＢ１には常にクロック端子Ｃ１と逆位相の信号が
入力されるので、クロック端子Ｃ１に加えられる信号に
ついてのみ説明する。The operation of the flip-flop configured as described above will be described below. Since a signal having the opposite phase to the clock terminal C1 is always input to the opposite phase clock terminal CB1, only the signal applied to the clock terminal C1 will be described.
【００１４】クロック端子Ｃ１に入力されるクロック信
号がＬレベルの場合、トランスファゲートＴＧ１Ｍが開
き、トランスファゲートＴＧ２Ｍが閉じ、それにより、
データ入力端子Ｄに入力された値がトランスファゲート
ＴＧ１Ｍを介してマスタラッチＭＬに取り込まれる。When the clock signal input to the clock terminal C1 is at the L level, the transfer gate TG1M opens and the transfer gate TG2M closes, whereby
The value input to data input terminal D is taken into master latch ML via transfer gate TG1M.
【００１５】同時に、トランスファゲートＴＧ２Ｓが開
き、トランスファゲートＴＧ１Ｓが閉じるため、データ
入力端子Ｄに入力された値はスレーブラッチＳＬには伝
搬されない。そのため、データ出力端子Ｑにおいては、
その時にデータ入力端子Ｄに入力される信号とは無関係
に、その前にクロック端子Ｃに入力されるクロック信号
がＬレベルであった時にデータ入力端子Ｄに入力されて
いた値が出力され、インバータＩＮＶ１Ｓ，ＩＮＶ２Ｓ
により構成されるループにより保持される。At the same time, the transfer gate TG2S opens and the transfer gate TG1S closes, so that the value input to the data input terminal D is not propagated to the slave latch SL. Therefore, at the data output terminal Q,
Regardless of the signal input to the data input terminal D at that time, the value that was input to the data input terminal D when the clock signal input to the clock terminal C was at the L level before that is output, and the inverter INV1S, INV2S
Is held by the loop composed of
【００１６】クロック端子Ｃ１に入力されるクロック信
号がＬレベルからＨレベルに変化すると、トランスファ
ゲートＴＧ１Ｍが閉じ、トランスファゲートＴＧ２Ｍが
開き、それにより、マスタラッチＭＬが保持状態とな
り、クロック端子Ｃ１に入力されるクロック信号がＬレ
ベルの時にデータ入力端子Ｄに入力された信号がインバ
ータＩＮＶ１Ｍ，ＩＮＶ２Ｍのループにより保持され
る。When the clock signal input to the clock terminal C1 changes from the L level to the H level, the transfer gate TG1M is closed and the transfer gate TG2M is opened, so that the master latch ML is held and input to the clock terminal C1. When the clock signal is at the L level, the signal input to the data input terminal D is held by the loop of the inverters INV1M and INV2M.
【００１７】一方、スレーブラッチＳＬにおいては、ト
ランスファげートＴＧ１Ｓが開き、トランスファゲート
ＴＧ２Ｓが閉じるため、節点０２Ｍの値が節点０１Ｓに
書き込まれ、データ出力端子Ｑには、その時にデータ入
力端子Ｄに入力される信号とは無関係に、クロック端子
Ｃ１に入力されるクロック信号がＬレベルの時にデータ
入力端子Ｄに入力されていた値が出力される。On the other hand, in the slave latch SL, the transfer gate TG1S opens and the transfer gate TG2S closes, so that the value of the node 02M is written to the node 01S, and the data output terminal Q is connected to the data input terminal D at that time. Irrespective of the signal input to the clock terminal C1, the value input to the data input terminal D when the clock signal input to the clock terminal C1 is at the L level is output.
【００１８】上述したようなフリップフロップにおいて
は、入力データと出力データとが同一の場合、データの
取り込みを行う必要なない。そのような場合、クロック
信号の供給を止めることにより、クロック信号駆動ゲー
トで消費される電力を削減することができる。この考え
に基づいたフリップフリップが、特開平１−２８６６０
９号公報、特開平４−２９８１１５号公報、特開平５−
２０６７９１号公報及び特開平９−１９１２３７号公報
に開示されている。In the flip-flop as described above, when input data and output data are the same, it is not necessary to take in data. In such a case, by stopping supply of the clock signal, power consumed by the clock signal drive gate can be reduced. A flip flip based on this idea is disclosed in Japanese Patent Laid-Open Publication No. Hei 1-28660.
9, JP-A-4-298115, JP-A-5-298115
No. 206791, and JP-A-9-191237.
【００１９】以下に、上述した公報に開示されたフリッ
プフロップの基本的な動作を図９を参照して説明する。The basic operation of the flip-flop disclosed in the above publication will be described below with reference to FIG.
【００２０】図９は、従来のフリップフロップの動作を
説明するための回路図である。FIG. 9 is a circuit diagram for explaining the operation of the conventional flip-flop.
【００２１】本従来例は図９に示すように、図８に示し
たフリップフロップＦＦ０１と、排他論理和ゲートＸＯ
Ｒ１と、否定積ゲートＮＡＮＤ１と、インバータＩＮＶ
２０とから構成されている。In this conventional example, as shown in FIG. 9, the flip-flop FF01 shown in FIG.
R1, a NAND gate NAND1, and an inverter INV
20.
【００２２】フリップフロップＦＦ０１は、データ入力
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。The flip-flop FF01 has a data input connected to the data input terminal DATA, a data output connected to the data output terminal Q, a clock terminal connected to the node C, and an antiphase clock terminal connected to the node CB. I have.
【００２３】排他論理和ゲートＸＯＲ１は、一方の入力
がデータ出力端子Ｑに接続され、他方の入力がデータ入
力端子ＤＡＴＡに接続されている。The exclusive OR gate XOR1 has one input connected to the data output terminal Q and the other input connected to the data input terminal DATA.
【００２４】否定積ゲートＮＡＮＤ１は、一方の入力が
節点Ｘ１に接続され、他方の入力がクロック入力端子Ｃ
ＬＫに接続されている。The NAND gate NAND1 has one input connected to the node X1, and the other input connected to the clock input terminal C1.
LK.
【００２５】インバータＩＮＶ２０は、入力が節点ＣＢ
に接続され、出力が節点Ｃに接続されている。The input of the inverter INV20 is the node CB.
And the output is connected to node C.
【００２６】以下に、上記のように構成された回路の動
作について説明する。The operation of the circuit configured as described above will be described below.
【００２７】図１０は、図９に示した回路の動作を説明
するためのタイミングチャートである。FIG. 10 is a timing chart for explaining the operation of the circuit shown in FIG.
【００２８】図１０に示すように、否定積ゲートＮＡＮ
Ｄ１は、節点Ｘ１がＨレベルの場合のみ、即ち、入力デ
ータと出力データが異なる値を持つ場合のみ、外部クロ
ックの否定値を節点ＣＢに出力する。しかし、図９に示
した回路においては、クロック入力端子ＣＬＫに入力さ
れる外部クロックがＨレベルのときに入力データと出力
データとが異なる値に変化した場合、誤った内部クロッ
クを発生してしまうという問題点がある。As shown in FIG. 10, the NAND gate NAN
D1 outputs the negative value of the external clock to the node CB only when the node X1 is at the H level, that is, only when the input data and the output data have different values. However, in the circuit shown in FIG. 9, if the input data and the output data change to different values when the external clock input to clock input terminal CLK is at H level, an erroneous internal clock is generated. There is a problem.
【００２９】図１１は、図９に示した回路の問題点を解
決するフリップフロップ回路の一例を示す図であり、１
９９７年のシンポジウム・オン・ブイエルエスアイ・サ
ーキッツで発表されたものと同じ動作をする回路であ
る。FIG. 11 is a diagram showing an example of a flip-flop circuit for solving the problem of the circuit shown in FIG.
This circuit operates the same as the one announced at the 997 Symposium on VLSI Circuits.
【００３０】本従来例は図１１に示すように、フリップ
フロップ部ＦＦ０２と、サブナノパルス発生部ＳＮＰＧ
と、内部クロック発生部ＩＣＧとから構成されている。In this conventional example, as shown in FIG. 11, a flip-flop section FF02 and a sub-nano pulse generation section SNPG
And an internal clock generator ICG.
【００３１】フリップフロップ部ＦＦ０２においては、
トランスファゲートＴＧ１Ｍは、入力がデータ入力端子
ＤＡＴＡに接続され、出力が節点０１Ｍに接続され、ク
ロック端子が節点Ｃに接続され、逆相クロック端子が節
点ＣＢに接続されている。In the flip-flop unit FF02,
The transfer gate TG1M has an input connected to the data input terminal DATA, an output connected to the node 01M, a clock terminal connected to the node C, and an antiphase clock terminal connected to the node CB.
【００３２】インバータＩＮＶ１Ｍは、入力が節点０１
Ｍに接続され、出力が節点０２Ｍに接続されている。The input of the inverter INV1M is the node 01
M and the output is connected to node 02M.
【００３３】トランスファゲートＴＧ１Ｓは、入力端子
が節点０２Ｍに接続され、出力が節点０１Ｓに接続さ
れ、クロック端子が節点ＣＢに接続され、逆相クロック
端子が節点Ｃに接続されている。The transfer gate TG1S has an input terminal connected to the node 02M, an output connected to the node 01S, a clock terminal connected to the node CB, and an antiphase clock terminal connected to the node C.
【００３４】インバータＩＮＶ１Ｓは、入力端子が節点
０１Ｓに接続され、出力端子がデータ出力端子Ｑに接続
されている。The inverter INV1S has an input terminal connected to the node 01S and an output terminal connected to the data output terminal Q.
【００３５】インバータＩＮＶ２Ｓは、入力端子がデー
タ出力端子Ｑに接続され、出力端子が節点０３Ｓに接続
されている。The inverter INV2S has an input terminal connected to the data output terminal Q, and an output terminal connected to the node 03S.
【００３６】トランスファゲートＴＧ２Ｓは、入力端子
に節点０３Ｓが接続され、出力端子に節点０１Ｓが接続
され、クロック端子に節点Ｃが接続され、逆相クロック
端子に節点ＣＢが接続されている。The transfer gate TG2S has an input terminal connected to the node 03S, an output terminal connected to the node 01S, a clock terminal connected to the node C, and a negative phase clock terminal connected to the node CB.
【００３７】サブナノパルス発生部ＳＮＰＧにおいて
は、否定論理積ゲートＮＡＮＤ２は、一方の入力がクロ
ック入力端子ＣＬＫに接続され、他方の入力が節点ＣＫ
Ｉ０に接続され、出力が節点ＣＫＩ１に接続されてい
る。In the sub-nano pulse generator SNPG, one input of the NAND gate NAND2 is connected to the clock input terminal CLK, and the other input is connected to the node CK.
The output is connected to the node CKI1.
【００３８】インバータＩＮＶ２１は、入力が節点ＣＫ
Ｉ１に接続され、出力が節点ＣＫＩ２に接続されてい
る。The input of the inverter INV21 is the node CK.
The output is connected to the node CKI2.
【００３９】インバータＩＮＶ２２は、入力が節点ＣＫ
Ｉ２に接続され、出力が節点ＣＫＩ３に接続されてい
る。The input of the inverter INV22 is the node CK.
The output is connected to the node CKI3.
【００４０】インバータＩＮＶ２３は、入力が節点ＣＫ
Ｉ３に接続され、出力が節点ＣＫＩ４に接続されてい
る。The input of the inverter INV23 is the node CK.
The output is connected to the node CKI4.
【００４１】インバータＩＮＶ２４は、入力が節点ＣＫ
Ｉ４に接続され、出力が節点ＣＫＩ５に接続されてい
る。The input of the inverter INV24 is the node CK.
The output is connected to the node CKI5.
【００４２】インバータＩＮＶ２５は、入力が節点ＣＫ
Ｉ５に接続され、出力が節点ＣＫＩ６に接続されてい
る。The input of the inverter INV25 is the node CK.
The output is connected to the node CKI6.
【００４３】Ｐチャネル型ＭＯＳトランジスタＰ２３
は、ソースが高位側電源端子ＶＤＤに接続され、ドレイ
ンが節点ＣＫＩ０に接続され、ゲートがクロック入力端
子ＣＬＫに接続されている。P-channel type MOS transistor P23
Has a source connected to the higher power supply terminal VDD, a drain connected to the node CKI0, and a gate connected to the clock input terminal CLK.
【００４４】Ｎチャネル型ＭＯＳトランジスタＮ２３
は、ソースが低位側電源端子ＧＮＤに接続され、ドレイ
ンが節点ＣＫＩ０に接続され、ゲートが節点ＣＫＩ６に
接続されている。N-channel MOS transistor N23
Has a source connected to the lower power supply terminal GND, a drain connected to the node CKI0, and a gate connected to the node CKI6.
【００４５】内部クロック発生部ＩＣＧにおいては、排
他論理和ゲートＸＯＲ１は、一方の入力がデータ入力端
子ＤＡＴＡに接続され、他方の入力がデータ出力端子Ｑ
に接続され、出力が節点Ｘ１に接続されている。In the internal clock generator ICG, one input of the exclusive OR gate XOR1 is connected to the data input terminal DATA, and the other input is the data output terminal QOR.
And the output is connected to node X1.
【００４６】インバータＩＮＶ２６は、入力が節点Ｘ１
に接続され、出力が節点Ｘ１Ｂに接続されている。The input of the inverter INV26 is the node X1.
, And the output is connected to the node X1B.
【００４７】トランスファゲートＴＧ２１は、入力が節
点ＣＫＩ２に接続され、出力が節点Ｃ０に接続され、制
御端子が節点Ｘ１Ｂに接続され、逆相制御端子が節点Ｘ
１に接続されている。The transfer gate TG21 has an input connected to the node CKI2, an output connected to the node C0, a control terminal connected to the node X1B, and an anti-phase control terminal connected to the node X1B.
1 connected.
【００４８】Ｎチャネル型ＭＯＳトランジスタＮ２４
は、ソースが低位側電源端子ＧＮＤに接続され、ドレイ
ンが節点Ｃ０に接続され、ゲートが節点Ｘ１Ｂに接続さ
れている。N-channel MOS transistor N24
Has a source connected to the lower power supply terminal GND, a drain connected to the node C0, and a gate connected to the node X1B.
【００４９】インバータＩＮＶ２７は、入力が節点Ｃ０
に接続され、出力が節点ＣＢに接続されている。The input of the inverter INV27 is the node C0.
And the output is connected to the node CB.
【００５０】インバータＩＮＶ２８は、入力が節点ＣＢ
に接続され、出力が節点Ｃに接続されている。The input of the inverter INV28 is the node CB.
And the output is connected to node C.
【００５１】以下に、上記のように構成された回路の動
作について説明する。The operation of the circuit configured as described above will be described below.
【００５２】図１２は、図１１に示した回路の動作を説
明するためのタイミングチャートである。FIG. 12 is a timing chart for explaining the operation of the circuit shown in FIG.
【００５３】クロック入力端子ＣＬＫに入力されるクロ
ック信号がＬレベルの場合、Ｐチャネル型ＭＯＳトラン
ジスタＰ２３がオン状態となり、それにより、節点ＣＫ
Ｉ０はＨレベルに充電され、否定論理積ゲートＮＡＮＤ
２から、外部クロックの否定値Ｈレベルが節点ＣＫＩ１
に出力される。When the clock signal input to the clock input terminal CLK is at the L level, the P-channel MOS transistor P23 is turned on, whereby the node CK
I0 is charged to H level, and the NAND gate NAND
2, the negative value H level of the external clock becomes the node CKI1
Is output to
【００５４】クロック入力端子ＣＬＫに入力される外部
クロックがＨレベルに変化しても、節点ＣＫＩ６がＬレ
ベルのときは節点ＣＫＩ０はＨレベルを保持するダイナ
ミック節点となり、外部クロックの否定値のＬレベルが
節点ＣＫＩ１に出力される。Even if the external clock input to the clock input terminal CLK changes to the H level, when the node CKI6 is at the L level, the node CKI0 becomes a dynamic node holding the H level, and the negative level of the external clock is at the L level. Is output to the node CKI1.
【００５５】クロック信号がＬレベルからＨレベルへ変
化した場合、その変化は、ゲートＮＡＮＤ２、インバー
タＩＮＶ２１、インバータＩＮＶ２２、インバータＩＮ
Ｖ２３、インバータＩＮＶ２４及びインバータＩＮＶ２
５により伝達され、その遅延時間分だけ遅れて節点ＣＫ
Ｉ６に伝えられる。When the clock signal changes from L level to H level, the change is determined by the gate NAND2, the inverter INV21, the inverter INV22, and the inverter INV.
V23, inverter INV24 and inverter INV2
5 and the node CK is delayed by the delay time.
It is reported to I6.
【００５６】節点ＣＫＩ６がＨレベルになると、Ｎチャ
ネル型ＭＯＳトランジスタＮ２３がオン状態となり、そ
れにより、節点ＣＫＩ０がＬレベルとなり、否定論理積
ゲートＮＡＮＤ２からは、クロック入力端子ＣＬＫに入
力されるクロック信号とは関係なくＨレベルが節点ＣＫ
Ｉ１に出力される。When the node CKI6 goes high, the N-channel MOS transistor N23 is turned on, whereby the node CKI0 goes low, and the clock signal input to the clock input terminal CLK from the NAND gate NAND2. H level is the node CK regardless of
Output to I1.
【００５７】即ち、上述したゲートの遅延時間分だけ、
節点ＣＫＩ１にはＬレベルの値が出力される。節点ＣＫ
Ｉ２においては、節点ＣＫＩ１の否定値が出力される
が、クロック入力端子ＣＬＫに入力される外部クロック
のＬレベルからＨレベルへの変化が節点ＣＫＩ０に伝わ
るまでの短い時間だけＨレベルであり、クロック信号と
同じ周期の信号が出力される。That is, by the above-described gate delay time,
An L level value is output to the node CKI1. Node CK
At I2, the negative value of the node CKI1 is output, but it is at the H level for a short time until the change of the external clock input to the clock input terminal CLK from the L level to the H level is transmitted to the node CKI0. A signal having the same cycle as the signal is output.
【００５８】内部クロック発生部ＩＣＧにおいては、デ
ータ入力とデータ出力とが異なる場合、排他論理ゲート
ＸＯＲ１からＨレベルが節点Ｘ１に出力され、節点Ｘ１
ＢにはインバータＩＮＶ２６からＬレベルが出力され、
それにより、トランスファゲートＴＧ２１が開き、節点
Ｃ０には節点ＣＫＩ２の値が出力される。In the internal clock generator ICG, when the data input and the data output are different, the H level is output from the exclusive logic gate XOR1 to the node X1, and the node X1
B level is output from the inverter INV26 to L level,
As a result, the transfer gate TG21 opens, and the value of the node CKI2 is output to the node C0.
【００５９】一方、データ入力とデータ出力とが同じ場
合、節点Ｘ１はＬレベルとなり、節点Ｘ１ＢはＨレベル
となり、それにより、トランスファゲートＴＧ２１が閉
じるとなるとともに、Ｎチャネル型ＭＯＳトランジスタ
Ｎ２４がオン状態となり、節点Ｃ０はＬレベルとなる。On the other hand, when the data input and the data output are the same, the node X1 goes low and the node X1B goes high, thereby closing the transfer gate TG21 and turning on the N-channel MOS transistor N24. And the node C0 is at the L level.
【００６０】内部クロック発生部ＩＣＧの動作は基本的
に図９に示した否定論理積ゲートＮＡＮＤ１と同じであ
るが、図９に示した回路における問題点をＨレベル期間
の短かいクロック信号（ＣＫＩ２の信号、以下、サブナ
ノパルスと称する）を使うことで回避している。The operation of the internal clock generator ICG is basically the same as that of the NAND gate NAND1 shown in FIG. 9, but a problem in the circuit shown in FIG. 9 is that the clock signal (CKI2) having a short H level period is used. (Hereinafter, referred to as a sub-nano pulse).
【００６１】また、内部クロックのＨレベル期間を短く
したことにより、フリップフロップＦＦ０２のマスタ部
はダイナミック方式を採用することで、帰還ループのイ
ンバータとトランスファゲートを減らし、電力の低減を
図っている。Further, by shortening the H level period of the internal clock, the master section of the flip-flop FF02 adopts a dynamic system, thereby reducing the number of inverters and transfer gates in the feedback loop, thereby reducing power.
【００６２】[0062]
【発明が解決しようとする課題】しかしながら、図１１
に示したような回路においては、サブナノパルスを発生
するために、外部のクロック信号と同じ周波数で動作す
るゲート列（否定論理積ＮＡＮＤ２，インバータＩＮＶ
２１〜ＩＮＶ２５）が使用されており、この消費電力が
大きくなってしまうという問題点がある。However, FIG.
In order to generate a sub-nano pulse, a gate array (NAND NAND2, inverter INV) operating at the same frequency as an external clock signal in the circuit as shown in FIG.
21 to INV25), and there is a problem that the power consumption is increased.
【００６３】ここで、サブナノパルス発生部ＳＮＰＧ
は、複数のフリップフロップで共有可能で、発生したサ
ブナノパルスを使用して多数のフリップフロップを動作
させた場合、データ変化率が低ければ、図８に示したよ
うな通常のフリップフロップを使用するよりも低消費電
力で動作が可能である。しかし、フリップフロップの数
が少ない場合、あるいは単体使用の場合には、通常のフ
リップフロップを使用した場合よりも消費電力が大きく
なってしまうという問題点がある。Here, the sub-nano pulse generator SNPG
Can be shared by a plurality of flip-flops. When a large number of flip-flops are operated using generated sub-nano pulses, if the data change rate is low, a normal flip-flop as shown in FIG. 8 is used. Operation can be performed with lower power consumption. However, when the number of flip-flops is small or when a single flip-flop is used, there is a problem that power consumption is larger than when a normal flip-flop is used.
【００６４】また、内部クロックを発生させるサブナノ
パルスは、クロックのＨレベル期間とＬレベル期間とが
大きく異なるため、クロックの立ち上がり端と立ち下が
り端の両方を利用するアプリケーションにおいて使用す
ることができないという問題点がある。The sub-nano pulse for generating the internal clock cannot be used in an application that uses both the rising edge and the falling edge of the clock because the H level period and the L level period of the clock are significantly different. There is a problem.
【００６５】さらに、サブナノパルスはＨレベル期間を
短くすることにより、誤った内部クロックの発生を回避
しようとしているが、Ｈレベル期間中に入力データが変
化して出力データと異なる値となった場合、誤ったクロ
ックを発生する虞れは依然として残っている。Further, the sub-nano pulse is trying to avoid generation of an erroneous internal clock by shortening the H level period. However, when the input data changes during the H level period to become a value different from the output data. However, there is still a risk of generating an erroneous clock.
【００６６】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、単体あるい
は少数のフリップフロップが利用される場合でも低消費
電力での動作が可能であり、かつ、Ｈレベル期間とＬレ
ベル期間とが同じ長さの内部クロックを発生し、かつ、
クロック信号がＨレベルの期間に入力データが変化して
も誤った内部クロックを発生しないフリップフロップ回
路を提供することを目的とする。The present invention has been made in view of the above-mentioned problems of the conventional technology, and can operate with low power consumption even when a single or a small number of flip-flops are used. And an H level period and an L level period generate an internal clock having the same length, and
It is an object of the present invention to provide a flip-flop circuit which does not generate an erroneous internal clock even when input data changes while a clock signal is at an H level.
【００６７】[0067]
【課題を解決するための手段】上記目的を達成するため
に本発明は、フリップフロップ部と、該フリップフリッ
プ部に入力される入力データと該フリップフロップ部か
ら出力される出力データとを比較し、両者の不一致を検
出するデータ不一致検出手段と、該データ不一致検出手
段にて前記入力データと前記出力データとの不一致が検
出された場合、外部から入力される外部クロック信号の
立ち上がり端にて内部クロックを発生させる内部クロッ
ク発生手段とを有し、該内部クロック発生手段にて発生
した内部クロックがクロック信号として前記フリップフ
ロップ部に入力されるフリップフロップ回路において、
前記内部クロック発生手段は、前記外部クロック信号と
等しいＨレベル期間を有する内部クロックを発生させる
ことを特徴とする。In order to achieve the above object, the present invention compares a flip-flop unit with input data input to the flip-flop unit and output data output from the flip-flop unit. A data mismatch detecting means for detecting a mismatch between the two, and when the data mismatch detecting means detects a mismatch between the input data and the output data, an internal signal is provided at a rising edge of an external clock signal input from the outside. An internal clock generating means for generating a clock, wherein the internal clock generated by the internal clock generating means is input as a clock signal to the flip-flop unit,
The internal clock generating means generates an internal clock having an H level period equal to the external clock signal.
【００６８】また、前記データ不一致検出手段は、排他
否定論理和ゲートからなり、前記内部クロック発生手段
は、ゲートが前記排他否定論理和ゲートの出力端子に接
続され、ソースが高位側電源端子に接続された第１のＰ
チャネル型ＭＯＳトランジスタと、ソースが前記第１の
Ｐチャネル型ＭＯＳトランジスタのドレインに接続さ
れ、ゲートに前記外部クロック信号が入力される第２の
Ｐチャネル型ＭＯＳトランジスタと、ゲートが前記排他
否定論理和ゲートの出力端子に接続され、ソースが低位
側電源端子に接続され、ドレインが前記第２のＰチャネ
ル型ＭＯＳトランジスタのドレインに接続された第１の
Ｎチャネル型ＭＯＳトランジスタと、ソースが前記高位
側電源端子に接続され、ゲートに前記外部クロック信号
が入力される第３のＰチャネル型ＭＯＳトランジスタ
と、ゲートが前記第２のＰチャネル型ＭＯＳトランジス
タのドレインに接続され、ドレインが前記第３のＰチャ
ネル型ＭＯＳトランジスタのドレインに接続された第２
のＮチャネル型ＭＯＳトランジスタと、ソースが前記低
位側電源端子に接続され、ドレインが前記第２のＮチャ
ネル型ＭＯＳトランジスタのソースに接続され、ゲート
に前記外部クロック信号が入力される第３のＮチャネル
型ＭＯＳトランジスタとを有し、前記第２のＮチャネル
型ＭＯＳトランジスタのドレインにおける出力を前記内
部クロックとして出力することを特徴とする。The data mismatch detecting means comprises an exclusive NOR gate, and the internal clock generating means has a gate connected to the output terminal of the exclusive NOR gate, and a source connected to the higher power supply terminal. First P
A second P-channel MOS transistor having a source connected to the drain of the first P-channel MOS transistor and a gate to which the external clock signal is input; A first N-channel MOS transistor having a gate connected to the output terminal, a source connected to the lower power supply terminal, a drain connected to the drain of the second P-channel MOS transistor, and a source connected to the higher power supply terminal A third P-channel MOS transistor connected to a power supply terminal and having the gate to which the external clock signal is input; a gate connected to a drain of the second P-channel MOS transistor; and a drain connected to the third P-channel MOS transistor The second connected to the drain of the channel type MOS transistor
A third N-channel MOS transistor having a source connected to the lower power supply terminal, a drain connected to a source of the second N-channel MOS transistor, and a gate to which the external clock signal is input. And a channel type MOS transistor, wherein an output at a drain of the second N-channel type MOS transistor is output as the internal clock.
【００６９】また、前記内部クロック発生手段は、前記
第２のＰチャネル型ＭＯＳトランジスタのドレインに、
第１のインバータの入力端子と、入力端子が前記第１の
インバータの出力端子に接続された第２のインバータの
出力端子とが接続されていることを特徴とする。Further, the internal clock generating means is connected to a drain of the second P-channel type MOS transistor.
An input terminal of the first inverter is connected to an output terminal of a second inverter whose input terminal is connected to an output terminal of the first inverter.
【００７０】また、フリップフロップ部と、該フリップ
フリップ部に入力される入力データと該フリップフロッ
プ部から出力される出力データとを比較し、両者の不一
致を検出するデータ不一致検出手段と、該データ不一致
検出手段にて前記入力データと前記出力データとの不一
致が検出された場合、外部から入力される外部クロック
信号の立ち下がり端にて内部クロックを発生させる内部
クロック発生手段とを有し、該内部クロック発生手段に
て発生した内部クロックがクロック信号として前記フリ
ップフロップ部に入力されるフリップフロップ回路にお
いて、前記内部クロック発生手段は、前記外部クロック
信号と等しいＨレベル期間を有する内部クロックを発生
させることを特徴とする。The flip-flop unit, data mismatch detecting means for comparing input data input to the flip-flop unit with output data output from the flip-flop unit and detecting a mismatch between the two, and An internal clock generating means for generating an internal clock at a falling edge of an externally input external clock signal when a mismatch between the input data and the output data is detected by the mismatch detecting means; In a flip-flop circuit in which an internal clock generated by an internal clock generating unit is input as a clock signal to the flip-flop unit, the internal clock generating unit generates an internal clock having an H level period equal to the external clock signal It is characterized by the following.
【００７１】また、前記データ不一致検出手段は、排他
論理和ゲートからなり、前記内部クロック発生手段は、
ゲートが前記排他論理和ゲートの出力端子に接続され、
ソースが高位側電源端子に接続された第１のＰチャネル
型ＭＯＳトランジスタと、ゲートが前記排他論理和ゲー
トの出力端子に接続され、ソースが低位側電源端子に接
続された第１のＮチャネル型ＭＯＳトランジスタと、ド
レインが前記第１のＰチャネル型ＭＯＳトランジスタの
ドレインに接続され、ソースが前記第１のＮチャネル型
ＭＯＳトランジスタのドレインに接続され、ゲートに前
記外部クロック信号が入力される第２のＮチャネル型Ｍ
ＯＳトランジスタと、ソースが前記低位側電源端子に接
続され、ゲートに前記外部クロック信号が入力される第
３のＮチャネル型ＭＯＳトランジスタと、ゲートが前記
第１のＰチャネル型ＭＯＳトランジスタのドレインに接
続され、ドレインが前記第３のＮチャネル型ＭＯＳトラ
ンジスタのドレインに接続された第２のＰチャネル型Ｍ
ＯＳトランジスタと、ソースが前記高位側電源端子に接
続され、ドレインが前記第２のＰチャネル型ＭＯＳトラ
ンジスタのドレインに接続され、ゲートに前記外部クロ
ック信号が入力される第３のＰチャネル型ＭＯＳトラン
ジスタとを有し、前記第２のＰチャネル型ＭＯＳトラン
ジスタのドレインにおける出力を前記内部クロックとし
て出力することを特徴とする。The data mismatch detecting means comprises an exclusive OR gate, and the internal clock generating means comprises
A gate connected to the output terminal of the exclusive OR gate;
A first P-channel MOS transistor having a source connected to the higher power supply terminal, and a first N-channel MOS transistor having a gate connected to the output terminal of the exclusive OR gate and a source connected to the lower power supply terminal A second MOS transistor having a drain connected to a drain of the first P-channel MOS transistor, a source connected to a drain of the first N-channel MOS transistor, and a gate to which the external clock signal is input; N-channel type M
An OS transistor, a third N-channel MOS transistor having a source connected to the lower power supply terminal and a gate to which the external clock signal is input, and a gate connected to a drain of the first P-channel MOS transistor A second P-channel MOS transistor having a drain connected to the drain of the third N-channel MOS transistor.
An OS transistor, a third P-channel MOS transistor having a source connected to the higher power supply terminal, a drain connected to the drain of the second P-channel MOS transistor, and a gate to which the external clock signal is input And outputting the output at the drain of the second P-channel MOS transistor as the internal clock.
【００７２】また、前記内部クロック発生手段は、前記
第１のＰチャネル型ＭＯＳトランジスタのドレインに、
第１のインバータの入力端子と、入力端子が前記第１の
インバータの出力端子に接続された第２のインバータの
出力端子とが接続されていることを特徴とする。Further, the internal clock generating means is connected to a drain of the first P-channel type MOS transistor.
An input terminal of the first inverter is connected to an output terminal of a second inverter whose input terminal is connected to an output terminal of the first inverter.
【００７３】（作用）上記のように構成された本発明に
おいては、入力データと出力データとを比較し、入力が
変化した場合に内部クロックを発生するフリップフロッ
プ回路において、外部クロックの立ち上がり端で内部ク
ロックを発生する場合は、外部クロックがＬレベルのと
きにのみデータの不一致を伝達して、内部クロックを発
生させ、外部クロックの立ち下がり端で内部クロックを
発生する場合は、外部クロックがＨレベルのときにのみ
データの不一致を伝達して、内部クロックを発生させる
ので、誤った内部クロックが発生しない。(Operation) In the present invention configured as described above, in the flip-flop circuit which compares the input data with the output data and generates an internal clock when the input changes, a rising edge of the external clock is used. When the internal clock is generated, the data mismatch is transmitted only when the external clock is at the L level to generate the internal clock. When the internal clock is generated at the falling edge of the external clock, the external clock is at the H level. Since the data mismatch is transmitted only when the level is set, and an internal clock is generated, an erroneous internal clock is not generated.
【００７４】また、多数のインバータ列を持つサブナノ
パルス発生回路が不要であるため、より少ない消費電力
での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも低消費電力を実現できる。Further, since a sub-nano pulse generating circuit having a large number of inverter rows is not required, the operation can be performed with less power consumption. Lower power consumption than using the flip-flop of FIG.
【００７５】また、内部クロックは、Ｈレベル期間とＬ
レベル期間とが同じ割合のクロックなので、立ち上がり
及び立ち下がりの両端を利用したアプリケーションでの
利用も可能である。The internal clock has an H level period and an L level.
Since the clocks have the same ratio as the level period, it can be used in applications using both rising and falling edges.
【００７６】[0076]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００７７】図１は、本発明のフリップフロップ回路の
実施の一形態を示す図である。FIG. 1 is a diagram showing an embodiment of a flip-flop circuit according to the present invention.
【００７８】本形態は図１に示すように、フリップフロ
ップ部３０と、フリップフリップ部３０に入力されるデ
ータとフリップフロップ部３０から出力されるデータと
を比較し、両者の不一致を検出するデータ不一致検出部
１０と、データ不一致検出部１０にて入力データと出力
データとの不一致が検出された場合、外部から入力され
るクロック信号の立ち上がりのみにて入力された外部ク
ロック信号と同じＨレベル期間を有する内部クロックを
発生させる内部クロック発生部２０とから構成されてお
り、内部クロック発生部２０にて発生した内部クロック
がクロック信号としてフリップフロップ部３０に入力さ
れる。In the present embodiment, as shown in FIG. 1, the flip-flop unit 30 compares data input to the flip-flop unit 30 with data output from the flip-flop unit 30 to detect a mismatch between the two. When the mismatch between the input data and the output data is detected by the mismatch detection unit 10 and the data mismatch detection unit 10, the same H-level period as the external clock signal input only at the rising edge of the externally input clock signal And an internal clock generation unit 20 for generating an internal clock having the following configuration. The internal clock generated by the internal clock generation unit 20 is input to the flip-flop unit 30 as a clock signal.
【００７９】（第１の実施の形態）図２は、図１に示し
たフリップフロップ回路の第１の実施の形態を示す図で
あり、入力データと出力データとを比較して、入力デー
タが変化した場合に外部クロックの立ち上がり端で内部
クロックを発生するフリップフロップ回路を示す。(First Embodiment) FIG. 2 is a diagram showing a first embodiment of the flip-flop circuit shown in FIG. 1. Comparing input data with output data, the input data is 5 shows a flip-flop circuit that generates an internal clock at the rising edge of an external clock when the internal clock changes.
【００８０】本形態は図２に示すように、フリップフロ
ップＦＦ０１と、排他否定論理ゲートＸＮＯＲ１と、第
１のＰチャネル型ＭＯＳトランジスタＰ１と、第２のＰ
チャネル型ＭＯＳトランジスタＰ２と、第３のＰチャネ
ル型ＭＯＳトランジスタＰ３と、第１のＮチャネル型Ｍ
ＯＳトランジスタＮ１と、第２のＮチャネル型ＭＯＳト
ランジスタＮ２と、第３のＮチャネル型ＭＯＳトランジ
スタＮ３と、インバータＩＮＶ０１，ＩＮＶ０２とから
構成されている。In this embodiment, as shown in FIG. 2, a flip-flop FF01, an exclusive-negative logic gate XNOR1, a first P-channel MOS transistor P1, and a second
Channel type MOS transistor P2, third P-channel type MOS transistor P3, and first N-channel type M transistor
It comprises an OS transistor N1, a second N-channel MOS transistor N2, a third N-channel MOS transistor N3, and inverters INV01 and INV02.
【００８１】フリップフロップＦＦ０１は、データ入力
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。The flip-flop FF01 has a data input connected to the data input terminal DATA, a data output connected to the data output terminal Q, a clock terminal connected to the node C, and an antiphase clock terminal connected to the node CB. I have.
【００８２】排他否定論理和ゲートＸＮＯＲ１は、一方
の入力がデータ入力端子ＤＡＴＡに接続され、他方の入
力がデータ出力端子Ｑに接続され、出力が節点Ｘ１Ｂに
接続されている。The exclusive NOR gate XNOR1 has one input connected to the data input terminal DATA, the other input connected to the data output terminal Q, and the output connected to the node X1B.
【００８３】Ｐチャネル型ＭＯＳトランジスタＰ１は、
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点０１に接続され、ゲートが節点Ｘ１Ｂに接続されて
いる。The P-channel MOS transistor P1 is
The source is connected to the higher power supply terminal VDD, the drain is connected to the node 01, and the gate is connected to the node X1B.
【００８４】Ｐチャネル型ＭＯＳトランジスタＰ２は、
ソースが節点０１に接続され、ドレインが節点Ｘ２に接
続され、ゲートがクロック端子ＣＬＫに接続されてい
る。The P-channel MOS transistor P2 is
The source is connected to the node 01, the drain is connected to the node X2, and the gate is connected to the clock terminal CLK.
【００８５】Ｎチャネル型ＭＯＳトランジスタＮ１は、
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点Ｘ２に接続され、ゲ−トが節点Ｘ１Ｂに接続されて
いる。The N-channel MOS transistor N1 is
The source is connected to the lower power supply terminal GND, the drain is connected to the node X2, and the gate is connected to the node X1B.
【００８６】Ｐチャネル型ＭＯＳトランジスタＰ３は、
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点Ｃ０Ｂに接続され、ゲートがクロック端子ＣＬＫに
接続されている。The P-channel type MOS transistor P3 is
The source is connected to the higher power supply terminal VDD, the drain is connected to the node C0B, and the gate is connected to the clock terminal CLK.
【００８７】Ｎチャネル型ＭＯＳトランジスタＮ２は、
ソースが節点０２に接続され、ドレインが節点Ｃ０Ｂに
接続され、ゲートが節点Ｘ２に接続されている。The N-channel MOS transistor N2 is
The source is connected to node 02, the drain is connected to node C0B, and the gate is connected to node X2.
【００８８】Ｎチャネル型ＭＯＳトランジスタＮ３は、
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点０２に接続され、ゲートがクロック端子ＣＬＫに接
続されている。The N-channel MOS transistor N3 is
The source is connected to the lower power supply terminal GND, the drain is connected to the node 02, and the gate is connected to the clock terminal CLK.
【００８９】インバータＩＮＶ０１は、入力に節点Ｃ０
Ｂが接続され、出力が節点Ｃに接続されている。インバ
ータＩＮＶ０２は、入力に節点Ｃが接続され、出力が節
点ＣＢに接続されている。The inverter INV01 has a node C0 at its input.
B is connected and the output is connected to node C. The inverter INV02 has an input connected to the node C and an output connected to the node CB.
【００９０】以下に、上記のように構成されたフリップ
フロップ回路の動作について説明する。The operation of the flip-flop circuit configured as described above will be described below.
【００９１】図３は、図２に示したフリップフロップ回
路の動作を説明するためのタイミングチャートである。FIG. 3 is a timing chart for explaining the operation of the flip-flop circuit shown in FIG.
【００９２】なお、以下の説明においては、クロック端
子ＣＬＫに入力される信号を外部クロック、データ入力
端子ＤＡＴＡに入力される信号を入力データ、データ出
力端子Ｑから出力される信号をデータ出力とそれぞれ称
する。また、節点ＣＢは節点Ｃの逆相になるので、特に
必要な場合以外は述べず、節点Ｃの信号についてのみ内
部クロックと呼ぶ。In the following description, a signal input to clock terminal CLK is an external clock, a signal input to data input terminal DATA is input data, and a signal output from data output terminal Q is data output. Name. Further, since the node CB has a phase opposite to that of the node C, it will not be described unless particularly necessary, and only the signal at the node C will be referred to as an internal clock.
【００９３】図２に示した回路において、入力データと
出力データとが同じ場合、排他否定論理和ゲートＸＮＯ
Ｒ１からＨレベルが節点Ｘ１Ｂに出力され、それによ
り、Ｎチャネル型ＭＯＳトランジスタＮ１はクロックの
状態に依存せずにオン状態となる。In the circuit shown in FIG. 2, when input data and output data are the same, exclusive-NOR gate XNO
The H level is output from R1 to the node X1B, whereby the N-channel MOS transistor N1 is turned on independently of the state of the clock.
【００９４】Ｎチャネル型ＭＯＳトランジスタＮ１がオ
ン状態になると、節点Ｘ２はＬレベルとなり、それによ
り、Ｎチャネル型ＭＯＳトランジスタＮ２は常にオフ状
態となる。When N-channel MOS transistor N1 is turned on, node X2 is at L level, whereby N-channel MOS transistor N2 is always turned off.
【００９５】また、Ｐチャネル型ＭＯＳトランジスタＰ
３は、外部クロックがＬレベルの場合にオン状態とな
り、それにより、節点Ｃ０ＢがＨレベルとなり充電さ
れ、外部クロックがＨレベルの場合において節点Ｃ０Ｂ
がＨレベルを保持するダイナミック状態となる。そのた
め、節点Ｃ０Ｂは常にＨレベルとなり、フリップフロッ
プＦＦ０１の内部クロックとなる節点Ｃの電位はＬレベ
ルのままで、インバータＩＮＶ０１，ＩＮＶ０２におい
て余分な電力が消費されることはなくなる。A P-channel MOS transistor P
No. 3 is turned on when the external clock is at the L level, whereby the node C0B is charged to the H level and charged when the external clock is at the H level.
Becomes a dynamic state in which the H level is maintained. Therefore, the node C0B is always at the H level, the potential of the node C serving as the internal clock of the flip-flop FF01 remains at the L level, and no extra power is consumed in the inverters INV01 and INV02.
【００９６】一方、入力データと出力データとが異なっ
た状態になると、排他否定論理和ゲートＸＯＲ１からＬ
レベルが節点Ｘ１Ｂに出力され、それにより、Ｐチャネ
ル型ＭＯＳトランジスタＰ１がオン状態となり、節点０
１はＨレベルに充電される。なお、この状態は、外部ク
ロックがＬレベルに変化し、それにより、Ｐチャネル型
ＭＯＳトランジスタＰ２がオン状態にならなければ節点
Ｘ２には伝わらない。On the other hand, when the input data and the output data are in different states, the exclusive-NOR gates XOR1 to L
The level is output to the node X1B, whereby the P-channel MOS transistor P1 is turned on, and the node 0
1 is charged to the H level. This state is not transmitted to the node X2 unless the external clock changes to the L level and the P-channel MOS transistor P2 is not turned on.
【００９７】外部クロックがＬレベルに変化してＰチャ
ネル型ＭＯＳトランジスタＰ２がオン状態になり、節点
Ｘ２がＨレベルになると、Ｎチャネル型ＭＯＳトランジ
スタＮ２がオン状態となる。When the external clock changes to L level to turn on P-channel MOS transistor P2 and node X2 goes to H level, N-channel MOS transistor N2 turns on.
【００９８】外部クロックがＨレベルに変化すると、Ｐ
チャネル型ＭＯＳトランジスタＰ２がオフ状態となり、
節点Ｘ２はＨレベルを保持するダイナミック節点とな
り、Ｎチャネル型ＭＯＳトランジスタＮ２，Ｎ３がオン
状態となるので、節点Ｃ０ＢがＬレベルに放電される。
節点Ｃ０ＢがＬレベルになると、節点ＣがＨレベルに変
化し、節点ＣＢがＬに変化して、フリップフロップＦＦ
０１における新たなデータの取り込み及び出力が行われ
る。When the external clock changes to H level, P
The channel type MOS transistor P2 is turned off,
The node X2 becomes a dynamic node holding the H level, and the N-channel MOS transistors N2 and N3 are turned on, so that the node C0B is discharged to the L level.
When the node C0B goes to L level, the node C changes to H level, the node CB changes to L, and the flip-flop FF
01, new data is taken in and output.
【００９９】外部クロックがＨレベルの場合に、データ
入力とデータ出力とが同じに変化すると、節点Ｘ１Ｂが
Ｈレベルになり、それにより、Ｎチャネル型ＭＯＳトラ
ンジスタＮ１がオン状態となり、節点Ｘ２がＬレベルと
なる。When the data input and the data output change in the same manner when the external clock is at the H level, the node X1B goes to the H level, whereby the N-channel MOS transistor N1 is turned on and the node X2 is turned to the L level. Level.
【０１００】節点Ｘ２がＬレベルになると、Ｎチャネル
型ＭＯＳトランジスタＮ２がオフ状態となり、節点Ｃ０
ＢはＬレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。When the node X2 goes low, the N-channel MOS transistor N2 is turned off, and the node C0
B remains in the dynamic state of holding the L level and does not affect the internal clock signal.
【０１０１】上述したように本形態においては、外部ク
ロックがＬレベルの場合にのみデータの不一致を伝達し
て内部クロックを発生させるので、誤った内部クロック
が発生することはない。As described above, in the present embodiment, the internal clock is generated by transmitting the data mismatch only when the external clock is at the L level, so that an erroneous internal clock does not occur.
【０１０２】また、多数のインバータ列を持つサブナノ
パルス発生回路を必要としないため、より少ない消費電
力での動作が可能であり、データの変化率が小さな場合
は、単体または少数での利用でも通常のフリップフロッ
プを使うよりも少ない消費電力での使用が可能である。Further, since a sub-nano pulse generation circuit having a large number of inverter rows is not required, the operation can be performed with less power consumption. It is possible to use with less power consumption than using the flip-flop of FIG.
【０１０３】また、内部クロックは、Ｈレベル期間とＬ
レベル期間とが同じ割合のクロックであるため、立ち上
がり及び立ち下がりの両端を利用したアプリケーション
においても利用することができる。The internal clock has an H level period and an L level.
Since the level period is a clock having the same ratio, it can be used in an application using both the rising and falling ends.
【０１０４】（第２の実施の形態）図４は、図１に示し
たフリップフロップ回路の第２の実施の形態を示す図で
ある。(Second Embodiment) FIG. 4 is a diagram showing a second embodiment of the flip-flop circuit shown in FIG.
【０１０５】本形態は図４に示すように、図２に示した
回路にインバータＩＮＶ０３，ＩＮＶ０４，ＩＮＶ０５
が追加されて構成されている。In this embodiment, as shown in FIG. 4, inverters INV03, INV04, INV05 are added to the circuit shown in FIG.
Has been added.
【０１０６】インバータＩＮＶ０３は、入力が節点Ｘ２
に接続され、出力が節点０３に接続されている。The input of the inverter INV03 is the node X2.
And the output is connected to node 03.
【０１０７】インバータＩＮＶ０４は、入力が節点０３
に接続され、出力が節点Ｘ２に接続されている。The input of the inverter INV04 is set to the node 03.
And the output is connected to the node X2.
【０１０８】インバータＩＮＶ０５は、入力が節点Ｃに
接続され、出力が節点Ｃ０Ｂに接続されている。The inverter INV05 has an input connected to the node C and an output connected to the node C0B.
【０１０９】図４に示した回路の動作及び効果は、図２
に示した回路と基本的に同じであるが、図２に示した回
路においてダイナミック節点となる場合があった節点Ｘ
２，Ｃ０Ｂをスタティック保持することができ、外部ク
ロックの停止も可能となる。The operation and effect of the circuit shown in FIG.
2 is basically the same as the circuit shown in FIG. 2, but a node X which may be a dynamic node in the circuit shown in FIG.
2, C0B can be statically held, and the external clock can be stopped.
【０１１０】（第３の実施の形態）上述した３つの実施
の形態においては、内部クロック発生部２０にて外部ク
ロックの立ち上がり端で内部クロックを発生していた
が、図１に示す内部クロック発生部２０において、デー
タ不一致検出部１０にて入力データと出力データとの不
一致が検出された場合に外部クロックの立ち下がり端で
内部クロックを発生してもよい。(Third Embodiment) In the above-described three embodiments, the internal clock is generated at the rising edge of the external clock by the internal clock generation unit 20, but the internal clock generation shown in FIG. The unit 20 may generate an internal clock at the falling edge of the external clock when the data mismatch detection unit 10 detects a mismatch between the input data and the output data.
【０１１１】図５は、図１に示したフリップフロップ回
路の第３の実施の形態を示す図であり、入力データと出
力データとを比較して、入力データが変化した場合に外
部クロックの立ち下がり端で内部クロックを発生するフ
リップフロップ回路を示す。FIG. 5 is a diagram showing a third embodiment of the flip-flop circuit shown in FIG. 1. The input data and the output data are compared with each other, and when the input data changes, the external clock rises. 5 shows a flip-flop circuit that generates an internal clock at a falling edge.
【０１１２】本形態は図５に示すように、フリップフロ
ップＦＦ０１と、排他論理和ゲートＸＯＲ１と、第１の
Ｐチャネル型ＭＯＳトランジスタＰ１と、第２のＰチャ
ネル型ＭＯＳトランジスタＰ２と、第３のＰチャネル型
ＭＯＳトランジスタＰ３と、第１のＮチャネル型ＭＯＳ
トランジスタＮ１と、第２のＮチャネル型ＭＯＳトラン
ジスタＮ２と、第３のＮチャネル型ＭＯＳトランジスタ
Ｎ３と、インバータＩＮＶ０１，ＩＮＶ０２とから構成
されている。In the present embodiment, as shown in FIG. 5, a flip-flop FF01, an exclusive OR gate XOR1, a first P-channel MOS transistor P1, a second P-channel MOS transistor P2, and a third P-channel MOS transistor P3 and first N-channel MOS
It comprises a transistor N1, a second N-channel MOS transistor N2, a third N-channel MOS transistor N3, and inverters INV01 and INV02.
【０１１３】フリップフロップＦＦ０１は、データ入力
がデータ入力端子ＤＡＴＡに接続され、データ出力がデ
ータ出力端子Ｑに接続され、クロック端子が節点Ｃに接
続され、逆相クロック端子が節点ＣＢに接続されてい
る。The flip-flop FF01 has a data input connected to the data input terminal DATA, a data output connected to the data output terminal Q, a clock terminal connected to the node C, and an antiphase clock terminal connected to the node CB. I have.
【０１１４】排他論理和ゲートＸＯＲ１は、一方の入力
がデータ入力端子ＤＡＴＡに接続され、他方の入力がデ
ータ出力端子Ｑに接続され、出力が節点Ｘ１に接続され
ている。The exclusive OR gate XOR1 has one input connected to the data input terminal DATA, the other input connected to the data output terminal Q, and the output connected to the node X1.
【０１１５】Ｐチャネル型ＭＯＳトランジスタＰ１は、
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点Ｘ２Ｂに接続され、ゲートが節点Ｘ１に接続されて
いる。The P-channel type MOS transistor P1 is
The source is connected to the higher power supply terminal VDD, the drain is connected to the node X2B, and the gate is connected to the node X1.
【０１１６】Ｎチャネル型ＭＯＳトランジスタＮ２は、
ソースが節点０４に接続され、ドレインが節点Ｘ２Ｂに
接続され、ゲ−トがクロック端子ＣＬＫに接続されてい
る。The N-channel MOS transistor N2 is
The source is connected to the node 04, the drain is connected to the node X2B, and the gate is connected to the clock terminal CLK.
【０１１７】Ｎチャネル型ＭＯＳトランジスタＮ１は、
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点０４に接続され、ゲ−トが節点Ｘ１に接続されてい
る。The N-channel MOS transistor N1 is
The source is connected to the lower power supply terminal GND, the drain is connected to the node 04, and the gate is connected to the node X1.
【０１１８】Ｐチャネル型ＭＯＳトランジスタＰ３は、
ソースが高位側電源端子ＶＤＤに接続され、ドレインが
節点０５に接続され、ゲートがクロック端子ＣＬＫに接
続されている。The P-channel MOS transistor P3 is
The source is connected to the higher power supply terminal VDD, the drain is connected to the node 05, and the gate is connected to the clock terminal CLK.
【０１１９】Ｐチャネル型ＭＯＳトランジスタＰ２は、
ソースが節点０５に接続され、ドレインが節点Ｃ０に接
続され、ゲートが節点Ｘ２Ｂに接続されている。The P-channel MOS transistor P2 is
The source is connected to node 05, the drain is connected to node C0, and the gate is connected to node X2B.
【０１２０】Ｎチャネル型ＭＯＳトランジスタＮ３は、
ソースが低位側電源端子ＧＮＤに接続され、ドレインが
節点Ｃ０に接続され、ゲートがクロック端子ＣＬＫに接
続されている。The N-channel MOS transistor N3 is
The source is connected to the lower power supply terminal GND, the drain is connected to the node C0, and the gate is connected to the clock terminal CLK.
【０１２１】インバータＩＮＶ０１は、入力に節点Ｃ０
が接続され、出力が節点ＣＢに接続されている。The inverter INV01 has a node C0 at its input.
Are connected, and the output is connected to the node CB.
【０１２２】インバータＩＮＶ０２は、入力に節点ＣＢ
が接続され、出力が節点Ｃに接続されている。The inverter INV02 has a node CB at its input.
Are connected, and the output is connected to the node C.
【０１２３】以下に、上記のように構成されたフリップ
フロップ回路の動作について説明する。The operation of the flip-flop circuit configured as described above will be described below.
【０１２４】図６は、図５に示したフリップフロップ回
路の動作を説明するためのタイミングチャートである。FIG. 6 is a timing chart for explaining the operation of the flip-flop circuit shown in FIG.
【０１２５】図５に示した回路において、入力データと
出力データとが同じ場合、排他論理和ゲートＸＯＲ１か
らＬレベルが節点Ｘ１に出力され、それにより、Ｐチャ
ネル型ＭＯＳトランジスタＰ１は外部クロックの状態に
依存せずにオン状態となる。In the circuit shown in FIG. 5, when the input data and the output data are the same, an L level is output from the exclusive OR gate XOR1 to the node X1, whereby the P-channel type MOS transistor P1 receives the state of the external clock. Is turned on without depending on.
【０１２６】Ｐチャネル型ＭＯＳトランジスタＰ１がオ
ン状態であると、節点Ｘ２ＢはＨレベルとなり、それに
より、Ｐチャネル型ＭＯＳトランジスタＰ２が常にオフ
状態となる。When P-channel MOS transistor P1 is on, node X2B attains H level, whereby P-channel MOS transistor P2 is always off.
【０１２７】また、Ｎチャネル型ＭＯＳトランジスタＮ
３は、外部クロックがＨレベルの場合にオン状態とな
り、それにより、節点Ｃ０がＬレベルに放電され、外部
クロックがＬレベルの場合において節点Ｃ０がＬレベル
を保持するダイナミック状態となる。そのため、節点Ｃ
０は常にＬレベルとなり、フリップフロップＦＦ０１の
内部クロックとなる節点Ｃの電位はＬレベルのままで、
インバータＩＮＶ０１，ＩＮＶ０２において余分な電力
が消費されることはなくなる。The N-channel MOS transistor N
No. 3 is turned on when the external clock is at the H level, whereby the node C0 is discharged to the L level, and when the external clock is at the L level, the node C0 enters a dynamic state in which the node C0 holds the L level. Therefore, node C
0 is always at the L level, and the potential of the node C serving as the internal clock of the flip-flop FF01 remains at the L level.
No extra power is consumed in the inverters INV01 and INV02.
【０１２８】入力データと出力データとが異なった状態
になると、排他論理和ゲートＸＯＲ１からＨレベルが節
点Ｘ１に出力され、それにより、Ｎチャネル型ＭＯＳト
ランジスタＮ１がオン状態となり、節点０４はＬレベル
に放電される。なお、この状態は、外部クロックがＨレ
ベルに変化し、それにより、Ｎチャネル型ＭＯＳトラン
ジスタＮ２がオン状態になれなければ節点Ｘ２Ｂには伝
わらない。When the input data and the output data are different, an H level is output from the exclusive OR gate XOR1 to the node X1, whereby the N-channel MOS transistor N1 is turned on and the node 04 is at the L level. Is discharged. This state is not transmitted to the node X2B unless the external clock changes to the H level and the N-channel MOS transistor N2 cannot be turned on.
【０１２９】外部クロックがＨレベルに変化してＮチャ
ネル型ＭＯＳトランジスタＮ２がオン状態になり、節点
Ｘ２ＢがＬレベルになると、Ｐチャネル型ＭＯＳトラン
ジスタＰ２がオン状態となる。When the external clock changes to the H level to turn on the N-channel MOS transistor N2 and the node X2B changes to the L level, the P-channel MOS transistor P2 turns on.
【０１３０】外部クロックがＬレベルに変化すると、Ｎ
チャネル型ＭＯＳトランジスタＮ２がオフ状態となり、
節点Ｘ２ＢはＬレベルを保持するダイナミック節点とな
り、Ｐチャネル型ＭＯＳトランジスタＰ２，Ｐ３がオン
状態となるので、節点Ｃ０はＨレベルに充電される。節
点Ｃ０がＨレベルになると、節点ＣがＨレベルに変化
し、フリップフロップＦＦ０１における新たなデータの
取り込み及び出力が行われる。When the external clock changes to L level, N
The channel type MOS transistor N2 is turned off,
The node X2B becomes a dynamic node holding the L level, and the P-channel MOS transistors P2 and P3 are turned on, so that the node C0 is charged to the H level. When the node C0 goes to the H level, the node C changes to the H level, and the flip-flop FF01 takes in and outputs new data.
【０１３１】外部クロックがＬレベルの場合に、データ
入力とデータ出力とが同じに変化すると、節点Ｘ１がＬ
レベルになり、それにより、Ｐチャネル型ＭＯＳトラン
ジスタＰ１がオン状態となり、節点Ｘ２ＢがＨレベルと
なる。When the data input and the data output change in the same manner when the external clock is at the L level, the node X1 becomes L level.
Level, whereby the P-channel type MOS transistor P1 is turned on, and the node X2B becomes H level.
【０１３２】節点Ｘ２ＢがＨレベルになると、Ｐチャネ
ル型ＭＯＳトランジスタＰ２がオフ状態となり、節点Ｃ
０はＨレベルを保持するダイナミック状態のままで、内
部クロック信号に影響は与えない。When the node X2B goes high, the P-channel MOS transistor P2 is turned off, and the node C2 is turned off.
0 remains in the dynamic state of holding the H level and does not affect the internal clock signal.
【０１３３】本形態は上述したように、第１及び２の実
施の形態と動作が異なるが、同様の効果を奏する。As described above, this embodiment operates differently from the first and second embodiments, but has the same effects.
【０１３４】（第４の実施の形態）図７は、図１に示し
たフリップフロップ回路の第４の実施の形態を示す図で
ある。(Fourth Embodiment) FIG. 7 is a diagram showing a fourth embodiment of the flip-flop circuit shown in FIG.
【０１３５】本形態は図７に示すように、図５に示した
回路にインバータＩＮＶ０３，ＩＮＶ０４，ＩＮＶ０５
が追加されて構成されている。In this embodiment, as shown in FIG. 7, inverters INV03, INV04, INV05 are added to the circuit shown in FIG.
Has been added.
【０１３６】インバータＩＮＶ０３は、入力が節点Ｘ２
Ｂに接続され、出力が節点０３に接続されている。The input of the inverter INV03 is the node X2.
B and the output is connected to node 03.
【０１３７】インバータＩＮＶ０４は、入力が節点０３
に接続され、出力が節点Ｘ２Ｂに接続されている。The input of the inverter INV04 is the node 03.
, And the output is connected to the node X2B.
【０１３８】インバータＩＮＶ０５は、入力が節点ＣＢ
に接続され、出力が節点Ｃ０に接続されている。The input of the inverter INV05 is the node CB.
, And the output is connected to the node C0.
【０１３９】図７に示した回路の動作及び効果は、図５
に示した回路と基本的に同じであるが、図５に示した回
路においてダイナミック節点となる場合があった節点Ｘ
２Ｂ，Ｃ０をスタティック保持することができ、外部ク
ロックの停止も可能となる。The operation and effect of the circuit shown in FIG.
Is basically the same as the circuit shown in FIG. 5, but a node X which may be a dynamic node in the circuit shown in FIG.
2B and C0 can be statically held, and the external clock can be stopped.
【０１４０】[0140]
【発明の効果】本発明は、以上説明したように構成され
ているため、単体あるいは少数のフリップフロップが利
用される場合でも低消費電力での動作が可能であるとと
もに、立ち上がり及び立ち下がりの両端を利用したアプ
リケーションでの利用も可能であり、また、内部クロッ
クを外部クロックの立ち上がり端で発生する場合はクロ
ック信号がＨレベルの期間に入力データが変化する場合
の、また、外部クロックの立ち下がり端で内部クロック
を発生する場合はクロック信号がＬレベルの期間に入力
データが変化する場合の誤った内部クロックの発生を防
ぐことができる。Since the present invention is configured as described above, it can operate with low power consumption even when a single or a small number of flip-flops are used, and can operate at both rising and falling ends. It is also possible to use in the application that uses the clock. When the internal clock is generated at the rising edge of the external clock, when the input data changes while the clock signal is at the H level, or when the external clock falls. When the internal clock is generated at the end, generation of an erroneous internal clock when input data changes while the clock signal is at the L level can be prevented.
【図１】本発明のフリップフロップ回路の実施の一形態
を示す図である。FIG. 1 is a diagram showing one embodiment of a flip-flop circuit of the present invention.
【図２】図１に示したフリップフロップ回路の第１の実
施の形態を示す図である。FIG. 2 is a diagram illustrating a first embodiment of the flip-flop circuit illustrated in FIG. 1;
【図３】図２に示したフリップフロップ回路の動作を説
明するためのタイミングチャートである。FIG. 3 is a timing chart for explaining an operation of the flip-flop circuit shown in FIG. 2;
【図４】図１に示したフリップフロップ回路の第２の実
施の形態を示す図である。FIG. 4 is a diagram showing a second embodiment of the flip-flop circuit shown in FIG. 1;
【図５】図１に示したフリップフロップ回路の第３の実
施の形態を示す図である。FIG. 5 is a diagram illustrating a third embodiment of the flip-flop circuit illustrated in FIG. 1;
【図６】図５に示したフリップフロップ回路の動作を説
明するためのタイミングチャートである。FIG. 6 is a timing chart for explaining the operation of the flip-flop circuit shown in FIG.
【図７】図１に示したフリップフロップ回路の第４の実
施の形態を示す図である。FIG. 7 is a diagram illustrating a fourth embodiment of the flip-flop circuit illustrated in FIG. 1;
【図８】従来のフリップフロップの一例を示す図であ
る。FIG. 8 is a diagram illustrating an example of a conventional flip-flop.
【図９】従来のフリップフロップの動作を説明するため
の回路図である。FIG. 9 is a circuit diagram for explaining an operation of a conventional flip-flop.
【図１０】図９に示した回路の動作を説明するためのタ
イミングチャートである。FIG. 10 is a timing chart for explaining the operation of the circuit shown in FIG. 9;
【図１１】図９に示した回路の問題点を解決するフリッ
プフロップ回路の一例を示す図である。11 is a diagram illustrating an example of a flip-flop circuit that solves a problem of the circuit illustrated in FIG. 9;
【図１２】図１１に示した回路の動作を説明するための
タイミングチャートである。12 is a timing chart for explaining the operation of the circuit shown in FIG.
１０ データ不一致検出部 ２０ 内部クロック発生部 ３０ フリップフロップ部 ＣＬＫ クロック入力端子 ＤＡＴＡ データ入力端子 ＦＦ０１ フリップフロップ ＧＮＤ 低位側電源端子 ＩＮＶ０１〜ＩＮＶ０５ インバータ Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳトランジスタ Ｐ１〜Ｐ３ Ｐチャネル型ＭＯＳトランジスタ Ｑ データ出力端子 ＶＤＤ 高位側電源端子 ＸＮＯＲ１ 排他否定論理和ゲート ＸＯＲ１ 排他倫理和ゲート ０１〜０５，Ｘ１，Ｘ１Ｂ，Ｘ２，Ｘ２Ｂ，Ｃ，ＣＢ，
Ｃ０，Ｃ０Ｂ 節点Reference Signs List 10 Data mismatch detecting unit 20 Internal clock generating unit 30 Flip-flop unit CLK Clock input terminal DATA Data input terminal FF01 Flip-flop GND Lower power supply terminal INV01-INV05 Inverter N1-N3 N-channel MOS transistor P1-P3 P-channel MOS transistor Q Data output terminal VDD High-side power supply terminal XNOR1 Exclusive NOR gate XOR1 Exclusive ethics gate 01-05, X1, X1B, X2, X2B, C, CB,
C0, C0B node
Claims (6)
ップ部に入力される入力データと該フリップフロップ部
から出力される出力データとを比較し、両者の不一致を
検出するデータ不一致検出手段と、該データ不一致検出
手段にて前記入力データと前記出力データとの不一致が
検出された場合、外部から入力される外部クロック信号
の立ち上がり端にて内部クロックを発生させる内部クロ
ック発生手段とを有し、該内部クロック発生手段にて発
生した内部クロックがクロック信号として前記フリップ
フロップ部に入力されるフリップフロップ回路におい
て、 前記内部クロック発生手段は、前記外部クロック信号と
等しいＨレベル期間を有する内部クロックを発生させる
ことを特徴とするフリップフロップ回路。1. A flip-flop unit, data mismatch detecting means for comparing input data input to the flip-flop unit with output data output from the flip-flop unit and detecting a mismatch between the two, and An internal clock generating means for generating an internal clock at the rising edge of an externally input external clock signal when a mismatch between the input data and the output data is detected by the mismatch detecting means; In a flip-flop circuit in which an internal clock generated by clock generating means is input to the flip-flop unit as a clock signal, the internal clock generating means generates an internal clock having an H level period equal to the external clock signal. A flip-flop circuit.
において、 前記データ不一致検出手段は、排他否定論理和ゲートか
らなり、 前記内部クロック発生手段は、 ゲートが前記排他否定論理和ゲートの出力端子に接続さ
れ、ソースが高位側電源端子に接続された第１のＰチャ
ネル型ＭＯＳトランジスタと、 ソースが前記第１のＰチャネル型ＭＯＳトランジスタの
ドレインに接続され、ゲートに前記外部クロック信号が
入力される第２のＰチャネル型ＭＯＳトランジスタと、 ゲートが前記排他否定論理和ゲートの出力端子に接続さ
れ、ソースが低位側電源端子に接続され、ドレインが前
記第２のＰチャネル型ＭＯＳトランジスタのドレインに
接続された第１のＮチャネル型ＭＯＳトランジスタと、 ソースが前記高位側電源端子に接続され、ゲートに前記
外部クロック信号が入力される第３のＰチャネル型ＭＯ
Ｓトランジスタと、 ゲートが前記第２のＰチャネル型ＭＯＳトランジスタの
ドレインに接続され、ドレインが前記第３のＰチャネル
型ＭＯＳトランジスタのドレインに接続された第２のＮ
チャネル型ＭＯＳトランジスタと、 ソースが前記低位側電源端子に接続され、ドレインが前
記第２のＮチャネル型ＭＯＳトランジスタのソースに接
続され、ゲートに前記外部クロック信号が入力される第
３のＮチャネル型ＭＯＳトランジスタとを有し、 前記第２のＮチャネル型ＭＯＳトランジスタのドレイン
における出力を前記内部クロックとして出力することを
特徴とするフリップフロップ回路。2. The flip-flop circuit according to claim 1, wherein said data mismatch detecting means comprises an exclusive NOR gate, and said internal clock generating means has a gate connected to an output terminal of said exclusive NOR gate. A first P-channel MOS transistor having a source connected to a higher power supply terminal, a source connected to a drain of the first P-channel MOS transistor, and a gate receiving the external clock signal. A second P-channel MOS transistor, a gate connected to the output terminal of the exclusive-NOR gate, a source connected to the lower power supply terminal, and a drain connected to the drain of the second P-channel MOS transistor A first N-channel MOS transistor, and a source connected to the higher power supply terminal; A third P-channel type MO in which the external clock signal is input to the port
An S transistor; a second N-channel transistor having a gate connected to the drain of the second P-channel MOS transistor and a drain connected to the drain of the third P-channel MOS transistor
A third N-channel MOS transistor having a source connected to the lower power supply terminal, a drain connected to a source of the second N-channel MOS transistor, and a gate receiving the external clock signal; A flip-flop circuit comprising: a MOS transistor; and outputting an output at a drain of the second N-channel MOS transistor as the internal clock.
において、 前記内部クロック発生手段は、前記第２のＰチャネル型
ＭＯＳトランジスタのドレインに、第１のインバータの
入力端子と、入力端子が前記第１のインバータの出力端
子に接続された第２のインバータの出力端子とが接続さ
れていることを特徴とするフリップフロップ回路。3. The flip-flop circuit according to claim 2, wherein said internal clock generating means has a drain of said second P-channel MOS transistor, an input terminal of a first inverter, and an input terminal of said second inverter. A flip-flop circuit, wherein the output terminal of the first inverter is connected to the output terminal of the second inverter.
ップ部に入力される入力データと該フリップフロップ部
から出力される出力データとを比較し、両者の不一致を
検出するデータ不一致検出手段と、該データ不一致検出
手段にて前記入力データと前記出力データとの不一致が
検出された場合、外部から入力される外部クロック信号
の立ち下がり端にて内部クロックを発生させる内部クロ
ック発生手段とを有し、該内部クロック発生手段にて発
生した内部クロックがクロック信号として前記フリップ
フロップ部に入力されるフリップフロップ回路におい
て、 前記内部クロック発生手段は、前記外部クロック信号と
等しいＨレベル期間を有する内部クロックを発生させる
ことを特徴とするフリップフロップ回路。4. A flip-flop unit, data mismatch detecting means for comparing input data input to the flip-flop unit with output data output from the flip-flop unit, and detecting a mismatch between the two, and An internal clock generating means for generating an internal clock at a falling edge of an externally input external clock signal when a mismatch between the input data and the output data is detected by the mismatch detecting means; In a flip-flop circuit in which an internal clock generated by an internal clock generating unit is input as a clock signal to the flip-flop unit, the internal clock generating unit generates an internal clock having an H level period equal to the external clock signal A flip-flop circuit characterized by the above-mentioned.
において、 前記データ不一致検出手段は、排他論理和ゲートからな
り、 前記内部クロック発生手段は、 ゲートが前記排他論理和ゲートの出力端子に接続され、
ソースが高位側電源端子に接続された第１のＰチャネル
型ＭＯＳトランジスタと、 ゲートが前記排他論理和ゲートの出力端子に接続され、
ソースが低位側電源端子に接続された第１のＮチャネル
型ＭＯＳトランジスタと、 ドレインが前記第１のＰチャネル型ＭＯＳトランジスタ
のドレインに接続され、ソースが前記第１のＮチャネル
型ＭＯＳトランジスタのドレインに接続され、ゲートに
前記外部クロック信号が入力される第２のＮチャネル型
ＭＯＳトランジスタと、 ソースが前記低位側電源端子に接続され、ゲートに前記
外部クロック信号が入力される第３のＮチャネル型ＭＯ
Ｓトランジスタと、 ゲートが前記第１のＰチャネル型ＭＯＳトランジスタの
ドレインに接続され、ドレインが前記第３のＮチャネル
型ＭＯＳトランジスタのドレインに接続された第２のＰ
チャネル型ＭＯＳトランジスタと、 ソースが前記高位側電源端子に接続され、ドレインが前
記第２のＰチャネル型ＭＯＳトランジスタのドレインに
接続され、ゲートに前記外部クロック信号が入力される
第３のＰチャネル型ＭＯＳトランジスタとを有し、 前記第２のＰチャネル型ＭＯＳトランジスタのドレイン
における出力を前記内部クロックとして出力することを
特徴とするフリップフロップ回路。5. The flip-flop circuit according to claim 4, wherein said data mismatch detecting means comprises an exclusive OR gate, and said internal clock generating means has a gate connected to an output terminal of said exclusive OR gate. ,
A first P-channel MOS transistor having a source connected to the higher power supply terminal, a gate connected to the output terminal of the exclusive OR gate,
A first N-channel MOS transistor having a source connected to the lower power supply terminal; a drain connected to the drain of the first P-channel MOS transistor; a source connected to the drain of the first N-channel MOS transistor And a third N-channel MOS transistor having a gate connected to the external clock signal and having a source connected to the lower power supply terminal and a gate connected to the external clock signal. Type MO
An S transistor, a second P-channel transistor having a gate connected to the drain of the first P-channel MOS transistor, and a drain connected to the drain of the third N-channel MOS transistor;
A third P-channel MOS transistor having a source connected to the higher power supply terminal, a drain connected to the drain of the second P-channel MOS transistor, and a gate to which the external clock signal is input; A flip-flop circuit comprising: a MOS transistor; and outputting an output at a drain of the second P-channel MOS transistor as the internal clock.
において、 前記内部クロック発生手段は、前記第１のＰチャネル型
ＭＯＳトランジスタのドレインに、第１のインバータの
入力端子と、入力端子が前記第１のインバータの出力端
子に接続された第２のインバータの出力端子とが接続さ
れていることを特徴とするフリップフロップ回路。6. The flip-flop circuit according to claim 5, wherein said internal clock generating means is connected to a drain of said first P-channel MOS transistor, an input terminal of a first inverter, and an input terminal of said first inverter. A flip-flop circuit, wherein the output terminal of the first inverter is connected to the output terminal of the second inverter.
Priority Applications (1)
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|---|---|---|---|
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