KR100609484B1 - Flip-flop for low power consumption - Google Patents

Flip-flop for low power consumption Download PDF

Info

Publication number
KR100609484B1
KR100609484B1 KR1020040022343A KR20040022343A KR100609484B1 KR 100609484 B1 KR100609484 B1 KR 100609484B1 KR 1020040022343 A KR1020040022343 A KR 1020040022343A KR 20040022343 A KR20040022343 A KR 20040022343A KR 100609484 B1 KR100609484 B1 KR 100609484B1
Authority
KR
South Korea
Prior art keywords
clock
data
flip
flop
inverter
Prior art date
Application number
KR1020040022343A
Other languages
Korean (ko)
Other versions
KR20050097226A (en
Inventor
김선민
Original Assignee
어보브반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어보브반도체 주식회사 filed Critical 어보브반도체 주식회사
Priority to KR1020040022343A priority Critical patent/KR100609484B1/en
Publication of KR20050097226A publication Critical patent/KR20050097226A/en
Application granted granted Critical
Publication of KR100609484B1 publication Critical patent/KR100609484B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 적은 전력소모를 갖는 플립플롭을 제공하기 위한 것으로, 이를 위한 본 발명으로 클럭에 동기되어 입력된 데이터를 래치하며 직렬로 연결된 복수의 래치단을 포함하는 플립플롭에 있어서, 상기 래치단은 자신의 입력 데이터를 인에이블신호로 하여 상기 클럭을 반전시키기 위한 인버터; 상기 인버터의 출력신호 및 상기 클럭에 제어받아 상기 데이터를 전달하기 위한 트랜스퍼게이트; 및 상기 트랜스퍼게이트의 출력신호를 래치하기 위한 래치를 구비하는 것을 특징으로 하는 플립플롭을 제공한다.The present invention is to provide a flip-flop having a low power consumption, the present invention for latching the data input in synchronization with the clock for the flip-flop comprising a plurality of latch stages connected in series, the latch stage is An inverter for inverting the clock by using its input data as an enable signal; A transfer gate for transferring the data under control of the output signal and the clock of the inverter; And a latch for latching an output signal of the transfer gate.

플립플롭, 커런트, 파워소모, 인버터, 데이터 레벨Flip-flop, current, power consumption, inverter, data level

Description

저전력 소모의 플립플롭{FLIP-FLOP FOR LOW POWER CONSUMPTION} Low Power Consumption Flip-Flop {FLIP-FLOP FOR LOW POWER CONSUMPTION}             

도 1은 일반적인 플립플롭의 심볼도.1 is a symbol diagram of a typical flip-flop.

도 2는 종래기술에 따른 플립플롭의 내부 회로도.2 is an internal circuit diagram of a flip-flop according to the prior art.

도 3은 도 2의 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면.3 is an operation waveform diagram of the flip-flop of FIG. 2 and a diagram illustrating current according to the operation;

도 4는 본 발명의 제1 실시예에 따른 플립플롭의 내부 회로도.4 is an internal circuit diagram of a flip-flop according to the first embodiment of the present invention.

도 5는 도 4의 본 발명에 따른 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면.5 is an operation waveform diagram of a flip-flop according to the present invention of FIG. 4 and a diagram showing current according to the operation;

도 6은 본 발명의 제2 실시예에 따른 플립플롭의 내부 회로도.6 is an internal circuit diagram of a flip-flop according to the second embodiment of the present invention.

도 7은 도 6의 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면.7 is an operation waveform diagram of the flip-flop of FIG. 6 and a diagram illustrating current according to the operation;

* 도면의 주요 부분에 대한 설명도* An illustration of the main parts of the drawing

120, 220 : 인버터120, 220: inverter

140, 240 : 트랜스퍼 게이트140, 240: transfer gate

160, 260 : 래치160, 260: latch

본 발명은 반도체 설계 기술에 관한 것으로, 특히 저전력 소모를 갖는 플립플롭에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor design techniques, and more particularly to flip-flops having low power consumption.

일반적으로 플립플롭은 두 가지 논리상태 사이를 번갈아 출력하는 전자회로를 말한다. 플립플롭에 전류가 부가되면, 현재의 반대 상태로 변하며 (0 에서 1 로, 또는 1 에서 0 으로), 그 상태를 계속 유지하므로 한 비트의 정보를 저장할 수 있는 능력을 가지고 있다. 여러 개의 트랜지스터로 만들어지며, SRAM이나 하드웨어 레지스터 등을 구성하는데 사용된다.In general, flip-flops are electronic circuits that alternately output between two logic states. When a current is added to the flip-flop, it changes to its current opposite state (from 0 to 1, or from 1 to 0) and maintains that state, so it has the ability to store one bit of information. It is made of several transistors and is used to configure SRAM or hardware registers.

도 1은 일반적인 플립플롭의 심볼도로써, 플립플롭은 클럭(CLK)의 에지에 동기되어 입력된 데이터(DATA_IN)를 출력(DATA_OUT)시킨다.1 is a symbol diagram of a typical flip-flop, in which a flip-flop outputs data DATA_IN in synchronization with an edge of a clock CLK.

도 2는 종래기술에 따른 플립플롭의 내부 회로도이다.2 is an internal circuit diagram of a flip-flop according to the prior art.

도 2를 참조하면, 플립플롭은 클럭(CLK)의 활성화에 응답하여 입력 데이터(DATA_IN)를 래치하여 전달하기 위한 래치부(10)와, 클럭(CLK)의 비활성화에 응답하여 래치부(10)의 출력을 래치하여 출력 데이터(DATA_OUT)로 출력하기 위한 래치부(20)로 구성된다.Referring to FIG. 2, the flip-flop includes a latch unit 10 for latching and transferring input data DATA_IN in response to activation of the clock CLK, and a latch unit 10 in response to deactivation of the clock CLK. And a latch unit 20 for latching the output of the output and outputting the output data to the output data DATA_OUT.

그리고 래치부(10)는 클럭을 반전시키기 위한 인버터(12)와, 인버터(12)의 출력신호와 클럭(CLK)에 제어받아 입력 데이터(DATA_IN)를 전달하기 위한 트랜스퍼게이트(14)와, 트랜스퍼 게이트(14)의 출력신호를 홀딩하기 위한 래치(16)로 구현된다.The latch unit 10 includes an inverter 12 for inverting a clock, a transfer gate 14 for transferring input data DATA_IN under the control of an output signal and a clock CLK of the inverter 12, and a transfer. It is implemented with a latch 16 for holding the output signal of the gate 14.

래치부 20은 래치부 10과 동일한 구조를 갖되, 트랜스퍼게이트(24)가 래치부 10 내의 인버터(12)의 출력과 이를 반전시킨 클럭(인버터 22의 출력)에 제어받아 래치부 10의 출력신호를 출력데이터(DATA_OUT)로 출력하는 점이 다르다.The latch unit 20 has the same structure as that of the latch unit 10, but the transfer gate 24 is controlled by the output of the inverter 12 in the latch unit 10 and the clock (inverter 22 output) inverted thereto to output the output signal of the latch unit 10. The output point is different from the output data DATA_OUT.

따라서, 트랜스퍼 게이트 14는 클럭(CLK)의 활성화에 응답하여 데이터를 전달하며, 트랜스퍼 게이트는 24는 클럭(CLK)의 비활성화에 응답하여 데이터를 전달한다.Accordingly, transfer gate 14 transfers data in response to the activation of clock CLK, and transfer gate 24 transfers data in response to deactivation of clock CLK.

도 3은 도 2의 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면으로서, 이를 참조하여 도 2의 동작 및 소비 전력을 살펴보도록 한다.3 is a view illustrating an operation waveform diagram of the flip-flop of FIG. 2 and a current according to an operation, with reference to the operation and power consumption of FIG. 2.

먼저, 입력 데이터(DATA_IN)가 논리값 '하이'에서 '로우'로 천이한다. 이어 클럭(CLK)의 활성화구간이 되면 래치부 10이 입력데이터(DATA_IN)를 래치하여 전달하고, 다음 클럭(CLK)의 비활성화 구간이 되면 래치부 20이 래치부 10의 출력을 출력데이터(DATA_OUT)로 래치하여 출력한다.First, the input data DATA_IN transitions from the logic value 'high' to 'low'. When the clock CLK is activated, the latch unit 10 latches and transfers the input data DATA_IN. When the next clock CLK is inactivated, the latch unit 20 outputs the output of the latch unit 10 to the output data DATA_OUT. Latched to output.

즉, 클럭(CLK)의 폴링 에지에 동기되어 입력데이터(DATA_IN)가 출력(DATA_OUT)된다.That is, the input data DATA_IN is output to DATA_OUT in synchronization with the falling edge of the clock CLK.

한편, 도 3에 도시된 바와 같이 입력 데이터의 변화가 없는 동안에도 플립플롭은 계속적으로 전류를 소모하는 것을 확인할 수 있다. 이는 래치부 내 인버터가 입력데이터에 상관없이 지속적으로 클럭을 반전시키기 때문이다. Meanwhile, as shown in FIG. 3, the flip-flop continuously consumes current even when there is no change in the input data. This is because the inverter in the latch unit inverts the clock continuously regardless of the input data.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으 로, 전력의 소모를 줄이기 위한 플립플롭을 제공한다.
The present invention has been proposed to solve the above problems of the prior art, and provides a flip-flop for reducing power consumption.

상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 플립플롭은 클럭에 동기되어 입력된 데이터를 래치하며 직렬로 연결된 복수의 래치단을 포함하는 플립플롭에 있어서, 상기 래치단은 자신의 입력 데이터를 인에이블신호로 하여 상기 클럭을 반전시키기 위한 인버터; 상기 인버터의 출력신호 및 상기 클럭에 제어받아 상기 데이터를 전달하기 위한 트랜스퍼게이트; 및 상기 트랜스퍼게이트의 출력신호를 래치하기 위한 래치를 구비하는 것을 특징으로 한다.According to the present invention for achieving the above technical problem, the flip-flop latches the data input in synchronization with the clock and comprises a plurality of latch stages connected in series, the latch stage is a latch end of its input data An inverter for inverting the clock as an enable signal; A transfer gate for transferring the data under control of the output signal and the clock of the inverter; And a latch for latching the output signal of the transfer gate.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 제1 실시예에 따른 플립플롭의 내부 회로도이다.4 is an internal circuit diagram of a flip-flop according to the first embodiment of the present invention.

도 4를 참조하면, 플립플롭은 자신의 입력 데이터에 제어받아 클럭(CLK)을 반전시키기 위한 인버터(120, 220)와, 클럭(CLK) 및 인버터(120, 220)의 출력신호에 제어받아 입력신호를 전달하기 위한 트랜스퍼 게이트(140, 240)와, 트랜스퍼 게이트(140, 240)의 출력신호를 래치하기 위한 래치(160, 260)를 구비하는 래치부(100, 200)로 구현된다.Referring to FIG. 4, the flip-flop is controlled by the input data of the inverter 120, 220 for inverting the clock CLK, and is controlled by the output signals of the clock CLK and the inverters 120, 220. The latch units 100 and 200 include transfer gates 140 and 240 for transmitting signals, and latches 160 and 260 for latching output signals of the transfer gates 140 and 240.

그리고 인버터(120)는 클럭를 게이트 입력으로 하며 전원전압과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 클럭를 게이트 입력으로 하 며 출력노드에 드레인단이 연결된 NMOS트랜지스터(NM1)와, 자신의 입력데이터를 게이트 입력으로 가지며 NMOS트랜지스터(NM1)의 소스단에 자신의 드레인단이 연결되고 소스단이 접지전압에 연결되는 NMOS트랜지스터(NM2)를 구비한다.The inverter 120 uses a clock as a gate input and a PMOS transistor PM1 having a source-drain path between a power supply voltage and an output node, a NMOS transistor NM1 having a clock as a gate input and a drain terminal connected to the output node. And an NMOS transistor NM2 having its input data as a gate input and having its drain terminal connected to the source terminal of the NMOS transistor NM1 and having its source terminal connected to the ground voltage.

한편, 이를 도 2와 비교하여 보면, 본 발명에 따른 래치부(100, 200) 내 인버터(120, 220)는 데이터의 논리레벨에 제어받아 클럭을 반전시키는 동작을 수행함을 알 수 있다. 즉, 래치부(100)는 입력데이터(DATA_IN)가 논리값 '하이'를 갖는 경우 인버터(120)를 통해 클럭(CLK)을 반전시키므로써 트랜스퍼 게이트(140)의 PMOS트랜지스터를 통해 입력데이터(DATA_IN)가 출력되도록 하고, 입력데이터(DATA_IN)가 논리값 '로우'를 갖는 경우 트랜스퍼 게이트(140)의 NMOS트랜지스터를 통해 데이터가 출력되므로 클럭을 반전시키지 않는다.On the other hand, as compared with FIG. 2, it can be seen that the inverters 120 and 220 in the latch units 100 and 200 according to the present invention perform an operation of inverting the clock under the control of the logic level of data. That is, the latch unit 100 inverts the clock CLK through the inverter 120 when the input data DATA_IN has a logic value 'high', thereby inputting the input data DATA_IN through the PMOS transistor of the transfer gate 140. ) Is outputted, and when the input data DATA_IN has a logic value 'low', data is output through the NMOS transistor of the transfer gate 140, so that the clock is not inverted.

도 5는 도 4의 본 발명에 따른 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면이다.5 is an operation waveform diagram of the flip-flop according to the present invention of FIG. 4 and a diagram showing current according to the operation.

도 5를 참조하면, 먼저 입력데이터(DATA_IN)가 논리값 '하이'에서 '로우'로 천이한다. 이어 클럭(CLK)의 활성화 구간에서 래치부(100)가 입력데이터(DATA_IN)를 래치하여 전달하고, 클럭(CLK)의 비활성화 구간에서 래치부(200)가 래치부(100)의 출력를 출력데이터(DATA_OUT)로 래치하여 출력한다.Referring to FIG. 5, first, the input data DATA_IN transitions from a logic value 'high' to a 'low'. Next, the latch unit 100 latches and transmits the input data DATA_IN in the activation period of the clock CLK, and the latch unit 200 outputs the output of the latch unit 100 in the inactivation period of the clock CLK. DATA_OUT) to latch and output.

한편, 동작에 따른 전류를 살펴보면 입력 데이터(DATA_IN)가 논리값 '하이'를 갖는 동안만 전류소모가 있어, 도 3에 비교하여 볼 때 보다 적은 전력소모를 갖는 것을 확인할 수 있다.On the other hand, when looking at the current according to the operation there is a current consumption only while the input data (DATA_IN) has a logic value 'high', it can be seen that less power consumption compared to FIG.

도 6은 본 발명의 제2 실시예에 따른 플립플롭의 내부 회로도로서, 이를 도 4와 비교하여 살펴보도록 한다.6 is an internal circuit diagram of a flip-flop according to a second embodiment of the present invention, which will be described with reference to FIG. 4.

본 발명에 따른 제2 실시예에 도 4의 제1 실시예에 동일한 구성을 갖는다. 다만, 인버터(180, 280)가 데이터의 논리레벨 '로우'에서 동작하는 것만이 다르다.The second embodiment according to the present invention has the same configuration as the first embodiment of FIG. The only difference is that the inverters 180 and 280 operate at the logic level 'low' of the data.

도 7은 도 6의 플립플롭의 동작 파형도 및 동작에 따른 전류를 나타낸 도면이다.FIG. 7 is a view illustrating an operation waveform of the flip-flop of FIG. 6 and a current according to an operation.

도면에 도시된 바와 같이 입력데이터(DATA_IN)가 논리값 '로우'를 갖는 동안에만 플립플롭의 전류소모가 발생하는 것을 확인할 수 있다.As shown in the figure, it can be seen that current consumption of the flip-flop occurs only while the input data DATA_IN has a logic value 'low'.

전술한 본 발명은 입력데이터의 논리레벨에 따라 통과되어져야 하는 트랜스퍼 게이트 내 MOS트랜지스터에 따라, 이를 구동시키기 위해 필요한 때에만 인버터를 통해 클럭을 반전시켜 사용하는 것을 확인할 수 있다. 따라서, 이와같이 입력데이터의 논리레벨에 따라서 인버터를 구동함으로써, 불필요한 전력소모를 줄인다.According to the present invention described above, according to the MOS transistor in the transfer gate to be passed according to the logic level of the input data, it can be seen that the clock is inverted and used by the inverter only when necessary to drive it. Therefore, by driving the inverter in accordance with the logic level of the input data in this way, unnecessary power consumption is reduced.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 입력데이터의 논리레벨에 따라서 인버터를 구동함으로써, 불필요한 전력소모를 줄인다.
The present invention described above reduces the unnecessary power consumption by driving the inverter in accordance with the logic level of the input data.

Claims (3)

삭제delete 클럭에 동기되어 입력된 데이터를 래치하며 직렬로 연결된 복수의 래치단을 포함하는 플립플롭에 있어서,A flip-flop comprising a plurality of latch stages connected in series and latching data input in synchronization with a clock, 상기 래치단은,The latch stage, 자신의 입력 데이터를 인에이블신호로 하여 상기 클럭을 반전시키기 위한 인버터;An inverter for inverting the clock by using its input data as an enable signal; 상기 인버터의 출력신호 및 상기 클럭에 제어받아 상기 데이터를 전달하기 위한 트랜스퍼게이트; 및A transfer gate for transferring the data under control of the output signal and the clock of the inverter; And 상기 트랜스퍼게이트의 출력신호를 래치하기 위한 래치를 구비하며,A latch for latching an output signal of the transfer gate, 상기 인버터는,The inverter, 상기 클럭를 게이트 입력으로 하며 전원전압과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터와, 상기 클럭를 게이트 입력으로 하며 상기 출력노드에 드레인 단이 연결된 제1 NMOS트랜지스터와, 상기 자신의 입력데이터를 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단에 자신의 드레인단이 연결되고 소스단이 접지전압에 연결되는 제2 NMOS트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.A PMOS transistor having the clock as a gate input and having a source-drain path between a power supply voltage and an output node, a first NMOS transistor having the clock as a gate input and having a drain terminal connected to the output node, and the input data thereof; And a second NMOS transistor having an input and having a drain terminal connected to a source terminal of the first NMOS transistor and a source terminal connected to a ground voltage. 클럭에 동기되어 입력된 데이터를 래치하며 직렬로 연결된 복수의 래치단을 포함하는 플립플롭에 있어서,A flip-flop comprising a plurality of latch stages connected in series and latching data input in synchronization with a clock, 상기 래치단은,The latch stage, 자신의 입력 데이터를 인에이블신호로 하여 상기 클럭을 반전시키기 위한 인버터;An inverter for inverting the clock by using its input data as an enable signal; 상기 인버터의 출력신호 및 상기 클럭에 제어받아 상기 데이터를 전달하기 위한 트랜스퍼게이트; 및A transfer gate for transferring the data under control of the output signal and the clock of the inverter; And 상기 트랜스퍼게이트의 출력신호를 래치하기 위한 래치를 구비하며,A latch for latching an output signal of the transfer gate, 상기 인버터는 상기 클럭을 게이트 입력으로 하며 출력노드와 접지전압 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터와, 상기 클럭을 게이트 입력으로 가지며 상기 출력노드에 자신의 드레인단에 연결되는 제1 PMOS트랜지스터와, 상기 자신의 입력데이터를 게이트 입력으로 가지며 전원전압과 상기 제1 PMOS트랜지스터의 소스단 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.The inverter includes an NMOS transistor having a drain-source path between an output node and a ground voltage, the clock being a gate input, a first PMOS transistor having the clock as a gate input and connected to a drain terminal of the output node. And a second PMOS transistor having its own input data as a gate input and having a source-drain path between a power supply voltage and a source terminal of the first PMOS transistor.
KR1020040022343A 2004-03-31 2004-03-31 Flip-flop for low power consumption KR100609484B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040022343A KR100609484B1 (en) 2004-03-31 2004-03-31 Flip-flop for low power consumption

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040022343A KR100609484B1 (en) 2004-03-31 2004-03-31 Flip-flop for low power consumption

Publications (2)

Publication Number Publication Date
KR20050097226A KR20050097226A (en) 2005-10-07
KR100609484B1 true KR100609484B1 (en) 2006-08-08

Family

ID=37277078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040022343A KR100609484B1 (en) 2004-03-31 2004-03-31 Flip-flop for low power consumption

Country Status (1)

Country Link
KR (1) KR100609484B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10075153B2 (en) 2016-02-05 2018-09-11 Samsung Electronics Co., Ltd. Low-power clock-gated synchronizer, a data processing system that incorporates the same and a synchronization method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719360B1 (en) 2005-11-03 2007-05-17 삼성전자주식회사 Digital logic processing circuit, digital processing device including the same, system-on chip including the same, system including the same, and clock signal gating method
KR101649540B1 (en) * 2011-12-14 2016-08-19 인텔 코포레이션 Multi-supply sequential logic unit
KR102368072B1 (en) * 2014-10-02 2022-02-28 삼성전자주식회사 Scan flop flop and Scan test circuit including the scan flip flip
US9753086B2 (en) 2014-10-02 2017-09-05 Samsung Electronics Co., Ltd. Scan flip-flop and scan test circuit including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10075153B2 (en) 2016-02-05 2018-09-11 Samsung Electronics Co., Ltd. Low-power clock-gated synchronizer, a data processing system that incorporates the same and a synchronization method

Also Published As

Publication number Publication date
KR20050097226A (en) 2005-10-07

Similar Documents

Publication Publication Date Title
KR100519787B1 (en) Mtcmos flip-flop circuit capable of retaining data in sleep mode
JP4887024B2 (en) High speed low power clock gated logic circuit
KR100246194B1 (en) D-flip flop
US6310491B1 (en) Sequential logic circuit with active and sleep modes
KR100612417B1 (en) Pulse-based high-speed low-power gated flip-flop circuit
US6922083B2 (en) High speed sampling receiver with reduced output impedance
US6621306B2 (en) Random logic circuit
KR100896177B1 (en) High speed flip-flop
KR100609484B1 (en) Flip-flop for low power consumption
JPH03192915A (en) Flip-flop
US6242940B1 (en) Data input buffer circuit
US20070052466A1 (en) Flip-flop with improved operating speed
KR20090006577A (en) Input buffter of semiconductor memory device
KR100699448B1 (en) High-Credibility Flip-Flop and Mult-Threshold CMOS Latch Circuit Having Low Sub-Threshold Leakage Current
KR100604847B1 (en) Low-power high-speed latch and data storage device having the latch
KR100308130B1 (en) Data Transfer Circuit
KR100378686B1 (en) Flip-Flop circuit
KR100585113B1 (en) Interface circuit including level down shifter
KR100275955B1 (en) D flip-flop
KR100266667B1 (en) Pulse generator
KR100611309B1 (en) Latch and flip-flop having the latch
KR100696959B1 (en) Flipflop circuit
KR101178569B1 (en) Semiconductor memory device for reducing current at data output timing and the method for the same
KR0137692B1 (en) Digital signal processing device
KR100608383B1 (en) Signal detection circuit

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130425

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140609

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee