JP2000232339A - Flip-flop circuit with clock signal controlling function and clock control circuit - Google Patents
Flip-flop circuit with clock signal controlling function and clock control circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、クロック信号制御
機能付フリップフロップ回路及びクロック制御回路に関
するものであり、特に、消費電力の抑制を図ったフリッ
プフロップ回路及び消費電力の抑制を図るためのクロッ
ク制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip-flop circuit having a clock signal control function and a clock control circuit, and more particularly to a flip-flop circuit for suppressing power consumption and a clock for suppressing power consumption. It relates to a control circuit.
【０００２】[0002]
【従来の技術】フリップフロップ回路は、これを動作さ
せるためにクロック信号を入力する必要がある。集積回
路内の論理回路は時間平均で見れば、多くの部分は動作
せずに停止している。しかし、クロック信号は動作周波
数に応じて必ず遷移を行うために、集積回路の消費電力
の多くの部分は、フリップフロップ回路とクロックツリ
ーで占められている。このような一般的なフリップフロ
ップ回路の例を、図１４に示す。この図１４からわかる
ように、クロック信号入力用端子であるＣＰ端子には、
ハイレベルとローレベルが交互に入力され、そのたびに
フリップフロップ回路１００を構成する２４個の全トラ
ンジスタのうち、半分の１２個のトランジスタのゲート
端子が、充放電される。ここで、フリップフロップ回路
での消費電力を低減するための提案としては、特開平４
−２９８１１５号公報がある。この特開平４−２９８１
１５号公報にある回路では、マスタースレーブ型のフリ
ップフロップ回路のデータ入力信号とデータ出力信号と
を比較し、異なる場合のみクロック信号をフリップフロ
ップ回路へ供給し、等しい場合は内部のクロック信号を
ローレベルに固定する構成をとっている。2. Description of the Related Art A flip-flop circuit needs to input a clock signal to operate it. Many parts of a logic circuit in an integrated circuit are stopped without operating when viewed on a time average. However, since the clock signal always transitions according to the operating frequency, a large part of the power consumption of the integrated circuit is occupied by the flip-flop circuit and the clock tree. FIG. 14 shows an example of such a general flip-flop circuit. As can be seen from FIG. 14, the CP terminal which is a clock signal input terminal has:
The high level and the low level are alternately input, and each time, the gate terminals of half of the twelve of the twenty-four transistors constituting the flip-flop circuit 100 are charged and discharged. Here, as a proposal for reducing the power consumption of the flip-flop circuit, see Japanese Patent Laid-Open No.
-298115. Japanese Patent Application Laid-Open No. Hei 4-2981
In the circuit disclosed in Japanese Patent Application Publication No. 15-115, a data input signal and a data output signal of a master-slave type flip-flop circuit are compared, and a clock signal is supplied to the flip-flop circuit only when they are different from each other. The structure is fixed to the level.
【０００３】[0003]
【発明が解決しようとする課題】しかし、この特開平４
−２９８１１５号公報に開示された構成では、クロック
信号がハイレベルにある時にフリップフロップ回路の入
力信号が変化すると、誤動作をするという問題がある。
すなわち、フリップフロップ回路への内部のクロック信
号の供給が停止され、したがって、内部のクロック信号
がローレベルを保っている状態で、フリップフロップ回
路への入力信号が変化したとする。この場合において、
外部からのクロック信号がハイレベルであると、その時
点でフリップフロップ回路へ供給される内部のクロック
信号がローレベルからハイレベルに変化してしまい、誤
動作を生じてしまう。このような問題を解決するため、
Nogawaらは1997 Symposium on VLSI Circuits Dig
est of Technical Paper p101-102において、クロ
ック信号のハイレベルの時間を十分に短くすることで、
誤動作を防ぐ方法を提案している。そして、ハイレベル
の時間の十分短い短パルスのクロック信号を生成する機
構を各フリップフロップ回路に持たせることは、フリッ
プフロップ回路の面積の増大及び消費電力の増大につな
がるので、複数のフリップフロップ回路をグループとし
てまとめ、それらに一括して短パルスのクロック信号を
供給することとしている。しかしながら、パルス状の信
号は配線中を伝搬する際に劣化する傾向が強いため、こ
のような短パルスを生成するクロック信号生成回路と、
フリップフロップ回路との間の距離を、慎重に設計する
必要が生じる。また、このような歪みの影響を考慮した
上で、短パルスのパルス幅を設計する必要も生じる。However, Japanese Patent Laid-Open No.
The configuration disclosed in Japanese Patent Application No. -298115 has a problem that a malfunction occurs when an input signal of the flip-flop circuit changes while the clock signal is at a high level.
That is, it is assumed that the supply of the internal clock signal to the flip-flop circuit is stopped, and thus the input signal to the flip-flop circuit changes while the internal clock signal keeps the low level. In this case,
If the clock signal from the outside is at the high level, the internal clock signal supplied to the flip-flop circuit at that time changes from the low level to the high level, causing a malfunction. To solve these problems,
Nogawa et al. 1997 Symposium on VLSI Circuits Dig
In the est of Technical Paper p101-102, by making the high level time of the clock signal short enough,
A method to prevent malfunction is proposed. Further, providing each flip-flop circuit with a mechanism for generating a short-pulse clock signal having a sufficiently short high-level time leads to an increase in the area of the flip-flop circuit and an increase in power consumption. As a group, and a short pulse clock signal is supplied to them collectively. However, since a pulse-like signal has a strong tendency to deteriorate when propagating in a wiring, a clock signal generation circuit that generates such a short pulse,
The distance from the flip-flop circuit needs to be carefully designed. In addition, it is necessary to design the pulse width of the short pulse in consideration of the influence of such distortion.
【０００４】そこで、本発明は上記課題に鑑みてなされ
たものであり、消費電力の抑制を図りつつ、フリップフ
ロップ回路のデータ入力信号が、どのようなタイミング
で変化したとしても、フリップフロップ回路に誤動作が
生じないにすることを目的とする。しかも、クロック信
号におけるパルス幅の調整を不要にするとともに、クロ
ック信号の伝搬による歪みの問題が生じないようするこ
とを目的とする。Therefore, the present invention has been made in view of the above-mentioned problems, and it is possible to reduce the power consumption and to control the flip-flop circuit even if the data input signal of the flip-flop circuit changes at any timing. The purpose is to prevent malfunction. Moreover, it is another object of the present invention to eliminate the need for adjusting the pulse width of the clock signal and to prevent the problem of distortion due to the propagation of the clock signal.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るクロック信号制御機能付フリップフロ
ップ回路は、データ入力信号と内部クロック信号とが入
力され、前記内部クロック信号に同期して前記データ入
力信号の値を保持してデータ出力信号として出力する、
データ保持出力回路と、前記データ保持出力回路の前記
データ入力信号と前記データ出力信号とが入力され、こ
れらデータ入力信号とデータ出力信号とが不一致の場合
を検出して不一致信号を出力する、不一致検出回路と、
外部クロック信号と前記不一致信号とが入力され、前記
データ入力信号と前記データ出力信号とが不一致の場合
には、前記外部クロック信号の立ち上がり又は立ち下が
りに同期して、前記外部クロック信号の１サイクルより
も短いパルスを前記内部クロック信号として出力し、前
記データ入力信号と前記データ出力信号とが一致する場
合には、第１レベルの信号を前記内部クロック信号とし
て出力する、クロック制御回路と、を備えたことを特徴
とする。また、本発明に係るクロック制御回路は、外部
クロック信号と供給制御信号とが入力され、内部クロッ
ク信号を出力する、クロック制御回路であって、前記内
部クロック信号は、クロック制御信号と前記外部クロッ
ク信号の論理積であり、前記クロック制御信号は前記供
給制御信号と伝搬制御信号の論理積であり、前記伝搬制
御信号は前記クロック制御信号と前記外部クロック信号
の否定の論理和である、ことを特徴とする。In order to solve the above problems, a flip-flop circuit with a clock signal control function according to the present invention receives a data input signal and an internal clock signal, and synchronizes with the internal clock signal. Holding the value of the data input signal and outputting it as a data output signal,
A data holding output circuit, the data input signal and the data output signal of the data holding output circuit being input, detecting a mismatch between the data input signal and the data output signal, and outputting a mismatch signal; A detection circuit;
When the external clock signal and the mismatch signal are input and the data input signal and the data output signal do not match, one cycle of the external clock signal is synchronized with the rising or falling of the external clock signal. A clock control circuit that outputs a shorter pulse as the internal clock signal and outputs a first level signal as the internal clock signal when the data input signal and the data output signal match. It is characterized by having. The clock control circuit according to the present invention is a clock control circuit to which an external clock signal and a supply control signal are input and outputs an internal clock signal, wherein the internal clock signal includes a clock control signal and the external clock. And the clock control signal is the logical product of the supply control signal and the propagation control signal, and the propagation control signal is the logical OR of the NOT of the clock control signal and the external clock signal. Features.
【０００６】[0006]
【発明の実施の形態】〔第１実施形態〕本発明の第１実
施形態は、入力信号が変化した時のみフリップフロップ
回路へ内部クロック信号を供給するクロック制御回路を
各フリップフロップ回路に内蔵するとともに、このクロ
ック制御回路は外部クロック信号の立ち上がりに同期し
て内部クロック信号を供給し、データ出力信号の変化が
確定したことを検出してから内部クロック信号の供給を
停止することにより、フリップフロップ回路には短パル
スの内部クロック信号が供給されたのと同じ効果が得ら
れるようにしたものである。そして、これにより、外部
クロック信号のパルス幅の調整を不要にし、短パルスの
外部クロック信号を伝搬させることにより生ずる歪みの
問題が生じないようにしたものである。より詳しくを、
以下に説明する。図１は本実施形態に係るクロック信号
制御機能付フリップフロップ回路の回路構成の一例を示
す図である。この図１からわかるように、このクロック
信号制御機能付フリップフロップ回路は、フリップフロ
ップ回路１０と、不一致検出回路ＤＤＣと、クロック制
御回路ＣＣＣとを、備えて構成されている。フリップフ
ロップ回路１０の入力端子Ｄにはデータ入力信号ＤＩＳ
が入力され、出力端子Ｑからはデータ出力信号ＤＯＳが
出力され、クロック入力端子には内部クロック信号ＩＣ
ＬＫが入力される。このフリップフロップ回路１０は、
マスタースレーブ型のフリップフロップ回路であり、内
部クロック信号ＩＣＬＫの立ち上がり時のデータ入力信
号ＤＩＳの値を、次の内部クロック信号ＩＣＬＫの立ち
上がり時まで保持する機能を有している。このフリップ
フロップ回路１０が、本実施形態におけるデータ保持出
力回路を構成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] In a first embodiment of the present invention, each flip-flop circuit incorporates a clock control circuit for supplying an internal clock signal to the flip-flop circuit only when an input signal changes. At the same time, this clock control circuit supplies an internal clock signal in synchronization with the rising edge of the external clock signal, stops the supply of the internal clock signal after detecting that the change of the data output signal has been determined, The circuit has the same effect as when a short pulse internal clock signal is supplied. This eliminates the need for adjusting the pulse width of the external clock signal, thereby preventing the problem of distortion caused by propagating a short-pulse external clock signal. For more details,
This will be described below. FIG. 1 is a diagram illustrating an example of a circuit configuration of a flip-flop circuit with a clock signal control function according to the present embodiment. As can be seen from FIG. 1, the flip-flop circuit with a clock signal control function includes a flip-flop circuit 10, a mismatch detection circuit DDC, and a clock control circuit CCC. The input terminal D of the flip-flop circuit 10 has a data input signal DIS
Is input, an output terminal Q outputs a data output signal DOS, and a clock input terminal has an internal clock signal IC.
LK is input. This flip-flop circuit 10
This is a master-slave type flip-flop circuit and has a function of holding the value of the data input signal DIS at the time of rising of the internal clock signal ICLK until the next rising of the internal clock signal ICLK. The flip-flop circuit 10 constitutes a data holding output circuit according to the present embodiment.
【０００７】不一致検出回路ＤＤＣには、フリップフロ
ップ回路１０のデータ入力信号ＤＩＳとデータ出力信号
ＤＯＳとが入力されており、不一致信号ＤＳを出力す
る。不一致検出回路ＤＤＣは、これらデータ入力信号Ｄ
ＩＳとデータ出力信号ＤＯＳとが、一致しているか否か
を検出する回路であり、データ入力信号ＤＩＳとデータ
出力信号ＤＯＳの不一致を検出した場合に、不一致信号
ＤＳを生成する。この不一致信号ＤＳは、クロック制御
回路ＣＣＣに入力される。本実施形態では、データ入力
信号ＤＩＳとデータ出力信号ＤＯＳから、不一致信号Ｄ
Ｓを生成するとしたが、フリップフロップ１０内部にお
けるデータ入力信号ＤＩＳと等価な信号や、データ出力
信号ＤＯＳと等価な信号から、不一致信号ＤＳを生成す
ることも可能である。また、不一致信号ＤＳを生成する
ためには、排他的論理和（ＥＸＯＲ）回路を用いること
が効率的である。クロック制御回路ＣＣＣには、この不
一致信号ＤＳの他に、外部からの外部クロック信号信号
ＥＣＬＫが入力されており、前述した内部クロック信号
ＩＣＬＫをフリップフロップ回路１０へ出力する。この
クロック制御回路ＣＣＣは、ＮＯＴ回路１２と、ＡＮＤ
回路１４と、ＯＲ回路１６と、ＡＮＤ回路１８とを、備
えて構成されている。外部クロック信号ＥＣＬＫはＮＯ
Ｔ回路１２とＡＮＤ回路１４とに入力されている。ＮＯ
Ｔ回路１２の出力信号はＯＲ回路１６に入力されてい
る。このＯＲ回路１６の出力信号である伝搬制御信号Ｔ
ＣＳは、ＡＮＤ回路１８に入力されている。このＡＮＤ
回路１８には、一致検出回路ＤＤＣからの不一致信号Ｄ
Ｓも入力されており、その出力信号としてのクロック制
御信号ＣＣＳを、ＡＮＤ回路１４とＯＲ回路１６とに出
力する。つまり、不一致信号ＤＳと伝搬制御信号ＴＣＳ
との論理積により、クロック制御信号ＣＣＳを生成す
る。また、信号伝搬制御信号ＴＣＳは、外部クロック信
号ＥＣＬＫの否定と、クロック制御信号ＣＣＳとの、論
理和により生成される。ＡＮＤ回路１４には、このクロ
ック制御信号ＣＣＳと、前述した外部クロック信号ＥＣ
ＬＫとが入力されており、出力信号として内部クロック
信号ＩＣＬＫをフリップフロップ回路１０に出力する。
すなわち、クロック制御信号ＣＣＳと外部クロック信号
ＥＣＬＫの論理積により内部クロック信号ＩＣＬＫが生
成される。[0007] The data input signal DIS and the data output signal DOS of the flip-flop circuit 10 are input to the mismatch detection circuit DDC, and the mismatch detection circuit DDC outputs a mismatch signal DS. The non-coincidence detection circuit DDC outputs these data input signals D
This is a circuit for detecting whether or not the IS and the data output signal DOS match, and generates a mismatch signal DS when detecting a mismatch between the data input signal DIS and the data output signal DOS. This mismatch signal DS is input to the clock control circuit CCC. In this embodiment, the mismatch signal D is obtained from the data input signal DIS and the data output signal DOS.
Although S is generated, the mismatch signal DS can be generated from a signal equivalent to the data input signal DIS inside the flip-flop 10 or a signal equivalent to the data output signal DOS. To generate the mismatch signal DS, it is efficient to use an exclusive OR (EXOR) circuit. The clock control circuit CCC receives an external clock signal signal ECLK from the outside in addition to the mismatch signal DS, and outputs the above-described internal clock signal ICLK to the flip-flop circuit 10. The clock control circuit CCC includes a NOT circuit 12 and an AND circuit.
The circuit includes a circuit 14, an OR circuit 16, and an AND circuit 18. External clock signal ECLK is NO
It is input to the T circuit 12 and the AND circuit 14. NO
The output signal of the T circuit 12 is input to the OR circuit 16. A propagation control signal T which is an output signal of the OR circuit 16
CS is input to the AND circuit 18. This AND
The circuit 18 includes a mismatch signal D from the match detection circuit DDC.
S is also input, and outputs a clock control signal CCS as an output signal to the AND circuit 14 and the OR circuit 16. That is, the mismatch signal DS and the propagation control signal TCS
And generates a clock control signal CCS. Further, the signal propagation control signal TCS is generated by a logical OR of the negation of the external clock signal ECLK and the clock control signal CCS. The AND circuit 14 has the clock control signal CCS and the external clock signal EC described above.
LK, and outputs an internal clock signal ICLK to the flip-flop circuit 10 as an output signal.
That is, the internal clock signal ICLK is generated by the logical product of the clock control signal CCS and the external clock signal ECLK.
【０００８】次に、図２及び図３に基づいて本実施形態
に係るクロック信号制御機能付フリップフロップ回路の
動作を説明する。図２は外部クロック信号ＥＣＬＫがロ
ーの時にデータ入力信号ＤＩＳが変化した場合のタイミ
ングチャートを示す図であり、図３は外部クロック信号
ＥＣＬＫがハイの時にデータ入力信号ＤＩＳが変化した
場合のタイミングチャートを示す図である。まず、図２
に基づいて、外部クロック信号ＥＣＬＫがローの時にデ
ータ入力信号ＤＩＳが変化した場合の動作を説明する。
この図２からわかるように、時刻ｔ１でデータ入力信号
ＤＩＳがローからハイに切り替わったとする。すると、
フリップフロップ回路１０におけるデータ入力信号ＤＩ
Ｓとデータ出力信号ＤＯＳとが不一致になるので、不一
致検出回路ＤＤＣの不一致信号ＤＳがローからハイに切
り替わる。この時刻ｔ１においては伝搬制御信号ＴＣＳ
もハイであるので、クロック制御信号ＣＣＳもローから
ハイに切り替わる。但し、外部クロック信号ＥＣＬＫが
ローであるので、内部クロック信号ＩＣＬＫはローのま
まである。次に、時刻ｔ２で外部クロック信号ＥＣＬＫ
がローからハイに切り替わる。すると、クロック制御信
号ＣＣＳがハイであるので、内部クロック信号ＩＣＬＫ
もローからハイに切り替わる。この内部クロック信号Ｉ
ＣＬＫはフリップフロップ回路１０に入力されており、
この内部クロック信号ＩＣＬＫの立ち上がりに同期し
て、フリップフロップ回路１０は動作する。すなわち、
フリップフロップ回路１０は、この内部クロック信号Ｉ
ＣＬＫの立ち上がり時のデータ入力信号ＤＩＳの値を、
データ出力信号ＤＯＳとして出力する。但し、この際に
は、フリップフロップ回路１０の動作の遅延時間とし
て、ΔＴを要する。したがって、時刻ｔ２からΔＴだけ
経過した時刻ｔ３において、データ出力信号ＤＯＳはロ
ーからハイに切り替わる。Next, the operation of the flip-flop circuit with a clock signal control function according to the present embodiment will be described with reference to FIGS. FIG. 2 is a timing chart when the data input signal DIS changes when the external clock signal ECLK is low. FIG. 3 is a timing chart when the data input signal DIS changes when the external clock signal ECLK is high. FIG. First, FIG.
, The operation when the data input signal DIS changes when the external clock signal ECLK is low will be described.
As can be seen from FIG. 2, it is assumed that the data input signal DIS switches from low to high at time t1. Then
Data input signal DI in flip-flop circuit 10
Since S does not match the data output signal DOS, the mismatch signal DS of the mismatch detection circuit DDC switches from low to high. At time t1, propagation control signal TCS
Is also high, the clock control signal CCS also switches from low to high. However, since the external clock signal ECLK is low, the internal clock signal ICLK remains low. Next, at time t2, the external clock signal ECLK
Switches from low to high. Then, since the clock control signal CCS is high, the internal clock signal ICLK
Also switches from low to high. This internal clock signal I
CLK is input to the flip-flop circuit 10,
The flip-flop circuit 10 operates in synchronization with the rise of the internal clock signal ICLK. That is,
The flip-flop circuit 10 receives the internal clock signal I
The value of the data input signal DIS at the rise of CLK is
Output as a data output signal DOS. However, in this case, ΔT is required as a delay time of the operation of the flip-flop circuit 10. Therefore, at time t3 when ΔT has elapsed from time t2, the data output signal DOS switches from low to high.
【０００９】この時刻ｔ３において、データ出力信号Ｄ
ＯＳとデータ入力信号ＤＩＳとが一致するので、不一致
信号ＤＳがハイからローに切り替わる。このため、クロ
ック制御信号ＣＣＳもハイからローに切り替わり、内部
クロック信号ＩＣＬＫもハイからローに切り替わる。次
に、図３に基づいて、外部クロック信号ＥＣＬＫがハイ
の時にデータ入力信号ＤＩＳが変化した場合の動作を説
明する。この図３からわかるように、時刻ｔ１でデータ
入力信号ＤＩＳがローからハイに切り替わったとする。
すると、フリップフロップ回路１０におけるデータ入力
信号ＤＩＳとデータ出力信号ＤＯＳとが不一致になるの
で、不一致検出回路ＤＤＣの不一致信号ＤＳがローから
ハイに切り替わる。但し、この時刻ｔ１においては伝搬
制御信号ＴＣＳはローであるので、クロック制御信号Ｃ
ＣＳもローのままである。したがって、内部クロック信
号ＩＣＬＫもローのままである。次に、時刻ｔ２で外部
クロック信号ＥＣＬＫがハイからローに切り替わり、伝
搬制御信号ＴＣＳがローからハイに切り替わる。伝搬制
御信号ＴＣＳと不一致信号ＤＳとがともにハイであるの
で、クロック制御信号ＣＣＳもローからハイに切り替わ
る。但し、外部クロック信号ＥＣＬＫがローであるの
で、この時刻ｔ２においては、内部クロック信号ＩＣＬ
Ｋもローのままである。At time t3, data output signal D
Since the OS matches the data input signal DIS, the mismatch signal DS switches from high to low. Therefore, the clock control signal CCS also switches from high to low, and the internal clock signal ICLK also switches from high to low. Next, an operation when the data input signal DIS changes when the external clock signal ECLK is high will be described with reference to FIG. As can be seen from FIG. 3, it is assumed that the data input signal DIS switches from low to high at time t1.
Then, since the data input signal DIS and the data output signal DOS in the flip-flop circuit 10 do not match, the mismatch signal DS of the mismatch detection circuit DDC switches from low to high. However, since the propagation control signal TCS is low at time t1, the clock control signal CCS is low.
CS remains low. Therefore, the internal clock signal ICLK also remains low. Next, at time t2, the external clock signal ECLK switches from high to low, and the propagation control signal TCS switches from low to high. Since both the propagation control signal TCS and the mismatch signal DS are high, the clock control signal CCS also switches from low to high. However, since the external clock signal ECLK is low, at this time t2, the internal clock signal ICL
K remains low.
【００１０】次に、時刻ｔ３で外部クロック信号ＥＣＬ
Ｋがローからハイに切り替わる。すると、クロック制御
信号ＣＣＳもハイであるので、内部クロック信号ＩＣＬ
Ｋもローからハイに切り替わる。この内部クロック信号
ＩＣＬＫはフリップフロップ回路１０に入力されてお
り、この内部クロック信号ＩＣＬＫの立ち上がりに同期
して、フリップフロップ回路１０は動作する。すなわ
ち、フリップフロップ回路１０は、この内部クロック信
号ＩＣＬＫの立ち上がり時のデータ入力信号ＤＩＳの値
を、データ出力信号ＤＯＳとして出力する。但し、この
際には、フリップフロップ回路１０の動作の遅延時間と
して、ΔＴを要する。したがって、時刻ｔ３からΔＴだ
け経過した時刻ｔ４において、データ出力信号ＤＯＳは
ローからハイに切り替わる。この時刻ｔ４において、デ
ータ出力信号ＤＯＳとデータ入力信号ＤＩＳとが一致す
るので、不一致信号ＤＳがハイからローに切り替わる。
このため、クロック制御信号ＣＣＳもハイからローに切
り替わり、内部クロック信号ＩＣＬＫもハイからローに
切り替わる。以上のように、本実施形態に係るクロック
信号制御機能付フリップフロップ回路によれば、データ
入力信号ＤＩＳとデータ出力信号ＤＯＳとが一致してい
るときには、内部クロック信号ＩＣＬＫをローに固定
し、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが
一致していないときのみ内部クロック信号ＩＣＬＫをフ
リップフロップ回路１０へ供給するようにしたので、消
費電力の抑制を図ることができる。特に、データ入力信
号があまり変化しないような、データ遷移確率の低い場
合には、大幅な消費電力の抑制を図ることができる。Next, at time t3, the external clock signal ECL
K switches from low to high. Then, since the clock control signal CCS is also high, the internal clock signal ICL
K also switches from low to high. The internal clock signal ICLK is input to the flip-flop circuit 10, and the flip-flop circuit 10 operates in synchronization with the rise of the internal clock signal ICLK. That is, flip-flop circuit 10 outputs the value of data input signal DIS at the time of rising of internal clock signal ICLK as data output signal DOS. However, in this case, ΔT is required as a delay time of the operation of the flip-flop circuit 10. Therefore, at time t4 when ΔT has elapsed from time t3, the data output signal DOS switches from low to high. At time t4, since the data output signal DOS matches the data input signal DIS, the mismatch signal DS switches from high to low.
Therefore, the clock control signal CCS also switches from high to low, and the internal clock signal ICLK also switches from high to low. As described above, according to the flip-flop circuit with the clock signal control function according to the present embodiment, when the data input signal DIS matches the data output signal DOS, the internal clock signal ICLK is fixed to low and the data Since the internal clock signal ICLK is supplied to the flip-flop circuit 10 only when the input signal DIS does not match the data output signal DOS, power consumption can be reduced. In particular, when the data transition probability is low such that the data input signal does not change much, the power consumption can be significantly reduced.
【００１１】しかも、クロック制御回路ＣＣＣを設ける
ことにより、外部クロック信号ＥＣＬＫの立ち上がりに
同期させて内部クロック信号ＩＣＬＫも立ち上げること
としたので、外部クロック信号ＥＣＬＫがローの時にデ
ータ入力信号ＤＩＳが変化した場合でも、外部クロック
信号ＥＣＬＫがハイの時にデータ入力信号ＤＩＳが変化
した場合でも、このクロック信号制御機能付フリップフ
ロップ回路に誤動作が生じないようにすることができ
る。しかも、内部クロック信号ＩＣＬＫを、外部クロッ
ク信号ＥＣＬＫの立ち上がりに同期させて立ち上げ、デ
ータ出力信号ＤＯＳの変化を検出して立ち下げることと
したので、結果として短パルスの内部クロック信号ＩＣ
ＬＫを得ることができる。このため、内部クロック信号
ＩＣＬＫのパルス幅は、外部クロック信号ＥＣＬＫの１
クロックサイクルより、短くなる。また、内部クロック
信号ＩＣＬＫにおけるパルスのパルス幅の終端は、デー
タ入力信号ＤＩＳとデータ出力信号ＤＯＳとが一致した
タイミングと同期して定められることとしたので、パル
ス幅が短すぎてフリップフロップ回路１０が動作しなく
なるという事態を回避することができる。このため、従
来のように外部クロック信号として、パルス状のクロッ
クを用いる場合と比べて、配線中の伝搬過程における劣
化をそれほど意識しないで設計することができるように
なる。Further, by providing the clock control circuit CCC, the internal clock signal ICLK also rises in synchronization with the rising of the external clock signal ECLK. Therefore, when the external clock signal ECLK is low, the data input signal DIS changes. In this case, even if the data input signal DIS changes when the external clock signal ECLK is high, it is possible to prevent the flip-flop circuit with the clock signal control function from malfunctioning. In addition, since the internal clock signal ICLK rises in synchronization with the rising of the external clock signal ECLK and the change in the data output signal DOS is detected and falls, the internal clock signal IC having a short pulse
LK can be obtained. Therefore, the pulse width of the internal clock signal ICLK is one pulse of the external clock signal ECLK.
It is shorter than the clock cycle. Further, since the end of the pulse width of the pulse in the internal clock signal ICLK is determined in synchronization with the timing when the data input signal DIS and the data output signal DOS match, the pulse width is too short and the flip-flop circuit 10 Can be avoided. For this reason, compared to the case where a pulse-like clock is used as the external clock signal as in the related art, it is possible to design the circuit without paying much attention to the deterioration in the propagation process in the wiring.
【００１２】〔第２実施形態〕本発明の第２実施形態
は、第１実施形態のクロック信号制御機能付フリップフ
ロップ回路におけるマスタースレーブ型のフリップフロ
ップ回路及び不一致検出回路の具体的構成を論理素子レ
ベルであらわしたものである。図４は、この第２実施形
態に係るクロック信号制御機能付フリップフロップ回路
を示す図である。フリップフロップ回路１０は、直列的
に接続された、クロックドインバータ１０ａと、ＮＯＴ
回路１０ｂと、トランスミッションゲート１０ｃと、Ｎ
ＯＴ回路１０ｄと、ＮＯＴ回路１０ｅとを、備えて構成
されている。さらに、フリップフロップ回路１０は、Ｎ
ＯＴ回路１０ｂと並列に接続されたクロックドインバー
タ１０ｆと、ＮＯＴ回路１０ｄと並列に接続されたクロ
ックドインバータ１０ｇとを、備えて構成されている。
これらのうち、クロックドインバータ１０ｆとトランス
ミッションゲート１０ｃは、内部クロック信号ＩＣＬＫ
がハイの時、通過状態となる。また、クロックドインバ
ータ１０ａ、１０ｇは、反転内部クロック信号／ＩＣＬ
Ｋがハイの時、通過状態となる。クロックドインバータ
１０ａには、このフリップフロップ回路１０の入力とし
てのデータ入力信号ＤＩＳが入力され、ＮＯＴ回路１０
ｅからは、このフリップフロップ回路１０の出力として
のデータ出力信号ＤＯＳが出力される。[Second Embodiment] In a second embodiment of the present invention, a specific configuration of a master-slave type flip-flop circuit and a mismatch detecting circuit in the flip-flop circuit with a clock signal control function of the first embodiment is described as a logic element. It is expressed at the level. FIG. 4 is a diagram showing a flip-flop circuit with a clock signal control function according to the second embodiment. The flip-flop circuit 10 includes a clocked inverter 10a connected in series, and a NOT
Circuit 10b, transmission gate 10c, N
It is configured to include an OT circuit 10d and a NOT circuit 10e. Further, the flip-flop circuit 10
The configuration includes a clocked inverter 10f connected in parallel with the OT circuit 10b and a clocked inverter 10g connected in parallel with the NOT circuit 10d.
Among these, the clocked inverter 10f and the transmission gate 10c are connected to the internal clock signal ICLK.
When is high, it is in a passing state. In addition, clocked inverters 10a and 10g output inverted internal clock signal / ICL.
When K is high, it passes. The clocked inverter 10a receives the data input signal DIS as an input of the flip-flop circuit 10, and the NOT circuit 10a
e outputs a data output signal DOS as an output of the flip-flop circuit 10.
【００１３】これら各素子のうち、クロックドインバー
タ１０ａ、１０ｆと、ＮＯＴ回路１０ｂとで、マスター
ラッチ回路ＭＬを構成し、インバータ１０ｄ、１０ｅ
と、クロックドインバータ１０ｇとで、スレーブラッチ
回路ＳＬを構成している。不一致検出回路ＤＤＣは、ｎ
型ＭＯＳトランジスタＮＭ１、ＮＭ２と、ｐ型ＭＯＳト
ランジスタＰＭ１、ＰＭ２とを、備えて構成されてい
る。この不一致検出回路ＤＤＣは、データ入力信号ＤＩ
Ｓとデータ出力信号ＤＯＳとの不一致を検出した場合
に、ローの不一致信号／ＤＳを出力するよう構成されて
いる。ｎ型ＭＯＳトランジスタＮＭ１の制御端子には、
データ入力信号ＤＩＳが入力されている。ｎ型ＭＯＳト
ランジスタＮＭ１の入力端子は、ＮＯＴ回路１０ｄの入
力側に接続されている。したがって、ｎ型ＭＯＳトラン
ジスタＮＭ１の入力端子には、データ出力信号ＤＯＳと
等価な信号が入力されている。ｎ型ＭＯＳトランジスタ
ＮＭ１の出力端子はクロック制御回路ＣＣＣ２へ接続さ
れている。ｐ型ＭＯＳトランジスタＰＭ１の制御端子
は、ＮＯＴ回路１０ｂの入力側に接続されている。した
がって、ｐ型ＭＯＳトランジスタＰＭ１の制御端子に
は、データ入力信号ＤＩＳの反転信号と等価な信号が入
力されている。ｐ型ＭＯＳトランジスタＰＭ１の入力端
子は、ＮＯＴ回路１０ｄの入力側に接続されている。し
たがって、ｐ型ＭＯＳトランジスタＰＭ１の入力端子に
は、データ出力信号ＤＯＳと等価な信号が入力されてい
る。ｐ型ＭＯＳトランジスタＰＭ１の出力端子はクロッ
ク制御回路ＣＣＣ２へ接続されている。Of these elements, a clocked inverter 10a, 10f and a NOT circuit 10b constitute a master latch circuit ML, and inverters 10d, 10e
And the clocked inverter 10g constitute a slave latch circuit SL. The mismatch detection circuit DDC
It is configured to include type MOS transistors NM1 and NM2 and p-type MOS transistors PM1 and PM2. The mismatch detection circuit DDC is connected to the data input signal DI
When a mismatch between S and the data output signal DOS is detected, a low mismatch signal / DS is output. The control terminal of the n-type MOS transistor NM1 includes:
The data input signal DIS is input. The input terminal of the n-type MOS transistor NM1 is connected to the input side of the NOT circuit 10d. Therefore, a signal equivalent to the data output signal DOS is input to the input terminal of the n-type MOS transistor NM1. The output terminal of the n-type MOS transistor NM1 is connected to the clock control circuit CCC2. The control terminal of the p-type MOS transistor PM1 is connected to the input side of the NOT circuit 10b. Therefore, a signal equivalent to the inverted signal of the data input signal DIS is input to the control terminal of the p-type MOS transistor PM1. The input terminal of the p-type MOS transistor PM1 is connected to the input side of the NOT circuit 10d. Therefore, a signal equivalent to the data output signal DOS is input to the input terminal of the p-type MOS transistor PM1. The output terminal of the p-type MOS transistor PM1 is connected to the clock control circuit CCC2.
【００１４】ｎ型ＭＯＳトランジスタＮＭ２の制御端子
は、ＮＯＴ回路１０ｂの入力側に接続されている。した
がって、ｎ型ＭＯＳトランジスタＮＭ２の制御端子に
は、データ入力信号ＤＩＳの反転信号と等価な信号が入
力されている。ｎ型ＭＯＳトランジスタＮＭ２の入力端
子は、ＮＯＴ回路１０ｅの入力側に接続されている。し
たがって、ｎ型ＭＯＳトランジスタＮＭ２の入力端子に
は、データ出力信号ＤＯＳの反転信号と等価な信号が入
力されている。ｎ型ＭＯＳトランジスタＮＭ２の出力端
子はクロック制御回路ＣＣＣ２へ接続されている。ｐ型
ＭＯＳトランジスタＰＭ２の制御端子には、データ入力
信号ＤＩＳが入力されている。ｐ型ＭＯＳトランジスタ
ＰＭ２の入力端子は、ＮＯＴ回路１０ｅの入力側に接続
されている。したがって、ｐ型ＭＯＳトランジスタＰＭ
２の入力端子には、データ出力信号ＤＯＳの反転信号と
等価な信号が入力されている。ｐ型ＭＯＳトランジスタ
ＰＭ２の出力端子はクロック制御回路ＣＣＣ２へ接続さ
れている。クロック制御回路ＣＣＣ２は、回路構成が効
率的になるように論理変換を行っている。但し、論理的
には図１に示すクロック制御回路ＣＣＣと等価である。
また、反転内部クロック信号／ＩＣＬＫを生成するＮＯ
Ｔ回路と、クロック制御回路ＣＣＣの２入力のＡＮＤ回
路１４を結合し、２入力のＮＡＮＤ回路とすることで、
トランジスタ数の削減を図っている。したがって、クロ
ック制御回路ＣＣＣ２は、ＮＯＴ回路１１とＡＮＤ回路
１３とＮＯＲ回路１５とＮＡＮＤ回路１７とＮＯＴ回路
１９とを備えて構成されている。The control terminal of the n-type MOS transistor NM2 is connected to the input side of the NOT circuit 10b. Therefore, a signal equivalent to an inverted signal of the data input signal DIS is input to the control terminal of the n-type MOS transistor NM2. The input terminal of the n-type MOS transistor NM2 is connected to the input side of the NOT circuit 10e. Therefore, a signal equivalent to the inverted signal of the data output signal DOS is input to the input terminal of the n-type MOS transistor NM2. The output terminal of the n-type MOS transistor NM2 is connected to the clock control circuit CCC2. The data input signal DIS is input to the control terminal of the p-type MOS transistor PM2. The input terminal of the p-type MOS transistor PM2 is connected to the input side of the NOT circuit 10e. Therefore, the p-type MOS transistor PM
A signal equivalent to an inverted signal of the data output signal DOS is input to the input terminal 2. The output terminal of the p-type MOS transistor PM2 is connected to the clock control circuit CCC2. The clock control circuit CCC2 performs logical conversion so that the circuit configuration is efficient. However, it is logically equivalent to the clock control circuit CCC shown in FIG.
NO for generating inverted internal clock signal / ICLK
By combining the T circuit and the two-input AND circuit 14 of the clock control circuit CCC to form a two-input NAND circuit,
The number of transistors is reduced. Therefore, the clock control circuit CCC2 includes the NOT circuit 11, the AND circuit 13, the NOR circuit 15, the NAND circuit 17, and the NOT circuit 19.
【００１５】ＡＮＤ回路１３には、外部クロック信号Ｅ
ＣＬＫとクロック制御信号ＣＣＳを反転した信号とが入
力され、伝搬制御信号／ＴＣＳを出力する。ＮＯＲ回路
１５には、不一致信号／ＤＳと伝搬制御信号／ＴＣＳと
が入力され、クロック制御信号ＣＣＳを出力する。ＮＡ
ＮＤ回路１７には、クロック制御信号ＣＣＳと外部クロ
ック信号ＥＣＬＫとが入力され、反転内部クロック信号
／ＩＣＬＫを出力する。ＮＯＴ回路１９には反転内部ク
ロック信号／ＩＣＬＫが入力され、内部クロック信号Ｉ
ＣＬＫを出力する。この第２実施形態に係るクロック信
号制御機能付フリップフロップ回路の動作は、上述した
第１実施形態と同様のものであるので、その説明は省略
する。 〔第３実施形態〕本発明の第３実施形態は、フリップフ
ロップ回路におけるマスターラッチ回路部分をダイナミ
ック回路で構成することによりトランジスタ数の削減を
図ったものである。図５は本実施形態に係るクロック信
号制御機能付フリップフロップ回路の回路構成の一例を
示す図である。上述した第２実施形態においては、図４
からわかるように、マスタースレーブ型のフリップフロ
ップ回路１０をスタティック回路で構成した。これに対
して、第３実施形態においては、図５からわかるよう
に、本発明に係るクロック制御回路ＣＣＣ、ＣＣＣ２で
は内部クロック信号ＩＣＬＫのハイである時間が非常に
短いので、フリップフロップ回路２０のマスターラッチ
回路ＭＬ２をダイナミック回路で構成した。すなわち、
マスターラッチ回路をＮＯＴ回路１０ｈとトランスミッ
ションゲート１０ｉとＮＯＴ回路１０ｊとを直列的に接
続することにより構成した。The AND circuit 13 has an external clock signal E
CLK and a signal obtained by inverting the clock control signal CCS are input, and a propagation control signal / TCS is output. The NOR circuit 15 receives the mismatch signal / DS and the propagation control signal / TCS, and outputs a clock control signal CCS. NA
The ND circuit 17 receives the clock control signal CCS and the external clock signal ECLK and outputs an inverted internal clock signal / ICLK. NOT circuit 19 receives inverted internal clock signal / ICLK, and outputs internal clock signal ICLK.
CLK is output. The operation of the flip-flop circuit with a clock signal control function according to the second embodiment is the same as that of the above-described first embodiment, and a description thereof will be omitted. [Third Embodiment] In a third embodiment of the present invention, the number of transistors is reduced by configuring a master latch circuit portion in a flip-flop circuit with a dynamic circuit. FIG. 5 is a diagram illustrating an example of a circuit configuration of the flip-flop circuit with a clock signal control function according to the present embodiment. In the second embodiment described above, FIG.
As can be seen from the figure, the master-slave type flip-flop circuit 10 was constituted by a static circuit. On the other hand, in the third embodiment, as can be seen from FIG. 5, in the clock control circuits CCC and CCC2 according to the present invention, since the time during which the internal clock signal ICLK is high is extremely short, the flip-flop circuit 20 The master latch circuit ML2 was constituted by a dynamic circuit. That is,
The master latch circuit is configured by connecting a NOT circuit 10h, a transmission gate 10i, and a NOT circuit 10j in series.
【００１６】すなわち、ＮＯＴ回路１０ｈ、１０ｊと、
トランスミッションゲート１０ｉとで、マスターラッチ
回路ＭＬ２を構成し、インバータ１０ｄ、１０ｅと、ク
ロックドインバータ１０ｇとで、スレーブラッチ回路Ｓ
Ｌを構成した。このようにフリップフロップ回路２０の
マスターラッチ回路ＭＬ２をダイナミック回路で構成す
ることにより、トランジスタ数の削減を図ることができ
る。 〔第４実施形態〕本発明の第４実施形態は、内部クロッ
ク信号ＩＣＬＫのハイの時間が非常に短いことに着目し
て、第１実施形態におけるフリップフロップ回路をラッ
チ回路に置き換えることにより、トランジスタ数の削減
を図ったものである。図６は、第４実施形態に係るクロ
ック信号制御機能付フリップフロップ回路の回路構成の
一例を示す図である。この図６からわかるように、この
クロック信号制御機能付フリップフロップ回路は、ラッ
チ回路２２を備えて構成されている。すなわち、図１に
示す第１実施形態に係るクロック信号制御機能付フリッ
プフロップ回路におけるフリップフロップ回路１０の代
わりに、図６に示すように、ラッチ回路２２を設けてい
る。これは、内部クロック信号ＩＣＬＫのハイである時
間が非常に短いので、ラッチ回路２２でフリップフロッ
プ回路１０を置換しても、エッジトリガー型のフリップ
フロップ動作を得ることができるためである。That is, NOT circuits 10h and 10j,
The transmission gate 10i forms a master latch circuit ML2, and the inverters 10d and 10e and the clocked inverter 10g form a slave latch circuit S
L was constructed. By configuring the master latch circuit ML2 of the flip-flop circuit 20 with a dynamic circuit in this manner, the number of transistors can be reduced. [Fourth Embodiment] The fourth embodiment of the present invention focuses on the fact that the high time of the internal clock signal ICLK is very short, and replaces the flip-flop circuit in the first embodiment with a latch circuit. This is to reduce the number. FIG. 6 is a diagram illustrating an example of a circuit configuration of a flip-flop circuit with a clock signal control function according to the fourth embodiment. As can be seen from FIG. 6, the flip-flop circuit with a clock signal control function includes a latch circuit 22. That is, instead of the flip-flop circuit 10 in the flip-flop circuit with the clock signal control function according to the first embodiment shown in FIG. 1, a latch circuit 22 is provided as shown in FIG. This is because the time during which the internal clock signal ICLK is high is very short, so that even if the flip-flop circuit 10 is replaced with the latch circuit 22, an edge-triggered flip-flop operation can be obtained.
【００１７】この図６に示すラッチ回路２２は、内部ク
ロック信号ＩＣＬＫがハイの間は、入力端子Ｄのデータ
入力信号ＤＩＳの値を出力端子Ｑの出力に伝えて、デー
タ出力信号ＤＯＳとして出力する。一方、内部クロック
信号ＩＣＬＫがローの間は、内部クロック信号ＩＣＬＫ
の立ち下がり時における出力端子Ｑの値を保持して、デ
ータ出力信号ＤＯＳとして出力する。このラッチ回路２
２が、本実施形態におけるデータ保持出力回路を構成す
る。このようにクロック信号制御機能付フリップフロッ
プ回路を構成することにより、トランジスタ数の削減を
図ることができる。すなわち、本実施形態に係る構成で
は、上述した第３実施形態に係る構成と比較して、フリ
ップフロップの特性の一つであるホールドタイム特性が
悪化するものの、さらにトランジスタ数を削減すること
ができる。すなわち、ホールドタイム特性が悪化して、
内部クロック信号ＩＣＬＫのパルス幅が広くなる傾向が
あるものの、さらなるトランジスタ数の削減を図ること
ができる。 〔第５実施形態〕本発明の第５実施形態は、第４実施形
態のクロック信号制御機能付フリップフロップ回路にお
けるラッチ回路及び不一致検出回路の具体的構成を論理
素子レベルであらわしたものである。The latch circuit 22 shown in FIG. 6 transmits the value of the data input signal DIS of the input terminal D to the output of the output terminal Q while the internal clock signal ICLK is high, and outputs it as the data output signal DOS. . On the other hand, while the internal clock signal ICLK is low, the internal clock signal ICLK
Hold the value of the output terminal Q at the time of falling, and output it as the data output signal DOS. This latch circuit 2
2 constitutes a data holding output circuit in the present embodiment. By configuring the flip-flop circuit with the clock signal control function in this manner, the number of transistors can be reduced. That is, in the configuration according to the present embodiment, as compared with the configuration according to the above-described third embodiment, although the hold time characteristic, which is one of the characteristics of the flip-flop, is deteriorated, the number of transistors can be further reduced. . That is, the hold time characteristic deteriorates,
Although the pulse width of the internal clock signal ICLK tends to increase, the number of transistors can be further reduced. [Fifth Embodiment] A fifth embodiment of the present invention is a circuit diagram of a specific configuration of a latch circuit and a mismatch detection circuit in a flip-flop circuit with a clock signal control function according to the fourth embodiment at a logic element level.
【００１８】図７は、この第４実施形態に係るクロック
信号制御機能付フリップフロップ回路を示す図である。
ラッチ回路２２は、直列的に接続されたＮＯＴ回路２２
ａとトランスミッションゲート２２ｂとＮＯＴ回路２２
ｃとを備えて構成されている。また、ＮＯＴ回路２２ａ
と並列的に接続されたクロックドインバータ２２ｄを備
えて構成されている。この図７においては、クロック制
御回路ＣＣＣ２は、回路構成が効率的になるように論理
変換を行ったが、論理的には図６に示すクロック制御回
路ＣＣＣと等価である。また、反転内部クロック信号／
ＩＣＬＫを生成するＮＯＴ回路と、クロック制御回路Ｃ
ＣＣの２入力のＡＮＤ回路１４を結合し、２入力のＮＡ
ＮＤ回路とすることで、トランジスタ数の削減を図って
いる。 〔第６実施形態〕本発明の第６実施形態は、クロック制
御回路の変形例を示すものである。図８は、この第６実
施形態に係るクロック制御回路の回路構成の一例を示す
図である。この図８からわかるように、第６実施形態に
係るクロック制御回路ＣＣＣ３は、上述した第１実施形
態のクロック制御回路ＣＣＣ（図１参照）及び第４実施
形態のクロック制御回路ＣＣＣ（図６参照）における２
入力のＡＮＤ回路１４の代わりに、３入力のＡＮＤ回路
１４Ａを設けている。このＡＮＤ回路１４Ａには、ＡＮ
Ｄ回路１８からのクロック制御信号ＣＣＳと、外部クロ
ック信号ＥＣＬＫとの他に、不一致検出回路ＤＤＣから
の不一致信号ＤＳが、入力されている。FIG. 7 is a diagram showing a flip-flop circuit with a clock signal control function according to the fourth embodiment.
The latch circuit 22 includes a NOT circuit 22 connected in series.
a, transmission gate 22b, and NOT circuit 22
c. Also, NOT circuit 22a
And a clocked inverter 22d connected in parallel. In FIG. 7, the clock control circuit CCC2 performs logical conversion so that the circuit configuration is efficient, but is logically equivalent to the clock control circuit CCC shown in FIG. In addition, the inverted internal clock signal /
NOT circuit for generating ICLK, and clock control circuit C
The two-input AND circuit 14 of the CC is coupled, and the two-input NA
By using an ND circuit, the number of transistors is reduced. [Sixth Embodiment] A sixth embodiment of the present invention is a modification of the clock control circuit. FIG. 8 is a diagram illustrating an example of a circuit configuration of a clock control circuit according to the sixth embodiment. As can be seen from FIG. 8, the clock control circuit CCC3 according to the sixth embodiment includes the clock control circuit CCC of the first embodiment (see FIG. 1) and the clock control circuit CCC of the fourth embodiment (see FIG. 6). 2)
A three-input AND circuit 14A is provided instead of the input AND circuit 14. This AND circuit 14A has an AN
In addition to the clock control signal CCS from the D circuit 18 and the external clock signal ECLK, a mismatch signal DS from the mismatch detection circuit DDC is input.
【００１９】以上のようにクロック制御回路ＣＣＣ３を
構成することにより、不一致信号ＤＳがハイからローに
変化した時に、内部クロック信号ＩＣＬＫをいち早くハ
イからローに切り替えることができる。すなわち、不一
致信号ＤＳを内部クロック信号ＩＣＬＫを発生するＡＮ
Ｄ回路１４Ａに直接入力するパスを加えたので、ＡＮＤ
回路１８に生ずる遅延をバイパスして直接的に内部クロ
ック信号ＩＣＬＫをハイからローへ切り替えることがで
きる。特に、上述した第４実施形態においては、クロッ
ク制御回路ＣＣＣとラッチ回路２２を組み合わせてフリ
ップフロップ動作をさせるようにした結果、ホールドタ
イム特性が悪化したが、本実施形態に係るクロック制御
回路ＣＣＣ３を用いることにより、ホールドタイム特性
を改善することができる。すなわち、上述した第４実施
形態においては、内部クロック信号ＩＣＬＫのハイ状態
が長くなるので、ホールドタイム特性が悪化する傾向に
あるが、本実施形態に係るクロック制御回路ＣＣＣ３を
用いることにより、内部クロック信号ＩＣＬＫのハイ状
態を短くすることができる。つまり、内部クロック信号
ＩＣＬＫのパルス幅を狭くすることができ、ホールドタ
イム特性を改善することができる。By configuring the clock control circuit CCC3 as described above, the internal clock signal ICLK can be quickly switched from high to low when the mismatch signal DS changes from high to low. That is, the mismatch signal DS is converted to an internal clock signal ICLK generating AN
Since a path for directly inputting to the D circuit 14A is added, AND
The internal clock signal ICLK can be switched from high to low directly, bypassing the delay in the circuit 18. In particular, in the above-described fourth embodiment, as a result of performing the flip-flop operation by combining the clock control circuit CCC and the latch circuit 22, the hold time characteristic deteriorates. However, the clock control circuit CCC3 according to the present embodiment is By using this, the hold time characteristics can be improved. That is, in the above-described fourth embodiment, since the high state of the internal clock signal ICLK is lengthened, the hold time characteristic tends to be deteriorated. However, by using the clock control circuit CCC3 according to the present embodiment, The high state of the signal ICLK can be shortened. That is, the pulse width of the internal clock signal ICLK can be reduced, and the hold time characteristics can be improved.
【００２０】〔第７実施形態〕本発明の第７実施形態
は、クロック制御回路の別の変形例を示すものである。
図９は、この第７実施形態に係るクロック制御回路の回
路構成の一例を示す図である。この図９からわかるよう
に、この第７実施形態に係るクロック制御回路ＣＣＣ４
は、第１実施形態のクロック制御回路ＣＣＣ（図１参
照）及び第４実施形態のクロック制御回路ＣＣＣ（図６
参照）における２入力のＡＮＤ回路１８の代わりに、３
入力のＡＮＤ回路１８Ａを設けている。また、ＡＮＤ回
路１４からの内部クロック信号ＩＣＬＫを１又は複数の
ＮＯＴ回路（インバータ）１９Ａを介して、このＡＮＤ
回路１８にフィードバックしている。本実施形態におい
ては、このＮＯＴ回路１９は奇数個設ける必要がある。
以上のようにクロック制御回路ＣＣＣ４を構成すること
により、内部クロック信号ＩＣＬＫのパルス幅を調整す
ることができる。すなわち、内部クロック信号ＩＣＬＫ
の遷移をＡＮＤ回路１８Ａにフィードバックすることと
したので、内部クロック信号ＩＣＬＫのパルス幅を容易
に制御することができる。しかも、このパルス幅は、Ｎ
ＯＴ回路１９Ａの段数を変化させることで調整すること
ができる。Seventh Embodiment A seventh embodiment of the present invention shows another modification of the clock control circuit.
FIG. 9 is a diagram showing an example of a circuit configuration of the clock control circuit according to the seventh embodiment. As can be seen from FIG. 9, the clock control circuit CCC4 according to the seventh embodiment
Are the clock control circuit CCC of the first embodiment (see FIG. 1) and the clock control circuit CCC of the fourth embodiment (see FIG. 6).
3) instead of the two-input AND circuit 18 in FIG.
An input AND circuit 18A is provided. The internal clock signal ICLK from the AND circuit 14 is supplied to the AND circuit 19 via one or more NOT circuits (inverters) 19A.
This is fed back to the circuit 18. In the present embodiment, it is necessary to provide an odd number of NOT circuits 19.
By configuring the clock control circuit CCC4 as described above, the pulse width of the internal clock signal ICLK can be adjusted. That is, the internal clock signal ICLK
Is fed back to the AND circuit 18A, so that the pulse width of the internal clock signal ICLK can be easily controlled. Moreover, this pulse width is N
It can be adjusted by changing the number of stages of the OT circuit 19A.
【００２１】また、本実施形態に係るクロック制御回路
ＣＣＣ４を用いることは、上述した第６実施形態に係る
クロック制御回路ＣＣＣ３と同様に、第４実施形態のホ
ールドタイム特性を改善する対策として、有効である。 〔第８実施形態〕第８実施形態は、これまでのクロック
制御回路を変形して、不一致信号に変えて、あるいは、
加えて、他の制御信号を入力することができるようにし
たものであり、具体的には出力保持信号をクロック制御
回路に加えて入力することにより、フリップフロップ回
路にデータ保持機能を持たせるようにしたものである。
図１０は、この第８実施形態に係るクロック制御回路の
回路構成の一例を示す図である。この図１０からわかる
ように、この第８実施形態に係るクロック制御回路ＣＣ
Ｃ５は、第１実施形態のクロック制御回路ＣＣＣ（図１
参照）及び第４実施形態のクロック制御回路ＣＣＣ（図
６参照）における２入力のＡＮＤ回路１８の代わりに、
３入力のＡＮＤ回路１８Ｂを設けている。そして、この
ＡＮＤ回路１８Ｂに、出力保持信号ＯＨＳを入力してい
る。この出力保持信号ＯＨＳは、クロック信号制御機能
付フリップフロップ回路のデータ出力信号ＤＯＳを保持
しておきたい場合はローとなり、保持する必要のない時
はハイとなる、信号である。The use of the clock control circuit CCC4 according to the present embodiment is effective as a measure for improving the hold time characteristics of the fourth embodiment, similarly to the clock control circuit CCC3 according to the above-described sixth embodiment. It is. [Eighth Embodiment] An eighth embodiment is a modification of the conventional clock control circuit, which is changed to a mismatch signal, or
In addition, another control signal can be input. Specifically, by inputting an output holding signal in addition to the clock control circuit, the flip-flop circuit can have a data holding function. It was made.
FIG. 10 is a diagram showing an example of a circuit configuration of the clock control circuit according to the eighth embodiment. As can be seen from FIG. 10, the clock control circuit CC according to the eighth embodiment
C5 is the clock control circuit CCC of the first embodiment (FIG. 1)
Instead of the 2-input AND circuit 18 in the clock control circuit CCC of the fourth embodiment (see FIG. 6).
A three-input AND circuit 18B is provided. The output holding signal OHS is input to the AND circuit 18B. The output holding signal OHS is a signal that is low when it is desired to hold the data output signal DOS of the flip-flop circuit with the clock signal control function, and is high when it is not necessary to hold the data output signal DOS.
【００２２】第１実施形態や第４実施形態に係るクロッ
ク制御回路ＣＣＣを、上述したようなクロック制御回路
ＣＣＣ５で構成することにより、データ保持機能付のク
ロック信号制御機能付フリップフロップ回路を実現する
ことができる。すなわち、出力保持信号ＯＨＳがローの
ときには、不一致信号ＤＳの値に関わらず、フリップフ
ロップ回路１０又はラッチ回路２２のデータ出力信号Ｄ
ＯＳの値は保持される。一方、出力保持信号ＯＨＳがハ
イのときには、不一致信号ＤＳがハイの時のみ、つま
り、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが
不一致の時のみ、フリップフロップ回路１０又はラッチ
回路２２は、データ入力信号ＤＩＳの値を読み込む。し
かも、いわゆるデータ保持機能付のクロック信号制御機
能付フリップフロップ回路と等価な機能を、第１実施形
態や第４実施形態におけるクロック制御回路ＣＣＣに、
２個のトランジスタを追加するだけで実現することがで
きる。すなわち、２入力のＡＮＤ回路１８を３入力のＡ
ＮＤ回路１８Ｂに変えるだけで実現できる。 〔第９実施形態〕本発明の第９実施形態は、上述した第
４実施形態にデータ出力信号をハイあるいはローに固定
する機能を付加したものである。By configuring the clock control circuit CCC according to the first or fourth embodiment with the above-described clock control circuit CCC5, a flip-flop circuit with a data signal holding function and a clock signal control function is realized. be able to. That is, when the output holding signal OHS is low, regardless of the value of the mismatch signal DS, the data output signal D of the flip-flop circuit 10 or the latch circuit 22 is output.
The value of the OS is retained. On the other hand, when the output holding signal OHS is high, only when the mismatch signal DS is high, that is, when the data input signal DIS and the data output signal DOS do not match, the flip-flop circuit 10 or the latch circuit 22 The value of the signal DIS is read. Moreover, a function equivalent to a flip-flop circuit having a clock signal control function with a so-called data holding function is provided to the clock control circuit CCC in the first and fourth embodiments.
This can be realized only by adding two transistors. That is, the 2-input AND circuit 18 is connected to the 3-input A
This can be realized simply by changing to the ND circuit 18B. [Ninth Embodiment] The ninth embodiment of the present invention is obtained by adding a function of fixing the data output signal to high or low to the fourth embodiment.
【００２３】図１１は、本実施形態に係るデータ保持機
能付のクロック信号制御機能付フリップフロップ回路の
具体的な回路構成の一例を示す図である。この図１１か
らわかるように、本実施形態に係るデータ保持機能付の
クロック信号制御機能付フリップフロップ回路は、デー
タ入力信号ＤＩＳによらずに、データ出力信号ＤＯＳを
ハイあるいはローに固定する機能を備えている。この機
能を実現するため、本実施形態に係るクロック信号制御
機能付フリップフロップ回路は、上述した第４、５実施
形態のラッチ回路２２の構成に加えて、プリセット信号
ＰＲと、クリア信号ＣＬとを、入力する機構を設けてい
る。プリセット信号ＰＲは、ＮＡＮＤ回路２２ｅの一方
の入力へ加えられている。このＮＡＮＤ回路２２ｅは、
図７に示す第５実施形態のＮＯＴ回路２２ｃの代わりに
設けられたものである。クリア信号ＣＬは、クロックド
ＮＡＮＤ回路２２ｆの一方の入力へ加えられている。こ
のクロックドＮＡＮＤ回路２２ｆは、図７に示す第５実
施形態のクロックドインバータ２２ｄの代わりに設けら
れたものである。本実施形態においては、フリップフロ
ップの通常動作時は、プリセットＰＲ信号とクリア信号
ＣＬとを、ともにハイにおておく。すると、このラッチ
回路２２は内部クロック信号ＩＣＬＫ及び反転内部クロ
ック信号／ＩＣＬＫに同期したフリップフロップ動作を
する。一方、データ出力信号ＤＯＳをハイに固定する時
は、プリセット信号ＰＲをローにする。すると、このラ
ッチ回路２２のデータ出力信号ＤＯＳは、ハイに固定さ
れる。また、データ出力信号ＤＯＳをローに固定すると
きは、クリア信号ＣＬをローにする。すると、このラッ
チ回路２２のデータ出力信号ＤＯＳは、ローに固定され
る。FIG. 11 is a diagram showing an example of a specific circuit configuration of the flip-flop circuit with a clock signal control function with a data holding function according to the present embodiment. As can be seen from FIG. 11, the flip-flop circuit with the clock signal control function with the data holding function according to the present embodiment has a function of fixing the data output signal DOS to high or low irrespective of the data input signal DIS. Have. To realize this function, the flip-flop circuit with the clock signal control function according to the present embodiment includes a preset signal PR and a clear signal CL in addition to the configuration of the latch circuit 22 of the fourth and fifth embodiments described above. , An input mechanism. The preset signal PR is applied to one input of a NAND circuit 22e. This NAND circuit 22e includes:
This is provided instead of the NOT circuit 22c of the fifth embodiment shown in FIG. The clear signal CL is applied to one input of the clocked NAND circuit 22f. This clocked NAND circuit 22f is provided instead of the clocked inverter 22d of the fifth embodiment shown in FIG. In the present embodiment, during normal operation of the flip-flop, both the preset PR signal and the clear signal CL are set to high. Then, the latch circuit 22 performs a flip-flop operation in synchronization with the internal clock signal ICLK and the inverted internal clock signal / ICLK. On the other hand, when fixing the data output signal DOS to high, the preset signal PR is set to low. Then, the data output signal DOS of the latch circuit 22 is fixed at high. When the data output signal DOS is fixed to low, the clear signal CL is set to low. Then, the data output signal DOS of the latch circuit 22 is fixed at low.
【００２４】以上のような構成のデータ保持機能付のク
ロック信号制御機能付フリップフロップ回路によれば、
４個のトランジスタを増設するだけで、データ出力信号
ＤＯＳをハイ又はローに固定する機能を付加することが
できる。すなわち、一般的なマスタースレーブ型のフリ
ップフロップではこの機能を付加するのに８個のトラン
ジスタを増設する必要があるのに対し、本実施形態に係
る構成では４個のトランジスタの増設ですますことがで
きる。 〔第１０実施形態〕本発明の第１０実施形態は、クロッ
ク信号制御機能付フリップフロップ回路のデータ入力信
号及び外部クロック信号に電圧振幅が低い電圧のＶＤＤ
Ｌを用いた場合でも、この電圧ＶＤＤＬよりも高い電圧
ＶＤＤのデータ出力信号を出力することができるよう、
構成したものである。図１２は、本実施形態に係るクロ
ック信号制御機能付フリップフロップ回路の具体的な回
路構成の一例を示す図である。この図１２からわかるよ
うに、クロック制御回路ＣＣＣ２には、外部クロック信
号ＥＣＬＫが入力されている。この外部クロック信号Ｅ
ＣＬＫは、グランドと電圧ＶＤＤＬの間で振幅する。ク
ロック制御回路ＣＣＣ２は内部クロック信号ＩＣＬＫと
反転内部クロック信号／ＩＣＬＫを出力する。これら内
部クロック信号ＩＣＬＫと反転内部クロック信号／ＩＣ
ＬＫとは、グランドと電圧ＶＤＤ１の間で振幅する。こ
の電圧ＶＤＤ１は、電圧ＶＤＤＬと等しいか、又は、低
い電圧であれば足りる。According to the flip-flop circuit with the clock signal control function having the data holding function having the above configuration,
The function of fixing the data output signal DOS to high or low can be added only by adding four transistors. In other words, a general master-slave flip-flop requires eight transistors to be added to add this function, whereas the configuration according to the present embodiment may require four transistors to be added. it can. [Tenth Embodiment] A tenth embodiment of the present invention relates to a data input signal of a flip-flop circuit with a clock signal control function and an external clock signal having a low voltage VDD.
Even when L is used, a data output signal having a voltage VDD higher than the voltage VDDL can be output.
It is composed. FIG. 12 is a diagram illustrating an example of a specific circuit configuration of the flip-flop circuit with a clock signal control function according to the present embodiment. As can be seen from FIG. 12, the external clock signal ECLK is input to the clock control circuit CCC2. This external clock signal E
CLK swings between ground and the voltage VDDL. Clock control circuit CCC2 outputs internal clock signal ICLK and inverted internal clock signal / ICLK. These internal clock signal ICLK and inverted internal clock signal / IC
LK oscillates between the ground and the voltage VDD1. The voltage VDD1 may be equal to or lower than the voltage VDDL.
【００２５】フリップフロップ回路２４には、これら内
部クロック信号ＩＣＬＫと反転内部クロック信号／ＩＣ
ＬＫの他に、データ入力信号ＤＩＳが入力されている。
このデータ入力信号ＤＩＳは、グランドと電圧ＶＤＤＬ
との間で振幅する。また、図からは明らかでないが、フ
リップフロップ回路２４のＮＯＴ回路２４ａには、電圧
ＶＤＤ１が印加されている。このＮＯＴ回路２４ａ以外
のフリップフロップ回路２４には、電圧ＶＤＤの電源が
印加されている。そして、このフリップフロップ回路２
４は、グランドと電圧ＶＤＤの間で振幅するデータ出力
信号ＤＯＳを出力する。この電圧ＶＤＤは電圧ＶＤＤＬ
よりも高い、通常の電圧である。以上の電圧の高低関係
をまとめると、次のようになる。 ＶＤＤ ＞ ＶＤＤＬ ≧ ＶＤＤ１ 以上のような構成によれば、クロック信号制御機能付フ
リップフロップ回路のデータ入力信号ＤＩＳ及び外部ク
ロック信号ＥＣＬＫに振幅が低い電圧のＶＤＤＬを用い
た場合でも、この電圧ＶＤＤＬよりも高い電圧ＶＤＤの
データ出力信号ＤＯＳを出力することができる。なお、
本実施形態においては、ｎ型ＭＯＳトランジスタ２４
ｂ、２４ｃでトランスファーゲートを構成したが、この
部分を一対のｎ型ＭＯＳトランジスタとｐ型ＭＯＳトラ
ンジスタとからなるトランスミッションゲートで構成す
ることも可能である。The flip-flop circuit 24 has the internal clock signal ICLK and the inverted internal clock signal / IC
In addition to LK, a data input signal DIS is input.
This data input signal DIS is connected to the ground and the voltage VDDL.
Amplitude between Although not clear from the figure, the voltage VDD1 is applied to the NOT circuit 24a of the flip-flop circuit 24. A power supply of the voltage VDD is applied to the flip-flop circuits 24 other than the NOT circuit 24a. And this flip-flop circuit 2
4 outputs a data output signal DOS that swings between the ground and the voltage VDD. This voltage VDD is the voltage VDDL
Higher than normal voltage. The above voltage relationship is summarized as follows. VDD> VDDL ≧ VDD1 According to the configuration described above, even when VDDL having a low amplitude is used for the data input signal DIS and the external clock signal ECLK of the flip-flop circuit with the clock signal control function, the voltage is lower than the voltage VDDL. A data output signal DOS with a high voltage VDD can be output. In addition,
In the present embodiment, the n-type MOS transistor 24
Although the transfer gate is constituted by b and 24c, this part may be constituted by a transmission gate including a pair of an n-type MOS transistor and a p-type MOS transistor.
【００２６】〔第１１実施形態〕本発明の第１１実施形
態は、上述してきたクロック制御回路を、クロックツリ
ー制御用に用いたものである。図１３は、本実施形態に
係るクロック制御回路を含んだクロック信号配線を示す
図である。この図１３からわかるように、クロック制御
回路ＣＣＣ６には、外部クロック信号ＥＣＬＫと供給制
御信号ＳＣＳとが、入力されている。そして、このクロ
ック制御回路ＣＣＣ６からは、内部クロック信号ＩＣＬ
Ｋが出力される。本実施形態に係るクロック制御回路Ｃ
ＣＣ６は、上述した第１実施形態に係るクロック制御回
路ＣＣＣ（図１参照）と同様の構成である。但し、不一
致信号ＤＳの代わりに供給制御信号ＳＣＳが入力されて
いる。この内部クロック信号ＩＣＬＫは、クロックツリ
ーＣＴへ供給される。このクロックツリーＣＴからは、
最終的な供給クロック信号が出力され、この最終的な供
給クロック信号は、複数のフリップフロップ回路２６へ
供給される。供給制御信号ＳＣＳは、このクロック制御
回路ＣＣＣ６からの内部クロック信号ＩＣＬＫの供給を
制御する。供給制御信号ＳＣＳがハイの場合、次の外部
クロック信号ＥＣＬＫの立ち上がりと同期して、内部ク
ロック信号ＩＣＬＫも立ち上がり、クロックツリーＣＴ
が動作する。供給制御信号ＳＣＳがローになると、ただ
ちに内部クロック信号ＩＣＬＫもクロックツリーＣＴの
出力もローに切り替わる。しかし、クロック信号の立ち
上がりエッジに同期するフリップフロップ回路２６等の
論理回路では、クロックツリーＣＴの出力の立ち上がり
エッジの同期が重要であり、立ち下がりエッジが非同期
となることは一般にあまり問題とならない。Eleventh Embodiment An eleventh embodiment of the present invention uses the above-described clock control circuit for controlling a clock tree. FIG. 13 is a diagram illustrating a clock signal wiring including the clock control circuit according to the present embodiment. As can be seen from FIG. 13, the external clock signal ECLK and the supply control signal SCS are input to the clock control circuit CCC6. The clock control circuit CCC6 outputs an internal clock signal ICL.
K is output. Clock control circuit C according to the present embodiment
The CC 6 has the same configuration as the clock control circuit CCC (see FIG. 1) according to the first embodiment described above. However, the supply control signal SCS is input instead of the mismatch signal DS. This internal clock signal ICLK is supplied to the clock tree CT. From this clock tree CT,
A final supply clock signal is output, and the final supply clock signal is supplied to the plurality of flip-flop circuits 26. Supply control signal SCS controls the supply of internal clock signal ICLK from clock control circuit CCC6. When the supply control signal SCS is high, the internal clock signal ICLK also rises in synchronization with the next rise of the external clock signal ECLK, and the clock tree CT
Works. As soon as the supply control signal SCS goes low, both the internal clock signal ICLK and the output of the clock tree CT switch low. However, in a logic circuit such as the flip-flop circuit 26 that synchronizes with the rising edge of the clock signal, the synchronization of the rising edge of the output of the clock tree CT is important, and the fact that the falling edge is asynchronous does not generally cause much problem.
【００２７】以上のように本実施形態に係るクロック制
御回路ＣＣＣ６を用いることにより、クロックツリーＣ
Ｔでの消費電力を抑制することができる。すなわち、ク
ロックツリーＣＴに最終的な供給クロック信号を出力さ
せるか否かを制御することができる。しかも、本実施形
態によれば、従来より少ないトランジスタでクロック制
御回路ＣＣＣ６を実現することができる。なお、本発明
は上記実施形態に限定されず種々に変形可能である。例
えば、フリップフロップ回路やラッチ回路に限らず、ク
ロック信号に同期してデータ入力信号を保持してデータ
出力信号として出力するデータ保持出力回路であれば、
本発明を適用することができる。さらに、上述した各実
施形態におけるハイとローの関係を入れ替えてもよい。
すなわち、上述したフリップフロップ回路１０を、内部
クロック信号ＩＣＬＫの立ち下がりエッジに同期して動
作するフリップフロップ回路に置き換える。または、上
述したラッチ回路２２を、内部クロック信号ＩＣＬＫが
ローの間はデータ入力信号ＤＩＳの値をデータ出力信号
ＤＯＳとして出力するラッチ回路２２に置き換える。そ
して、上述した各信号のローとハイを入れ替えた信号を
用いても、上記各実施形態を実現することができる。As described above, by using the clock control circuit CCC6 according to the present embodiment, the clock tree CCC
Power consumption at T can be suppressed. That is, it is possible to control whether or not to output the final supply clock signal to the clock tree CT. In addition, according to the present embodiment, the clock control circuit CCC6 can be realized with fewer transistors than before. Note that the present invention is not limited to the above embodiment, and can be variously modified. For example, not only a flip-flop circuit and a latch circuit, but also a data holding output circuit that holds a data input signal and outputs it as a data output signal in synchronization with a clock signal,
The present invention can be applied. Further, the relationship between high and low in each of the above-described embodiments may be exchanged.
That is, the flip-flop circuit 10 described above is replaced with a flip-flop circuit that operates in synchronization with the falling edge of the internal clock signal ICLK. Alternatively, the above-described latch circuit 22 is replaced with a latch circuit 22 that outputs the value of the data input signal DIS as the data output signal DOS while the internal clock signal ICLK is low. Each of the above-described embodiments can be realized by using a signal obtained by exchanging low and high of each signal described above.
【００２８】[0028]
【発明の効果】以上のように、本発明によれば、データ
保持出力回路のデータ入力信号とデータ出力信号とが不
一致の場合には外部クロック信号の立ち上がりに同期し
て短いパルスを内部クロック信号としてデータ保持出力
回路へ供給し、データ入力信号とデータ出力信号とが一
致する場合には第１レベルの信号を内部クロック信号と
してデータ保持出力回路へ供給することとしたので、ク
ロック信号を供給するのに必要となる消費電力の抑制を
図りつつ、フリップフロップ動作に誤りが生じないよう
にすることができる。As described above, according to the present invention, when the data input signal of the data holding output circuit and the data output signal do not match, a short pulse is generated in synchronization with the rising of the external clock signal. When the data input signal and the data output signal match, the first level signal is supplied to the data holding output circuit as an internal clock signal, so that the clock signal is supplied. In this way, it is possible to prevent an error from occurring in the flip-flop operation while suppressing the power consumption required for the operation.
【図１】本発明の第１実施形態に係るクロック信号制御
機能付フリップフロップ回路を示す図。FIG. 1 is a diagram showing a flip-flop circuit with a clock signal control function according to a first embodiment of the present invention.
【図２】本発明の第１実施形態に係るクロック信号制御
機能付フリップフロップ回路の動作を説明するためのタ
イミングチャートを示す図（外部クロック信号がローの
時にデータ入力信号が変化した場合）。FIG. 2 is a diagram showing a timing chart for explaining the operation of the flip-flop circuit with a clock signal control function according to the first embodiment of the present invention (when the data input signal changes when the external clock signal is low);
【図３】本発明の第１実施形態に係るクロック信号制御
機能付フリップフロップ回路の動作を説明するためのタ
イミングチャートを示す図（外部クロック信号がハイの
時にデータ入力信号が変化した場合）。FIG. 3 is a diagram showing a timing chart for explaining the operation of the flip-flop circuit with a clock signal control function according to the first embodiment of the present invention (when a data input signal changes when an external clock signal is high);
【図４】第２実施形態に係るクロック信号制御機能付フ
リップフロップ回路を示す図。FIG. 4 is a diagram showing a flip-flop circuit with a clock signal control function according to a second embodiment.
【図５】第３実施形態に係るクロック信号制御機能付フ
リップフロップ回路を示す図。FIG. 5 is a diagram showing a flip-flop circuit with a clock signal control function according to a third embodiment.
【図６】第４実施形態に係るクロック信号制御機能付フ
リップフロップ回路を示す図。FIG. 6 is a diagram showing a flip-flop circuit with a clock signal control function according to a fourth embodiment.
【図７】第５実施形態に係るクロック信号制御機能付フ
リップフロップ回路を示す図。FIG. 7 is a diagram showing a flip-flop circuit with a clock signal control function according to a fifth embodiment.
【図８】クロック制御回路の変形例を示す図（第６実施
形態）。FIG. 8 is a diagram showing a modification of the clock control circuit (sixth embodiment).
【図９】クロック制御回路の変形例を示す図（第７実施
形態）。FIG. 9 is a diagram showing a modification of the clock control circuit (seventh embodiment).
【図１０】クロック制御回路の変形例を示す図（第８実
施形態）。FIG. 10 is a diagram showing a modification of the clock control circuit (eighth embodiment).
【図１１】第９実施形態に係るクロック信号制御機能付
フリップフロップ回路を示す図。FIG. 11 is a diagram showing a flip-flop circuit with a clock signal control function according to a ninth embodiment.
【図１２】第１０実施形態に係るクロック信号制御機能
付フリップフロップ回路を示す図。FIG. 12 is a diagram showing a flip-flop circuit with a clock signal control function according to a tenth embodiment.
【図１３】第１実施形態におけるクロック制御回路をク
ロックツリー制御用に用いた場合の一例を示す図（第１
１実施形態）。FIG. 13 is a diagram showing an example in which the clock control circuit according to the first embodiment is used for clock tree control (first example)
One embodiment).
【図１４】従来のフリップフロップ回路を示す図。FIG. 14 illustrates a conventional flip-flop circuit.
１０ フリップフロップ回路 ２２ ラッチ回路 ＤＤＣ 不一致検出回路 ＣＣＣ クロック制御信号 ＤＩＳ データ入力信号 ＤＯＳ データ出力信号 ＩＣＬＫ 内部クロック信号 ＥＣＬＫ 外部クロック信号 ＤＳ 不一致信号 ＴＣＳ 伝搬制御信号 ＣＣＳ クロック制御信号 Reference Signs List 10 flip-flop circuit 22 latch circuit DDC mismatch detection circuit CCC clock control signal DIS data input signal DOS data output signal ICLK internal clock signal ECLK external clock signal DS mismatch signal TCS propagation control signal CCS clock control signal
Claims (19)
力され、前記内部クロック信号に同期して前記データ入
力信号の値を保持してデータ出力信号として出力する、
データ保持出力回路と、 前記データ保持出力回路の前記データ入力信号と前記デ
ータ出力信号とが入力され、これらデータ入力信号とデ
ータ出力信号とが不一致の場合を検出して不一致信号を
出力する、不一致検出回路と、 外部クロック信号と前記不一致信号とが入力され、前記
データ入力信号と前記データ出力信号とが不一致の場合
には、前記外部クロック信号の立ち上がり又は立ち下が
りに同期して、前記外部クロック信号の１サイクルより
も短いパルスを前記内部クロック信号として出力し、前
記データ入力信号と前記データ出力信号とが一致する場
合には、第１レベルの信号を前記内部クロック信号とし
て出力する、クロック制御回路と、 を備えたことを特徴とするクロック信号制御機能付フリ
ップフロップ回路。1. A data input signal and an internal clock signal are input, and a value of the data input signal is held and output as a data output signal in synchronization with the internal clock signal.
A data holding output circuit, the data input signal and the data output signal of the data holding output circuit being input, detecting a mismatch between the data input signal and the data output signal, and outputting a mismatch signal; A detection circuit, an external clock signal and the mismatch signal are input, and when the data input signal and the data output signal do not match, the external clock is synchronized with the rising or falling of the external clock signal. A clock control unit that outputs a pulse shorter than one cycle of the signal as the internal clock signal, and outputs a first level signal as the internal clock signal when the data input signal matches the data output signal. A flip-flop circuit with a clock signal control function, comprising: a circuit;
クロック信号における前記パルスのパルス幅終端は、前
記データ入力信号と前記データ出力信号とが一致したタ
イミングと同期して定められることを特徴とする請求項
１に記載のクロック信号制御機能付フリップフロップ回
路。2. A pulse width termination of the pulse in the internal clock signal output by the clock control circuit is determined in synchronization with a timing at which the data input signal and the data output signal match. A flip-flop circuit with a clock signal control function according to claim 1.
前記データ出力信号とが不一致の場合に第２レベルとな
る信号である、ことを特徴とする請求項１に記載のクロ
ック信号制御機能付フリップフロップ回路。3. The clock signal control function according to claim 1, wherein the mismatch signal is a signal that becomes a second level when the data input signal and the data output signal do not match. Flip-flop circuit.
第２レベルはハイレベルであることを特徴とする請求項
３に記載のクロック信号制御機能付フリップフロップ回
路。4. The flip-flop circuit with a clock signal control function according to claim 3, wherein said first level is a low level and said second level is a high level.
部クロック信号は、クロック制御信号と前記外部クロッ
ク信号の論理積であり、 前記クロック制御信号は前記不一致信号と伝搬制御信号
の論理積であり、 前記伝搬制御信号は前記クロック制御信号と前記外部ク
ロック信号の否定の論理和である、 ことを特徴とする請求項４に記載のクロック信号制御機
能付フリップフロップ回路。5. The internal clock signal output from the clock control circuit is a logical product of a clock control signal and the external clock signal, and the clock control signal is a logical product of the mismatch signal and a propagation control signal. The flip-flop circuit with a clock signal control function according to claim 4, wherein the propagation control signal is a logical OR of the NOT of the clock control signal and the external clock signal.
部クロック信号は、クロック制御信号と前記外部クロッ
ク信号の論理積否定の否定であり、 前記クロック制御信号は前記不一致信号と伝搬制御信号
の論理和否定であり、 前記伝搬制御信号は前記クロック制御信号の否定と前記
外部クロック信号の論理積である、 ことを特徴とする請求項４に記載のクロック信号制御機
能付フリップフロップ回路。6. The internal clock signal output from the clock control circuit is a logical negation of a logical product of a clock control signal and the external clock signal, and the clock control signal is a logical product of the mismatch signal and a propagation control signal. 5. The flip-flop circuit with a clock signal control function according to claim 4, wherein the propagation control signal is a logical product of the negation of the clock control signal and the external clock signal.
部クロック信号は、クロック制御信号と前記外部クロッ
ク信号と前記不一致信号の論理積であり、 前記クロック制御信号は前記不一致信号と伝搬制御信号
の論理積であり、 前記伝搬制御信号は前記クロック制御信号と前記外部ク
ロック信号の否定の論理和である、 ことを特徴とする請求項４に記載のクロック信号制御機
能付フリップフロップ回路。7. The internal clock signal output from the clock control circuit is the logical product of a clock control signal, the external clock signal, and the mismatch signal, and the clock control signal is the logical product of the mismatch signal and the propagation control signal. 5. The flip-flop circuit with a clock signal control function according to claim 4, wherein the flip-flop circuit is a logical product, and the propagation control signal is a logical OR of the NOT of the clock control signal and the external clock signal. 6.
部クロック信号は、クロック制御信号と前記外部クロッ
ク信号の論理積であり、 前記クロック制御信号は前記不一致信号と伝搬制御信号
と前記内部クロック信号に対して一定の遅延時間を有す
る信号との論理積であり、 前記伝搬制御信号は前記クロック制御信号と前記外部ク
ロック信号の否定の論理和である、 ことを特徴とする請求項４に記載のクロック信号制御機
能付フリップフロップ回路。8. The internal clock signal output from the clock control circuit is a logical product of a clock control signal and the external clock signal, and the clock control signal is the mismatch signal, the propagation control signal, and the internal clock signal. 5. The logical AND of a signal having a fixed delay time with respect to, and the propagation control signal is a logical OR of the NOT of the clock control signal and the external clock signal. Flip-flop circuit with clock signal control function.
部クロック信号は、クロック制御信号と前記外部クロッ
ク信号の論理積であり、 前記クロック制御信号は、前記不一致信号と、伝搬制御
信号と、前記データ出力信号を保持する場合はローとな
り保持する必要がない場合はハイとなる出力保持信号と
の、論理積であり、 前記伝搬制御信号は前記クロック制御信号と前記外部ク
ロック信号の否定の論理和である、 ことを特徴とする請求項４に記載のクロック信号制御機
能付フリップフロップ回路。9. The internal clock signal output from the clock control circuit is a logical product of a clock control signal and the external clock signal, and the clock control signal includes the mismatch signal, the propagation control signal, When the data output signal is held, the output is a logical product of an output holding signal which is low when the data output signal is not needed and is high when the data output signal is not required to be held. The flip-flop circuit with a clock signal control function according to claim 4, wherein:
タ出力信号が入力される入力端子と、前記クロック制御
回路へ接続される出力端子とを、有する、第１のｎ型Ｍ
ＯＳトランジスタと、 前記データ入力信号を反転した信号が入力される制御端
子と、前記データ出力信号が入力される入力端子と、前
記クロック制御回路へ接続される出力端子とを、有す
る、第１のｐ型ＭＯＳトランジスタと、 前記データ入力信号を反転した信号が入力される制御端
子と、前記データ出力信号を反転した信号が入力される
入力端子と、前記クロック制御回路へ接続される出力端
子とを、有する、第２のｎ型ＭＯＳトランジスタと、 前記データ入力信号が入力される制御端子と、前記デー
タ出力信号を反転した信号が入力される入力端子と、前
記クロック制御回路へ接続される出力端子とを、有す
る、第２のｐ型ＭＯＳトランジスタと、 を備えることを特徴とする請求項４に記載のクロック信
号制御機能付フリップフロップ回路。10. The mismatch detection circuit has a control terminal to which the data input signal is input, an input terminal to which the data output signal is input, and an output terminal connected to the clock control circuit. First n-type M
A first terminal having an OS transistor; a control terminal to which a signal obtained by inverting the data input signal is input; an input terminal to which the data output signal is input; and an output terminal connected to the clock control circuit. a p-type MOS transistor, a control terminal to which a signal obtained by inverting the data input signal is input, an input terminal to which a signal obtained by inverting the data output signal is input, and an output terminal connected to the clock control circuit. A second n-type MOS transistor; a control terminal to which the data input signal is input; an input terminal to which a signal obtained by inverting the data output signal is input; and an output terminal connected to the clock control circuit. 5. The flip-flop with a clock signal control function according to claim 4, comprising: a second p-type MOS transistor having: circuit.
子と、前記データ出力信号を反転した信号が入力される
入力端子と、前記クロック制御回路へ接続される出力端
子とを、有する、第１のｎ型ＭＯＳトランジスタと、 前記データ入力信号が入力される制御端子と、前記デー
タ出力信号を反転した信号が入力される入力端子と、前
記クロック制御回路へ接続される出力端子とを、有す
る、第１のｐ型ＭＯＳトランジスタと、 前記データ入力信号が入力される制御端子と、前記デー
タ出力信号が入力される入力端子と、前記クロック制御
回路へ接続される出力端子とを、有する、第２のｎ型Ｍ
ＯＳトランジスタと、 前記データ入力信号を反転した信号が入力される制御端
子と、前記データ出力信号が入力される入力端子と、前
記クロック制御回路へ接続される出力端子とを、有す
る、第２のｐ型ＭＯＳトランジスタと、 を備えることを特徴とする請求項４に記載のクロック信
号制御機能付フリップフロップ回路。11. The non-coincidence detection circuit is connected to a control terminal to which a signal obtained by inverting the data input signal is input, an input terminal to which a signal obtained by inverting the data output signal is input, and to the clock control circuit. A first n-type MOS transistor having an output terminal, a control terminal to which the data input signal is input, an input terminal to which a signal obtained by inverting the data output signal is input, and a clock control circuit. A first p-type MOS transistor having an output terminal connected thereto, a control terminal receiving the data input signal, an input terminal receiving the data output signal, and being connected to the clock control circuit. A second n-type M having an output terminal
An OS transistor; a control terminal to which a signal obtained by inverting the data input signal is input; an input terminal to which the data output signal is input; and an output terminal connected to the clock control circuit. The flip-flop circuit with a clock signal control function according to claim 4, comprising: a p-type MOS transistor.
ロック信号の立ち上がり時又は立ち下がり時に前記デー
タ入力信号を取り込んでこれを保持し、前記データ出力
信号として出力するフリップフロップ回路で構成されて
いる、ことを特徴とする請求項１に記載のクロック信号
制御機能付フリップフロップ回路。12. The data holding output circuit is constituted by a flip-flop circuit which takes in the data input signal at the time of rising or falling of the internal clock signal, holds it, and outputs it as the data output signal. The flip-flop circuit with a clock signal control function according to claim 1, wherein:
ラッチ回路とスレーブラッチ回路とで構成されている、
ことを特徴とする請求項１２に記載のクロック信号制御
機能付フリップフロップ回路。13. The flip-flop circuit comprises a master latch circuit and a slave latch circuit.
13. The flip-flop circuit with a clock signal control function according to claim 12, wherein:
能のないダイナミック回路で構成されていることを特徴
とする請求項１３に記載のクロック信号制御機能付フリ
ップフロップ回路。14. The flip-flop circuit with a clock signal control function according to claim 13, wherein said master latch circuit is constituted by a dynamic circuit having no state holding function.
ロック信号が第２レベルの間に前記データ入力信号を取
り込んで、前記データ出力信号として出力し、前記内部
クロック信号が前記第１レベルの間は前記第２レベルの
間に取り込んだ前記データ入力信号を保持して、前記デ
ータ出力信号として出力する、ラッチ回路で構成されて
いる、ことを特徴とする請求項１に記載のクロック信号
制御機能付フリップフロップ回路。15. The data holding output circuit captures the data input signal while the internal clock signal is at a second level and outputs the data input signal as the data output signal, and outputs the data input signal while the internal clock signal is at the first level. 2. The clock signal control function according to claim 1, further comprising a latch circuit that holds the data input signal captured during the second level and outputs the data input signal as the data output signal. With flip-flop circuit.
を前記第１レベルに固定するためのクリア信号が入力さ
れるクリア入力と、前記データ出力信号を前記第２レベ
ルに固定するためのプリセット信号が入力されるプリセ
ット入力とを、備えることを特徴とする請求項１５に記
載のクロック信号制御機能付フリップフロップ回路。16. A latch circuit for receiving a clear signal for fixing the data output signal to the first level, and a preset signal for fixing the data output signal to the second level. 17. The flip-flop circuit with a clock signal control function according to claim 15, further comprising:
入力信号よりも高い電圧の前記データ出力信号を出力す
るよう構成されていることを特徴とする請求項１に記載
のクロック信号制御機能付フリップフロップ回路。17. The flip-flop with a clock signal control function according to claim 1, wherein the data holding output circuit is configured to output the data output signal having a higher voltage than the data input signal. Circuit.
力され、内部クロック信号を出力する、クロック制御回
路であって、 前記内部クロック信号は、クロック制御信号と前記外部
クロック信号の論理積であり、 前記クロック制御信号は前記供給制御信号と伝搬制御信
号の論理積であり、 前記伝搬制御信号は前記クロック制御信号と前記外部ク
ロック信号の否定の論理和である、 ことを特徴とするクロック制御回路。18. A clock control circuit that receives an external clock signal and a supply control signal and outputs an internal clock signal, wherein the internal clock signal is a logical product of a clock control signal and the external clock signal. A clock control circuit, wherein the clock control signal is a logical product of the supply control signal and a propagation control signal, and the propagation control signal is a logical OR of the NOT of the clock control signal and the external clock signal. .
配線を構成するクロックツリーに出力される、ことを特
徴とする請求項１８に記載のクロック制御回路。19. The clock control circuit according to claim 18, wherein said internal clock signal is output to a clock tree forming clock signal wiring.
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