JP2006229745A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device Download PDF

Info

Publication number
JP2006229745A
JP2006229745A JP2005042640A JP2005042640A JP2006229745A JP 2006229745 A JP2006229745 A JP 2006229745A JP 2005042640 A JP2005042640 A JP 2005042640A JP 2005042640 A JP2005042640 A JP 2005042640A JP 2006229745 A JP2006229745 A JP 2006229745A
Authority
JP
Japan
Prior art keywords
clock
signal
flip
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005042640A
Other languages
Japanese (ja)
Other versions
JP4702878B2 (en
Inventor
Kaori Taniguchi
香織 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005042640A priority Critical patent/JP4702878B2/en
Publication of JP2006229745A publication Critical patent/JP2006229745A/en
Application granted granted Critical
Publication of JP4702878B2 publication Critical patent/JP4702878B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Manipulation Of Pulses (AREA)
  • Power Sources (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device capable of reducing power consumption efficiently. <P>SOLUTION: A semiconductor integrated circuit device 1 comprises a plurality of flip-flops 10, at least one data transfer sensing circuit 20 connected to at least one of the plurality of flip-flops 10, and a clock control circuit 50 for turning on/off the supply of a clock signal CLK to the whole plurality of flip-flop 10 in response to a control signal CTRL. At least one data transfer sensing circuit 20 compares an input signal and an output signal of at least one flip-flop 10, and outputs a signal according to the result of the comparison to the clock control circuit 50 as the control signal CTRL. The clock control circuit 50 turn on the supply of the clock signal CLK when the input signal is different from the output signal, and turn off the supply of the clock signal CLK when the input signal is the same as the output signal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路装置に関する。特に、本発明は、フリップフロップを備える半導体集積回路装置に関する。   The present invention relates to a semiconductor integrated circuit device. In particular, the present invention relates to a semiconductor integrated circuit device including a flip-flop.

半導体集積回路装置の分野において、消費電力の低減が望まれている。特に、携帯電話や携帯情報端末においては、それらの使用状況に応じて消費電力を低減することが求められている。消費電力の低減を実現するための技術として、例えば、ＣＭＯＳ論理回路技術が知られている。ＣＭＯＳ論理回路は、非活性状態においては電力を消費しない。従って、同期回路の消費電力を低減するためには、クロック周波数を下げるか、クロック信号の変化頻度を下げればよい。   Reduction of power consumption is desired in the field of semiconductor integrated circuit devices. In particular, mobile phones and personal digital assistants are required to reduce power consumption according to their usage conditions. As a technique for realizing the reduction of power consumption, for example, a CMOS logic circuit technique is known. The CMOS logic circuit does not consume power in the inactive state. Therefore, in order to reduce the power consumption of the synchronization circuit, the clock frequency may be lowered or the change frequency of the clock signal may be lowered.

また、消費電力を低減するために、フリップフロップへのクロック入力を制御する手法が考えられる。図１は、一般的なフリップフロップの構成を示す回路図である。このフリップフロップ５００は、データ入力端子、データ出力端子、及びクロック入力端子を有している。データ入力端子とデータ出力端子の間には、２段のトランスファゲート５０１と２段のラッチ回路が挿入されている。ラッチ回路は、２つのインバータ５０２とトランスファゲート５０１によって構成されている。トランスファゲート５０１のＯＮ・ＯＦＦは、信号Ｐ０１及びＰ０２により制御される。それら信号Ｐ０１及びＰ０２は、クロック入力端子に接続された２段のインバータ５１０、５２０により生成される。これら２段のインバータ５１０、５２０は、フリップフロップ５００がデータ転送を行っていない時でも、クロック信号ＣＬＫを受け取る。従って、これらインバータ５１０、５２０は、状態変化の頻度が高い部分、すなわち、電力をよく消費する部分である。よって、フリップフロップ５００へのクロック入力を制御する技術が望まれる。   In order to reduce power consumption, a method of controlling the clock input to the flip-flop can be considered. FIG. 1 is a circuit diagram showing a configuration of a general flip-flop. The flip-flop 500 has a data input terminal, a data output terminal, and a clock input terminal. A two-stage transfer gate 501 and a two-stage latch circuit are inserted between the data input terminal and the data output terminal. The latch circuit is composed of two inverters 502 and a transfer gate 501. ON / OFF of the transfer gate 501 is controlled by signals P01 and P02. The signals P01 and P02 are generated by two-stage inverters 510 and 520 connected to the clock input terminal. These two-stage inverters 510 and 520 receive the clock signal CLK even when the flip-flop 500 is not transferring data. Therefore, the inverters 510 and 520 are portions where the frequency of state changes is high, that is, portions that consume a lot of power. Therefore, a technique for controlling the clock input to the flip-flop 500 is desired.

特許文献１に開示された電子装置は、外部クロック信号に基づいて、内部機能ブロックを動作させる内部クロックを作成するクロックドライバ回路と、外部からのアクセスにより制御されるフリップフロップを有している。フリップフロップからの出力信号により、クロックドライバ回路は、内部クロックを出力し、あるいは、内部クロックの出力を停止する。   The electronic device disclosed in Patent Document 1 includes a clock driver circuit that generates an internal clock for operating an internal functional block based on an external clock signal, and a flip-flop that is controlled by external access. Depending on the output signal from the flip-flop, the clock driver circuit outputs an internal clock or stops outputting the internal clock.

特許文献２には、それぞれ論理ブロックを構成する複数のフリップフロップを備えた半導体集積回路が開示されている。この半導体集積回路において、複数のフリップフロップには共通のクロック信号が供給される。また、フリップフロップ外部からの制御信号によって、複数のフリップフロップのうち一部からのクロック信号の出力が停止される。   Patent Document 2 discloses a semiconductor integrated circuit provided with a plurality of flip-flops each constituting a logic block. In this semiconductor integrated circuit, a common clock signal is supplied to a plurality of flip-flops. Further, the output of a clock signal from a part of the plurality of flip-flops is stopped by a control signal from the outside of the flip-flops.

これら特許文献１及び２に記載された技術によれば、外部システムからのクロック制御信号が必要となる。よって、設計者が、設計担当以外の部分も含めシステム全体を把握しなければならないという問題点がある。また、外部からクロック制御信号を取り入れるので、外部端子が増加するという問題点もある。外部からのクロック制御信号を必要としない従来技術として、以下のものが知られている。   According to the techniques described in Patent Documents 1 and 2, a clock control signal from an external system is required. Therefore, there is a problem that the designer has to grasp the entire system including the part other than the designer. Further, since the clock control signal is taken from the outside, there is a problem that the number of external terminals increases. The following are known as conventional techniques that do not require an external clock control signal.

特許文献３に、低消費電力を実現することを目的とした半導体集積回路装置が開示されている。この半導体集積回路装置によれば、１つのＡＮＤ回路の出力が、１つのＤ型フリップフロップのクロック入力端子に接続されている。そのＡＮＤ回路には、クロック信号と、そのＤ型フリップフロップの入力信号及び出力信号の比較結果を示す制御信号が入力される。このような構成により、Ｄ型フリップフロップに対するクロック信号の供給が制御される。   Patent Document 3 discloses a semiconductor integrated circuit device aimed at realizing low power consumption. According to this semiconductor integrated circuit device, the output of one AND circuit is connected to the clock input terminal of one D-type flip-flop. The AND circuit receives a control signal indicating a comparison result between the clock signal and the input signal and output signal of the D-type flip-flop. With such a configuration, supply of a clock signal to the D-type flip-flop is controlled.

また、特許文献４に、フリップフロップへのクロック信号の供給を制御するためのクロック停止用回路（省電力化回路）が開示されている。このクロック停止用回路は、そのフリップフロップの入力信号及び出力信号を比較するＥＸＯＲ回路、そのＥＸＯＲ回路の出力に接続されたラッチ回路、及びそのラッチ回路の出力に接続されたＡＮＤ回路を備えている。クロック信号は、そのラッチ回路のクロック入力端子及びＡＮＤ回路に入力される。また、ＡＮＤ回路の出力が、フリップフロップのクロック入力端子に接続されている。   Patent Document 4 discloses a clock stop circuit (power saving circuit) for controlling supply of a clock signal to a flip-flop. This clock stop circuit includes an EXOR circuit that compares the input signal and output signal of the flip-flop, a latch circuit connected to the output of the EXOR circuit, and an AND circuit connected to the output of the latch circuit. . The clock signal is input to the clock input terminal of the latch circuit and the AND circuit. The output of the AND circuit is connected to the clock input terminal of the flip-flop.

特開２０００−２９５６０号公報JP 2000-29560 A 特開２００２−１５０７８７号公報JP 2002-150787 A 特開２００２−２７１１８８号公報JP 2002-271188 A 特開２００３−１４１１９８号公報JP 2003-141198 A

上述の通り、半導体集積回路の消費電力を低減するためには、フリップフロップ５００において、クロック入力端子の２個のドライバ（インバータ５１０、５２０）の動作を抑えることが望まれる。つまり、フリップフロップ５００へのクロック入力を制御することが望まれる。しかしながら、特許文献３に記載された技術によれば、１つのＤ型フリップフロップに対して１つのクロック信号制御回路が必要となるので、ゲート数が増加するという問題点がある。同様に、特許文献４に記載されたクロック停止用回路によれば、１つのフリップフロップに対するクロック信号の供給を制御するために、１つのラッチ回路と１つのＡＮＤ回路が必要とされる。   As described above, in order to reduce the power consumption of the semiconductor integrated circuit, it is desired to suppress the operations of the two drivers (inverters 510 and 520) at the clock input terminal in the flip-flop 500. That is, it is desirable to control the clock input to the flip-flop 500. However, according to the technique described in Patent Document 3, one clock signal control circuit is required for one D-type flip-flop, which increases the number of gates. Similarly, according to the clock stopping circuit described in Patent Document 4, one latch circuit and one AND circuit are required to control the supply of the clock signal to one flip-flop.

また、特許文献４に記載されたクロック停止用回路によれば、クロック停止用回路が、フリップフロップに対するクロック信号ＣＬＫの供給を停止したとしても、それに含まれる上記ラッチ回路のクロック入力端子には依然としてクロック信号ＣＬＫが供給される。つまり、フリップフロップのクロック入力端子の２個のドライバの動作が停止しても、その代わりに、ラッチ回路のクロック入力端子の２個のドライバが動作してしまう。よって、半導体集積回路全体として消費電力が低減される効果が実現されない。   Further, according to the clock stopping circuit described in Patent Document 4, even if the clock stopping circuit stops supplying the clock signal CLK to the flip-flop, the clock input terminal of the latch circuit included in the clock stopping circuit is still present. A clock signal CLK is supplied. That is, even if the operation of the two drivers at the clock input terminal of the flip-flop stops, the two drivers at the clock input terminal of the latch circuit operate instead. Therefore, the effect of reducing power consumption as a whole semiconductor integrated circuit is not realized.

このように、特許文献３及び特許文献４に開示された技術によれば、１つのフリップフロップへのクロック信号の入力を制御するために、１つ以上のブロックが必要となる。言い換えれば、フリップフロップ内部にあるクロック入力端子の２個のドライバ（インバータ５１０、５２０）の駆動を停止させるために、更に多くのブロックを駆動する必要がある。   Thus, according to the techniques disclosed in Patent Document 3 and Patent Document 4, one or more blocks are required to control the input of the clock signal to one flip-flop. In other words, in order to stop the driving of the two drivers (inverters 510 and 520) of the clock input terminal in the flip-flop, it is necessary to drive more blocks.

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。   [Means for Solving the Problems] will be described below using the numbers and symbols used in [Best Mode for Carrying Out the Invention]. These numbers and symbols are added in parentheses in order to clarify the correspondence between the description of [Claims] and [Best Mode for Carrying Out the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].

本発明に係る半導体集積回路装置（１）は、複数のフリップフロップ（１０）と、複数のフリップフロップ（１０）のうち少なくとも１つに接続された少なくとも１つのデータ転送感知回路（２０）と、制御信号（ＣＴＲＬ）に応答して複数のフリップフロップ（１０）全体へのクロック信号（ＣＬＫ）の供給をＯＮ・ＯＦＦするクロック制御回路（５０）とを備える。その少なくとも１つのデータ転送感知回路（２０）は、少なくとも１つのフリップフロップ（１０）の入力信号及び出力信号の比較を行い、その比較の結果に応じた信号を制御信号（ＣＴＲＬ）としてクロック制御回路（５０）に出力する。クロック制御回路（５０）は、上記入力信号と出力信号が異なる場合、クロック信号（ＣＬＫ）の供給をＯＮし、上記入力信号と出力信号が同じ場合、クロック信号（ＣＬＫ）の供給をＯＦＦする。   A semiconductor integrated circuit device (1) according to the present invention includes a plurality of flip-flops (10), at least one data transfer sensing circuit (20) connected to at least one of the plurality of flip-flops (10), A clock control circuit (50) for turning on / off the supply of the clock signal (CLK) to the whole of the plurality of flip-flops (10) in response to the control signal (CTRL). The at least one data transfer sensing circuit (20) compares an input signal and an output signal of at least one flip-flop (10), and uses a signal corresponding to the comparison result as a control signal (CTRL) as a clock control circuit. Output to (50). The clock control circuit (50) turns on the supply of the clock signal (CLK) when the input signal and the output signal are different, and turns off the supply of the clock signal (CLK) when the input signal and the output signal are the same.

このように、本発明に係る半導体集積回路装置（１）によれば、クロック制御回路（５０）は、複数のフリップフロップ（１０）へクロック信号（ＣＬＫ）を供給するクロックライン（５５）の始点に設けられている。そして、クロック制御回路（５０）は、上記制御信号（ＣＴＲＬ）に応答して、クロックライン（５５）の根元（始点）からクロック信号（ＣＬＫ）の供給を制御することができる。具体的には、複数のフリップフロップ（１０）のいずれかにおいてデータの転送が実行される場合（入力信号と出力信号が異なる場合）にのみ、クロック制御回路（５０）は、クロック信号（ＣＬＫ）を複数のフリップフロップ（１０）に供給する。従って、各フリップフロップ（１０）のクロック入力端子につながる２つのドライバ（図１参照）の動作が抑制されると共に、その機能の実現に必要なブロックの数の増加が抑制される。すなわち、本発明に係る半導体集積回路装置（１）によれば、効率的に消費電力を低減することが可能となる。   As described above, according to the semiconductor integrated circuit device (1) of the present invention, the clock control circuit (50) starts the clock line (55) that supplies the clock signal (CLK) to the plurality of flip-flops (10). Is provided. The clock control circuit (50) can control the supply of the clock signal (CLK) from the root (start point) of the clock line (55) in response to the control signal (CTRL). More specifically, the clock control circuit (50) can only generate the clock signal (CLK) when data transfer is executed in any of the plurality of flip-flops (10) (when the input signal and the output signal are different). Are supplied to a plurality of flip-flops (10). Therefore, the operation of the two drivers (see FIG. 1) connected to the clock input terminal of each flip-flop (10) is suppressed, and an increase in the number of blocks necessary for realizing the function is suppressed. That is, according to the semiconductor integrated circuit device (1) of the present invention, it is possible to efficiently reduce power consumption.

また、上記クロック制御回路（５０）は、例えばＤラッチ回路（５１）を含む。Ｄラッチ回路（５１）のデータ入力端子にはクロック信号（ＣＬＫ）が入力され、そのクロック入力端子には上記制御信号（ＣＴＲＬ）が入力される。従って、そのＤラッチ回路（５１）のクロック入力端子につながる２つのドライバの動作頻度は、クロック周波数より少なく、装置の消費電力が低減される。また、通常、クロック制御回路（５０）が制御するクロックライン（５５）では、フリップフロップの極性が一致している。よって、クロック制御回路（５０）で制御されたクロックライン（５５）では、クロックの立ち下り、立ち上がりのどちらか一方で、外部端子からのクロック信号（ＣＬＫ）と同期が採れていればよい。クロック制御回路（５０）がＤラッチ回路（５１）で構成されている場合、クロックライン（５５）では、クロックの立ち下り、立ち上がりのどちらか一方で、外部端子からのクロック信号（ＣＬＫ）と同期が採れている。よって、クロック制御回路（５０）がＤラッチ回路（５１）を含むことは好ましい。   The clock control circuit (50) includes, for example, a D latch circuit (51). The clock signal (CLK) is input to the data input terminal of the D latch circuit (51), and the control signal (CTRL) is input to the clock input terminal. Therefore, the operating frequency of the two drivers connected to the clock input terminal of the D latch circuit (51) is less than the clock frequency, and the power consumption of the device is reduced. In general, the polarities of the flip-flops coincide with each other in the clock line (55) controlled by the clock control circuit (50). Therefore, the clock line (55) controlled by the clock control circuit (50) only needs to be synchronized with the clock signal (CLK) from the external terminal on either the falling or rising edge of the clock. When the clock control circuit (50) is composed of the D latch circuit (51), the clock line (55) is synchronized with the clock signal (CLK) from the external terminal on one of the falling edge and rising edge of the clock. Is taken. Therefore, it is preferable that the clock control circuit (50) includes the D latch circuit (51).

本発明に係る半導体集積回路装置によれば、効率的に消費電力を低減することが可能となる。   According to the semiconductor integrated circuit device of the present invention, it is possible to efficiently reduce power consumption.

本発明に係る半導体集積回路装置によれば、フリップフロップの消費電力を低減するために必要なブロックの数の増加が抑制される。   According to the semiconductor integrated circuit device of the present invention, an increase in the number of blocks necessary for reducing the power consumption of the flip-flop is suppressed.

本発明に係る半導体集積回路装置によれば、フリップフロップの消費電力を低減するための回路自身の消費電力も低減される。   According to the semiconductor integrated circuit device of the present invention, the power consumption of the circuit itself for reducing the power consumption of the flip-flop is also reduced.

添付図面を参照して、本発明による半導体集積回路装置を説明する。   A semiconductor integrated circuit device according to the present invention will be described with reference to the accompanying drawings.

（第１の実施の形態）
（構成）
図２は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す回路図である。この半導体集積回路装置１には、データ入力端子２からバッファ３を通してデータ信号が入力され、クロック入力端子４からバッファ５を通してクロック信号ＣＬＫが入力される。また、この半導体集積回路装置１からは、バッファ６及び８のそれぞれを介して、データ出力端子７及び９のそれぞれにデータ信号が出力される。 (First embodiment)
(Constitution)
FIG. 2 is a circuit diagram showing a configuration of the semiconductor integrated circuit device according to the first embodiment of the present invention. A data signal is input from the data input terminal 2 through the buffer 3 to the semiconductor integrated circuit device 1, and a clock signal CLK is input from the clock input terminal 4 through the buffer 5. The semiconductor integrated circuit device 1 outputs data signals to the data output terminals 7 and 9 via the buffers 6 and 8, respectively.

この半導体集積回路装置１は、複数のフリップフロップ１０（１０ａ〜１０ｃ）を含んでいる。データ入力端子２から入力されたデータ信号は、任意の組み合わせ回路４０に入力される。その組み合わせ回路４０の出力は、フリップフロップ１０のデータ入力端子に入力される。例えば図２においては、組み合わせ回路４０ａ〜４０ｃのそれぞれの出力は、フリップフロップ１０ａ〜１０ｃのそれぞれにデータ入力端子に入力される。また、クロック入力端子４から入力されたクロック信号ＣＬＫは、クロックライン５５を通じて、複数のフリップフロップ１０（１０ａ〜１０ｃ）の各々のクロック入力端子に供給される。   The semiconductor integrated circuit device 1 includes a plurality of flip-flops 10 (10a to 10c). A data signal input from the data input terminal 2 is input to an arbitrary combinational circuit 40. The output of the combinational circuit 40 is input to the data input terminal of the flip-flop 10. For example, in FIG. 2, the outputs of the combinational circuits 40a to 40c are input to the data input terminals of the flip-flops 10a to 10c, respectively. The clock signal CLK input from the clock input terminal 4 is supplied to each clock input terminal of the plurality of flip-flops 10 (10a to 10c) through the clock line 55.

このクロックライン５５の始点（根元）には、クロック自律制御回路５０が設けられている。つまり、図２に示されるように、クロック自律制御回路５０は、クロック入力用のバッファ５と、クロックライン５５の初段のバッファ５６との間に介設されている。後に詳しく説明されるように、このクロック自律制御回路５０は、クロック制御信号ＣＴＲＬに応答して、上記複数のフリップフロップ１０（１０ａ〜１０ｃ）へのクロック信号ＣＬＫの供給を制御する。   A clock autonomous control circuit 50 is provided at the start point (root) of the clock line 55. That is, as shown in FIG. 2, the clock autonomous control circuit 50 is interposed between the clock input buffer 5 and the first-stage buffer 56 of the clock line 55. As will be described in detail later, the clock autonomous control circuit 50 controls the supply of the clock signal CLK to the plurality of flip-flops 10 (10a to 10c) in response to the clock control signal CTRL.

また、この半導体集積回路装置１は、複数のデータ転送感知回路２０（２０ａ〜２０ｂ）を備えている。図２において、複数のデータ転送感知回路２０ａ〜２０ｃのそれぞれは、複数のフリップフロップ１０（１０ａ〜１０ｃ）のそれぞれに接続されている。また、全てのデータ転送感知回路２０ａ〜２０ｃの出力は、バスライン３５を通じて、上記クロック自律制御回路５０にフィードバックされている。後に詳しく説明されるように、各々のデータ転送感知回路２０は、対応するフリップフロップ１０がデータを転送しているか否かを判定する。そのために、各々のデータ転送感知回路２０は、対応するフリップフロップ１０のデータ入力端子に入力される「入力信号」と、そのデータ出力端子から出力される「出力信号」の比較を行う。そして、各々のデータ転送感知回路２０は、その比較結果に応じた信号を、上記クロック制御信号ＣＴＲＬとしてクロック自律制御回路５０に出力する。つまり、各データ転送感知回路２０がクロック制御信号ＣＴＲＬを生成し、全てのデータ転送感知回路２０からのクロック制御信号ＣＴＲＬは、バスライン３５を通してクロック自律制御回路５０にフィードバックされる。   The semiconductor integrated circuit device 1 includes a plurality of data transfer sensing circuits 20 (20a to 20b). In FIG. 2, each of the plurality of data transfer sensing circuits 20a to 20c is connected to each of the plurality of flip-flops 10 (10a to 10c). The outputs of all the data transfer sensing circuits 20a to 20c are fed back to the clock autonomous control circuit 50 through the bus line 35. As will be described in detail later, each data transfer sensing circuit 20 determines whether or not the corresponding flip-flop 10 is transferring data. For this purpose, each data transfer sensing circuit 20 compares the “input signal” input to the data input terminal of the corresponding flip-flop 10 with the “output signal” output from the data output terminal. Each data transfer sensing circuit 20 outputs a signal corresponding to the comparison result to the clock autonomous control circuit 50 as the clock control signal CTRL. That is, each data transfer sensing circuit 20 generates a clock control signal CTRL, and the clock control signals CTRL from all the data transfer sensing circuits 20 are fed back to the clock autonomous control circuit 50 through the bus line 35.

図３は、本実施の形態に係る１つのデータ転送感知回路２０の構成例を示す回路図である。図３に示されるように、このデータ転送感知回路２０は、排他的論理和（ＥＸＯＲ）２１、Ｎチャネルトランジスタ２２、及びプルアップ抵抗３０を有している。排他的論理和２１には、フリップフロップ１０のデータ入力端子１１に入力される「入力信号」と、そのデータ出力端子１２から出力される「出力信号」が入力される。これにより、排他的論理和は、その入力信号と出力信号との比較を行うことができる。データ転送感知回路２０は、その排他的論理和の出力に基づいて、クロック制御信号（データ転送感知信号）ＣＴＲＬを生成する。   FIG. 3 is a circuit diagram showing a configuration example of one data transfer sensing circuit 20 according to the present embodiment. As shown in FIG. 3, the data transfer sensing circuit 20 includes an exclusive OR (EXOR) 21, an N-channel transistor 22, and a pull-up resistor 30. The exclusive OR 21 receives an “input signal” input to the data input terminal 11 of the flip-flop 10 and an “output signal” output from the data output terminal 12. Thus, the exclusive OR can compare the input signal and the output signal. The data transfer sensing circuit 20 generates a clock control signal (data transfer sensing signal) CTRL based on the exclusive OR output.

具体的には、排他的論理和２１の出力は、Ｎチャネルトランジスタ２２のゲートに接続されている。Ｎチャネルトランジスタ２２のソースは接地されており、そのドレインは、プルアップ抵抗３０を介して電源ＶＤＤに接続されている。そして、Ｎチャネルトランジスタ２２のドレインが、データ転送感知回路２０の出力端子として用いられる。すなわち、Ｎチャネルトランジスタ２２とプルアップ抵抗３０は、「オープンドレイン回路」を構成している。そして、このオープンドレイン回路（Ｎチャネルトランジスタ２２）のドレインの電圧が、上記クロック制御信号ＣＴＲＬとして、クロック自律制御回路５０に出力される。   Specifically, the output of the exclusive OR 21 is connected to the gate of the N-channel transistor 22. The source of the N-channel transistor 22 is grounded, and its drain is connected to the power supply VDD via the pull-up resistor 30. The drain of the N-channel transistor 22 is used as the output terminal of the data transfer sensing circuit 20. That is, the N-channel transistor 22 and the pull-up resistor 30 constitute an “open drain circuit”. The drain voltage of the open drain circuit (N channel transistor 22) is output to the clock autonomous control circuit 50 as the clock control signal CTRL.

図４は、本実施の形態に係るクロック自律制御回路５０の構成例を示す回路図である。図４に示されるように、このクロック自律制御回路５０は、Ｄ型ラッチ５１を有している。Ｄ型ラッチ５１のデータ入力端子には、クロック信号ＣＬＫが入力される。一方、Ｄ型ラッチ５１のクロック入力端子には、インバータを介して上記バスライン３５が接続されており、上記クロック制御信号ＣＴＲＬが入力される。また、そのＤ型ラッチ５１の出力は、クロックライン５５の始点バッファ５６の入力に接続されている。このように、クロック自律制御回路５０は、クロック制御信号ＣＴＲＬに応じて、クロック信号ＣＬＫをそのまま通過させる、あるいは、情報を保持する。言い換えれば、クロック自律制御回路５０は、クロック制御信号ＣＴＲＬに応じて、クロックライン５５（複数のフリップフロップ１０）へのクロック信号ＣＬＫの供給をＯＮ・ＯＦＦする。   FIG. 4 is a circuit diagram showing a configuration example of the clock autonomous control circuit 50 according to the present embodiment. As shown in FIG. 4, the clock autonomous control circuit 50 has a D-type latch 51. A clock signal CLK is input to the data input terminal of the D-type latch 51. On the other hand, the bus line 35 is connected to the clock input terminal of the D-type latch 51 via an inverter, and the clock control signal CTRL is input thereto. The output of the D-type latch 51 is connected to the input of the start point buffer 56 of the clock line 55. In this way, the clock autonomous control circuit 50 passes the clock signal CLK as it is or holds information according to the clock control signal CTRL. In other words, the clock autonomous control circuit 50 turns ON / OFF the supply of the clock signal CLK to the clock line 55 (the plurality of flip-flops 10) according to the clock control signal CTRL.

（動作）
図２〜図４を参照して、本発明に係る半導体集積回路装置１の動作を説明する。例えば、フリップフロップ１０ａのデータ入力端子に、データ信号が入力され、フリップフロップ１０ａの入力信号と出力信号が異なる状態になったとする。すなわち、フリップフロップ１０ａにおいてデータ転送が行われるとする。この時、データ転送感知回路２０ａに含まれる排他的論理和２１の出力は、直ちにハイレベルとなり、Ｎチャネルトランジスタ２２がターンオンする。これにより、Ｎチャネルトランジスタ２２のドレイン（Ｎチャネルオープンドレイン）がローレベルとなり、クロック制御信号ＣＴＲＬがローレベルとなる。そのクロック制御信号ＣＴＲＬは、バスライン３５及びインバータを通して、Ｄ型ラッチ５１のクロック入力端子に入力される。つまり、Ｄ型ラッチ５１のクロック入力端子にハイレベルの信号が入力され、そのＤ型ラッチ５１は「スルー状態」となる。その結果、クロックライン５５にクロック信号ＣＬＫが供給され、そのクロック信号ＣＬＫはフリップフロップ１０ａのクロック入力端子に入力され、データ転送が行われる。 (Operation)
The operation of the semiconductor integrated circuit device 1 according to the present invention will be described with reference to FIGS. For example, it is assumed that a data signal is input to the data input terminal of the flip-flop 10a, and the input signal and the output signal of the flip-flop 10a are different. That is, it is assumed that data transfer is performed in the flip-flop 10a. At this time, the output of the exclusive OR 21 included in the data transfer sensing circuit 20a immediately becomes high level, and the N-channel transistor 22 is turned on. As a result, the drain of the N-channel transistor 22 (N-channel open drain) becomes low level, and the clock control signal CTRL becomes low level. The clock control signal CTRL is input to the clock input terminal of the D-type latch 51 through the bus line 35 and the inverter. That is, a high-level signal is input to the clock input terminal of the D-type latch 51, and the D-type latch 51 enters the “through state”. As a result, the clock signal CLK is supplied to the clock line 55, and the clock signal CLK is input to the clock input terminal of the flip-flop 10a to perform data transfer.

他のフリップフロップ１０（１０ｂ、１０ｃ）に関しても同様である。つまり、本発明に係る半導体集積回路装置１によれば、複数のフリップフロップ１０のいずれかにおいてデータ転送が行われる場合、対応するデータ転送感知回路２０がそのデータ転送を検知し、クロック制御信号（データ転送感知信号）ＣＴＲＬを出力する。クロック自律制御回路５０は、そのクロック制御信号ＣＴＲＬに応じて、クロックライン５５へのクロック信号ＣＬＫの供給を自動的に開始する。   The same applies to the other flip-flops 10 (10b, 10c). That is, according to the semiconductor integrated circuit device 1 according to the present invention, when data transfer is performed in any of the plurality of flip-flops 10, the corresponding data transfer sensing circuit 20 detects the data transfer, and the clock control signal ( Data transfer sensing signal) CTRL is output. The clock autonomous control circuit 50 automatically starts supplying the clock signal CLK to the clock line 55 in response to the clock control signal CTRL.

また、全てのフリップフロップ１０において、入力信号と出力信号が同じであるとする。すなわち、クロックライン５５につながるいずれのフリップフロップ１０においてもデータ転送が行われていないとする。この時、いずれのデータ転送感知回路２０に含まれる排他的論理和２１の出力も、ローレベルとなり、Ｎチャネルトランジスタ２２がターンオフする。これにより、Ｎチャネルトランジスタ２２のドレインがハイインピーダンス状態となる。全てのデータ転送感知回路２０（２０ａ〜２０ｃ）が同じ状態となる。よって、バスライン３５上のクロック制御信号ＣＴＲＬがハイレベルとなる。これにより、Ｄ型ラッチ５１のクロック入力端子にローレベルの信号が入力され、そのＤ型ラッチ５１は「ラッチ状態」となる。その結果、クロックライン５５の対するクロック信号ＣＬＫの供給が停止し、内部回路はクロック休止状態となる。   Further, it is assumed that the input signal and the output signal are the same in all flip-flops 10. That is, it is assumed that data transfer is not performed in any flip-flop 10 connected to the clock line 55. At this time, the output of the exclusive OR 21 included in any data transfer sensing circuit 20 becomes low level, and the N-channel transistor 22 is turned off. As a result, the drain of the N-channel transistor 22 enters a high impedance state. All the data transfer sensing circuits 20 (20a to 20c) are in the same state. Therefore, the clock control signal CTRL on the bus line 35 becomes high level. As a result, a low-level signal is input to the clock input terminal of the D-type latch 51, and the D-type latch 51 enters the “latch state”. As a result, the supply of the clock signal CLK to the clock line 55 is stopped, and the internal circuit enters a clock pause state.

以上に説明されたように、本発明に係る半導体集積回路装置１によれば、クロックライン５５全体でデータ転送が行われていない時は、複数のフリップフロップ１０へのクロック信号ＣＬＫの供給が、クロックライン５５の根元（始点）から自動的に停止され、データが入力されれば、データ転送が自動的に開始される。言い換えれば、クロック制御対象である回路全体で機能が完全に停止しているときのみ、クロックライン５５へのクロック信号ＣＬＫの供給を停止し、その一部分でも動作したときには直ちにクロックを始動することが可能となる。   As described above, according to the semiconductor integrated circuit device 1 of the present invention, when the data transfer is not performed on the entire clock line 55, the supply of the clock signal CLK to the plurality of flip-flops 10 is as follows. When the clock line 55 is automatically stopped from the root (starting point) and data is input, data transfer is automatically started. In other words, it is possible to stop the supply of the clock signal CLK to the clock line 55 only when the function is completely stopped in the entire circuit to be clock controlled, and to start the clock immediately when even a part of the circuit operates. It becomes.

（効果）
以上に説明されたように、本発明に係る半導体集積回路装置１によれば、機能が完全に停止している場合に、クロックライン５５へのクロック信号ＣＬＫの供給が停止するように制御される。従って、各フリップフロップ１０のクロック入力端子につながる２つのドライバ（図１参照）の状態変化が抑制される。その結果、消費電力が低減される。ここで、そのクロックの制御は、クロック自律制御回路５０によって自動的に実行される。つまり、外部システムからのクロック制御信号が必要なくなる。従って、外部端子の増加が防止される。 (effect)
As described above, according to the semiconductor integrated circuit device 1 of the present invention, when the function is completely stopped, the supply of the clock signal CLK to the clock line 55 is controlled to stop. . Therefore, the state change of the two drivers (see FIG. 1) connected to the clock input terminal of each flip-flop 10 is suppressed. As a result, power consumption is reduced. Here, the clock control is automatically executed by the clock autonomous control circuit 50. That is, a clock control signal from an external system is not necessary. Therefore, an increase in the number of external terminals is prevented.

また、本発明によれば、そのクロック制御回路５０は、クロックライン５５の始点に設けられており、クロック信号ＣＬＫの供給は、クロックライン５５の根元から止められる。クロック制御対象である回路全体で機能が完全に停止しているときのみ、クロックライン５５へのクロック信号ＣＬＫの供給を停止し、その一部分でも動作したときには直ちにクロックを始動することが可能となる。複数のフリップフロップ１０毎にクロック自律制御回路５０を設ける必要がないので、半導体集積回路装置１の消費電力を低減するために必要なブロックの数の増加が抑制される。また、ゲート数の増加も抑制される。フリップフロップ１０の消費電力を抑制するための回路ブロックは、必要最小限に抑えられる。よって、効率的に消費電力を低減することが可能となる。   Further, according to the present invention, the clock control circuit 50 is provided at the starting point of the clock line 55, and the supply of the clock signal CLK is stopped from the root of the clock line 55. Only when the function of the entire circuit to be clock-controlled is completely stopped, the supply of the clock signal CLK to the clock line 55 is stopped, and the clock can be started immediately when even a part of the circuit operates. Since it is not necessary to provide the clock autonomous control circuit 50 for each of the plurality of flip-flops 10, an increase in the number of blocks necessary for reducing the power consumption of the semiconductor integrated circuit device 1 is suppressed. Also, an increase in the number of gates is suppressed. The circuit block for suppressing the power consumption of the flip-flop 10 can be minimized. Therefore, power consumption can be efficiently reduced.

更に、本発明に係る半導体集積回路装置１によれば、Ｄ型ラッチ回路５１のデータ入力端子にはクロック信号ＣＬＫが入力され、そのクロック入力端子には上記クロック制御信号ＣＴＲＬが入力される。従って、そのＤ型ラッチ回路５１のクロック入力端子につながる２つのドライバ（図１参照）の動作も抑制される。つまり、クロック自律制御回路５０自身の消費電力をも低減することが可能となる。言い換えれば、フリップフロップ１０の消費電力を低減するための回路自身の消費電力も低減される。また、通常、クロック制御回路５０が制御するクロックライン５５では、フリップフロップの極性が一致している。よって、クロック制御回路５０で制御されたクロックライン５５では、クロックの立ち下り、立ち上がりのどちらか一方で、外部端子からのクロック信号ＣＬＫと同期が採れていればよい。クロック制御回路５０がＤ型ラッチ回路５１で構成されている場合、クロックライン５５では、クロックの立ち下り、立ち上がりのどちらか一方で、外部端子からのクロック信号ＣＬＫと同期が採れている。よって、クロック制御回路５０がＤ型ラッチ回路５１を含むと好適である。   Furthermore, according to the semiconductor integrated circuit device 1 of the present invention, the clock signal CLK is input to the data input terminal of the D-type latch circuit 51, and the clock control signal CTRL is input to the clock input terminal. Accordingly, the operations of the two drivers (see FIG. 1) connected to the clock input terminal of the D-type latch circuit 51 are also suppressed. That is, the power consumption of the clock autonomous control circuit 50 itself can be reduced. In other words, the power consumption of the circuit itself for reducing the power consumption of the flip-flop 10 is also reduced. Usually, in the clock line 55 controlled by the clock control circuit 50, the polarities of the flip-flops are the same. Therefore, the clock line 55 controlled by the clock control circuit 50 only needs to be synchronized with the clock signal CLK from the external terminal on one of the falling edge and the rising edge of the clock. When the clock control circuit 50 is composed of the D-type latch circuit 51, the clock line 55 is synchronized with the clock signal CLK from the external terminal on one of the falling and rising edges of the clock. Therefore, it is preferable that the clock control circuit 50 includes the D-type latch circuit 51.

また、本発明に係るデータ転送感知回路２０とクロック自律制御回路５０は、基本的な論理ブロックで構成される。よって、本発明を任意の回路に適用することが可能である。例えば、本発明に係る構成は、ストラクチャードＡＳＩＣ（Application Specific Integrated Circuit）に適用されると好適である。   In addition, the data transfer sensing circuit 20 and the clock autonomous control circuit 50 according to the present invention are composed of basic logic blocks. Therefore, the present invention can be applied to any circuit. For example, the configuration according to the present invention is preferably applied to a structured ASIC (Application Specific Integrated Circuit).

（変形例）
尚、本実施の形態に係る半導体集積回路装置１において、図３に示されたデータ転送感知回路２０の代わりに、図５に示されるデータ転送感知回路２０’が用いられてもよい。このデータ転送感知回路２０’は、排他的論理和（ＥＸＯＲ）２１、インバータ２３、Ｐチャネルトランジスタ２４、及びプルダウン抵抗３１を有している。排他的論理和２１には、フリップフロップ１０のデータ入力端子１１に入力される入力信号と、そのデータ出力端子１２から出力される「出力信号」が入力される。排他的論理和２１の出力は、インバータ２３を介して、Ｐチャネルトランジスタ２４のゲートに接続されている。Ｐチャネルトランジスタ２２のソースは電源ＶＤＤに接続されており、そのドレインは、プルダウン抵抗３１を介して接地されている。そして、Ｐチャネルトランジスタ２２のドレインが、データ転送感知回路２０’の出力端子として用いられる。すなわち、Ｐチャネルトランジスタ２４とプルダウン抵抗３１は、「オープンドレイン回路」を構成している。 (Modification)
In the semiconductor integrated circuit device 1 according to the present embodiment, a data transfer sensing circuit 20 ′ shown in FIG. 5 may be used instead of the data transfer sensing circuit 20 shown in FIG. This data transfer sensing circuit 20 ′ has an exclusive OR (EXOR) 21, an inverter 23, a P-channel transistor 24, and a pull-down resistor 31. The exclusive OR 21 receives an input signal input to the data input terminal 11 of the flip-flop 10 and an “output signal” output from the data output terminal 12. The output of the exclusive OR 21 is connected to the gate of the P-channel transistor 24 via the inverter 23. The source of the P-channel transistor 22 is connected to the power supply VDD, and the drain thereof is grounded via the pull-down resistor 31. The drain of the P-channel transistor 22 is used as the output terminal of the data transfer sensing circuit 20 ′. That is, the P-channel transistor 24 and the pull-down resistor 31 constitute an “open drain circuit”.

このオープンドレイン回路（Ｐチャネルトランジスタ２４）のドレインの電圧が、上記クロック制御信号ＣＴＲＬとして、クロック自律制御回路５０に出力される。そのクロック制御信号ＣＴＲＬのレベルは、図３に示され場合と逆になる。よって、本変形例においては、図４に示されたクロック自律制御回路５０の代わりに、図６に示されるクロック自律制御回路５０’が用いられる。このクロック自律制御回路５０’は、Ｄ型ラッチ５２を有している。Ｄ型ラッチ５２のデータ入力端子には、クロック信号ＣＬＫが入力される。一方、Ｄ型ラッチ５２のクロック入力端子には、バスライン３５が接続されており、上記クロック制御信号ＣＴＲＬが入力される。また、そのＤ型ラッチ５２の出力は、クロックライン５５の始点バッファ５６の入力に接続されている。このように、クロック自律制御回路５０’は、クロック制御信号ＣＴＲＬに応じて、クロック信号ＣＬＫをそのまま通過させる、あるいは、情報を保持する。言い換えれば、クロック自律制御回路５０’は、クロック制御信号ＣＴＲＬに応じて、クロックライン５５（複数のフリップフロップ１０）へのクロック信号ＣＬＫの供給をＯＮ・ＯＦＦする。   The drain voltage of the open drain circuit (P channel transistor 24) is output to the clock autonomous control circuit 50 as the clock control signal CTRL. The level of the clock control signal CTRL is opposite to that shown in FIG. Therefore, in this modification, the clock autonomous control circuit 50 ′ shown in FIG. 6 is used instead of the clock autonomous control circuit 50 shown in FIG. 4. This clock autonomous control circuit 50 ′ has a D-type latch 52. The clock signal CLK is input to the data input terminal of the D-type latch 52. On the other hand, the bus line 35 is connected to the clock input terminal of the D-type latch 52, and the clock control signal CTRL is input thereto. The output of the D-type latch 52 is connected to the input of the start point buffer 56 of the clock line 55. As described above, the clock autonomous control circuit 50 'passes the clock signal CLK as it is or holds information according to the clock control signal CTRL. In other words, the clock autonomous control circuit 50 'turns ON / OFF the supply of the clock signal CLK to the clock line 55 (the plurality of flip-flops 10) according to the clock control signal CTRL.

当業者にとって明らかなように、本変形例による半導体集積回路装置１も、上述と同様の動作を行う。よって、上述と同様の効果が得られる。   As will be apparent to those skilled in the art, the semiconductor integrated circuit device 1 according to this modification also performs the same operation as described above. Therefore, the same effect as described above can be obtained.

（第２の実施の形態）
図７は、本発明に第２の実施の形態に係る半導体集積回路装置の一部の構成を示す回路ブロック図である。本実施の形態の説明において、第１の実施の形態と同様の構成に対する説明は適宜省略される。 (Second Embodiment)
FIG. 7 is a circuit block diagram showing a partial configuration of a semiconductor integrated circuit device according to the second embodiment of the present invention. In the description of the present embodiment, the description of the same configuration as that of the first embodiment is omitted as appropriate.

図７に示されるように、本実施の形態において、複数のフリップフロップ１０は、直列に接続されたフリップフロップ群１０−１〜１０−３を含んでいる。本実施の形態に係るデータ転送感知回路２０の構成は、図３に示された構成と同様である。但し、排他的論理和２１には、初段のフリップフロップ１０−１のデータ入力端子１１に入力される「入力信号」と、最終段のフリップフロップ１０−３のデータ出力端子１２から出力される「出力信号」が入力される。排他的論理和２１は、それら入力信号及び出力信号を比較することによって、このフリップフロップ群１０−１〜１０−３におけるデータ転送を検知する。   As shown in FIG. 7, in the present embodiment, the plurality of flip-flops 10 include flip-flop groups 10-1 to 10-3 connected in series. The configuration of the data transfer sensing circuit 20 according to the present embodiment is the same as the configuration shown in FIG. However, the exclusive OR 21 includes an “input signal” input to the data input terminal 11 of the first flip-flop 10-1 and a data output terminal 12 of the final flip-flop 10-3. Output signal "is input. The exclusive OR 21 detects the data transfer in the flip-flop groups 10-1 to 10-3 by comparing the input signal and the output signal.

本実施の形態に係るクロック自律制御回路５０の構成は、図４に示された構成と同様である。つまり、Ｄ型ラッチ５１の状態は、クロック制御信号ＣＴＲＬのレベルに応じて、「スルー状態」と「ラッチ状態」のいずれかに切り替えられる。これにより、クロックライン５５全体でデータ転送が行われていない時は、複数のフリップフロップ１０へのクロック信号ＣＬＫの供給が、クロックライン５５の根元（始点）から自動的に停止され、データが入力されれば、データ転送が自動的に開始される。   The configuration of the clock autonomous control circuit 50 according to the present embodiment is the same as the configuration shown in FIG. That is, the state of the D-type latch 51 is switched between the “through state” and the “latch state” according to the level of the clock control signal CTRL. Thereby, when data transfer is not performed on the entire clock line 55, the supply of the clock signal CLK to the plurality of flip-flops 10 is automatically stopped from the root (start point) of the clock line 55, and data is input. If so, the data transfer is automatically started.

本実施の形態によれば、第１の実施の形態と同様の効果が得られる。更に、ゲート数を節約できるという追加的な効果が得られる。よって、クロック信号ＣＬＫの供給を制御する対象であるフリップフロップ１０の数が多い場合に、本実施の形態は特に好適である。また、図５及び図６に示されたデータ転送感知回路２０’及びクロック自律制御回路５０’を、本実施の形態に適用することも可能である。   According to the present embodiment, the same effect as in the first embodiment can be obtained. Furthermore, an additional effect that the number of gates can be saved is obtained. Therefore, the present embodiment is particularly suitable when the number of flip-flops 10 to be controlled for supplying the clock signal CLK is large. Further, the data transfer sensing circuit 20 'and the clock autonomous control circuit 50' shown in FIGS. 5 and 6 can be applied to the present embodiment.

（第３の実施の形態）
図８は、本発明に第３の実施の形態に係る半導体集積回路装置の一部の構成を示す回路ブロック図である。本実施の形態の説明において、第１の実施の形態と同様の構成に対する説明は適宜省略される。 (Third embodiment)
FIG. 8 is a circuit block diagram showing a partial configuration of a semiconductor integrated circuit device according to the third embodiment of the present invention. In the description of the present embodiment, the description of the same configuration as that of the first embodiment is omitted as appropriate.

本実施の形態に係る半導体集積回路装置は、複数のフリップフロップ１０−１〜１０−ｎを備えている。クロック信号ＣＬＫは、クロックバッファ５７を有するクロックライン５５を通して、複数のフリップフロップ１０−１〜１０−ｎのそれぞれに分配される。クロックライン５５の始点には、Ｄ型ラッチ５１（クロック自律制御回路）が設けられている。つまり、このＤ型ラッチ５１のデータ入力端子には、クロック信号ＣＬＫが入力され、そのクロック入力端子には、バスライン３５を通してクロック制御信号ＣＴＲＬが入力される。このＤ型ラッチ５１は、クロック制御信号ＣＴＲＬのレベルに応じて、クロックライン５５の根元からクロック信号の供給をＯＮ・ＯＦＦする。   The semiconductor integrated circuit device according to the present embodiment includes a plurality of flip-flops 10-1 to 10-n. The clock signal CLK is distributed to each of the plurality of flip-flops 10-1 to 10-n through the clock line 55 having the clock buffer 57. A D-type latch 51 (clock autonomous control circuit) is provided at the start point of the clock line 55. That is, the clock signal CLK is input to the data input terminal of the D-type latch 51, and the clock control signal CTRL is input to the clock input terminal through the bus line 35. The D-type latch 51 turns on / off the supply of the clock signal from the base of the clock line 55 according to the level of the clock control signal CTRL.

本実施の形態に係る半導体集積回路装置は、データ転送感知回路２０’’を備えている。図８に示されるように、このデータ転送感知回路２０’’は、複数のフリップフロップ１０−１〜１０−ｎの各々に接続されている。具体的には、このデータ転送感知回路２０’’は、複数の排他的論理和（ＥＸＯＲ）２１−１〜２１−ｎと、それら複数の排他的論理和２１−１〜２１−ｎの出力に接続された多入力ＯＲ回路２５とを有している。複数の排他的論理和２１−１〜２１−ｎのそれぞれは、複数のフリップフロップ１０−１〜１０−ｎのそれぞれの入力信号及び出力信号を入力とする。各排他的論理和２１の出力は、多入力ＯＲ回路に入力される。多入力ＯＲ回路の出力は、クロック制御信号ＣＴＲＬとしてＤ型ラッチ５１にフィードバックされる。   The semiconductor integrated circuit device according to the present embodiment includes a data transfer sensing circuit 20 ''. As shown in FIG. 8, the data transfer sensing circuit 20 ″ is connected to each of the plurality of flip-flops 10-1 to 10-n. Specifically, the data transfer sensing circuit 20 ″ outputs a plurality of exclusive ORs (EXOR) 21-1 to 21-n and outputs of the plurality of exclusive ORs 21-1 to 21-n. And a multi-input OR circuit 25 connected thereto. Each of the plurality of exclusive ORs 21-1 to 21-n receives the input signal and the output signal of each of the plurality of flip-flops 10-1 to 10-n. The output of each exclusive OR 21 is input to a multi-input OR circuit. The output of the multi-input OR circuit is fed back to the D-type latch 51 as the clock control signal CTRL.

このように、データ転送感知回路２０’’は、複数のフリップフロップ１０−１〜１０−ｎのそれぞれの入力信号及び出力信号の比較を行い、いずれかのフリップフロップ１０におけるデータ転送を検知する。その比較結果に応じた信号は、クロック制御信号ＣＴＲＬとしてＤ型ラッチ５１に出力される。いずれかのフリップフロップ１０において入力信号と出力信号が異なる場合、すなわち、いずれかのフリップフロップ１０においてデータ転送が実行されるとき、多入力ＯＲ回路２５の出力はハイレベルになる。これにより、クロック制御信号ＣＴＲＬもハイレベルとなり、Ｄ型ラッチ５１は「スルー状態」となる。その結果、クロックライン５５へのクロック信号ＣＬＫの供給が開始する。いずれのフリップフロップ１０−１〜１０−ｎにおいてもデータ転送が行われない場合、クロック制御信号ＣＴＲＬはローレベルとなり、Ｄ型ラッチ５１は「ラッチ状態」となる。その結果、クロックライン５５へのクロック信号ＣＬＫの供給が停止する。   As described above, the data transfer sensing circuit 20 ″ compares the input signals and the output signals of the plurality of flip-flops 10-1 to 10-n and detects the data transfer in any flip-flop 10. A signal corresponding to the comparison result is output to the D-type latch 51 as the clock control signal CTRL. When the input signal is different from the output signal in any flip-flop 10, that is, when data transfer is executed in any flip-flop 10, the output of the multi-input OR circuit 25 becomes high level. As a result, the clock control signal CTRL also becomes high level, and the D-type latch 51 enters the “through state”. As a result, supply of the clock signal CLK to the clock line 55 starts. When no data transfer is performed in any of the flip-flops 10-1 to 10-n, the clock control signal CTRL is at a low level, and the D-type latch 51 is in a “latch state”. As a result, the supply of the clock signal CLK to the clock line 55 is stopped.

本実施の形態によれば、第１の実施の形態と同様の効果が得られる。更に、オープンドレイン回路が使用されないので、貫通電流を気にする必要がなくなるという追加的な効果が得られる。よって、フリップフロップ１０の動作頻度が高いモジュールに、本実施の形態が適用されると好適である。   According to the present embodiment, the same effect as in the first embodiment can be obtained. Furthermore, since an open drain circuit is not used, there is an additional effect that there is no need to worry about the through current. Therefore, it is preferable that this embodiment is applied to a module in which the operation frequency of the flip-flop 10 is high.

（第４の実施の形態）
図９は、本発明の第４の実施の形態に係るクロック自律制御回路５０’’の構成を示す回路ブロック図である。本実施の形態の説明において、第１の実施の形態と同様の構成に対する説明は適宜省略される。 (Fourth embodiment)
FIG. 9 is a circuit block diagram showing a configuration of a clock autonomous control circuit 50 ″ according to the fourth embodiment of the present invention. In the description of the present embodiment, the description of the same configuration as that of the first embodiment is omitted as appropriate.

図９に示されるように、このクロック自律制御回路５０’’は、フリップフロップ５３と、ＡＮＤ回路５４とを有している。フリップフロップ５３のデータ入力端子には、バスライン３５を通してクロック制御信号ＣＴＲＬが供給され、そのクロック入力端子には、クロック信号ＣＬＫが入力される。ＡＮＤ回路５４の入力には、そのフリップフロップ５３からの出力、及びクロック信号ＣＬＫが入力される。ＡＮＤ回路５４の出力は、クロックライン５５の始点バッファ５６に入力される。   As shown in FIG. 9, the clock autonomous control circuit 50 ″ includes a flip-flop 53 and an AND circuit 54. A clock control signal CTRL is supplied to the data input terminal of the flip-flop 53 through the bus line 35, and the clock signal CLK is input to the clock input terminal. The output from the flip-flop 53 and the clock signal CLK are input to the AND circuit 54. The output of the AND circuit 54 is input to the start point buffer 56 of the clock line 55.

このような構成により、クロックライン５５へのクロック信号ＣＬＫの供給を、クロック信号ＣＬＫと同期して制御することが可能となる。すなわち、本実施の形態によれば、同期式のクロック自律制御回路５０’’が実現される。これにより、クロック始動時の誤動作を防止することが可能となる。尚、既出の実施の形態において、クロック自律制御回路５０、５０’の代わりに、本実施の形態に係るクロック自律制御回路５０’’が用いられてもよい。   With such a configuration, the supply of the clock signal CLK to the clock line 55 can be controlled in synchronization with the clock signal CLK. That is, according to the present embodiment, a synchronous clock autonomous control circuit 50 ″ is realized. Thereby, it is possible to prevent a malfunction at the time of starting the clock. In the embodiment described above, the clock autonomous control circuit 50 ″ according to the present embodiment may be used instead of the clock autonomous control circuits 50, 50 ′.

（第５の実施の形態）
図１０は、本発明の第５の実施の形態に係る半導体集積回路装置の構成を示す回路図である。本実施の形態の説明において、既出の実施の形態と同様の構成に対する説明は適宜省略される。 (Fifth embodiment)
FIG. 10 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to the fifth embodiment of the present invention. In the description of this embodiment, a description of the same configuration as that of the above-described embodiment will be omitted as appropriate.

本実施の形態に係る半導体集積回路装置１００は、複数のモジュールを備えている。例えば、図１０に示されるように、半導体集積回路装置１００は、第１モジュール１０１、第２モジュール１０２、及び第３モジュール１０３を有している。各モジュールには、バッファ１１０を通して、クロック信号ＣＬＫが供給される。ここで、フリップフロップ１０の動作頻度は、モジュール毎に偏っているとする。例えば、第３モジュール１０３の動作頻度は、第１モジュール１０１や第２モジュール１０２の動作頻度より高いとする。   The semiconductor integrated circuit device 100 according to the present embodiment includes a plurality of modules. For example, as illustrated in FIG. 10, the semiconductor integrated circuit device 100 includes a first module 101, a second module 102, and a third module 103. Each module is supplied with a clock signal CLK through a buffer 110. Here, it is assumed that the operation frequency of the flip-flop 10 is biased for each module. For example, it is assumed that the operation frequency of the third module 103 is higher than the operation frequency of the first module 101 and the second module 102.

本実施の形態によれば、既出の実施の形態によるデータ転送感知回路２０及びクロック自律制御回路５０が、モジュールごとに適用される。例えば、動作頻度の比較的低い第１モジュール１０１及び第２モジュール１０２には、既出のデータ転送感知回路２０及びクロック自律制御回路５０が適用される。これにより、第１モジュール１０１及び第２モジュール１０２における消費電力が低減される。また、動作頻度の比較的高い第３モジュール１０３には、既出の実施の形態は適用されない。よって、第３モジュール１０３が有する複数のフリップフロップ１０には、クロック信号ＣＬＫがそのまま供給される。   According to the present embodiment, the data transfer sensing circuit 20 and the clock autonomous control circuit 50 according to the above-described embodiment are applied for each module. For example, the data transfer sensing circuit 20 and the clock autonomous control circuit 50 described above are applied to the first module 101 and the second module 102 having a relatively low operation frequency. Thereby, power consumption in the first module 101 and the second module 102 is reduced. Further, the above-described embodiment is not applied to the third module 103 having a relatively high operation frequency. Therefore, the clock signal CLK is supplied as it is to the plurality of flip-flops 10 included in the third module 103.

このように、本実施の形態によればモジュール毎にクロック供給の制御が実行されるので、半導体集積回路装置１００全体として消費電力を効率的に低減することが可能となる。特に、本実施の形態は、モジュールごとに動作頻度が偏っている場合に適用されると好適である。また、第１モジュール１０１及び第２モジュールには、既出の第１〜第４の実施の形態及び変形例のいずれも適用可能である。それにより、既出の実施の形態と同様の効果が得られる。   As described above, according to the present embodiment, control of clock supply is executed for each module, so that the power consumption of the entire semiconductor integrated circuit device 100 can be efficiently reduced. In particular, this embodiment is preferably applied when the operation frequency is uneven for each module. In addition, any of the first to fourth embodiments and modifications described above can be applied to the first module 101 and the second module. Thereby, the same effect as the above-described embodiment can be obtained.

（第６の実施の形態）
図１１は、本発明の第６の実施の形態に係る半導体集積回路装置の設計を示す概念図である。本実施の形態の説明において、既出の実施の形態と同様の構成に対する説明は適宜省略される。 (Sixth embodiment)
FIG. 11 is a conceptual diagram showing a design of a semiconductor integrated circuit device according to the sixth embodiment of the present invention. In the description of this embodiment, a description of the same configuration as that of the above-described embodiment will be omitted as appropriate.

図１１に示されるように、この半導体集積回路装置２００の設計において、内部回路領域はメッシュ状に区分けされており、その内部回路領域にはクロックツリー（ＣＴＳ；Clock Tree Synthesis）が形成されている。メッシュ状に区分けされた各領域には、予め準備されたセルが配置される。例えば、第１領域２０１には、埋め込みフリップフロップ２１０が配置される。この埋め込みフリップフロップ２１０には、フリップフロップ１０に加えて上記データ転送感知回路２０が予め組み込まれている。また、第２領域２０２には、埋め込みＣＴＳ２２０が配置される。この埋め込みＣＴＳ２２０には、クロックバッファ（ＣＴＳバッファ２２１）に加えて、上記クロック自律制御回路５０が予め組み込まれている。このＣＴＳバッファ２２１は、上記クロックライン５５の始点に配置されるクロックライン始点バッファ５６に対応している。つまり、埋め込みＣＴＳ２２０において、クロック自律制御回路５０は、クロックライン始点バッファ５６の前段に予め配置されている。   As shown in FIG. 11, in the design of the semiconductor integrated circuit device 200, the internal circuit region is divided into a mesh shape, and a clock tree (CTS) is formed in the internal circuit region. . A cell prepared in advance is arranged in each area divided into meshes. For example, the embedded flip-flop 210 is disposed in the first region 201. The embedded flip-flop 210 incorporates the data transfer sensing circuit 20 in addition to the flip-flop 10 in advance. In the second region 202, an embedded CTS 220 is disposed. The embedded CTS 220 incorporates the clock autonomous control circuit 50 in advance in addition to the clock buffer (CTS buffer 221). The CTS buffer 221 corresponds to the clock line start point buffer 56 disposed at the start point of the clock line 55. That is, in the embedded CTS 220, the clock autonomous control circuit 50 is disposed in advance in front of the clock line start point buffer 56.

このような埋め込みフリップフロップ２１０及び埋め込みＣＴＳ２２０は、半導体集積回路装置のレイアウトやＣＴＳに基づいて、適宜配置される。このようにして、本発明に係る半導体集積回路装置２００が容易に設計される。また、図１１に示されるように、上記プルアップ抵抗３０やプルダウン抵抗３１は、チップの周縁部に配置されることが好ましい。これにより、プルアップ抵抗３０やプルダウン抵抗３１が設計時の配線性に影響を及ぼすことが防止される。   Such embedded flip-flop 210 and embedded CTS 220 are appropriately arranged based on the layout of the semiconductor integrated circuit device and CTS. In this way, the semiconductor integrated circuit device 200 according to the present invention is easily designed. Further, as shown in FIG. 11, the pull-up resistor 30 and the pull-down resistor 31 are preferably arranged at the peripheral edge of the chip. This prevents the pull-up resistor 30 and the pull-down resistor 31 from affecting the wiring properties at the time of design.

また、本発明は、ストラクチャードＡＳＩＣ（Structured Application Specific Integrated Circuit）に適用されてもよい。この場合、図１１に示されたような主要なマクロセルや共通配線を含む構造が、チップ上の下地層にあらかじめ形成される。開発者は、顧客から要求された回路に応じた配線だけを、下地層の上のカスタマイズ層に形成する。これにより、所望のストラクチャードＡＳＩＣが短期間・低コストで開発される。   The present invention may also be applied to a structured ASIC (Structured Application Specific Integrated Circuit). In this case, a structure including main macrocells and common wirings as shown in FIG. 11 is formed in advance on the base layer on the chip. The developer forms only the wiring corresponding to the circuit requested by the customer in the customized layer on the base layer. Thereby, a desired structured ASIC is developed in a short period of time and at a low cost.

本実施の形態によれば、配線性に影響を及ぼすことなく、データ転送感知回路２０やクロック自律制御回路５０が適用された半導体集積回路装置２００を容易に設計することが可能となる。既出のいずれの実施の形態に係る半導体集積回路装置を設計する場合も、同様である。   According to the present embodiment, it is possible to easily design the semiconductor integrated circuit device 200 to which the data transfer sensing circuit 20 and the clock autonomous control circuit 50 are applied without affecting the wiring property. The same applies to the design of the semiconductor integrated circuit device according to any of the above-described embodiments.

（第７の実施の形態）
図１２は、本発明の第７の実施の形態に係る半導体集積回路装置の構成を示す回路図である。この半導体集積回路装置３００は、複数のフリップフロップ３１０（３１０ａ、３１０ｂ）を備えている。フリップフロップ３１０ａ及び３１０ｂは、任意の組み合わせ回路３４０を介して接続されている。また、各フリップフロップ３１０のクロック入力端子には、クロック信号ＣＬＫが供給される。本実施の形態において、各フリップフロップ３１０は、停止機能付きフリップフロップであり、クロック制御信号ＣＴＲＬに応じてその動作を停止する。例えば、クロック制御信号ＣＴＲＬによってスイッチ回路が切り替わり、クロック入力端子につながる２つのドライバ（図１参照）の動作が停止する。 (Seventh embodiment)
FIG. 12 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to the seventh embodiment of the present invention. The semiconductor integrated circuit device 300 includes a plurality of flip-flops 310 (310a, 310b). The flip-flops 310a and 310b are connected via an arbitrary combinational circuit 340. The clock signal CLK is supplied to the clock input terminal of each flip-flop 310. In the present embodiment, each flip-flop 310 is a flip-flop with a stop function, and stops its operation in accordance with the clock control signal CTRL. For example, the switch circuit is switched by the clock control signal CTRL, and the operations of two drivers (see FIG. 1) connected to the clock input terminal are stopped.

また、半導体集積回路装置３００は、データ転送感知回路３２０を備えている。データ転送感知回路３２０は、排他的論理和３２１ａ、３２１ｂ、Ｎチャネルトランジスタ３２２ａ、３２２ｂ、及びプルアップ抵抗３３０を有している。排他的論理和３２１ａの入力は、停止機能付きフリップフロップ３１０ａに接続され、その出力はＮチャネルトランジスタ３２２ａのゲートに接続されている。Ｎチャネルトランジスタ３２２ａとプルアップ抵抗３３０は、オープンドレイン回路を構成している。また、排他的論理和３２１ｂの入力は、停止機能付きフリップフロップ３１０ｂに接続され、その出力はＮチャネルトランジスタ３２２ｂのゲートに接続されている。Ｎチャネルトランジスタ３２２ｂとプルアップ抵抗３３０も、オープンドレイン回路を構成している。尚、上記変形例のように、Ｎチャネルトランジスタの代わりにＰチャネルトランジスタが用いられ、プルアップ抵抗３３０の代わりにプルダウン抵抗が用いられてもよい。   The semiconductor integrated circuit device 300 includes a data transfer sensing circuit 320. The data transfer sensing circuit 320 includes exclusive ORs 321a and 321b, N-channel transistors 322a and 322b, and a pull-up resistor 330. The input of the exclusive OR 321a is connected to the flip-flop 310a with a stop function, and the output is connected to the gate of the N-channel transistor 322a. N-channel transistor 322a and pull-up resistor 330 constitute an open drain circuit. The input of the exclusive OR 321b is connected to the flip-flop 310b with a stop function, and the output is connected to the gate of the N-channel transistor 322b. N-channel transistor 322b and pull-up resistor 330 also constitute an open drain circuit. As in the above modification, a P-channel transistor may be used instead of the N-channel transistor, and a pull-down resistor may be used instead of the pull-up resistor 330.

排他的論理和３２１ａは、停止機能付きフリップフロップ３１０ａのデータ入力端子３１１ａに入力される入力信号と、そのデータ出力端子３１２ａから出力される出力信号を比較する。その比較結果に基づいて、停止機能付きフリップフロップ３１０ａにおいてデータ転送が行われるかどうかが検出される。また、排他的論理和３２１ｂは、停止機能付きフリップフロップ３１０ｂのデータ入力端子３１１ｂに入力される入力信号と、そのデータ出力端子３１２ｂから出力される出力信号を比較する。その比較結果に基づいて、停止機能付きフリップフロップ３１０ｂにおいてデータ転送が行われるかどうかが検出される。データ転送が行われるか否かに拠って、各Ｎチャネルトランジスタ３２２のドレインのレベルが変化する。   The exclusive OR 321a compares the input signal input to the data input terminal 311a of the flip-flop 310a with a stop function with the output signal output from the data output terminal 312a. Based on the comparison result, it is detected whether or not data transfer is performed in the flip-flop 310a with the stop function. The exclusive OR 321b compares an input signal input to the data input terminal 311b of the flip-flop 310b with a stop function with an output signal output from the data output terminal 312b. Based on the comparison result, it is detected whether the data transfer is performed in the flip-flop 310b with the stop function. The drain level of each N-channel transistor 322 changes depending on whether or not data transfer is performed.

各Ｎチャネルトランジスタ３２２のドレインの電圧は、上記クロック制御信号ＣＴＲＬとして、バスライン３３５を通して各停止機能付きフリップフロップ３１０にフィードバックされる。各停止機能付きフリップフロップ３１０は、複数の停止機能付きフリップフロップ３１０ａ、３１０ｂのいずれかにおける入力信号と出力信号が異なる場合、すなわち、複数の停止機能付きフリップフロップ３１０ａ、３１０ｂのいずれかにおいてデータ転送が行われる場合にのみ、動作する。いずれの停止機能付きフリップフロップ３１０ａ、３１０ｂにおいてもデータ転送が行われない場合、各停止機能付きフリップフロップ３１０の動作は停止する。   The voltage at the drain of each N-channel transistor 322 is fed back to each flip-flop 310 with a stop function through the bus line 335 as the clock control signal CTRL. Each of the flip-flops 310 with a stop function transfers data in any of the plurality of flip-flops 310a and 310b with a stop function, that is, when the input signal and the output signal are different from each other. Only works if is done. When data transfer is not performed in any of the flip-flops 310a and 310b with a stop function, the operation of each flip-flop 310 with a stop function is stopped.

本実施の形態に係る半導体集積回路装置３００によれば、第１の実施の形態と同様の効果が得られる。更に、より簡易な構成によって、消費電力の低減を実現できるという追加的な効果が得られる。尚、本実施の形態で示された停止機能付きフリップフロップ３１０は、既出の全ての実施の形態に対しても、同様に適用され得る。   According to the semiconductor integrated circuit device 300 according to the present embodiment, the same effect as in the first embodiment can be obtained. Furthermore, the additional effect that reduction of power consumption is realizable with a simpler structure is acquired. Note that the flip-flop 310 with the stop function shown in this embodiment can be similarly applied to all the embodiments described above.

図１は、一般的なフリップフロップの構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a general flip-flop. 図２は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of the semiconductor integrated circuit device according to the first embodiment of the present invention. 図３は、本発明の第１の実施の形態に係る半導体集積回路装置におけるデータ転送感知回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a data transfer sensing circuit in the semiconductor integrated circuit device according to the first embodiment of the present invention. 図４は、本発明の第１の実施の形態に係る半導体集積回路装置におけるクロック自律制御回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of the clock autonomous control circuit in the semiconductor integrated circuit device according to the first embodiment of the present invention. 図５は、本発明の第１の実施の形態に係る半導体集積回路装置におけるデータ転送感知回路の他の構成を示す回路図である。FIG. 5 is a circuit diagram showing another configuration of the data transfer sensing circuit in the semiconductor integrated circuit device according to the first embodiment of the present invention. 図６は、本発明の第１の実施の形態に係る半導体集積回路装置におけるクロック自律制御回路の他の構成を示す回路図である。FIG. 6 is a circuit diagram showing another configuration of the clock autonomous control circuit in the semiconductor integrated circuit device according to the first embodiment of the present invention. 図７は、本発明の第２の実施の形態に係る半導体集積回路装置におけるデータ転送感知回路の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a data transfer sensing circuit in the semiconductor integrated circuit device according to the second embodiment of the present invention. 図８は、本発明の第３の実施の形態に係る半導体集積回路装置におけるデータ転送感知回路の構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of a data transfer sensing circuit in the semiconductor integrated circuit device according to the third embodiment of the present invention. 図９は、本発明の第４の実施の形態に係る半導体集積回路装置におけるクロック自律制御回路の他の構成を示す回路図である。FIG. 9 is a circuit diagram showing another configuration of the clock autonomous control circuit in the semiconductor integrated circuit device according to the fourth embodiment of the present invention. 図１０は、本発明の第５の実施の形態に係る半導体集積回路装置の構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to the fifth embodiment of the present invention. 図１１は、本発明の第６の実施の形態に係る半導体集積回路装置の設計を示す概念図である。FIG. 11 is a conceptual diagram showing a design of a semiconductor integrated circuit device according to the sixth embodiment of the present invention. 図１２は、本発明の第７の実施の形態に係る半導体集積回路装置の構成を示す回路図である。FIG. 12 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to the seventh embodiment of the present invention.

符号の説明Explanation of symbols

１ 半導体集積回路装置
２ データ入力端子
４ クロック入力端子
３、５、６、８ バッファ
７、８ データ出力端子
１０ フリップフロップ
２０ データ転送感知回路
２１ 排他的論理和（ＥＸＯＲ）
２２ Ｎチャネルトランジスタ
２３ インバータ
２４ Ｐチャネルトランジスタ
２５ 多入力ＯＲ回路
３０ プルアップ抵抗
３１ プルダウン抵抗
３５ バスライン
４０ 組み合わせ回路
５０ クロック自律制御回路
５１、５２ Ｄ型ラッチ回路
５３ フリップフロップ
５４ ＡＮＤ回路
５５ クロックライン
５６ クロックライン始点バッファ
５７ バッファ
１００ 半導体集積回路装置
１０１ 第１モジュール
１０２ 第２モジュール
１０３ 第３モジュール
１１０ バッファ
２００ 半導体集積回路装置
２０１ 第１領域
２０２ 第２領域
２０３ 第３領域
２１０ 埋込みフリップフロップ
２２０ 埋込みＣＴＳ
２２１ ＣＴＳバッファ
３００ 半導体集積回路装置
３１０ 停止機能付フリップフロップ
３２０ データ転送感知回路
３２１ 排他的論理和（ＥＸＯＲ）
３２２ Ｎチャネルトランジスタ
３３０ プルアップ抵抗
３３５ バスライン
３４０ 組み合わせ回路 DESCRIPTION OF SYMBOLS 1 Semiconductor integrated circuit device 2 Data input terminal 4 Clock input terminal 3, 5, 6, 8 Buffer 7, 8 Data output terminal 10 Flip-flop 20 Data transfer sensing circuit 21 Exclusive OR (EXOR)
22 N-channel transistor 23 Inverter 24 P-channel transistor 25 Multi-input OR circuit 30 Pull-up resistor 31 Pull-down resistor 35 Bus line 40 Combination circuit 50 Clock autonomous control circuit 51, 52 D-type latch circuit 53 Flip-flop 54 AND circuit 55 Clock line 56 Clock line start point buffer 57 Buffer 100 Semiconductor integrated circuit device 101 First module 102 Second module 103 Third module 110 Buffer 200 Semiconductor integrated circuit device 201 First region 202 Second region 203 Third region 210 Embedded flip-flop 220 Embedded CTS
221 CTS buffer 300 Semiconductor integrated circuit device 310 Flip-flop with stop function 320 Data transfer sensing circuit 321 Exclusive OR (EXOR)
322 N-channel transistor 330 Pull-up resistor 335 Bus line 340 Combination circuit

Claims (19)

複数のフリップフロップと、
前記複数のフリップフロップのうち少なくとも１つに接続された少なくとも１つのデータ転送感知回路と、
制御信号に応答して前記複数のフリップフロップ全体へのクロック信号の供給をＯＮ・ＯＦＦするクロック制御回路と
を具備し、
前記少なくとも１つのデータ転送感知回路は、前記少なくとも１つのフリップフロップの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力する
半導体集積回路装置。 Multiple flip-flops,
At least one data transfer sensing circuit connected to at least one of the plurality of flip-flops;
A clock control circuit for turning ON / OFF the supply of the clock signal to the whole of the plurality of flip-flops in response to the control signal,
The at least one data transfer sensing circuit compares an input signal and an output signal of the at least one flip-flop, and outputs a signal corresponding to the comparison result to the clock control circuit as the control signal. Semiconductor integrated circuit apparatus. 請求項１に記載の半導体集積回路装置であって、
前記少なくとも１つのデータ転送感知回路は、前記複数のフリップフロップのそれぞれに接続された複数のデータ転送感知回路を含み、
前記複数のデータ転送感知回路の各々は、対応する１つの前記フリップフロップの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力する
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1,
The at least one data transfer sensing circuit includes a plurality of data transfer sensing circuits connected to each of the plurality of flip-flops;
Each of the plurality of data transfer sensing circuits compares an input signal and an output signal of a corresponding one of the flip-flops, and outputs a signal according to the comparison result to the clock control circuit as the control signal. Integrated circuit device. 請求項１に記載の半導体集積回路装置であって、
前記複数のフリップフロップは、直列に接続されたフリップフロップ群を含み、
前記少なくとも１つのデータ転送感知回路は、前記フリップフロップ群のうち第１段に対する入力信号と前記フリップフロップ群のうち最終段に対する出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力する
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1,
The plurality of flip-flops includes a group of flip-flops connected in series,
The at least one data transfer sensing circuit compares an input signal for the first stage of the flip-flop group and an output signal for the final stage of the flip-flop group, and controls the signal according to the comparison result. A semiconductor integrated circuit device that outputs the signal to the clock control circuit. 請求項１乃至３のいずれかに記載の半導体集積回路装置であって、
前記クロック制御回路は、
前記入力信号と前記出力信号が異なる場合、前記クロック信号の供給をＯＮし、
前記入力信号と前記出力信号が同じ場合、前記クロック信号の供給をＯＦＦする
半導体集積回路装置。 A semiconductor integrated circuit device according to claim 1,
The clock control circuit includes:
If the input signal and the output signal are different, turn on the supply of the clock signal,
A semiconductor integrated circuit device that turns off the supply of the clock signal when the input signal and the output signal are the same. 請求項４に記載の半導体集積回路装置であって、
前記少なくとも１つのデータ転送感知回路は、前記入力信号及び前記出力信号を入力とする排他的論理和を有し、前記排他的論理和の出力に基づいて前記制御信号を生成する
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 4,
The at least one data transfer sensing circuit has an exclusive OR having the input signal and the output signal as inputs, and generates the control signal based on an output of the exclusive OR. Semiconductor integrated circuit device. 請求項５に記載の半導体集積回路装置であって、
前記少なくとも１つのデータ転送感知回路は、更に、前記排他的論理和の出力に接続されたオープンドレイン回路を有し、前記オープンドレイン回路のドレインの電圧を前記制御信号として出力する
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 5,
The at least one data transfer sensing circuit further includes an open drain circuit connected to the exclusive OR output, and outputs a drain voltage of the open drain circuit as the control signal. 請求項６に記載の半導体集積回路装置であって、
前記オープンドレイン回路は、プルアップ抵抗又はプルダウン抵抗を含み、
前記プルアップ抵抗又は前記プルダウン抵抗は、チップの周縁部に形成される
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 6, comprising:
The open drain circuit includes a pull-up resistor or a pull-down resistor,
The pull-up resistor or the pull-down resistor is formed in a peripheral portion of a chip. Semiconductor integrated circuit device. 請求項１に記載の半導体集積回路装置であって、
前記少なくとも１つのデータ転送感知回路は、前記複数のフリップフロップの各々に接続された１つのデータ転送感知回路を含み、
前記１つのデータ転送感知回路は、前記複数のフリップフロップのそれぞれの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力する
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1,
The at least one data transfer sensing circuit includes one data transfer sensing circuit connected to each of the plurality of flip-flops;
The one data transfer sensing circuit compares an input signal and an output signal of each of the plurality of flip-flops, and outputs a signal corresponding to the comparison result to the clock control circuit as the control signal. Semiconductor integrated circuit apparatus. 請求項８に記載の半導体集積回路装置であって、
前記クロック制御回路は、前記複数のフリップフロップのいずれかにおいて前記入力信号と前記出力信号が異なる場合、前記クロック信号の供給をＯＮする
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 8, comprising:
The clock control circuit turns on the supply of the clock signal when the input signal and the output signal are different in any of the plurality of flip-flops. 請求項９に記載の半導体集積回路装置であって、
前記１つのデータ転送感知回路は、
前記複数のフリップフロップのそれぞれの前記入力信号及び前記出力信号を入力とする複数の排他的論理和と、
前記複数の排他的論理和の出力を入力し、前記制御信号を出力するＯＲ回路と
を有する
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 9,
The one data transfer sensing circuit includes:
A plurality of exclusive ORs each having the input signal and the output signal of each of the plurality of flip-flops as inputs;
An OR circuit that receives the outputs of the plurality of exclusive ORs and outputs the control signal. A semiconductor integrated circuit device. 請求項１乃至１０のいずれかに記載の半導体集積回路装置であって、
前記クロック制御回路は、前記クロック信号をデータ入力とし、前記制御信号をクロック入力とするＤラッチ回路を含む
半導体集積回路装置。 A semiconductor integrated circuit device according to claim 1,
The clock control circuit includes a D latch circuit having the clock signal as a data input and the control signal as a clock input. 請求項１乃至１０のいずれかに記載の半導体集積回路装置であって、
前記クロック制御回路は、
前記制御信号をデータ入力とし、前記クロック信号をクロック入力とするフリップフロップと、
前記フリップフロップの出力と前記クロック信号を入力するＡＮＤ回路と
を有する
半導体集積回路装置。 A semiconductor integrated circuit device according to claim 1,
The clock control circuit includes:
A flip-flop having the control signal as a data input and the clock signal as a clock input;
A semiconductor integrated circuit device comprising: an output of the flip-flop and an AND circuit that inputs the clock signal. 複数のフリップフロップと、
前記複数のフリップフロップにクロック信号を供給するクロックラインと、
前記クロックラインの始点に設けられたクロック制御回路と、
前記複数のフリップフロップのそれぞれ及び前記クロック制御回路に接続された複数のデータ転送感知回路と
を具備し、
前記複数のデータ転送感知回路の各々は、
前記複数のフリップフロップのうち対応する１つの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力し、
前記クロック制御回路は、前記制御信号に応答して、前記複数のフリップフロップへのクロック信号の供給をＯＮ・ＯＦＦする
半導体集積回路装置。 Multiple flip-flops,
A clock line for supplying a clock signal to the plurality of flip-flops;
A clock control circuit provided at the start of the clock line;
Each of the plurality of flip-flops and a plurality of data transfer sensing circuits connected to the clock control circuit,
Each of the plurality of data transfer sensing circuits includes:
Comparing one corresponding input signal and output signal among the plurality of flip-flops, and outputting a signal according to the comparison result to the clock control circuit as the control signal,
The clock control circuit turns on / off the supply of a clock signal to the plurality of flip-flops in response to the control signal. Semiconductor integrated circuit device. 請求項１３に記載の半導体集積回路装置であって、
前記クロック制御回路は、
前記入力信号と前記出力信号が異なる場合、前記クロック信号の供給をＯＮし、
前記入力信号と前記出力信号が同じ場合、前記クロック信号の供給をＯＦＦする
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 13,
The clock control circuit includes:
If the input signal and the output signal are different, turn on the supply of the clock signal,
A semiconductor integrated circuit device that turns off the supply of the clock signal when the input signal and the output signal are the same. 第１モジュールと、
前記第１モジュールと同じクロック信号を入力する第２モジュールと
を具備し、
前記第１モジュールは、前記クロック信号をそのまま入力する複数のフリップフロップを有し、
前記第２モジュールは、
複数のフリップフロップと、
前記複数のフリップフロップのうち少なくとも１つに接続された少なくとも１つのデータ転送感知回路と、
制御信号に応答して前記複数のフリップフロップ全体への前記クロック信号の供給をＯＮ・ＯＦＦするクロック制御回路と
を有し、
前記少なくとも１つのデータ転送感知回路は、前記少なくとも１つのフリップフロップの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力する
半導体集積回路装置。 A first module;
A second module that inputs the same clock signal as the first module;
The first module has a plurality of flip-flops that input the clock signal as it is,
The second module includes
Multiple flip-flops,
At least one data transfer sensing circuit connected to at least one of the plurality of flip-flops;
A clock control circuit for turning ON / OFF the supply of the clock signal to the whole of the plurality of flip-flops in response to the control signal,
The at least one data transfer sensing circuit compares an input signal and an output signal of the at least one flip-flop, and outputs a signal corresponding to the comparison result to the clock control circuit as the control signal. Semiconductor integrated circuit apparatus. 請求項１５に記載の半導体集積回路装置であって、
前記第１モジュールの動作頻度は、前記第２モジュールの動作頻度より高い
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 15,
The operation frequency of the first module is higher than the operation frequency of the second module. 請求項１５又は１６に記載の半導体集積回路装置であって、
前記クロック制御回路は、
前記入力信号と前記出力信号が異なる場合、前記クロック信号の供給をＯＮし、
前記入力信号と前記出力信号が同じ場合、前記クロック信号の供給をＯＦＦする
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 15 or 16,
The clock control circuit includes:
If the input signal and the output signal are different, turn on the supply of the clock signal,
A semiconductor integrated circuit device that turns off the supply of the clock signal when the input signal and the output signal are the same. 制御信号に応じて動作を停止する複数の停止機能付きフリップフロップと、
前記複数の停止機能付きフリップフロップに接続されたデータ転送感知回路と
を具備し、
前記データ転送感知回路は、前記複数の停止機能付きフリップフロップのそれぞれの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記複数の停止機能付きフリップフロップに出力する
半導体集積回路装置。 Flip-flops with multiple stop functions that stop operation in response to control signals;
A data transfer sensing circuit connected to the plurality of flip-flops with a stop function, and
The data transfer sensing circuit compares an input signal and an output signal of each of the plurality of flip-flops with a stop function, and uses the signal according to the comparison result as the control signal to the plurality of flip-flops with a stop function Output semiconductor integrated circuit device. 請求項１８に記載の半導体集積回路装置であって、
前記複数の停止機能付きフリップフロップの各々は、前記複数の停止機能付きフリップフロップのいずれかにおける前記入力信号と前記出力信号が異なる場合に動作する
半導体集積回路装置。 The semiconductor integrated circuit device according to claim 18, comprising:
Each of the plurality of flip-flops with a stop function operates when the input signal and the output signal in any of the plurality of flip-flops with a stop function are different. Semiconductor integrated circuit device.
JP2005042640A 2005-02-18 2005-02-18 Semiconductor integrated circuit device Expired - Fee Related JP4702878B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005042640A JP4702878B2 (en) 2005-02-18 2005-02-18 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005042640A JP4702878B2 (en) 2005-02-18 2005-02-18 Semiconductor integrated circuit device

Publications (2)

Publication Number Publication Date
JP2006229745A true JP2006229745A (en) 2006-08-31
JP4702878B2 JP4702878B2 (en) 2011-06-15

Family

ID=36990674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005042640A Expired - Fee Related JP4702878B2 (en) 2005-02-18 2005-02-18 Semiconductor integrated circuit device

Country Status (1)

Country Link
JP (1) JP4702878B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074050A1 (en) 2009-12-18 2011-06-23 富士通株式会社 Latch circuit and clock control circuit
JP2012202856A (en) * 2011-03-25 2012-10-22 Toshiba Corp Semiconductor integrated circuit and design method for the same
KR20220013418A (en) * 2019-05-31 2022-02-04 어드밴스드 마이크로 디바이시즈, 인코포레이티드 Stripe-based self-gating for pipeline retiming

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145789A (en) * 1997-07-29 1999-05-28 Sharp Corp Low power consumption type register circuit
JPH11340795A (en) * 1998-05-22 1999-12-10 Nec Corp Flip-flop circuit
JP2000013195A (en) * 1998-06-24 2000-01-14 Nec Corp Low power consumption circuit and integrated circuit containing the same
JP2000029560A (en) * 1998-07-13 2000-01-28 Ricoh Co Ltd Electronic device
JP2000232339A (en) * 1998-08-26 2000-08-22 Toshiba Corp Flip-flop circuit with clock signal controlling function and clock control circuit
JP2001177382A (en) * 1999-12-14 2001-06-29 Nec Ic Microcomput Syst Ltd Low power consumption circuit
JP2002150787A (en) * 2000-11-08 2002-05-24 Mitsubishi Electric Corp Semiconductor integrated circuit
JP2002271188A (en) * 2001-03-14 2002-09-20 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JP2003141198A (en) * 2001-11-05 2003-05-16 Mitsubishi Electric Corp Device, method and program for saving power of logic circuit

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145789A (en) * 1997-07-29 1999-05-28 Sharp Corp Low power consumption type register circuit
JPH11340795A (en) * 1998-05-22 1999-12-10 Nec Corp Flip-flop circuit
JP2000013195A (en) * 1998-06-24 2000-01-14 Nec Corp Low power consumption circuit and integrated circuit containing the same
JP2000029560A (en) * 1998-07-13 2000-01-28 Ricoh Co Ltd Electronic device
JP2000232339A (en) * 1998-08-26 2000-08-22 Toshiba Corp Flip-flop circuit with clock signal controlling function and clock control circuit
JP2001177382A (en) * 1999-12-14 2001-06-29 Nec Ic Microcomput Syst Ltd Low power consumption circuit
JP2002150787A (en) * 2000-11-08 2002-05-24 Mitsubishi Electric Corp Semiconductor integrated circuit
JP2002271188A (en) * 2001-03-14 2002-09-20 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JP2003141198A (en) * 2001-11-05 2003-05-16 Mitsubishi Electric Corp Device, method and program for saving power of logic circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074050A1 (en) 2009-12-18 2011-06-23 富士通株式会社 Latch circuit and clock control circuit
EP3244534A1 (en) 2009-12-18 2017-11-15 Fujitsu Limited Latch circuit and clock control circuit
JP2012202856A (en) * 2011-03-25 2012-10-22 Toshiba Corp Semiconductor integrated circuit and design method for the same
KR20220013418A (en) * 2019-05-31 2022-02-04 어드밴스드 마이크로 디바이시즈, 인코포레이티드 Stripe-based self-gating for pipeline retiming
JP2022535739A (en) * 2019-05-31 2022-08-10 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Stripe-based self-gating for retiming pipelines
KR102540753B1 (en) 2019-05-31 2023-06-08 어드밴스드 마이크로 디바이시즈, 인코포레이티드 Stripe-based self-gating for pipeline retiming
JP7320624B2 (en) 2019-05-31 2023-08-03 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Stripe-based self-gating for retiming pipelines

Also Published As

Publication number Publication date
JP4702878B2 (en) 2011-06-15

Similar Documents

Publication Publication Date Title
US6586982B2 (en) Semiconductor circuit having a combination circuit being switched between an active and inactive state
US6329874B1 (en) Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode
US8723551B2 (en) Integrated circuit with improved level shifter
US20050231262A1 (en) Semiconductor integrated circuit and a burn-in method thereof
KR102304087B1 (en) Sram wordline driver supply block with multiple modes
JP2005354207A (en) Level shifter, level conversion circuit, and semiconductor integrated circuit
US7683697B2 (en) Circuitry and method for buffering a power mode control signal
US10491217B2 (en) Low-power clock gate circuit
JP2010515277A (en) System, method, and integrated circuit having an inrush limiting power island
JP2006203568A (en) Slew rate controller, output buffer and information processor
KR19990086044A (en) Synchronous DRAM Semiconductor Device with Standby Current Reduction
US8018247B2 (en) Apparatus and method for reducing power consumption using selective power gating
JP4702878B2 (en) Semiconductor integrated circuit device
US7649385B2 (en) Logic with state retentive sleep mode
US10901486B2 (en) Configurable interconnect apparatus and method
JP2000353947A (en) Level converting device
JP4820632B2 (en) Semiconductor integrated circuit device and information system
JPH09162719A (en) Output buffer
JP3080048B2 (en) Clock supply circuit
JP2008510411A (en) Hybrid signal integrated circuit
JP2006093393A (en) Semiconductor integrated circuit
JP3895994B2 (en) Semiconductor integrated circuit
JP4253362B2 (en) Semiconductor integrated circuit device
JP2009088387A (en) Semiconductor device
JP2000349606A (en) Semiconductor integrated circuit device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100728

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110304

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110304

LAPS Cancellation because of no payment of annual fees