JPH11340085A

JPH11340085A - 積層セラミックコンデンサ

Info

Publication number: JPH11340085A
Application number: JP10147291A
Authority: JP
Inventors: Hisashi Sato; 恒佐藤; Masahiro Sadakane; 昌宏貞金
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1998-05-28
Filing date: 1998-05-28
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】本発明は、低インダクタンスで、且つ外部回
路への実装が容易となり、しかも、生産効率の高い積層
セラミックコンデンサを提供するものである。【解決手段】本発明は、第１内部電極層１３を形成した
矩形状誘電体層１ｂ、１ｄ・・・と、第２内部電極層１
４を形成した矩形状誘電体層１ｃ、１ｅ・・・とが交互
に積層して成る積層体１０と、前記積層体１０の一方端
部の一方角部に積層体１０の厚み方向を貫く凹部１１を
形成するとともに、該凹部１１の内壁に第１内部電極層
１３に接続する第１外部端子電極３を形成し、且つ一方
端部の他方角部に積層体１０の厚み方向を貫く凹部１２
を形成するとともに、該凹部１２の内壁に第２内部電極
層１４に接続する第２外部端子電極４を形成して成る積
層セラミックコンデンサである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速情報処理ＩＣや
バスラインのノイズに対してデカップリング効果を発揮
する積層セラミックコンデンサに関するものである。

【０００２】

【従来の技術】従来の積層セラミックコンデンサは、図
４の斜視図及び図５の分解斜視図に示すように、コンデ
ンサ本体となる積層体３０の一対の端部に夫々外部端子
電極３３、３４を形成していた。即ち、外部端子電極３
４、３５は、積層体３０の長さ方向（Ｌ方向）に存在す
る端部に、全幅方向（Ｗ方向）に渡って、且つその端面
と接する上下面及び両側面の一部に形成されていた。

【０００３】この積層体３０の内部構造は、複数の矩形
状の誘電体層３１ａ、３１ｂ、３１ｃ、３１ｄ・・・
と、該誘電体層３１ａ、３１ｂ、３１ｃ、３１ｄ・・・
との間に形成された複数の第１内部電極層３２、複数の
第２内部電極層３３とから構成されていた。例えば、第
１内部電極層３２は、例えば、誘電体層３１ｂ、３１ｄ
・・・上に、各々の誘電体層３１ｂ、３１ｄ・・・の長
手方向に存在する例えば右側端部に延出している。例え
ば、第２内部電極層３３は、例えば、誘電体層３１ｃ、
３１ｅ・・・上に、各々の誘電体層３１ｃ、３１ｅ・・
・の長手方向に存在する例えば左側端部に延出してい
る。

【０００４】これにより、第１内部電極層３２は第１外
部端子電極３４に、第２内部電極層３３は第２外部端子
電極３５に夫々接続されている。

【０００５】尚、誘電体層３１ａ、３１ｂ、３１ｃ、３
１ｄ・・・は、プロブスカイト型を示す誘電体セラミッ
ク材料からなり、内部電極層３２、３３は、銀、パラジ
ウム、銅、Ｎｉなどからなり、外部端子電極３４、３５
は、内部電極層３２、３３の金属材料を下地金属層とし
て、表面に、スズや半田などの被膜が施されている。

【０００６】近似、高速デジタルＩＣの処理速度の高速
化、及び多ピン化に伴うＩＣ電源ラインのノイズによる
誤動作を防止するために、積層セラミックコンデンサ
は、ＩＣに近接して配置されるデカップリングコンデン
サとして用いられることが多くなっている。上述した図
４、５に示す積層セラミックコンデンサ自体のインダク
タンスが高いため、逆にノイズの発生源となってしまう
ことがある。

【０００７】しかし、作動周波数が１００ＭＨｚを超え
ると、通常の図４、５に示すコンデンサでもコンデンサ
の固有インダクタンスによるノイズの影響が大きくなっ
てしまう。このため、図６、７に示すように、内部電極
層５２、５３の形状を改善して、長手方向（Ｌ方向）と
幅方向（Ｗ方向）のアスペクト比を１．０以下として、
各外部端子電極５４、５５を内部電極層５２、５３の長
辺から導出するようしていた。

【０００８】また、低インダクタンスコンデンサとして
は、図８、図９に示すように、内部電極層７２、７３に
接続する外部電極７４、７５を複数個に分けて、インダ
クタンスを低減させたものが用いられている（ＬＩＣＡ
（ローインダクタンスコンデンサアレイ）タイプと呼ば
れる）。このＬＩＣＡでは、外部電極７４、７５を複数
個に精度よく分割し各々の外部電極７４、７５が狭間隔
に配置されてあり、固有インダクタンスを１００ｐＨ以
下を実現していた。

【０００９】

【発明が解決しようとする課題】しかしながら、昨今の
ＩＣの動作速度は益々高速化され、一般のコンデンサ
は、高いインダクタンスが内在ししており、その立ち上
がり応答ノイズがＩＣの信頼性に阻害を与えることが表
面化している。例えば、図６、７に示すアスペクト比を
変えた積層セラミックコンデンサでは、５００ｐＨレベ
ルと固有インダクタンスが低くなっているため、効果が
大きいものの、動作周波数が数百ＭＨｚで作動するＩＣ
には、単にアスペクト比を変更しただけでも、デカップ
リングコンデンサとしては不十分であった。

【００１０】また、図８、図９に示すＬＩＣＡタイプの
コンデンサが数百ＭＨｚで作動するＩＣ用便われるの
は、内部電極層７２、７３に連結する外部電極７４、７
５を複数個に分けてインダクタンスを低減させているか
らであり、この外部電極７４、７５の複数個を狭間隔に
精度よく分割するためは、薄膜技法を用いて例えば、ス
バツタや蒸着などを行って形成しなくてはならず、生産
効率が非常に低い。しかも、外部電極７４、７５を複数
個に分けているため、外部回路と接続する際には、ワイ
ヤボンデングやフリップチップ実装が必要となり、高度
の回路設計と実装技術を要することになる。

【００１１】本発明は、上述の問題点に鑑みて案出され
たものであり、その目的は、数百ＭＨｚで作動するＩＣ
でもそのデカップリングコンデンサとして使用できる２
００ｐＨ以下のインダクタンスを有し、且つ外部回路へ
の実装が容易となり、しかも、生産効率の高い積層セラ
ミックコンデンサを提供するものである。

【００１２】

【課題を解決するための手段】本発明は、第１内部電極
層を形成した矩形状誘電体層と、第２内部電極層を形成
した矩形状誘電体層とを交互に積層した積層体の一方端
部の両角部に、積層体の厚み方向を貫く２つの凹部を形
成するとともに、一方の凹部内壁に前記第１内部電極層
に接続する第１外部端子電極を、他方の凹部内壁に前記
第２内部電極層に接続する第２外部端子電極を夫々形成
したことを特徴とする積層セラミックコンデンサであ
る。

【００１３】尚、第１内部電極層の第２外部端子電極側
の角部は、第２外部端子電極と接することがないよう
に、第２外部端子電極の形成位置に対応じて除去されて
いるパターンとなっており、また、第２内部電極層の第
１外部端子電極側の角部は、第１外部端子電極と接する
ことがないように、第１外部外部端子電極の形成位置に
対応じて除去されているパターンとなっている。

【００１４】

【作用】本発明によれば、従来の図４に示すように、内
部電極層と外部電極に接続するためのマージン部（引出
し部）が実質的に存在しなくなるため、内部電極層、外
部端子電極との間のインダクタンス成分を大きく減少さ
せることができ、しかも、２つの外部端子電極間の距離
も非常に短くなるため、直列等価抵抗自体も減少して、
損失の小さなコンデンサとなる。

【００１５】さらに、第１外部端子電極に接続する第１
内部電極層と第２外部端子電極層と接続する第２内部電
極層の容量発生部分における電流の流れ方向が互いに逆
方向となるため、電流に流れによって発生する電界を互
いに相殺することができ、これによっても低インダクタ
ンス化が達成できる。

【００１６】また、製造工程においては、積層体の一方
端部の角部に形成される積層体の厚み方向を貫く方向に
伸びる凹部は、積層セラミックコンデンサの積層体を焼
成する前で、パンチング加工によって簡単に形成できる
ため、さらに、厚膜技法を用いて、その凹部内壁に外部
端子電極を形成することができるため、従来のＬＩＣＡ
のように、生産効率の低い薄膜技法を用いる必要がない
ため、生産効率が向上し、その結果、安価な積層セラミ
ックコンデンサどなる。

【００１７】しかも、外部端子電極は、積層体の角部
に、積層体の厚み方向を貫く凹部内壁面に被着形成され
ているため、従来の半田を用いた表面実装で外部回路と
接続できるため、その実装性の劣化を招くことがない。

【００１８】

【発明の実施の形態】以下、本発明の積層セラミックコ
ンデンサを図面に基づいて説明する。

【００１９】図１は、本発明の積層セラミックコンデン
サの外観斜視図であり、図２は、本発明のコンデンサ本
体である積層体の分解斜視図である。

【００２０】図において、積層セラミックコンデンサ
は、積層体１０、第１外部端子電極３、第２外部端子電
極４とから構成されている。尚、積層体１０は、複数の
誘電体セラミックからなる誘電体層１ａ、１ｂ、１ｃ、
１ｄ・・・が形成されている。

【００２１】誘電体層１ａ、１ｂ、１ｃ、１ｄ・・・
は、概略矩形状を成しており、ＢａＴｉＯ₃などを有す
るペロブスカイト型誘電体セラミック材料からなってい
る。

【００２２】この誘電体層１ａ、１ｂ、１ｃ、１ｄ・・
・の層間には、第１内部電極層１３、または第２内部電
極層１４が配置されている。

【００２３】各内部電極層１３、１４は、銀、パラジウ
ム、銅、Ｎｉなどの金属材料を主成分（金属単体または
他の金属との合金）からなっている。

【００２４】例えば、第１内部電極層１３は、例えば、
誘電体層１ａと１ｂとの層間、１ｃと１ｄとの層間・・
・に配置されている。即ち、誘電体層１ｂ、１ｄ・・・
の上面側主面に被着形成されている。また、第２内部電
極層１４は、例えば、誘電体層１ｂと１ｃとの層間、１
ｄと１ｅとの層間・・・に配置されている。即ち、誘電
体層１ｃ、１ｅ・・・の上面側主面に被着形成されてい
る。

【００２５】この内部電極層１３、１４が被着形成され
た誘電体層１ａ、１ｂ、１ｃ、１ｄ・・・は、所定容量
成分に対応するように所定数積層され、これにより、直
方体形状の積層体（コンデンサ本体）１０が構成されて
いる。この積層体１０の一方の端部側の両角部には、
積層体１０の厚み方向に延びる例えば１／４円形状の凹
部１１、１２が形成されている。そして、この凹部１１
の内壁面には、例えば複数の第１内部電極層１３の角部
に接続する第１外部外部端子電極３が形成されている。
また、凹部１２の内壁面には、例えば、複数の第２内部
電極層１４の角部に接続する第２外部端子電極４が形成
されている。

【００２６】第１外部端子電極３、第２外部端子電極４
は、例えば銀や銅などを主成分とする厚膜金属導体や厚
膜樹脂金属導体などを下地導体膜として、この下地導体
膜の表面に半田接合を確実且つ容易するメッキ被覆層が
形成されて構成されている。

【００２７】上述のように、内部電極層１３、１４と外
部端子電極３、４との接続は、実質的に内部電極層１
３、１４の角部で接続することになり、しかも、この接
続部分は、積層体の角部に形成された凹部１１、１２と
なっている。従って、例えば、誘電体層１ｂ上に形成さ
れる第１内部電極層１３は、概略矩形状のパターンの一
端部側の一方の角部（図では紙面奥側）が、積層体１０
に形成された一方の凹部１１に導出するようになってい
る。同時に、第１内部電極層１３のパターンの一方部側
の他方の角部は、積層体１０の他方の凹部１２に導出し
ないように、切りかけ部１３ｘが形成されている。ま
た、誘電体層１ｃ上に形成される第２内部電極層１４
は、概略矩形状のパターンの一端部側の他方の角部（図
では紙面手前側）が、積層体１０に形成された他方の凹
部１２に導出するようになっている。同時に、第２内部
電極層１４のパターンの一方部側の一方の角部は、積層
体１０の一方の凹部１１に導出しないように、切りかけ
部１４ｘが形成されている。

【００２８】尚、上述の凹部１１、１２は、積層体１０
の一端部の角部に形成されているが、この角部に近接す
る辺上（短辺側または長辺側）に形成した半円形状であ
っても構わない。この場合、内部電極層１３、１４は、
接続部及び切りかけ部のパターンをこの凹部１１、１２
に対応させるようにすればよい。

【００２９】このような構造の積層セラミックコンデン
サでは、２つの外部端子電極３、４は、積層体１の短辺
を端面とする角部に積層体１０の厚み方向を貫く凹部の
内壁面に形成されている。即ち、２つの外部端子電極
３、４間の寸法は、積層体の短辺よりも、一層短くな
る。このため、従来のようにアスペクトを１未満とした
積層セラミックコンデンサの外部端子電極間よりも、一
層短くなり、その間のインダクタンス成分が減少し、コ
ンデンサ全体として低インダクタンス化する。

【００３０】また、例えば、第１外部端子電極３から第
２外部端子電極４に流がれる電流を想定した場合、第１
外部端子電極３と接続する第１内部電極層１３では、図
の右側方向から左側方向に電流が流れ、第２外部端子電
極４と接続する第２内部電極層１４は、図の左側方向か
ら右側方向に電流が流れる。即ち、第１内部電極層１３
と第２内部電極層１４とに着目すると、夫々の電流の流
れ方向が逆方向となるため、この電流によって発生する
電界が互いに相殺され、これにより、低インダクタタン
ス化が達成できる。

【００３１】これにより、結果として、低インダクタン
スのコンデンサとなり、高周波動作するＩＣに接続され
るデカプリングコンデンサとして使用することができ、
また、高周波ノイズの発生源となることがなくなる。

【００３２】上述の積層セラミックコンデンサの方法
は、概略以下のように形成される。

【００３３】まず、誘電体層１ａ、１ｂ、１ｃ、１ｄ・
・・からなる誘電体磁器グリーンシートを用意する。こ
のグリーンシートは多数個を同時に多数抽出できる形状
となっている。具体的には、所定プロブスカイト結晶構
造となる誘電体粉末と焼結助剤に溶剤、分散材、バイン
ダーなどを混合したスリップ化し、ドクターブレード法
でグリーンシートを成型した。尚、その他の方法とし
て、引き上げ法、ダイコーター、グラビアロールコ一タ
ーなどを用いてもよい。

【００３４】次に、誘電体層１ｂ、１ｄ・・・となる誘
電体磁器グリーンシートの各素子となる領域に、第１内
部電極層１３となる導体膜を形成する。

【００３５】導体膜は、例えば、銀−パラジウム合金な
どの導電性ペーストのスクリーン印刷及び乾燥により形
成する。このときに、概略矩形状パターンの１つの角部
に、切りかけ部１３ｘを形成するようにする。

【００３６】同様に、誘電体層１ｃ、１ｅ・・・となる
誘電体磁器グリーンシートの各素子となる領域に、第２
内部電極層１４となる導体膜を形成する。この導体膜の
概略矩形状パターンの１つの角部に、切り欠け部１４ｘ
を形成するようにする。

【００３７】次に、積層体１の構造に対応させて、誘電
体層１ａ、１ｂ、１ｃ、１ｄ・・・となる各グリーンシ
ートを積層し、熱圧着により、未焼成状態の大型積層体
を形成する。

【００３８】次には、大型積層体の各領域の一方端部の
両角部に、凹部１１、１２となる貫通孔を形成する。凹
部１１となる貫通孔は、第１内部電極層１３の一方の端
部側の一方角部を、貫通孔の内壁面から露出するよう
に、且つ第２内部電極層１４の一方の端部側の一方角部
の切り欠け部１４ｘが貫通孔の内壁面から露出しないよ
うにし、マイクロドリルを用いて穿孔する。同様に、凹
部１２となる貫通孔は、第２内部電極層１４の一方の端
部側の他方角部を、貫通孔の内壁面から露出するよう
に、且つ第１内部電極層１３の一方の端部側の他方角部
の切り欠け部１３ｘが貫通孔の内壁面から露出しないよ
うにし、マイクロドリルを用いて穿孔する。

【００３９】尚、マイクロドリル以外にパンチング加工
やレーザー加工などを用いても構わない。

【００４０】次に、貫通孔を形成した大型積層体を、プ
レスの押し切り刃方式で、各領域毎に切断する。これに
より、未焼成状態の積層体１０が完成する。これにより
貫通孔は分断されることになり、例えば円形状が、１／
４円状の凹部となる。また、この切断をダイシング方式
を用いても良い。貫通孔の形成と大型積層体の切断の両
工程を同時のプレス成型で行っても構わない。

【００４１】そして、個々の素子に切断した未焼成の積
層体を、２５０℃〜４００℃で脱バインダーを行い、そ
の後、例えば、１２５０〜１３００℃で焼成処理する。
これより、誘電体層と内部電極層とは同時に焼成され
て、焼成され、且つ凹部１１、１２が形成された積層体
１０となる。

【００４２】次に、凹部１１、凹部１２内の内壁面を充
分に研磨するために、研磨メデア粉と水が入ったポット
に入れて面取りを行う。これにより、凹部１１の内壁面
から第１内部電極層１２が露出し、凹部１２の内壁面か
ら第２内部電極層１３が完全に露出することになる。

【００４３】次に、積層体１０の凹部１１、１２の内壁
面に、第１外部端子電極３、第２外部端子電極４を夫々
形成する。

【００４４】具体的には、積層体１０を整列させて、凹
部１１、１２を形成した端面を上向きに整列させ、切り
欠け端面に例えば、銀を主成分とする導電性ペーストを
用いて導体膜を塗布する。その後、導体膜を乾燥し、７
００〜８６０℃で焼きつけて、厚膜下地導体膜を形成す
る。その後、厚膜導体膜上に、Ｎｉメッキ、Ｓｎメッ
キ、半田メッキなどのメッキ被覆層を被着する。

【００４５】このように形成された本発明の積層セラミ
ックコンデンサでは、内部電極層の導出の構造は、従来
と相違するものの、その製造方法は、未焼成状態の大型
積層体の状態で、凹部１１、１２となる貫通孔を形成す
る工程を付加と外部端子電極の形成位置の制御の相違の
みであり、従来の製造方法から大きく変わることがない
ため、生産性効率が維持・向上されることになる。

【００４６】しかも、低インダクタタンス化した構造の
コンデンサ（ＬＩＣＡタイプ）に比較して、薄膜技法を
用いる必要もなく、外部回路との接合が通常の表面実装
が可能であるために、その実装信頼性が非常に向上す
る。

【００４７】本発明者らは、積層体１０の一端部側の両
角部に形成した凹部１１、１２間の最短距離（実際に
は、凹部１１、１２に導出する部分の両内部電極層１
３、１４の最短距離）ｄによる積層セラミックコンデン
サのインダクタンス成分を測定した。

【００４８】その結果、図３に示すように、例えば、横
軸で示す凹部１１、１２間の最短距離ｄを１mmとした場
合には、積層セラミックコンデンサ全体のインダクタン
ス成分が１７０ｐＨ以下となり、非常に高周波動作にも
使用できる良好な積層セラミックコンデンサとなる。即
ち、凹部１１、１２間の最短距離ｄを１．６ｍｍ以下に
設定すると、アスペクト比が１．０以下の図６、図７に
示す積層セラミックコンデンサに比較して低インダクタ
ンス化が達成でき、凹部１１、１２間の最短距離ｄを
０．４ｍｍに設定すると、図８、図９に示すＬＩＣＡタ
イプの積層セラミックコンデンサよりも低インダクタン
ス化することができる。

【００４９】尚、上述の第１外部端子電極３及び第２外
部端子電極４は、凹部１１及び凹部１２の内壁面に被着
形成されていればよく、さらに、回路基板への実装性を
考慮したした場合、凹部１１、１２の開口面である積層
体１０の表面に、開口部の周囲に外部端子電極３、４の
表面側及び裏面側の導体膜を形成してもによい。

【００５０】また、製造工程において、焼成前の大型積
層体の状態で凹部となる貫通孔及び各素子を区画する分
割溝を形成し、大型積層体を焼成処理し、外部端子電極
の下地導体膜の焼き付けを行った後に、分割溝に沿って
分割処理しても構わない。

【００５１】

【発明の効果】以上のように、外部端子電極が、コンデ
ンサ本体である積層体の一方端部の両角部に、積層体の
厚み方向を貫くように形成された凹部の内壁面に形成さ
れている。これにより、外部端子電極間の間隔が非常に
短くなり、これにより、内部インダクタンスの低い積層
セラミックコンデンサとなる。また、第１内部電極層と
第２電極層との容量対向部分における電流の流れ方向と
なるため、これによりも低インダクタンス化が達成され
る。

【００５２】しかも、所定回路基板の表面に、表面実装
ができるため、非常に取り扱いやすい積層セラミックコ
ンデンサとなる。

【００５３】さらに、その製造方法で、薄膜技法を用い
ることなく、外部端子電極を形成することができるた
め、生産効率が維持・向上できる。

【００５４】このように、表面実装が可能であること、
低インダクタンス化が達成できることから、高速デジタ
ルＩＣやバスラインの高速化に寄与できる積層セラミッ
クコンデンサとなる。

【図面の簡単な説明】

【図１】本発明の積層セラミックコンデンサの外観斜視
図である。

【図２】本発明の積層セラミックコンデンサの内部電極
層構成を示す積層体部分の分解斜視図である。

【図３】端子電極間の距離によるインダクタタンス成分
の変化を示す特性図である。

【図４】従来の一般的な積層セラミックコンデンサの外
観斜視図である。

【図５】図４に示す積層セラミックコンデンサの内部電
極層構成を示す積層体部分の分解斜視図である。

【図６】アスペクト比を１以下とした積層セラミックコ
ンデンサの外観斜視図である。

【図７】図６に示す積層セラミックコンデンサの内部電
極層構成を示す積層体部分の分解斜視図である。

【図８】ＬＩＣＡタイプのコンデンサの外観斜視図であ
る。

【図９】図８に示す積層セラミックコンデンサの内部電
極層構成を示す側面図である。

【符号の説面】

１０・・・・積層体１ａ、１ｂ、１ｃ、１ｄ・・・誘電体層１１、１２・・・凹部１３・・・第１内部電極層１４・・・第２内部電極層３・・・・第１外部端子電極４・・・・第２外部端子電極

Claims

【特許請求の範囲】

【請求項１】第１内部電極層を形成した矩形状誘電体
層と、第２内部電極層を形成した矩形状誘電体層とを交
互に積層した積層体の一方端部の両角部に、積層体の厚
み方向を貫き、且つ内壁から内部電極層の一部が露出す
る２つの凹部を形成するとともに、一方の凹部内壁に前
記第１内部電極層に接続する第１外部端子電極を、他方
の凹部内壁に前記第２内部電極層に接続する第２外部端
子電極を夫々形成したことを特徴とする積層セラミック
コンデンサ。