JPH11330452A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11330452A JPH11330452A JP12715198A JP12715198A JPH11330452A JP H11330452 A JPH11330452 A JP H11330452A JP 12715198 A JP12715198 A JP 12715198A JP 12715198 A JP12715198 A JP 12715198A JP H11330452 A JPH11330452 A JP H11330452A
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Abstract
造、およびその製造方法を提供することを目的とする。 【解決手段】 低濃度N型の半導体層1上の第1の絶縁
膜10の所定領域を開口し、その開口内にゲート電極6
を形成して、ゲート電極6をマスクに中濃度N型のドレ
インオフセット領域9と、中濃度P型のボディ領域2を
形成することによって、半導体層1に比べて不純物濃度
の高いドレインオフセット領域をボディ領域2に近接し
て形成し、オン抵抗を小さくする。その後の工程で、ゲ
ート電極6をマスクにソース領域3を形成し、ソース領
域3とボディ領域2を金属電極8で接続した構成であ
る。
Description
その製造方法に係わり、特に、オン抵抗の小さい二重拡
散型MOSトランジスタおよびその製造方法に関するも
のである。
い、それに使用される半導体装置は、デバイスの高耐圧
化や大電力化が望まれ、二重拡散型のMOSトランジス
タが採用される機会が多くなっている。そして、同じ二
重拡散型MOSトランジスタであっても高耐圧用のもの
や大電力用のもの、それらを制御するバイポーラトラン
ジスタ等を1チップ内に集積化することが可能な半導体
装置(ICを含む)の開発が望まれている。
スタについて、その断面構造を示す図10を用いて説明
する。図10において、1は半導体基板の主面に形成さ
れたN型不純物の半導体層、2は半導体層1内に形成さ
れたP型不純物のボディ領域、3はボディ領域2内に高
濃度N型不純物で形成されたソース領域、4は高濃度N
型不純物で形成されたドレインコンタクト領域、5は半
導体基板上に形成された絶縁膜、6は絶縁膜5内に埋設
されたゲート電極、7はドレイン用の金属電極、8はソ
ース用の金属電極である。
ース領域3とボディ領域2とが金属電極8によって接続
されており、ドレインコンタクト領域4はドレイン用の
金属電極7との接続を良好にするために設けられてお
り、半導体層1がドレイン領域として機能する。そし
て、ゲート電極6に電圧が与えられると、ゲート電極6
直下のボディ領域2の表面近傍にチャンネルが形成さ
れ、ドレインとソースを導通する。また、そのゲート電
極6に与えられるゲート電圧を制御すると、そのチャン
ネルの幅は制御され、ドレイン電流の大きさを制御する
ことができる。
する際には、ゲート電極6はマスクの一部として活用さ
れ、ボディ領域2をイオン注入する際のマスクとして活
用した後、ソース領域3をイオン注入する際のマスクと
しても活用される。また、ドレインコンタクト領域4を
形成する際には、半導体基板の表面に形成された絶縁膜
5の所定領域に開口部を形成した後、絶縁膜5をマスク
としてイオン注入を行って形成する。
の拡散層や電極を形成する場合、その工程数に合わせて
フォトリソグラフィ工程が設けられ、マスク乾板を使用
したパターニングが行われる。同一チップ内に上述の二
重拡散型MOSトランジスタのみを構成するのであれ
ば、フォトリソグラフィ工程で使用するマスク乾板の数
は5種類程度で済む。しかし、同一チップ内に種類の異
なるトランジスタを形成しようとすると、トランジスタ
の種類に合わせたフォトリソグラフィ工程をそれぞれに
ついて必要とし、必然的に工程数を大幅に増やすことに
なる。工程数の多いプロセスでは、初期段階の拡散工程
の後、数工程後の拡散工程用マスクを合わせる時、マス
クずれが大きくなることから、拡散工程同士のセパレー
ションを大きめに設定する必要があり、図10中のボデ
ィ領域2や、ゲート電極6とドレインコンタクト領域4
との間の距離は大きめに設定されている。このことがト
ランジスタの電気的特性のばらつきを大きくする要因に
なっている。
高耐圧用トランジスタとを同一チップ内に集積化する場
合、高耐圧用トランジスの特性を確保するために、半導
体層1の不純物濃度を低くすると共に、半導体層1の厚
みを厚くする必要がある。そして、同様の半導体層1を
利用して大電力用MOSトランジスタを構成しようとす
ると、大電力用MOSトランジスタのオン抵抗が大きく
なり、形状の小さなトランジスタでは電流能力を確保で
きないという問題点を有していた。
ので、厚みの厚い低濃度の半導体層をドレイン領域とし
て活用しても、オン抵抗の小さい大電力用MOSトラン
ジスタを提供することを目的とする。
小さい大電力MOSトランジスタをばらつきを少なく製
造する方法を提供することにある。
一主面に一導電型不純物の半導体層を有した半導体基板
と、前記半導体層内に深く拡散された逆導電型不純物の
ボディ領域と、前記ボディ領域内に浅く拡散された一導
電型不純物のソース領域と、前記ソース領域から離間し
且つ前記ボディ領域に近接して前記半導体層内に拡散さ
れた一導電型不純物のドレインオフセット領域と、前記
ソース領域と前記ドレインオフセット領域との間の領域
上を覆うように形成されたゲート電極とを具備し、前記
ソース領域と前記ボディ領域とを結線する構成である。
とソース領域に挟まれたボディ領域の表面近傍にチャン
ネルが形成され、横方向のMOSトランジスタとして動
作する。そして、ボディ領域に近接してドレインオフセ
ット領域が構成されるため、MOSトランジスタのオン
抵抗を小さくすることができる。
一主面に低濃度一導電型不純物の半導体層を有する半導
体基板上の絶縁膜の所定領域を開口し、その開口内の前
記半導体層上にゲート絶縁膜とゲート電極を選択的に積
層して、前記ゲート電極を挟んで第1の開口部と第2の
開口部を形成した後、前記半導体層にセルフアライン方
式で不純物を導入して半導体装置を製造する方法であっ
て、前記第1の開口部より逆導電型不純物を選択的に導
入してボディ領域を形成する工程と、前記第2の開口部
より一導電型不純物を選択的に導入してドレインオフセ
ット領域を形成する工程と、前記半導体基板上にパター
ニングしたレジスト層を形成し、前記レジスト層と前記
ゲート電極とをマスクに一導電型不純物を導入して、前
記ボディ領域内に高濃度一導電型不純物のソース領域を
形成すると共に、前記ドレインオフセット領域内に高濃
度一導電型不純物のドレインコンタクト領域を形成する
工程とを有し、それらの工程後に前記ソース領域と前記
ボディ領域とを結線する構成である。
て活用し、ゲート電極の一方側にボディ領域とソース領
域を形成する一方、ゲート電極の他方側にドレイン領域
を形成するから、工程間のマスク合わせが位置ずれを起
こさず、ソース領域とボディ領域間の横方向の距離やボ
ディ領域とドレインオフセット領域間の距離をほぼ一定
に保って製造することができる。
置は、一主面に一導電型不純物の半導体層を有した半導
体基板と、前記半導体層内に深く拡散された逆導電型不
純物のボディ領域と、前記ボディ領域内に浅く拡散され
た一導電型不純物のソース領域と、前記ソース領域から
離間し且つ前記ボディ領域に近接して前記半導体層内に
拡散された一導電型不純物のドレインオフセット領域
と、前記ソース領域と前記ドレインオフセット領域との
間の領域上を覆うように形成されたゲート電極とを具備
し、前記ソース領域と前記ボディ領域とを結線する構成
である。
とソース領域に挟まれたボディ領域の表面近傍にチャン
ネルが形成され、横方向のMOSトランジスタとして動
作する。そして、ボディ領域に近接してドレインオフセ
ット領域が構成されるため、MOSトランジスタのオン
抵抗を小さくすることができる。
主面に低濃度一導電型不純物の半導体層を有した半導体
基板と、前記半導体層内に深く拡散された中濃度逆導電
型不純物のボディ領域と、前記ボディ領域内に浅く拡散
された高濃度一導電型不純物のソース領域と、前記ソー
ス領域から離間し且つ前記ボディ領域に接して前記半導
体層内に深く拡散された中濃度一導電型不純物のドレイ
ンオフセット領域と、前記ドレインオフセット領域内に
浅く拡散された高濃度一導電型不純物のドレインコンタ
クト領域と、前記ソース領域と前記ドレインオフセット
領域との間の領域上を覆うように形成されたゲート電極
とを具備し、前記ソース領域と前記ボディ領域とを結線
する構成である。
とボディ領域とが深く拡散されることに伴って横方向に
も拡散が広がり、ゲート電極の中央近傍の直下で互いに
ぶつかり合い、チャンネルを形成するボディ領域に隣接
して高不純物濃度のドレインオフセット領域が構成され
るため、MOSトランジスタのオン抵抗を小さくするこ
とができる。
主面に低濃度一導電型不純物のエピタキシャル島を有し
た逆導電型の半導体基板と、前記エピタキシャル島の下
層部にあって前記半導体基板との界面の所定領域に形成
された高濃度一導電型不純物の埋め込み拡散領域と、前
記エピタキシャル島内に深く拡散された中濃度逆導電型
不純物のボディ領域と、前記ボディ領域内に浅く拡散さ
れた高濃度一導電型不純物のソース領域と、前記エピタ
キシャル島内に拡散された中濃度一導電型不純物のドレ
インオフセット領域と、前記ソース領域と前記ドレイン
オフセット領域との間の領域上を覆うように形成された
ゲート電極とを具備し、前記ソース領域と前記ボディ領
域とを結線する構成である。
オフセット領域がドレイン電流を流す主な電流経路とな
るが、エピタキシャル島の下層部に形成された高不純物
濃度の埋め込み拡散領域も電流経路として機能し、電流
経路が並列になり、オン抵抗を十分に小さくすることが
できる。
の製造方法は、一主面に低濃度一導電型不純物の半導体
層を有する半導体基板上の絶縁膜の所定領域を開口し、
その開口内の前記半導体層上にゲート絶縁膜とゲート電
極を選択的に積層して、前記ゲート電極を挟んで第1の
開口部と第2の開口部を形成した後、前記半導体層にセ
ルフアライン方式で不純物を導入して半導体装置を製造
する方法であって、前記第1の開口部より逆導電型不純
物を選択的に導入してボディ領域を形成する工程と、前
記第2の開口部より一導電型不純物を選択的に導入して
ドレインオフセット領域を形成する工程と、前記半導体
基板上にパターニングしたレジスト層を形成し、前記レ
ジスト層と前記ゲート電極とをマスクに一導電型不純物
を導入して、前記ボディ領域内に高濃度一導電型不純物
のソース領域を形成すると共に、前記ドレインオフセッ
ト領域内に高濃度一導電型不純物のドレインコンタクト
領域を形成する工程とを有し、それらの工程後に前記ソ
ース領域と前記ボディ領域とを結線する構成である。
て活用し、ゲート電極の一方側にボディ領域とソース領
域を形成する一方、ゲート電極の他方側にドレイン領域
を形成するから、工程間のマスク合わせが位置ずれを起
こさず、ソース領域とボディ領域間の横方向の距離やボ
ディ領域とドレインオフセット領域間の距離をほぼ一定
に保って製造することができる。
の実施形態の製造方法の構成に加えて、ドレインオフセ
ット領域の最終的な拡散長がゲート電極の幅とほぼ等し
くなるように、各工程の熱処理によって前記ドレインオ
フセット領域の拡散を進行させるものである。これによ
り、ゲート電極を挟んでソース領域とドレインオフセッ
ト領域の不純物導入をした後、下方向の拡散広がりに伴
う拡散の横広がりによって、ソース領域とドレインオフ
セット領域とがゲート電極の中央付近の直下で接合を形
成するように拡散され、オン抵抗の小さなMOSトラン
ジスタを形成することができる。
濃度一導電型不純物の半導体層を有する半導体基板上の
絶縁膜の所定領域を開口した後、その開口内の前記半導
体層上にゲート絶縁膜とゲート電極を選択的に積層し、
前記ゲート電極を挟んで第1の開口部と第2の開口部を
形成する第1の行程と、次に、少なくとも前記第1の開
口部を第1のレジスト層で覆って前記第2の開口部より
一導電型不純物をイオン注入した後、前記第1のレジス
ト層を除去して熱処理を行い前記半導体層にドレインオ
フセット領域を形成する第2の行程と、次に、少なくと
も前記第2の開口部を第2のレジスト層で覆って前記第
1の開口部より逆導電型不純物をイオン注入した後、前
記第2のレジスト層を除去して熱処理を行い前記半導体
層にボディ領域を形成する第3の行程と、次に、前記半
導体基板上にパターニングした第3のレジスト層を形成
し、前記第3のレジスト層と前記ゲート電極とのマスク
によって、第3の開口部を前記ボディ領域内に形成する
と共に、前記ドレインオフセット領域内に前記第3のレ
ジスト層による第4の開口部を形成する第4の工程と、
次に、前記第3の開口部および前記第4の開口部を介し
て一導電型不純物をイオン注入し、前記第3の開口部に
対応した箇所に高濃度一導電型不純物のソース領域を形
成すると共に、前記第4の開口部に対応した箇所に高濃
度一導電型不純物のドレインコンタクト領域を形成する
第5の工程とを有し、それらの工程後に前記ソース領域
と前記ボディ領域を結線する構成である。
ト電極とをマスクとして、第2の開口部からイオン注入
を行ってドレインオフセット領域を形成し、第2のレジ
スト層とゲート電極とをマスクとして、第1の開口部か
らイオン注入を行ってボディ領域を形成し、その後、半
導体基板上に形成された第3のレジスト層とゲート電極
とのマスクによって、第3の開口部と第4の開口部とを
形成し、第3,第4の開口部から高濃度一導電型不純物
をイオン注入して、ソース領域とドレインコンタクト領
域を形成する。ゲート電極をマスクとして活用したセル
フアライン方式で各拡散領域を形成するので、各拡散領
域間の相対的な距離をほぼ一定に保ちつつ近接して形成
され、MOSトランジスタのオン抵抗を小さくすること
ができ、しかもその製造ばらつきを少なくすることがで
きる。
を参照しながら詳しく説明する。図1は、本発明の一実
施形態における半導体装置が完成した断面構造図を示す
ものである。図1において、1は半導体基板に形成され
た低濃度N型不純物の半導体層、2は中濃度P型不純物
によるボディ領域、3は高濃度N型不純物によるソース
領域、4は高濃度N型不純物によるドレインコンタクト
領域、6はゲート電極、7はドレイン用の金属電極、8
はソース用の金属電極、9は中濃度N型不純物によるド
レインオフセット領域、10および11は絶縁膜、12
はゲート絶縁膜である。そして、低濃度としているの
は、例えば、1×1014〜1×1016cm-3の範囲であ
り、中濃度としているのは1×1016〜1×1018cm
-3の範囲で、高濃度としているのは1×1018cm-3以
上の不純物濃度である。
成されたものであって、その他の各拡散層との不純物関
係が一導電型と、それとは反対関係に当たる逆導電型と
で統一されていれば、P型不純物であってもN型不純物
であっても良い。この実施形態では低濃度N型不純物層
を使用した例で説明しており、P型の半導体基板上に形
成されたN型エピタキシャル層であっても良いし、P型
の半導体基板の主面に形成されたN型ウエル層であって
も良いし、基板全体にN型不純物を導入したN型半導体
基板であっても良い。
6をマスクにイオン注入を行い、ゲート電極6を挟んだ
一方に中濃度P型不純物のボディ領域2と高濃度N型不
純物のソース領域3を形成し、他方に中濃度N型不純物
によるドレインオフセット領域9を形成している。ま
た、イオン注入された不純物は熱処理によって縦方向に
も横方向にも拡散されることから、ボディ領域2とドレ
インオフセット領域9はゲート電極6の中央付近の直下
で接するように構成される。そして、ドレインオフセッ
ト領域9内には高濃度N型不純物によるドレインコンタ
クト領域4が形成されており、その上に形成された金属
電極7からドレイン用電極の取り出しを行い、ソース領
域3上に形成された金属電極8からソース用電極の取り
出しを行って、二重拡散型MOSトランジスタを構成し
ている。
し、ドレイン用の金属電極7に負荷抵抗(図示せず)を
接続して所定の正電位を与え、ゲート電極6に制御電圧
を与えると、ソース領域3とドレインオフセット領域9
との間に挟まれたボディ領域2の表面付近にチャンネル
領域が生じて、ドレイン−ソース間を導通する。そし
て、ドレイン電流(ドレイン−ソース間の電流)の大き
さは制御電圧(入力信号)に応じて可変され、ドレイン
用の金属電極7より増幅した信号を取り出すことがで
き、二重拡散型MOSトランジスタとして動作する。
は、ドレインコンタクト領域4→ドレインオフセット領
域9→チャンネル領域(ボディ領域2の表面近傍)→ソ
ース領域3へとなるが、チャンネル領域(ボディ領域2
の表面近傍)にほぼ接して比較的濃度の高いN型不純物
のドレインオフセット領域9を設けた構成となっている
から、トランジスタ動作でオンした時のオン抵抗が小さ
く、大電流を駆動するデバイス構造として好適である。
ランジスタは、ソース領域3とボディ領域2を金属電極
8で短絡する形態を採用しているが、これはボディ領域
2に一定の直流電位を与えてトランジスタ動作を安定化
するために行われており、一般的な使用状態の構成であ
る。しかし、ソース領域3とボディ領域2を別々の金属
電極(図示せず)に分離して取り出しても良い。この場
合、ソース領域3とボディ領域2との間に数十(Ω)〜
数(KΩ)の外部抵抗(図示せず)を接続すると、次の
ような利点がある。ドレインに誘導性負荷を接続してス
イッチング動作する時、ドレイン電位がボディ領域2の
電位より下がることがあり、その時、ボディ領域2とド
レイン(半導体層1およびドレインオフセット領域9)
との間のPN接合(寄生ダイオード)が順方向導通す
る。このような、寄生素子が導通する電流の大きさを、
ソース領域3とボディ領域2の間に接続された外部抵抗
で制限することができる。
エピタキシャル島を形成して、それらの島内に同様の二
重拡散型MOSトランジスタを形成して半導体集積回路
装置を構成した状態で、前述の寄生ダイオードが順方向
導通すると、それがトリガとなってラッチアップ現象が
かなりの頻度で起きる。しかし、前述のようにソース領
域3とボディ領域2の間に外部抵抗を接続すると、寄生
ダイオードの導通を抑制し、ラッチアップ現象を解消す
ることができる。
半導体装置を製造する方法について説明する。
あり、図2〜図6はプロセスフローを説明するための工
程断面図であり、工程順を追いながら製造方法について
説明する。まず、第1の工程では、一主面に低濃度N型
不純物の半導体層1を有した半導体基板の表面上に第1
の絶縁膜10を形成した後、その絶縁膜10の所定箇所
を開口する。その後、ゲート絶縁膜12用の絶縁皮膜、
その上にゲート電極6となる多結晶シリコン膜を順に堆
積して積層させる(図2を参照)。その後、絶縁皮膜と
多結晶シリコン膜との堆積層をパターニングして、第1
の絶縁膜10の開口部を分断するように、その開口部の
中央にゲート絶縁膜12とゲート電極6との堆積層を選
択的に残存させる。そして、半導体層1の主面が露出す
る第1の開口部Aと第2の開口部Bをゲート電極6を挟
んで形成する。
1のレジスト層13を塗布形成した後(図3を参照)、
第2の開口部Bが露出するように第1のレジスト層13
を第2の開口部Bより少し大きめに開口して、第1の開
口部Aを第1のレジスト層13で覆った状態で、第2の
開口部Bから砒素イオンの注入を行う(図4を参照)。
その後、第1のレジスト層13を除去し、熱処理によっ
て第2の開口部Bの下にドレインオフセット領域9を形
成する。
2のレジスト層14を塗布形成した後に第2のレジスト
層14のパターニングを行って、第1の開口部Aが露出
するように第2のレジスト層14を第1の開口部Aより
大きめに開口し、第2の開口部Bを第2のレジスト層1
4で覆う。この状態で、第1の開口部Aからボロンイオ
ンの注入を行った後、第2のレジスト層14を除去す
る。そして、熱処理を行って第1の開口部Aの下にボデ
ィ領域2を形成する。この時の熱処理によって、ドレイ
ンオフセット領域9の拡散も進行する(図5を参照)。
3のレジスト層15を塗布形成した後に第3のレジスト
層15のパターニングを行う。その結果、ゲート電極6
の端部が露出するようにボディ領域2内に第3の開口部
16が形成されるように第3のレジスト層15をパター
ニングする一方、ドレインオフセット領域9内に第4の
開口部17が形成されるように第3のレジスト層15を
パターニングする(図6を参照)。そして、第3の開口
部16及び第4の開口部17より砒素イオンの注入を行
った後、第3のレジスト層15を全て除去して熱処理を
行い、高濃度N型不純物のソース領域3と、高濃度N型
不純物のドレインコンタクト領域4を形成する。
縁膜11を形成した後、ボディ領域2とソース領域3に
跨る箇所と、ドレインコンタクト領域4の箇所に第2の
絶縁膜11の開口を設け、それらの開口に対応させてソ
ース用の電極8及びドレイン用の電極7を形成して、図
1に示す二重拡散型MOSトランジスタを完成する。
長に関して、図7を用いて詳しく述べる。
であり、要部のみを記載している。図7において、1は
半導体層、2はボディ領域、3はソース領域、4はドレ
インコンタクト領域、6はゲート電極、9はドレインオ
フセット領域であり、Wはゲート電極6のゲート幅、X
jはドレインオフセット領域の縦方向の拡散長、CLは
二重拡散型MOSトランジスタのチャンネル長である。
クに砒素イオンを半導体層1内に注入する。この時、砒
素イオンはゲート電極6の直下を除外したゲート電極6
に隣接する半導体層1の表面近傍に導入され、その後の
熱処理によってドレインオフセット領域9を拡散形成す
る。図7中のゲート電極6の右端をマスクにボロンイオ
ンを半導体層1内に注入して、ゲート電極6の直下を除
外したゲート電極6の隣接する半導体層1の表面近傍に
ボロンを導入し、その後の熱処理によってボディ領域2
を拡散形成する。ドレインオフセット領域9の拡散およ
びボディ領域2の拡散は縦方向にも横方向にもなされ、
横方向拡散は縦方向拡散の約7割程度進行する。従っ
て、ドレインオフセット領域9の横方向拡散はボディ領
域2に向かってゲート電極6直下の半導体層1に進行す
る一方、ボディ領域2の横方向拡散はドレインオフセッ
ト領域9に向かってゲート電極6直下の半導体層1に進
行する。ドレインオフセット領域9の最終的な拡散長X
jが、ゲート電極6のゲート幅W(実験例では4μm)
とほぼ等しくなる位に縦方向に深く拡散すると、ボディ
領域2とドレインオフセット領域9の横方向拡散がゲー
ト電極6の中央付近でぶつかり合い、不純物濃度の高い
もの同士でPN接合を形成する。なお、砒素の拡散進行
が遅いため、ドレインオフセット領域9用のイオン注入
を先に行って、ボディ領域2用のボロンイオンの注入を
後に行っても、ボロンの拡散進行が砒素の拡散進行に追
いつき、ボディ領域2の拡散長とドレインオフセット領
域9の拡散長とが最終的にほぼ等しくなる。
2用のイオン注入および熱処理を施した後、図7中のゲ
ート電極6の右端をマスクに砒素イオンを注入および熱
処理を行って、ソース領域3を形成するから、ソース領
域3とボディ領域2の拡散領域同士が重なる心配は無
い。
域3およびドレインオフセット領域9の拡散がなされ、
ゲート電極6,ソース領域3およびドレインオフセット
領域9に所定のバイアスを与えると、ゲート電極6直下
のボディ領域2の表面近傍にチャンネルを形成し、MO
Sトランジスタとして動作する。このMOSトランジス
タのチャンネル長CLは、ソース領域3とボディ領域2
とで形成されるPN接合から、ボディ領域2とドレイン
オフセット領域9とで形成されるPN接合までの距離に
対応し、ゲート電極6のゲート長Wに比べ半分以下の距
離となる。
タの製造方法は、1つの半導体基板に1つの二重拡散型
MOSトランジスタを形成するディスクリートタイプの
ものを事例として説明した。しかし、複数のMOSトラ
ンジスタもしくは、MOSトランジスタとバイポーラト
ランジスタを1つの半導体基板上に形成する半導体集積
回路装置にも応用可能である。即ち、低濃度P型不純物
の半導体基板にそれよりは濃度の高いN型不純物のウエ
ル領域(半導体層1に相当)を複数箇所に形成して、そ
のウエル領域内に上述の工程を施せば、複数のMOSト
ランジスタを1の半導体基板上に集積化することができ
る。
離技術を採用して、上述の低濃度N型の半導体層1(エ
ピタキシャル層)を電気的に分離して複数のエピタキシ
ャル島を低濃度P型の半導体基板上に形成し、それら複
数のエピタキシャル島内に上述の工程を施すことによっ
ても、複数のMOSトランジスタを1の半導体基板上に
集積化することができる。
を説明する。図8において、図1の実施形態と同様の箇
所は同一番号を付与しており、2は中濃度P型不純物の
ボディ領域、3は高濃度N型不純物のソース領域、4は
高濃度N型不純物のドレインコンタクト領域、6はゲー
ト電極、7はドレイン用の金属電極、8はソース用の金
属電極、9は中濃度N型不純物のドレインオフセット領
域、19は低濃度P型不純物の半導体基板、20は低濃
度N型不純物のエピタキシャル島、21は分離層、22
は絶縁膜であり、絶縁膜22は数回に分けて形成される
ものを簡略化して図示している。また、分離層21は、
エピタキシャル層を複数の島に区画し、互いに電気的に
分離するためのもので、エピタキシャル島20とは逆導
電型であるP型不純物半導体で構成し、PN接合分離法
で分離しても良いし、酸化物質や誘電体物質等の絶縁物
で分離しても良い。
導体基板19の主面上に低濃度N型不純物のエピタキシ
ャルを堆積し、そのエピタキシャルの所定箇所を分離層
21で区画して、エピタキシャル島20(図1の実施形
態の半導体層1に相当)を形成し、そのエピタキシャル
島20内に上述の二重拡散型MOSトランジスタを形成
した事例である。但し、上述の実施形態では、砒素イオ
ンを注入してドレインオフセット領域9を形成したが、
この実施形態では燐イオンを注入した後に熱処理を行っ
てドレインオフセット領域9を形成する。この点で上述
の実施形態と異なり、その後の工程については上述の実
施形態と同様に、ボロンイオンを注入した後に熱処理を
行ってボディ領域2を形成し、ボディ領域2内の所定箇
所および、ドレインオフセット領域9内の所定箇所に砒
素イオンを注入して、ソース領域3およびドレインコン
タクト領域4を形成する。
く、ボロンの拡散速度と同程度であり、燐のイオン注入
をボディ領域2形成前に行うため、図8の実施形態では
ドレインオフセット領域9はボディ領域2より深く拡散
される。ドレインオフセット領域9がボディ領域2の端
部と広い範囲で接するため、小さいオン抵抗でMOSト
ランジスタを動作させることができる。
膜厚が10μm以上の厚さ時に有効であり、エピタキシ
ャルの膜厚を厚くして、分離層21で絶縁分離したその
他のエピタキシャル島に高耐圧用デバイス(図示せず)
を形成する一方、このエピタキシャル島20に二重拡散
型MOSトランジスタを形成して大電流を駆動する半導
体集積回路装置を構成することが可能であり、後述する
埋め込み拡散領域(図9中の23)が無くとも、オン抵
抗を小さくすることができる。
を説明する。図9において、図1の実施形態と同様の箇
所は同一番号を付与しており、2は中濃度P型不純物の
ボディ領域、3は高濃度N型不純物のソース領域、6は
ゲート電極、7はドレイン用の金属電極、8はソース用
の金属電極、19は低濃度P型不純物の半導体基板、2
0は低濃度N型不純物のエピタキシャル島、21は分離
層、22は絶縁膜、23は高濃度N型不純物の埋め込み
拡散領域、24は中濃度N型不純物のドレインオフセッ
ト領域であり、絶縁膜22は数回に分けて形成されるも
のを簡略化して図示している。また、分離層21は、エ
ピタキシャル層を複数の島に区画し、互いに電気的に分
離するためのもので、エピタキシャル島20とは逆導電
型であるP型不純物半導体で構成し、PN接合分離法で
分離しても良いし、酸化物質や誘電体物質等の絶縁物で
分離しても良い。
型不純物の半導体基板19の主面の所定領域に高濃度N
型不純物を拡散した後に、低濃度N型不純物のエピタキ
シャルを堆積して、エピタキシャルの下層部に高濃度N
型不純物の埋め込み拡散領域23を形成する。その後、
選択的に分離層21を形成し、そのエピタキシャルの所
定箇所を区画して、エピタキシャル島20(図1の実施
形態の半導体層1に相当)を形成し、そのエピタキシャ
ル島20内に二重拡散型MOSトランジスタを形成した
事例である。この事例では、ゲート電極6をマスクとし
て活用したセルフアライン方式でエピタキシャル島20
内にボロンをイオン注入して中濃度P型不純物のボディ
領域2を形成した後、ゲート電極6をマスクとして活用
したセルフアライン方式で砒素のイオン注入を行い、ボ
ディ領域2内に高濃度N型不純物のソース領域3を、エ
ピタキシャル島20内に中濃度N型不純物のドレインオ
フセット領域24をそれぞれ浅く形成する。この実施形
態は、図8の実施形態と比較すると、拡散長の深いドレ
インオフセット領域9を無くし、ドレインコンタクト領
域4をゲート電極6の端部の直下まで延在させて、拡散
長の浅いドレインオフセット領域24としたものであ
り、エピタキシャル島20の下層部、言い換えるとエピ
タキシャル島20と半導体基板19との界面の所定領域
に高濃度N型不純物の埋め込み拡散領域23を設けた点
で図8の実施形態と異なる。
m以下の厚さの薄いエピタキシャル島20に二重拡散型
MOSトランジスタを形成する時に有効である。即ち、
ドレイン用の金属電極7から供給される電流は、中濃度
N型不純物のドレインオフセット領域24を伝わってボ
ディ領域2の近傍まで電流を流すので、その電流経路の
抵抗成分を小さくする。その一方で、金属電極7直下部
分に置いて、金属電極7からドレインオフセット領域2
4→エピタキシャル島20→埋め込み拡散領域23の経
路で下方向に電流を伝え、高濃度N型不純物の埋め込み
拡散領域23を横方向に電流を伝え、ボディ領域2のチ
ャンネルを形成する直下の埋め込み拡散領域23の部分
→エピタキシャル島20→ボディ領域2の経路で上方向
に伝える、迂回経路の抵抗成分も小さくして、オン抵抗
を小さくすることができる。従って、エピタキシャルの
膜厚を厚くすると、例えば、10μm厚を越え20μm
厚にすると、オン抵抗を小さくする効果はほとんど無く
なる。
図9を参照しながら説明する。図8の実施形態で、エピ
タキシャル厚を10μmとし、分離層21で分離された
その他の島に高耐圧デバイスを形成する事例を上述し
た。この時、図8の絶縁膜22及び金属電極7,8の上
に層間絶縁膜(図示せず)を形成して周辺回路の配線を
引き回す多層配線プロセスを活用した半導体集積回路装
置を構成する場合、ソース用金属電極8とドレイン用電
極7との間には大きな電圧を与えないが、エピタキシャ
ル島20に高い電位が与えられるような回路を半導体集
積回路装置内に集積化することがある。この時、金属電
極7とその上層を走る配線との間に大きな電圧が加わっ
て、その層間絶縁膜が破損するという不都合が生じるこ
とがある。この場合、図8中のN型のエピタキシャル島
20とP型の半導体基板19との界面の所定領域に埋め
込み拡散領域(図9中の23に相当)を形成して、半導
体基板19と埋め込み拡散領域23とのPN接合をブレ
ークダウンさせ、そのブレークダウン現象でエピタキシ
ャル島20の電位を制限して、層間絶縁膜の破損を防止
する一方で、拡散長の深い中濃度N型不純物のドレイン
オフセット領域9の働きによって、オン抵抗を小さくす
ることができる。
半導体層に比べて不純物濃度の高いドレインオフセット
領域をボディ領域に近接して形成した構成であるため、
ドレイン用の金属電極からチャンネル領域に至るまでの
抵抗成分を小さくすることができ、MOSトランジスタ
のオン抵抗を小さくし、大電流を駆動することができ
る。
ゲート電極をマスクとして活用したセルフアライン方式
で、ボディ領域,ソース領域ならびにドレインオフセッ
ト領域を形成するため、少ない製造ばらつきでオン抵抗
の小さいMOSトランジスタを容易に製作できる。
した時の断面構造図
法を説明するための工程断面図
法を説明するための工程断面図
法を説明するための工程断面図
法を説明するための工程断面図
法を説明するための工程断面図
の要部断面構造図
の断面構造図
の断面構造図
Claims (8)
- 【請求項1】 一主面に一導電型不純物の半導体層を有
した半導体基板と、 前記半導体層内に深く拡散された逆導電型不純物のボデ
ィ領域と、 前記ボディ領域内に浅く拡散された一導電型不純物のソ
ース領域と、 前記ソース領域から離間し且つ前記ボディ領域に近接し
て前記半導体層内に拡散された一導電型不純物のドレイ
ンオフセット領域と、 前記ソース領域と前記ドレインオフセット領域との間の
領域上を覆うように形成されたゲート電極とを具備し、 前記ソース領域と前記ボディ領域とを結線した半導体装
置。 - 【請求項2】 一主面に低濃度一導電型不純物の半導体
層を有した半導体基板と、 前記半導体層内に深く拡散された中濃度逆導電型不純物
のボディ領域と、 前記ボディ領域内に浅く拡散された高濃度一導電型不純
物のソース領域と、 前記ソース領域から離間し且つ前記ボディ領域に接して
前記半導体層内に深く拡散された中濃度一導電型不純物
のドレインオフセット領域と、 前記ドレインオフセット領域内に浅く拡散された高濃度
一導電型不純物のドレインコンタクト領域と、 前記ソース領域と前記ドレインオフセット領域との間の
領域上を覆うように形成されたゲート電極とを具備し、 前記ソース領域と前記ボディ領域とを結線した半導体装
置。 - 【請求項3】 ドレインオフセット領域の拡散長がゲー
ト電極のゲート幅とほぼ等しいことを特徴とする請求項
2記載の半導体装置。 - 【請求項4】 一主面に低濃度一導電型不純物のエピタ
キシャル島を有した逆導電型の半導体基板と、 前記エピタキシャル島内に深く拡散された中濃度逆導電
型不純物のボディ領域と、 前記ボディ領域内に浅く拡散された高濃度一導電型不純
物のソース領域と、 前記ソース領域から離間し且つ前記ボディ領域に接して
前記エピタキシャル島内に深く拡散された中濃度一導電
型不純物のドレインオフセット領域と、 前記ドレインオフセット領域内に浅く拡散された高濃度
一導電型不純物のドレインコンタクト領域と、 前記ソース領域と前記ドレインオフセット領域との間の
領域上を覆うように形成されたゲート電極とを具備し、 前記ソース領域と前記ボディ領域とを結線した半導体装
置。 - 【請求項5】 一主面に低濃度一導電型不純物のエピタ
キシャル島を有した逆導電型の半導体基板と、 前記エピタキシャル島の下層部にあって前記半導体基板
との界面の所定領域に形成された一導電型不純物の埋め
込み拡散領域と、 前記エピタキシャル島内に深く拡散された中濃度逆導電
型不純物のボディ領域と、 前記ボディ領域内に浅く拡散された高濃度一導電型不純
物のソース領域と、 前記ソース領域から離間しかつ前記ボディ領域に近接し
て前記エピタキシャル島内に浅く拡散された中濃度一導
電型不純物のドレインオフセット領域と、 前記ソース領域と前記ドレインオフセット領域との間の
領域上を覆うように形成されたゲート電極とを具備し、 前記ソース領域と前記ボディ領域とを結線した半導体装
置。 - 【請求項6】 一主面に低濃度一導電型不純物の半導体
層を有する半導体基板上の絶縁膜の所定領域を開口し、
その開口内の前記半導体層上にゲート絶縁膜とゲート電
極を選択的に積層して、前記ゲート電極を挟んで第1の
開口部と第2の開口部を形成した後、前記半導体層にセ
ルフアライン方式で不純物を導入して半導体装置を製造
する方法であって、 前記第1の開口部より逆導電型不純物を選択的に導入し
てボディ領域を形成する工程と、 前記第2の開口部より一導電型不純物を選択的に導入し
てドレインオフセット領域を形成する工程と、 前記半導体基板上にパターニングしたレジスト層を形成
し、前記レジスト層と前記ゲート電極とをマスクに一導
電型不純物を導入して、前記ボディ領域内に高濃度一導
電型不純物のソース領域を形成すると共に、前記ドレイ
ンオフセット領域内に高濃度一導電型不純物のドレイン
コンタクト領域を形成する工程とを有し、 それらの工程後に前記ソース領域と前記ボディ領域とを
結線することを特徴とする半導体装置の製造方法。 - 【請求項7】 ドレインオフセット領域の最終的な拡散
長がゲート電極の幅とほぼ等しくなるように、各工程の
熱処理によって前記ドレインオフセット領域の拡散を進
行させることを特徴とする請求項6記載の半導体装置の
製造方法。 - 【請求項8】 一主面に低濃度一導電型不純物の半導体
層を有する半導体基板上の絶縁膜の所定領域を開口した
後、その開口内の前記半導体層上にゲート絶縁膜とゲー
ト電極を選択的に積層し、前記ゲート電極を挟んで第1
の開口部と第2の開口部を形成する第1の行程と、 次に、少なくとも前記第1の開口部を第1のレジスト層
で覆って前記第2の開口部より一導電型不純物をイオン
注入した後、前記第1のレジスト層を除去して熱処理を
行い前記半導体層にドレインオフセット領域を形成する
第2の行程と、 次に、少なくとも前記第2の開口部を第2のレジスト層
で覆って前記第1の開口部より逆導電型不純物をイオン
注入した後、前記第2のレジスト層を除去して熱処理を
行い前記半導体層にボディ領域を形成する第3の行程
と、 次に、前記半導体基板上にパターニングした第3のレジ
スト層を形成し、前記第3のレジスト層と前記ゲート電
極とのマスクによって、第3の開口部を前記ボディ領域
内に形成すると共に、前記ドレインオフセット領域内に
前記第3のレジスト層による第4の開口部を形成する第
4の工程と、 次に、前記第3の開口部および前記第4の開口部を介し
て一導電型不純物をイオン注入し、前記第3の開口部に
対応した箇所に高濃度一導電型不純物のソース領域を形
成すると共に、前記第4の開口部に対応した箇所に高濃
度一導電型不純物のドレインコンタクト領域を形成する
第5の工程とを有し、 それらの工程後に前記ソース領域と前記ボディ領域を結
線することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12715198A JPH11330452A (ja) | 1998-05-11 | 1998-05-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12715198A JPH11330452A (ja) | 1998-05-11 | 1998-05-11 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11330452A true JPH11330452A (ja) | 1999-11-30 |
Family
ID=14952894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12715198A Pending JPH11330452A (ja) | 1998-05-11 | 1998-05-11 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11330452A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003067660A1 (fr) * | 2002-02-07 | 2003-08-14 | Sony Corporation | Dispositif semi-conducteur et procede de fabrication associe |
JP2009027058A (ja) * | 2007-07-23 | 2009-02-05 | Mitsumi Electric Co Ltd | Dmos型半導体装置及びその製造方法 |
JP2010016155A (ja) * | 2008-07-03 | 2010-01-21 | Seiko Epson Corp | 半導体装置 |
JP2011508978A (ja) * | 2007-12-28 | 2011-03-17 | ヴォルテラ セミコンダクター コーポレイション | 二重拡散型ソースmosfet(ldmos)トランジスタの高ドープ領域及びその作製方法 |
JP2013532382A (ja) * | 2010-06-17 | 2013-08-15 | 日本テキサス・インスツルメンツ株式会社 | 薄められたドレインを用いる高電圧トランジスタ |
-
1998
- 1998-05-11 JP JP12715198A patent/JPH11330452A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4587003B2 (ja) * | 2008-07-03 | 2010-11-24 | セイコーエプソン株式会社 | 半導体装置 |
JP2013532382A (ja) * | 2010-06-17 | 2013-08-15 | 日本テキサス・インスツルメンツ株式会社 | 薄められたドレインを用いる高電圧トランジスタ |
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