JP2982529B2 - 信号電位変換回路 - Google Patents
信号電位変換回路Info
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- JP2982529B2 JP2982529B2 JP5006393A JP639393A JP2982529B2 JP 2982529 B2 JP2982529 B2 JP 2982529B2 JP 5006393 A JP5006393 A JP 5006393A JP 639393 A JP639393 A JP 639393A JP 2982529 B2 JP2982529 B2 JP 2982529B2
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Description
【0001】
【産業上の利用分野】本発明は、半導体素子により構成
される信号電位変換回路であり、特に、動作電流が少な
く、且つ、高速に動作する信号電位変換回路に関する。
される信号電位変換回路であり、特に、動作電流が少な
く、且つ、高速に動作する信号電位変換回路に関する。
【0002】
【従来の技術】近年の半導体集積回路は、それを搭載す
る機器の低消費電力化を図るために低電圧単一電源を使
用する傾向にあるが、内部回路の一部に於いて、複数の
信号電位を必要とする場合が生じる。例えば、ダイナミ
ックランダムアクセスメモリに於いては、メモリセルの
容量に蓄積される電位をN型トランジスタを介してビッ
ト線に読み出すが、電位低下無しに読み出しを行なうた
めには、N型トランジスタのゲートを容量に蓄積する電
位に対してN型トランジスタのしきい値だけ高い電位で
駆動しなければならない。容量に蓄積される電位は、通
常、外部電源電位が使用されるので、N型トランジスタ
のゲート駆動電位は、電源電位より高い電位に昇圧しな
ければならず、メモリセル周辺の回路に於いて信号電位
を変換する必要がある。また、半導体集積回路はそれ自
身の低消費電力化、高速化の要求が厳しく、動作電流が
少なく、且つ高速で動作する信号電位変換回路が必要と
されている。
る機器の低消費電力化を図るために低電圧単一電源を使
用する傾向にあるが、内部回路の一部に於いて、複数の
信号電位を必要とする場合が生じる。例えば、ダイナミ
ックランダムアクセスメモリに於いては、メモリセルの
容量に蓄積される電位をN型トランジスタを介してビッ
ト線に読み出すが、電位低下無しに読み出しを行なうた
めには、N型トランジスタのゲートを容量に蓄積する電
位に対してN型トランジスタのしきい値だけ高い電位で
駆動しなければならない。容量に蓄積される電位は、通
常、外部電源電位が使用されるので、N型トランジスタ
のゲート駆動電位は、電源電位より高い電位に昇圧しな
ければならず、メモリセル周辺の回路に於いて信号電位
を変換する必要がある。また、半導体集積回路はそれ自
身の低消費電力化、高速化の要求が厳しく、動作電流が
少なく、且つ高速で動作する信号電位変換回路が必要と
されている。
【0003】従来の信号電位変換回路としては、例えば
1992年電子情報通信学会春季大会講演論文集p5−
248(C−627)に示されている。以下図面を参照
しながら、上記した従来の信号電位変換回路の一例につ
いて説明する。
1992年電子情報通信学会春季大会講演論文集p5−
248(C−627)に示されている。以下図面を参照
しながら、上記した従来の信号電位変換回路の一例につ
いて説明する。
【0004】図5に従来の信号電位変換回路の構成の一
例を示し、図6に、図5に示す従来の信号電位変換回路
に於ける動作タイミングチャートを示す。
例を示し、図6に、図5に示す従来の信号電位変換回路
に於ける動作タイミングチャートを示す。
【0005】図5に於いて、各トランジスタは半導体M
OSトランジスタであり、200は入力信号INを入力
し反転信号を出力するインバータ。201、202はソ
ースが昇圧電源VPPに接続され、ゲートがお互いのド
レインに接続されるP型トランジスタ。203はソース
が接地電位に接続され、ゲートが入力信号INに接続さ
れ、ドレインがP型トランジスタ201のドレインとP
型トランジスタ202のゲートに接続されるN型トラン
ジスタ。204はソースが接地電位に接続され、ゲート
がインバータ200の出力に接続され、ドレインがP型
トランジスタ202のドレインとP型トランジスタ20
1のゲートに接続されるN型トランジスタである。入力
信号INは論理的にHighレベルがVCCレベル、論
理的にLowレベルが接地レベルであり、P型トランジ
スタ202のドレインとN型トランジスタ204のドレ
イン及びP型トランジスタ201のゲートに接続される
ノードは、従来の信号電位変換回路の出力信号OUTと
なり、信号電位が論理的にHighレベルがVPPレベ
ル、論理的にLowレベルが接地レベルに変換される。
OSトランジスタであり、200は入力信号INを入力
し反転信号を出力するインバータ。201、202はソ
ースが昇圧電源VPPに接続され、ゲートがお互いのド
レインに接続されるP型トランジスタ。203はソース
が接地電位に接続され、ゲートが入力信号INに接続さ
れ、ドレインがP型トランジスタ201のドレインとP
型トランジスタ202のゲートに接続されるN型トラン
ジスタ。204はソースが接地電位に接続され、ゲート
がインバータ200の出力に接続され、ドレインがP型
トランジスタ202のドレインとP型トランジスタ20
1のゲートに接続されるN型トランジスタである。入力
信号INは論理的にHighレベルがVCCレベル、論
理的にLowレベルが接地レベルであり、P型トランジ
スタ202のドレインとN型トランジスタ204のドレ
イン及びP型トランジスタ201のゲートに接続される
ノードは、従来の信号電位変換回路の出力信号OUTと
なり、信号電位が論理的にHighレベルがVPPレベ
ル、論理的にLowレベルが接地レベルに変換される。
【0006】図5に示す従来の信号電位変換回路が動作
すると、先ず、図6(a)に示す如く、入力信号IN
が、接地レベルの状態で、N型トランジスタ203がオ
フしており、図6(c)に示す如く、インバータ200
の出力であるノードbはVCCレベルであるのでN型ト
ランジスタ204がオンしている。従って、図6(d)
に示す如く、出力信号OUTは接地レベルであり、P型
トランジスタ201がオンし、また、図6(b)に示す
如く、P型トランジスタ201のドレインであるノード
aが昇圧電源レベルであるVPPレベルとなり、P型ト
ランジスタ202がオフしている。
すると、先ず、図6(a)に示す如く、入力信号IN
が、接地レベルの状態で、N型トランジスタ203がオ
フしており、図6(c)に示す如く、インバータ200
の出力であるノードbはVCCレベルであるのでN型ト
ランジスタ204がオンしている。従って、図6(d)
に示す如く、出力信号OUTは接地レベルであり、P型
トランジスタ201がオンし、また、図6(b)に示す
如く、P型トランジスタ201のドレインであるノード
aが昇圧電源レベルであるVPPレベルとなり、P型ト
ランジスタ202がオフしている。
【0007】次に、図6(a)に示す如く、入力信号I
Nが接地レベルからVCCレベルに遷移する場合、N型
トランジスタ203がオンし、図6(b)に示す如く、
P型トランジスタ201のドレインであるノードaが昇
圧電源レベルであるVPPレベルから接地レベルに遷移
していく。しかしながら、この時、P型トランジスタ2
01もオンしているために、図6(b)に示す如く、ノ
ードaのレベルは即ちに接地レベルにはならず、VPP
レベルと接地レベルの中間レベルになる。同時に、図6
(c)に示す如く、インバータ200の出力であるノー
ドbがVCCレベルから接地レベルに遷移し、N型トラ
ンジスタ204がオフする。続いて、図6(b)に示す
如く、ノードaが接地レベルに近づくことによりP型ト
ランジスタ202がオンし、図6(d)に示す如く、出
力信号OUTが接地レベルからVPPレベルに遷移し、
P型トランジスタ201がオフして、図6(b)に示す
如く、ノードaが完全に接地レベルとなる。
Nが接地レベルからVCCレベルに遷移する場合、N型
トランジスタ203がオンし、図6(b)に示す如く、
P型トランジスタ201のドレインであるノードaが昇
圧電源レベルであるVPPレベルから接地レベルに遷移
していく。しかしながら、この時、P型トランジスタ2
01もオンしているために、図6(b)に示す如く、ノ
ードaのレベルは即ちに接地レベルにはならず、VPP
レベルと接地レベルの中間レベルになる。同時に、図6
(c)に示す如く、インバータ200の出力であるノー
ドbがVCCレベルから接地レベルに遷移し、N型トラ
ンジスタ204がオフする。続いて、図6(b)に示す
如く、ノードaが接地レベルに近づくことによりP型ト
ランジスタ202がオンし、図6(d)に示す如く、出
力信号OUTが接地レベルからVPPレベルに遷移し、
P型トランジスタ201がオフして、図6(b)に示す
如く、ノードaが完全に接地レベルとなる。
【0008】また、図6(a)に示す如く、入力信号I
NがVCCレベルから接地レベルに遷移する場合、N型
トランジスタ203がオフし、図6(c)に示す如く、
インバータ200の出力であるノードbが接地レベルか
らVCCレベルに遷移し、N型トランジスタ204がオ
ンする。この結果、図6(d)に示す如く、出力信号O
UTがVPPレベルから接地レベルに遷移していく。し
かしながら、この時、P型トランジスタ202もオンし
ているために、図6(d)に示す如く、出力信号OUT
のレベルは即ちに接地レベルにはならず、VPPレベル
と接地レベルの中間レベルになる。出力信号OUTが接
地レベルに近づくことによりP型トランジスタ201が
オンし、図6の(b)に示す如く、ノードaが接地レベ
ルからVPPレベルに遷移し、P型トランジスタ202
がオフして、図6(d)に示す如く、出力信号OUTが
完全に接地レベルとなる。
NがVCCレベルから接地レベルに遷移する場合、N型
トランジスタ203がオフし、図6(c)に示す如く、
インバータ200の出力であるノードbが接地レベルか
らVCCレベルに遷移し、N型トランジスタ204がオ
ンする。この結果、図6(d)に示す如く、出力信号O
UTがVPPレベルから接地レベルに遷移していく。し
かしながら、この時、P型トランジスタ202もオンし
ているために、図6(d)に示す如く、出力信号OUT
のレベルは即ちに接地レベルにはならず、VPPレベル
と接地レベルの中間レベルになる。出力信号OUTが接
地レベルに近づくことによりP型トランジスタ201が
オンし、図6の(b)に示す如く、ノードaが接地レベ
ルからVPPレベルに遷移し、P型トランジスタ202
がオフして、図6(d)に示す如く、出力信号OUTが
完全に接地レベルとなる。
【0009】
【発明が解決しようとする課題】しかしながら上記の様
な構成では、図6に示す如く、入力信号INが接地レベ
ルからVCCレベルに遷移する場合、N型トランジスタ
203がオンしてから、P型トランジスタ201がオフ
するまでの期間t1に於いて、P型トランジスタ201
とN型トランジスタ203を通じて貫通電流が流れ、ま
た、同様に、図6に示す如く、入力信号INがVCCレ
ベルから接地レベルに遷移する場合、N型トランジスタ
204がオンしてから、P型トランジスタ202がオフ
するまでの期間t2に於いて、P型トランジスタ202
とN型トランジスタ204を通じて貫通電流が流れると
いう問題点を有しており、更に、P型トランジスタ20
2とN型トランジスタ204を通じて貫通電流が流れる
間、出力信号OUTがVPPレベルと接地レベルの中間
レベルになり、信号遷移が遅れるという問題点を有して
いた。
な構成では、図6に示す如く、入力信号INが接地レベ
ルからVCCレベルに遷移する場合、N型トランジスタ
203がオンしてから、P型トランジスタ201がオフ
するまでの期間t1に於いて、P型トランジスタ201
とN型トランジスタ203を通じて貫通電流が流れ、ま
た、同様に、図6に示す如く、入力信号INがVCCレ
ベルから接地レベルに遷移する場合、N型トランジスタ
204がオンしてから、P型トランジスタ202がオフ
するまでの期間t2に於いて、P型トランジスタ202
とN型トランジスタ204を通じて貫通電流が流れると
いう問題点を有しており、更に、P型トランジスタ20
2とN型トランジスタ204を通じて貫通電流が流れる
間、出力信号OUTがVPPレベルと接地レベルの中間
レベルになり、信号遷移が遅れるという問題点を有して
いた。
【0010】本発明はかかる点に鑑み、動作電流を低減
し、且つ、変換信号遷移が高速に行なわれる信号電位変
換回路を提供することを目的とする。
し、且つ、変換信号遷移が高速に行なわれる信号電位変
換回路を提供することを目的とする。
【0011】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の信号電位変換回路は、ソースが第1の電源
に接続され、且つ一方のゲ−トと他方のドレインがそれ
ぞれ接続された第1及び第2のP型トランジスタと、入
力信号と第2の電源と第3の電源に接続された第1のイ
ンバータと、前記第1のインバータの出力と前記第2の
電源と前記第3の電源に接続された第2インバータと、
ソースが前記第1のインバータの出力に接続され、ドレ
インが前記第1のP型トランジスタのドレインに接続さ
れ、ゲ−トが前記第2の電源に接続された第1のN型ト
ランジスタと、ソースが前記第2のインバータの出力に
接続され、ドレインが前記第2のP型トランジスタのド
レインに接続され、ゲ−トが前記第2の電源に接続され
た第2のN型トランジスタと、ソースが前記第1のイン
バータの出力に接続され、ドレインが前記第1のP型ト
ランジスタのドレインに接続された第3のN型トランジ
スタと、ソースが前記第2のインバータの出力に接続さ
れ、ドレインが前記第2のP型トランジスタのドレイン
に接続された第4のN型トランジスタと、ソース及びゲ
ートが前記第2の電源に接続され、ドレインが前記第3
のN型トランジスタのゲ−トに接続された第5のN型ト
ランジスタと、ソースが前記第2の電源に接続され、ゲ
−ト及びドレインが前記第3のN型トランジスタのゲ−
トに接続された第6のN型トランジスタと、ソース及び
ゲートが前記第2の電源に接続され、ドレインが前記第
4のN型トランジスタのゲ−トに接続された第7のN型
トランジスタと、ソースが前記第2の電源に接続され、
ゲ−ト及びドレインが前記第4のN型トランジスタのゲ
−トに接続された第8のN型トランジスタとを備えたも
のである。
めに本発明の信号電位変換回路は、ソースが第1の電源
に接続され、且つ一方のゲ−トと他方のドレインがそれ
ぞれ接続された第1及び第2のP型トランジスタと、入
力信号と第2の電源と第3の電源に接続された第1のイ
ンバータと、前記第1のインバータの出力と前記第2の
電源と前記第3の電源に接続された第2インバータと、
ソースが前記第1のインバータの出力に接続され、ドレ
インが前記第1のP型トランジスタのドレインに接続さ
れ、ゲ−トが前記第2の電源に接続された第1のN型ト
ランジスタと、ソースが前記第2のインバータの出力に
接続され、ドレインが前記第2のP型トランジスタのド
レインに接続され、ゲ−トが前記第2の電源に接続され
た第2のN型トランジスタと、ソースが前記第1のイン
バータの出力に接続され、ドレインが前記第1のP型ト
ランジスタのドレインに接続された第3のN型トランジ
スタと、ソースが前記第2のインバータの出力に接続さ
れ、ドレインが前記第2のP型トランジスタのドレイン
に接続された第4のN型トランジスタと、ソース及びゲ
ートが前記第2の電源に接続され、ドレインが前記第3
のN型トランジスタのゲ−トに接続された第5のN型ト
ランジスタと、ソースが前記第2の電源に接続され、ゲ
−ト及びドレインが前記第3のN型トランジスタのゲ−
トに接続された第6のN型トランジスタと、ソース及び
ゲートが前記第2の電源に接続され、ドレインが前記第
4のN型トランジスタのゲ−トに接続された第7のN型
トランジスタと、ソースが前記第2の電源に接続され、
ゲ−ト及びドレインが前記第4のN型トランジスタのゲ
−トに接続された第8のN型トランジスタとを備えたも
のである。
【0012】
【作用】本発明は上記した構成により、入力信号が第3
の電源レベルで保持されている場合、第1のインバータ
の出力が第2の電源レベル、第2のインバータの出力が
第3の電源レベルとなり、第1のP型トランジスタがオ
フし、第2のP型トランジスタがオンしている。またこ
の時、第3のN型トランジスタのゲート電位は、第2の
電源レベルより第6のN型トランジスタのしきい値分だ
け高い電位になり、第4のN型トランジスタのゲート電
位は、第2の電源レベルより第7のN型トランジスタの
しきい値分だけ低い電位になる。
の電源レベルで保持されている場合、第1のインバータ
の出力が第2の電源レベル、第2のインバータの出力が
第3の電源レベルとなり、第1のP型トランジスタがオ
フし、第2のP型トランジスタがオンしている。またこ
の時、第3のN型トランジスタのゲート電位は、第2の
電源レベルより第6のN型トランジスタのしきい値分だ
け高い電位になり、第4のN型トランジスタのゲート電
位は、第2の電源レベルより第7のN型トランジスタの
しきい値分だけ低い電位になる。
【0013】次に、入力信号が、第3の電源レベルから
第2の電源レベルに遷移する場合、先ず、第2のインバ
ータの出力が第3の電源レベルから第2の電源レベルに
遷移する。これにより、第4のN型トランジスタのゲー
ト電位は、セルフブーストによって、第2の電源レベル
より第8のN型トランジスタのしきい値分だけ高い電位
になり、出力信号である第2のP型トランジスタのドレ
インと第1のP型トランジスタのゲートに接続されてい
るノードの電位が第2の電源レベルになって、第1のP
型トランジスタは非導通に近い状態になる。続いて、第
1のインバータの出力が第2の電源レベルから第3の電
源レベルに遷移する。これにより、第3のN型トランジ
スタのゲート電位は、第2の電源レベルより第5のN型
トランジスタのしきい値分だけ低い値になり、第1のP
型トランジスタのドレインと第2のP型トランジスタの
ゲートに接続されているノードに蓄積される電荷が迅速
に放電されるのを妨げるが、ゲートが第2の電源に接続
された第1のN型トランジスタがこれを補償して、第1
のP型トランジスタのドレインと第2のP型トランジス
タのゲートに接続されているノードの電位が速やかに第
3の電源レベルになる。従って、第2のP型トランジス
タがオンして、出力信号である第2のP型トランジスタ
のドレインと第1のP型トランジスタのゲートに接続さ
れているノードの電位は第1の電源レベルになり、第1
のP型トランジスタは完全にオフする。
第2の電源レベルに遷移する場合、先ず、第2のインバ
ータの出力が第3の電源レベルから第2の電源レベルに
遷移する。これにより、第4のN型トランジスタのゲー
ト電位は、セルフブーストによって、第2の電源レベル
より第8のN型トランジスタのしきい値分だけ高い電位
になり、出力信号である第2のP型トランジスタのドレ
インと第1のP型トランジスタのゲートに接続されてい
るノードの電位が第2の電源レベルになって、第1のP
型トランジスタは非導通に近い状態になる。続いて、第
1のインバータの出力が第2の電源レベルから第3の電
源レベルに遷移する。これにより、第3のN型トランジ
スタのゲート電位は、第2の電源レベルより第5のN型
トランジスタのしきい値分だけ低い値になり、第1のP
型トランジスタのドレインと第2のP型トランジスタの
ゲートに接続されているノードに蓄積される電荷が迅速
に放電されるのを妨げるが、ゲートが第2の電源に接続
された第1のN型トランジスタがこれを補償して、第1
のP型トランジスタのドレインと第2のP型トランジス
タのゲートに接続されているノードの電位が速やかに第
3の電源レベルになる。従って、第2のP型トランジス
タがオンして、出力信号である第2のP型トランジスタ
のドレインと第1のP型トランジスタのゲートに接続さ
れているノードの電位は第1の電源レベルになり、第1
のP型トランジスタは完全にオフする。
【0014】更に、入力信号が、第2の電源レベルから
第3の電源レベルに遷移する場合、先ず、第1のインバ
ータの出力が第3の電源レベルから第2の電源レベルに
遷移する。これにより、第3のN型トランジスタのゲー
ト電位は、セルフブーストによって、第2の電源レベル
より第6のN型トランジスタのしきい値分だけ高い電位
になり、第1のP型トランジスタのドレインと第2のP
型トランジスタのゲートに接続されているノードの電位
が第2の電源レベルになって、第2のP型トランジスタ
は非導通に近い状態になる。続いて、第2のインバータ
の出力が第2の電源レベルから第3の電源レベルに遷移
する。これにより、第4のN型トランジスタのゲート電
位は、第2の電源レベルより第7のN型トランジスタの
しきい値分だけ低い値になり、出力信号である第2のP
型トランジスタのドレインと第1のP型トランジスタの
ゲートに接続されているノードに蓄積される電荷が迅速
に放電されるのを妨げるが、ゲートが第2の電源に接続
された第2のN型トランジスタがこれを補償して、出力
信号である第2のP型トランジスタのドレインと第1の
P型トランジスタのゲートに接続されているノードの電
位が速やかに第3の電源レベルになる。従って、第1の
P型トランジスタはオンし、第1のP型トランジスタの
ドレインと第2のP型トランジスタのゲートに接続され
ているノードの電位が第1の電源レベルになることによ
り、第2のP型トランジスタが完全にオフして、出力信
号である第2のP型トランジスタのドレインと第1のP
型トランジスタのゲートに接続されているノードの電位
は第3の電源レベルになる。
第3の電源レベルに遷移する場合、先ず、第1のインバ
ータの出力が第3の電源レベルから第2の電源レベルに
遷移する。これにより、第3のN型トランジスタのゲー
ト電位は、セルフブーストによって、第2の電源レベル
より第6のN型トランジスタのしきい値分だけ高い電位
になり、第1のP型トランジスタのドレインと第2のP
型トランジスタのゲートに接続されているノードの電位
が第2の電源レベルになって、第2のP型トランジスタ
は非導通に近い状態になる。続いて、第2のインバータ
の出力が第2の電源レベルから第3の電源レベルに遷移
する。これにより、第4のN型トランジスタのゲート電
位は、第2の電源レベルより第7のN型トランジスタの
しきい値分だけ低い値になり、出力信号である第2のP
型トランジスタのドレインと第1のP型トランジスタの
ゲートに接続されているノードに蓄積される電荷が迅速
に放電されるのを妨げるが、ゲートが第2の電源に接続
された第2のN型トランジスタがこれを補償して、出力
信号である第2のP型トランジスタのドレインと第1の
P型トランジスタのゲートに接続されているノードの電
位が速やかに第3の電源レベルになる。従って、第1の
P型トランジスタはオンし、第1のP型トランジスタの
ドレインと第2のP型トランジスタのゲートに接続され
ているノードの電位が第1の電源レベルになることによ
り、第2のP型トランジスタが完全にオフして、出力信
号である第2のP型トランジスタのドレインと第1のP
型トランジスタのゲートに接続されているノードの電位
は第3の電源レベルになる。
【0015】
【実施例】以下本発明の実施例の信号電位変換回路につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【0016】(実施例1)図1に本発明の第1の実施例
に於ける信号電位変換回路の回路構成の一例を示し、図
2に、図1に示す本発明の第1の実施例の信号電位変換
回路の動作タイミングチャートを示す。
に於ける信号電位変換回路の回路構成の一例を示し、図
2に、図1に示す本発明の第1の実施例の信号電位変換
回路の動作タイミングチャートを示す。
【0017】図1に於いて、各トランジスタは半導体M
OSトランジスタであり、1は入力信号INを入力し、
電源VCC及び接地電位に接続されたインバータ、2は
インバータ1の出力を入力し、電源VCC及び接地電位
に接続されたインバータ、3,4はソースが電源VCC
よりも高い電位である昇圧電源VPPに接続され、ゲー
トがお互いのドレインに接続されるP型トランジスタ、
5はソースがインバータ1の出力に接続され、ゲートが
電源VCCに接続され、ドレインがP型トランジスタ3
のドレインとP型トランジスタ4のゲートに接続される
N型トランジスタ、6はソースがインバータ2の出力に
接続され、ゲートが電源VCCに接続され、ドレインが
P型トランジスタ4のドレインとP型トランジスタ3の
ゲートに接続されるN型トランジスタ、7はソースがイ
ンバータ1の出力に接続され、ドレインがP型トランジ
スタ3のドレインとP型トランジスタ4のゲートに接続
されるN型トランジスタ、8はソースがインバータ2の
出力に接続され、ゲートが電源VCCに接続され、ドレ
インがP型トランジスタ4のドレインとP型トランジス
タ3のゲートに接続されるN型トランジスタ、9はソー
ス及びゲートが電源VCCに接続され、ドレインがN型
トランジスタ7のゲ−トに接続されたN型トランジス
タ、10はソースが電源VCCに接続され、ゲ−ト及び
ドレインがN型トランジスタ7のゲ−トに接続されたN
型トランジスタ、11はソース及びゲートが電源VCC
に接続され、ドレインがN型トランジスタ8のゲ−トに
接続されたN型トランジスタ、12はソースが電源VC
Cに接続され、ゲ−ト及びドレインがN型トランジスタ
8のゲ−トに接続されたN型トランジスタである。入力
信号INは論理的にHighレベルがVCCレベル、論
理的にLowレベルが接地レベルであり、P型トランジ
スタ4のドレインとN型トランジスタ6,8のドレイン
及びP型トランジスタ3のゲートに接続されるノード
は、本発明の実施例の信号電位変換回路の出力信号OU
Tとなり、信号電位が論理的にHighレベルがVPP
レベル、論理的にLowレベルが接地レベルに変換され
る。
OSトランジスタであり、1は入力信号INを入力し、
電源VCC及び接地電位に接続されたインバータ、2は
インバータ1の出力を入力し、電源VCC及び接地電位
に接続されたインバータ、3,4はソースが電源VCC
よりも高い電位である昇圧電源VPPに接続され、ゲー
トがお互いのドレインに接続されるP型トランジスタ、
5はソースがインバータ1の出力に接続され、ゲートが
電源VCCに接続され、ドレインがP型トランジスタ3
のドレインとP型トランジスタ4のゲートに接続される
N型トランジスタ、6はソースがインバータ2の出力に
接続され、ゲートが電源VCCに接続され、ドレインが
P型トランジスタ4のドレインとP型トランジスタ3の
ゲートに接続されるN型トランジスタ、7はソースがイ
ンバータ1の出力に接続され、ドレインがP型トランジ
スタ3のドレインとP型トランジスタ4のゲートに接続
されるN型トランジスタ、8はソースがインバータ2の
出力に接続され、ゲートが電源VCCに接続され、ドレ
インがP型トランジスタ4のドレインとP型トランジス
タ3のゲートに接続されるN型トランジスタ、9はソー
ス及びゲートが電源VCCに接続され、ドレインがN型
トランジスタ7のゲ−トに接続されたN型トランジス
タ、10はソースが電源VCCに接続され、ゲ−ト及び
ドレインがN型トランジスタ7のゲ−トに接続されたN
型トランジスタ、11はソース及びゲートが電源VCC
に接続され、ドレインがN型トランジスタ8のゲ−トに
接続されたN型トランジスタ、12はソースが電源VC
Cに接続され、ゲ−ト及びドレインがN型トランジスタ
8のゲ−トに接続されたN型トランジスタである。入力
信号INは論理的にHighレベルがVCCレベル、論
理的にLowレベルが接地レベルであり、P型トランジ
スタ4のドレインとN型トランジスタ6,8のドレイン
及びP型トランジスタ3のゲートに接続されるノード
は、本発明の実施例の信号電位変換回路の出力信号OU
Tとなり、信号電位が論理的にHighレベルがVPP
レベル、論理的にLowレベルが接地レベルに変換され
る。
【0018】以上の様に構成された本発明の第1の実施
例の信号電位変換回路に於いて、以下、その動作を、図
2を参照して説明する。
例の信号電位変換回路に於いて、以下、その動作を、図
2を参照して説明する。
【0019】先ず、図2(a)に示す如く、入力信号I
Nが接地レベルの状態で、図2(b)に示す如く、イン
バータ2の出力であるノードaが接地レベル、図2
(c)に示す如く、インバータ1の出力であるノードc
がVCCレベルで保持されている。また、図2(g)に
示す如く、出力信号OUTが接地レベルで、P型トラン
ジスタ3がオンしており、図2(e)に示す如く、P型
トランジスタ3のドレイン及びP型トランジスタ4のゲ
ートに接続されているノードeがVPPレベルで保持さ
れ、P型トランジスタ4はオフしている。
Nが接地レベルの状態で、図2(b)に示す如く、イン
バータ2の出力であるノードaが接地レベル、図2
(c)に示す如く、インバータ1の出力であるノードc
がVCCレベルで保持されている。また、図2(g)に
示す如く、出力信号OUTが接地レベルで、P型トラン
ジスタ3がオンしており、図2(e)に示す如く、P型
トランジスタ3のドレイン及びP型トランジスタ4のゲ
ートに接続されているノードeがVPPレベルで保持さ
れ、P型トランジスタ4はオフしている。
【0020】次に、図2(a)に示す如く、入力信号I
Nが接地レベルからVCCレベルに遷移すると、先ず、
図2(d)に示す如く、インバータ1の出力であるノー
ドcがVCCレベルから接地レベルに遷移する。これに
より、図2(e)に示す如く、N型トランジスタ7のゲ
ートに接続されるノードdの電位は、VCCレベルより
N型トランジスタ10のしきい値分だけ高いレベルか
ら、VCCレベルよりN型トランジスタ9のしきい値分
だけ低いレベルになり、P型トランジスタ3のドレイン
とP型トランジスタ4のゲートに接続されているノード
eに蓄積される電荷が迅速に放電されるのを妨げるが、
ゲートがVCC電源に接続されたN型トランジスタ5が
これを補償して、図2(f)に示す如く、ノードeの電
位が速やかに接地レベルに遷移していく。従って、P型
トランジスタ4が導通し始める。同時に、図2(c)に
示す如く、 インバータ2の出力であるノードaが接地
レベルからVCCレベルに遷移する。これにより、図2
(c)に示す如く、 N型トランジスタ8のゲートに接
続されるノードbの電位は、セルフブーストによって、
VCCレベルよりN型トランジスタ11のしきい値分だ
け低いレベルから、VCCレベルよりN型トランジスタ
12のしきい値分だけ高い電位になり、図2(g)に示
す如く、 出力信号OUTがVCCレベルになって、P
型トランジスタ3は非導通に近い状態になる。これによ
り、P型トランジスタ4が完全に導通して、図2(g)
に示す如く、出力信号OUTはVPPレベルになり、P
型トランジスタ7は完全にオフする。
Nが接地レベルからVCCレベルに遷移すると、先ず、
図2(d)に示す如く、インバータ1の出力であるノー
ドcがVCCレベルから接地レベルに遷移する。これに
より、図2(e)に示す如く、N型トランジスタ7のゲ
ートに接続されるノードdの電位は、VCCレベルより
N型トランジスタ10のしきい値分だけ高いレベルか
ら、VCCレベルよりN型トランジスタ9のしきい値分
だけ低いレベルになり、P型トランジスタ3のドレイン
とP型トランジスタ4のゲートに接続されているノード
eに蓄積される電荷が迅速に放電されるのを妨げるが、
ゲートがVCC電源に接続されたN型トランジスタ5が
これを補償して、図2(f)に示す如く、ノードeの電
位が速やかに接地レベルに遷移していく。従って、P型
トランジスタ4が導通し始める。同時に、図2(c)に
示す如く、 インバータ2の出力であるノードaが接地
レベルからVCCレベルに遷移する。これにより、図2
(c)に示す如く、 N型トランジスタ8のゲートに接
続されるノードbの電位は、セルフブーストによって、
VCCレベルよりN型トランジスタ11のしきい値分だ
け低いレベルから、VCCレベルよりN型トランジスタ
12のしきい値分だけ高い電位になり、図2(g)に示
す如く、 出力信号OUTがVCCレベルになって、P
型トランジスタ3は非導通に近い状態になる。これによ
り、P型トランジスタ4が完全に導通して、図2(g)
に示す如く、出力信号OUTはVPPレベルになり、P
型トランジスタ7は完全にオフする。
【0021】更に、入力信号INが、VCCレベルから
接地レベルに遷移すると、図2(d)に示す如く、イン
バータ1の出力であるノードcが接地レベルからVCC
レベルに遷移する。これにより、図2(e)に示す如
く、N型トランジスタ7のゲートに接続されるノードd
の電位は、セルフブーストによって、VCCレベルより
N型トランジスタ9のしきい値分だけ低いレベルから、
VCCレベルよりN型トランジスタ10のしきい値分だ
け高い電位になり、図2(f)に示す如く、 P型トラ
ンジスタ3のドレインとP型トランジスタ4のゲートに
接続されているノードeの電位がVCCレベルになっ
て、P型トランジスタ4は非導通に近い状態になる。続
いて、図2(b)に示す如く、 インバータ2の出力で
あるノードaの電位がVCCレベルから接地レベルに遷
移し、図2(c)に示す如く、N型トランジスタ8のゲ
ートに接続されるノードbの電位は、VCCレベルより
N型トランジスタ12のしきい値分だけ高いレベルか
ら、VCCレベルよりN型トランジスタ11のしきい値
分だけ低いレベルになり、出力信号OUTに蓄積される
電荷が迅速に放電されるのを妨げるが、ゲートがVCC
電源に接続されたN型トランジスタ6がこれを補償し
て、図2(g)に示す如く、ノードeの電位が速やかに
接地レベルに遷移していく。従って、P型トランジスタ
3がオンして、図2(f)に示す如く、ノードeはVP
Pレベルになり、P型トランジスタ4は完全にオフす
る。
接地レベルに遷移すると、図2(d)に示す如く、イン
バータ1の出力であるノードcが接地レベルからVCC
レベルに遷移する。これにより、図2(e)に示す如
く、N型トランジスタ7のゲートに接続されるノードd
の電位は、セルフブーストによって、VCCレベルより
N型トランジスタ9のしきい値分だけ低いレベルから、
VCCレベルよりN型トランジスタ10のしきい値分だ
け高い電位になり、図2(f)に示す如く、 P型トラ
ンジスタ3のドレインとP型トランジスタ4のゲートに
接続されているノードeの電位がVCCレベルになっ
て、P型トランジスタ4は非導通に近い状態になる。続
いて、図2(b)に示す如く、 インバータ2の出力で
あるノードaの電位がVCCレベルから接地レベルに遷
移し、図2(c)に示す如く、N型トランジスタ8のゲ
ートに接続されるノードbの電位は、VCCレベルより
N型トランジスタ12のしきい値分だけ高いレベルか
ら、VCCレベルよりN型トランジスタ11のしきい値
分だけ低いレベルになり、出力信号OUTに蓄積される
電荷が迅速に放電されるのを妨げるが、ゲートがVCC
電源に接続されたN型トランジスタ6がこれを補償し
て、図2(g)に示す如く、ノードeの電位が速やかに
接地レベルに遷移していく。従って、P型トランジスタ
3がオンして、図2(f)に示す如く、ノードeはVP
Pレベルになり、P型トランジスタ4は完全にオフす
る。
【0022】以上の様に、本実施例によれば、入力信号
INが論理的にLowレベルである接地レベルから論理
的にHighレベルであるVCCレベルに遷移する場合
は、インバータ1を用いてノードeを放電すると同時
に、出力信号OUTをVCCレベルまで充電して入力信
号INが遷移する以前にオンしていたP型トランジスタ
3を非導通に近い状態にすることにより、P型トランジ
スタ3及びインバータ1を通して流れる貫通電流を低減
し、且つ、N型トランジスタ5を備えて、ノードeの電
荷を速やかに放電し、P型トランジスタ4の導通を迅速
に行なうことにより、予め出力をVCCレベルまで充電
された出力信号OUTの負荷を、高速にVPPレベルま
で充電し信号電位変換を実現する。
INが論理的にLowレベルである接地レベルから論理
的にHighレベルであるVCCレベルに遷移する場合
は、インバータ1を用いてノードeを放電すると同時
に、出力信号OUTをVCCレベルまで充電して入力信
号INが遷移する以前にオンしていたP型トランジスタ
3を非導通に近い状態にすることにより、P型トランジ
スタ3及びインバータ1を通して流れる貫通電流を低減
し、且つ、N型トランジスタ5を備えて、ノードeの電
荷を速やかに放電し、P型トランジスタ4の導通を迅速
に行なうことにより、予め出力をVCCレベルまで充電
された出力信号OUTの負荷を、高速にVPPレベルま
で充電し信号電位変換を実現する。
【0023】また、入力信号INが論理的にHighレ
ベルであるVCCレベルから論理的にLowレベルであ
る接地レベルに遷移する場合は、ノードeを予め出力を
VCCレベルまで充電して入力信号INが遷移する以前
にオンしていたP型トランジスタ4を非導通に近い状態
にしてから、インバータ2を用いて出力信号OUTの電
荷を放電することにより、P型トランジスタ4及びイン
バータ2を通して流れる貫通電流を低減し、且つ、N型
トランジスタ6を備えることにより、出力信号OUTの
電荷を速やかに放電する。即ち、本発明の第1の実施例
によれば、入力信号INの立ち上がり、立ち下がり共、
高速の信号電位変換を実現でき、且つ、動作電流を低減
することが可能である。
ベルであるVCCレベルから論理的にLowレベルであ
る接地レベルに遷移する場合は、ノードeを予め出力を
VCCレベルまで充電して入力信号INが遷移する以前
にオンしていたP型トランジスタ4を非導通に近い状態
にしてから、インバータ2を用いて出力信号OUTの電
荷を放電することにより、P型トランジスタ4及びイン
バータ2を通して流れる貫通電流を低減し、且つ、N型
トランジスタ6を備えることにより、出力信号OUTの
電荷を速やかに放電する。即ち、本発明の第1の実施例
によれば、入力信号INの立ち上がり、立ち下がり共、
高速の信号電位変換を実現でき、且つ、動作電流を低減
することが可能である。
【0024】(実施例2)図3に本発明の第2の実施例
に於ける信号電位変換回路の回路構成の一例を示し、図
4に、図3に示す本発明の第2の実施例の信号電位変換
回路の動作タイミングチャートを示す。
に於ける信号電位変換回路の回路構成の一例を示し、図
4に、図3に示す本発明の第2の実施例の信号電位変換
回路の動作タイミングチャートを示す。
【0025】図3に於いて、各トランジスタは半導体M
OSトランジスタであり、101は入力信号INを入力
し、入力信号INと同相のクロック信号CLK1を出力
する遅延素子、102はクロック信号CLK1を入力す
る遅延素子、103は入力信号INと遅延素子101の
出力を入力し、入力信号INと逆相のクロック信号CL
K2を出力するNORゲート、104は遅延素子10
1,102及びNORゲート103よりなるタイミング
調整回路である。105はクロック信号CLK1を入力
し、電源VCC及び、接地電位に接続されたインバー
タ、106はクロック信号CLK2を入力し、電源VC
C及び、接地電位に接続されたインバータ、107,1
08はソースが電源VCCよりも高い電位である昇圧電
源VPPに接続され、ゲートがお互いのドレインに接続
されるP型トランジスタ、109はソースがインバータ
105の出力に接続され、ゲートが電源VCCに接続さ
れ、ドレインがP型トランジスタ107のドレインとP
型トランジスタ108のゲートに接続されるN型トラン
ジスタ、110はソースがインバータ102の出力に接
続され、ゲートが電源VCCに接続され、ドレインがP
型トランジスタ108のドレインとP型トランジスタ1
07のゲートに接続されるN型トランジスタ、111は
ソースがインバータ105の出力に接続され、ドレイン
がP型トランジスタ107のドレインとP型トランジス
タ108のゲートに接続されるN型トランジスタ。11
2はソースがインバータ102の出力に接続され、ゲー
トが電源VCCに接続され、ドレインがP型トランジス
タ108のドレインとP型トランジスタ107のゲート
に接続されるN型トランジスタ。113はソース及びゲ
ートが電源VCCに接続され、ドレインがN型トランジ
スタ111のゲ−トに接続されたN型トランジスタ、1
14はソースが電源VCCに接続され、ゲ−ト及びドレ
インがN型トランジスタ111のゲ−トに接続されたN
型トランジスタ、115はソース及びゲートが電源VC
Cに接続され、ドレインがN型トランジスタ112のゲ
−トに接続されたN型トランジスタ、116はソースが
電源VCCに接続され、ゲ−ト及びドレインがN型トラ
ンジスタ112のゲ−トに接続されたN型トランジスタ
である。入力信号INは論理的にHighレベルがVC
Cレベル、論理的にLowレベルが接地レベルであり、
P型トランジスタ108のドレインとN型トランジスタ
110,、112のドレイン及びP型トランジスタ10
7のゲートに接続されるノードは、本発明の実施例の信
号電位変換回路の出力信号OUTとなり、信号電位が論
理的にHighレベルがVPPレベル、論理的にLow
レベルが接地レベルに変換される。
OSトランジスタであり、101は入力信号INを入力
し、入力信号INと同相のクロック信号CLK1を出力
する遅延素子、102はクロック信号CLK1を入力す
る遅延素子、103は入力信号INと遅延素子101の
出力を入力し、入力信号INと逆相のクロック信号CL
K2を出力するNORゲート、104は遅延素子10
1,102及びNORゲート103よりなるタイミング
調整回路である。105はクロック信号CLK1を入力
し、電源VCC及び、接地電位に接続されたインバー
タ、106はクロック信号CLK2を入力し、電源VC
C及び、接地電位に接続されたインバータ、107,1
08はソースが電源VCCよりも高い電位である昇圧電
源VPPに接続され、ゲートがお互いのドレインに接続
されるP型トランジスタ、109はソースがインバータ
105の出力に接続され、ゲートが電源VCCに接続さ
れ、ドレインがP型トランジスタ107のドレインとP
型トランジスタ108のゲートに接続されるN型トラン
ジスタ、110はソースがインバータ102の出力に接
続され、ゲートが電源VCCに接続され、ドレインがP
型トランジスタ108のドレインとP型トランジスタ1
07のゲートに接続されるN型トランジスタ、111は
ソースがインバータ105の出力に接続され、ドレイン
がP型トランジスタ107のドレインとP型トランジス
タ108のゲートに接続されるN型トランジスタ。11
2はソースがインバータ102の出力に接続され、ゲー
トが電源VCCに接続され、ドレインがP型トランジス
タ108のドレインとP型トランジスタ107のゲート
に接続されるN型トランジスタ。113はソース及びゲ
ートが電源VCCに接続され、ドレインがN型トランジ
スタ111のゲ−トに接続されたN型トランジスタ、1
14はソースが電源VCCに接続され、ゲ−ト及びドレ
インがN型トランジスタ111のゲ−トに接続されたN
型トランジスタ、115はソース及びゲートが電源VC
Cに接続され、ドレインがN型トランジスタ112のゲ
−トに接続されたN型トランジスタ、116はソースが
電源VCCに接続され、ゲ−ト及びドレインがN型トラ
ンジスタ112のゲ−トに接続されたN型トランジスタ
である。入力信号INは論理的にHighレベルがVC
Cレベル、論理的にLowレベルが接地レベルであり、
P型トランジスタ108のドレインとN型トランジスタ
110,、112のドレイン及びP型トランジスタ10
7のゲートに接続されるノードは、本発明の実施例の信
号電位変換回路の出力信号OUTとなり、信号電位が論
理的にHighレベルがVPPレベル、論理的にLow
レベルが接地レベルに変換される。
【0026】以上の様に構成された本発明の第2の実施
例の信号電位変換回路に於いて、以下、その動作を、図
4を参照して説明する。
例の信号電位変換回路に於いて、以下、その動作を、図
4を参照して説明する。
【0027】先ず、図4(a)に示す如く、入力信号I
Nが、接地レベルの状態で、図4(b)に示す如く、ク
ロック信号CLK1が接地レベル、図4(c)に示す如
く、クロック信号CLK2がVCCレベルであり、図4
(d)に示す如く、インバータ106の出力であるノー
ドaが接地レベル、図4(f)に示す如く、インバータ
105の出力であるノードcがVCCレベルで保持され
ている。また、図4(i)に示す如く、出力信号OUT
が接地レベルで、P型トランジスタ107がオンしてお
り、図4(h)に示す如く、P型トランジスタ107の
ドレイン及びP型トランジスタ108のゲートに接続さ
れているノードeがVPPレベルで保持され、P型トラ
ンジスタ108はオフしている。
Nが、接地レベルの状態で、図4(b)に示す如く、ク
ロック信号CLK1が接地レベル、図4(c)に示す如
く、クロック信号CLK2がVCCレベルであり、図4
(d)に示す如く、インバータ106の出力であるノー
ドaが接地レベル、図4(f)に示す如く、インバータ
105の出力であるノードcがVCCレベルで保持され
ている。また、図4(i)に示す如く、出力信号OUT
が接地レベルで、P型トランジスタ107がオンしてお
り、図4(h)に示す如く、P型トランジスタ107の
ドレイン及びP型トランジスタ108のゲートに接続さ
れているノードeがVPPレベルで保持され、P型トラ
ンジスタ108はオフしている。
【0028】次に、図4(a)に示す如く、入力信号I
Nが、接地レベルからVCCレベルに遷移すると、先
ず、図4(c)に示す如く、クロック信号CLK2がV
CCレベルから接地レベルに遷移し、図4(d)に示す
如く、 インバータ106の出力が接地レベルからVC
Cレベルに遷移する。これにより、図4(e)に示す如
く、N型トランジスタ112のゲートに接続されるノー
ドbの電位は、セルフブーストによって、VCCレベル
よりN型トランジスタ115のしきい値分だけ低いレベ
ルから、VCCレベルよりN型トランジスタ116のし
きい値分だけ高い電位になり、図4(i)に示す如く、
出力信号OUTがVCCレベルになって、P型トラン
ジスタ107は非導通に近い状態になる。また、図4
(b)に示す如く、クロック信号CLK2の遷移に続い
て、クロック信号CLK1が接地レベルからVCCレベ
ルに遷移し、図4(f)に示す如く、インバータ105
の出力であるノードcがVCCレベルから接地レベルに
遷移する。これにより、図4(g)に示す如く、N型ト
ランジスタ111のゲートに接続されるノードdの電位
は、VCCレベルよりN型トランジスタ114のしきい
値分だけ高いレベルから、VCCレベルよりN型トラン
ジスタ113のしきい値分だけ低いレベルになり、P型
トランジスタ107のドレインとP型トランジスタ10
8のゲートに接続されているノードeに蓄積される電荷
が迅速に放電されるのを妨げるが、ゲートがVCC電源
に接続されたN型トランジスタ109がこれを補償し
て、図4(h)に示す如く、ノードeの電位が速やかに
接地レベルになる。従って、P型トランジスタ108が
オンして、図4(i)に示す如く、出力信号OUTはV
PPレベルになり、P型トランジスタ107は完全にオ
フする。
Nが、接地レベルからVCCレベルに遷移すると、先
ず、図4(c)に示す如く、クロック信号CLK2がV
CCレベルから接地レベルに遷移し、図4(d)に示す
如く、 インバータ106の出力が接地レベルからVC
Cレベルに遷移する。これにより、図4(e)に示す如
く、N型トランジスタ112のゲートに接続されるノー
ドbの電位は、セルフブーストによって、VCCレベル
よりN型トランジスタ115のしきい値分だけ低いレベ
ルから、VCCレベルよりN型トランジスタ116のし
きい値分だけ高い電位になり、図4(i)に示す如く、
出力信号OUTがVCCレベルになって、P型トラン
ジスタ107は非導通に近い状態になる。また、図4
(b)に示す如く、クロック信号CLK2の遷移に続い
て、クロック信号CLK1が接地レベルからVCCレベ
ルに遷移し、図4(f)に示す如く、インバータ105
の出力であるノードcがVCCレベルから接地レベルに
遷移する。これにより、図4(g)に示す如く、N型ト
ランジスタ111のゲートに接続されるノードdの電位
は、VCCレベルよりN型トランジスタ114のしきい
値分だけ高いレベルから、VCCレベルよりN型トラン
ジスタ113のしきい値分だけ低いレベルになり、P型
トランジスタ107のドレインとP型トランジスタ10
8のゲートに接続されているノードeに蓄積される電荷
が迅速に放電されるのを妨げるが、ゲートがVCC電源
に接続されたN型トランジスタ109がこれを補償し
て、図4(h)に示す如く、ノードeの電位が速やかに
接地レベルになる。従って、P型トランジスタ108が
オンして、図4(i)に示す如く、出力信号OUTはV
PPレベルになり、P型トランジスタ107は完全にオ
フする。
【0029】更に、入力信号INが、VCCレベルから
接地レベルに遷移すると、図4(b)に示す如く、クロ
ック信号CLK1がVCCレベルから接地レベルに遷移
し、図4(f)に示す如く、 インバータ105の出力
であるノードcの出力が接地レベルからVCCレベルに
遷移する。これにより、図4(g)に示す如く、N型ト
ランジスタ111のゲートに接続されるノードdの電位
は、セルフブーストによって、VCCレベルよりN型ト
ランジスタ114のしきい値分だけ高い電位になり、図
4(h)に示す如く、P型トランジスタ107のドレイ
ンとP型トランジスタ108のゲートに接続されている
ノードeの電位がVCCレベルになって、P型トランジ
スタ108は非導通に近い状態になる。続いて、図4
(c)に示す如く、クロック信号CLK1の遷移に続い
て、クロック信号CLK2が接地レベルからVCCレベ
ルに遷移し、図4(e)に示す如く、インバータ106
の出力であるノードaがVCCレベルから接地レベルに
遷移する。これにより、図4(e)に示す如く、N型ト
ランジスタ112のゲートに接続されるノードbの電位
は、VCCレベルよりN型トランジスタ115のしきい
値分だけ低い値になり、出力信号OUTに蓄積される電
荷が迅速に放電されるのを妨げるが、ゲートがVCC電
源に接続されたN型トランジスタ110がこれを補償し
て、図4(i)に示す如く、出力信号OUTの電位が速
やかに接地レベルになる。従って、P型トランジスタ1
07がオンして、図4(h)に示す如く、ノードeはV
PPレベルになり、P型トランジスタ108は完全にオ
フする。
接地レベルに遷移すると、図4(b)に示す如く、クロ
ック信号CLK1がVCCレベルから接地レベルに遷移
し、図4(f)に示す如く、 インバータ105の出力
であるノードcの出力が接地レベルからVCCレベルに
遷移する。これにより、図4(g)に示す如く、N型ト
ランジスタ111のゲートに接続されるノードdの電位
は、セルフブーストによって、VCCレベルよりN型ト
ランジスタ114のしきい値分だけ高い電位になり、図
4(h)に示す如く、P型トランジスタ107のドレイ
ンとP型トランジスタ108のゲートに接続されている
ノードeの電位がVCCレベルになって、P型トランジ
スタ108は非導通に近い状態になる。続いて、図4
(c)に示す如く、クロック信号CLK1の遷移に続い
て、クロック信号CLK2が接地レベルからVCCレベ
ルに遷移し、図4(e)に示す如く、インバータ106
の出力であるノードaがVCCレベルから接地レベルに
遷移する。これにより、図4(e)に示す如く、N型ト
ランジスタ112のゲートに接続されるノードbの電位
は、VCCレベルよりN型トランジスタ115のしきい
値分だけ低い値になり、出力信号OUTに蓄積される電
荷が迅速に放電されるのを妨げるが、ゲートがVCC電
源に接続されたN型トランジスタ110がこれを補償し
て、図4(i)に示す如く、出力信号OUTの電位が速
やかに接地レベルになる。従って、P型トランジスタ1
07がオンして、図4(h)に示す如く、ノードeはV
PPレベルになり、P型トランジスタ108は完全にオ
フする。
【0030】以上の様に、本発明の第2の実施例によれ
ば、入力信号INが論理的にLowレベルである接地レ
ベルから論理的にHighレベルであるVCCレベルに
遷移する場合は、入力信号INと逆相のクロック信号C
LK2を、入力信号INと同相のクロック信号CLK1
よりも速く出力タイミング調整回路104を備えること
により、出力信号OUTを予め出力をVCCレベルまで
充電して入力信号INが遷移する以前にオンしていたP
型トランジスタ107を非導通に近い状態にしてから、
インバータ105を用いてノードeを放電することによ
り、P型トランジスタ107及びインバータ105を通
して流れる貫通電流を低減し、且つ、N型トランジスタ
109を備えることにより、ノードeの電荷を速やかに
放電し、P型トランジスタ108の導通を迅速に行なう
ことにより、予め出力をVCCレベルまで充電された出
力信号OUTの負荷を、高速にVPPレベルまで充電し
信号電位変換を実現する。また、入力信号INが論理的
にHighレベルであるVCCレベルから論理的にLo
wレベルである接地レベルに遷移する場合は、出力タイ
ミング調整回路104により、入力信号INと同相のク
ロック信号CLK1を、入力信号INと逆相のクロック
信号CLK2よりも速く出力することにより、ノードe
を予め出力をVCCレベルまで充電して入力信号INが
遷移する以前にオンしていたP型トランジスタ108を
非導通に近い状態にしてから、インバータ106を用い
て出力信号OUTの電荷を放電することにより、P型ト
ランジスタ108及びインバータ106を通して流れる
貫通電流を低減し、且つ、N型トランジスタ110を備
えることにより、出力信号OUTの電荷を速やかに放電
する。即ち、本発明の第2の実施例によれば、入力信号
INの立ち上がり、立ち下がり共、高速の信号電位変換
を実現でき、且つ、入力信号のタイミング調整回路を備
えることにより、VPP電源に接続され充電を行なうP
型トランジスタと接地電源に接続され放電を行なうN型
トランジスタが同時に導通する期間を本発明の第1の実
施例より更に短くでき、動作電流を低減することが可能
である。
ば、入力信号INが論理的にLowレベルである接地レ
ベルから論理的にHighレベルであるVCCレベルに
遷移する場合は、入力信号INと逆相のクロック信号C
LK2を、入力信号INと同相のクロック信号CLK1
よりも速く出力タイミング調整回路104を備えること
により、出力信号OUTを予め出力をVCCレベルまで
充電して入力信号INが遷移する以前にオンしていたP
型トランジスタ107を非導通に近い状態にしてから、
インバータ105を用いてノードeを放電することによ
り、P型トランジスタ107及びインバータ105を通
して流れる貫通電流を低減し、且つ、N型トランジスタ
109を備えることにより、ノードeの電荷を速やかに
放電し、P型トランジスタ108の導通を迅速に行なう
ことにより、予め出力をVCCレベルまで充電された出
力信号OUTの負荷を、高速にVPPレベルまで充電し
信号電位変換を実現する。また、入力信号INが論理的
にHighレベルであるVCCレベルから論理的にLo
wレベルである接地レベルに遷移する場合は、出力タイ
ミング調整回路104により、入力信号INと同相のク
ロック信号CLK1を、入力信号INと逆相のクロック
信号CLK2よりも速く出力することにより、ノードe
を予め出力をVCCレベルまで充電して入力信号INが
遷移する以前にオンしていたP型トランジスタ108を
非導通に近い状態にしてから、インバータ106を用い
て出力信号OUTの電荷を放電することにより、P型ト
ランジスタ108及びインバータ106を通して流れる
貫通電流を低減し、且つ、N型トランジスタ110を備
えることにより、出力信号OUTの電荷を速やかに放電
する。即ち、本発明の第2の実施例によれば、入力信号
INの立ち上がり、立ち下がり共、高速の信号電位変換
を実現でき、且つ、入力信号のタイミング調整回路を備
えることにより、VPP電源に接続され充電を行なうP
型トランジスタと接地電源に接続され放電を行なうN型
トランジスタが同時に導通する期間を本発明の第1の実
施例より更に短くでき、動作電流を低減することが可能
である。
【0031】
【発明の効果】以上説明したように、本発明によれば、
貫通電流を低減することが可能であり、更に、ゲートを
内部電源に接続したN型トランジスタを備えることによ
り、P型トランジスタのゲートに充電される電荷を速や
かに放電し、入力信号INの立ち上がり、立ち下がり共
高速に信号電位変換を行なうことが可能で、その実用的
効果は大きい。
貫通電流を低減することが可能であり、更に、ゲートを
内部電源に接続したN型トランジスタを備えることによ
り、P型トランジスタのゲートに充電される電荷を速や
かに放電し、入力信号INの立ち上がり、立ち下がり共
高速に信号電位変換を行なうことが可能で、その実用的
効果は大きい。
【図1】本発明の第1の実施例に於ける信号電位変換回
路の回路構成図
路の回路構成図
【図2】同実施例の動作タイミング図
【図3】本発明の第2の実施例に於ける信号電位変換回
路の回路構成図
路の回路構成図
【図4】同実施例の動作タイミング図
【図5】従来の信号電位変換回路の回路構成図
【図6】同従来例の動作タイミング図
104 タイミング調整回路 105、106 インバータ 107、108 P型トランジスタ 109、110 N型トランジスタ
Claims (4)
- 【請求項1】ソースが第1の電源に接続され、且つ一方
のゲ−トと他方のドレインがそれぞれ接続された第1及
び第2のP型トランジスタと、 入力信号と第2の電源と第3の電源に接続された第1の
インバータと、 前記第1のインバータの出力と前記第2の電源と前記第
3の電源に接続された第2インバータと、 ソースが前記第1のインバータの出力に接続され、ドレ
インが前記第1のP型トランジスタのドレインに接続さ
れ、ゲ−トが前記第2の電源に接続された第1のN型ト
ランジスタと、 ソースが前記第2のインバータの出力に接続され、ドレ
インが前記第2のP型トランジスタのドレインに接続さ
れ、ゲ−トが前記第2の電源に接続された第2のN型ト
ランジスタと、 ソースが前記第1のインバータの出力に接続され、ドレ
インが前記第1のP型トランジスタのドレインに接続さ
れた第3のN型トランジスタと、 ソースが前記第2のインバータの出力に接続され、ドレ
インが前記第2のP型トランジスタのドレインに接続さ
れた第4のN型トランジスタと、 ソース及びゲートが前記第2の電源に接続され、ドレイ
ンが前記第3のN型トランジスタのゲ−トに接続された
第5のN型トランジスタと、 ソースが前記第2の電源に接続され、ゲ−ト及びドレイ
ンが前記第3のN型トランジスタのゲ−トに接続された
第6のN型トランジスタと、 ソース及びゲートが前記第2の電源に接続され、ドレイ
ンが前記第4のN型トランジスタのゲ−トに接続された
第7のN型トランジスタと、 ソースが前記第2の電源に接続され、ゲ−ト及びドレイ
ンが前記第4のN型トランジスタのゲ−トに接続された
第8のN型トランジスタとを備えた信号電位変換回路。 - 【請求項2】ソースが第1の電源に接続され、且つ一方
のゲ−トと他方のドレインがそれぞれ接続された第1及
び第2のP型トランジスタと、 入力信号と第2の電源と第3の電源に接続され、前記入
力信号と同相の第1のクロック信号と、前記入力信号と
逆相の第2のクロック信号を出力し、且つ、前記入力信
号の立ち上がり時は、前記第2のクロック信号を前記第
1のクロック信号よりも速く出力し、且つ、前記入力信
号の立ち下がり時は、前記第1のクロック信号を前記第
2のクロック信号よりも速く出力するタイミング調整回
路と、 前記第1のクロック信号を入力し、第2の電源と第3の
電源に接続された第1のインバータと、 前記第2のクロック信号を入力し、前記第2の電源と前
記第3の電源に接続された第2インバータと、 ソースが前記第1のインバータの出力に接続され、ドレ
インが前記第1のP型トランジスタのドレインに接続さ
れ、ゲ−トが前記第2の電源に接続された第1のN型ト
ランジスタと、 ソースが前記第2のインバータの出力に接続され、ドレ
インが前記第2のP型トランジスタのドレインに接続さ
れ、ゲ−トが第2の電源に接続された第2のN型トラン
ジスタと、 ソースが前記第1のインバータの出力に接続され、ドレ
インが前記第1のP型トランジスタのドレインに接続さ
れた第3のN型トランジスタと、 ソースが前記第2のインバータの出力に接続され、ドレ
インが前記第2のP型トランジスタのドレインに接続さ
れた第4のN型トランジスタと、 ソース及びゲートが前記第2の電源に接続され、ドレイ
ンが前記第3のN型トランジスタのゲ−トに接続された
第5のN型トランジスタと、 ソースが前記第2の電源に接続され、ゲ−ト及びドレイ
ンが前記第3のN型トランジスタのゲ−トに接続された
第6のN型トランジスタと、 ソース及びゲートが前記第2の電源に接続され、ドレイ
ンが前記第4のN型トランジスタのゲ−トに接続された
第7のN型トランジスタと、 ソースが前記第2の電源に接続され、ゲ−ト及びドレイ
ンが前記第4のN型トランジスタのゲ−トに接続された
第8のN型トランジスタとを備えた信号電位変換回路。 - 【請求項3】請求項2記載のタイミング調整回路が、入
力信号を入力し、第2の電源と第3の電源に接続され、
第1のクロック信号を出力する第1の遅延素子と、前記
第1のクロック信号を入力し、前記第2の電源と前記第
3の電源に接続される第2の遅延素子と、前記入力信号
と前記第2の遅延素子の出力を入力し、前記第2の電源
と前記第3の電源に接続され、前記第2のクロック信号
を出力するノアゲートより構成される信号電位変換回
路。 - 【請求項4】請求項1叉は請求項2記載の第3の電源は
接地電位であり、第2の電源は外部電源あるいは内部電
源発生回路で生成した前記第3の電源より高い電位を持
つ電源であり、第1の電源は外部電源あるいは内部電源
発生回路で生成した前記第2の電源及び前記第3の電源
より高い電位を持つ電源である信号電位変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5006393A JP2982529B2 (ja) | 1993-01-19 | 1993-01-19 | 信号電位変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5006393A JP2982529B2 (ja) | 1993-01-19 | 1993-01-19 | 信号電位変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06216754A JPH06216754A (ja) | 1994-08-05 |
JP2982529B2 true JP2982529B2 (ja) | 1999-11-22 |
Family
ID=11637128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5006393A Expired - Fee Related JP2982529B2 (ja) | 1993-01-19 | 1993-01-19 | 信号電位変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2982529B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009147985A (ja) * | 2001-08-31 | 2009-07-02 | Renesas Technology Corp | 半導体装置 |
JP2008211317A (ja) * | 2007-02-23 | 2008-09-11 | Fujitsu Ltd | レベルシフト回路 |
-
1993
- 1993-01-19 JP JP5006393A patent/JP2982529B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06216754A (ja) | 1994-08-05 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |